JP2007178396A - Semiconductor chip and semiconductor integrated circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To inspect a highly integrated semiconductor integrated circuit efficiently and reliably. <P>SOLUTION: When a test signal from a probe is inputted to a probe pad 12<SB>SDATA-in</SB>, the test signal is distributed to selectors 27A-27N via a selector 24A, and is inputted to each terminal of a DRAM 21 via respective buffer circuits 28A-28N. Therefore, a memory chip 10 distributes the test signals in parallel, and supplies each test signal to wiring connected to microbumps 11A<SB>in</SB>-11B<SB>in</SB>, and hence the memory chip 10 can input test signals inputted to a single probe pad 12<SB>SDATA-in</SB>to each terminal of the DRAM 21 simultaneously. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体チップ及び半導体集積回路に係り、特にインターポーザに実装される半導体チップ、及びそれを用いた半導体集積回路に関する。   The present invention relates to a semiconductor chip and a semiconductor integrated circuit, and more particularly to a semiconductor chip mounted on an interposer and a semiconductor integrated circuit using the semiconductor chip.

マイクロプロセッサ、チップセット、ビデオチップ、ＤＲＡＭなどのコンピュータの任意の主要回路が集積されたチップ（ＳＯＣ：システム・オン・チップ）である半導体集積回路が提供されている。このような半導体集積回路は、実装に必要な面積を劇的に縮小することができ、さらに、同等の回路を持つ複数チップによるシステムと比べて、消費電力を格段に抑制することができる。また、上記半導体集積回路は、通常、出荷される前に、各主要回路の動作、主要回路の端子間の接続関係などの試験が行われる。   There is provided a semiconductor integrated circuit which is a chip (SOC: system on chip) in which arbitrary main circuits of a computer such as a microprocessor, a chip set, a video chip, and a DRAM are integrated. Such a semiconductor integrated circuit can drastically reduce the area required for mounting, and can further suppress power consumption as compared with a system using a plurality of chips having equivalent circuits. In addition, the semiconductor integrated circuit is usually subjected to tests such as the operation of each main circuit and the connection relationship between terminals of the main circuit before shipping.

バンプ結合によって実装された半導体集積回路に対して、Ｘ線を用いた透視によってチップの陰に隠れたバンプの状態を検査するバンプ検査装置が開示されている（特許文献１を参照。）。特許文献１の技術は、Ｘ線を用いてバンプの中心位置を検出し、その中心位置に基づいて基準バンプを設定し、基準バンプと検査対象となるバンプ形状とを比較することによりバンプ形状の良否を判定する。   A bump inspection apparatus that inspects a state of a bump hidden behind a chip by using X-rays for a semiconductor integrated circuit mounted by bump bonding is disclosed (see Patent Document 1). The technique of Patent Document 1 detects the center position of a bump using X-rays, sets a reference bump based on the center position, and compares the reference bump with the bump shape to be inspected to determine the bump shape. Judge the quality.

また、プリント板に実装された第１の半導体集積回路装置の端子と第２の半導体集積回路装置の端子との間の接続試験を行う技術が開示されている（特許文献２を参照。）。特許文献２の技術は、第２の半導体集積回路装置は、第１の半導体集積回路装置から出力されるテストデータを取り込んで保持するテストデータ取込保持手段を具備し、テストデータ取込保持手段の出力が所定の値になっているかどうかを確認して該第１および第２の半導体集積回路装置の端子間の接続試験を行う。   In addition, a technique for performing a connection test between a terminal of a first semiconductor integrated circuit device mounted on a printed board and a terminal of a second semiconductor integrated circuit device is disclosed (see Patent Document 2). In the technique of Patent Document 2, the second semiconductor integrated circuit device includes a test data capturing / holding unit that captures and stores test data output from the first semiconductor integrated circuit device. Is checked to determine whether the output of the first and second semiconductor integrated circuit devices has a predetermined value, and a connection test between the terminals of the first and second semiconductor integrated circuit devices is performed.

さらに、ＭＰＵを含めプリント板の全てのバスやその他の機能全体の試験ができるようにし、かつ最終的な障害箇所を容易に判別することができるＭＰＵ搭載プリント板用試験装置が開示されている（特許文献３を参照。）。特許文献３の技術は、外部機器接続手段に接続するプリント板接続手段と、試験用のテストプログラムが記憶されたテスト用ＲＯＭと、ＭＰＵの試験用の制御プログラムを実行する試験実行手段と、制御プログラムに従いＭＰＵの動作制御をプリント板接続手段を介して行う試験制御手段と、を有し、ＭＰＵにテストプログラムを実行させることによりプリント板の試験を外部機器接続手段を介して行う。   Furthermore, a test apparatus for an MPU-mounted printed board that can test all the buses and other functions of the printed board including the MPU and can easily determine the final failure point is disclosed ( (See Patent Document 3). The technique of Patent Document 3 includes a printed circuit board connection unit that is connected to an external device connection unit, a test ROM that stores a test program for testing, a test execution unit that executes a control program for testing an MPU, Test control means for controlling the operation of the MPU via the printed board connection means in accordance with the program, and causing the MPU to execute the test program to test the printed board via the external device connection means.

また、複数のコネクタや電子部品が実装されたプリント回路板の品質試験を行うプリント回路板の試験方法が開示されている（特許文献４を参照。）。特許文献４の技術は、試験すべきプリント回路板のコネクタにインターフェイスボードを挿入して、プリント回路板を試験機本体に接続し、かつプリント板の接続内容を自動的に割り付けて試験機本体に表示させる。そして、表示された画面よりプリント回路板の接続内容の修正や、変更、追加などの試験情報を入力すると、試験機本体はプリント回路板の回路網パターンより試験回路プログラムを読み取って、試験情報に合わせた整合性のとれる試験回路と試験プログラムを作成し、かつ試験プログラムを実行して、プリント回路板の試験を行う。
特開平５−２５１５３５号公報 特開平６−２７９９１９号公報 特開平１０−５５２８７号公報 特開２００２−７１７５６号公報 In addition, a printed circuit board test method for performing a quality test of a printed circuit board on which a plurality of connectors and electronic components are mounted is disclosed (see Patent Document 4). In the technique of Patent Document 4, an interface board is inserted into a connector of a printed circuit board to be tested, the printed circuit board is connected to the testing machine body, and the connection contents of the printed board are automatically assigned to the testing machine body. Display. When test information such as correction, change, or addition of printed circuit board connection contents is input from the displayed screen, the tester body reads the test circuit program from the circuit pattern of the printed circuit board and converts it into test information. A test circuit and a test program that can be matched together are created, and the test program is executed to test the printed circuit board.
JP-A-5-251535 JP-A-6-279919 JP-A-10-55287 JP 2002-71756 A

半導体集積回路の大規模化、高集積化が進み、半導体集積回路の電極の間隔が１００μｍ以下まで要求されている。その結果、非常に多くの電極（例えばマイクロバンプ）が形成される。   As the scale of semiconductor integrated circuits increases and the level of integration increases, the distance between electrodes of the semiconductor integrated circuit is required to be 100 μm or less. As a result, a very large number of electrodes (for example, micro bumps) are formed.

そして、半導体集積回路の検査の際、マイクロバンプの形成前に半導体チップにプローブを接触させて検査することが考えられる。しかし、プローブカードの針によってバンプ形成用金属パッドに傷を付けてしまう問題がある。   When inspecting a semiconductor integrated circuit, it is conceivable to inspect the semiconductor chip with a probe before forming the micro bumps. However, there is a problem that the bump forming metal pad is scratched by the probe card needle.

これに対して、特許文献１の技術は、バンプ形状の良否を判定できるものの、実際に主要回路が正しく動作するかを確認することができない問題がある。特許文献２の技術は、プリント板に実装された第１の半導体集積回路装置内に接続試験用のテストデータを生成するテストデータ生成手段を設ける必要があり、高集積化を妨げる問題がある。   On the other hand, although the technique of Patent Document 1 can determine whether the bump shape is good or bad, there is a problem that it cannot be confirmed whether the main circuit actually operates correctly. The technique of Patent Document 2 needs to provide test data generating means for generating test data for connection test in the first semiconductor integrated circuit device mounted on the printed board, and there is a problem that hinders high integration.

また、半導体集積回路の検査装置の信号ピンは、現実的には５１２ピン以下に抑える必要がある。例えば、２５６ビットのビット幅を有するメモリチップを想定すると、入出力のビット用だけで５１２ピン必要になる。その他、アドレス端子、モード制御端子を考慮すると、５１２ピンの制約を超えてしまう。   In addition, the signal pins of the semiconductor integrated circuit inspection device need to be reduced to 512 pins or less in practice. For example, assuming a memory chip having a bit width of 256 bits, 512 pins are required only for input / output bits. In addition, when the address terminal and the mode control terminal are taken into consideration, the 512 pin limit is exceeded.

これに対して、特許文献３及び４の技術は、プリント板を外部機器に接続する必要がある。しかし、例えば５１２ビット以上に半導体集積回路が高集積化されると、電極が５１２本以上になり、これらのすべての電極を外部機器に接続することは事実上不可能である。   On the other hand, in the techniques of Patent Documents 3 and 4, it is necessary to connect the printed board to an external device. However, for example, when a semiconductor integrated circuit is highly integrated to 512 bits or more, the number of electrodes becomes 512 or more, and it is practically impossible to connect all these electrodes to an external device.

本発明は、上述した課題を解決するために提案されたものであり、高集積化された半導体集積回路に対して効率的かつ確実に検査できる半導体チップ及び半導体集積回路を提供することを目的とする。   The present invention has been proposed to solve the above-described problems, and an object of the present invention is to provide a semiconductor chip and a semiconductor integrated circuit that can efficiently and reliably inspect a highly integrated semiconductor integrated circuit. To do.

本発明に係る半導体チップは、インターポーザに実装可能な半導体チップであって、最小ピッチ間隔が１００μｍ以下で、前記インターポーザ内の配線と前記半導体チップ内の配線とを接続する複数の電極と、前記複数の電極の一部に接続された複数のプローブ電極と、前記プローブ電極に入力されるテスト信号を分割して、前記半導体チップ内の配線であって前記複数の電極に接続された配線に供給する分割手段と、前記分割手段により分割されたテスト信号に基づいて所定の信号処理を行う信号処理手段と、を備えている。   A semiconductor chip according to the present invention is a semiconductor chip that can be mounted on an interposer, and has a minimum pitch interval of 100 μm or less, a plurality of electrodes that connect the wiring in the interposer and the wiring in the semiconductor chip, A plurality of probe electrodes connected to a part of the electrodes and a test signal input to the probe electrodes are divided and supplied to wirings in the semiconductor chip that are connected to the plurality of electrodes. Dividing means, and signal processing means for performing predetermined signal processing based on the test signal divided by the dividing means.

半導体チップは、最小ピッチ間隔が１００μｍ以下の電極を介して、インターポーザに実装されている。プローブ電極は、この電極一部に接続されている。そして、分割手段は、プローブ電極に入力されるテスト信号を分割して、半導体チップ内の配線であって複数の電極に接続された配線に供給する。そして、信号処理手段は、分割されたテスト信号に基づいて所定の信号処理を行う。   The semiconductor chip is mounted on the interposer via electrodes having a minimum pitch interval of 100 μm or less. The probe electrode is connected to a part of this electrode. Then, the dividing unit divides the test signal input to the probe electrode and supplies the test signal to the wiring in the semiconductor chip that is connected to the plurality of electrodes. The signal processing means performs predetermined signal processing based on the divided test signal.

よって、上記発明は、多ビット幅の電極を有する場合であっても、各電極に接続された配線にテスト信号を供給することができるので、効率的にかつ確実に検査を行うことができる。   Therefore, even if the present invention has a multi-bit width electrode, the test signal can be supplied to the wiring connected to each electrode, so that the inspection can be performed efficiently and reliably.

本発明に係る半導体チップは、インターポーザに実装可能な半導体チップであって、所定の信号処理を行う信号処理手段と、最小ピッチ間隔が１００μｍ以下で、前記信号処理手段に接続された配線と前記インターポーザ内の配線とを接続する複数の電極と、前記複数の電極に各々接続されている配線からのテスト信号に基づいて所定の演算処理を行う演算処理手段と、前記演算処理手段の演算結果が出力されるプローブ電極と、を備えている。   A semiconductor chip according to the present invention is a semiconductor chip that can be mounted on an interposer, and includes signal processing means for performing predetermined signal processing, wiring having a minimum pitch interval of 100 μm or less, and wiring connected to the signal processing means, and the interposer. A plurality of electrodes for connecting to the internal wiring, arithmetic processing means for performing predetermined arithmetic processing based on test signals from the wirings respectively connected to the plurality of electrodes, and a calculation result of the arithmetic processing means is output A probe electrode.

よって、上記発明は、多ビット幅の電極を有する場合であっても、各電極に接続された配線からのテスト信号を用いて所定の演算を行うことができるので、効率的にかつ確実に検査を行うことができる。   Therefore, the above invention can perform a predetermined calculation using a test signal from a wiring connected to each electrode even when the electrode has a multi-bit width, so that inspection can be performed efficiently and reliably. It can be performed.

本発明に係る半導体集積回路は、第１及び第２の半導体チップが１００μｍ以下の最小ピッチ間隔の電極を介してインターポーザに実装された半導体集積回路であって、前記第１の半導体チップは、信号を入力する入力手段と、前記入力手段に入力された信号を、前記ピッチ間隔の電極を介して第２の半導体チップに転送する第１の転送手段と、前記第２の半導体チップから転送された信号を受信する第１の受信手段と、前記受信手段で受信された信号を出力する出力電極と、を備え、前記第２の半導体チップは、前記第１の半導体チップから転送された信号を受信する第２の受信手段と、前記第２の受信手段で受信された信号を、前記ピッチ間隔の電極を介して前記第１の半導体チップに転送する第２の転送手段と、を備えたことを特徴とする。   A semiconductor integrated circuit according to the present invention is a semiconductor integrated circuit in which first and second semiconductor chips are mounted on an interposer via electrodes having a minimum pitch interval of 100 μm or less, and the first semiconductor chip has a signal Is transferred from the second semiconductor chip, the first transfer means for transferring the signal input to the input means to the second semiconductor chip via the electrodes of the pitch interval, and the second semiconductor chip. A first receiving means for receiving a signal; and an output electrode for outputting the signal received by the receiving means, wherein the second semiconductor chip receives the signal transferred from the first semiconductor chip. Second receiving means, and second transfer means for transferring a signal received by the second receiving means to the first semiconductor chip via the electrodes having the pitch interval. Features and That.

したがって、上記発明は、第１の半導体チップに入力された信号を、第１の半導体チップから電極を介して第２の半導体チップに転送し、第２の半導体チップから電極を介して第１の半導体チップに転送した後、出力電極から出力するので、第１及び第２の半導体チップ内の配線状況、及び電極間の配線状況を効率的かつ確実に検査することができる。   Therefore, in the above invention, the signal input to the first semiconductor chip is transferred from the first semiconductor chip to the second semiconductor chip via the electrode, and the first semiconductor chip is transferred to the second semiconductor chip via the electrode. Since the data is output from the output electrode after being transferred to the semiconductor chip, the wiring situation in the first and second semiconductor chips and the wiring situation between the electrodes can be inspected efficiently and reliably.

本発明は、多ビット幅の電極を有する半導体集積回路に対して効率的かつ確実に検査する。   The present invention efficiently and reliably inspects a semiconductor integrated circuit having a multi-bit width electrode.

以下、本発明の好ましい実施の形態について図面を参照しながら詳細に説明する。なお、同一構成の回路には同一の符号（数字）を付し、更に必要に応じて添え字（アルファベット）を付するものとする。また、以下の実施形態は本発明の一例に過ぎず、発明の範囲を逸脱しない限り、適宜設計変更可能である。   Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings. In addition, the same code | symbol (number) is attached | subjected to the circuit of the same structure, and also a subscript (alphabet) shall be attached | subjected as needed. Further, the following embodiment is merely an example of the present invention, and the design can be appropriately changed without departing from the scope of the invention.

［第１の実施形態］
図１は、半導体集積回路の平面図である。半導体集積回路は、インターポーザ１と、このインターポーザ１に実装されたメモリチップ１０及びＡＳＩＣチップ８０と、を備えている。インターポーザ１には、複数のプローブパット２が設けられている。 [First Embodiment]
FIG. 1 is a plan view of a semiconductor integrated circuit. The semiconductor integrated circuit includes an interposer 1 and a memory chip 10 and an ASIC chip 80 mounted on the interposer 1. The interposer 1 is provided with a plurality of probe pads 2.

メモリチップ１０は、後述するＤＲＡＭ２１と、メモリチップ１０内の配線とインターポーザ１の配線とを接続するものであって１００μｍ以下の最小ピッチで配置された複数のマイクロバンプ１１と、複数のプローブパット１２と、を有している。   The memory chip 10 connects a later-described DRAM 21, wiring in the memory chip 10 and wiring of the interposer 1, a plurality of micro bumps 11 arranged at a minimum pitch of 100 μm or less, and a plurality of probe pads 12. And have.

ＡＳＩＣチップ８０は、図示しないＡＳＩＣ（特定用理論回路）と、ＡＳＩＣチップ８０内の配線とインターポーザ１の配線とを接続するものであって１００μｍ以下の最小ピッチで配置された複数のマイクロバンプ８１と、複数のプローブパット８２と、を有している。   The ASIC chip 80 connects an ASIC (specific theoretical circuit) (not shown) to the wiring in the ASIC chip 80 and the wiring of the interposer 1 and includes a plurality of micro bumps 81 arranged at a minimum pitch of 100 μm or less. And a plurality of probe pads 82.

図２は、図１のＩ−Ｉ間の断面図である。インターポーザ１の上面（メモリチップ１０、ＡＳＩＣチップ８０に対向する面）には、金属膜３及びバイアメタル膜４からなる金属配線パターン５が形成されている。   FIG. 2 is a cross-sectional view taken along the line II of FIG. On the upper surface of the interposer 1 (the surface facing the memory chip 10 and the ASIC chip 80), a metal wiring pattern 5 including the metal film 3 and the via metal film 4 is formed.

一方、メモリチップ１０及びＡＳＩＣチップ８０の下面（インターポーザ１と相対する面）には、それぞれ金属配線パターン１３及び８３が形成されている。メモリチップ１０の金属配線パターン１３は、マイクロバンプ１１を介して、インターポーザ１の金属配線パターン３に接続されている。ＡＳＩＣチップ８０の金属配線パターン８３は、マイクロバンプ８１を介して、インターポーザ１の金属配線パターン３に接続されている。このように、メモリチップ１０及びＡＳＩＣチップ８０は、それぞれマイクロバンプ１１、８１を介して、インターポーザ１にフェイスダウン実装されている。   On the other hand, metal wiring patterns 13 and 83 are formed on the lower surfaces (surfaces facing the interposer 1) of the memory chip 10 and the ASIC chip 80, respectively. The metal wiring pattern 13 of the memory chip 10 is connected to the metal wiring pattern 3 of the interposer 1 through the micro bumps 11. The metal wiring pattern 83 of the ASIC chip 80 is connected to the metal wiring pattern 3 of the interposer 1 through the micro bumps 81. Thus, the memory chip 10 and the ASIC chip 80 are mounted face-down on the interposer 1 via the micro bumps 11 and 81, respectively.

図３は、メモリチップ１０の構成を示すブロック図である。メモリチップ１０は、マイクロバンプ１１及びプローブパット１２に入力された信号のいずれかを選択して出力する選択回路１４と、ＤＲＡＭ２１を含むメモリ回路２０と、メモリ回路２０から供給される信号の出力先をマイクロバンプ１１又はプローブパット１２に切り換える選択回路１５と、を備えている。   FIG. 3 is a block diagram showing a configuration of the memory chip 10. The memory chip 10 includes a selection circuit 14 that selects and outputs one of the signals input to the micro bump 11 and the probe pad 12, a memory circuit 20 that includes a DRAM 21, and an output destination of a signal supplied from the memory circuit 20. And a selection circuit 15 for switching to a microbump 11 or a probe pad 12.

選択回路１４は、テストイネーブル信号ＴＥＮがＬレベルのときはマイクロバンプ１１に入力される信号を選択し、テストイネーブル信号ＴＥＮがＨレベルのときはプローブパット１２に入力されるテスト信号を選択する。なお、図３に示すＡ領域の選択回路１４は１つのマイクロバンプ１１に接続され、Ｂ領域の選択回路１４は複数のマイクロバンプ１１に接続されている。   The selection circuit 14 selects a signal input to the microbump 11 when the test enable signal TEN is at the L level, and selects a test signal input to the probe pad 12 when the test enable signal TEN is at the H level. 3 is connected to one micro bump 11, and the B area selection circuit 14 is connected to a plurality of micro bumps 11.

選択回路１５は、テストイネーブル信号ＴＥＮがＬレベルのときは信号の出力先としてマイクロバンプ１１を選択し、テストイネーブル信号ＴＥＮがＨレベルのときは信号の出力先としてプローブパット１２を選択する。なお、図３に示すＣ領域の選択回路１５は１つのマイクロバンプ１１に接続され、Ｄ領域の選択回路１５は複数のマイクロバンプ１１に接続されている。   The selection circuit 15 selects the micro bump 11 as a signal output destination when the test enable signal TEN is at the L level, and selects the probe pad 12 as the signal output destination when the test enable signal TEN is at the H level. Note that the selection circuit 15 in the C region shown in FIG. 3 is connected to one micro bump 11, and the selection circuit 15 in the D region is connected to a plurality of micro bumps 11.

［入力側の構成例１：パラレルモード］
図４は、メモリチップ１０の入力側の構成を示す図である。メモリチップ１０は、マイクロバンプ１１Ａin〜１１Ｎinを介して入力された信号をラッチするラッチ回路２２Ａ〜２２Ｎと、マイクロバンプ１１SDATAを介して入力されるテスト信号をラッチするラッチ回路２２Ｘと、テストイネーブル信号ＴＥＮをバッファリングするバッファ回路２３と、テスト信号を選択するセレクタ２４Ａと、マイクロバンプ１１を介して入力された信号又はテスト信号を選択するセレクタ２７Ａ〜２７Ｎと、バッファ回路２８Ａ〜２８Ｎと、を備えている。 [Configuration example 1 on the input side: parallel mode]
FIG. 4 is a diagram illustrating a configuration of the input side of the memory chip 10. The memory chip 10 includes latch circuits 22A to 22N that latch signals input via the micro bumps 11A in to 11N in , a latch circuit 22X that latches test signals input via the micro bumps 11 SDATA , and a test. A buffer circuit 23 for buffering the enable signal TEN, a selector 24A for selecting a test signal, selectors 27A to 27N for selecting a signal or test signal input via the microbump 11, buffer circuits 28A to 28N, It has.

ラッチ回路２２Ａ〜２２Ｎ、２２Ｘ及びバッファ回路２３は、図示しない第１の電源回路から電圧ＶＤＤＱが供給される。また、セレクタ２４Ａ、２７Ａ〜２７Ｎ、バッファ回路２８Ａ〜２８Ｎは、図示しない第２の電源回路から電圧ＶＤＤが供給される。ここで、セレクタ２４Ａ及び２７Ａ〜２７Ｎは同一の構成であるので、セレクタ２４Ａを例に挙げてその構成を説明する。   The latch circuits 22A to 22N, 22X and the buffer circuit 23 are supplied with a voltage VDDQ from a first power supply circuit (not shown). The selectors 24A, 27A to 27N and the buffer circuits 28A to 28N are supplied with the voltage VDD from a second power supply circuit (not shown). Here, since the selectors 24A and 27A to 27N have the same configuration, the configuration will be described by taking the selector 24A as an example.

図５は、セレクタ２４Ａの構成を示す論理回路である。図６は、セレクタ２４Ａの入出力を示す真理値表である。セレクタ２４Ａは、３つのＮＡＮＤ回路３１、３２、３４と、ＮＯＴ回路３３と、を備えている。   FIG. 5 is a logic circuit showing the configuration of the selector 24A. FIG. 6 is a truth table showing input / output of the selector 24A. The selector 24A includes three NAND circuits 31, 32, and 34, and a NOT circuit 33.

ＮＡＮＤ回路３２は、Ｂ端子及びＳ端子に入力された二値データのＮＡＮＤ（否定積）を演算して、二値データＮ２を出力する。否定回路３３は、Ｓ端子に入力された二値データのＮＯＴ（否定）を演算して、二値データＳＢを出力する。   The NAND circuit 32 calculates a NAND (negative product) of the binary data input to the B terminal and the S terminal, and outputs binary data N2. The negation circuit 33 calculates NOT (negative) of the binary data input to the S terminal and outputs the binary data SB.

ＮＡＮＤ回路３１は、Ａ端子に入力された二値データと二値データＳＢとのＮＡＮＤを演算し、二値データＮ１を出力する。ＮＡＮＤ回路３４は、二値データＮ１及びＮ２のＮＡＮＤを演算して、Ｙ端子から二値データを出力する。よって、セレクタ２４Ａは、図６に示すように、Ｓ端子に入力される二値データがＬの場合は、Ａ端子に入力された二値データをそのまま出力し、Ｓ端子に入力される二値データがＨの場合は、Ｂ端子に入力された二値データをそのまま出力する。   The NAND circuit 31 calculates a NAND of the binary data input to the A terminal and the binary data SB and outputs binary data N1. The NAND circuit 34 calculates the NAND of the binary data N1 and N2, and outputs the binary data from the Y terminal. Therefore, as shown in FIG. 6, when the binary data input to the S terminal is L, the selector 24A outputs the binary data input to the A terminal as it is and the binary data input to the S terminal. When the data is H, the binary data input to the B terminal is output as it is.

（通常モード）
以上のように構成されたメモリチップ１０において、マイクロバンプ１１TEN-in、プローブパット１２TEN-inのいずれにもテストイネーブル信号ＴＥＮが入力されていない場合（テストイネーブル信号ＴＥＮがＬレベルの場合）、セレクタ２４Ａ、２７Ａ〜２７Ｎは、Ａ端子に入力される信号をＹ端子からそのまま出力する状態になる。よって、各々のマイクロバンプ１１Ａin〜１１Ｎinに入力された信号は、ラッチ回路２２Ａ〜２２Ｎ、セレクタ２７Ａ〜２７Ｎ、バッファ回路２８Ａ〜２８Ｎを介して、ＤＲＡＭ２１の各々の端子に供給される。 (Normal mode)
In the memory chip 10 configured as described above, when the test enable signal TEN is not input to either the micro bump 11 TEN-in or the probe pad 12 TEN-in (when the test enable signal TEN is at L level). The selectors 24A and 27A to 27N are in a state of outputting the signal input to the A terminal as it is from the Y terminal. Therefore, the signals input to the respective micro bumps 11A in to 11N in are supplied to the respective terminals of the DRAM 21 via the latch circuits 22A to 22N, the selectors 27A to 27N, and the buffer circuits 28A to 28N.

（テストモード）
テストモードでは、プローブパット１２TEN-inにプローブが当てられ、プローブパット１２TEN-inにＨレベルのテストイネーブル信号ＴＥＮが入力される。このとき、セレクタ２４Ａ、２７Ａ〜２７Ｎは、Ｂ端子に入力される信号をＹ端子からそのまま出力する状態になる。 (Test mode)
In the test mode, the probe is applied to the probe pads 12 TEN-in, the test enable signal TEN of H level is input to the probe pads 12 TEN-in. At this time, the selectors 24A, 27A to 27N are in a state of outputting the signal input to the B terminal as it is from the Y terminal.

そして、プローブパット１２SDATA-inにプローブからのテスト信号が入力されると、このテスト信号は、セレクタ２４Ａを介して、セレクタ２７Ａ〜２７Ｎの各々にパラレルに分配され、各々のバッファ回路２８Ａ〜２８Ｎを介して、ＤＲＡＭ２１の各々の端子に入力される。 When a test signal from the probe is input to the probe pad 12 SDATA-in , the test signal is distributed in parallel to each of the selectors 27A to 27N via the selector 24A, and each of the buffer circuits 28A to 28N. Are input to the respective terminals of the DRAM 21.

よって、メモリチップ１０は、テスト信号をパラレルに分配して、各々のテスト信号をマイクロバンプ１１Ａin〜１１Ｂinに接続されている配線に供給する。よって、メモリチップ１０は、単一のローブパット１２SDATA-inに入力されたテスト信号を、ＤＲＡＭ２１の端子の各々に同時に入力させることができる。 Therefore, the memory chip 10 distributes the test signals in parallel and supplies the test signals to the wirings connected to the micro bumps 11A in to 11B in . Therefore, the memory chip 10 can simultaneously input the test signal input to the single lobe pad 12 SDATA-in to each of the terminals of the DRAM 21.

［出力側の構成例１：パラレルモード］
図７は、メモリチップ１０の出力側の構成を示す図である。メモリチップ１０は、ＤＲＡＭ２１の各々の端子から出力された信号をバッファリングするバッファ回路６１Ａ〜６１Ｎと、各バッファ回路６１Ａ〜６１Ｎから出力された信号に基づいて所定の演算を行う演算回路６２と、各バッファ回路６１Ａ〜６１Ｎから出力された信号をバッファリングするバッファ回路６５Ａ〜６５Ｎと、演算回路６２から出力された信号をバッファリングするバッファ回路６５Ｘと、を備えている。 [Output side configuration example 1: parallel mode]
FIG. 7 is a diagram showing a configuration on the output side of the memory chip 10. The memory chip 10 includes buffer circuits 61A to 61N that buffer signals output from the respective terminals of the DRAM 21, an arithmetic circuit 62 that performs a predetermined operation based on the signals output from the buffer circuits 61A to 61N, Buffer circuits 65A to 65N for buffering signals output from the buffer circuits 61A to 61N and a buffer circuit 65X for buffering signals output from the arithmetic circuit 62 are provided.

演算回路６２は、バッファ回路６１Ａ〜６１Ｎから出力された信号に基づいてメモリチップ１０内を検査する回路であり、例えばＡＮＤ回路、ＯＲ回路、ＸＯＲ（排他的論理和）回路など、特に限定されるものではない。   The arithmetic circuit 62 is a circuit that inspects the inside of the memory chip 10 based on signals output from the buffer circuits 61A to 61N, and is particularly limited to an AND circuit, an OR circuit, an XOR (exclusive OR) circuit, or the like. It is not a thing.

（通常モード）
以上のように構成されたメモリチップ１０において、マイクロバンプ１１TEN-out、プローブパット１２TEN-outのいずれにもテストイネーブル信号ＴＥＮが入力されていない場合（テストイネーブル信号ＴＥＮがＬレベルの場合）、ＤＲＡＭ２１の各々の端子から出力された信号は、バッファ回路６１Ａ〜６１Ｎ、マイクロバンプ１１Ａout〜１１Ｎoutを介して、インターポーザ１に出力される。 (Normal mode)
In the memory chip 10 configured as described above, when the test enable signal TEN is not input to either the micro bump 11 TEN-out or the probe pad 12 TEN-out (when the test enable signal TEN is at L level). The signals output from the respective terminals of the DRAM 21 are output to the interposer 1 through the buffer circuits 61A to 61N and the micro bumps 11A out to 11N out .

（テストモード）
入力側でテストが実行されると、ＤＲＡＭ２１の各々の端子からテスト信号を反映した信号が出力される。これらの信号は、各々のバッファ回路６１Ａ〜６１Ｎを介して、演算回路６２に供給される。演算回路６２は、バッファ回路６１Ａ〜６１Ｎから供給された信号に基づいて所定の演算を行って、その演算結果をバッファ回路６５Ｘ、プローブパット１２CK1-out（又はマイクロバンプ１１CK1-out）を介して出力する。 (Test mode)
When the test is executed on the input side, a signal reflecting the test signal is output from each terminal of the DRAM 21. These signals are supplied to the arithmetic circuit 62 via the respective buffer circuits 61A to 61N. The arithmetic circuit 62 performs a predetermined operation based on the signals supplied from the buffer circuits 61A to 61N, and outputs the operation result via the buffer circuit 65X and the probe pad 12CK1 -out (or the micro bump 11CK1 -out ). Output.

したがって、メモリチップ１０は、プローブパット１２CK1-OUTにプローブを当てて、プローブパット１２CK1-OUTから出力された信号をチェックするだけで、非常に多くの端子を有するＤＲＡＭ２１内蔵のメモリチップ１０の状態を検査することができる。 Accordingly, the memory chip 10, by applying a probe to the probe pads 12 CK1-OUT, only checks the signal output from the probe pads 12 CK1-OUT, very DRAM21 built with many terminals of the memory chip 10 The condition can be checked.

［第２の実施形態］
つぎに、本発明の第２の実施形態について説明する。なお、第１の実施形態と同一の回路には同一の符号を付し、主に第１の実施形態と異なる回路について説明する。第２の実施形態では、メモリチップ１０の入力側及び出力側の他の構成例について説明する。 [Second Embodiment]
Next, a second embodiment of the present invention will be described. The same circuits as those in the first embodiment are denoted by the same reference numerals, and circuits different from those in the first embodiment will be mainly described. In the second embodiment, another configuration example of the input side and the output side of the memory chip 10 will be described.

［入力側の構成例２：シリアルモード］
図８は、メモリチップ１０の入力側の構成を示す図である。メモリチップ１０は、図４に示す構成に加えて、マイクロバンプ１１SCLK-inを介して入力されるクロックをラッチするラッチ回路２２Ｙと、マイクロバンプ１１SCLK-inに入力されたクロック、プローブパット１２SCLK-inに入力されたクロックのいずれかを選択するセレクタ２４Ｂと、選択されたテスト信号を１クロックずつ遅延させるフリップフロップ回路２５Ａ〜２５Ｎと、を更に備えている。 [Input side configuration example 2: Serial mode]
FIG. 8 is a diagram illustrating a configuration of the input side of the memory chip 10. Memory chip 10, in addition to the configuration shown in FIG. 4, a latch circuit 22Y for latching the clock input via the micro bumps 11 SCLK-in, clock input to the micro bumps 11 SCLK-in, the probe pads 12 It further includes a selector 24B that selects one of the clocks input to SCLK-in , and flip-flop circuits 25A to 25N that delay the selected test signal by one clock.

フリップフロップ回路２５Ａ〜２５Ｎは、直列に接続されていると共に、セレクタ２４Ｂから供給されるクロックに同期する。そして、フリップフロップ回路２５Ｂ〜２５Ｎは、このクロックに同期して、テスト信号をセレクタ２７Ｂ〜２７Ｎに供給すると共に、このテスト信号を次の段のフリップフロップ回路に供給する。なお、フリップフロップ回路２５Ａは、次の段のフリップフロップ回路がないので、クロックに同期してテスト信号をセレクタセレクタ２７Ａに供給する。   The flip-flop circuits 25A to 25N are connected in series and synchronized with the clock supplied from the selector 24B. Then, the flip-flop circuits 25B to 25N supply a test signal to the selectors 27B to 27N in synchronization with this clock, and also supply this test signal to the flip-flop circuit of the next stage. Since the flip-flop circuit 25A does not have a flip-flop circuit at the next stage, the test signal is supplied to the selector selector 27A in synchronization with the clock.

（通常モード）
以上のように構成されたメモリチップ１０において、マイクロバンプ１１TEN-in、プローブパット１２TEN-inのいずれにもテストイネーブル信号ＴＥＮが入力されていない場合（テストイネーブル信号ＴＥＮがＬレベルの場合）、セレクタ２４Ａ、２４Ｂ、２７Ａ〜２７Ｎは、Ａ端子に入力される信号をＹ端子からそのまま出力する状態になる。よって、各々のマイクロバンプ１１に入力された信号は、ラッチ回路２２Ａ〜２２Ｎ、セレクタ２７Ａ〜２７Ｎ、バッファ回路２８Ａ〜２８Ｎを介して、ＤＲＡＭ２１の各々の端子に供給される。 (Normal mode)
In the memory chip 10 configured as described above, when the test enable signal TEN is not input to either the micro bump 11 TEN-in or the probe pad 12 TEN-in (when the test enable signal TEN is at L level). The selectors 24A, 24B, 27A to 27N are in a state of outputting the signal input to the A terminal as it is from the Y terminal. Therefore, signals input to the respective micro bumps 11 are supplied to the respective terminals of the DRAM 21 through the latch circuits 22A to 22N, the selectors 27A to 27N, and the buffer circuits 28A to 28N.

（テストモード）
テストモードでは、プローブパット１２TEN-inにプローブが当てられ、プローブパット１２TEN-inにＨレベルのテストイネーブル信号ＴＥＮが入力される。このとき、セレクタ２４Ａ、２７Ａ〜２７Ｎは、Ｂ端子に入力される信号をＹ端子からそのまま出力する状態になる。 (Test mode)
In the test mode, the probe is applied to the probe pads 12 TEN-in, the test enable signal TEN of H level is input to the probe pads 12 TEN-in. At this time, the selectors 24A, 27A to 27N are in a state of outputting the signal input to the B terminal as it is from the Y terminal.

そして、プローブパット１２SDATA-inにプローブからのテスト信号が入力されると、セレクタ２４Ａは、テスト信号をフリップフロップ回路２５Ｎに供給する。 When a test signal from the probe is input to the probe pad 12 SDATA-in , the selector 24A supplies the test signal to the flip-flop circuit 25N.

フリップフロップ回路２５Ｎは、マイクロバンプ１１SCLK-in、ラッチ回路２２Ｙ、セレクタ２４Ｂを介して供給されるクロックに同期して、セレクタ２４Ａから供給されるテスト信号をセレクタ２７Ｎに供給すると共に、そのテスト信号を次の段のフリップフロップ回路に供給する。同様に、フリップフロップ回路２５Ｂは、マイクロバンプ１１SCLK-in、ラッチ回路２２Ｙ、セレクタ２４Ｂを介して供給されるクロックに同期して、前の段のフリップフロップ回路から供給されるテスト信号をセレクタ２７Ｂに供給すると共に、そのテスト信号を次の段のフリップフロップ回路２５Ａに供給する。 The flip-flop circuit 25N supplies a test signal supplied from the selector 24A to the selector 27N in synchronization with a clock supplied via the microbump 11 SCLK-in , the latch circuit 22Y, and the selector 24B, and the test signal. Is supplied to the flip-flop circuit of the next stage. Similarly, the flip-flop circuit 25B synchronizes with the clock supplied through the micro bump 11 SCLK-in , the latch circuit 22Y, and the selector 24B, and receives the test signal supplied from the flip-flop circuit at the previous stage as the selector 27B. And the test signal is supplied to the flip-flop circuit 25A of the next stage.

この結果、セレクタ２７Ａ〜２７Ｎには、それぞれ１クロックずつ遅延したテスト信号が供給される。これらのテスト信号は、セレクタ２７Ａ〜２７Ｎ、バッファ回路２８Ａ〜２８Ｎを介して、ＤＲＡＭ２１へ供給される。   As a result, the test signals delayed by one clock are supplied to the selectors 27A to 27N. These test signals are supplied to the DRAM 21 via the selectors 27A to 27N and the buffer circuits 28A to 28N.

以上のように、メモリチップ１０は、プローブパット１２SDATA-inにテスト信号が入力されると、テスト信号を１クロックずつずらして、１クロックずつずれたテスト信号をマイクロバンプ１１Ａin〜１１Ｂinに接続されている配線の各々に供給する。これにより、メモリチップ１０は、単一のプローブパット１２SDATA-inにテスト信号を入力するだけで、複数の配線に１クロックずつずれたテスト信号を供給することができる。
［入力側の構成例３：パラレル／シリアル併用モード］
図９は、メモリチップ１０の入力側の構成を示す図である。メモリチップ１０は、図８に示す構成に加えて、マイクロバンプ１１SMODE-inを介して入力されるモード信号をラッチするラッチ回路２２Ｚと、マイクロバンプ１１SMODE-inに入力されたモード信号、プローブパット１２SMODE-inに入力されたモード信号のいずれかを選択するセレクタ２４Ｃと、モード信号に応じて出力すべき信号を切り換えるセレクタ２６Ａ〜２６Ｎと、を更に備えている。 As described above, when a test signal is input to the probe pad 12 SDATA-in , the memory chip 10 shifts the test signal by one clock and transfers the test signal shifted by one clock to the micro bumps 11A in to 11B in . Supply to each connected wiring. Thereby, the memory chip 10 can supply a test signal shifted by one clock to a plurality of wirings only by inputting the test signal to the single probe pad 12 SDATA-in .
[Configuration example 3 on the input side: parallel / serial combination mode]
FIG. 9 is a diagram illustrating a configuration of the input side of the memory chip 10. Memory chip 10, in addition to the configuration shown in FIG. 8, the micro bumps 11 and the latch circuit 22Z for latching a mode signal input via the SMODE-in, the mode signal inputted to the micro bumps 11 SMODE-in, the probe It further includes a selector 24C that selects one of the mode signals input to the pad 12 SMODE-in , and selectors 26A to 26N that switch a signal to be output according to the mode signal.

モード信号とは、テスト信号を各配線にパラレルに分配するか（パラレルモード）、１クロックずつずれたテスト信号を各配線にシリアルに分配するか（シリアルモード）を決定する信号である。例えば、モード信号がＬレベルのときはパラレルモードになり、モード信号がＨレベルのときはシリアルモードになる。   The mode signal is a signal that determines whether the test signal is distributed in parallel to each wiring (parallel mode) or whether the test signal shifted by one clock is serially distributed to each wiring (serial mode). For example, when the mode signal is L level, the parallel mode is selected, and when the mode signal is H level, the serial mode is selected.

セレクタ２６Ａ〜２６ＮのＡ端子は、いずれもセレクタ２４ＢのＹ端子に接続されている。セレクタ２６Ａ〜２６ＮのＢ端子は、フリップフロップ回路２５Ａ〜２５Ｎの出力端子に接続されている。セレクタ２６Ａ〜２６ＮのＳ端子は、セレクタ２４ＣのＹ端子に接続されている。   The A terminals of the selectors 26A to 26N are all connected to the Y terminal of the selector 24B. The B terminals of the selectors 26A to 26N are connected to the output terminals of the flip-flop circuits 25A to 25N. The S terminals of the selectors 26A to 26N are connected to the Y terminal of the selector 24C.

（通常モード）
以上のように構成されたメモリチップ１０において、マイクロバンプ１１TEN-in、プローブパット１２TEN-inのいずれにもテストイネーブル信号ＴＥＮが入力されていない場合（テストイネーブル信号ＴＥＮがＬレベルの場合）、セレクタ２４Ａ〜２４Ｃ、２７Ａ〜２７Ｎは、Ａ端子に入力される信号をＹ端子からそのまま出力する状態になる。よって、各々のマイクロバンプ１１Ａin〜１１Ｎinに入力された信号は、ラッチ回路２２Ａ〜２２Ｎ、セレクタ２７Ａ〜２７Ｎ、バッファ回路２８Ａ〜２８Ｎを介して、ＤＲＡＭ２１の各々端子に供給される。 (Normal mode)
In the memory chip 10 configured as described above, when the test enable signal TEN is not input to either the micro bump 11 TEN-in or the probe pad 12 TEN-in (when the test enable signal TEN is at L level). The selectors 24A to 24C and 27A to 27N are in a state of outputting the signal input to the A terminal as it is from the Y terminal. Therefore, the signals input to the respective micro bumps 11A in to 11N in are supplied to the respective terminals of the DRAM 21 via the latch circuits 22A to 22N, the selectors 27A to 27N, and the buffer circuits 28A to 28N.

（テストモード）
テストモードでは、プローブパット１２TEN-inにプローブが当てられ、プローブパット１２TEN-inにＨレベルのテストイネーブル信号ＴＥＮが入力される。このとき、セレクタ２４Ａ〜２４Ｃ、２７Ａ〜２７Ｎは、Ｂ端子に入力される信号をＹ端子からそのまま出力する状態になる。また、セレクタ２４Ｃは、プローブパット１２ＳＭＯＤＥに入力されるモード信号をセレクタ２６Ａ〜２６Ｎの各々のＳ端子に供給する。 (Test mode)
In the test mode, the probe is applied to the probe pads 12 TEN-in, the test enable signal TEN of H level is input to the probe pads 12 TEN-in. At this time, the selectors 24A to 24C and 27A to 27N are in a state of outputting the signal input to the B terminal as it is from the Y terminal. The selector 24C supplies the mode signal input to the probe pad 12SMODE to the S terminals of the selectors 26A to 26N.

ここで、モード信号がＬレベルの場合、セレクタ２６Ａ〜２６Ｎは、Ａ端子に入力される信号をそれぞれセレクタ２７Ａ〜２７Ｎに出力する状態になる。そして、プローブパット１２SDATA-inにプローブからのテスト信号が入力されると、このテスト信号は、セレクタ２４Ａを介して、セレクタ２７Ａ〜２７Ｎの各々にパラレルに分配され、各々のバッファ回路２８Ａ〜２８Ｎを介して、ＤＲＡＭ２１の各々の端子に入力される。 Here, when the mode signal is at the L level, the selectors 26A to 26N are in a state of outputting signals input to the A terminal to the selectors 27A to 27N, respectively. When a test signal from the probe is input to the probe pad 12 SDATA-in , the test signal is distributed in parallel to each of the selectors 27A to 27N via the selector 24A, and each of the buffer circuits 28A to 28N. Are input to the respective terminals of the DRAM 21.

一方、モード信号がＬレベルの場合、セレクタ２６Ａ〜２６Ｎは、Ｂ端子に入力される信号をそれぞれセレクタ２７Ａ〜２７Ｎに出力する状態になる。そして、プローブパット１２SDATA-inにプローブからのテスト信号が入力されると、セレクタ２４Ａは、テスト信号をフリップフロップ回路２５Ｎに供給する。 On the other hand, when the mode signal is at the L level, the selectors 26A to 26N are in a state of outputting signals input to the B terminal to the selectors 27A to 27N, respectively. When a test signal from the probe is input to the probe pad 12 SDATA-in , the selector 24A supplies the test signal to the flip-flop circuit 25N.

フリップフロップ回路２５Ｎは、マイクロバンプ１１SCLK-in、ラッチ回路２２Ｙ、セレクタ２４Ｂを介して供給されるクロックに同期して、セレクタ２４Ａから供給されるテスト信号をセレクタ２７Ｎに供給すると共に、そのテスト信号を次の段のフリップフロップ回路に供給する。同様に、フリップフロップ回路２５Ｂは、マイクロバンプ１１SCLK-in、ラッチ回路２２Ｙ、セレクタ２４Ｂを介して供給されるクロックに同期して、前の段のフリップフロップ回路から供給されるテスト信号をセレクタ２７Ｂに供給すると共に、そのテスト信号を次の段のフリップフロップ回路２５Ａに供給する。 The flip-flop circuit 25N supplies a test signal supplied from the selector 24A to the selector 27N in synchronization with a clock supplied via the microbump 11 SCLK-in , the latch circuit 22Y, and the selector 24B, and the test signal. Is supplied to the flip-flop circuit of the next stage. Similarly, the flip-flop circuit 25B synchronizes with the clock supplied through the micro bump 11 SCLK-in , the latch circuit 22Y, and the selector 24B, and receives the test signal supplied from the flip-flop circuit at the previous stage as the selector 27B. And the test signal is supplied to the flip-flop circuit 25A of the next stage.

この結果、セレクタ２７Ａ〜２７Ｎには、それぞれ１クロックずつ遅延したテスト信号が供給される。これらのテスト信号は、セレクタ２７Ａ〜２７Ｎ、バッファ回路２８Ａ〜２８Ｎを介して、ＤＲＡＭ２１へ供給される。   As a result, the test signals delayed by one clock are supplied to the selectors 27A to 27N. These test signals are supplied to the DRAM 21 via the selectors 27A to 27N and the buffer circuits 28A to 28N.

以上のように、メモリチップ１０は、各マイクロバンプ１１Ａin〜１１Ｎinに接続されている各々の配線に対して、モード信号に応じて、パラレルに配分されたテスト信号を供給し、又はシリアルに配分されたテスト信号を供給することができる。 As described above, the memory chip 10 supplies the test signals distributed in parallel to the respective wirings connected to the respective micro bumps 11A in to 11N in according to the mode signal, or serially. A distributed test signal can be supplied.

［出力側の構成例２：シリアルモード］
図１０は、メモリチップ１０の出力側の構成を示す図である。メモリチップ１０は、所定の信号をそれぞれラッチするラッチ回路５１Ａ、５１Ｂと、テストイネーブル信号ＴＥＮをバッファリングするバッファ回路５２と、セレクタ５３Ａ、５３Ｂと、を備えている。 [Output side configuration example 2: Serial mode]
FIG. 10 is a diagram showing a configuration on the output side of the memory chip 10. The memory chip 10 includes latch circuits 51A and 51B that latch predetermined signals, a buffer circuit 52 that buffers the test enable signal TEN, and selectors 53A and 53B.

ラッチ回路５１Ａは、マイクロバンプ１１SCLK-outを介して入力されるクロックをラッチして、このクロックをセレクタ５３ＡのＡ端子に供給する。ラッチ回路５１Ｂは、マイクロバンプ１１SMODE-outを介して入力されるモード信号をラッチして、このモード信号をセレクタ５３ＢのＡ端子に供給する。バッファ回路５２は、マイクロバンプ１１TEN-out又はプローブパット１２TEN-outに入力されたテストイネーブル信号ＴＥＮをバッファリングして、このテストイネーブル信号ＴＥＮをセレクタ５３Ａ、５３ＢのＳ端子に供給する。 The latch circuit 51A latches the clock input via the microbump 11 SCLK-out and supplies this clock to the A terminal of the selector 53A. The latch circuit 51B latches the mode signal input via the micro bump 11 SMODE-out , and supplies this mode signal to the A terminal of the selector 53B. The buffer circuit 52 buffers the test enable signal TEN input to the micro bump 11 TEN-out or the probe pad 12 TEN-out , and supplies the test enable signal TEN to the S terminals of the selectors 53A and 53B.

セレクタ５３Ａは、Ａ端子又はＢ端子に入力されたクロックをフリップフロップ回路６４Ａ〜６４Ｎにそれぞれ供給する。セレクタ５３Ｂは、Ａ端子又はＢ端子に入力されたモード信号をセレクタ６３Ｂ〜６４Ｎにそれぞれ供給する。   The selector 53A supplies the clock input to the A terminal or B terminal to the flip-flop circuits 64A to 64N, respectively. The selector 53B supplies the mode signal input to the A terminal or the B terminal to the selectors 63B to 64N, respectively.

さらに、メモリチップ１０は、ＤＲＡＭ２１の各々の端子から出力された信号をバッファリングするバッファ回路６１Ａ〜６１Ｎと、セレクタ６３Ｂ〜６３Ｎと、フリップフロップ回路６４Ａ〜６４Ｎと、各バッファ回路６１Ａ〜６１Ｎから出力された信号をバッファリングするバッファ回路６５Ａ〜６５Ｎと、フリップフロップ回路６４Ｎから出力された信号をバッファリングするバッファ回路６５Ｙと、を備えている。   Further, the memory chip 10 outputs buffer circuits 61A to 61N for buffering signals output from the respective terminals of the DRAM 21, selectors 63B to 63N, flip-flop circuits 64A to 64N, and output from the buffer circuits 61A to 61N. Buffer circuits 65A to 65N for buffering the received signals, and a buffer circuit 65Y for buffering the signals output from the flip-flop circuit 64N.

セレクタ６３ＢのＡ端子はバッファ回路６１Ｂに接続され、そのＢ端子はフリップフロップ回路６４Ａの出力端子に接続され、そのＹ端子はフリップフロップ回路６４Ｂの入力端子に接続されている。なお、フリップフロップ回路６４Ａの入力端子は、バッファ回路６１Ａに接続されている。   The A terminal of the selector 63B is connected to the buffer circuit 61B, its B terminal is connected to the output terminal of the flip-flop circuit 64A, and its Y terminal is connected to the input terminal of the flip-flop circuit 64B. Note that the input terminal of the flip-flop circuit 64A is connected to the buffer circuit 61A.

同様に、セレクタ６３ＮのＡ端子はバッファ回路６１Ｎに接続され、そのＢ端子はフリップフロップ回路６４Ｎの前段のフリップフロップ回路の出力端子に接続され、そのＹ端子はフリップフロップ回路６４Ｎの入力端子に接続されている。なお、フリップフロップ回路６４Ａの入力端子は、バッファ回路６１Ａに接続されている。   Similarly, the A terminal of the selector 63N is connected to the buffer circuit 61N, its B terminal is connected to the output terminal of the previous flip-flop circuit of the flip-flop circuit 64N, and its Y terminal is connected to the input terminal of the flip-flop circuit 64N. Has been. Note that the input terminal of the flip-flop circuit 64A is connected to the buffer circuit 61A.

よって、フリップフロップ回路６４Ａ〜６４Ｎは、セレクタ６３Ｂ〜６１Ｎを介して直列に接続されている。このため、フリップフロップ回路６４Ａ〜６４Ｎは、バッファ回路６１Ａから出力された信号を１クロックずつシフトして、バッファ回路６５Ｙ、プローブパット１２CK1-out（又はマイクロバンプ１１CK1-out）を介して出力するシフトレジスタとして機能する。 Therefore, the flip-flop circuits 64A to 64N are connected in series via the selectors 63B to 61N. For this reason, the flip-flop circuits 64A to 64N shift the signal output from the buffer circuit 61A by one clock at a time and output it via the buffer circuit 65Y and the probe pad 12 CK1-out (or the micro bump 11 CK1-out ). Function as a shift register.

（通常モード）
以上のように構成されたメモリチップ１０において、マイクロバンプ１１TEN-out、プローブパット１２TEN-outのいずれにもテストイネーブル信号ＴＥＮが入力されていない場合（テストイネーブル信号ＴＥＮがＬレベルの場合）、ＤＲＡＭ２１の各々の端子から出力された信号は、バッファ回路６１Ａ〜６１Ｎ、マイクロバンプ１１Ａout〜１１Ｎoutを介して、インターポーザ１に出力される。 (Normal mode)
In the memory chip 10 configured as described above, when the test enable signal TEN is not input to either the micro bump 11 TEN-out or the probe pad 12 TEN-out (when the test enable signal TEN is at L level). The signals output from the respective terminals of the DRAM 21 are output to the interposer 1 through the buffer circuits 61A to 61N and the micro bumps 11A out to 11N out .

（テストモード）
テストモードでは、プローブパット１２TEN-outにプローブが当てられ、プローブパット１２TEN-outにＨレベルのテストイネーブル信号ＴＥＮが入力される。また、ＤＲＡＭ２１の各々の端子からテスト信号を反映した信号が出力される。 (Test mode)
In the test mode, the probe is applied to the probe pads 12 TEN-out, the test enable signal TEN of H level is input to the probe pads 12 TEN-out. A signal reflecting the test signal is output from each terminal of the DRAM 21.

このとき、セレクタ５３Ａは、Ｂ端子に入力されるクロックをそのままＹ端子から出力する状態になる。セレクタ５３Ｂは、Ｂ端子に入力されるモード信号をそのままＹ端子から出力する状態になる。   At this time, the selector 53A is in a state of outputting the clock input to the B terminal as it is from the Y terminal. The selector 53B is in a state of outputting the mode signal input to the B terminal as it is from the Y terminal.

ここで、モード信号がＬレベルの場合、セレクタ６３Ｂ〜６３ＮはＡ端子に入力される信号を出力する。このため、フリップフロップ回路６４Ａ〜６４Ｎには、バッファ回路６１Ａ〜６１Ｎから出力された信号が保持される。次に、モード信号がＨレベルになると、フリップフロップ回路６４Ａ〜６４Ｎはシフトレジスタとして機能する。このため、フリップフロップ回路６４Ａ〜６４Ｎに保持された信号は、クロックに同期して、バッファ回路６５Ｙ、プローブパット１２CK2-outを介して出力される。 Here, when the mode signal is at the L level, the selectors 63B to 63N output a signal input to the A terminal. Therefore, the signals output from the buffer circuits 61A to 61N are held in the flip-flop circuits 64A to 64N. Next, when the mode signal becomes H level, the flip-flop circuits 64A to 64N function as shift registers. Therefore, the signals held in the flip-flop circuits 64A to 64N are output via the buffer circuit 65Y and the probe pad 12 CK2-out in synchronization with the clock.

以上のように、メモリチップ１０は、バッファ回路６１Ａ〜６１Ｎから出力された信号をシリアルに変換して、プローブパット１２CK2-outを介して出力する。これにより、プローブパット１２CK2-outから出力される信号をチェックするだけで、非常に多くの端子を有するＤＲＡＭ２１の状態を容易に検査することができる。 As described above, the memory chip 10 serially converts the signals output from the buffer circuits 61A to 61N and outputs the signals via the probe pad 12 CK2-out . As a result, the state of the DRAM 21 having a very large number of terminals can be easily inspected simply by checking the signal output from the probe pad 12 CK2-out .

［出力側の構成例２：シリアル／パラレル併用モード］
図１１は、メモリチップ１０の出力側の構成を示す図である。図１１に示すメモリチップ１０は、図７及び図１０に示す構成を組み合わせたものである。したがって、メモリチップ１０は、プローブパット１２CK1-OUT又は１２CK1-OUTから出力された信号をチェックするだけで、非常に多くの端子を有するＤＲＡＭ２１内蔵のメモリチップ１０の状態を検査することができる。 [Output side configuration example 2: Serial / parallel combination mode]
FIG. 11 is a diagram showing a configuration on the output side of the memory chip 10. A memory chip 10 shown in FIG. 11 is a combination of the configurations shown in FIGS. 7 and 10. Therefore, the memory chip 10 can inspect the state of the memory chip 10 built in the DRAM 21 having a large number of terminals only by checking the signal output from the probe pad 12 CK1-OUT or 12 CK1-OUT. .

なお、第１及び第２の実施形態では、メモリチップ１０の入力側及び出力側の様々な構成を示したが、入力側の構成と出力側の構成は任意に組み合わせ可能である。例えば、入力側では構成例１、出力側では構成例２又は３を用いてもよい。さらに、ＡＳＩＣチップ８０の入力側及び出力側の構成についても、第１及び第２の実施形態と同様にすることができる。   In the first and second embodiments, various configurations on the input side and the output side of the memory chip 10 are shown, but the configuration on the input side and the configuration on the output side can be arbitrarily combined. For example, the configuration example 1 may be used on the input side, and the configuration example 2 or 3 may be used on the output side. Further, the configuration of the input side and the output side of the ASIC chip 80 can be the same as in the first and second embodiments.

［第３の実施形態］
図１２は、本発明の第３の実施形態に係る半導体集積回路の構成を示す図である。半導体集積回路は、インターポーザ１００と、インターポーザ１００に実装されたＡＳＩＣチップ２００及びメモリチップ３００と、を備えている。 [Third Embodiment]
FIG. 12 is a diagram showing a configuration of a semiconductor integrated circuit according to the third embodiment of the present invention. The semiconductor integrated circuit includes an interposer 100 and an ASIC chip 200 and a memory chip 300 mounted on the interposer 100.

インターポーザ１００の各々の配線は、マイクロバンプ１０１〜１１４を介して、ＡＳＩＣチップ２００の各々の配線に接続されている。インターポーザ１００の各々の配線は、マイクロバンプ１２１〜１２７を介して、メモリチップ３００の各々の配線に接続されている。   Each wiring of the interposer 100 is connected to each wiring of the ASIC chip 200 via the micro bumps 101 to 114. Each wiring of the interposer 100 is connected to each wiring of the memory chip 300 via the micro bumps 121 to 127.

ＡＳＩＣチップ２００は、ラッチ回路２０１〜２０５、２３１、２４１、バッファ回路２０６〜２０９、２１１、２１４、２２１、２２４、２３３、２４３、２４６と、フリップフロップ回路２１２、２２２、２３５、２４５と、セレクタ２１３、２２３、２３２、２３４、２４２、２４４を備えている。   The ASIC chip 200 includes latch circuits 201 to 205, 231 and 241, buffer circuits 206 to 209, 211, 214, 221, 224, 233, 243 and 246, flip-flop circuits 212, 222, 235 and 245, and a selector 213. 223, 232, 234, 242 and 244.

メモリチップ３００は、ラッチ回路３０１〜３０５、セレクタ３１０、３２０、３４３、３５３、バッファ回路３１１、３２１、３４２、３４４、３５２、３５４、フリップフロップ回路３１２、３３３、３４１、３５１を備えている。   The memory chip 300 includes latch circuits 301 to 305, selectors 310, 320, 343, and 353, buffer circuits 311, 321, 342, 344, 352, and 354, and flip-flop circuits 312, 333, 341, and 351.

ここで、例えばセレクタ２１３のように、入力端子としてＡ及びＢ端子、出力端子としてＹ端子を有するセレクタは、図５と同様に構成されている。また例えばセレクタ２３２のように、入力端子としてＡ端子、出力端子としてＹ０及びＹ１端子を有するセレクタは次のように構成されている。   Here, a selector having A and B terminals as input terminals and a Y terminal as output terminals, such as a selector 213, is configured in the same manner as in FIG. Further, a selector having an A terminal as an input terminal and Y0 and Y1 terminals as output terminals, such as a selector 232, is configured as follows.

図１３は、セレクタ２３２の構成を示す論理回路である。図１４は、セレクタ２３２の入出力を示す真理値表である。セレクタ２３２は、２つのＮＡＮＤ回路３５、３６と、３つのＮＯＴ回路３７、３８、３９と、を備えている。   FIG. 13 is a logic circuit showing the configuration of the selector 232. FIG. 14 is a truth table showing input / output of the selector 232. The selector 232 includes two NAND circuits 35 and 36 and three NOT circuits 37, 38 and 39.

ＮＡＮＤ回路３６は、Ａ端子及びＳ端子に入力された二値データのＮＡＮＤ（否定積）を演算して、二値データＮ２を出力する。否定回路３７は、Ｓ端子に入力された二値データのＮＯＴ（否定）を演算して、二値データＳＢを出力する。   The NAND circuit 36 calculates a NAND (negative product) of the binary data input to the A terminal and the S terminal, and outputs binary data N2. The negation circuit 37 calculates NOT (negative) of the binary data input to the S terminal and outputs the binary data SB.

ＮＡＮＤ回路３５は、Ａ端子に入力された二値データと二値データＳＢとのＮＡＮＤを演算し、二値データＮ１を出力する。ＮＯＴ回路３８は、二値データＮ１のＮＯＴを演算して、Ｙ０端子を介して、二値データを出力する。ＮＯＴ回路３９は、二値データＮ２のＮＯＴを演算して、Ｙ１端子を介して、二値データを出力する。   The NAND circuit 35 calculates the NAND of the binary data input to the A terminal and the binary data SB, and outputs binary data N1. The NOT circuit 38 calculates NOT of the binary data N1 and outputs binary data via the Y0 terminal. The NOT circuit 39 calculates NOT of the binary data N2 and outputs binary data via the Y1 terminal.

よって、セレクタ２３２は、図１４に示すように、Ｓ端子に入力される二値データがＬの場合は、Ａ端子に入力された二値データをＹ０端子から出力し、Ｓ端子に入力される二値データがＨの場合は、Ａ端子に入力された二値データをＹ１端子から出力する。   Therefore, as shown in FIG. 14, when the binary data input to the S terminal is L, the selector 232 outputs the binary data input to the A terminal from the Y0 terminal and is input to the S terminal. When the binary data is H, the binary data input to the A terminal is output from the Y1 terminal.

また、図１２に示すインターポーザ１００側では、マイクロバンプ１０１は、テスト信号が入力される電極であり、ＡＳＩＣチップ２００のラッチ回路２０１を介して、フリップフロップ回路２１２の入力端子に接続されている。マイクロバンプ１０２は、ロジック（ＡＳＩＣチップ２００）用クロックが入力される電極であり、ラッチ回路２０２を介して、フリップフロップ回路２１２、２２２、２３５、２４５のクロック入力端子に接続されている。マイクロバンプ１０３は、ロジック（ＡＳＩＣチップ２００）用モード信号が入力される電極であり、ラッチ回路２０３を介して、セレクタ２３４、２４４のＳ端子に接続されている。   On the interposer 100 side shown in FIG. 12, the microbump 101 is an electrode to which a test signal is input, and is connected to the input terminal of the flip-flop circuit 212 via the latch circuit 201 of the ASIC chip 200. The microbump 102 is an electrode to which a clock for logic (ASIC chip 200) is input, and is connected to the clock input terminals of the flip-flop circuits 212, 222, 235, and 245 via the latch circuit 202. The micro bump 103 is an electrode to which a mode signal for logic (ASIC chip 200) is input, and is connected to the S terminals of the selectors 234 and 244 via the latch circuit 203.

マイクロバンプ１０４は、メモリ用クロックが入力される電極であり、ラッチ回路２０４、バッファ回路２０９、マイクロバンプ１０９、１２３を介して、メモリチップ３００に接続されている。マイクロバンプ１０５は、メモリ用モード信号が入力される電極であり、ラッチ回路２０５、バッファ回路２０８、マイクロバンプ１０８、１２２を介して、メモリチップ３００に接続されている。   The micro bump 104 is an electrode to which a memory clock is input, and is connected to the memory chip 300 via the latch circuit 204, the buffer circuit 209, and the micro bumps 109 and 123. The micro bump 105 is an electrode to which a memory mode signal is input, and is connected to the memory chip 300 through the latch circuit 205, the buffer circuit 208, and the micro bumps 108 and 122.

マイクロバンプ１０６は、テストイネーブル信号ＴＥＮが入力される電極であり、バッファ回路２０６を介して、セレクタ２１３、２２３、２３２、２４２の各々のＳ端子に接続されている。さらに、マイクロバンプ１０６は、バッファ回路２０６、２０７、マイクロバンプ１０７、１２１を介して、メモリチップ３００に接続されている。   The microbump 106 is an electrode to which a test enable signal TEN is input, and is connected to the S terminals of the selectors 213, 223, 232, and 242 via the buffer circuit 206. Further, the microbump 106 is connected to the memory chip 300 via buffer circuits 206 and 207 and microbumps 107 and 121.

セレクタ２１３のＡ端子はバッファ回路２１１に接続され、そのＢ端子はフリップフロップ回路２１２の出力端子に接続されている。セレクタ２１３のＹ端子は、バッファ回路２１４、マイクロバンプ１１０、１２４を介してメモリチップ３００に接続されている。   The A terminal of the selector 213 is connected to the buffer circuit 211, and its B terminal is connected to the output terminal of the flip-flop circuit 212. The Y terminal of the selector 213 is connected to the memory chip 300 via the buffer circuit 214 and the micro bumps 110 and 124.

セレクタ２２３のＡ端子はバッファ回路２２１に接続され、そのＢ端子はフリップフロップ回路２２２の出力端子に接続されている。なお、フリップフロップ回路２２２の入力端子は、フリップフロップ回路２１２の出力端子に接続されている。また、セレクタ２２３のＹ端子は、バッファ回路２２４、マイクロバンプ１１１、１２５を介してメモリチップ３００に接続されている。   The A terminal of the selector 223 is connected to the buffer circuit 221, and the B terminal thereof is connected to the output terminal of the flip-flop circuit 222. Note that the input terminal of the flip-flop circuit 222 is connected to the output terminal of the flip-flop circuit 212. The Y terminal of the selector 223 is connected to the memory chip 300 via the buffer circuit 224 and the micro bumps 111 and 125.

セレクタ２３２のＡ端子は、ラッチ回路２３１、マイクロバンプ１１２、１２６を介して、メモリチップ３００に接続されている。セレクタ２３２のＹ０端子はバッファ回路２３３に接続され、そのＹ１端子はセレクタ２３４のＢ端子に接続されている。セレクタ２３４のＡ端子はフリップフロップ回路２２２の出力端子に接続され、そのＹ端子はフリップフロップ回路の入力端子に接続されている。   The A terminal of the selector 232 is connected to the memory chip 300 via the latch circuit 231 and the micro bumps 112 and 126. The Y0 terminal of the selector 232 is connected to the buffer circuit 233, and the Y1 terminal is connected to the B terminal of the selector 234. The A terminal of the selector 234 is connected to the output terminal of the flip-flop circuit 222, and its Y terminal is connected to the input terminal of the flip-flop circuit.

同様に、セレクタ２４２のＡ端子は、ラッチ回路２４１、マイクロバンプ１１３、１２７を介して、メモリチップ３００に接続されている。セレクタ２４２のＹ０端子はバッファ回路２４３に接続され、そのＹ１端子はセレクタ２４４のＢ端子に接続されている。セレクタ２４４のＡ端子は前段のフリップフロップ回路の出力端子に接続され、そのＹ端子はフリップフロップ回路２４５の入力端子に接続されている。フリップフロップ回路２４５の出力端子は、バッファ回路２４６を介して、マイクロバンプ１１４に接続されている。   Similarly, the A terminal of the selector 242 is connected to the memory chip 300 via the latch circuit 241 and the micro bumps 113 and 127. The Y0 terminal of the selector 242 is connected to the buffer circuit 243, and the Y1 terminal is connected to the B terminal of the selector 244. The A terminal of the selector 244 is connected to the output terminal of the preceding flip-flop circuit, and its Y terminal is connected to the input terminal of the flip-flop circuit 245. The output terminal of the flip-flop circuit 245 is connected to the micro bump 114 via the buffer circuit 246.

一方、メモリチップ３００側では、マイクロバンプ１２１は、ラッチ回路３０１を介して、セレクタ３１０、３２０、３４３、３５３の各々のＳ端子に接続されている。マイクロバンプ１２２は、ラッチ回路３０２を介して、フリップフロップ回路３１２、３３３、３４１、３５１の各々のクロック入力端子に接続されている。マイクロバンプ１２３は、ラッチ回路３０３を介して、セレクタ３２２のＳ端子に接続されている。   On the other hand, on the memory chip 300 side, the micro bump 121 is connected to the S terminals of the selectors 310, 320, 343, and 353 via the latch circuit 301. The micro bump 122 is connected to the clock input terminals of the flip-flop circuits 312, 333, 341, and 351 through the latch circuit 302. The micro bump 123 is connected to the S terminal of the selector 322 via the latch circuit 303.

マイクロバンプ１２４、１２５は、それぞれラッチ回路３０４、３０５を介して、セレクタ３１０、３２０の各々のＡ端子に接続されている。マイクロバンプ１２６、１２７は、それぞれバッファ回路３４４、３５４を介して、セレクタ３４３、３５３の各々のＹ端子に接続されている。   The micro bumps 124 and 125 are connected to the A terminals of the selectors 310 and 320 through the latch circuits 304 and 305, respectively. The micro bumps 126 and 127 are connected to the Y terminals of the selectors 343 and 353 via buffer circuits 344 and 354, respectively.

セレクタ３１０のＹ０端子はバッファ回路３１１に接続され、そのＹ１端子はフリップフロップ回路３１２の入力端子に接続されている。フリップフロップ回路３１２の出力端子はセレクタ３２２のＡ端子に接続されている。   The Y0 terminal of the selector 310 is connected to the buffer circuit 311, and the Y1 terminal is connected to the input terminal of the flip-flop circuit 312. The output terminal of the flip-flop circuit 312 is connected to the A terminal of the selector 322.

セレクタ３２０のＹ０端子はバッファ回路３２１に接続され、そのＹ１端子はフリップフロップ回路３２２の入力端子に接続されている。フリップフロップ回路３２２の出力端子はフリップフロップ回路３３３の入力端子に接続されている。   The Y0 terminal of the selector 320 is connected to the buffer circuit 321, and the Y1 terminal is connected to the input terminal of the flip-flop circuit 322. The output terminal of the flip-flop circuit 322 is connected to the input terminal of the flip-flop circuit 333.

セレクタ３４３のＡ端子はバッファ回路３４２に接続され、そのＢ端子はフリップフロップ回路３４１の出力端子に接続されている。同様に、セレクタ３５３のＡ端子はバッファ回路３５２に接続され、そのＢ端子はフリップフロップ回路３５１の出力端子に接続されている。   The A terminal of the selector 343 is connected to the buffer circuit 342, and the B terminal thereof is connected to the output terminal of the flip-flop circuit 341. Similarly, the A terminal of the selector 353 is connected to the buffer circuit 352, and the B terminal thereof is connected to the output terminal of the flip-flop circuit 351.

（通常モード）
以上のように構成された半導体集積回路において、マイクロバンプ１０６にテストイネーブル信号ＴＥＮが入力されていない場合（テストイネーブル信号ＴＥＮがＬレベルの場合）、ＡＳＩＣチップ２００のセレクタ２１３、２２３は、Ａ端子に入力される信号をＹ端子からそのまま出力する状態になる。また、セレクタ２３２、２４２は、Ａ端子に入力される信号をＹ０端子から出力する状態になる。同様に、ＡＳＩＣチップ２００のセレクタ３１０、３２０は、Ａ端子に入力される信号をＹ０端子から出力する状態になる。また、セレクタ３４３、３５３は、Ａ端子に入力される信号をそのままＹ端子から出力する状態になる。 (Normal mode)
In the semiconductor integrated circuit configured as described above, when the test enable signal TEN is not input to the microbump 106 (when the test enable signal TEN is at L level), the selectors 213 and 223 of the ASIC chip 200 are connected to the A terminal. The signal input to is output as it is from the Y terminal. In addition, the selectors 232 and 242 are in a state of outputting a signal input to the A terminal from the Y0 terminal. Similarly, the selectors 310 and 320 of the ASIC chip 200 are in a state of outputting a signal input to the A terminal from the Y0 terminal. In addition, the selectors 343 and 353 are in a state of outputting the signal input to the A terminal as it is from the Y terminal.

このため、ＡＳＩＣチップ２００の図示しないＡＳＩＣから出力された信号は、バッファ回路２１１、セレクタ２１３、バッファ回路２１４、マイクロバンプ１１０、１２４、ラッチ回路３０４、セレクタ３１０、バッファ回路３１１を介して、メモリチップ３００の図示しないＤＲＡＭに供給される。   Therefore, a signal output from an ASIC (not shown) of the ASIC chip 200 is sent to the memory chip via the buffer circuit 211, the selector 213, the buffer circuit 214, the micro bumps 110 and 124, the latch circuit 304, the selector 310, and the buffer circuit 311. 300 is supplied to a DRAM (not shown).

また、メモリチップ３００のＤＲＡＭから読み出された信号は、バッファ回路３４２、セレクタ３４３、バッファ回路３４４、マイクロバンプ１２６、１１２、ラッチ回路２３１、セレクタ２３２、バッファ回路３３３を介して、ＡＳＩＣチップ２００のＡＳＩＣに供給される。   A signal read from the DRAM of the memory chip 300 is sent to the ASIC chip 200 via the buffer circuit 342, the selector 343, the buffer circuit 344, the micro bumps 126 and 112, the latch circuit 231, the selector 232, and the buffer circuit 333. Supplied to the ASIC.

（テストモード）
図１５は、テストモードにおけるテスト信号の流れを示す図である。テストモードでは、マイクロバンプ１０６にＨレベルのテストイネーブル信号ＴＥＮが入力される。なお、マイクロバンプ１０２、１０４には、所定のクロックが供給されているものとする。 (Test mode)
FIG. 15 is a diagram showing the flow of test signals in the test mode. In the test mode, an H level test enable signal TEN is input to the microbump 106. Note that a predetermined clock is supplied to the micro bumps 102 and 104.

ＡＳＩＣチップ２００のセレクタ２１３、２２３は、Ｂ端子に入力される信号をＹ端子からそのまま出力する状態になる。また、セレクタ２３２、２４２は、Ａ端子に入力される信号をＹ１端子から出力する状態になる。同様に、ＡＳＩＣチップ２００のセレクタ３１０、３２０は、Ａ端子に入力される信号をＹ１端子から出力する状態になる。また、セレクタ３４３、３５３は、Ｂ端子に入力される信号をそのままＹ端子から出力する状態になる。   The selectors 213 and 223 of the ASIC chip 200 are in a state of outputting the signal input to the B terminal as it is from the Y terminal. In addition, the selectors 232 and 242 are in a state of outputting a signal input to the A terminal from the Y1 terminal. Similarly, the selectors 310 and 320 of the ASIC chip 200 are in a state of outputting a signal input to the A terminal from the Y1 terminal. Further, the selectors 343 and 353 are in a state of outputting the signal input to the B terminal as it is from the Y terminal.

そして、マイクロバンプ１０１にテスト信号が入力されると、フリップフロップ回路２１２、２２２にテスト信号が順次保持される（矢印Ａ）。   When a test signal is input to the microbump 101, the test signal is sequentially held in the flip-flop circuits 212 and 222 (arrow A).

つぎに、マイクロバンプ１０５にＨレベルのメモリ用モード信号が入力されると、フリップフロップ回路２１２に保持されていたテスト信号は、セレクタ２１３、マイクロバンプ１１０、１２４、セレクタ３１０を介して、フリップフロップ回路３１２に保持される。同様に、フリップフロップ回路２２２に保持されていたテスト信号は、セレクタ２２３、マイクロバンプ１１１、１２５、セレクタ３２０、３２２を介して、フリップフロップ回路３３３に保持される（矢印Ｂ）。   Next, when an H-level memory mode signal is input to the microbump 105, the test signal held in the flip-flop circuit 212 is transferred to the flip-flop via the selector 213, the microbumps 110 and 124, and the selector 310. It is held in the circuit 312. Similarly, the test signal held in the flip-flop circuit 222 is held in the flip-flop circuit 333 via the selector 223, the micro bumps 111 and 125, and the selectors 320 and 322 (arrow B).

つぎに、マイクロバンプ１０５にＬレベルのメモリ用モード信号が入力されると、セレクタ３２２は、フリップフロップ回路３１２に保持されたテスト信号をフリップフロップ回路３３３に供給する。すなわち、フリップフロップ回路３１２、３３３に保持されたテスト信号は、次の出力先のフリップフロップ回路にシフトする（矢印Ｃ）。   Next, when an L-level memory mode signal is input to the microbump 105, the selector 322 supplies the test signal held in the flip-flop circuit 312 to the flip-flop circuit 333. That is, the test signal held in the flip-flop circuits 312, 333 is shifted to the next output destination flip-flop circuit (arrow C).

つぎに、マイクロバンプ１０３にＨレベルのロジック用モード信号が入力されると、例えばフリップフロップ回路３４１に保持されていたテスト信号は、セレクタ３４３、マイクロバンプ１２６、１１２、セレクタ２３２、２３４を介して、フリップフロップ回路２３５に保持される。また、フリップフロップ回路３５１に保持されていたテスト信号は、セレクタ３５３、マイクロバンプ１２７、１１３、セレクタ２４２、２４４を介して、フリップフロップ回路２４５に保持される（矢印Ｄ）。   Next, when an H-level logic mode signal is input to the microbump 103, for example, the test signal held in the flip-flop circuit 341 passes through the selector 343, the microbumps 126 and 112, and the selectors 232 and 234. Is held in the flip-flop circuit 235. The test signal held in the flip-flop circuit 351 is held in the flip-flop circuit 245 via the selector 353, the micro bumps 127, 113, and the selectors 242, 244 (arrow D).

つぎに、マイクロバンプ１０３にＬレベルのロジック用モード信号が入力されると、セレクタ２３４、２４４は、Ａ端子に入力される信号をＹ端子から出力する状態になる。よって、フリップフロップ回路２３５、２４５に保持されていたテスト信号は、次の段のフリップフロップ回路に順次シフトする。この結果、フリップフロップ回路２４５から、出力されたテスト信号が、バッファ回路２４６、マイクロバンプ１１４を介して出力される（矢印Ｅ）。   Next, when an L-level logic mode signal is input to the microbump 103, the selectors 234 and 244 are in a state of outputting a signal input to the A terminal from the Y terminal. Therefore, the test signals held in the flip-flop circuits 235 and 245 are sequentially shifted to the next-stage flip-flop circuit. As a result, the output test signal is output from the flip-flop circuit 245 via the buffer circuit 246 and the micro bump 114 (arrow E).

したがって、図示しない検査装置がマイクロバンプ１１４から出力されたテスト信号を調べることによって、ＡＳＩＣチップ２００及びメモリチップ３００内の配線状況だけでなく、マイクロバンプ間の配線状況を検査することができる。   Therefore, by checking the test signal output from the micro bump 114 by an inspection device (not shown), not only the wiring state in the ASIC chip 200 and the memory chip 300 but also the wiring state between the micro bumps can be inspected.

［その他の構成］
図１６は、本発明の第３の実施形態に係る半導体集積回路の他の構成を示す図である。なお、図１２と同一の回路には同一の符号を付し、主に図１２と異なる箇所について説明する。 [Other configurations]
FIG. 16 is a diagram showing another configuration of the semiconductor integrated circuit according to the third embodiment of the present invention. The same circuits as those in FIG. 12 are denoted by the same reference numerals, and different points from FIG. 12 will be mainly described.

インターポーザ１００は、図１２に示すマイクロバンプ１０６の代わりに、マイクロバンプ１０６ａ、１０６ｂを備えている。マイクロバンプ１０６ａは、メモリ用テストイネーブル信号ＴＥＮが入力される電極であり、ラッチ回路２１０、バッファ回路２０９、マイクロバンプ１０９を介して、マイクロバンプ１２３に接続されている。マイクロバンプ１０６ｂは、ロジック用テストイネーブル信号ＴＥＮが入力される電極であり、バッファ回路２０６を介して、セレクタ２１３、２２３、２３２、２４２の各々のＳ端子に接続されている。よって、図１６に示すＡＳＩＣチップ２００は、図１２及び図１５と比較すると、入力されるテストイネーブル信号ＴＥＮの数が異なっているものの、その他の処理は同じである。   The interposer 100 includes micro bumps 106a and 106b instead of the micro bumps 106 shown in FIG. The micro bump 106 a is an electrode to which a memory test enable signal TEN is input, and is connected to the micro bump 123 through the latch circuit 210, the buffer circuit 209, and the micro bump 109. The microbump 106 b is an electrode to which the logic test enable signal TEN is input, and is connected to the S terminals of the selectors 213, 223, 232, and 242 via the buffer circuit 206. Therefore, the ASIC chip 200 shown in FIG. 16 is different from FIG. 12 and FIG. 15 in that the number of input test enable signals TEN is different but the other processes are the same.

一方、メモリチップ３００側では、マイクロバンプ１２１は、ラッチ回路３０１を介して、セレクタ３２２のＳ端子に接続されている。マイクロバンプ１２３は、バッファ回路３０７を介して、セレクタ３１０、３２０、３４３、３５３のＳ端子に接続されている。   On the other hand, on the memory chip 300 side, the micro bump 121 is connected to the S terminal of the selector 322 via the latch circuit 301. The micro bump 123 is connected to the S terminals of the selectors 310, 320, 343, and 353 via the buffer circuit 307.

（テストモード）
マイクロバンプ１０６ａにＨレベルのメモリ用テストイネーブル信号ＴＥＮが入力されると、セレクタ３１０、３２０は、Ａ端子に入力された信号をＹ１端子から出力する状態になる。また、セレクタ３４３、３５３は、Ｂ端子に入力された信号をＹ端子から出力する状態になる。 (Test mode)
When an H level memory test enable signal TEN is input to the microbump 106a, the selectors 310 and 320 are in a state of outputting the signal input to the A terminal from the Y1 terminal. In addition, the selectors 343 and 353 are in a state of outputting the signal input to the B terminal from the Y terminal.

このとき、フリップフロップ回路２１２に保持されているテスト信号は、マイクロバンプ１１０、１２４、セレクタ３１０を介して、フリップフロップ回路３１２に保持される。同様に、フリップフロップ回路２２２に保持されているテスト信号は、マイクロバンプ１１１、１２５を介して、フリップフロップ回路３３３に保持される。   At this time, the test signal held in the flip-flop circuit 212 is held in the flip-flop circuit 312 via the micro bumps 110 and 124 and the selector 310. Similarly, the test signal held in the flip-flop circuit 222 is held in the flip-flop circuit 333 via the micro bumps 111 and 125.

さらに、マイクロバンプ１０５にＨレベルのロジック用モード信号が入力されると、セレクタ３２２は、Ｂ端子に入力される信号を出力する状態になる。このとき、フリップフロップ回路３１２、３３３に保持されたテスト信号は、次の出力先のフリップフロップ回路にシフトする。   Further, when an H-level logic mode signal is input to the micro bump 105, the selector 322 enters a state of outputting a signal input to the B terminal. At this time, the test signal held in the flip-flop circuits 312, 333 is shifted to the next output destination flip-flop circuit.

以上のようにして、ＡＳＩＣチップ２００は、フリップフロップ回路に保持されているテスト信号を順次スキャンシフトし、テスト信号のスキャンシフト後は、図１２及び図１５の場合と同様にして、テスト信号をＡＳＩＣチップ２００に転送する。   As described above, the ASIC chip 200 sequentially scan shifts the test signals held in the flip-flop circuit, and after the scan shift of the test signals, the test signals are sent in the same manner as in FIGS. Transfer to the ASIC chip 200.

以上のように、第３の実施形態に係る半導体集積回路は、テスト信号を、ＡＳＩＣチップ２００内でスキャンシフトし、マイクロバンプを介してメモリチップ３００に転送する。さらに、上記半導体集積回路は、そのテスト信号を、メモリチップ３００内でスキャンシフトし、マイクロバンプを介してＡＳＩＣチップ２００に転送した後、ＡＳＩＣチップ２００内で再度スキャンシフトした後、マイクロバンプ１１４を介して外部に出力する。よって、マイクロバンプ１１４から出力されたテスト信号を検査することによって、マイクロバンプ間の接続状況を含めた全体の配線状況を検査することができる。   As described above, the semiconductor integrated circuit according to the third embodiment scan-shifts the test signal in the ASIC chip 200 and transfers the test signal to the memory chip 300 via the micro bump. Further, the semiconductor integrated circuit scan-shifts the test signal in the memory chip 300, transfers the test signal to the ASIC chip 200 via the micro-bump, and then scan-shifts again in the ASIC chip 200. Output to the outside. Therefore, by examining the test signals output from the micro bumps 114, it is possible to inspect the entire wiring state including the connection state between the micro bumps.

以上のように、インターポーザを介してマイクロバンプで接続される半導体チップのウエハテスト（第１及び第２の実施形態）と、組み立て後のテスト（第３の実施形態）を効率よく実行することができる。特に多ビット幅を有する半導体チップを実装する半導体集積回路を効率よくテストすることができる。   As described above, it is possible to efficiently execute the wafer test (first and second embodiments) of the semiconductor chips connected by micro bumps via the interposer and the test after assembly (third embodiment). it can. In particular, it is possible to efficiently test a semiconductor integrated circuit on which a semiconductor chip having a multi-bit width is mounted.

なお、本発明は、上述した実施の形態に限定されるものではなく、特許請求の範囲に記載された範囲内で設計上の変更をされたものにも適用可能であるのは勿論である。   Note that the present invention is not limited to the above-described embodiment, and it is needless to say that the present invention can also be applied to a design modified within the scope of the claims.

例えば、第３の実施形態では、テストイネーブル信号ＴＥＮ、モード信号、クロックはＡＳＩＣチップ２００に入力されていたが、メモリチップ３００に入力するようにしてもよい。   For example, in the third embodiment, the test enable signal TEN, the mode signal, and the clock are input to the ASIC chip 200, but may be input to the memory chip 300.

また、第１から第３の実施形態において、プローブパットの数は特に限定されるものではなく、マイクロバンプの数より少なければよい。   In the first to third embodiments, the number of probe pads is not particularly limited, and may be smaller than the number of micro bumps.

半導体集積回路の平面図である。It is a top view of a semiconductor integrated circuit. 図１のＩ−Ｉ間の断面図である。It is sectional drawing between II of FIG. メモリチップの構成を示すブロック図である。It is a block diagram which shows the structure of a memory chip. メモリチップの入力側の構成を示す図である。It is a figure which shows the structure by the side of the input of a memory chip. セレクタの構成を示す論理回路である。It is a logic circuit which shows the structure of a selector. セレクタの入出力を示す真理値表である。It is a truth table which shows the input / output of a selector. メモリチップの出力側の構成を示す図である。It is a figure which shows the structure of the output side of a memory chip. メモリチップの入力側の構成を示す図である。It is a figure which shows the structure by the side of the input of a memory chip. メモリチップの入力側の構成を示す図である。It is a figure which shows the structure by the side of the input of a memory chip. メモリチップ１０の出力側の構成を示す図である。2 is a diagram showing a configuration of an output side of the memory chip 10. FIG. メモリチップ１０の出力側の構成を示す図である。2 is a diagram showing a configuration of an output side of the memory chip 10. FIG. 本発明の第３の実施形態に係る半導体集積回路の構成を示す図である。It is a figure which shows the structure of the semiconductor integrated circuit which concerns on the 3rd Embodiment of this invention. セレクタの構成を示す論理回路である。It is a logic circuit which shows the structure of a selector. セレクタの入出力を示す真理値表である。It is a truth table which shows the input / output of a selector. テストモードにおけるテスト信号の流れを示す図である。It is a figure which shows the flow of the test signal in test mode. 本発明の第３の実施形態に係る半導体集積回路の他の構成を示す図である。It is a figure which shows the other structure of the semiconductor integrated circuit which concerns on the 3rd Embodiment of this invention.

符号の説明Explanation of symbols

１，１００ インターポーザ
１０，３００ メモリチップ
１１ マイクロバンプ
１２ プローブパット
８０，２００ ＡＳＩＣチップ 1,100 Interposer 10,300 Memory chip 11 Micro bump 12 Probe pad 80, 200 ASIC chip

Claims (10)

インターポーザに実装可能な半導体チップであって、
最小ピッチ間隔が１００μｍ以下で、前記インターポーザ内の配線と前記半導体チップ内の配線とを接続する複数の電極と、
前記複数の電極の一部に接続された複数のプローブ電極と、
前記プローブ電極に入力されるテスト信号を分割して、前記半導体チップ内の配線であって前記複数の電極に接続された配線に供給する分割手段と、
前記分割手段により分割されたテスト信号に基づいて所定の信号処理を行う信号処理手段と、
を備えた半導体チップ。 A semiconductor chip that can be mounted on an interposer,
A plurality of electrodes that connect the wiring in the interposer and the wiring in the semiconductor chip with a minimum pitch interval of 100 μm or less;
A plurality of probe electrodes connected to a part of the plurality of electrodes;
Dividing means for dividing a test signal input to the probe electrode and supplying the divided test signal to the wiring connected to the plurality of electrodes in the semiconductor chip;
Signal processing means for performing predetermined signal processing based on the test signal divided by the dividing means;
A semiconductor chip comprising: 前記分割手段は、前記プローブ電極に入力されるテスト信号を分割し、分割した各々のテスト信号を前記半導体チップ内の配線であって前記複数の電極に接続された配線にパラレルに供給する
請求項１に記載の半導体チップ。 The division means divides a test signal input to the probe electrode and supplies the divided test signals in parallel to wirings in the semiconductor chip and connected to the plurality of electrodes. 2. The semiconductor chip according to 1. 前記分配手段は、前記プローブ電極に入力されるテスト信号を遅延時間が各々異なるテスト信号に分割し、分割した各々のテスト信号を前記半導体チップ内の配線であって前記複数の電極に接続された配線にシリアルに供給する
請求項１に記載の半導体チップ。 The distribution unit divides a test signal input to the probe electrode into test signals having different delay times, and the divided test signals are wirings in the semiconductor chip and connected to the plurality of electrodes. The semiconductor chip according to claim 1, wherein the semiconductor chip is supplied serially to the wiring. 前記分割手段は、前記プローブ電極に入力されるテスト信号を分割し、分割した各々のテスト信号を前記半導体チップ内の配線であって前記複数の電極に接続された配線にパラレルに供給する第１のモードと、前記プローブ電極に入力されるテスト信号を遅延時間が各々異なるテスト信号に分割し、分割した各々のテスト信号を前記半導体チップ内の配線であって前記複数の電極に接続された配線にシリアルに供給する第２のモードと、を切り換え可能である
請求項１に記載の半導体チップ。 The dividing unit divides a test signal input to the probe electrode, and supplies each of the divided test signals in parallel to wirings in the semiconductor chip and connected to the plurality of electrodes. And a test signal input to the probe electrode is divided into test signals having different delay times, and the divided test signals are wirings in the semiconductor chip and connected to the plurality of electrodes. The semiconductor chip according to claim 1, wherein the second mode can be switched to a second mode that is serially supplied to the device. インターポーザに実装可能な半導体チップであって、
所定の信号処理を行う信号処理手段と、
最小ピッチ間隔が１００μｍ以下で、前記信号処理手段に接続された配線と前記インターポーザ内の配線とを接続する複数の電極と、
前記複数の電極に各々接続されている配線からのテスト信号に基づいて所定の演算処理を行う演算処理手段と、
前記演算処理手段の演算結果が出力されるプローブ電極と、
を備えた半導体チップ。 A semiconductor chip that can be mounted on an interposer,
Signal processing means for performing predetermined signal processing;
A plurality of electrodes connecting a wiring connected to the signal processing means and a wiring in the interposer with a minimum pitch interval of 100 μm or less;
Arithmetic processing means for performing predetermined arithmetic processing based on a test signal from a wiring connected to each of the plurality of electrodes,
A probe electrode from which the calculation result of the calculation processing means is output;
A semiconductor chip comprising: インターポーザに実装可能な半導体チップであって、
所定の信号処理を行う信号処理手段と、
最小ピッチ間隔が１００μｍ以下で、前記信号処理手段に接続された配線と前記インターポーザ内の配線とを接続する複数の電極と、
前記複数の電極に各々接続されている配線からのテスト信号をシリアル信号に変換する信号変換手段と、
前記信号変換手段の変換結果が出力されるプローブ電極と、
を備えた半導体チップ。 A semiconductor chip that can be mounted on an interposer,
Signal processing means for performing predetermined signal processing;
A plurality of electrodes connecting a wiring connected to the signal processing means and a wiring in the interposer with a minimum pitch interval of 100 μm or less;
A signal conversion means for converting a test signal from a wiring connected to each of the plurality of electrodes into a serial signal;
A probe electrode from which the conversion result of the signal conversion means is output;
A semiconductor chip comprising: インターポーザに実装可能な半導体チップであって、
所定の信号処理を行う信号処理手段と、
最小ピッチ間隔が１００μｍ以下で、前記信号処理手段に接続された配線と前記インターポーザ内の配線とを接続する複数の電極と、
前記複数の電極に各々接続されている配線からのテスト信号に基づいて所定の演算処理を行う演算処理手段と、
前記演算処理手段の演算結果が出力される第１のプローブ電極と、
前記複数の電極に各々接続されている配線からのテスト信号をシリアル信号に変換する信号変換手段と、
前記信号変換手段の変換結果が出力される第２のプローブ電極と、
を備えた半導体チップ。 A semiconductor chip that can be mounted on an interposer,
Signal processing means for performing predetermined signal processing;
A plurality of electrodes connecting a wiring connected to the signal processing means and a wiring in the interposer with a minimum pitch interval of 100 μm or less;
Arithmetic processing means for performing predetermined arithmetic processing based on a test signal from a wiring connected to each of the plurality of electrodes,
A first probe electrode that outputs a calculation result of the calculation processing means;
A signal conversion means for converting a test signal from a wiring connected to each of the plurality of electrodes into a serial signal;
A second probe electrode from which the conversion result of the signal conversion means is output;
A semiconductor chip comprising: 前記信号処理手段は、記憶回路又は特定用途用理論回路である
請求項１から請求項７のいずれか１項に記載の半導体チップ。 The semiconductor chip according to claim 1, wherein the signal processing means is a memory circuit or a theoretical circuit for specific use. 第１及び第２の半導体チップが１００μｍ以下の最小ピッチ間隔の電極を介してインターポーザに実装された半導体集積回路であって、
前記第１の半導体チップは、信号を入力する入力手段と、前記入力手段に入力された信号を、前記ピッチ間隔の電極を介して第２の半導体チップに転送する第１の転送手段と、前記第２の半導体チップから転送された信号を受信する第１の受信手段と、前記受信手段で受信された信号を出力する出力電極と、を備え、
前記第２の半導体チップは、前記第１の半導体チップから転送された信号を受信する第２の受信手段と、前記第２の受信手段で受信された信号を、前記ピッチ間隔の電極を介して前記第１の半導体チップに転送する第２の転送手段と、を備えたこと
を特徴とする半導体集積回路。 A semiconductor integrated circuit in which first and second semiconductor chips are mounted on an interposer via electrodes having a minimum pitch interval of 100 μm or less,
The first semiconductor chip includes input means for inputting a signal, first transfer means for transferring the signal input to the input means to the second semiconductor chip via the electrodes having the pitch interval, First receiving means for receiving a signal transferred from the second semiconductor chip, and an output electrode for outputting the signal received by the receiving means,
The second semiconductor chip includes a second receiving unit that receives a signal transferred from the first semiconductor chip, and a signal received by the second receiving unit via the electrodes at the pitch interval. And a second transfer means for transferring to the first semiconductor chip. 前記入力手段に入力される信号は、テスト信号、前記第１の半導体チップの動作を制御する第１のモード信号、前記第２の半導体チップの動作を制御する第２のモード信号の少なくとも１つであること
を特徴とする請求項９に記載の半導体集積回路。 The signal input to the input means is at least one of a test signal, a first mode signal for controlling the operation of the first semiconductor chip, and a second mode signal for controlling the operation of the second semiconductor chip. The semiconductor integrated circuit according to claim 9, wherein:
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