JP2007165633A - 半導体装置、外観検査方法、外観検査装置 - Google Patents

半導体装置、外観検査方法、外観検査装置 Download PDF

Info

Publication number
JP2007165633A
JP2007165633A JP2005360611A JP2005360611A JP2007165633A JP 2007165633 A JP2007165633 A JP 2007165633A JP 2005360611 A JP2005360611 A JP 2005360611A JP 2005360611 A JP2005360611 A JP 2005360611A JP 2007165633 A JP2007165633 A JP 2007165633A
Authority
JP
Japan
Prior art keywords
wiring
wiring layer
light
layer
detected
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005360611A
Other languages
English (en)
Other versions
JP4699891B2 (ja
Inventor
Nobuyuki Oonami
信之 大南
Takeshi Umemoto
武 梅本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2005360611A priority Critical patent/JP4699891B2/ja
Priority to US11/604,676 priority patent/US7515258B2/en
Publication of JP2007165633A publication Critical patent/JP2007165633A/ja
Application granted granted Critical
Publication of JP4699891B2 publication Critical patent/JP4699891B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

【課題】下層の配線層からの反射光の影響を抑え、高精度の外観検査を行うことが可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、第１配線を有する第１配線層と、第１配線層上に第１絶縁層を介して形成された第２配線を有する第２配線層とを備え、平面的又は断面的に見たときの外接円の直径が４０ｎｍ以下である微小突起を第２配線層又はその上層に備えることを特徴とする。
【選択図】図１

Description

本発明は、半導体装置、半導体装置の外観検査方法及び半導体装置の外観検査装置に関する。
半導体装置は、一般に、半導体基板上に、複数の配線からなる配線パターンを有する配線層と、絶縁層とを積層することによって製造される。各配線層を形成した後には、配線パターンの欠けや異物混入などの欠陥がないかを調べるために、通常、配線層の外観検査が行われる。この外観検査は、例えば、配線層表面に光を照射し、配線層表面で反射した光を撮像素子で受光し、受光された光から得られるデータに基づいて行われる（例えば、特許文献１を参照。）。
特開２００４−２９４１９４公報
しかし、この方法では、撮像素子は、検査を行いたい配線層からの反射光に加えて、その下層の配線層からの反射光も受光することがある。この場合、撮像素子は、下層の配線層に存在する欠陥を検出してしまい、その結果、外観検査の精度が低下する。
本発明はこのような事情に鑑みてなされたものであり、下層の配線層からの反射光の影響を抑え、高精度の外観検査を行うことが可能な半導体装置を提供するものである。
課題を解決するための手段及び発明の効果
本発明の半導体装置は、第１配線を有する第１配線層と、第１配線層上に第１絶縁層を介して形成された第２配線を有する第２配線層とを備え、平面的又は断面的に見たときの外接円の直径が４０ｎｍ以下である微小突起を第２配線層又はその上層に備えることを特徴とする。
この半導体装置は、上記の通り、微小突起を有している。この半導体装置の第２配線層の外観検査のために、この半導体装置に、紫外光からなる検査光を照射すると、照射された検査光が上記微小突起でレイリー（Ｒａｙｌｅｉｇｈ）散乱され、散乱光が生じる。また、検査光の一部は、第２配線層及び第１絶縁層を通過し、第１配線層に達し、第１配線層で反射される。この第１配線層からの反射光が検査精度を低下させることがある。本発明では以下の作用によって、第１配線層からの反射光の影響が抑制される。
散乱光を生じさせる微小突起は、第２配線層又はその上層に配置されているので、散乱光は、強度が比較的大きい。一方、第１配線層からの反射光は、第２配線層表面での反射や第１絶縁層での吸収によって減衰されているので、強度が比較的小さい。このため、第１配線層からの反射光は、上記散乱光が生じている領域の近傍では、上記散乱光の影響によって認識されなくなる。この現象は、昼間に星の光が見えないという現象に類似している。この場合、太陽の光が空気中の塵（または大気の分子）によってレイリー散乱されて散乱光が生じ、比較的強度が小さい星の光がこの散乱光の影響によって認識されなくなっているのである。
以上より、本発明によれば、下層の配線層からの反射光の影響を抑え、高精度の外観検査を行うことができる。
ここで、微小突起のサイズとレイリー散乱との関係について説明する。
レイリー散乱とは、光の波長に対して充分小さい粒子が存在した場合に光が散乱される現象であり、その強度Ｉ（θ）は、一般に次の式（１）で表される。
Ｉ（θ）＝Ｉ0×π4×ｄ6／（８×Ｒ2×λ4）×（ｍ2−１）／（ｍ2＋１）×（１＋ｃｏｓ2θ）．．．．．．（１）
ここで、Ｉ0；入射光強度，π；円周率，ｄ；散乱粒子の粒径，Ｒ；散乱粒子からの距離，λ；光の波長，ｍ；屈折率，θ；入射光に対する角度である。
この式は、散乱光の強度が、波長λの４乗に反比例することを示している。従って、白色光のような長波長成分を多く含む光を用いた外観検査ではレイリー散乱の影響は小さい（レイリー散乱成分が全光量に対して小さい）が、紫外光のような短波長の光を用いた外観検査ではレイリー散乱の影響が大きくなることが分かる。本発明者らは、レイリー散乱の上記性質に注目し、紫外光を用いた外観検査において、レイリー散乱を積極的に起こさせることによって、下層の配線層からの反射光の影響を抑え、高精度の外観検査を行うことができることを見出した。
また、レイリー散乱が効果的に生じるかどうかの目安として、次の式（２）が提案されている（文献：「光の物理」小林浩一著 東京大学出版会を参照）
ｄ≦λ×１／１０．．．．．．（２）
本発明の外観検査に用いる検査光は、紫外光（波長：４〜４００ｎｍ、好ましくは１００〜４００ｎｍ，２００〜４００ｎｍ，３００〜４００ｎｍ又は３５０〜４００ｎｍ）である。一例として、波長４００ｎｍの光を検査光に用いるとすると、ｄ≦４０ｎｍとなる。従って、概ね、散乱粒子の粒径が４０ｎｍ程度以下のときに、レイリー散乱が効果的に起きると言える。なお、より波長が短い検査光を用いるときは、レイリー散乱が効果的に起きる散乱粒子の粒径は、より小さくなるが、上記（２）式は、あくまでも目安であり、必ずしも厳密に成り立たなくてもよいので、問題はない。
本発明の半導体装置では、微小突起が散乱粒子として機能する。従って、平面的又は断面的に見たときの外接円の直径が４０ｎｍ以下である微小突起を備えることによって、比較的強度が大きいレイリー散乱光を生じさせることができる。
以下、本発明の実施形態を図面を用いて説明する。図面は、説明の便宜のために用いられるものであり、本発明の範囲は、図面に示す実施形態に限定されない。
１．半導体装置の構造
本発明の半導体装置の構造を図１（ａ），（ｂ）に示す。図１（ａ）は、平面図であり、図１（ｂ）は、図１（ａ）のＩ−Ｉ断面図である。
図１（ａ），（ｂ）に示すように、本実施形態の半導体装置は、半導体基板１上に、複数の第１配線３ａを有する第１配線層３と、第１配線層３上に第１絶縁層５を介して形成された、複数の第２配線７ａを有する第２配線層７とを備え、平面的に（すなわち、図１（ａ）のような平面図で）又は断面的に（すなわち、図１（ｂ）のような断面図で）見たときの外接円の直径（以下、平面的、断面的に見たときの外接円の直径を、それぞれ、「平面直径」、「断面直径」と呼び、これらを総称して「直径」と呼ぶ。）が４０ｎｍ以下である微小突起９を第２配線層７に備える。微小突起９は、通常、複数個形成されるが、１個のみであってもよい。
１−１．配線層、絶縁層の説明
第１配線３ａ、第２配線７ａは、それぞれ、一定間隔で（周期的に）、配置されている。隣接する２つの第１配線３ａ間の間隔は、第２配線７ａ間の間隔と同じであっても異なっていてもよい。各第１配線３ａと各第２配線７ａは、平面的に見たときに実質的に平行である。第２配線７ａは、平面的に見たときに第１配線３ａの半分程度を被覆している。この程度被覆していれば、後述する実施例で示すように、微小突起９によるレイリー散乱光によって、第１配線３ａからの反射光の影響を抑制することができる。別の実施形態では、図２（ａ），（ｂ）に示すように、第１配線３ａは、隣接する２つの第２配線７ａの中央下方に配置されている。この場合、第１配線３ａの両脇の第２配線７ａの側壁の微小突起９によるレイリー散乱光によって、第１配線３ａからの反射光の影響が抑制されるので、より効果的な抑制が可能である。
別の実施形態では、各第１配線３ａと各第２配線７ａは、図３（ａ）に示すように、平面的に見たときに実質的に直交してもよく、図３（ｂ）に示すように、平面的に見たときに斜交してもよい。このような配置であっても、微小突起９によるレイリー散乱光によって、第１配線３ａからの反射光の影響を抑制することができる。第１配線層３、第２配線層７の配線の数は、複数本であっても、１本のみであってもよい。第１配線層３、第２配線層７の配線以外の部分は、絶縁材料（酸化シリコンなど）で充填されている。
第１配線３ａ及び第２配線７ａは、導電材料で形成されてもよいし、絶縁材料で形成されてもよい。導電材料としては、Ａｌ−Ｃｕ合金などが挙げられる。絶縁材料としては、ＳｉＮなどが挙げられる。なお、本明細書において、「配線」とは、「線状のもの」という意味であり、これには、導電性のものも、絶縁性のものも含まれる。第１配線３ａ及び第２配線７ａは、それぞれ、同じ材料で形成されてもよく、異なる材料で形成されてもよい。
別の実施形態では、図４に示すように、第１配線層３は、半導体基板１上に形成されたサイドウォール１０を有するゲート配線１１を覆う絶縁層１４上に形成されている。この場合、第１配線３ａは、コンタクトプラグ１２を介して、ゲート配線１１や半導体基板１に電気的に接続されている。なお、ゲート配線１１を第１配線としてもよく、半導体基板１に形成された素子分離領域又は活性領域などを第１配線としてもよい。
さらに別の実施形態では、図５（ａ）に示すように、第１絶縁層５と第２配線層７との間であって、第１絶縁層５上に第３配線１３ａを有する第３配線層１３及び第２絶縁層１５をこの順にさらに備えてもよい。さらに別の実施形態では、図５（ｂ）に示すように、第２配線層７上に第３絶縁層１７及び第４配線１９ａを有する第４配線層１９をさらに備えてもよい。このように、第１及び第２配線層５，７以外の配線層等を備えたものも本発明に含まれる。
各絶縁層は、酸化シリコンなどの絶縁材料で形成される。
１−２．微小突起の説明
微小突起９は、平面直径と断面直径の何れかが４０ｎｍ以下であればよく、これらの両方が４０ｎｍ以下であることが好ましい。また、突起に外接する球（外接球）の直径が４０ｎｍ以下であることが好ましい。
微小突起９の直径は、好ましくは４０ｎｍ，３５ｎｍ，３０ｎｍ，２５ｎｍ，２０ｎｍ，１５ｎｍ又は１０ｎｍ以下である。外観検査に使用する検査光の波長が短くなるにつれて、微小突起９の直径も小さくすることが好ましい。上記（２）を参考にすると、微小突起９の直径ｄは、ｄ≦λ×１／１０（但し、λは検査に使用する光の波長）であることが好ましいといえる。例えば、λ＝１９０ｎｍのとき、ｄ≦１９ｎｍとなり、微小突起９の直径が、１９ｎｍ以下であることが好ましい。別の観点では、隣接する２つの第２配線７ａ間の配線ショートを避けるために、微小突起９の平面直径は、隣接する２つの第２配線７ａ間の間隔の１／２未満であることが好ましい。また、微小突起９は、ある程度の大きさが必要であり、１ｎｍ以上であることが好ましい。本明細書において、「微小突起」とは、レイリー散乱を起こさせるために積極的に形成されたもの（別の観点では、レイリー散乱を起こさせるためのもの）を指し、ドライエッチングなどの際に生じることがある粗面の凹凸は、本明細書の「微小突起」の概念には含まれない。
微小突起９の形状は、特に限定されず、半球状、円柱状等、種々の形状が挙げられる。
微小突起９は、好ましくは、第２配線７ａの側壁から突出するように形成される。微小突起９は、好ましくは、第２配線７ａの側壁に対して実質的に垂直に突出する。微小突起９は、好ましくは、実質的に等間隔に形成される。別の実施形態では、微小突起９は、図６（ａ），（ｂ）に示すように、隣接する２つの第２配線７ａ間に形成される。微小突起９は、島状に形成される。このような微小突起９もレイリー散乱を起こさせる。微小突起９は、好ましくは、第１配線３ａの露出部分の幅方向の中央に形成されることが好ましい。この場合、第１配線３ａからの反射光が効果的に遮蔽されるからである。微小突起９は、隣接する２つの第２配線７ａの中央に形成してもよい。この場合、レイリー散乱光による第２配線７ａの外観検査への影響を小さくすることができる。微小突起９は、１列で形成されてもよく、２列以上で形成されてもよい。図６（ｂ）に示すように、微小突起９の厚さは、第２配線７ａよりも薄くなっている。このような構造では、微小突起９の平面直径と断面直径の両方を４０ｎｍ以下にすることができ、さらに効果的にレイリー散乱を起こさせることができる。
さらに別の実施形態では、微小突起９は、第２配線層７の上層に形成することができる。具体的には、例えば、微小突起９は、図７（ａ）〜（ｃ）（図７（ｂ），（ｃ）は、図７（ａ）のＩ−Ｉ断面図）に示すように、隣接する２つの第２配線７ａ間の上方に形成される。微小突起９は、図７（ｂ）に示すように、第２配線層７の上面に形成してもよく、図７（ｃ）に示すように、第２配線層７上の第３絶縁層１７に凹部を形成し、その凹部に微小突起形成用材料を埋め込むことによって微小突起９を形成してもよい。これらのどちらの場合でも、微小突起９が生じさせるレイリー散乱光によって第１配線３ａからの反射光の影響を抑制することができる。
また、第２配線層７の上層に微小突起９を形成する場合、微小突起９の断面直径は、第３絶縁層１７の厚さの１／２未満であることが好ましい。この場合、第２配線層７とその上の配線層（例えば、図５（ｂ）の第４配線層１９）との間での配線ショートを避けることができるからである。また、別の実施形態では、微小突起９は、図８（ａ），（ｂ）に示すように、第２配線層７の上面全体に分散して形成してもよい。また、微小突起９は、第２配線７ａの上面のエッジにのみ形成してもよいし、第２配線７ａの上面にのみ形成してもよい。但し、第２配線層７の外観検査を高精度に行うためには、微小突起９は、隣接する２つの第２配線７ａ間又はその上方に形成されることが好ましい。
微小突起９を形成するための材料は、第２配線７ａと同じ材料、第１絶縁層５と同じ材料、第２配線７ａ及び第１絶縁層５の何れとも異なる材料の何れであってもよい。
微小突起９は、外観検査後は不要になるので、外観検査後に除去してもよい。また、そのまま残しておいてもよい。
２．半導体装置の製造方法
以下、図面を用いて、本発明の半導体装置の製造方法の例について説明する。本発明において、微小突起は、第２配線と同じ材料、第１絶縁層と同じ材料、第２配線及び第１絶縁層の何れとも異なる材料の何れで形成してもよいので、それぞれの材料の微小突起を有する半導体装置の製造方法を説明する。
２−１．第２配線と同じ材料
以下、第２配線と同じ材料で微小突起を形成する方法について説明する。
（１）第１の方法
以下、図９（ａ）〜（ｄ）を用いて、図１（ａ），（ｂ）に示す半導体装置を製造する方法について説明する。図９（ａ）〜（ｄ）は、図１（ｂ）と同じ断面の断面図である。
まず、図９（ａ）に示すように、半導体基板１上にスパッタ法によりＡｌ−Ｃｕ合金などからなる第１導電体層を形成し、これをパターニングすることにより、第１配線３ａを形成する。次に、得られた基板上に酸化シリコンなどの絶縁材料を堆積させることによって、隣接する２つの第２配線３ａの間を絶縁材料で充填して第１配線層３を形成すると共に、第１配線層３上に第１絶縁層５を形成する。さらに、得られた基板上にスパッタ法によりＡｌ−Ｃｕ合金などからなる第２導電体層２１を形成する。ここまでの工程で図９（ａ）に示す構造が得られる。なお、配線層や絶縁層の材料は、適宜変更することができる。例えば、絶縁材料からなる配線が必要な場合は、上記導電体層の代わりに所望の絶縁材料からなる層を形成する。また、成膜方法も、蒸着法、ＣＶＤ法など適宜変更することができる。以下、同様である。
次に、第２導電体層２１上にレジストパターン２３を形成し、図９（ｂ）に示す構造を得る。
次に、レジストパターン２３をマスクとして第２導電体層２１をドライエッチングによりパターニングして、第２配線７ａを形成すると共に第２配線７ａの側壁に微小突起９を形成し、図９（ｃ）に示す構造を得る。エッチングは、ＣＨＦ3ガスを含むエッチングガスを用いて行う。ＣＨＦ3ガスは、エッチングの際に表面にデポジションを形成する性質を有しているため、このガスの含有量を調節することによって、第２配線７ａの側壁を部分的に保護することができ、保護された部分が微小突起９となる。ＣＨＦ3ガスの含有量やエッチングの条件を変更することによって、微小突起９の大きさや数密度（単位面積当りの個数）などを調節することができる。
次に、隣接する２つの第２配線７ａ間に酸化シリコンなどの絶縁材料を埋め込み、図９（ｄ）に示す構造を得て、図１（ａ），（ｂ）に示す半導体装置が得られる。
（２）第２の方法
以下、図１０（ａ）〜（ｅ）及び図１１（ｆ）〜（ｈ）（これらは、図５（ｂ）と同じ断面の断面図である。）を用いて、図５（ａ），（ｂ）に示す半導体装置を製造する方法について説明する。
まず、図１０（ａ）に示すように、上記の方法と同様の方法により、第２導電体層２１まで形成する。次に、第２導電体層２１上に、酸化シリコンなどからなる絶縁層２５を形成する。次に、絶縁層２５上に、微小突起形成用の第１レジストパターン２７を形成する。第１レジストパターン２７は、微小突起を形成すべき部位に、形成すべき微小突起よりも平面的な面積が大きくなるように形成する。ここまでの工程で図１０（ａ）に示す構造が得られる。
次に、第１レジストパターン２７をマスクとして絶縁層２５のパターニングを行い、絶縁層パターン２５ａを形成し、図１０（ｂ）に示す構造を得る。
次に、第１レジストパターン２７を除去した後、絶縁層パターン２５ａを等方性エッチング（例えば、ウエットエッチング）することにより、絶縁層パターン２５ａを縮小し、図１０（ｃ）に示す構造を得る。
次に、得られた基板上に第２レジストパターン２９を形成し、図１０（ｄ）に示す構造を得る。
次に、絶縁層パターン２５ａ及び第２レジストパターン２９をマスクとして、第２導電体層２１を途中まで異方性エッチングして、図１０（ｅ）に示す構造を得る。
次に、絶縁層パターン２５ａを異方性エッチングにより除去し、図１１（ｆ）に示す構造を得る。
次に、第２レジストパターン２９をマスクとして、第２導電体層２１を最後まで異方性エッチングすることにより、第２配線７ａ及び微小突起９を形成し、図１１（ｇ）に示す構造を得る。
次に、第２レジストパターン２９を除去し、図１１（ｈ）に示す構造を得る。
次に、隣接する２つの第２配線７ａ間に酸化シリコンなどの絶縁材料を埋め込んで第２配線層７を形成し、図１１（ｉ）に示す構造を得て、図５（ａ），（ｂ）に示す半導体装置が得られる。
微小突起９の大きさ、位置又は数密度などは、第１レジストパターン２７の大きさ、位置又は数密度を調節したり、等方性エッチング条件を調節したりすることによって、調節可能である。また、絶縁層パターン２５ａ及び第２レジストパターン２９をマスクとして行うエッチング量を調節することによって、微小突起９の高さは、調節可能である。
２−２．第１絶縁層と同じ材料
図１２（ａ）〜（ｅ）を用いて、第１絶縁層と同じ材料からなる微小突起を有する半導体装置の製造方法を説明する。
まず、上記「２−１．（１）第１の方法」と同様の方法により、図９（ｂ）までの工程を行う。
次に、エッチングガス中にＣＨＦ3ガスを含めずに、第２導電体層２１のエッチングを行うことにより、図１２（ａ）に示す構造を得る。
次に、隣接する２つの第２配線７ａ間に第１絶縁層５と同じ材料を埋め込み、図１２（ｂ）に示す構造を得る。
次に、得られた基板上に、微小突起形成用のレジストパターン３１を形成する。レジストパターン３１は、微小突起を形成すべき部位に、形成すべき微小突起よりも平面的な面積が大きくなるように形成する。
次に、レジストパターン３１をマスクとして、隣接する２つの第２配線７ａ間に埋め込んだ絶縁材料を途中まで異方性エッチングし、図１２（ｄ）に示す構造を得る。
次に、レジストパターン３１を除去した後、上記絶縁材料を等方性エッチングすることによって、微小突起９を形成し、図１２（ｅ）に示す構造を得る。
この後は、第１絶縁層５の材料とは屈折率が異なる絶縁材料で隣接する２つの第２配線７ａ間を埋め込み、本発明の半導体装置の製造が完了する。
微小突起９の大きさや位置又は数密度などは、レジストパターン３１の大きさ、位置又は数密度を調節したり、等方性エッチング条件を調節したりすることによって、調節可能である。また、絶縁材料の異方性エッチングのエッチング量を調節することによって、微小突起９の高さは、調節可能である。
２−３．別の材料
以下、第２配線及び第１絶縁層の何れとも異なる材料で微小突起を形成する方法について説明する。
（１）第１の方法
以下、図１３（ａ）〜（ｄ）及び図１４（ａ），（ｂ）を用いて、第１の方法について説明する。
まず、上記「２−２．第１絶縁層と同じ材料」と同様の方法により、図１２（ａ）までの工程を行う。次に、等方性の成膜法であるＣＶＤ法により、第１絶縁材料（例えば、酸化シリコン）からなる絶縁層を形成し、さらにこの絶縁層を異方性エッチングすることによって、第２配線７ａの側壁にサイドウォール３３を形成し、図１３（ａ）に示す構造を得る。
次に、ＣＶＤ法により、第２絶縁材料（例えば、窒化シリコン）からなる絶縁層３５を形成し、図１３（ｂ）に示す構造を得る。
次に、図１４（ａ），（ｂ）に示すように、第２配線７ａに実質的に垂直な方向に延びるレジストパターン３７を形成する。
次に、レジストパターン３７をマスクとして絶縁層３５のパターニングを行い、さらに、パターニング後の絶縁層３５を等方性エッチングし、図１３（ｃ）に示す構造を得る。等方性エッチングは、例えば、リン酸やＨＦなどを用い、対向するサイドウォール間に絶縁層３５が微小突起９として部分的に残るように行う。
次に、エッチング（例えば、ドライエッチング）により、サイドウォール３３を除去し、図１３（ｄ）に示す構造を得る。この後は、第２絶縁材料とは屈折率が異なる絶縁材料で隣接する２つの第２配線７ａ間を埋め込み、本発明の半導体装置の製造が完了する。
微小突起９の大きさ、位置又は数密度などは、サイドウォール３３、レジストパターン３７、エッチング条件等を変更することによって調節可能である。
（２）第２の方法
以下、図１５（ａ）〜（ｂ）及び図１６（ａ），（ｂ）を用いて、第２の方法について説明する。
まず、上記「２−２．第１絶縁層と同じ材料」と同様の方法により、図１２（ａ）までの工程を行う。次に、等方性の成膜法であるＣＶＤ法により、絶縁材料（例えば、窒化シリコン）からなる絶縁層を形成し、さらにこの絶縁層を異方性エッチングすることによって、第２配線７ａの側壁にサイドウォール３９を形成し、図１５（ａ）に示す構造を得る。
次に、図１６（ａ），（ｂ）に示すように、第２配線７ａに実質的に垂直な方向に延びるレジストパターン４０を形成する。
次に、レジストパターン４０をマスクとしてサイドウォール３９のパターニングを行う。さらに、パターニング後のサイドウォール３９を等方性エッチングしてそのサイズを縮小することにより、微小突起９を形成し、図１５（ｂ）に示す構造を得る。等方性エッチングは、例えば、リン酸やＨＦなどを用いて行う。
この後は、微小突起９の絶縁材料とは屈折率が異なる絶縁材料で隣接する２つの第２配線７ａ間を埋め込み、本発明の半導体装置の製造が完了する。
微小突起９の大きさ、位置又は数密度などは、サイドウォール３９、レジストパターン４０、エッチング条件等を変更することによって調節可能である。
（３）第３の方法
以下、図１７（ａ）〜（ｄ）及び図１８（ａ），（ｂ）を用いて、第３の方法について説明する。
まず、上記「２−２．第１絶縁層と同じ材料」と同様の方法により、図１２（ａ）までの工程を行う。次に、等方性の成膜法であるＣＶＤ法により、絶縁材料（例えば、窒化シリコン）からなる絶縁層４１を形成し、図１７（ａ）に示す構造を得る。
次に、図１８（ａ），（ｂ）に示すように、絶縁層４１上に、微小突起形成用のレジストパターン４３を形成する。
次に、レジストパターン４３をマスクとして絶縁層４１のパターニングを行い、図１７（ｂ）に示す構造を得る。
次に、レジストパターン４３を除去し、パターニング後の絶縁層４１を異方性エッチングして、その高さを減少させ、図１７（ｃ）に示す構造を得る。
次に、得られた絶縁層４１を等方性エッチングしてそのサイズを縮小することにより、微小突起９を形成し、図１７（ｄ）に示す構造を得る。等方性エッチングは、例えば、リン酸やＨＦなどを用いて行う。
この後は、微小突起９の絶縁材料とは屈折率が異なる絶縁材料で隣接する２つの第２配線７ａ間を埋め込み、本発明の半導体装置の製造が完了する。
微小突起９の大きさ、位置又は数密度などは、レジストパターン４３、エッチング条件等を変更することによって調節可能である。
３．半導体装置の外観検査方法
３−１．外観検査
次に、上記半導体装置の外観検査方法について説明する。一例として、図１（ａ），（ｂ）に示す半導体装置を用いて説明する。
本発明の半導体装置の外観検査方法は、図１９（ａ）に示すように、半導体装置４５に紫外光からなる検査光Ｌを照射することによって、微小突起９においてレイリー散乱を起こさせつつ、第２配線層７表面で前記検査光Ｌを反射させ、第２配線層７表面で反射した光２ＲＦを撮像素子で受光し、受光された光から得られるデータに基づいて第２配線層７の外観検査を行う工程を備える。
半導体装置４５に検査光Ｌを照射すると、その多くは、第２配線層７の表面で反射し、この反射した光２ＲＦを撮像素子が受光することによって、第２配線層７の表面状態のデータを取得し、第２配線層７の外観検査が行われる。全ての光が第２配線層７の表面で反射すれば第２配線層７の検査を精度良く行うことができるが、実際は、図１９（ｂ）に示すように、第２配線層７の表面で反射されず、第１絶縁層５を通過して、第１配線層３に達し、そこで反射され、反射された光１ＲＦが撮像素子によって受光されることがある。このため、例えば、第１配線３ａ表面に欠陥が存在していると、その欠陥で反射した光が撮像素子に受光され、第２配線層７の欠陥であると認識され、第２配線層７の外観検査の精度低下に繋がる。従来の半導体装置では、このように下層からの反射光の影響によって外観検査の精度が低くなっていた。
本発明の半導体装置は、第２配線層又はその上層に微小突起９を備えている。この微小突起は、紫外光からなる検査光に対してレイリー散乱を起こさせるほど十分に小さい。従って、検査光Ｌが微小突起９に照射されると、図１９（ｃ）に示すように、レイリー散乱光ＳＣが生じる。第１配線層３からの反射光１ＲＦのうち、微小突起９に近接した空間を通過するものは、レイリー散乱光ＳＣの影響によって、実質的に撮像素子によって認識されず、第２配線層７の外観検査に与えない。このような作用によって、本発明によれば、第２配線層７の外観検査の精度が向上する。
検査光Ｌは、実質的に単一波長の光からなってもよく、互いに異なる複数波長の光の合成光であってもよい。どちらの場合でも、本発明は実施可能である。合成光の場合、照射する光の強度を高めやすいという利点がある。
検査光Ｌは、第２配線層７表面に対して斜め方向から照射してもよく、第２配線層７表面に対して実質的に垂直な方向から照射してもよい。撮像素子は、その受光面が第２配線層表面に対向するように配置してもよく、その受光面が第２配線層表面に斜めになるように配置してもよい。斜めから照射又は観察を行うと凹凸情報が取得しやすいという利点があり、垂直方向から照射又は観察を行うと、欠陥の位置情報が取得しやすいという利点がある。
第２配線層の外観検査は、パターン比較によって行ってもよく、撮像素子が受光した光から得られるデータに基づいて生成され、モニターに表示された画像を目視検査してもよい。
本発明の検査は、大気圧下で行ってもよく、減圧下で行ってもよい。減圧下で行うと、大気分子による検査光のレイリー散乱を低減することができ、検査精度を向上させることができる。
また、本発明の検査は、雰囲気の屈折率が微小突起９とは異なる雰囲気下で行われる。検査を行う雰囲気の屈折率が微小突起９と同一であれば、効果的に散乱が起こらないからである。
レイリー散乱光ＳＣの影響が及ぶ範囲は、第１，２配線層３，７、第１絶縁層５又は突起９の構造や材料、検査光の波長や強度などによって影響を受け、実験的に求めることができる。ここで、実験例を示す。図２０（ａ），（ｂ）に示すような半導体装置（図１（ａ），（ｂ）の半導体装置と同様の方法で製造した。）において、第２配線７ａが第１配線３ａを覆う割合（被覆率）を０％〜１００％まで１０％刻みで変化させたもの（つまり、第１配線３ａを図２０（ｂ）の矢印Ｘの方向に移動させたもの）について、第１配線３ａに存在するヒロックの検出数を調べた。第１，２配線３ａ，７ａの幅は、どちらも０．３μｍとした。検査光には、波長３８０ｎｍの垂直落照光を用いた。外観検査は、パターン比較によって行った。その結果を図２１に示す。図２１によれば、被覆率が大きくなるに従って、検出ヒロック数が減少し、被覆率４０％のときに検出数が０％のときの１／１０程度になり、被覆率５０％のときに検出数がほぼ０になる。被覆率５０％のとき、第１配線３ａは、０．１５μｍ露出しているが、この露出した部位からヒロックは検出されない。これは、レイリー散乱光の影響によって、第１配線層３からの反射光が認識されなかったためであると考えられる。この結果から、突起９により生じるレイリー散乱光によって概ね０．１５μｍ程度の範囲において、第１配線層３からの反射光の影響を抑制することができることが分かる。
３−２．被検出物の分類
上述の通り、微小突起を設けることによって、第１配線層３からの反射光の影響を抑制することができる。しかし、微小突起は、第２配線層７の外観検査工程において、第２配線７ａの欠陥と共に検出されるので、第２配線層７の外観検査工程において検出される被検出物を微小突起と欠陥に分類できなければ、外観検査の精度が却って低下しかねない。
そこで、本発明の外観検査方法は、前記被検出物を微小突起と欠陥に分類する工程をさらに備えることが好ましい。分類は、例えば、以下に示す種々の方法で行うことができる。
（１）被検出物の大きさに基づく分類
この分類方法は、微小突起の大きさが既知であることを利用している。例えば、被検出物の大きさが所定範囲内、又は所定基準値以下（例えば、平面直径が４０ｎｍ以下）である場合、被検出物が微小突起であると判断し、そうでなければ、被検出物が欠陥であると判断する。
（２）被検出物からの反射光の強度に基づく分類
この分類方法は、微小突起からの反射光の強度が既知であることを利用している。例えば、被検出物からの反射光の強度が所定範囲内である場合は、被検出物が微小突起であると判断し、そうでなければ、被検出物が欠陥であると判断する。
（３）被検出物からの反射光の波長に基づく分類
この分類方法は、被検出物からの反射光の強度が、複数の波長において既知であることを利用している。外観検査では、互いに波長の異なる複数種類の光からなる検査光を用いて行うか、検査光の波長を変えて複数回の検査を行うことによって、複数の波長における被検出物の反射光の強度を求める。その結果、被検出物の反射光の強度が、全ての検査光の波長に対して、波長ごとに定められた所定範囲内であれば、被検出物が微小突起であると判断し、そうでなければ、被検出物が欠陥であると判断する。
（４）被検出物の形状に基づく分類
この分類方法は、微小突起の形状が既知であることを利用している。微小突起の形状は、例えば、円形又は半円形などである。従って、被検出物がこのような形状の場合は、被検出物が微小突起であると判断し、このような形状でない場合は、被検出物が欠陥であると判断する。
（５）被検出物の数密度に基づく分類
この分類方法は、微小突起の数密度が既知であることを利用している。被検出物の数密度が所定範囲内のときは、被検出物が微小突起であると判断し、そうでなければ、被検出物が欠陥であると判断する。
（６）被検出物の元素又は組成に基づく分類
この分類方法は、微小突起の元素又は組成が既知であることを利用している。例えば、微小突起が窒化シリコンからなるとする。被検出物が窒化シリコンであれば、被検出物が微小突起であると判断し、そうでなければ、被検出物が欠陥であると判断する。
被検出物の元素又は組成分析は、ＥＰＭＡ（Electron Probe Micro-Analysis）装置などを用いて行うことができる。
（７）被検出物の密度に基づく分類
この分類方法は、微小突起の密度（単位体積当りの質量）が既知であることを利用している。被検出物の密度が所定範囲内のときは、被検出物が微小突起であると判断し、そうでなければ、被検出物が欠陥であると判断する。
被検出物の密度は、Ｘ線の全反射臨界角を測定して膜の密度を測定するＸ線干渉法という方法等で測定することができる。
４．外観検査装置
上記外観検査方法は、以下に示す外観検査装置を用いて好適に実施することができる。
本発明の外観検査装置は、図２２に示すように、減圧チャンバー４７と、減圧チャンバー４７内に試料を保持する試料台４９と、試料台４９に保持された試料に対して顕微鏡部５１介して検査光を照射する光源５３と、試料で反射された光を受光し、分析を行う分析器５５とを備える。図２２では、試料として、半導体装置５７が試料台４９上に載置されている。
この装置では、半導体装置５５は、減圧チャンバー４７内に保持されるので、その外観検査は、減圧下で行うことができる。減圧下で行えば、大気分子によるレイリー散乱を低減することができる。
分析器５５は、撮像素子を備えている。また、分析器５５は、上記種々の基準による、微小突起と欠陥との分類を可能にする構成を有している。この場合、微小突起と欠陥との分類を簡易に行うことができる。分類作業に時間を要する場合には、分類を自動で行える構成であることが望ましい。また、ＳＥＭなどでの観察・検査も可能とする構成としても良い。
（その他）
以上の実施形態で示した種々の特徴は、互いに組み合わせることができる。１つの実施形態中に複数の特徴が含まれている場合、そのうちの１又は複数個の特徴を適宜抜き出して、単独で又は組み合わせて、本発明に採用することができる。
本発明の一実施形態の半導体装置の構造を示し、（ａ）は平面図であり、（ｂ）は、（ａ）中のＩ−Ｉ断面図である。 本発明の別の実施形態の半導体装置の構造を示し、（ａ）は平面図であり、（ｂ）は、（ａ）中のＩ−Ｉ断面図である。 （ａ），（ｂ）は、本発明の別の実施形態の半導体装置の構造を示す平面図である。 本発明の別の実施形態の半導体装置の構造を示す図１（ｂ）に対応した断面図である。 （ａ），（ｂ）は、本発明の別の実施形態の半導体装置の構造を示す図１（ｂ）に対応した断面図である。 本発明の別の実施形態の半導体装置の構造を示し、（ａ）は平面図であり、（ｂ）は、（ａ）中のＩ−Ｉ断面図である。 本発明の別の実施形態の半導体装置の構造を示し、（ａ）は平面図であり、（ｂ）は、（ａ）中のＩ−Ｉ断面図である。（ｃ）は、さらに別の実施形態の半導体装置の構造の図７（ｂ）に対応した断面図である。 本発明の別の実施形態の半導体装置の構造を示し、（ａ）は平面図であり、（ｂ）は、（ａ）中のＩ−Ｉ断面図である。 （ａ）〜（ｄ）は、本発明の一実施形態の半導体装置の製造工程を示す、図１（ｂ）に対応した断面図である。 （ａ）〜（ｅ）は、本発明の別の実施形態の半導体装置の製造工程を示す図１（ｂ）に対応した断面図である。 （ｆ）〜（ｉ）は、図１０（ｅ）からの続きである、半導体装置の製造工程を示す図１（ｂ）に対応した断面図である。 （ａ）〜（ｅ）は、本発明の別の実施形態の半導体装置の製造工程を示す図１（ｂ）に対応した断面図である。 （ａ）〜（ｄ）は、本発明の別の実施形態の半導体装置の製造工程を示す図１（ｂ）に対応した断面図である。 図１３の（ｂ）と（ｃ）の間に位置すべき、半導体装置の製造工程を示し、（ａ）は平面図であり、（ｂ）は、（ａ）中のＩ−Ｉ断面図である。 （ａ）〜（ｂ）は、本発明の別の実施形態の半導体装置の製造工程を示す図１（ｂ）に対応した断面図である。 図１５の（ａ）と（ｂ）の間に位置すべき、半導体装置の製造工程を示し、（ａ）は平面図であり、（ｂ）は、（ａ）中のＩ−Ｉ断面図である。 （ａ）〜（ｄ）は、本発明の別の実施形態の半導体装置の製造工程を示す図１（ｂ）に対応した断面図である。 図１７の（ａ）と（ｂ）の間に位置すべき、半導体装置の製造工程を示し、（ａ）は平面図であり、（ｂ）は、（ａ）中のＩ−Ｉ断面図である。 （ａ）〜（ｃ）は、本発明の半導体装置の外観検査方法の作用を説明するための、図１（ｂ）に対応した断面図である。 本発明の一実施例の半導体装置の構造を示し、（ａ）は平面図であり、（ｂ）は、（ａ）中のＩ−Ｉ断面図である。 本発明の一実施例による、被覆率と、一試料当りのヒロック検出数との関係を示すグラフである。 本発明の一実施形態の外観検査装置を示す概念図である。
符号の説明
１：半導体基板 ３：第１配線層 ３ａ：第１配線 ５：第１絶縁層 ７：第２配線層 ７ａ：第２配線 ９：微小突起 １０：サイドウォール １１：ゲート配線 １２：コンタクトプラグ １３：第３配線層 １３ａ：第３配線 １４：絶縁層 １５：第２絶縁層 １７：第３絶縁層 １９：第４配線層 １９ａ：第４配線 ２１：導電体層 ２３，３１，３７，４０，４３：レジストパターン ２５，３５，４１：絶縁層 ２５ａ：絶縁層パターン ２７：第１レジストパターン ２９：第２レジストパターン ３３，３９：サイドウォール ４５：半導体装置 ４７：減圧チャンバー ４９：試料台 ５１：顕微鏡部 ５３：光源 ５５：分析器 ５７：半導体装置
Ｌ：検査光 １ＲＦ：第１配線層からの反射光 ２ＲＦ：第２配線層からの反射光 ＳＣ：散乱光

Claims (41)

  1. 第１配線を有する第１配線層と、第１配線層上に第１絶縁層を介して形成された第２配線を有する第２配線層とを備え、平面的又は断面的に見たときの外接円の直径が４０ｎｍ以下である微小突起を第２配線層又はその上層に備えることを特徴とする半導体装置。
  2. 第１配線層は、一定間隔で配置された複数の第１配線を備え、第２配線層は、一定間隔で配置された複数の第２配線を備える請求項１に記載の装置。
  3. 各第１配線と各第２配線は、平面的に見たときに実質的に平行である請求項２に記載の装置。
  4. 各第１配線と各第２配線は、平面的に見たときに実質的に直交する請求項２に記載の装置。
  5. 各第１配線と各第２配線は、平面的に見たときに斜交する請求項２に記載の装置。
  6. 第２配線は、平面的に見たときに第１配線の半分以上を被覆する請求項３〜５の何れか１つに記載の装置。
  7. 第１絶縁層と第２配線層との間であって、第１絶縁層上に第３配線を有する第３配線層及び第２絶縁層をこの順にさらに備える請求項１に記載の装置。
  8. 第２配線層上に第３絶縁層及び第４配線を有する第４配線層をさらに備える請求項１に記載の装置。
  9. 微小突起の、平面的に見たときの外接円の直径は、隣接する２つの第２配線間の間隔の１／２未満である請求項１に記載の装置。
  10. 微小突起の、断面的に見たときの外接円の直径は、第３絶縁層の厚さの１／２未満である請求項８に記載の装置。
  11. 微小突起は、第２配線と同じ材料で形成される請求項１に記載の装置。
  12. 微小突起は、第１絶縁層と同じ材料で形成される請求項１に記載の装置。
  13. 微小突起は、第２配線及び第１絶縁層の何れとも異なる材料で形成される請求項１に記載の装置。
  14. 第２配線は、絶縁材料で形成される請求項１に記載の装置。
  15. 第２配線は、導電材料で形成される請求項１に記載の装置。
  16. 微小突起を複数備え、前記複数の微小突起は、第２配線層の上面全体に分散されて形成される請求項１に記載の装置。
  17. 微小突起は、第２配線上に形成される請求項１に記載の装置。
  18. 第２配線層は、複数の第２配線を備え、微小突起は、隣接する２つの第２配線間に形成される請求項１に記載の装置。
  19. 第２配線層は、複数の第２配線を備え、微小突起は、隣接する２つの第２配線間の上方に形成される請求項１に記載の装置。
  20. 微小突起は、第２配線の側壁から突出するように形成される請求項１に記載の装置。
  21. 請求項１〜２０の何れか１つに記載の半導体装置の外観検査方法であって、
    前記装置に波長４〜４００ｎｍの検査光を照射することによって、微小突起においてレイリー散乱を起こさせつつ、第２配線層表面で前記検査光を反射させ、
    第２配線層表面で反射した光を撮像素子で受光し、受光された光から得られるデータに基づいて第２配線層の外観検査を行う工程を備える半導体装置の外観検査方法。
  22. 前記検査光は、実質的に単一波長の光からなる請求項２１に記載の方法。
  23. 前記検査光は、互いに異なる複数波長の光の合成光である請求項２１に記載の方法。
  24. 前記検査光は、第２配線層表面に対して実質的に垂直な方向から照射される請求項２１に記載の方法。
  25. 前記検査光は、第２配線層表面に対して斜め方向から照射される請求項２１に記載の方法。
  26. 第２配線層の外観検査は、パターン比較によって行う請求項２１に記載の方法。
  27. 撮像素子は、その受光面が第２配線層表面に対向するように配置される請求項２１に記載の方法。
  28. 撮像素子は、その受光面が第２配線層表面に斜めになるように配置される請求項２１に記載の方法。
  29. 大気圧下で行われる請求項２１に記載の方法。
  30. 請求項２１に記載の方法を実施可能な外観検査装置であって、
    減圧下で検査を行うことができる外観検査装置。
  31. 減圧下で行われる請求項２１に記載の方法。
  32. 雰囲気の屈折率が微小突起の屈折率とは異なる雰囲気下で行われる請求項２１に記載の方法。
  33. 第２配線層の外観検査工程において検出される被検出物を、微小突起と欠陥とに分類する工程をさらに備える請求項２１に記載の方法。
  34. 分類は、被検出物の大きさに基づいて行われる請求項３３に記載の方法。
  35. 分類は、被検出物からの反射光の強度に基づいて行われる請求項３３に記載の方法。
  36. 分類は、被検出物からの反射光の波長に基づいて行われる請求項３３に記載の方法。
  37. 分類は、被検出物の形状に基づいて行われる請求項３３に記載の方法。
  38. 分類は、被検出物の元素に基づいて行われる請求項３３に記載の方法。
  39. 分類は、被検出物の組成に基づいて行われる請求項３３に記載の方法。
  40. 分類は、被検出物の数密度又は密度に基づいて行われる請求項３３に記載の方法。
  41. 請求項３３〜４０の何れか１つに記載の方法を実施可能な外観検査装置であって、
    微小突起と欠陥との分類を可能にする分析器をさらに備える外観検査装置。
JP2005360611A 2005-12-14 2005-12-14 半導体装置及び半導体装置の外観検査方法 Expired - Fee Related JP4699891B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005360611A JP4699891B2 (ja) 2005-12-14 2005-12-14 半導体装置及び半導体装置の外観検査方法
US11/604,676 US7515258B2 (en) 2005-12-14 2006-11-28 Semiconductor device, and method and apparatus for inspecting appearance thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005360611A JP4699891B2 (ja) 2005-12-14 2005-12-14 半導体装置及び半導体装置の外観検査方法

Publications (2)

Publication Number Publication Date
JP2007165633A true JP2007165633A (ja) 2007-06-28
JP4699891B2 JP4699891B2 (ja) 2011-06-15

Family

ID=38138480

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005360611A Expired - Fee Related JP4699891B2 (ja) 2005-12-14 2005-12-14 半導体装置及び半導体装置の外観検査方法

Country Status (2)

Country Link
US (1) US7515258B2 (ja)
JP (1) JP4699891B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010165821A (ja) * 2009-01-15 2010-07-29 Seiko Npc Corp 半導体装置の製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12007435B2 (en) * 2020-12-08 2024-06-11 United Microelectronics Corp. Method of copper hillock detecting

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62105438A (ja) * 1985-10-31 1987-05-15 Nec Kansai Ltd 半導体ウエ−ハ表面検査方法
JPS6345833A (ja) * 1986-08-13 1988-02-26 Nec Corp 半導体装置
JPH03285339A (ja) * 1990-04-02 1991-12-16 Hitachi Ltd 汚染検出方法とその装置並びに半導体製造ライン
JPH0645324A (ja) * 1992-07-24 1994-02-18 Mitsubishi Electric Corp 半導体集積回路
JPH07130741A (ja) * 1993-11-08 1995-05-19 Toshiba Corp 半導体装置の製造方法
JPH09293763A (ja) * 1996-04-25 1997-11-11 Nec Yamaguchi Ltd 半導体基板表面の自動外観検査装置
JP2002299398A (ja) * 2001-03-29 2002-10-11 Toshiba Corp 半導体装置の検査方法、半導体装置の製造方法、半導体装置の検査装置、及び半導体製造システム

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5278012A (en) * 1989-03-29 1994-01-11 Hitachi, Ltd. Method for producing thin film multilayer substrate, and method and apparatus for detecting circuit conductor pattern of the substrate
US5798831A (en) * 1991-12-19 1998-08-25 Nikon Corporation Defect inspecting apparatus and defect inspecting method
US5517027A (en) * 1993-06-08 1996-05-14 Mitsubishi Denki Kabushiki Kaisha Method for detecting and examining slightly irregular surface states, scanning probe microscope therefor, and method for fabricating a semiconductor device or a liquid crystal display device using these
JP3258821B2 (ja) * 1994-06-02 2002-02-18 三菱電機株式会社 微小異物の位置決め方法、分析方法、これに用いる分析装置およびこれを用いた半導体素子もしくは液晶表示素子の製法
US6157444A (en) * 1997-11-28 2000-12-05 Hitachi, Ltd. Defect inspection apparatus for silicon wafer
JP4529366B2 (ja) 2003-03-26 2010-08-25 株式会社ニコン 欠陥検査装置、欠陥検査方法及びホールパターンの検査方法
JP4875936B2 (ja) * 2006-07-07 2012-02-15 株式会社日立ハイテクノロジーズ 異物・欠陥検出方法および異物・欠陥検査装置
US7664608B2 (en) * 2006-07-14 2010-02-16 Hitachi High-Technologies Corporation Defect inspection method and apparatus
JP5031319B2 (ja) * 2006-10-17 2012-09-19 エムケイ産業株式会社 塗装面検査方法および清拭除塵布

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62105438A (ja) * 1985-10-31 1987-05-15 Nec Kansai Ltd 半導体ウエ−ハ表面検査方法
JPS6345833A (ja) * 1986-08-13 1988-02-26 Nec Corp 半導体装置
JPH03285339A (ja) * 1990-04-02 1991-12-16 Hitachi Ltd 汚染検出方法とその装置並びに半導体製造ライン
JPH0645324A (ja) * 1992-07-24 1994-02-18 Mitsubishi Electric Corp 半導体集積回路
JPH07130741A (ja) * 1993-11-08 1995-05-19 Toshiba Corp 半導体装置の製造方法
JPH09293763A (ja) * 1996-04-25 1997-11-11 Nec Yamaguchi Ltd 半導体基板表面の自動外観検査装置
JP2002299398A (ja) * 2001-03-29 2002-10-11 Toshiba Corp 半導体装置の検査方法、半導体装置の製造方法、半導体装置の検査装置、及び半導体製造システム

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010165821A (ja) * 2009-01-15 2010-07-29 Seiko Npc Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
JP4699891B2 (ja) 2011-06-15
US7515258B2 (en) 2009-04-07
US20070132103A1 (en) 2007-06-14

Similar Documents

Publication Publication Date Title
US8269960B2 (en) Computer-implemented methods for inspecting and/or classifying a wafer
KR101971272B1 (ko) 패턴 구조물 검사 장치 및 검사 방법
US9140544B2 (en) Optical system and method for measuring in patterned structures
KR101552898B1 (ko) Ｓｏｉ 웨이퍼의 검사 방법
US11624985B2 (en) Methods of defect inspection
US7733502B2 (en) Roughness evaluation method and system
US11071513B2 (en) Test key design to enable X-ray scatterometry measurement
US8426857B2 (en) Semiconductor device and method for producing the same
JP4699891B2 (ja) 半導体装置及び半導体装置の外観検査方法
US20090180112A1 (en) Optical sensing system based on a micro-array structure
JP4679299B2 (ja) 検査方法、検査装置および半導体装置の製造方法
US6924505B2 (en) Semiconductor device having a measuring pattern and a method of measuring the semiconductor device using the measuring pattern
JP2009288016A (ja) 蛍光ｘ線分析装置及びそれを用いた半導体装置の評価システム
JP4761427B2 (ja) 被処理体表面検査装置
KR100790276B1 (ko) 반도체 소자의 보이드 검출을 위한 모니터링 방법
JP7463551B2 (ja) トレンチの光測定用ターゲット
JP2002022684A (ja) 蛍光ｘ線分析用基板および蛍光ｘ線分析用標準試料
JP2001093951A (ja) 欠陥検査用半導体基板、半導体基板の検査方法および半導体基板検査用モニター装置
JP4908885B2 (ja) 半導体装置の特性予測方法及び特性予測装置
US20050182595A1 (en) Micropattern shape measuring system and method
US20240133683A1 (en) Overlay measuring method and system, and method of manufacturing a semiconductor device using the same
TWI480543B (zh) 半導體裝置之檢測圖案設計及其利用方法
JP2005147782A (ja) 薄膜デバイスの検査方法及び検査装置
US20070178611A1 (en) Semiconductor wafer having measurement area feature for determining dielectric layer thickness
US20090153882A1 (en) Measuring Dimensional Parameters of Structures

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100928

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101116

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101214

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110207

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110301

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110303

LAPS Cancellation because of no payment of annual fees