JP2007156460A5 - - Google Patents

Download PDF

Info

Publication number
JP2007156460A5
JP2007156460A5 JP2006307352A JP2006307352A JP2007156460A5 JP 2007156460 A5 JP2007156460 A5 JP 2007156460A5 JP 2006307352 A JP2006307352 A JP 2006307352A JP 2006307352 A JP2006307352 A JP 2006307352A JP 2007156460 A5 JP2007156460 A5 JP 2007156460A5
Authority
JP
Japan
Prior art keywords
transistor
source
potential
drain
drive transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006307352A
Other languages
Japanese (ja)
Other versions
JP4636006B2 (en
JP2007156460A (en
Filing date
Publication date
Application filed filed Critical
Priority to JP2006307352A priority Critical patent/JP4636006B2/en
Priority claimed from JP2006307352A external-priority patent/JP4636006B2/en
Publication of JP2007156460A publication Critical patent/JP2007156460A/en
Publication of JP2007156460A5 publication Critical patent/JP2007156460A5/ja
Application granted granted Critical
Publication of JP4636006B2 publication Critical patent/JP4636006B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Description

画素回路及び画素回路の駆動方法、表示装置及び表示装置の駆動方法、並びに、電子機器Pixel circuit, driving method of pixel circuit, display device, driving method of display device, and electronic device

本発明は、画素毎に配した発光素子を電流駆動する画素回路及びその駆動方法、画素を備えた表示装置及びその駆動方法、並びに、係る表示装置を備えた電子機器に関する。より詳しくは、各画素回路内に設けた絶縁ゲート型電界効果トランジスタによって有機EL素子などの発光素子に流れる電流量を制御する、いわゆるアクティブマトリクス型の表示装置の画素を構成する画素回路等に関する。 The present invention relates to a pixel circuit that drives a light-emitting element arranged for each pixel and a driving method thereof, a display device including the pixel, a driving method thereof, and an electronic apparatus including the display device . More specifically, controls the amount of current flowing through the light-emitting element such as an organic EL element by the insulating gate field effect transistor provided in each pixel circuit, relates to a pixel circuit and the like which constitute the pixels of the so-called active matrix display device .

画像表示装置、例えば液晶ディスプレイなどでは、多数の液晶画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に入射光の透過強度又は反射強度を制御することによって画像を表示する。これは、有機EL素子を画素に用いた有機ELディスプレイなどにおいても同様であるが、液晶画素と異なり有機EL素子は自発光素子である。そのため、有機ELディスプレイは液晶ディスプレイに比べて画像の視認性が高く、バックライトが不要であり、応答速度が高いなどの利点を有する。又、各発光素子の輝度レベル(階調)はそれに流れる電流値によって制御可能であり、いわゆる電流制御型であるという点で液晶ディスプレイなどの電圧制御型とは大きく異なる。 An image display device, for example, in a liquid crystal display, arranged a number of liquid crystal pixels in a matrix, by controlling the transmission intensity or the reflection intensity of the incident light for each pixel in accordance with image information to be displayed, to display an image . This also applies to an organic EL display using an organic EL element as a pixel, but unlike a liquid crystal pixel , the organic EL element is a self-luminous element. Therefore, the organic EL display has a high image visibility than a liquid crystal display, a backlight is unnecessary, has advantages such as high response speed. Also, the brightness level of each light-emitting element (gradation) can be controlled by a current value flowing thereto, differs significantly from the voltage-controlled, such as a liquid crystal display in that a so-called current-controlled.

有機ELディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とがある。前者は構造が単純であるものの、大型且つ高精細のディスプレイの実現が難しいなどの問題があるため、現在はアクティブマトリクス方式の開発が盛んに行なわれている。この方式は、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子(一般には薄膜トランジスタ、TFT)によって制御するものであり、以下の特許文献に記載がある。
特開2003−255856 特開2003−271095 特開2004−133240 特開2004−029791 特開2004−093682
In the organic EL display, similarly to the liquid crystal display, there are a simple matrix method and an active matrix method as driving methods. The former has a simple structure, large, and, because of a problem such as it is difficult to realize a high-definition display, is currently developing an active matrix system has been popular. In this method, a current flowing through a light emitting element in each pixel circuit is controlled by an active element (generally a thin film transistor or TFT) provided in the pixel circuit, and is described in the following patent documents.
JP 2003-255856 A JP 2003-271095 A JP 2004-133240 A JP 2004-029791 A JP 2004-093682 A

従来の画素回路は、制御信号を供給する行状の走査線と映像信号を供給する列状の信号線とが交差する部分に配され、少なくともサンプリングトランジスタと、画素容量ドライブトランジスタと発光素子とを含む。サンプリングトランジスタは、走査線から供給される制御信号に応じ導通して信号線から供給された映像信号をサンプリングする。画素容量は、サンプリングされた映像信号に応じた入力電圧を保持する。ドライブトランジスタは、画素容量に保持された入力電圧に応じて所定の発光期間に出力電流を供給する。尚一般に、出力電流はドライブトランジスタのチャネル領域のキャリア移動度及び閾電圧に対して依存性を有する。発光素子は、ドライブトランジスタから供給された出力電流により映像信号に応じた輝度で発光する。 A conventional pixel circuit is arranged at a portion where a row scanning line supplying a control signal and a column signal line supplying a video signal intersect, and at least a sampling transistor, a pixel capacitor , a drive transistor, and a light emission Element. The sampling transistor conducts in response to a control signal supplied from the scanning line, and samples the video signal supplied from the signal line. The pixel capacitance holds an input voltage corresponding to the sampled video signal. The drive transistor supplies an output current during a predetermined light emission period in accordance with the input voltage held in the pixel capacitor . In general, the output current, the carrier mobility and the threshold voltage of the channel region of the drive transistor, having a dependency. Light-emitting element, the output current supplied from the drive transistor, emits light at a luminance corresponding to the video signal.

ドライブトランジスタは、画素容量に保持された入力電圧に応じてソース/ドレイン間に出力電流が流れ、発光素子にこの電流が流れる。一般に発光素子の発光輝度は電流量に比例している。更にドライブトランジスタの出力電流、ゲート/ソース間電圧、即ち、画素容量に書き込まれた入力電圧によって制御される。従来の画素回路は、ドライブトランジスタのゲート/ソース間に印加される入力電圧を映像信号に応じて変化させることで、発光素子に供給する電流量を制御している。 In the drive transistor, an output current flows between the source and the drain in accordance with the input voltage held in the pixel capacitor , and this current flows in the light emitting element. In general, the light emission luminance of a light emitting element is proportional to the amount of current . Further , the output current of the drive transistor is controlled by the gate / source voltage, that is, the input voltage written to the pixel capacitor . The conventional pixel circuit controls the amount of current supplied to the light emitting element by changing the input voltage applied between the gate / source of the drive transistor in accordance with the video signal .

ここでドライブトランジスタの動作特性は以下の式(1)で表わされる。 Here, the operation characteristics of the drive transistor is expressed by the following equation (1).

式(1)
ds =(1/2)μ(W/L) ox gs th 2
Formula (1)
I ds = (1/2) μ (W / L) C ox ( V gs −V th ) 2

このトランジスタ特性式(1)において、 ds ソース/ドレイン間に流れるドレイン電流を表わしており、画素回路では発光素子に供給される出力電流である。 gs ソースを基準としてゲートに印加されるゲート/ソース間電圧を表わしており、画素回路では上述した入力電圧である。 th トランジスタの閾電圧である。又μはトランジスタのチャネル領域を構成する半導体薄膜の移動度を表わしている。その他Wはチャネル幅を表わし、Lはチャネル長を表わし、 ox ゲート絶縁膜の容量を表わしている。このトランジスタ特性式(1)から明らかな様に、薄膜トランジスタは飽和領域で動作する時、ゲート/ソース間電圧V gs が閾電圧 th を超えて大きくなると、オン状態となってドレイン電流 ds が流れる。原理的に見ると上記のトランジスタ特性式(1)が示す様に、ゲート/ソース間電圧V gs が一定であれば常に同じ量のドレイン電流 ds が発光素子に供給される。従って、画面を構成する各画素に全て同一のレベルの映像信号を供給すれば、全画素が同一輝度で発光し、画面の一様性(ユニフォーミティ)が得られるはずである。 In the transistor characteristic formula (1) , I ds represents a drain current flowing between the source and the drain, and is an output current supplied to the light emitting element in the pixel circuit. V gs represents a gate-source voltage applied to the gate with reference to the source, and is the above-described input voltage in the pixel circuit. V th is the threshold voltage of the transistor. Further, mu denotes the mobility of a semiconductor thin film constituting the channel region of the transistor. In addition , W represents the channel width, L represents the channel length, and C ox represents the capacitance of the gate insulating film . As is apparent from the transistor characteristic equation (1) , when the thin film transistor operates in the saturation region, the gate-source voltage V gs exceeds the threshold voltage V th and becomes on, and the drain current I ds. Flows. When principle view, as shown above transistor characteristic equation (1) is, if the gate / source voltage V gs constant, always drain current I ds of the same amount is supplied to the light emitting element. Therefore, if video signals of the same level are supplied to all the pixels constituting the screen, all the pixels should emit light with the same luminance, and the uniformity of the screen should be obtained.

しかしながら実際には、ポリシリコンなどの半導体薄膜で構成された薄膜トランジスタ(TFT)は、個々のデバイス特性にばらつきがある。特に、閾電圧 th は一定ではなく、各画素毎にばらつきがある。前述のトランジスタ特性式(1)から明らかな様に、各ドライブトランジスタの閾電圧 th がばらつくと、ゲート/ソース間電圧V gs が一定であっても、ドレイン電流 ds にばらつきが生じ、画素毎に輝度がばらついてしまうため、画面のユニフォーミティを損なう。従来からドライブトランジスタの閾電圧のばらつきをキャンセルする機能を組み込んだ画素回路が開発されており、例えば前記の特許文献3に開示がある。 However , in reality, thin film transistors (TFTs) composed of a semiconductor thin film such as polysilicon have variations in individual device characteristics. In particular, the threshold voltage V th is not constant and varies from pixel to pixel. As apparent from the transistor characteristic equation (1) , when the threshold voltage V th of each drive transistor varies, the drain current I ds varies even if the gate-source voltage V gs is constant, and the pixel since thus variations in brightness for each impairs the uniformity of the screen. Conventionally , a pixel circuit incorporating a function for canceling variation in threshold voltage of a drive transistor has been developed, and is disclosed in, for example , Patent Document 3 described above.

しかしながら、閾電圧のばらつきをキャンセルする機能(閾電圧補正機能)を画素回路に組み込んだ従来の表示装置は構成が複雑であり、画素の微細化もしくは高精細化の障害になっていた。また、従来の閾電圧補正機能を組み込んだ画素回路は、効率的でなく回路設計の複雑化を招いていた。加えて、従来の閾電圧補正機能を備えた画素回路は、構成素子数が比較的多いため歩留りの低下を招いていた。 However, the ability to cancel the variations in the threshold voltage (threshold voltage correction function) conventional display device incorporating the pixel circuits, the configuration is complicated, has become an obstacle to miniaturization or high definition of pixels. The pixel circuits incorporating a conventional threshold voltage correction function is not efficient, has led to complication of the circuit design. In addition, the pixel circuit including a conventional threshold voltage correction function, since the number of components is relatively large, resulting in decrease in yield.

上述した従来の技術の課題に鑑み、本発明は閾電圧補正機能を備えた画素回路の効率化及び簡素化を図り、以て、表示装置の高精細化及び歩留りの改善を達成することを目的とする。かかる目的を達成するために以下の手段を講じた。即ち本発明にかかる表示装置は、画素アレイ部とスキャナ部と信号部とを含み、前記画素アレイ部は、行状に配された走査線と列状に配された信号線と両者が交差する部分に配された行列状の画素とから成り、前記信号部は、該信号線に映像信号を供給し、前記スキャナ部は、第1走査線及び第2走査線に制御信号を供給して順次行に画素を走査する。各画素は、サンプリングトランジスタと、これに接続する画素容量と、これに接続するドライブトランジスタと、これに接続する発光素子と、該ドライブトランジスタを電源に接続するスイッチングトランジスタとを含む。前記サンプリングトランジスタは、第1走査線から供給される制御信号に応じ導通して信号線から供給された映像信号の信号電位を該画素容量にサンプリングする。前記画素容量は、該サンプリングされた映像信号の信号電位に応じて該ドライブトランジスタのゲートに入力電圧を印加する。前記ドライブトランジスタは、該入力電圧に応じた出力電流を該発光素子に供給し、該出力電流は該ドライブトランジスタの閾電圧に対して依存性を有する。前記発光素子は、発光期間中該ドライブトランジスタから供給された出力電流により該映像信号の信号電位に応じた輝度で発光する。前記スイッチングトランジスタは、第2走査線から供給される制御信号に応じ導通して該発光期間中該ドライブトランジスタを電源に接続し、非発光期間では非導通状態になって、該ドライブトランジスタを電源から切り離す。特徴事項として、前記スキャナ部は、水平走査期間に該第1走査線及び第2走査線に夫々制御信号を出力し、該サンプリングトランジスタ及び該スイッチングトランジスタをオンオフ制御して、該出力電流の該閾電圧に対する依存性を補正するために該画素容量をリセットする準備動作、リセットされた該画素容量に該閾電圧をキャンセルするための電圧を書き込む補正動作、及び補正された該画素容量に該映像信号の信号電位をサンプリングするサンプリング動作を実行する。 In view of the above-described problems of the conventional technology, the present invention aims to improve the efficiency and simplification of a pixel circuit having a threshold voltage correction function, thereby achieving higher definition and improved yield of a display device. Objective. In order to achieve this purpose , the following measures were taken. That is, the display device according to the present invention includes a pixel array section and a scanner section and a signal section, the pixel array having scanning lines arranged in rows, and signal lines arranged in columns, both consists of a matrix of pixels disposed at the intersection, the signal unit, and supplies the video signal to the signal lines, the scanner unit supplies a control signal to the first scan line and the second scan line The pixels are sequentially scanned for each row. Each pixel includes a sampling transistor, a pixel capacitor connected thereto, a drive transistor connected thereto, a light emitting element connected thereto, and a switching transistor connecting the drive transistor to a power source. The sampling transistor conducts in response to a control signal supplied from the first scanning line and samples the signal potential of the video signal supplied from the signal line into the pixel capacitor. The pixel capacitor applies an input voltage to the gate of the drive transistor in accordance with the signal potential of the sampled video signal. The drive transistor, the output current corresponding to the input voltage supplied to the light emitting element, the output current has a dependency on a threshold voltage of the drive transistor. The light emitting element during the light emission period, emits light at a luminance corresponding to the signal potential of the video signal by the supplied output current from the drive transistor. The switching transistor is rendered conductive in response to the control signal supplied from the second scan line, in the light emitting period to connect the drive transistor to the power supply, the non-emission period in the non-conductive state, the drive transistor Disconnect from the power supply. As a feature, the scanner unit outputs respectively control signals to the first scan line and the second scanning line in the horizontal scanning period, and on-off controlling the sampling transistor and the switching transistor, the threshold of the output current preparation operation for resetting the pixel capacitor to correct the dependence on voltage, the correction operation of writing a voltage for canceling the threshold voltage to the pixel capacitor was reset, and the video of the corrected pixel capacitor A sampling operation for sampling the signal potential of the signal is executed.

一方前記信号部は、該水平走査期間に該映像信号を、第1固定電位と、第2固定電位と、信号電位との間で切り替え、以て、該準備動作、該補正動作及び該サンプリング動作に必要な電位を各画素に信号線を介して供給する。この場合前記信号部は、先ず高レベル(高電位)の第1固定電位を供給し続いて低レベル(低電位)の第2固定電位に切り替えて該準備動作を可能とし、更に低レベル(低電位)の第2固定電位を維持した状態で該補正動作を実行させ、その後該信号電位に切り替えて該サンプリング動作を実行させる。又前記信号部は、信号電位を生成する信号生成回路と、該信号生成回路から出力された信号電位に第1固定電位及び第2固定電位を挿入し、以て、第1固定電位と第2固定電位と信号電位とが切り替わる映像信号を合成して各信号線に出力する出力回路とを含む。この場合、前記信号部は通常の定格をえない信号電位と定格をえる第1固定電位とを合成した映像信号を出力し、前記信号生成回路は定格をえない信号電位を生成するため通常の耐圧を有する一方、前記出力回路は、定格をえる第1固定電位に対処するため高耐圧化されている。 On the other hand , the signal unit switches the video signal between the first fixed potential , the second fixed potential, and the signal potential during the horizontal scanning period, so that the preparation operation, the correction operation, and the sampling are performed. A potential necessary for the operation is supplied to each pixel through a signal line. In this case, the signal unit is to enable the preparation operation First and subsequently supplying a first fixed potential at the high level (high potential) is switched to the second fixed potential low-level (low potential), and further, a low-level The correction operation is executed while the second fixed potential (low potential) is maintained, and then the sampling operation is executed by switching to the signal potential. Further, the signal unit includes a signal generation circuit for generating a signal potential, a first fixed potential and a second fixed potential is inserted into the signal potential output from the signal generating circuit, than Te, and a first fixed potential first 2 and an output circuit that synthesizes a video signal in which a fixed potential and a signal potential are switched and outputs the synthesized video signal to each signal line. In this case, the signal unit, the normal rated the exceed no signal potential and the rated outputs a video signal obtained by synthesizing the ultrasonic El first fixed potential, said signal generation circuit, the exceeded no signal potential rated while one of ordinary withstand voltage for generating to said output circuit is a high breakdown voltage to deal with rated Exceeding first fixed potential.

一態様では、前記ドライブトランジスタは、その出力電流が閾電圧に加えチャネル領域のキャリア移動度に対しても依存性を有し、前記スキャナ部は、水平走査期間に該第2走査線に制御信号を出力して更に該スイッチングトランジスタを制御し、該出力電流のキャリア移動度に対する依存性を打ち消すために、該信号電位がサンプリングされている状態で該ドライブトランジスタから出力電流を取り出し、これを該画素容量に負帰還して該入力電圧を補正する動作を実行する。   In one aspect, the drive transistor has an output current dependent on a carrier mobility of a channel region in addition to a threshold voltage, and the scanner unit applies a control signal to the second scan line during a horizontal scan period. In order to further control the switching transistor and cancel the dependence of the output current on the carrier mobility, the output current is taken out from the drive transistor in a state where the signal potential is sampled, and this is output to the pixel. An operation of correcting the input voltage by performing negative feedback to the capacitor is executed.

本発明にかかる表示装置は、画素アレイとスキャナとドライバとを含み、前記画素アレイは、行状に配された走査線と列状に配された信号線と両者が交差する部分に配された行列状の画素とから成り、前記ドライバは、該信号線に映像信号を供給し、前記スキャナは、第1走査線及び第2走査線に制御信号を供給して順次行に画素を走査し、各画素は、サンプリングトランジスタと、これに接続する画素容量と、これに接続するドライブトランジスタと、これに接続する発光素子と、該ドライブトランジスタを電源に接続するスイッチングトランジスタとを含み、前記サンプリングトランジスタは、第1走査線から供給される制御信号に応じ導通して信号線から供給された映像信号の信号電位を該画素容量にサンプリングし、前記画素容量は、該サンプリングされた映像信号の信号電位に応じて該ドライブトランジスタのゲートに入力電圧を印加し、前記ドライブトランジスタは、該入力電圧に応じた出力電流を該発光素子に供給し、前記発光素子は、発光期間中該ドライブトランジスタから供給された出力電流により該映像信号の信号電位に応じた輝度で発光し、前記スイッチングトランジスタは、第2走査線から供給される制御信号に応じ導通して該発光期間中該ドライブトランジスタを電源に接続し、非発光期間では非導通状態になって、該ドライブトランジスタを電源から切り離し、前記スキャナは、水平走査期間に該第1走査線及び第2走査線に夫々制御信号を出力し、該サンプリングトランジスタ及び該スイッチングトランジスタをオンオフ制御して、該出力電流のばらつきを補正する補正動作と該映像信号の信号電位をサンプリングするサンプリング動作を実行し、前記ドライバは、該水平走査期間に該映像信号を固定電位と信号電位との間で切り替え、以て、該補正動作及び該サンプリング動作に必要な電位を該画素に信号線を介して供給することを特徴とする。 The display device according to the present invention includes a pixel array and a scanner and driver, the pixel array, the scanning lines arranged in rows, and signal lines arranged in columns, at respective intersections consists of a disposed a matrix of pixels, said driver supplies a video signal to the signal lines, the scanner sequentially pixel for each row by supplying a control signal to the first scan line and the second scan line Each pixel includes a sampling transistor, a pixel capacitor connected thereto, a drive transistor connected thereto, a light emitting element connected thereto, and a switching transistor connecting the drive transistor to a power source, The sampling transistor conducts in response to a control signal supplied from a first scanning line and samples a signal potential of a video signal supplied from the signal line into the pixel capacitor, The elementary capacitor applies an input voltage to the gate of the drive transistor according to the signal potential of the sampled video signal, the drive transistor supplies an output current according to the input voltage to the light emitting element, and The light emitting element emits light with luminance corresponding to the signal potential of the video signal by the output current supplied from the drive transistor during the light emission period , and the switching transistor is turned on according to the control signal supplied from the second scanning line. and, in the light emitting period to connect the drive transistor to the power supply, the non-emission period in the non-conductive state, disconnecting the drive transistor from a power source, the scanner, and the first scan line in the horizontal scanning period A control signal is output to each of the second scanning lines, and the sampling transistor and the switching transistor are controlled to be turned on / off. Switch between performing the sampling operation for sampling the signal potential of the correcting operation and the video signal for correcting the variation of the output current, the driver, the video signal in the horizontal scanning period, a fixed potential and the signal potential , following Te, a potential necessary for the correction operation and the sampling operation and supplying via the signal line to the pixel.

具体的に前記ドライバは、信号電位を生成する信号生成回路と、該信号生成回路から出力された信号電位に該固定電位を挿入し、以て、該固定電位と信号電位とが切り替わる映像信号を合成して各信号線に出力する出力回路とを含む。この場合、前記ドライバは通常の定格をえない信号電位と定格をえる固定電位とを合成した映像信号を出力し、前記信号生成回路は定格をえない信号電位を生成するため通常の耐圧を有し、前記出力回路のみ定格をえる固定電位に対処するため高耐圧化することを特徴とする。 Specifically said driver includes a signal generation circuit for generating a signal potential, the fixed potential is inserted into the signal potential output from the signal generating circuit, than Te, the video signal switched and the fixed potential and the signal potential And an output circuit for combining and outputting to each signal line. In this case, the driver normal rated the exceed no signal potential and the rated outputs a video signal obtained by synthesizing the ultrasonic el fixed potential, the signal generating circuit of the normal to generate exceed no signal potential rated has a breakdown voltage, characterized by high breakdown voltage to deal the rated Exceeding fixed potential only the output circuit.

本発明によれば、表示装置は各画素回路に閾電圧補正機能を組み込んでいる。この表示装置は、画素の各行に割り当てられた1水平走査期間(1H)内において、ゲート電位カップリングによる閾電圧補正準備動作と、実際の閾電圧補正動作と、映像信号の信号電位のサンプリング動作とを行っている。これにより、各画素回路を構成する素子数を、トランジスタ3個と容量1個と発光素子1個まで削減できる。これにより電源ラインやゲートライン(走査線)の本数を削減し、配線間のクロスオーバーを大幅に減少させることで、表示装置を構成するパネルの歩留りを改善することが可能である。同時にパネルの高精細化も可能になる。また本発明では、水平走査期間内でサンプリング走査だけでなく、補正動作も実行するため、信号線から信号電位に加え制御用の固定電位も供給している。この様に本発明の表示装置は、信号線から画像データだけでなく画素回路制御用の固定電圧をパネルの画素アレイに送ることが可能になる。これによって各画素回路に含まれるドライブトランジスタの特性ばらつきを補正する手段を、少ない素子数で構成することが出来るようになった。また画素回路制御用の固定電圧が一般的なドライバICの最大定格電圧より高くなっても、出力回路部の高耐圧化を行うだけで、ドライバICの高耐圧化の必要はなく、回路構成の大型化や広ピッチ化などのドライバの物理的なサイズの大型化によるICのコスト増加を防ぎ、且つ高解像度パネルへの対応を可能にすることが出来た。 According to the present invention, the display device incorporates a threshold voltage correction function in each pixel circuit. In this display device, within one horizontal scanning period (1H) assigned to each row of pixels, a threshold voltage correction preparation operation by gate potential coupling, an actual threshold voltage correction operation, and a signal potential sampling operation of a video signal And go. Thereby, the number of elements constituting each pixel circuit can be reduced to three transistors, one capacitor, and one light emitting element. Accordingly , the number of power supply lines and gate lines (scanning lines) can be reduced, and the crossover between wirings can be greatly reduced, whereby the yield of panels constituting the display device can be improved. At the same time , high definition panels can be achieved. In the present invention, not only sampling scanning but also correction operation is executed within the horizontal scanning period, so that a fixed potential for control is supplied from the signal line in addition to the signal potential. Thus , the display device of the present invention can send not only image data but also a fixed voltage for controlling the pixel circuit from the signal line to the pixel array of the panel. As a result , a means for correcting characteristic variations of drive transistors included in each pixel circuit can be configured with a small number of elements. In addition , even if the fixed voltage for controlling the pixel circuit is higher than the maximum rated voltage of a general driver IC, it is only necessary to increase the breakdown voltage of the output circuit section, and it is not necessary to increase the breakdown voltage of the driver IC. The increase in the physical size of the driver, such as an increase in the size of the driver and an increase in the pitch, could prevent an increase in the cost of the IC, and it was possible to cope with a high-resolution panel.

以下図面を参照して本発明の実施の形態を詳細に説明する。まず最初に図1を参照して、本発明の元になった表示装置の参考例を簡潔に説明する。図示する様に、このアクティブマトリクス表示装置は主要部となる画素アレイ1と周辺の回路部とで構成されている。周辺の回路部は水平セレクタ3、ライトスキャナ4、ドライブスキャナ5、第一補正用スキャナ71、第二補正用スキャナ72などを含んでいる。画素アレイ1は行状の走査線WSと列状の信号線SLと両者の交差する部分にマトリクス状に配列した画素回路2とで構成されている。図では理解を容易にするため、1個の画素回路2のみを拡大表示してある。信号線SLは水平セレクタ3によって駆動される。水平セレクタ3は信号部を構成し、信号線SLに映像信号を供給する。走査線WSはライトスキャナ4によって走査される。、走査線WSと平行に別の走査線DS,AZ1及びAZ2も配線されている。走査線DSはドライブスキャナ5によって走査される。走査線AZ1は第一補正用スキャナ71によって走査される。走査線AZ2は第二補正用スキャナ72によって走査される。ライトスキャナ4、ドライブスキャナ5、第一補正用スキャナ71及び第二補正用スキャナ72はスキャナ部を構成しており、1水平走査期間毎に画素の行を順次走査する。各画素回路2は走査線WSによって選択されたとき信号線SLから映像信号をサンプリングする。更に、走査線DSによって選択されたとき、サンプリングされた映像信号に応じて画素回路2内に含まれている発光素子ELを駆動する。加えて画素回路2は走査線AZ1,AZ2によって走査された時、予め決められた補正動作を行う。 Hereinafter , embodiments of the present invention will be described in detail with reference to the drawings. First , with reference to FIG. 1, a reference example of the display device on which the present invention is based will be briefly described. As shown, the active matrix display device has a pixel array 1 and the peripheral circuit portion as a main part. Circuit part around a horizontal selector 3, a write scanner 4, the drive scanner 5, a first correcting scanner 71, and the like second correcting scanner 72. Pixel array 1 is composed of the scanning lines WS in rows, and columns of the signal line SL, and the pixel circuits 2 arranged in a matrix form at the intersection of both. For ease of understanding in the figure, it is expanded display only one pixel circuit 2. The signal line SL is driven by the horizontal selector 3. The horizontal selector 3 forms a signal unit and supplies a video signal to the signal line SL. The scanning line WS is scanned by the write scanner 4. Incidentally, in parallel with the scanning lines WS, another scan line DS, AZ1 and AZ2 are also wired. The scanning line DS is scanned by the drive scanner 5. The scanning line AZ1 is scanned by the first correction scanner 71. The scanning line AZ2 is scanned by the second correction scanner 72. The write scanner 4, the drive scanner 5, the first correction scanner 71, and the second correction scanner 72 constitute a scanner unit, which sequentially scans pixel rows every horizontal scanning period. Each pixel circuit 2, when selected by the scanning line WS, samples the video signal from the signal line SL. Further, when selected by the scanning line DS, the light emitting element EL included in the pixel circuit 2 is driven in accordance with the sampled video signal. In addition, the pixel circuit 2, when scanned by the scanning lines AZ1, AZ2, performs predetermined correction operation.

画素回路2は、5個の薄膜トランジスタTr 1 Tr 4 及びTr d 1個の容量素子(画素容量) s 1個の発光素子ELとで構成されている。トランジスタTr 1 Tr 3 Tr d Nチャネル型のポリシリコンTFTである。トランジスタTr 4 のみPチャネル型のポリシリコンTFTである。1個の容量素子 s 本画素回路2の画素容量を構成している。発光素子ELは例えばアノード及びカソードを備えたダイオード型の有機EL素子である。但し本発明はこれに限られるものではなく、発光素子は一般的に電流駆動で発光する全てのデバイスを含む。 The pixel circuit 2 includes five thin film transistors Tr 1 to Tr 4 and Tr d , one capacitor element (pixel capacitor) C s , and one light emitting element EL. Transistors Tr 1 ~ Tr 3 and Tr d is an N-channel polysilicon TFT. Only the transistor Tr 4 is a P-channel type polysilicon TFT. One capacitor element C s constitutes the pixel capacitor of the present pixel circuit 2. The light emitting element EL is , for example , a diode type organic EL element having an anode and a cathode. However , the present invention is not limited to this, and the light emitting element generally includes all devices that emit light by current drive.

画素回路2の中心となるドライブトランジスタTr d そのゲートGが画素容量 s の一端に接続され、そのソースSが同じく画素容量 s の他端に接続されている。またドライブトランジスタTr d のゲートGはスイッチングトランジスタTr 2 を介して別の基準電位 ss1 に接続されている。ドライブトランジスタTr d のドレインはスイッチングトランジスタTr 4 を介して電源 cc に接続されている。このスイッチングトランジスタTr 2 のゲートは走査線AZ1に接続されている。スイッチングトランジスタTr 4 のゲートは走査線DSに接続されている。発光素子ELのアノードはドライブトランジスタTr d のソースSに接続されており、カソードは接地されている。この接地電位は cath で表される場合がある。また、ドライブトランジスタTr d のソースSと所定の基準電位 ss2 との間にスイッチングトランジスタTr 3 が介在している。このトランジスタTr 3 のゲートは走査線AZ2に接続されている。一方サンプリングトランジスタTr 1 信号線SLとドライブトランジスタTr d のゲートGとの間に接続されている。サンプリングトランジスタTr 1 のゲートは走査線WSに接続されているDrive transistor Tr d which is the center of the pixel circuit 2, a gate G is connected to one end of the pixel capacitor C s, the source S is also connected to the other end of the pixel capacitor C s. The gate G of the drive transistor Tr d via a switching transistor Tr 2, and is connected to another reference potential V ss1. The drain of the drive transistor Tr d via the switching transistor Tr 4, are connected to a power supply V cc. The gate of the switching transistor Tr 2 is connected to the scanning line AZ1. The gate of the switching transistor Tr 4 is connected to the scanning line DS. The anode of the light emitting element EL is connected to the source S of the drive transistor Tr d, the cathode is grounded. This ground potential may be expressed as V cath . Further , the switching transistor Tr 3 is interposed between the source S of the drive transistor Tr d and a predetermined reference potential V ss2 . The gate of the transistor Tr 3 is connected to the scanning line AZ2. On the other hand , the sampling transistor Tr 1 is connected between the signal line SL and the gate G of the drive transistor Tr d . The gate of the sampling transistor Tr 1 is connected to the scanning line WS.

かかる構成において、サンプリングトランジスタTr 1 は、所定のサンプリング期間に走査線WSから供給される制御信号WSに応じ導通して信号線SLから供給された映像信号 sig 画素容量C s にサンプリングする。画素容量C s は、サンプリングされた映像信号 sig に応じてドライブトランジスタTr d のゲートGとソースS間に入力電圧 gs を印加する。ドライブトランジスタTr d は、所定の発光期間中入力電圧 gs に応じた出力電流 ds 発光素子ELに供給する。尚、この出力電流(ドレイン電流) ds ドライブトランジスタTr d のチャネル領域のキャリア移動度μ及び閾電圧 th に対して依存性を有する。発光素子ELは、ドライブトランジスタTr d から供給された出力電流 ds により映像信号 sig に応じた輝度で発光する。 In such a configuration, the sampling transistor Tr 1 conducts according to the control signal WS supplied from the scanning line WS during a predetermined sampling period, and samples the video signal V sig supplied from the signal line SL into the pixel capacitor C s . . The pixel capacitor C s applies an input voltage V gs between the gate G and the source S of the drive transistor Tr d in accordance with the sampled video signal V sig . Drive transistor Tr d during a predetermined light emission period, the output current I ds according to the input voltage V gs, supplied to the light emitting element EL. Note that the output current (drain current) I ds is the carrier mobility μ and the threshold voltage V th of the channel region of the drive transistor Tr d, having any dependency. The light emitting element EL emits light with luminance according to the video signal V sig by the output current I ds supplied from the drive transistor Tr d .

本参考例の特徴として、画素回路2はスイッチングトランジスタTr 2 Tr 4 で構成される補正手段を備えており、出力電流 ds のキャリア移動度μに対する依存性を打ち消すために、予め発光期間の先頭で画素容量C s に保持された入力電圧 gs を補正する。具体的には、この補正手段(Tr 2 Tr 4 )は、走査線WS及びDSから供給される制御信号WS,DSに応じてサンプリング期間の一部で動作し、映像信号 sig がサンプリングされている状態でドライブトランジスタTr d から出力電流 ds を取り出し、これを画素容量C s に負帰還して入力電圧 gs を補正する。更に、この補正手段(Tr 2 Tr 4 )は、出力電流 ds の閾電圧 th に対する依存性を打ち消すために、予めサンプリング期間に先立ってドライブトランジスタTr d の閾電圧 th を検出し、且つ検出された閾電圧 th を入力電圧 gs に足し込む様にしている。 As a feature of this reference example, the pixel circuit 2 includes a correction unit including switching transistors Tr 2 to Tr 4 , and emits light in advance in order to cancel the dependency of the output current I ds on the carrier mobility μ. The input voltage V gs held in the pixel capacitor C s at the beginning of the period is corrected. Specifically, the correcting means ( Tr 2 to Tr 4 ) operate in a part of the sampling period according to the control signals WS and DS supplied from the scanning lines WS and DS, and the video signal V sig is sampled. In this state, the output current I ds is taken out from the drive transistor Tr d and negatively fed back to the pixel capacitor C s to correct the input voltage V gs . Further, the correcting means ( Tr 2 to Tr 4 ) detects the threshold voltage V th of the drive transistor Tr d in advance of the sampling period in order to cancel the dependence of the output current I ds on the threshold voltage V th . In addition , the detected threshold voltage V th is added to the input voltage V gs .

本参考例の場合、ドライブトランジスタTr d Nチャネル型トランジスタでドレインが電源 cc 側に接続される一方、ソースSが発光素子EL側に接続されている。この場合、前述した補正手段は、サンプリング期間の後部分に重なる発光期間の先頭部分でドライブトランジスタTr d から出力電流 ds を取り出して、画素容量C s 側に負帰還する。その際本補正手段は、発光期間の先頭部分でドライブトランジスタTr d のソースS側から取り出した出力電流 ds が、発光素子ELの有する容量に流れ込むようにしている。具体的には、発光素子ELはアノード及びカソードを備えたダイオード型の発光素子から成り、アノード側がドライブトランジスタTr d のソースSに接続されている一方カソード側が接地されている。この構成で、本補正手段(Tr 2 Tr 4 )は、予め発光素子ELのアノード/カソード間を逆バイアス状態にセットしておき、ドライブトランジスタTr d のソースS側から取り出した出力電流 ds が発光素子ELに流れ込む時、このダイオード型の発光素子ELを容量性素子として機能させている。尚、本補正手段は、サンプリング期間内でドライブトランジスタTr d から出力電流 ds を取り出す時間幅tを調整可能であり、これにより画素容量C s に対する出力電流 ds の負帰還量を最適化している。 For this reference example, the drive transistor Tr d, while the drain of N-channel transistor is connected to the power supply V cc side, the source S is connected to the light emitting element EL side. In this case, the correction means described above takes out the output current I ds from the drive transistor Tr d at the beginning of the light emission period that overlaps the latter part of the sampling period, and negatively feeds back to the pixel capacitor C s side. At this time , the correcting means causes the output current I ds extracted from the source S side of the drive transistor Tr d at the beginning of the light emission period to flow into the capacitance of the light emitting element EL. Specifically, the light emitting element EL, a diode-type light-emitting device having an anode and a cathode, while the cathode side of the anode side is connected to the source S of the drive transistor Tr d is grounded. With this configuration, the correcting means ( Tr 2 to Tr 4 ) sets the anode / cathode of the light emitting element EL in a reverse bias state in advance, and outputs the output current I ds extracted from the source S side of the drive transistor Tr d. When the LED flows into the light emitting element EL, the diode type light emitting element EL is caused to function as a capacitive element. Incidentally, the correcting means can adjust the time width t extracting an output current I ds of the drive transistor Tr d within the sampling period, thereby to optimize the negative feedback amount of the output current I ds to the pixel capacitor C s Yes.

図2は、図1に示した表示装置から画素回路の部分を取り出した模式図である。理解を容易にするため、サンプリングトランジスタTr 1 によってサンプリングされる映像信号 sig や、ドライブトランジスタTr d の入力電圧 gs 及び出力電流 ds 更には、発光素子ELが有する容量成分 oled などを書き加えてある。以下図2に基づいて、参考例にかかる画素回路2の動作を説明する。 FIG. 2 is a schematic view of a pixel circuit portion extracted from the display device shown in FIG. For ease of understanding, the video signal V sig sampled by the sampling transistor Tr 1 , the input voltage V gs and output current I ds of the drive transistor Tr d , and the capacitance component C oled of the light emitting element EL, etc. It has been added. Hereinafter , the operation of the pixel circuit 2 according to the reference example will be described with reference to FIG.

図3は、図2に示した画素回路のタイミングチャートである。図3を参照して、図2に示した参考例にかかる画素回路の動作をより具体的に説明する。図3は、時間軸Tに沿って各走査線WS,AZ1,AZ2及びDSに印加される制御信号の波形を表してある。表記を簡略化するため、制御信号も対応する走査線の符号と同じ符号で表してある。トランジスタTr 1 Tr 2 Tr 3 はNチャネル型なので、走査線WS,AZ1,AZ2がそれぞれハイレベルの時オンし、ローレベルの時オフする。一方トランジスタTr 4 はPチャネル型なので、走査線DSがハイレベルの時オフし、ローレベルの時オンする。尚、このタイミングチャートは、各制御信号WS,AZ1,AZ2,DSの波形と共に、ドライブトランジスタTr d のゲートGの電位変化及びソースSの電位変化も表してある。 FIG. 3 is a timing chart of the pixel circuit shown in FIG. With reference to FIG. 3, the operation of the pixel circuit according to the reference example shown in FIG. 2 will be described more specifically. 3, along the time axis T, are a waveform of the control signals applied to the scanning lines WS, AZ1, AZ2 and DS. In order to simplify the notation, the control signals are also represented by the same reference numerals as the corresponding scanning lines. Since the transistors Tr 1 , Tr 2 , and Tr 3 are N-channel type, they are turned on when the scanning lines WS, AZ 1, and AZ 2 are at a high level and turned off when they are at a low level. On the other hand , since the transistor Tr 4 is a P-channel type, it is turned off when the scanning line DS is at a high level and turned on when it is at a low level. Note that this timing chart, with the control signals WS, AZ1, AZ2, DS waveform is represented the potential change of the drive transistor Tr d potential change and the source S of the gate G of the.

図3のタイミングチャートではタイミングT1〜T8までを1フィールド(1f)としてある。1フィールドの間に画素アレイの各行が一回順次走査される。タイミングチャートは、1行分の画素に印加される各制御信号WS,AZ1,AZ2,DSの波形を表しているIn the timing chart of FIG. 3 , timings T1 to T8 are defined as one field (1f). Each row of the pixel array is sequentially scanned once during one field. The timing chart represent the control signals WS, AZ1, AZ2, DS of waveforms applied to the pixels of one row.

当該フィールドが始まる前のタイミングT0で、全ての制御線号WS,AZ1,AZ2,DSがローレベルにある。従って、Nチャネル型のトランジスタTr 1 Tr 2 Tr 3 はオフ状態にある一方、Pチャネル型のトランジスタTr 4 のみオン状態である。従って、ドライブトランジスタTr d オン状態のトランジスタTr 4 を介して電源 cc に接続されているので、所定の入力電圧 gs に応じて出力電流 ds を発光素子ELに供給している。従って、タイミングT0で発光素子ELは発光している。この時ドライブトランジスタTr d に印加される入力電圧 gs は、ゲート電位(G)とソース電位(S)の差で表される。 At timing T0 before the field starts, all control line numbers WS, AZ1, AZ2, DS are at a low level. Accordingly, the N-channel transistors Tr 1 , Tr 2 , Tr 3 are in the off state, while only the P-channel transistor Tr 4 is in the on state. Therefore, the drive transistor Tr d is because it is connected to the power source V cc through transistor Tr 4 in the ON state and supplies the output current I ds to the light emitting element EL in accordance with the predetermined input voltage V gs. Therefore, the light emitting element EL emits light at the timing T0. At this time, the input voltage V gs applied to the drive transistor Tr d is represented by the difference between the gate potential (G) and the source potential (S).

当該フィールドが始まるタイミングT1で、制御信号DSがローレベルからハイレベルに切り替わる。これによりトランジスタTr 4 がオフし、ドライブトランジスタTr d は電源 cc から切り離されるので、発光が停止し非発光期間に入る。従って、タイミングT1に入ると、全てのトランジスタTr 1 Tr 4 がオフ状態になる。 At the timing T1 when the field starts, the control signal DS is switched from the low level to the high level. Thus, the transistor Tr 4 is turned off and the drive transistor Tr d is disconnected from the power supply V cc, light emission is stopped into the non-emission period. Therefore, at the timing T1, all the transistors Tr 1 to Tr 4 are turned off.

続いてタイミングT2に進むと、制御信号AZ1及びAZ2がハイレベルになるので、スイッチングトランジスタTr 2 及びTr 3 がオンする。この結果、ドライブトランジスタTr d のゲートGが基準電位 ss1 に接続され、ソースSが基準電位 ss2 に接続される。ここで、V ss1 ss2 th を満たしており、 ss1 ss2 gs th とする事で、その後タイミングT3で行われる th 補正の準備を行う。換言すると期間T2‐T3は、ドライブトランジスタTr d のリセット期間に相当する。また、発光素子ELの閾電圧を thEL とすると、 thEL ss2 に設定されている。これにより、発光素子ELにはマイナスバイアスが印加され、いわゆる逆バイアス状態となる。この逆バイアス状態は、後で行う th 補正動作及び移動度補正動作を正常に行うために必要である。 Subsequently , at timing T2, since the control signals AZ1 and AZ2 are at a high level, the switching transistors Tr 2 and Tr 3 are turned on. As a result, the gate G of the drive transistor Tr d is connected to the reference potential V ss1 , and the source S is connected to the reference potential V ss2 . Here, V ss1 - V ss2> meets the V th, V ss1 - V ss2 = By the V gs> V th, to prepare for the V th correction, which is performed in the subsequent timing T3. In other words, the period T2-T3 corresponds to a reset period of the drive transistor Tr d. Further, when the threshold voltage of the light emitting element EL is V thEL , V thEL > V ss2 is set. Thereby, a minus bias is applied to the light emitting element EL, and a so-called reverse bias state is obtained. This reverse bias state is necessary for normal V th correction operation and mobility correction operation to be performed later.

タイミングT3では制御信号AZ2をローレベルにし且つ直後制御信号DSもローレベルにしている。これによりトランジスタTr 3 がオフする一方トランジスタTr 4 がオンする。この結果ドレイン電流 ds が画素容量 s に流れ込み、 th 補正動作を開始する。この時ドライブトランジスタTr d のゲートGは ss1 に保持されており、ドライブトランジスタTr d がカットオフするまで電流 ds が流れる。カットオフするとドライブトランジスタTr d のソース電位(S)は、V ss1 th となる。ドレイン電流がカットオフした後のタイミングT4で制御信号DSを再びハイレベルに戻し、スイッチングトランジスタTr 4 をオフする。更に、制御信号AZ1もローレベルに戻し、スイッチングトランジスタTr 2 もオフする。この結果、画素容量 s th が保持固定される。この様にタイミングT3‐T4はドライブトランジスタTr d の閾電圧 th を検出する期間である。ここでは、この検出期間T3‐T4を、V th 補正期間と呼んでいる。 Timing was T3, the control signal AZ2 at low level, and, and the control signal DS is also low immediately. Thereby , the transistor Tr 3 is turned off, while the transistor Tr 4 is turned on. As a result , the drain current I ds flows into the pixel capacitor C s and the V th correction operation is started. This time, the gate G of the drive transistor Tr d is held in V ss1, flows current I ds to the drive transistor Tr d is cut off. When cut off , the source potential (S) of the drive transistor Tr d becomes V ss1 −V th . Drain current returned to the high level again a control signal DS at the timing T4 after the cut-off and turns off the switching transistor Tr 4. Furthermore, the control signal AZ1 is also returned to the low level, the switching transistor Tr 2 is also turned off. As a result, V th is held and fixed in the pixel capacitor C s . In this manner, the timing T3-T4 is a period for detecting the threshold voltage V th of drive transistor Tr d. Here, this detection period T3-T4, is referred to as V th correction period.

この様に、V th 補正を行った後タイミングT5で制御信号WSをハイレベルに切り替え、サンプリングトランジスタTr 1 をオンして映像信号 sig を画素容量 s に書き込む。発光素子ELの等価容量 oled に比べて画素容量 s は充分に小さい。この結果、映像信号 sig のほとんど大部分が画素容量 s に書き込まれる。正確には、 ss1 に対するV sig の差分 sig ss1 画素容量 s に書き込まれる。従って、ドライブトランジスタTr d のゲートGとソースS間の電圧 gs は、先に検出保持された th と今回サンプリングされた sig ss1 を加えたレベル sig ss1 th )となる。以降説明簡易化のため、V ss1 =0V(0ボルト)とすると、ゲート/ソース間電圧 gs 図3のタイミングチャートに示すように、V sig th となる。かかる映像信号 sig のサンプリングは制御信号WSがローレベルに戻るタイミングT7まで行われる。即ち、タイミングT5‐T7がサンプリング期間に相当する。 Thus, after the V th correction switches the control signal WS to the high level at a timing T5, writing the video signal V sig in the pixel capacitor C s to turn on the sampling transistor Tr 1. The pixel capacitance C s is sufficiently smaller than the equivalent capacitance C oled of the light emitting element EL. As a result, most of the video signal V sig is written into the pixel capacitor C s . To be precise, the difference V sig of V sig against the V ss1 - V ss1 is written to the pixel capacitor C s. Accordingly, the voltage V gs between the gate G and the source S of the drive transistor Tr d is a level obtained by adding V th previously detected and held to V sig −V ss1 sampled this time , ( V sig −V ss1 + V th ). Since, for purposes of explanation simplicity, when V ss1 = 0V (0 volts), the gate / source voltage V gs is as shown in the timing chart of FIG. 3, the V sig + V th. Sampling of such video signal V sig, the control signal WS is performed until time T7 back to low level. That is, the timing T5-T7 corresponds to the sampling period.

サンプリング期間の終了するタイミングT7より前のタイミングT6で制御信号DSがローレベルとなりスイッチングトランジスタTr 4 がオンする。これによりドライブトランジスタTr d が電源 cc に接続されるので、画素回路は非発光期間から発光期間に進む。この様にサンプリングトランジスタTr 1 がまだオン状態で且つスイッチングトランジスタTr 4 がオン状態に入った期間T6‐T7で、ドライブトランジスタTr d の移動度補正を行う。即ち本参考例では、サンプリング期間の後部分と発光期間の先頭部分とが重なる期間T6‐T7で移動度補正を行っている。、この移動度補正を行う発光期間の先頭では、発光素子ELは実際には逆バイアス状態にあるので発光する事はない。この移動度補正期間T6‐T7では、ドライブトランジスタTr d のゲートGが映像信号 sig のレベルに固定された状態で、ドライブトランジスタTr d にドレイン電流 ds が流れる。ここで、V ss1 th thEL と設定しておく事で、発光素子ELは逆バイアス状態におかれるため、ダイオード特性ではなく単純な容量特性を示すようになる。よってドライブトランジスタTr d に流れる電流 ds 画素容量 s と発光素子ELの等価容量 oled の両者を結合した容量C= s oled に書き込まれていく。これによりドライブトランジスタTr d のソース電位(S)は上昇していく。図3のタイミングチャートではこの上昇分をΔVで表してある。この上昇分ΔVは結局画素容量 s に保持されたゲート/ソース間電圧 gs から差し引かれる事になるので、負帰還をかけた事になる。この様にドライブトランジスタTr d の出力電流 ds を同じくドライブトランジスタTr d の入力電圧 gs に負帰還する事で、移動度μを補正する事が可能である。尚、負帰還量(上昇分)ΔVは移動度補正期間T6‐T7の時間幅tを調整する事で最適化可能である。 Control signal DS goes low at the timing T6 prior to timing T7 to the end of the sampling period, the switching transistor Tr 4 are turned on. Thus, the drive transistor Tr d is connected to the power supply V cc, the pixel circuit goes to the light emission period from the non-emission period. Thus, the sampling transistor Tr 1 is still turned on and, in the period T6-T7 in which the switching transistor Tr 4 enters the ON state, the mobility correction of the drive transistor Tr d. That is , in this reference example , the mobility correction is performed in a period T6-T7 in which the latter part of the sampling period and the head part of the light emission period overlap. In the beginning of the emission period of the mobility correction is performed, the light emitting element EL, because in fact is in a reverse bias state, are not able to emit light. In the mobility correction period T6-T7, a state in which the gate G of the drive transistor Tr d is fixed at the level of the video signal V sig, the drain current I ds flows to the drive transistor Tr d. Here, V ss1 - V th <By setting the V thEL, the light emitting element EL to be placed in a reverse bias state, exhibits a simple capacitance characteristics, rather than diode characteristics. Therefore , the current I ds flowing through the drive transistor Tr d is written into a capacitance C = C s + C oled that combines both the pixel capacitance C s and the equivalent capacitance C oled of the light emitting element EL. Thus, the source potential of the drive transistor Tr d (S) is rises. In the timing chart of FIG. 3 , this increase is represented by ΔV. The rise ΔV eventually, it means that subtracted from the voltage V gs between the gate / source held in the pixel capacitor C s, it will be multiplied by the negative feedback. Thus, by negatively feeding back the output drain current I ds of the drive transistor Tr d also to the input voltage V gs of the drive transistor Tr d, it is possible to correct the mobility mu. Note that the negative feedback amount (increase) ΔV can be optimized by adjusting the time width t of the mobility correction period T6-T7.

タイミングT7では制御信号WSがローレベルとなりサンプリングトランジスタTr 1 がオフする。この結果ドライブトランジスタTr d のゲートGは信号線SLから切り離される。映像信号 sig の印加が解除されるので、ドライブトランジスタTr d のゲート電位(G)は上昇可能となり、ソース電位(S)と共に上昇していく。その間画素容量 s に保持されたゲート/ソース間電圧 gs sig −ΔV+ th )の値を維持する。ソース電位(S)の上昇に伴い、発光素子ELの逆バイアス状態は解消されるので、出力電流 ds の流入により発光素子ELは実際に発光を開始する。この時のドレイン電流 ds ゲート/ソース間電圧V gs の関係は、先のトランジスタ特性式(1) gs sig −ΔV+ th を代入する事で、以下の式(2)のように与えられる。 At timing T7, the control signal WS becomes low level, and the sampling transistor Tr 1 is turned off. As a result, gate G of drive transistor Tr d is separated from the signal line SL. Since the application of the video signal V sig is released, drive the gate potential of the transistor Tr d (G) becomes possible increase, rises as with the source potential (S). Meanwhile, the pixel capacitance C s gate / source voltage V gs held in maintains the value of (V sig -ΔV + V th) . With increasing the source potential (S), the reverse bias state of the light emitting element EL is because it is eliminated, the inflow of the output current I ds, the light emitting device EL actually starts emitting light. Relationship between the drain current I ds and the gate / source voltage V gs at this time, by substituting V sig -ΔV + V th to V gs of the previous transistor characteristic expression (1), the following formula (2) As given.

式(2)
ds =kμ( gs th 2=kμ( sig −ΔV)2
Formula (2)
I ds = kμ ( V gs −V th ) 2 = kμ ( V sig −ΔV) 2

上記の式(2)において、k=(1/2)(W/L) ox である。この特性式(2)から th の項がキャンセルされており、発光素子ELに供給される出力電流 ds ドライブトランジスタTr d の閾電圧 th に依存しない事が分かる。基本的にドレイン電流 ds は映像信号V sig の電圧によって決まる。換言すると、発光素子ELは映像信号 sig に応じた輝度で発光する事になる。その際、V sig は帰還量ΔVで補正されている。この補正量ΔVは丁度特性式(2)の係数部に位置する移動度μの効果を打ち消すように働く。従って、ドレイン電流 ds は実質的に映像信号 sig のみに依存する事になる。 In the above formula (2) , k = (1/2) (W / L) C ox . From this characteristic equation (2) , it can be seen that the term V th is canceled and the output current I ds supplied to the light emitting element EL does not depend on the threshold voltage V th of the drive transistor Tr d . Basically, the drain current I ds is determined by the voltage of the video signal V sig. In other words, the light emitting element EL will emits light at a luminance corresponding to the video signal V sig. At that time , V sig is corrected by the feedback amount ΔV. This correction amount ΔV is just serves to cancel the effect of the mobility μ is located in the coefficient of the characteristic equation (2). Accordingly, the drain current I ds will be substantially dependent only on the video signal V sig.

最後にタイミングT8に至ると制御信号DSがハイレベルとなってスイッチングトランジスタTr 4 がオフし、発光が終了すると共に当該フィールドが終わる。この後次のフィールドに移って再び、V th 補正動作、移動度補正動作及び発光動作が繰り返される事になる。 Finally, the control signal DS reaches the timing T8 is at a high level, the switching transistor Tr 4 is turned off, the light emission is finished, the field is completed. Thereafter, proceeds to the next field, again, V th correction operation, mobility correction operation and light emitting operation will be repeated.

しかしながらこの参考例にかかる画素回路では、5種類のトランジスタTr 1 Tr 2 Tr 3 Tr 4 Tr d と、3種類の電源ライン ss1 ss2 cc 、4種類のゲートライン(走査線)WS,DS,AZ1,AZ2を形成する必要があり、電源ラインや信号線ラインとのクロスオーバーが増加してしまう。これは歩留りを低下させる原因になる。更に、レイアウト的に高精細化が困難になる。高精細パネルにおいては、歩留りを上げるために、素子数を削減する必要がある。 However , in the pixel circuit according to this reference example, five types of transistors Tr 1 , Tr 2 , Tr 3 , Tr 4 , Tr d , three types of power supply lines V ss1 , V ss2 , V cc , and four types of gate lines. (Scanning lines) WS, DS, AZ1 and AZ2 need to be formed, and crossover with power supply lines and signal line lines increases. This causes to lower the yield. Furthermore, high definition becomes difficult in terms of layout. In a high-definition panel, it is necessary to reduce the number of elements in order to increase the yield.

図4は、本発明にかかる表示装置の全体構成を示しており、閾電圧( th )補正機能を備えたアクティブマトリクス型である。図示する様に、このアクティブマトリクス型表示装置は、主要部となる画素アレイ1と周辺の回路部とで構成されている。周辺の回路部は水平セレクタ3、ライトスキャナ4、ドラブスキャナ5などを含んでいる。画素アレイ1は行状の走査線(第1走査線)WSと列状の信号線SLと両者の交差する部分にマトリクス状に配列した画素R,G,Bとで構成されている。カラー表示を可能とするため、RGBの三原色画素を用意しているが、本発明はこれに限られるものではない。各画素R,G,Bはそれぞれ画素回路2で構成されている。信号線SLは水平セレクタ3によって駆動される。水平セレクタ3は信号部を構成し、一般にドライバICが用いられ、信号線SLに映像信号を供給する。走査線WSはライトスキャナ4によって走査される。第1走査線WSと並行に、第2走査線DSも配線されている。第2走査線DSはドライブスキャナ5によって走査される。ライトスキャナ4とドライブスキャナ5はスキャナ部を構成しており、1水平走査期間毎に、画素の行を順次走査する。各画素回路2は、第1走査線WSによって選択されたとき信号線SLから映像信号をサンプリングする。更に、第2走査線DSによって選択されたとき、サンプリングされた映像信号に応じて画素回路2内に含まれている発光素子を駆動する。加えて画素回路2は水平走査期間内で第1走査線WS及び第2走査線DSによって制御されたとき、予め決められた補正動作を行う。 FIG. 4 shows the overall configuration of the display device according to the present invention, which is an active matrix type having a threshold voltage ( V th ) correction function. As shown in the figure, this active matrix display device is composed of a pixel array 1 as a main part and a peripheral circuit part. Circuit part around a horizontal selector 3, a write scanner 4, and the like Dora Lee Busukyana 5. Pixel array 1, a scanning line (first scanning line) WS of rows, and a and column-like signal line SL, and the pixel arranged at the intersection of both the matrix R, G, and B. Order to enable a color display, but are prepared three primary colors pixel of RGB, the invention is not limited thereto. Pixels R, G, B, respectively, are formed in the pixel circuit 2. The signal line SL is driven by the horizontal selector 3. The horizontal selector 3 forms a signal unit, and generally uses a driver IC, and supplies a video signal to the signal line SL. The scanning line WS is scanned by the write scanner 4. Incidentally, in parallel with the first scanning line WS, the second scanning line DS is also wired. The second scanning line DS is scanned by the drive scanner 5. The write scanner 4 and the drive scanner 5 constitute a scanner unit, which sequentially scans a row of pixels every horizontal scanning period. Each pixel circuit 2 samples a video signal from the signal line SL when selected by the first scanning line WS. Further, when selected by the second scanning line DS, the light emitting element included in the pixel circuit 2 is driven in accordance with the sampled video signal. In addition, the pixel circuit 2, when controlled by the first scanning line WS and second scanning lines DS in the horizontal scanning period, performing a predetermined correction operation.

上述した画素アレイ1は通常ガラスなどの絶縁基板上に形成されており、フラットパネルとなっている。各画素回路2を構成するトランジスタは、アモルファスシリコン薄膜トランジスタ(TFT)または低温ポリシリコンTFTで形成されている。アモルファスシリコンTFTの場合、スキャナ部はパネルとは別のTABなどで構成され、フレキシブルケーブルにてフラットパネルに接続される。同様に信号部も外付けのドライバICで構成され、フキシブルケーブルにてフラットパネルに接続される。低温ポリシリコンTFTの場合、信号部及びスキャナ部も同じ低温ポリシリコンTFTで形成できるので、フラットパネル上に画素アレイ部と信号部とスキャナ部を一体的に形成できる。 Pixel array 1 described above, typically, it is formed on an insulating substrate such as glass, and has a flat panel. Transistors constituting the pixel circuits 2 is formed of an amorphous silicon thin film transistor (TFT) or a low-temperature polysilicon TFT. For amorphous silicon TFT, a scanner unit panel and is configured by a different TAB, it is connected to the flat panel by flexible cables. Similarly, the signal portion may be constituted by an external driver IC, is connected at full les carboxymethyl Bull cable to a flat panel. In the case of the low-temperature polysilicon TFT, the signal portion and the scanner portion can be formed of the same low-temperature polysilicon TFT, so that the pixel array portion, the signal portion, and the scanner portion can be integrally formed on the flat panel.

図5は、図4に示した本発明にかかる表示装置に組み込まれる画素回路2の構成を示す回路図である。この画素回路2は、サンプリングトランジスタTr 1 と、これに接続する画素容量 s と、これに接続するドライブトランジスタTr d と、これに接続する発光素子ELと、ドライブトランジスタTr d を電源 cc に接続するスイッチングトランジスタTr 4 とを含む。 FIG. 5 is a circuit diagram showing a configuration of the pixel circuit 2 incorporated in the display device according to the present invention shown in FIG. The pixel circuit 2 includes a sampling transistor Tr 1 , a pixel capacitor C s connected thereto, a drive transistor Tr d connected thereto, a light emitting element EL connected thereto, and a drive transistor Tr d as a power source V cc . And a switching transistor Tr 4 to be connected.

サンプリングトランジスタTr 1 は、第1走査線WSから供給される制御信号WSに応じ導通して信号線SLから供給された映像信号の信号電位 sig を画素容量 s にサンプリングする。画素容量 s は、サンプリングされた映像信号の信号電位 sig に応じてドライブトランジスタTr d のゲートGとソースS間に入力電圧 gs を印加する。ドラブトランジスタTr d は、入力電圧 gs に応じた出力電流 ds を発光素子ELに供給する。尚、この出力電流 ds は、ドライブトランジスタTr d の閾電圧 th に対して依存性を有する。発光素子ELは、発光期間中ドライブトランジスタTr d から供給された出力電流 ds により映像信号の信号電位 sig に応じた輝度で発光する。スッチングトランジスタTr 4 は、第2走査線DSから供給される制御信号DSに応じ導通して発光期間中ドライブトランジスタTr d を電源 cc に接続し、非発光期間では非導通状態になってドライブトランジスタTr d を電源 cc から切り離す。 The sampling transistor Tr 1 is turned on in response to the control signal WS supplied from the first scanning line WS, and samples the signal potential V sig of the video signal supplied from the signal line SL into the pixel capacitor C s . The pixel capacitor C s applies an input voltage V gs between the gate G and the source S of the drive transistor Tr d in accordance with the signal potential V sig of the sampled video signal. Dora Lee Bed transistor Tr d supplies an output current I ds according to the input voltage V gs to the light emitting element EL. Note that the output current I ds has a dependency on the threshold voltage V th of the drive transistor Tr d. During the light emission period, the light emitting element EL emits light with luminance corresponding to the signal potential V sig of the video signal by the output current I ds supplied from the drive transistor Tr d . S w Tsu quenching transistor Tr 4 is conducts in response to the control signal DS supplied from the second scanning line DS, connect the drive transistor Tr d during the emission period to the power source V cc, in a non-conductive state in the non-emission period ringing, disconnect the drive transistor Tr d from the power supply V cc.

特徴事項として、ライトスキャナ4及びドライブスキャナ5で構成されるスキャナ部は、水平走査期間(1H)に第1走査線WS及び第2走査線DSにそれぞれ制御信号WS,DSを出力し、サンプリングトランジスタTr 1 及びスイッチングトランジスタTr 4 をオンオフ制御して、出力電流 ds の閾電圧 th に対する依存性を補正するために画素容量 s をリセットする準備動作(V th 補正準備動作)、リセットされた画素容量 s に閾電圧 th をキャンセルするための電圧を書き込む補正動作(V th 補正動作)、及び補正された画素容量 s に映像信号の信号電位 sig をサンプリングするサンプリング動作を実行する。一方水平セレクタ(ドライバIC)3で構成された信号部は、水平走査期間(1H)に映像信号を第1固定電位V ssH と、第2固定電位V ssL と、信号電位 sig との間で切り替え以て、上述した準備動作、補正動作及びサンプリング動作に必要な電位を各画素に信号線SLを介して供給する。 As a characteristic matter, the scanner unit composed of the write scanner 4 and the drive scanner 5 outputs control signals WS and DS to the first scanning line WS and the second scanning line DS in the horizontal scanning period (1H), respectively, and the sampling transistor The preparatory operation (V th correction preparatory operation) for resetting the pixel capacitor C s to correct the dependence of the output current I ds on the threshold voltage V th by controlling on / off of the Tr 1 and the switching transistor Tr 4 is reset. writing a voltage for canceling the threshold voltage V th to the pixel capacitor C s correction operation (V th correction operation), and the sampling operation for sampling the signal potential V sig of the video signal to the corrected pixel capacitance C s Execute. On the other hand , the signal unit configured by the horizontal selector (driver IC) 3 transmits a video signal between the first fixed potential V ssH , the second fixed potential V ssL, and the signal potential V sig during the horizontal scanning period (1H). in switching, than Te, the above-mentioned preparation operation, a potential necessary for the correction operation and the sampling operation, and supplies via the signal line SL to the pixels.

具体的には水平セレクタ3は、まず高レベル(高電位)の第1固定電位 ssH を供給し続いて低レベル(低電位)の第2固定電位 ssL 切り替えて準備動作を可能とし、更に、低レベル(低電位)の第2固定電位 ssL を維持した状態で補正動作を実行し、その後信号電位 sig 切り替えてサンプリング動作を実行する。上述したように水平セレクタ3はドライバICで構成され、信号電位 sig を生成する信号生成回路と、信号生成回路から出力された信号電位 sig に第1固定電位 ssH 及び第2固定電位 ssL を挿入し、以て、第1固定電位 ssH と第2固定電位 ssL と信号電位 sig とが切り替わる映像信号を合成して各信号線SLに出力する出力回路とを含む。好ましくは水平セレクタ3を構成するドライバICは、通常の定格を超えない信号電位 sig と定格を超える第1固定電位 ssH とを合成した映像信号を出力する。この場合ドライバICに含まれる信号生成回路は定格を超えない信号電位 sig を生成するため通常の耐圧を有する一方、出力回路は定格を超える第1固定電位 ssH に対処するため高耐圧化されている。 Specifically, the horizontal selector 3 first high level to allow the first fixed potential V ssH supplied subsequently by the low level (low potential) second preparation operation is switched to a fixed potential V ssl of (high potential) Further, the correction operation is performed in a state where the second fixed potential V ssL at the low level (low potential) is maintained, and thereafter , the sampling operation is performed by switching to the signal potential V sig . As described above, the horizontal selector 3 is composed of a driver IC, a signal generating circuit for generating a signal potential V sig, first fixed potential V ssH and second fixed signal potential V sig output from the signal generating circuit insert the potential V ssl, than Te, and an output circuit for outputting to the first fixed potential V ssH a second fixed potential V ssl and signal potential V sig and is synthesize the video signal that switches the signal lines SL Including. Preferably , the driver IC constituting the horizontal selector 3 outputs a video signal obtained by synthesizing the signal potential V sig not exceeding the normal rating and the first fixed potential V ssH exceeding the rating. In this case , the signal generation circuit included in the driver IC has a normal breakdown voltage to generate the signal potential V sig that does not exceed the rating, while the output circuit has a high breakdown voltage to cope with the first fixed potential V ssH that exceeds the rating. Has been.

ドライブトランジスタTr d は、その出力電流 ds が閾電圧 th に加えチャネル領域のキャリア移動度μに対しても依存性を有する。この場合ライトスキャナ4とドライブスキャナ5で構成されるスキャナ部は、水平走査期間(1H)に第2走査線DSに制御信号を出力して更にスイッチングトランジスタTr 4 を制御し、出力電流 ds のキャリア移動度μに対する依存性を打ち消すために、信号電位 sig がサンプリングされている状態でドライブトランジスタTr d から出力電流を取り出し、これを画素容量 s に負帰還して入力電圧 gs を補正する動作を実行する。 In the drive transistor Tr d , the output current I ds depends on the carrier mobility μ in the channel region in addition to the threshold voltage V th . In this case , the scanner unit composed of the write scanner 4 and the drive scanner 5 outputs a control signal to the second scanning line DS in the horizontal scanning period (1H) to further control the switching transistor Tr 4 and output current I ds. In order to cancel the dependence on the carrier mobility μ, the output current is taken out from the drive transistor Tr d while the signal potential V sig is sampled, and this is negatively fed back to the pixel capacitor C s to obtain the input voltage V gs . Execute the operation to be corrected.

図6は、図5に示した表示装置から画素回路2の部分を取り出した模式図である。理解を容易にするため、サンプリングトランジスタTr 1 によってサンプリングされる映像信号 sig やドライブトランジスタTr d の入力電圧 gs 及び出力電流 ds 更には、発光素子ELが有する容量成分 oled などを書き加えてある。また各トランジスタのゲートに接続される走査線WSDSも書き込んである。この画素回路2は水平走査期間(1H)内に、V th 補正準備動作と、実際の補正動作と信号電位 sig サンプリング動作を行う。これにより、画素回路2は3個のトランジスタTr 1 Tr 4 Tr d と1個の画素容量 s と1個の発光素子ELとで構成可能である。図1に示した参考例にかかる th 補正機能を組み込んだ画素回路に比べ、少なくともトランジスタを2個削減可能である。これにより電源ラインやゲートラインを削減することができ、パネルの歩留りの改善につながる。また画素回路のレイアウトを簡素化することで高精細化も可能である。 FIG. 6 is a schematic diagram in which a portion of the pixel circuit 2 is taken out from the display device shown in FIG. For easy understanding, the video signal V sig sampled by the sampling transistor Tr 1 , the input voltage V gs and output current I ds of the drive transistor Tr d , and the capacitance component C oled of the light emitting element EL are written. In addition. Further , the scanning lines WS and DS connected to the gates of the transistors are also written. The pixel circuit 2 is in the horizontal scanning period (1H), performs a V th correction preparation operation, the actual correction operation, the sampling operation of the signal potential V sig. Thus, the pixel circuit 2 can be configured with three transistors Tr 1 , Tr 4 , Tr d , one pixel capacitor C s, and one light emitting element EL. Compared to the pixel circuit incorporating a V th correction function according to the reference example shown in FIG. 1, at least the transistor two possible reduction. Thus, it is possible to reduce the power line and the gate line, which leads to improved yield of the panel. Also, by simplifying the layout of the pixel circuit, it is also possible high definition.

図7は、図5及び図6に示した画素回路のタイミングチャートである。図7を参照して、図5及び図6に示した画素回路の動作を具体的且つ詳細に説明する。図7は、時間軸Tに沿って各走査線WS,DSに印加される制御信号の波形を表してある。表記を簡略するため、制御信号も対応する走査線の符号と同じ符号で示してある。合わせて信号線に印加される映像信号の波形も時間軸Tに沿って示してある。図示する様に、この映像信号は各水平走査期間(1H)内で、高電位 ssH 、低電位 ssL 、信号電位 sig と順に切り替わる。トランジスタTr 1 はNチャネル型なので、第1走査線WSがハイレベルのときオンし、ローレベルのときオフする。一方トランジスタTr 4 はPチャネル型なので、第2走査線DSがハイレベルのときオフし、ローレベルのときオンする。尚、このタイミングチャートは、各制御信号WS,DSの波形や映像信号の波形と共に、ドライブトランジスタTr d のゲートGの電位変化及びソースSの電位変化も表してある。 FIG. 7 is a timing chart of the pixel circuit shown in FIGS. Referring to FIG. 7, specifically the operation of the pixel circuit shown in FIGS. 5 and 6, and will be described in detail. 7, along the time axis T, the scanning lines WS, are a waveform of the control signal applied to the DS. In order to simplify the notation, the control signals are also denoted by the same reference numerals as the corresponding scanning lines. In addition , the waveform of the video signal applied to the signal line is also shown along the time axis T. As shown in the figure, this video signal is sequentially switched to a high potential V ssH , a low potential V ssL , and a signal potential V sig within each horizontal scanning period (1H). Since the transistor Tr 1 is an N-channel type, it is turned on when the first scanning line WS is at a high level and turned off when it is at a low level. On the other hand , since the transistor Tr 4 is a P-channel type, it is turned off when the second scanning line DS is at a high level and turned on when it is at a low level. Note that this timing chart, the control signals WS, together with the waveform of the DS waveform and the video signal, is represented the potential change of the drive transistor Tr d potential change and the source S of the gate G of the.

図7のタイミングチャートではタイミングT1〜T8までを1フィールド(1f)としてある。1フィールドの間に画素アレイの各行が一回順次走査される。タイミングチャートは、1行分の画素に印加される各制御信号WS,DSの波形を表しているIn the timing chart of FIG. 7 , timings T1 to T8 are defined as one field (1f). Each row of the pixel array is sequentially scanned once during one field. Timing diagram represents the control signals WS is applied to the pixels of one row, the waveform of the DS.

初めにタイミングT1で、スイッチングトランジスタTr 4 をオフして非発光とする。この時、ドライブトランジスタTr d のソース電位は、電源V cc からの電源供給が無いので、発光素子ELのカットオフ電圧 thEL まで下げられる。 First, at timing T1, the non-emission by turning off the switching transistor Tr 4. At this time, the source potential of the drive transistor Tr d, since there is no power supply from the power source V cc, is lowered to the cut-off voltage V thEL of the light-emitting device EL.

次にタイミングT2で、サンプリングトランジスタTr 1 をオンする。但し、この前に、信号線の電位高電位V ssH まで上げておく方が、書き込み時間を短くできるので好ましい。サンプリングトランジスタTr 1 をオンする事でドライブトランジスタTr d ゲートGに高電位V ssH が書き込まれる。この時、画素容量 s を介してソース電位にカップリングが入り、ソース電位は上昇する。ソース電位は一度上昇するが、発光素子ELを介して放電されるので、再度ソース電位 thEL になる。この時、ゲート電位高電位V ssH のままである。このように、信号線の電位高電位V ssH まで上げることで、ソース電位を一旦 thEL より上げその後確実に thEL にすることができる。 Next, at timing T2, to turn on the sampling transistor Tr 1. However, it is preferable to raise the potential of the signal line to the high potential V ssH before this because the writing time can be shortened. High potential V ssH is written into the gate G of the drive transistor Tr d in that to turn on the sampling transistor Tr 1. At this time, coupling enters the source potential via the pixel capacitor C s and the source potential rises. Although the source potential rises once, it is discharged through the light emitting element EL, so that the source potential becomes V thEL again. At this time, the gate potential remains at the high potential V ssH . In this way, by raising the potential of the signal line to the high potential V ssH , the source potential can be once raised from V thEL and then reliably set to V thEL .

次にタイミングTaで、サンプリングトランジスタTr 1 をオンしたまま、映像信号低電位V ssL に変化させる。この電位変化が画素容量 s を介してソース電位にカップリングされる。この時のカップリング量は、 s /( s oled )×( ssH ssL )にて求められる。この時、ゲート電位は低電位V ssL 、ソース電位は thEL s /( s oled )×( ssH ssL )で表される。ここでソース電位は、この後の th 補正や移動度補正終了後も発光素子ELがカットオフし続ける電位に設定することが望ましい。また、この gs th となるようにカップリングを入れることで、 th 補正の準備を行うことができる。以上により、トランジスタや電源ライン、ゲートラインを削減した回路においても、V th 補正準備動作を行うことができる。即ちタイミングT2〜Taは補正準備期間に含まれる。尚、低電位V ssL 及び高電位V ssH のレベルは、画素容量 s と発光素子容量 oled の容量比を考慮して、ドライブランジスタTr d gs th の条件を満たし且つこの後の th 補正や移動度補正終了後も発光素子ELがカットオフし続ける電位となるように設定する。 Next, at timing Ta, while turning on the sampling transistor Tr 1, it changes the video signal to the low potential V ssl. This potential change is coupled to a source potential through the pixel capacitor C s. The amount of coupling at this time is determined by C s / ( C s + C oled ) × ( V ssH −V ssL ). At this time, the gate potential of the low potential V ssl, the source potential V thEL - represented by - (V ssL V ssH) C s / (C s + C oled) ×. Here, the source potential is desirably set to a potential at which the light emitting element EL continues to be cut off after the subsequent V th correction and mobility correction. Also, by preparing coupling so that V gs > V th , preparation for V th correction can be made. As described above , the V th correction preparation operation can be performed even in a circuit in which transistors, power supply lines, and gate lines are reduced. That is , the timings T2 to Ta are included in the correction preparation period. The level of low potential V ssl and the high potential V ssH, taking into account the volume ratio of the light emitting element capacitor C oled the pixel capacitor C s, satisfy the drive preparative transistor Tr d is V gs> V th condition, and , V th correction and mobility emitting element EL corrected completion after this is set to be the potential to continue to cut off.

尚、上記の説明では、一旦、映像信号高電位V ssH に上げた後、低電位V ssL に下げることで、ドライブトランジスタTr d のソース電位を下げ、以て、V gs th の条件を設定している。 In the above description , the video signal is once raised to the high potential V ssH and then lowered to the low potential V ssL to lower the source potential of the drive transistor Tr d , so that the condition of V gs > V th is satisfied. Is set.

但し本発明はこの動作に限られるものではなく、基本的には、映像信号低電位V ssL に落とすことでソース電位 thEL から下げ、且つドライブトランジスタTr d について gs th の条件を満たす事ができる画素容量 s 、発光素子容量 oled 低電位V ssL レベル、高電位V ssH レベルの関係であればかまわない。 However, the present invention is not limited to this operation, basically lowers the source potential from V thEL by dropping the video signal to the low potential V ssl, and, V gs> V th for the drive transistor Tr d pixel capacitance C s that can satisfy that the light-emitting device capacitance C oled, low potential V ssl level, may if the relationship of the high potential V ssH level.

ただ本実施例のように一旦映像信号高電位V ssH に上げた後、低電位V ssL に下げることで、速やかに且つ確実に、ドライブトランジスタTr d のソース電位が gs th の条件を満たし且つこの後の th 補正や移動度補正終了後も発光素子ELがカットオフし続ける電位となるようにセットすることができる。 However, as in the present embodiment, once the raised video signal to the high potential V ssH, by lowering the low potential V ssl, quickly and reliably, the source potential of the drive transistor Tr d is V gs> It satisfies the condition of V th, and, V th correction and mobility emitting element EL corrected completion after this can be set so that the potential continues to cutoff.

尚、後述するように、 th 補正後に信号電位 sig を画素容量 s に書き込む。即ち信号線の電位を低電位V ssL から信号電位V sig に変化させて、映像信号の信号電位 sig を画素容量 s に書き込む。この時実際に画素容量 s に保持される電圧は、画素容量 s と発光素子容量 oled の容量分割によって決まる。この場合、発光素子容量 oled に比べて画素容量 s は小さいため、ドライブトランジスタTr d のソース側の電位変動よりゲート側の電位変動が大きく、ソース・ゲート間の電位差が広がり、実信号を書き込むことができる。従って元の信号電位 sig の振幅に余裕を持たせておけば、動作上充分映像信号の信号電位V sig を画素容量 s に書き込むことができる。 As will be described later, the signal potential V sig is written into the pixel capacitor C s after V th correction. That is, the potential of the signal line is changed from the low potential V ssl to the signal potential V sig, and writes the signal potential V sig of the video signal to the pixel capacitor C s. At this time, voltage actually held in the pixel capacitor C s is determined by the capacitance division of the light emitting element capacitor C oled the pixel capacitor C s. In this case, since the pixel capacitance C s is smaller than the light emitting element capacitance C oled , the potential variation on the gate side is larger than the potential variation on the source side of the drive transistor Tr d , the potential difference between the source and gate is widened, and the actual signal is Can write. Therefore, if a margin on the amplitude of original signal potential V sig, it is possible to write the signal potential V sig of operational sufficient video signal to the pixel capacitor C s.

以上の様に、本発明にかかる表示装置は、 th 補正準備動作で画素容量 s を通じたカップリングによる gs の設定と、信号書き込み動作(サンプリング動作)で画素容量 s に対する信号電位V sig の書き込みを行う。いずれの動作でも画素容量 s と発光素子容量 oled の容量比に応じて適切に低電位V ssL 信号電位V sig のレベルを設定することで、相互に支障をきたすことなく th 補正準備動作及び信号書き込み動作を行うことができる。 As described above, the display device according to the present invention sets V gs by coupling through the pixel capacitor C s in the V th correction preparation operation and the signal potential V with respect to the pixel capacitor C s in the signal write operation ( sampling operation). Write sig . In any operation, by setting the level of the low potential V ssL or the signal potential V sig appropriately according to the capacitance ratio between the pixel capacitance C s and the light emitting element capacitance C oled , V th correction preparation is possible without causing mutual troubles. Operations and signal writing operations can be performed.

この後、タイミングT3でゲートGを低電位V ssL に保持した状態のままスイッチングトランジスタTr 4 をオンすると、ドライブトランジスタTr d に電流が流れて、参考例と同様に th 補正が行われる。ドライブトランジスタTr d がカットオフするまで電流が流れ、カットオフするとドライブトランジスタTr d のソース電位は ssL th となる。ここで、 ssL th thEL とする必要がある。 Thereafter, when the switching transistor Tr 4 is turned on with the gate G held at the low potential V ssL at the timing T 3, a current flows through the drive transistor Tr d and V th correction is performed as in the reference example. A current flows until the drive transistor Tr d is cut off. When the drive transistor Tr d is cut off, the source potential of the drive transistor Tr d becomes V ssL −V th . Here, V ssl - there needs to be V th <V thEL.

この後タイミングT4で、スイッチングトランジスタTr 4 をオフして th 補正は終了する。即ち、タイミングT3〜T4は th 補正期間である。 Thereafter, at the timing T4, V th correction turns off the switching transistor Tr 4 is terminated. That is, the timing T3~T4 is a V th correction period.

この様にタイミングT3〜T4で th 補正を行った後、タイミングT5に至って信号線の電位が低電位V ssL から信号電位V sig に変化する。これにより映像信号の信号電位 sig が画素容量 s に書き込まれる。発光素子ELの等価容量 oled に比べて画素容量 s 充分に小さい。この結果、信号電位 sig のほとんど大部分が画素容量 s に書き込まれる。従って、ドライブトランジスタTr d のゲートGとソースS間の電圧 gs は、先に検出保持された th と今回サンプリングされた信号電位V sig を加えたレベル( sig th )となる。即ちドライブトランジスタTr d に対する入力電圧 gs 、V sig th となる。かかる信号電位V sig のサンプリング動作は制御信号WSがローレベルに戻るタイミングT7まで行われる。即ちタイミングT5〜T7がサンプリング期間に相当する。 Thus, after the V th correction at the timing T3 to T4, the potential of the signal line leading to timing T5 is changed from the low potential V ssl to the signal potential V sig. Thereby , the signal potential V sig of the video signal is written into the pixel capacitor C s . Compared to the equivalent capacitance C oled of the light-emitting device EL, pixel capacitor C s is sufficiently small. As a result, most of the signal potential V sig is written in the pixel capacitor C s. Accordingly, the voltage V gs between the gate G and the source S of the drive transistor Tr d becomes a level ( V sig + V th ) obtained by adding the previously detected and held V th and the signal potential V sig sampled this time. That is , the input voltage V gs for the drive transistor Tr d is V sig + V th . The sampling operation of the signal potential V sig is performed until timing T7 when the control signal WS returns to the low level. That is , timings T5 to T7 correspond to the sampling period.

本発明にかかる画素回路は、上述した閾電圧 th の補正に加え、移動度μの補正も行っている。移動度μの補正はタイミングT6〜T7で行われる。この点については後で詳細に説明する。結論としてタイミングチャートに示すように、補正量ΔVが入力電圧 gs から差し引かれる。 The pixel circuit according to the present invention corrects the mobility μ in addition to the correction of the threshold voltage V th described above. The mobility μ is corrected at timings T6 to T7. This point will be described later in detail. As a conclusion, as shown in the timing chart, the correction amount ΔV is subtracted from the input voltage V gs .

タイミングT7になると、制御信号WSがローレベルとなりサンプリングトランジスタTr 1 がオフする。この結果ドライブトランジスタTr d のゲートGは信号線SLから切り離される。映像信号の信号電位V sig の印加が解除されるので、ドライブトランジスタTr d のゲート電位(G)は上昇可能となり、ソース電位(S)と共に上昇していく。その間画素容量 s に保持されたゲート/ソース間電圧 gs sig −ΔV+ th )の値を維持する。ソース電位(S)の上昇に伴い、発光素子ELの逆バイアス状態は解消されるので、出力電流 ds の流入により発光素子ELは実際に発光を開始する。この時のドレイン電流 ds ゲート/ソース間電圧V gs の関係は、前述した式(2)のように与えられる。この特性式(2)から th の項がキャンセルされており、発光素子ELに供給される出力電流 ds はドライブトランジスタTr d の閾電圧 th に依存しない事が分かる。基本的にドレイン電流 ds は映像信号の信号電位V sig によって決まる。換言すると、発光素子ELは映像信号の信号電位V sig に応じた輝度で発光する事になる。その際、信号電位V sig は帰還量ΔVで補正されている。この補正量ΔVは丁度特性式(2)の係数部に位置する移動度μの効果を打ち消すように働く。従って、ドレイン電流 ds 実質的に映像信号の信号電位V sig のみに依存する事になる。 When it is time T7, the control signal WS is the sampling transistor Tr 1 becomes a low level to turn off. As a result, the gate G of the drive transistor Tr d is disconnected from the signal line SL. Since the application of the signal potential V sig of the video signal is released, the gate potential (G) of the drive transistor Tr d can be increased and increases with the source potential (S). Meanwhile, the pixel capacitance C s gate / source voltage V gs held in maintains the value of (V sig -ΔV + V th) . With increasing the source potential (S), the reverse bias state of the light emitting element EL is because it is eliminated, the light emitting element EL by the inflow of the output current I ds actually starts emitting light. The relationship between the drain current I ds and the gate / source voltage V gs at this time is given by the above-described equation (2) . It can be seen from this characteristic equation (2) that the term V th is canceled and the output current I ds supplied to the light emitting element EL does not depend on the threshold voltage V th of the drive transistor Tr d . Basically, the drain current I ds is determined by the signal potential V sig of the video signal. In other words, the light emitting element EL emits light with a luminance corresponding to the signal potential V sig of the video signal. At that time , the signal potential V sig is corrected by the feedback amount ΔV. This correction amount ΔV is just serves to cancel the effect of the mobility μ is located in the coefficient of the characteristic equation (2). Accordingly, the drain current I ds practically becomes possible to rely only on the signal potential V sig of the video signal.

最後にタイミングT8に至ると制御信号DSがハイレベルとなってスイッチングトランジスタTr 4 がオフし、発光が終了すると共に当該フィールドが終わる。この後次のフィールドに移って再び、V th 補正準備動作、 th 補正動作、移動度補正動作及び発光動作が繰り返される事になる。このように本実施形態では、画素の各行に割り当てられた1水平走査期間(1H)内において、ゲート電位カップリングによる閾電圧補正準備動作(V th 補正準備動作)と、実際の閾電圧補正動作(V th 補正動作)と、信号電位V sig のサンプリング動作とを行っている。但し本発明はこれに限られるものではなく、閾電圧補正準備動作と、実際の閾電圧補正動作と、信号電位V sig のサンプリング動作とを複数の水平走査期間に渡って行うこともできる。例えば、閾電圧補正準備動作と閾電圧補正動作を先行する水平走査期間で行い、信号電位V sig のサンプリング動作を当該画素行に割り当てられた水平走査期間で行うこともできる。 Finally, reaching the timing T8, the control signal DS is switching transistor Tr 4 is turned off at a high level, the light emission is finished, the field is completed. After this, move to the next field, again, V th correction preparation operation, V th correction operation, the mobility correction operation and light emitting operation are repeated. Thus, in this embodiment, the threshold voltage correction preparation operation (V th correction preparation operation) by gate potential coupling and the actual threshold voltage correction are performed within one horizontal scanning period (1H) assigned to each row of pixels. An operation (V th correction operation) and a sampling operation of the signal potential V sig are performed. However, the present invention is not limited to this, and the threshold voltage correction preparation operation, the actual threshold voltage correction operation, also perform a sampling operation of the signal potential V sig, over a plurality of horizontal scanning periods . For example, carried out in a horizontal scanning period preceding the threshold voltage correction preparation operation and the threshold voltage correction operation, the sampling operation of the signal potential V sig can be carried out in the horizontal scanning period assigned to the pixel rows.

図8は、移動度補正期間T6‐T7における画素回路2の状態を示す回路図である。図示するように、移動度補正期間T6‐T7では、サンプリングトランジスタTr 1 及びスイッチングトランジスタTr 4 がオンしている一方、残りのスイッチングトランジスタTr 3 がオフしている。この状態でドライブトランジスタTr d のソース電位(S)は、V ssL th である。このソース電位Sは発光素子ELのアノード電位でもある。前述したように、V ssL th thEL と設定しておく事で、発光素子ELは逆バイアス状態におかれ、ダイオード特性ではなく単純な容量特性を示す事になる。よってドライブトランジスタTr d に流れる電流 ds 画素容量 s と発光素子ELの等価容量 oled との合成容量C= s oled に流れ込む事になる。換言すると、ドレイン電流 ds の一部が画素容量 s に負帰還され、移動度の補正が行われる。 FIG. 8 is a circuit diagram showing the state of the pixel circuit 2 in the mobility correction period T6-T7. As illustrated, the mobility correction period T6-T7, the sampling transistor Tr 1 and the switching transistor Tr 4 is one that is turned on, the remaining switching transistor Tr 3 off. In this state, the source potential (S) of the drive transistor Tr d is V ssL −V th . This source potential S is also the anode potential of the light emitting element EL. As described above, V ssL - V th <By setting the V thEL, the light emitting element EL is placed in a reverse bias state, and to exhibit a simple capacitance characteristics, rather than diode characteristics. Therefore , the current I ds flowing through the drive transistor Tr d flows into the combined capacitance C = C s + C oled of the pixel capacitance C s and the equivalent capacitance C oled of the light emitting element EL. In other words, a part of the drain current I ds is negatively fed back to the pixel capacitor C s and the mobility is corrected.

図9は上述したトランジスタ特性式(2)をグラフ化したものであり、縦軸に ds を取り横軸に信号電位V sig を取っている。このグラフの下方に特性式(2)も合わせて示してある。図9のグラフは、画素1と画素2を比較した状態で特性カーブを描いてある。画素1のドライブトランジスタTr d の移動度μは相対的に大きい。逆に画素2に含まれるドライブトランジスタTr d の移動度μは相対的に小さい。この様にドライブトランジスタTr d をポリシリコン薄膜トランジスタなどで構成した場合、画素間で移動度μがばらつく事は避けられない。例えば両画素1,2に同レベルの映像信号の信号電位V sig を書き込んだ場合、何ら移動度の補正を行わないと、移動度μの大きい画素1に流れる出力電流 ds1 は、移動度μの小さい画素2に流れる出力電流 ds2 に比べて大きな差が生じてしまう。この様に移動度μのばらつきに起因して出力電流 ds の間に大きな差が生じるので、画面のユニフォーミティを損なう事になる。 Figure 9 is a graph of the transistor characteristic expression (2) described above, take the I ds on the vertical axis, taking the signal potential V sig on the horizontal axis. The characteristic formula (2) is also shown below the graph. In the graph of FIG. 9, a characteristic curve is drawn in a state where the pixel 1 and the pixel 2 are compared. The mobility μ of the drive transistor Tr d of the pixel 1 is relatively large. Conversely, the relatively small mobility μ of the drive transistor Tr d included in the pixel 2. Thus, in the case of constituting the drive transistor Tr d like poly-silicon thin film transistor, the mobility μ it is inevitable that variations between the pixels. For example , when the signal potential V sig of the video signal of the same level is written in both the pixels 1 and 2, the output current I ds1 flowing through the pixel 1 having the high mobility μ is moved without any mobility correction. A large difference is generated as compared with the output current I ds2 flowing in the pixel 2 having a small degree μ. Thus, since a large difference between the output current I ds due to variation in the mobility μ occurs, so that the impairing the uniformity of the screen.

そこで本発明では出力電流を入力電圧側に負帰還させる事で移動度のばらつきをキャンセルしている。トランジスタ特性式から明らかなように、移動度が大きいとドレイン電流 ds が大きくなる。従って、負帰還量ΔVは移動度が大きいほど大きくなる。図9のグラフに示すように、移動度μの大きな画素1の負帰還量ΔV1は移動度の小さな画素2の負帰還量ΔV2に比べて大きい。従って、移動度μが大きいほど負帰還が大きくかかる事となって、ばらつきを抑制する事が可能である。図示するように、移動度μの大きな画素1でΔV1の補正をかけると、出力電流は ds1 から ds1 まで大きく下降する。一方移動度μの小さな画素2の補正量ΔV2は小さいので、出力電流 ds2 ds1 までそれ程大きく下降しない。結果的に、 ds1 ds2 は略等しくなり、移動度のばらつきがキャンセルされる。この移動度のばらつきのキャンセルは黒レベルから白レベルまで信号電位V sig の全範囲で行われるので、画面のユニフォーミティは極めて高くなる。以上をまとめると、移動度の異なる画素1と画素2があった場合、移動度の大きい画素1の補正量ΔV1は移動度の小さい画素2の補正量ΔV2に対して大きくなる。つまり移動度が大きいほどΔVが大きくなり、I ds の減少値は大きくなる。これにより移動度の異なる画素電流値は均一化され、移動度のばらつきを補正する事ができる。 Therefore , in the present invention, the variation in mobility is canceled by negatively feeding back the output current to the input voltage side. As is clear from the transistor characteristic equation, the drain current I ds increases as the mobility increases. Therefore, the negative feedback amount ΔV increases as the mobility increases. As shown in the graph of FIG. 9, the negative feedback amount ΔV1 of large pixel 1 of the mobility μ is greater than the negative feedback amount ΔV2 of small pixels 2 mobility. Accordingly , the larger the mobility μ is, the more negative feedback is applied, and the variation can be suppressed. As shown, when applying a correction of the mobility in large pixel 1 mu [Delta] V1, the output current is large drops from I ds1 'to I ds1. On the other hand, the correction amount ΔV2 of small pixels 2 mobility μ is small, the output current I ds2 'is not lowered so much to I ds1. Consequently, I ds1 and I ds2 become substantially equal, variations in mobility is canceled. Cancellation of variations in mobility, so carried out in the entire range of the signal potential V sig from the black level to the white level, uniformity of the screen becomes very high. In summary, when there is a different pixel 1 and pixel 2 mobility correction amount ΔV1 of the larger mobility pixel 1 is increased with respect to the correction amount ΔV2 of small pixels 2 mobility. That is , as the mobility increases , ΔV increases and the decrease value of I ds increases. As a result , the current values of the pixels having different mobilities are made uniform, and variations in mobility can be corrected.

以下参考のため、図10を参照して、上述した移動度補正の数値解析を行う。図10に示すように、トランジスタTr 1 及びTr 4 がオンした状態で、ドライブトランジスタTr d のソース電位を変数Vに取って解析を行う。ドライブトランジスタTr d のソース電位(S)をVとすると、ドライブトランジスタTr d を流れるドレイン電流 ds 以下の式(3)に示す通りである。 Hereinafter, for reference, with reference to FIG. 10, performs numerical analysis of the mobility correction described above. As shown in FIG. 10, in a state where the transistor Tr 1 and Tr 4 are turned on, and analyzes by taking the source potential of the drive transistor Tr d to the variable V. When the source potential of the drive transistor Tr d the (S) to is V, the drain current I ds flowing through drive transistors Tr d, are as shown in the following equation (3).

式(3)

Figure 2007156460
Formula (3)
Figure 2007156460

またドレイン電流 ds と容量C(= s oled )の関係により、以下の式(4)に示す様に ds =dQ/dt=CdV/dtが成り立つ。 Further , due to the relationship between the drain current I ds and the capacitance C (= C s + C oled ), I ds = dQ / dt = CdV / dt is established as shown in the following formula (4) .

式(4)

Figure 2007156460
Formula (4)
Figure 2007156460

式(4)式(3)を代入して両辺積分する。ここで、ソース電位Vの初期状態は th であり、移動度補正時間(T6‐T7の時間幅)をtとする。この微分方程式を解くと、移動度補正時間tに対する画素電流が以下の式(5)のように与えられる。 In equation (4) by substituting the equation (3), integrating both sides. Here, the initial state of the source potential V is - and V th, the mobility correction time (time width T6-T7) and t. Solving this differential equation, the pixel current for the mobility correction time t is given by the following equation (5).

式(5)

Figure 2007156460
Formula (5)
Figure 2007156460

図11は、式(5)をグラフ化した図であり、縦軸に出力電流 ds を取り、横軸に映像信号の信号電位V sig を取ってある。パメータとして移動度補正時間t=0us、2.5us及び5usの場合を設定している。更に、移動度μもパラメータとして比較的大きい場合1.2μと比較的小さい場合0.8μをパラメータにとってある。t=0usとして実質的に移動度補正をかけない場合に比べ、t=2.5usでは移動度ばらつきに対する補正が充分にかかっていることがわかる。移動度補正なしでは ds に40%のばらつきがあったものが、移動度補正をかけると10%以下に抑えられる。但しt=5usとして補正期間を長くすると逆に移動度μの違いによる出力電流 ds のばらつきが大きくなってしまう。この様に、適切な移動度補正を掛けるために、tは最適な値に設定する必要がある。図11に示したグラフの場合、最適値はt=2.5usの近辺である。 FIG. 11 is a graph of the equation (5) , in which the vertical axis represents the output current I ds and the horizontal axis represents the signal potential V sig of the video signal. The mobility correction time t = 0us as parametric meter is set in the case of 2.5us and 5 us. Furthermore, as also the parameter mobility mu, certain relatively small when 0.8μ relatively large when 1.2μ for parameters. It can be seen that the mobility variation is sufficiently corrected at t = 2.5 us as compared to the case where the mobility correction is not substantially applied at t = 0 us. Those without mobility correction that there is variation of 40% I ds is suppressed to less than 10% multiplied by the mobility correction. However, the longer the correction period as t = 5 us, conversely, the variation of the output current I ds according to the difference of the mobility μ increases. Thus, in order to apply appropriate mobility correction, it is necessary to set t to an optimal value. In the case of the graph shown in FIG. 11, the optimum value is in the vicinity of t = 2.5 us.

以上のようにして、本発明ではゲート電位を高電位から低電位切り替える事による th 補正準備動作や、 th 補正動作を1H以内に行い、その後同一水平走査期間内にて映像信号を書き込む。この動作により、従来必要であった3種類の電源を信号線に共有化することで電源ラインやスイッチングトランジスタ、そのゲートラインを削減する事ができ、3トランジスタ1容量の画素回路を構成することができる。以上により、パネルの歩留まりを向上する事ができる。また、レイアウトを削減する事で高精細化も可能となる。尚、本実施形態では、サンプリングトランジスタTr 1 をオンした状態でスイッチングトランジスタTr 4 をオンして移動度補正をかけているが、サンプリングトランジスタTr 1 とスイッチングトランジスタTr 4 をノンオーバーラップにして移動度補正を行わない単純な th 補正動作においても、同様に配線やトランジスタの削減は可能である。又本実施形態の回路では、ドライブトランジスタTr d 以外のスイッチングトランジスタにはNチャネル型を用いたが、各トランジスタの特性はNチャネル型でもPチャネル型でも構わない。 As described above, in the present invention, the V th correction preparation operation by switching the gate potential from the high potential to the low potential and the V th correction operation are performed within 1H, and then the video signal is transmitted within the same horizontal scanning period. Write. By this operation, the power supply line N'ya switching transistor by sharing the 3 kinds of power which is conventionally required in the signal line, it is possible to reduce the gate line, forming a pixel circuit of the third transistor 1 volume that Can do. As described above, the yield of the panel can be improved. In addition, high definition can be achieved by reducing the layout. In this embodiment, the mobility correction is performed by turning on the switching transistor Tr 4 while the sampling transistor Tr 1 is turned on. However, the mobility is set by making the sampling transistor Tr 1 and the switching transistor Tr 4 non-overlapping. Even in a simple V th correction operation without correction, the number of wirings and transistors can be similarly reduced. Further, the circuit of this embodiment, the drive to the switching transistor other than the transistor Tr d was used N-channel type, the characteristics of each transistor may also P-channel type even N-channel type.

最後に、本発明にかかる表示装置の信号部(水平セレクタ)を構成するデータドライバにつき、その実施形態を説明する。本実施形態は、画像表示装置の列方向に配置され、画像データの表示に用いられるデータドライバにおいて、画像データを表す信号電位と画素回路制御用の固定電位を切り替えて出力する事を可能にし、且つこの画素回路制御用の固定電位が、一般的なデータドライバの最大定格電圧よりも高い電圧振幅を要求する場合、出力端子部分近くにある画像データ用信号電位と画素回路制御用固定電位を切り替えるスイッチ機能部分だけを高耐圧化する事で、ドライバの製造プロセスにおいて、高耐圧化プロセスへの変更、回路サイズの変更、端子の広ピッチ化等を必要としないまま、必要な機能を実現出来るものである。 Finally, an embodiment of the data driver constituting the signal unit (horizontal selector) of the display device according to the present invention will be described. In the present embodiment, the data driver arranged in the column direction of the image display device and used to display image data can switch and output a signal potential representing image data and a fixed potential for pixel circuit control, and, fixing the potential for the pixel circuit control, when requesting a higher voltage amplitude than the maximum rated voltage of a general data driver, the image data signal potential and a pixel circuit controlling fixed potential near the output terminal portion By increasing the breakdown voltage of only the switch function part to be switched, the necessary functions can be realized in the driver manufacturing process without the need to change to a higher breakdown voltage process, change the circuit size, increase the terminal pitch, etc. Is.

図12に、信号線に画像データを表す信号電位と画素回路制御用の固定電位を混在させた画像表示装置の画素回路(A)と駆動波形(B)の例を示す。(A)に示した画素回路は、3個のトランジスタと1個の画素容量と、1個の発光素子ELとで構成されており、図5に示した本発明の実施形態にかかる画素回路を一般化したものである。映像信号の信号電位V sig 信号線SLから供給される。この信号電位V sig の電圧値によって、ドライブトランジスタTr d を駆動し、所望の明るさで発光素子ELを発光させる。この画像表示装置においては、この際にドライブトランジスタTr d の特性ばらつきが直接画質に影響するため、画素容量 s を利用して、補正期間中にこのばらつきを補正する動作を行う。この補正動作を行う際に、走査パルスWSと走査パルスDSの駆動波形を利用して、信号線SLから制御用の固定電位 st を画素回路に送り込む。通常の画像表示装置においては画像データ系の信号線と駆動制御系の信号線は分離されており、制御系の信号を入力する際には別な配線及び走査パルスを配置する。しかし、それによって画素回路内の素子数が増加すると、トランジスタ欠陥による歩留まり悪化や、一つの画素回路に必要とする面積が増える事から、物理的な解像度の低下等の悪影響が考えられるため、画素回路の素子数を極力少なくし、ドライブトランジスタTr d のばらつきを補正するためには、信号線SLから、画像データに対応した信号電位 pc 画素回路制御用の固定電位 st サンプリング時及び補正時に分けて送信する必要がある。 FIG. 12 shows an example of a pixel circuit (A) and a drive waveform (B) of an image display device in which a signal potential representing image data and a fixed potential for controlling a pixel circuit are mixed in a signal line . The pixel circuit shown in FIG. 5A includes three transistors , one pixel capacitor, and one light emitting element EL, and the pixel circuit according to the embodiment of the present invention shown in FIG. Is generalized. The signal potential V sig of the video signal is supplied from the signal line SL. The voltage value of the signal potential V sig, and drives the drive transistor Tr d, causes the light emitting element EL in desired brightness. In this image display device, since the characteristic variation of the drive transistor Tr d directly affects the image quality at this time, the pixel capacitance C s is used to correct this variation during the correction period. When performing this correction operation, a fixed potential V st for control is sent from the signal line SL to the pixel circuit using the drive waveforms of the scan pulse WS and the scan pulse DS. In conventional image display apparatus, image data system signal line and the drive control system signal lines of are separated, when inputting a signal of the control system will place another wiring and the scanning pulse. However, if the number of elements in the pixel circuit increases, the yield deteriorates due to transistor defects, and the area required for one pixel circuit increases. Therefore, adverse effects such as a decrease in physical resolution can be considered. the number of elements of the circuit to minimize, in order to correct the variation of the drive transistor Tr d from the signal line SL, and a signal potential V pc corresponding to the image data, the fixed potential V st for pixel circuit control, sampling It is necessary to transmit separately at the time of correction and time of correction.

この時、画素回路制御用の固定電圧 st は必ずしも画像データの信号電圧 pc と同一の範囲内にあるとは限らない。(B)の波形タイミングチャートの例のように、制御信号電圧 st 画像信号電圧 pc よりも高くなる場合が考えられ、且つ、V st はデータドライバICの定格電圧よりも高くなる場合もある。また、通常ドライバ出力は非表示期間には電圧不定(ハイインピーダンス)になるが、この画素回路の場合、 st pc はサンプリング期間と補正期間に分離され、その間の電圧はグランドレベルGNDに固定する事が必要となる場合がある。 At this time, the fixed voltage V st for controlling the pixel circuit is not necessarily in the same range as the signal voltage V pc of the image data. As examples of the waveform timing chart of (B), the control signal voltage V st, when higher than the image signal voltage V pc is considered, and, V st if higher than the rated voltage of the data driver IC There is also. The normal driver output is indefinite (high impedance) during the non-display period. In this pixel circuit, V st and V pc are separated into the sampling period and the correction period, and the voltage between them is at the ground level GND. It may be necessary to fix.

このような駆動波形の条件を満たすデータドライバIC3のブロック構成を図13に示す。四角の実線で囲んだ部分が高耐圧の出力回路部32であり、この中の回路だけを配線膜厚を厚くする等して高耐圧化すれば、画像信号生成回路部31は通常通りの耐圧及びプロセスで作製可能である。出力回路部32は電圧切り替え用のスイッチSW1,SW2を含んでいる。但し、スイッチSW1の制御信号及びスイッチSW2の制御信号は、スイッチのON/OFFを制御するロジック信号であるため、高耐圧化の必要は無い。 The block structure of satisfying the data driver IC3 of the driving waveform, shown in FIG. 13. A portion surrounded by a square solid line is a high withstand voltage output circuit unit 32. If only a circuit in this is increased by increasing the wiring film thickness, the image signal generation circuit unit 31 has a normal withstand voltage. And can be made by a process. The output circuit unit 32 includes voltage switching switches SW1 and SW2. However, since the control signal for the switch SW1 and the control signal for the switch SW2 are logic signals for controlling ON / OFF of the switch, there is no need to increase the breakdown voltage.

画像信号生成回路部31の出力端子31Bは、画像表示系電源電圧 pc を最大電圧とする出力電圧 pc1 pcn を出力する。この出力電圧は、スイッチSW1に送られ、画素回路制御用の固定電圧と切り替えられる。画素回路制御用の固定電圧は、制御系電源電圧 st の振幅を持つロジックパルスである。またスイッチSW1の出力は、スイッチSW2に送られる。このスイッチSW2では、 pc1 pcn st の切り替え時に出力端をGNDレベルに固定するため、信号かGNDかの選択を行う。その結果、最終出力端32Bには最終出力信号 sig として、制御系電源電圧を最大値とする st または画像表示系電源電圧を最大値とする pc1 pcn 、あるいはGNDレベルの電圧が出力される。 The output terminal 31B of the image signal generation circuit unit 31 outputs output voltages V pc1 to V pcn having the image display system power supply voltage V pc as a maximum voltage. This output voltage is sent to the switch SW1 and switched to a fixed voltage for controlling the pixel circuit. Fixed voltage for the pixel circuit control is a logic pulse having an amplitude of the control system power supply voltage V st. The output of the switch SW1 is sent to the switch SW2. This switch SW2 selects a signal or GND in order to fix the output terminal to the GND level when V pc1 to V pcn and V st are switched. As a result, as the final output signal V sig is the final output end 32B, control system power supply voltage maximum value to V st or image display system power supply voltage to the maximum value V pc1 ~ V pcn, or, GND level voltage Is output.

本発明にかかる表示装置は、図14に示すような薄膜デバイス構成を有する。本図は、絶縁性の基板に形成された画素の模式的な断面構造を表している。図示するように、画素は、複数の薄膜トランジタを含むトランジスター部(図では1個のTFTを例示)、保持容量などの画素容量及び有機EL素子などの発光部を含む。基板の上にTFTプロセスでトランジスター部や画素容量が形成され、その上に有機EL素子などの発光部が積層されている。その上に接着剤を介して透明な対向基板を貼り付けてフラットパネルとしている。 The display device according to the present invention has a thin film device configuration as shown in FIG. This figure shows a schematic cross-sectional structure of a pixel formed on an insulating substrate. As shown in the figure, the pixel includes a transistor portion (a single TFT is illustrated in the figure) including a plurality of thin film transistors, a pixel capacitor such as a storage capacitor, and a light emitting portion such as an organic EL element. A transistor portion and a pixel capacitor are formed on the substrate by a TFT process, and a light emitting portion such as an organic EL element is stacked thereon. A transparent counter substrate is pasted thereon via an adhesive to form a flat panel.

本発明にかかる表示装置は、図15に示すようにフラット型のモジュール形状のものを含む。例えば絶縁性の基板上に、有機EL素子、薄膜トランジスタ、薄膜容量等から成る画素をマトリックス状に集積形成した画素アレイ部を設ける、この画素アレイ部(画素マトリックス部)を囲むように接着剤を配し、ガラス等の対向基板を貼り付けて表示モジュールとする。この透明な対向基板には必要に応じて、カラーフィルタ、保護膜、遮光膜等を設けてももよい。表示モジュールには、外部から画素アレイ部への信号等を入出力するためのコネクタとして例えばFPC(フレキシブルプリントサーキット)を設けてもよい。 The display device according to the present invention includes a flat module-shaped display as shown in FIG. For example , a pixel array part in which pixels made up of organic EL elements, thin film transistors, thin film capacitors, etc. are integrated in a matrix is provided on an insulating substrate, and an adhesive is provided so as to surround the pixel array part (pixel matrix part). The display module is formed by attaching a counter substrate such as glass. This transparent counter substrate, if necessary, a color filter, a protective layer may be also provided with a light shielding film. For example, an FPC (flexible printed circuit) may be provided in the display module as a connector for inputting / outputting a signal to / from the pixel array unit from the outside.

以上説明した本発明における表示装置は、フラットパネル形状を有し、様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピューター、携帯電話、ビデオカメラなど、電子機器に入力された、若しくは、電子機器内で生成した映像信号を画像若しくは映像として表示するあらゆる分野の電子機器のディスプレイに適用することが可能である。以下この様な表示装置が適用された電子機器の例を示す。   The display device according to the present invention described above has a flat panel shape and is input to an electronic device such as a digital camera, a notebook personal computer, a mobile phone, or a video camera, or an electronic device. It is possible to apply to the display of the electronic device of all fields which display the image signal produced | generated in the inside as an image or an image | video. Examples of electronic devices to which such a display device is applied are shown below.

図16は本発明が適用されたテレビであり、フロントパネル12、フィルターガラス13等から構成される映像表示画面11を含み、本発明の表示装置をその映像表示画面11に用いることにより作製される。 FIG. 16 shows a television to which the present invention is applied, which includes a video display screen 11 including a front panel 12, a filter glass 13, and the like, and is manufactured by using the display device of the present invention for the video display screen 11. .

図17は本発明が適用されたデジタルカメラであり、上が正面図で下が背面図である。このデジタルカメラは、撮像レンズ、フラッシュ用の発光部15、表示部16、コントロールスイッチ、メニュースイッチ、シャッター19等を含み、本発明の表示装置をその表示部16に用いることにより作製される。 FIG. 17 shows a digital camera to which the present invention is applied, in which the top is a front view and the bottom is a back view. This digital camera includes an imaging lens, a light emitting unit 15 for flash, a display unit 16, a control switch, a menu switch, a shutter 19, and the like, and is manufactured by using the display device of the present invention for the display unit 16.

図18は本発明が適用されたノート型パーソナルコンピュータであり、本体20には文字等を入力するとき操作されるキーボード21を含み、本体カバーには画像を表示する表示部22を含み、本発明の表示装置をその表示部22に用いることにより作製される。 Figure 18 shows a notebook personal computer over the present invention is applied, the body 20 includes a keyboard 21 which is operated to input characters and the like, the body cover includes a display unit 22 for displaying an image, the It is manufactured by using the display device of the invention for the display portion 22 thereof.

図19は本発明が適用された携帯端末装置であり、左が開いた状態を表し、右が閉じた状態を表している。この携帯端末装置は、上側筐体23、下側筐体24、連結部(ここではヒンジ部)25、ディスプレイ26、サブディスプレイ27、ピクチャーライト28、カメラ29等を含み、本発明の表示装置をそのディスプレイ26やサブディスプレイ27に用いることにより作製される。 FIG. 19 shows a mobile terminal device to which the present invention is applied. The left side shows an open state and the right side shows a closed state. The portable terminal device includes an upper housing 23, a lower housing 24, a connecting portion (here, a hinge portion) 25, a display 26, a sub-display 27, a picture light 28, a camera 29, and the like, and includes the display device of the present invention. The display 26 and the sub-display 27 are used.

図20は本発明が適用されたビデオカメラであり、本体部30、前方を向いた側面に被写体撮影用のレンズ34、撮影時のスタート/ストップスイッチ35、モニター36等を含み、本発明の表示装置をそのモニター36に用いることにより作製される。   FIG. 20 shows a video camera to which the present invention is applied. The video camera includes a main body 30, a lens 34 for photographing a subject, a start / stop switch 35 at the time of photographing, a monitor 36, etc. on the side facing forward. It is manufactured by using the device for its monitor 36.

参考例にかかる表示装置を示すブロック図である。It is a block diagram which shows the display apparatus concerning a reference example. 図1に示した表示装置から取り出した画素回路を示す模式図である。It is a schematic diagram which shows the pixel circuit taken out from the display apparatus shown in FIG. 図1及び図2に示した表示装置の動作説明に供するタイミングチャートである。3 is a timing chart for explaining the operation of the display device shown in FIGS. 1 and 2. 本発明にかかる表示装置の全体構成を示すブロック図である。1 is a block diagram showing an overall configuration of a display device according to the present invention. 本発明にかかる表示装置に含まれる画素回路の構成を示すブロック図である。It is a block diagram which shows the structure of the pixel circuit contained in the display apparatus concerning this invention. 図5に示した表示装置から切り出した画素回路を示す模式図である。FIG. 6 is a schematic diagram illustrating a pixel circuit cut out from the display device illustrated in FIG. 5. 図4及び図5に示した本発明にかかる表示装置の動作説明に供するタイミングチャートである。6 is a timing chart for explaining the operation of the display device according to the present invention shown in FIGS. 4 and 5. 同じく動作説明に供する回路図である。It is a circuit diagram similarly used for operation | movement description. 同じく動作説明に供するグラフである。It is a graph similarly provided for operation explanation. 同じく動作説明に供する回路図である。It is a circuit diagram similarly used for operation | movement description. 同じく動作説明に供するグラフである。It is a graph similarly provided for operation explanation. 本発明にかかるデータドライバの説明に供する模式図である。It is a schematic diagram with which it uses for description of the data driver concerning this invention. 本発明にかかるデータドライバの構成例を示す回路図である。It is a circuit diagram which shows the structural example of the data driver concerning this invention. 本発明にかかる表示装置のデバイス構成を示す断面図である。It is sectional drawing which shows the device structure of the display apparatus concerning this invention. 本発明にかかる表示装置のモジュール構成を示す平面図である。It is a top view which shows the module structure of the display apparatus concerning this invention. 本発明にかかる表示装置を備えたテレビジョンセットを示す斜視図である。It is a perspective view which shows the television set provided with the display apparatus concerning this invention. 本発明にかかる表示装置を備えたデジタルスチルカメラを示す斜視図である。It is a perspective view which shows the digital still camera provided with the display apparatus concerning this invention. 本発明にかかる表示装置を備えたノート型パーソナルコンピューターを示す斜視図である。1 is a perspective view illustrating a notebook personal computer including a display device according to the present invention. 本発明にかかる表示装置を備えた携帯端末装置を示す模式図である。It is a schematic diagram which shows the portable terminal device provided with the display apparatus concerning this invention. 本発明にかかる表示装置を備えたビデオカメラを示す斜視図である。It is a perspective view which shows the video camera provided with the display apparatus concerning this invention.

1・・・画素アレイ、2・・・画素回路、3・・・水平セレクタ(ドライバIC)、4・・・ライトスキャナ、5・・・ドライブスキャナ、Tr 1 ・・・サンプリングトランジスタ、Tr 4 ・・・スイッチングトランジスタ、Tr d ・・・ドライブトランジスタ、 s ・・・画素容量、EL・・・発光素子 1 ... pixel array, 2 ... pixel circuit, 3 ... horizontal selector (driver IC), 4 ... write scanner, 5 ... drive scanner, Tr 1 ... sampling transistor, Tr 4 · ..Switching transistors, Tr d ... Drive transistors, C s .. pixel capacitance, EL.

Claims (11)

発光素子及び画素容量、並びに、電界効果トランジスタから成る、サンプリングトランジスタ、ドライブトランジスタ及びスイッチングトランジスタを含み、A sampling transistor, a drive transistor, and a switching transistor, each including a light emitting element and a pixel capacitor, and a field effect transistor;
ドライブトランジスタにあっては、ゲートはサンプリングトランジスタのソース及びドレインの一方と画素容量の一端とに接続されており、ソース及びドレインの一方は画素容量の他端と発光素子とに接続されており、In the drive transistor, the gate is connected to one of the source and drain of the sampling transistor and one end of the pixel capacitor, and one of the source and drain is connected to the other end of the pixel capacitor and the light emitting element,
スイッチングトランジスタにあっては、ソース及びドレインの一方はドライブトランジスタのソース及びドレインの他方に接続されており、ソース及びドレインの他方は電源に接続されている画素回路の駆動方法であって、In the switching transistor, one of the source and the drain is connected to the other of the source and the drain of the drive transistor, and the other of the source and the drain is connected to a power source.
スイッチングトランジスタが非導通状態であり、サンプリングトランジスタが導通状態である状態で、サンプリングトランジスタのソース及びドレインの他方からドライブトランジスタのゲートに印加する電位を高電位の第1固定電位から低電位の第2固定電位に切り替え、以て、画素容量を介したカップリングによってドライブトランジスタのゲートとソース及びドレインの一方との間の電圧がドライブトランジスタの閾電圧を超えるようにした後、In a state where the switching transistor is non-conductive and the sampling transistor is conductive, the potential applied to the gate of the drive transistor from the other of the source and drain of the sampling transistor is changed from the first fixed potential of high potential to the second potential of low potential. After switching to a fixed potential, so that the voltage between the gate of the drive transistor and one of the source and drain exceeds the threshold voltage of the drive transistor by coupling through the pixel capacitance,
スイッチングトランジスタを導通状態としてドライブトランジスタのソース及びドレインの他方を電源に接続することによって、ドライブトランジスタのソース及びドレインの一方の電位を、第2固定電位からドライブトランジスタの閾電圧を減じた電位に向かって近づける工程を備えている画素回路の駆動方法。By connecting the other of the source and drain of the drive transistor to the power supply with the switching transistor in a conductive state, the potential of one of the source and drain of the drive transistor is set to a potential obtained by subtracting the threshold voltage of the drive transistor from the second fixed potential. A method for driving a pixel circuit, which includes a step of bringing the pixel closer together.
前記工程の後、導通状態であるサンプリングトランジスタを介して、サンプリングトランジスタのソース及びドレインの他方からドライブトランジスタのゲートに信号電位を印加する請求項1に記載の画素回路の駆動方法。2. The pixel circuit driving method according to claim 1, wherein after the step, a signal potential is applied to the gate of the drive transistor from the other of the source and drain of the sampling transistor through the sampling transistor in a conductive state. ドライブトランジスタのゲートに信号電位を印加しているときに、導通状態であるスイッチングトランジスタによってソース及びドレインの他方が電源に接続されたドライブトランジスタに電流が流れ、ドライブトランジスタのソース及びドレインの一方の電位が変化する請求項2に記載の画素回路の駆動方法。When a signal potential is applied to the gate of the drive transistor, a current flows through the drive transistor having the other of the source and drain connected to the power source by the conductive switching transistor, and the potential of one of the source and drain of the drive transistor The driving method of the pixel circuit according to claim 2, wherein the voltage changes. ドライブトランジスタのゲートに信号電位を印加した後、サンプリングトランジスタを非導通状態とすることによって、画素容量に保持されたドライブトランジスタのゲートとソース及びドレインの一方との間の電圧の値に応じた電流が、導通状態であるスイッチングトランジスタによってソース及びドレインの他方が電源に接続されたドライブトランジスタを介して発光素子に流れ、発光素子が発光する請求項2に記載の画素回路の駆動方法。After applying a signal potential to the gate of the drive transistor, the sampling transistor is turned off, and a current corresponding to the value of the voltage between the gate of the drive transistor held in the pixel capacitor and one of the source and drain 3. The pixel circuit driving method according to claim 2, wherein the light-emitting element emits light by flowing into the light-emitting element through a drive transistor in which the other of the source and the drain is connected to a power source by the switching transistor in a conductive state. 発光素子及び画素容量、並びに、電界効果トランジスタから成る、サンプリングトランジスタ、ドライブトランジスタ及びスイッチングトランジスタを含み、A sampling transistor, a drive transistor, and a switching transistor, each including a light emitting element and a pixel capacitor, and a field effect transistor;
ドライブトランジスタにあっては、ゲートはサンプリングトランジスタのソース及びドレインの一方と画素容量の一端とに接続されており、ソース及びドレインの一方は画素容量の他端と発光素子とに接続されており、In the drive transistor, the gate is connected to one of the source and drain of the sampling transistor and one end of the pixel capacitor, and one of the source and drain is connected to the other end of the pixel capacitor and the light emitting element,
スイッチングトランジスタにあっては、ソース及びドレインの一方はドライブトランジスタのソース及びドレインの他方に接続されており、ソース及びドレインの他方は電源に接続されている画素回路であって、In the switching transistor, one of the source and the drain is connected to the other of the source and the drain of the drive transistor, and the other of the source and the drain is a pixel circuit connected to a power source,
スイッチングトランジスタが非導通状態であり、サンプリングトランジスタが導通状態である状態で、サンプリングトランジスタのソース及びドレインの他方からドライブトランジスタのゲートに印加される電位が高電位の第1固定電位から低電位の第2固定電位に切り替えられ、画素容量を介したカップリングによってドライブトランジスタのゲートとソース及びドレインの一方との間の電圧がドライブトランジスタの閾電圧を超えるようにされた後、In a state where the switching transistor is non-conductive and the sampling transistor is conductive, the potential applied to the gate of the drive transistor from the other of the source and drain of the sampling transistor is changed from a first fixed potential having a high potential to a first potential having a low potential. After the voltage between the gate of the drive transistor and one of the source and drain exceeds the threshold voltage of the drive transistor by being switched to 2 fixed potential and coupled through the pixel capacitance,
スイッチングトランジスタが導通状態とされドライブトランジスタのソース及びドレインの他方が電源に接続されることによって、ドライブトランジスタのソース及びドレインの一方の電位が、第2固定電位からドライブトランジスタの閾電圧を減じた電位に向かって近づけられる画素回路。When the switching transistor is turned on and the other of the source and drain of the drive transistor is connected to the power supply, the potential of one of the source and drain of the drive transistor is a potential obtained by subtracting the threshold voltage of the drive transistor from the second fixed potential. Pixel circuit that can be approached toward
行列状に配された画素を備えており、It has pixels arranged in a matrix,
各画素は、発光素子及び画素容量、並びに、電界効果トランジスタから成る、サンプリングトランジスタ、ドライブトランジスタ及びスイッチングトランジスタを含み、Each pixel includes a light emitting element, a pixel capacitor, and a field effect transistor, a sampling transistor, a drive transistor, and a switching transistor,
ドライブトランジスタにあっては、ゲートはサンプリングトランジスタのソース及びドレインの一方と画素容量の一端とに接続されており、ソース及びドレインの一方は画素容量の他端と発光素子とに接続されており、In the drive transistor, the gate is connected to one of the source and drain of the sampling transistor and one end of the pixel capacitor, and one of the source and drain is connected to the other end of the pixel capacitor and the light emitting element,
スイッチングトランジスタにあっては、ソース及びドレインの一方はドライブトランジスタのソース及びドレインの他方に接続されており、ソース及びドレインの他方は電源に接続されている表示装置の駆動方法であって、In the switching transistor, one of the source and the drain is connected to the other of the source and the drain of the drive transistor, and the other of the source and the drain is connected to a power source.
スイッチングトランジスタが非導通状態であり、サンプリングトランジスタが導通状態である状態で、サンプリングトランジスタのソース及びドレインの他方からドライブトランジスタのゲートに印加する電位を高電位の第1固定電位から低電位の第2固定電位に切り替え、以て、画素容量を介したカップリングによってドライブトランジスタのゲートとソース及びドレインの一方との間の電圧がドライブトランジスタの閾電圧を超えるようにした後、In a state where the switching transistor is non-conductive and the sampling transistor is conductive, the potential applied to the gate of the drive transistor from the other of the source and drain of the sampling transistor is changed from the first fixed potential of high potential to the second potential of low potential. After switching to a fixed potential, so that the voltage between the gate of the drive transistor and one of the source and drain exceeds the threshold voltage of the drive transistor by coupling through the pixel capacitance,
スイッチングトランジスタを導通状態としてドライブトランジスタのソース及びドレインの他方を電源に接続することによって、ドライブトランジスタのソース及びドレインの一方の電位を、第2固定電位からドライブトランジスタの閾電圧を減じた電位に向かって近づける工程を備えている表示装置の駆動方法。By connecting the other of the source and drain of the drive transistor to the power supply with the switching transistor in a conductive state, the potential of one of the source and drain of the drive transistor is set to a potential obtained by subtracting the threshold voltage of the drive transistor from the second fixed potential. A method for driving a display device, which includes a step of bringing them closer together.
前記工程の後、導通状態であるサンプリングトランジスタを介して、サンプリングトランジスタのソース及びドレインの他方からドライブトランジスタのゲートに信号電位を印加する請求項6に記載の表示装置の駆動方法。The method for driving a display device according to claim 6, wherein after the step, a signal potential is applied from the other of the source and drain of the sampling transistor to the gate of the drive transistor through the sampling transistor in a conductive state. ドライブトランジスタのゲートに信号電位を印加しているときに、導通状態であるスイッチングトランジスタによってソース及びドレインの他方が電源に接続されたドライブトランジスタに電流が流れ、ドライブトランジスタのソース及びドレインの一方の電位が変化する請求項7に記載の表示装置の駆動方法。When a signal potential is applied to the gate of the drive transistor, a current flows through the drive transistor having the other of the source and drain connected to the power source by the conductive switching transistor, and the potential of one of the source and drain of the drive transistor The method for driving a display device according to claim 7, wherein the voltage changes. ドライブトランジスタのゲートに信号電位を印加した後、サンプリングトランジスタを非導通状態とすることによって、画素容量に保持されたドライブトランジスタのゲートとソース及びドレインの一方との間の電圧の値に応じた電流が、導通状態であるスイッチングトランジスタによってソース及びドレインの他方が電源に接続されたドライブトランジスタを介して発光素子に流れ、発光素子が発光する請求項7に記載の表示装置の駆動方法。After applying a signal potential to the gate of the drive transistor, the sampling transistor is turned off, and a current corresponding to the value of the voltage between the gate of the drive transistor held in the pixel capacitor and one of the source and drain The display device driving method according to claim 7, wherein the light-emitting element emits light by flowing into the light-emitting element through a drive transistor in which the other of the source and the drain is connected to the power source by the conductive switching transistor. 行列状に配された画素を備えており、It has pixels arranged in a matrix,
各画素は、発光素子及び画素容量、並びに、電界効果トランジスタから成る、サンプリングトランジスタ、ドライブトランジスタ及びスイッチングトランジスタを含み、Each pixel includes a light emitting element, a pixel capacitor, and a field effect transistor, a sampling transistor, a drive transistor, and a switching transistor,
ドライブトランジスタにあっては、ゲートはサンプリングトランジスタのソース及びドレインの一方と画素容量の一端とに接続されており、ソース及びドレインの一方は画素容量の他端と発光素子とに接続されており、In the drive transistor, the gate is connected to one of the source and drain of the sampling transistor and one end of the pixel capacitor, and one of the source and drain is connected to the other end of the pixel capacitor and the light emitting element,
スイッチングトランジスタにあっては、ソース及びドレインの一方はドライブトランジスタのソース及びドレインの他方に接続されており、ソース及びドレインの他方は電源に接続されている表示装置であって、In the switching transistor, one of the source and the drain is connected to the other of the source and the drain of the drive transistor, and the other of the source and the drain is connected to a power source,
スイッチングトランジスタが非導通状態であり、サンプリングトランジスタが導通状態である状態で、サンプリングトランジスタのソース及びドレインの他方からドライブトランジスタのゲートに印加される電位が高電位の第1固定電位から低電位の第2固定電位に切り替えられ、画素容量を介したカップリングによってドライブトランジスタのゲートとソース及びドレインの一方との間の電圧がドライブトランジスタの閾電圧を超えるようにされた後、In a state where the switching transistor is non-conductive and the sampling transistor is conductive, the potential applied to the gate of the drive transistor from the other of the source and drain of the sampling transistor is changed from a first fixed potential having a high potential to a first potential having a low potential. After the voltage between the gate of the drive transistor and one of the source and drain exceeds the threshold voltage of the drive transistor by being switched to 2 fixed potential and coupled through the pixel capacitance,
スイッチングトランジスタが導通状態とされドライブトランジスタのソース及びドレインの他方が電源に接続されることによって、ドライブトランジスタのソース及びドレインの一方の電位が、第2固定電位からドライブトランジスタの閾電圧を減じた電位に向かって近づけられる表示装置。When the switching transistor is turned on and the other of the source and drain of the drive transistor is connected to the power supply, the potential of one of the source and drain of the drive transistor is a potential obtained by subtracting the threshold voltage of the drive transistor from the second fixed potential. A display device that can be brought closer to the screen.
請求項10に記載の表示装置を備えた電子機器。An electronic apparatus comprising the display device according to claim 10.
JP2006307352A 2005-11-14 2006-11-14 Pixel circuit, driving method of pixel circuit, display device, driving method of display device, and electronic device Expired - Fee Related JP4636006B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006307352A JP4636006B2 (en) 2005-11-14 2006-11-14 Pixel circuit, driving method of pixel circuit, display device, driving method of display device, and electronic device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005328337 2005-11-14
JP2006307352A JP4636006B2 (en) 2005-11-14 2006-11-14 Pixel circuit, driving method of pixel circuit, display device, driving method of display device, and electronic device

Publications (3)

Publication Number Publication Date
JP2007156460A JP2007156460A (en) 2007-06-21
JP2007156460A5 true JP2007156460A5 (en) 2009-12-03
JP4636006B2 JP4636006B2 (en) 2011-02-23

Family

ID=38240828

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006307352A Expired - Fee Related JP4636006B2 (en) 2005-11-14 2006-11-14 Pixel circuit, driving method of pixel circuit, display device, driving method of display device, and electronic device

Country Status (1)

Country Link
JP (1) JP4636006B2 (en)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4923527B2 (en) * 2005-11-14 2012-04-25 ソニー株式会社 Display device and driving method thereof
JP4600780B2 (en) * 2007-01-15 2010-12-15 ソニー株式会社 Display device and driving method thereof
JP2008191296A (en) 2007-02-02 2008-08-21 Sony Corp Display device, driving method of display device and electronic equipment
JP2009020483A (en) 2007-06-13 2009-01-29 Sharp Corp Hologram element, hologram element fabricating apparatus, hologram element fabricating method, deflection optical unit, information recording apparatus, and information reproducing apparatus
JP2009008874A (en) * 2007-06-28 2009-01-15 Sony Corp Display device and method of driving the same
JP5119889B2 (en) * 2007-11-26 2013-01-16 ソニー株式会社 Display device, driving method thereof, and electronic apparatus
JP4438869B2 (en) 2008-02-04 2010-03-24 ソニー株式会社 Display device, driving method thereof, and electronic apparatus
JP4957713B2 (en) 2008-12-08 2012-06-20 ソニー株式会社 Driving method of organic electroluminescence display device
JP5305105B2 (en) * 2009-11-11 2013-10-02 ソニー株式会社 Display device, driving method thereof, and electronic apparatus
KR101452655B1 (en) * 2010-07-12 2014-10-22 샤프 가부시키가이샤 Display device and method for driving same
JP5721736B2 (en) 2010-10-21 2015-05-20 シャープ株式会社 Display device and driving method thereof
CN114267296B (en) * 2021-11-24 2022-11-22 青岛维信诺电子有限公司 Pixel circuit, working method thereof, display panel and display device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3613253B2 (en) * 2002-03-14 2005-01-26 日本電気株式会社 Current control element drive circuit and image display device
JP3750616B2 (en) * 2002-03-05 2006-03-01 日本電気株式会社 Image display device and control method used for the image display device
US7612749B2 (en) * 2003-03-04 2009-11-03 Chi Mei Optoelectronics Corporation Driving circuits for displays
JP3772889B2 (en) * 2003-05-19 2006-05-10 セイコーエプソン株式会社 Electro-optical device and driving device thereof
TWI286654B (en) * 2003-11-13 2007-09-11 Hannstar Display Corp Pixel structure in a matrix display and driving method thereof
JP2005189387A (en) * 2003-12-25 2005-07-14 Sony Corp Display device, and method for driving display device
JP4103850B2 (en) * 2004-06-02 2008-06-18 ソニー株式会社 Pixel circuit, active matrix device, and display device
CA2490858A1 (en) * 2004-12-07 2006-06-07 Ignis Innovation Inc. Driving method for compensated voltage-programming of amoled displays
JP4923410B2 (en) * 2005-02-02 2012-04-25 ソニー株式会社 Pixel circuit and display device
JP4923527B2 (en) * 2005-11-14 2012-04-25 ソニー株式会社 Display device and driving method thereof

Similar Documents

Publication Publication Date Title
JP4636006B2 (en) Pixel circuit, driving method of pixel circuit, display device, driving method of display device, and electronic device
JP4470960B2 (en) Display device, driving method thereof, and electronic apparatus
JP2007156460A5 (en)
US8089429B2 (en) Display apparatus and drive method therefor, and electronic equipment
JP4923527B2 (en) Display device and driving method thereof
US8237639B2 (en) Image display device
JP4300490B2 (en) Display device, driving method thereof, and electronic apparatus
KR101498571B1 (en) Display, method for driving display, electronic apparatus
TWI384446B (en) Display apparatus and electronic device
US20070115225A1 (en) Display apparatus and driving method thereof
US8300038B2 (en) Display apparatus, display-apparatus driving method and electronic instrument
US20090179838A1 (en) Display apparatus, driving method thereof and electronic instrument
TWI402802B (en) Display device, method for driving the same, and electronic apparatus
JP2008287141A (en) Display device, its driving method, and electronic equipment
JP4534169B2 (en) Display device, driving method thereof, and electronic apparatus
CN101140730A (en) Display apparatus and electronic device
KR20080084604A (en) Display device and electronic apparatus
JP2008241782A (en) Display device and driving method thereof and electronic equipment
JP5152094B2 (en) Pixel circuit, pixel circuit driving method, display device, and display device driving method
JP4534170B2 (en) Display device, driving method thereof, and electronic apparatus
JP2008286905A (en) Display device, driving method thereof, and electronic apparatus
JP2009080367A (en) Display device, its driving method, and electronic equipment
KR20130027421A (en) Pixel circuit, display panel, display unit, and electronic system
JP2008203658A (en) Display device and electronic equipment
JP2008287140A (en) Display device and electronic equipment