JP3613253B2 - Current control element drive circuit and image display device - Google Patents

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    • G09G2300/0847Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor being a dynamic memory without any storage capacitor, i.e. with use of parasitic capacitances as storage elements

Description

【0001】
【発明の属する技術分野】
この発明は、有機EL(Electro Luminescence) 素子等の電流制御素子を発光させるための電流制御素子の駆動回路及びこれを用いた画像表示装置に関する。
【0002】
【従来の技術】
有機ELディスプレイ等のように、電流制御によって駆動される発光素子(電流制御素子)の駆動回路を、平面状に多数配置して形成されている画像表示装置では、各電流制御素子に流れる電流の制御は、駆動回路において、駆動トランジスタのゲート−ソース間の保持容量に対して、信号線から選択ゲートトランジスタを介して、電流制御素子の表示輝度に応じた電流が流れるようにプログラムされた信号電荷を書き込んで、その信号電荷を表示期間中、保持することによって行われる。
【0003】
図15は、第1の従来例の電流制御素子の駆動回路の構成を示したものであって、特開平8−234683号公報に開示されているものである。
この従来例の電流制御素子の駆動回路は、図15に示すように、電源線11と接地線12と信号線13との間に接続された、選択ゲートトランジスタ14と、保持容量15と、駆動トランジスタ16と、電流制御素子17と、寄生容量18とからなっている。
選択ゲートトランジスタ14は、Nチャネル電界効果トランジスタからなり、ゲート電極を選択線(不図示)に接続され、ドレイン電極を信号線13に接続され、ソース電極を駆動トランジスタ16のゲート電極に接続されている。保持容量15は、駆動トランジスタ16のゲート電極と電源線11との間に接続されている。駆動トランジスタ16は、Pチャネル電界効果トランジスタからなり、ゲート電極を選択ゲートトランジスタ14のソース電極と保持容量15の一端に接続され、ソース電極を電源線11に接続され、ドレイン電極を電流制御素子17のアノードに接続されている。電流制御素子17は、駆動トランジスタ16のドレイン電極と接地線12との間に接続され、駆動トランジスタ16の電流ILに応じた輝度で発光する。寄生容量18は、電流制御素子17の両端の寄生容量である。
【0004】
図15に示された従来の電流制御素子の駆動回路では、選択期間中に、選択ゲートドライバ(不図示)からロウ(行)方向に出力された選択信号が、選択された行の各駆動回路の選択ゲートトランジスタ14のゲート電極に与えられて、該当する行の選択ゲートトランジスタ14が導通状態になることによって、駆動ドライバ(不図示)からカラム(列)方向に出力された信号電圧VDATAが、選択された信号線13を経て、駆動トランジスタ16のゲート−ソース間に印加される。
駆動回路が選択期間から非選択期間に切り替えられると、選択ゲートトランジスタ14が導通状態から非導通状態になる。このとき、駆動トランジスタ16のゲート−ソース間電圧VGSは、保持容量15によって保持されているため、非選択期間(保持期間)中も、駆動トランジスタ16は、書き込まれた信号電圧に応じた電流IDSを、電流制御素子17に供給し続ける。
【0005】
図16は、駆動トランジスタの特性がばらついているときのIDS−VGS特性を示したものである。駆動トランジスタのIDS−VGS特性は、個々のトランジスタによってばらつきがあり、特にしきい値のばらつきが大きい。そのため、駆動トランジスタのゲート−ソース間電圧VGSとして、同一の信号電圧VDATAが与えられた場合でも、駆動トランジスタの出力電流IDSは、個々のトランジスタによって、IL1,IL2又はIL3のようにばらつく。
ドレイン−ソース間電流IDSは、そのまま電流制御素子17に流れるため、各駆動回路に同じ信号電圧VDATAを入力しても、電流制御素子17に流れる電流にばらつきが生じることになる。
さらに、非選択期間中も、駆動トランジスタ16のゲート−ソース間電圧VGSは、保持容量15によって保持されるため、信号電圧VDATAが同じ場合でも、駆動トランジスタ16のばらつきに基づいて、駆動回路によって異なる電流が電流制御素子17に流れ続ける。
このため、同一信号電圧を書き込んでも、各電流制御素子の発光輝度にばらつきが発生するという問題があった。
【0006】
このような、駆動トランジスタのしきい値ばらつきによって生じる駆動電流のばらつきを防止するための方法として、下記の文献に記載されたものが提案されている。
SID’ 99,pp.11−14 ; A Polysilicon Active Matrix Organic Light Emitting Diode Display with Integrated Drivers, R.dawson et al
【0007】
図17は、第2の従来例の電流制御素子の駆動回路の構成を示したものである。この従来例の電流制御素子の駆動回路は、図17に示すように、電源線11と接地線12と信号線13との間に接続された、選択ゲートトランジスタ14Aと、保持容量15と、駆動トランジスタ16と、電流制御素子17と、寄生容量18と、デカップリング容量19と、スイッチングトランジスタ20,21とからなっている。
選択ゲートトランジスタ14Aは、Pチャネル電界効果トランジスタからなり、ゲート電極を選択線(不図示)に接続され、ソース電極を信号線13に接続され、ドレイン電極をデカップリング容量19の一端に接続されている。保持容量15は、駆動トランジスタ16のゲート電極と電源線11との間に接続されている。駆動トランジスタ16は、Pチャネル電界効果トランジスタからなり、ゲート電極をデカップリング容量19の他端と保持容量15の一端に接続され、ソース電極を電源線11に接続され、ドレイン電極をスイッチングトランジスタ21のソース電極に接続されている。
【0008】
電流制御素子17は、スイッチングトランジスタ21のドレイン電極と接地線12との間に接続されていて、駆動トランジスタ16の電流に応じた輝度で発光する。寄生容量18は、電流制御素子17の両端の寄生容量である。デカップリング容量19は、選択ゲートトランジスタ14Aのドレイン電極と駆動トランジスタ16のゲート電極間に接続されていて、これらの間を直流的に分離する。スイッチトランジスタ20は、Pチャネル電界効果トランジスタからなり、ゲート電極をリセット線(不図示)に接続され、ソース電極を駆動トランジスタ16のゲート電極に接続され、ドレイン電極を駆動トランジスタ16のドレイン電極に接続されている。スイッチングトランジスタ21は、Pチャネル電界効果トランジスタからなり、ゲート電極をリセット線に接続され、ソース電極を駆動トランジスタ16のドレイン電極に接続され、ドレイン電極を電流制御素子17の一端に接続されている。
【0009】
図18は、第2の従来の電流制御素子の駆動回路の動作を説明するタイミングチャートである。
以下、図17,図18を用いて、第2の従来例の電流制御素子の駆動回路の動作を説明する。
この従来例の電流制御素子の駆動回路では、選択期間が始まる前に、電流制御素子17の寄生容量18を放電し、駆動トランジスタ16のドレイン電圧VDを接地線電位にしておく必要がある。また、信号線13の電圧を電源線11の電圧VDDにしておく。
選択期間が開始されたとき、ロウ方向の選択信号を選択線に与えることによって、選択ゲートトランジスタ14Aをオンにし、リセットドライバ(不図示)からリセット信号をリセット線に与えることによって、スイッチングトランジスタ20をオンにし、スイッチングトランジスタ21をオフにすると、駆動トランジスタ16のゲート電極とドレイン電極とを電気的に接続した状態で、保持容量15に蓄積された電荷の放電が開始される。この状態で、充分、時間が経過すると、駆動トランジスタ16のゲート電圧VGがしきい値VTまで降下する。その後、スイッチングトランジスタ20をオフにして、駆動トランジスタ16のゲート電極をフローティングにする。
【0010】
次に、信号線13からの入力電圧が、電源線11の電圧VDDから書き込み電圧VDATAに切り替えられると、駆動トランジスタ16のゲート−ドレイン間電圧VGSは、デカップリング容量19の容量値CDと、保持容量15の容量値CSとの容量分割によって、下式で与えられるようになる。
トランジスタのドレイン−ソース間電流値は、一般に、(VGS−VT)の関数で表されるが、上式からわかるように、(VGS−VT)がVDATAで決まるので、駆動トランジスタ16のしきい値にばらつきがあっても、それが補正される。
【0011】
しかしながら、この従来例では、1画素に対して4個のトランジスタが必要になるだけでなく、保持容量のほかに、デカップリング容量が必要になる。
従って、画素の開口率が低下して、製造プロセス的にも困難になるという問題がある。
また、デカッップリング容量CDの値が小さいと、書き込み電圧VDATAをより大きくしなければならないので、CD>CSにすることが望ましいが、そのためには、デカッップリング容量CDを形成するためのチップ面積が大きくなるという問題もある。
さらに、選択期間前における電流制御素子の寄生容量の放電に時間がかかり、寄生容量放電の操作が複雑になるという欠点も持っている。
【0012】
【発明が解決しようとする課題】
この発明は上述の事情に鑑みてなされたものであって、最小限の素子構成で、駆動トランジスタのしきい値ばらつきを補正することが可能な、電流制御素子の駆動回路及び画像表示装置を提供することを目的としている。
【0013】
【課題を解決するための手段】
上記課題を解決するために、請求項1記載の発明は電流制御素子の駆動回路に係り、第1の電源線と第2の電源線との間に直列に接続された駆動トランジスタと電流制御素子と、上記駆動トランジスタと電流制御素子の接続点と上記駆動トランジスタのゲート電極との間に接続された保持容量と、信号線と上記駆動トランジスタのゲート電極との間に接続された選択ゲートトランジスタとを備え、駆動回路の選択期間に上記選択ゲートトランジスタをオンにし、上記選択期間の初期に、上記信号線にリセット信号電圧からなる第1の信号電圧を入力して上記保持容量及び上記電流制御素子の寄生容量に蓄積されている電荷をリセットし、次に、上記信号線から、最初の状態で上記保持容量に配分される電圧が上記駆動トランジスタのしきい値電圧より大きく、上記寄生容量に配分される電圧が上記制御電流素子の立ち上がり電圧より小さい第2の信号電圧を入力し、その後、上記保持容量に書き込まれた信号電荷が上記駆動トランジスタを経て上記寄生容量に放電して上記駆動トランジスタの電流が停止したのち、上記信号線から上記第2の信号電圧より大きい第3の信号電圧を入力して上記保持容量に上記駆動トランジスタのしきい値電圧より大きい電圧を保持し、上記駆動回路の非選択期間に上記選択ゲートトランジスタをオフにして、上記駆動トランジスタを経て上記電流制御素子に電流を流すことを特徴としている。
【0014】
また、請求項2記載の発明は、請求項1記載の電流制御素子の駆動回路に係り、上記選択期間の初期に、上記信号線に高電圧を入力して上記駆動トランジスタをオンにするとともに、上記第1の電源線をリセット信号電圧とすることによって上記電流制御素子の寄生容量に蓄積されている電荷をリセットした後、上記信号線の電位をリセット信号電圧からなる第1の信号電圧として上記保持容量の電荷を放電してから上記第1の電源線の電圧をもとの電源線電圧に戻すことを特徴としている。
【0015】
また、請求項3記載の発明は、請求項1又は2記載の電流制御素子の駆動回路に係り、上記リセット信号電圧が、上記第2の電源線の電圧であることを特徴としている。
【0016】
また、請求項4記載の発明は、請求項1乃至3のいずれか一記載の電流制御素子の駆動回路に係り、上記選択ゲートトランジスタと駆動トランジスタとが、Nチャネル電界効果トランジスタからなることを特徴としている。
【0017】
また、請求項5記載の発明は、請求項1乃至3のいずれか一記載の電流制御素子の駆動回路に係り、上記選択ゲートトランジスタと駆動トランジスタとが、Pチャネル電界効果トランジスタからなることを特徴としている。
【0018】
また、請求項6記載の発明は、請求項1記載の電流制御素子の駆動回路に係り、上記第1の電源線又は第2の電源線と上記駆動トランジスタのソースとの間にスイッチングトランジスタを備え、上記駆動回路の非選択期間に、又は選択期間の初期に前記信号線の電圧を0にして、上記スイッチングトランジスタをオンにすることによって、上記保持容量及び上記電流制御素子の寄生容量に蓄積されている電荷をリセットすることを特徴としている。
【0019】
また、請求項7記載の発明は、請求項1記載の電流制御素子の駆動回路に係り、上記第1の電源線又は第2の電源線と上記駆動トランジスタのゲートとの間にスイッチングトランジスタを備え、上記駆動回路の非選択期間に、上記スイッチングトランジスタをオンにすることによって、上記保持容量及び上記電流制御素子の寄生容量に蓄積されている電荷をリセットすることを特徴としている。
【0020】
また、請求項8記載の発明は、請求項6又は7記載の電流制御素子の駆動回路に係り、上記選択ゲートトランジスタと駆動トランジスタとスイッチングトランジスタとが、Nチャネル電界効果トランジスタからなることを特徴としている。
【0021】
また、請求項9記載の発明は、請求項6又は7記載の電流制御素子の駆動回路に係り、上記選択ゲートトランジスタと駆動トランジスタとスイッチングトランジスタとが、Pチャネル電界効果トランジスタからなることを特徴としている。
【0022】
また、請求項10記載の発明は、画像表示装置に係り、請求項1乃至9のいずれか一記載の電流制御素子の駆動回路を複数個平面状に配列して、行方向と列方向とに駆動可能なように構成してなることを特徴としている。
【0023】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行う。
◇第1実施例
図1は、本発明の第1実施例である電流制御素子の駆動回路の構成を示す回路図、図2は、本実施例の電流制御素子の駆動回路の動作を説明するタイミングチャート、図3は、本実施例における駆動トランジスタのIDS−VGS特性を示す図、図4は、本実施例における電流制御素子のIL−VL特性を示す図、図5は、駆動トランジスタの特性がばらついているときのIDS−VGS特性を示す図、図6は、駆動トランジスタの特性がばらついているときのVGSの過渡特性を示す図である。
【0024】
この例の電流制御素子の駆動回路は、図1に示すように、電源線1と接地線2と信号線3との間に接続された、選択ゲートトランジスタ4と、保持容量5と、駆動トランジスタ6と、電流制御素子7と、寄生容量8とから概略構成されている。
選択ゲートトランジスタ4は、Nチャネル電界効果トランジスタからなり、ゲート電極を選択線(不図示)に接続され、ドレイン電極を信号線3に接続され、ソース電極を駆動トランジスタ6のゲート電極に接続されている。保持容量5は、駆動トランジスタ6のゲート電極とソース電極の間に接続されてる。駆動トランジスタ6は、Nチャネル電界効果トランジスタからなり、ゲート電極を選択ゲートトランジスタ4のソース電極と保持容量5の一端に接続され、ドレイン電極を電源線1に接続され、ソース電極を電流制御素子7のアノードに接続されている。電流制御素子7は、駆動トランジスタ6のソース電極と接地線2との間に接続され、駆動トランジスタ6の電流ILに応じた輝度で発光する。寄生容量8は、電流制御素子7の両端の寄生容量である。
【0025】
次に、図1〜図6を参照して、この例の電流制御素子の駆動回路の動作を説明する。
図2に示すように、駆動回路の選択期間が開始されると、選択ゲートトランジスタ4が遮断状態から導通状態に切り替えられる。このとき、信号線3に入力される電圧VDATAは、接地線2と同電位の0Vとする。
この状態では、選択ゲートトランジスタ4が導通状態であるため、保持容量5の電荷は、信号線3を介して放電が開始される。同時に、電流制御素子7の寄生容量8の電荷が、電流制御素子7を経て放電される。
選択期間が開始されてから充分な時間が経過すると、駆動トランジスタ6のゲート電圧VGとソース電圧VSがともに0Vとなる。駆動トランジスタ6のゲート−ソース間電圧VGSはゼロであるため、駆動トランジスタ6のドレイン−ソース間には電流が流れない。
【0026】
次に、信号線3の入力電圧が0VからVAに切り替えられる。信号線3が0VからVAに切り替えられた直後には、駆動トランジスタ6のゲート−ソース間電圧VGSは、保持容量5の容量値CSと電流制御素子7の寄生容量8の容量値CLとから、次式のようになる。
VGS=VA×CL/(CS+CL) …(2)
一方、駆動トランジスタ6のソース電圧VSは、次式のようになる。
VS=VA×CS/(CS+CL) …(3)
【0027】
ただし、このとき、駆動トランジスタ6のゲート−ソース間電圧VGSは、図3に示す駆動トランジスタのIDS−VGS特性において、しきい値電圧VTよりも大きいことが必要である。
また、電流制御素子7の端子間電圧VL、すなわち、駆動トランジスタ6のソース電圧VSは、図4に示す電流制御素子7の電圧−電流特性において、順方向の立ち上がり電圧VOFFよりも小さいことが必要である。すなわち、
VGS>VT …(4)
VS<VOFF …(5)
【0028】
駆動トランジスタ6のゲート−ソース間電圧VGSは、しきい値電圧VTよりも大きいため、駆動トランジスタ6のドレイン−ソース間に電流が流れる。この駆動トランジスタ6のドレイン−ソース間電流によって、電流制御素子7の寄生容量8に電荷が充電されて、電流制御素子7の端子間電圧VL、すなわち駆動トランジスタ6のソース電圧VSが上昇する。
同時に、駆動トランジスタ6のゲート電圧VGが一定値VAであるため、駆動トランジスタ6のゲート−ソース間電圧VGSは、減少しながらしきい値電圧VTに近づき、駆動トランジスタ6のソース電圧VSは、(VA−VT)に近づく。
【0029】
この際、駆動トランジスタ6は、ガラス基板上に形成された薄膜トランジスタ等であるため、図5に示すように、ドレイン−ソース間電流IDSと、ゲート−ソース間電圧VGSとの関係を示すIDS−VGS特性は、同じドレイン−ソース間電流IDSに対して、個々のトランジスタ6a,6b及び6cの特性に応じて、VGSがVTa,VTb及びVTcで示されるように大きくばらつく。
そこで図6に示すように、駆動トランジスタ6a,6b及び6cのゲート−ソース間電圧VGSは、充分な時間が経過すると、信号電圧VAの入力直後の値VA×CL/(CS+CL)から、個々のトランジスタのしきい値VTa,VTb及びVTcとなり、それまでの時間も、Ta,Tb及びTcのように異なっている。
【0030】
そして、充分な時間が経過したとき、駆動トランジスタ6のドレイン−ソース間には電流が流れないようになり、駆動トランジスタ6のゲート−ソース間電圧VGSはしきい値電圧VTとなる。
VGS=VT …(6)
一方、駆動トランジスタ6のソース電圧VSは、次式のようになる。
VS=VA−VT …(7)
ただし、このとき、駆動トランジスタ6のソース電圧VSは、図4に示された電流制御素子7のIL−VL特性において、電流制御素子7の順方向立ち上がり電圧VOFFよりも小さくなるように、容量値CS,CLを選定することが必要である。
VS<VOFF …(8)
【0031】
次に、信号線3に入力する電圧VDATAがVAからVBに切り替えられる。ここで、VBはVAと同じ値(非発光状態)、又はVAより大きい値(発光状態)である。VAからVBに切り替えたときの電圧差(VB−VA)は、駆動トランジスタ6のゲート−ソース間保持容量5の容量値CSと、電流制御素子7の寄生容量8の容量値CLとに容量分割して印加される。従って、このときの駆動トランジスタ6のゲート−ソース間電圧VGSと、駆動トランジスタ6のソース電圧VSとは、それぞれ次式のようになる。
VGS=VT+(1−CS/CL)・(VB−VA) …(9)
VS=VA−VT+(VB−VA)CS/CL …(10)
【0032】
上式からわかるように、(VGS−VT)が(VB−VA)で決まるので、駆動トランジスタ6のしきい値にばらつきがあっても、このばらつきが補正されるので、VBとVAを適正な値に設定することによって、電流制御素子7に流れる電流値が制御される。
【0033】
次に、選択ゲートトランジスタ4を導通状態から遮断状態に切り替えることによって、非選択期間に入る。非選択期間に入ると、駆動トランジスタ6のゲート−ソース間電圧VGSは、保持容量5によって保持されるようになる。
駆動トランジスタ6のソース電圧VSは、駆動トランジスタ6を介して電流制御素子7の寄生容量8に電荷が充電されるのに応じて上昇し、駆動トランジスタ6のゲート電圧VGも、保持容量5を介してゲート−ソース間電圧VGSを一定に維持したまま、同時に上昇する。電流制御素子7は、駆動トランジスタ6のソース電圧VSが、電流制御素子7の順方向の立ち上がり電圧VOFFを超えたとき発光を開始し、以後、非選択期間が終了するまで、発光し続ける。
電流制御素子7の端子間電圧VLが、駆動トランジスタ6のゲート−ソース間電圧VGSによって定まる電流ILを流すのに充分な電圧に到達すると、駆動トランジスタ6のゲート電圧VGとソース電圧VSの上昇は停止して一定となる。その後は、駆動トランジスタ6のゲート−ソース間電圧VGSが保持容量5によって保持されるため、電流制御素子7に一定電流ILが流れ続ける。
【0034】
このように、この例の電流制御素子の駆動回路では、選択ゲートトランジスタ4と駆動トランジスタ6との2個のトランジスタと、保持容量5とからなる最小限の素子構成で、駆動トランジスタ6のしきい値を補正して、その変化の影響を受けないようにすることができる。
本実施例によれば、従来例の電流制御素子の駆動回路と比較して、画素回路を構成する素子数が1/2となるので、画素の開口率を大きくできるとともに、製造プロセスが容易になる。
また、一般に、電流制御素子7の寄生容量8の容量値CLは、保持容量5の容量値CSより大きいので、より小さな書き込み電圧で、駆動回路の書き込みを行うことができ、消費電力の点からも有利である。
【0035】
図1に示された第1実施例の駆動回路では、制御方法を変えることによって、異なる動作を行わせることができる。以下においては、この場合の実施例について説明する。
【0036】
◇第2実施例
図7は、本発明の第2実施例である電流制御素子の駆動回路の動作を説明するタイミングチャートである。
この例の電流制御素子の駆動回路の構成は、図1に示された第1実施例の場合と同様であるが、制御方法が異なっているため、その動作も異なっている。
【0037】
以下、図7を参照して、この例の電流制御素子の駆動回路の動作を説明する。
駆動回路の選択期間が開始されると、選択ゲートトランジスタ4が遮断状態から導通状態に切り替えられる。このとき、信号線3に入力される電圧は、駆動トランジスタ6がオンするのに充分な大きさの電圧とする。また、これと同時に、電源線1の電位を0Vとする。
駆動トランジスタ6がオンしているため、電流制御素子7の寄生容量8の電荷が、駆動トランジスタ6を介して放電される。駆動トランジスタ6のソース電圧VSがゼロになってから、信号線3の電圧を接地電位0Vにする。選択ゲートトランジスタ4が導通状態になっているため、保持容量5の電荷が放電されて、駆動トランジスタ6のゲート電圧VGが0Vになる。
【0038】
このあと、電源線1の電圧をもとの電源線電圧レベルに戻す。駆動トランジスタ6のゲート−ソース間電圧VGSはゼロであるため、駆動トランジスタ6のドレイン−ソース間に電流は流れない。
次に、信号線3の入力電圧を0VからVAに切り替える。以降の動作は、第1実施例の場合と同様に行われる。
【0039】
このように、この例の電流制御素子の駆動回路では、第1実施例の場合と同様に、選択ゲートトランジスタ4と駆動トランジスタ6との2個のトランジスタと、保持容量5とからなる最小限の素子構成で、駆動トランジスタ6のしきい値を補正して、その変化の影響を受けないようにすることができるとともに、選択期間の初期に駆動トランジスタをオンにし、電源線1の電位を0Vにするので、電流制御素子7の寄生容量8の電荷を駆動トランジスタ6を経て電源線1に放電することができ、従って、駆動トランジスタ6のソース電圧の降下が速いので、選択期間を短縮することが可能になる。
【0040】
◇第3実施例
図8は、本発明の第3実施例である電流制御素子の駆動回路の構成を示す回路図、図9は、本実施例の電流制御素子の駆動回路の動作を説明するタイミングチャートである。
この例の電流制御素子の駆動回路は、図8に示すように、電源線1と接地線2と信号線3との間に接続された、選択ゲートトランジスタ4と、保持容量5と、駆動トランジスタ6と、電流制御素子7と、寄生容量8と、スイッチングトランジスタ9とから概略構成されている。
【0041】
この例の電流制御素子の駆動回路においては、電源線1,接地線2,信号線3,選択ゲートトランジスタ4,保持容量5,駆動トランジスタ6,電流制御素子7及び寄生容量8の構成は、図1に示された第1実施例の場合と同様であるが、これらに加えて、図8に示すスイッチングトランジスタ9を有する点が、第1実施例の場合と異なっている。
スイッチングトランジスタ9は、Nチャネル電界効果トランジスタからなり、ゲート電極を選択線に接続され、ドレイン電極を駆動トランジスタ6のソース電極及び保持容量5の一端に接続され、ソース電極を接地線2に接続されている。
【0042】
以下、図8,図9を参照して、この例の電流制御素子の駆動回路の動作を説明する。
駆動回路の選択期間が開始されると、選択線からの制御によって、選択ゲートトランジスタ4とスイッチングトランジスタ9が、遮断状態から導通状態に切り替えられる。このとき、信号線3に入力される電圧は、接地線2と同じ0Vとする。
選択ゲートトランジスタ4とスイッチングトランジスタ9が導通状態になったことによって、保持容量5の電荷と、電流制御素子7の寄生容量8の電荷とが放電されるので、駆動トランジスタ6のゲート電圧VGとソース電圧VSが0Vとなる。このとき、駆動トランジスタ6のゲート−ソース間電圧VGSは0Vなので、駆動トランジスタ6のドレイン−ソース間には電流が流れない。
次に、選択線からの制御によって、スイッチングトランジスタ9が遮断状態とされるとともに、信号線3の入力電圧が、0VからVAに切り替えられる。
これ以降の動作は、第1実施例の場合と同様である。
【0043】
このように、この例の電流制御素子の駆動回路によれば、第1実施例の場合と同様に駆動トランジスタ6のしきい値を補正して、その変化の影響を受けないようにすることができる。
この際、第1実施例の場合と比較して、スイッチングトランジスタ9が余分に必要となるが、スイッチングトランジスタ9による保持容量5及び電流制御素子7の寄生容量8のリセットを、選択ゲートトランジスタ4による保持容量5の書き込みと独立に行うことができるので、リセットの時期を選択することによって、保持容量5及び寄生容量8のリセットをより確実に行うことができるようになる。
【0044】
◇第4実施例
図10は、本発明の第4実施例である電流制御素子の駆動回路の構成を示す回路図、図11は、本実施例の電流制御素子の駆動回路の動作を説明するタイミングチャートである。
この例の電流制御素子の駆動回路は、図10に示すように、電源線1と接地線2と信号線3との間に接続された、選択ゲートトランジスタ4と、保持容量5と、駆動トランジスタ6と、電流制御素子7と、寄生容量8と、スイッチングトランジスタ10とから概略構成されている。
【0045】
この例の電流制御素子の駆動回路においては、電源線1,接地線2,信号線3,選択ゲートトランジスタ4,保持容量5,駆動トランジスタ6,電流制御素子7及び寄生容量8の構成は、図1に示された第1実施例の場合と同様であるが、これらに加えて、図10に示すスイッチングトランジスタ10を有する点が、第1実施例の場合と異なっている。
スイッチングトランジスタ10は、Nチャネル電界効果トランジスタからなり、ゲート電極を選択線に接続され、ドレイン電極を駆動トランジスタ6のゲート電極及び保持容量5の一端に接続され、ソース電極を接地線2に接続されている。
【0046】
以下、図10,図11を参照して、この例の電流制御素子の駆動回路の動作を説明する。
駆動回路の選択期間が開始される前の一定期間、選択線からの制御によって、スイッチングトランジスタ10を導通状態にする。スイッチングトランジスタ10が導通状態なので、駆動トランジスタ6のゲート電圧VGはゼロとなり、これによって、駆動トランジスタ6のゲート−ソース間電圧VGSは負の電圧となるため、駆動トランジスタ6は遮断状態となる。
このとき、電流制御素子7の寄生容量8に蓄積されている電荷は、電流制御素子7を介して接地線2に放電される。
スイッチングトランジスタ10が導通状態になってから、充分長い時間が経過すると、電流制御素子7の寄生容量8に蓄積されていた電荷はすべて放電されて、駆動トランジスタ6のソース電圧VSは0Vとなる。
この期間中、選択ゲートトランジスタ4は、選択線からの制御によって、遮断状態とされている。
【0047】
次に、駆動回路の選択期間が開始されると、選択線からの制御によって、スイッチングトランジスタ10が、導通状態から遮断状態に切り替えられる。次に、選択ゲートトランジスタ4が、選択線からの制御によって、遮断状態から導通状態に切り替えられる。このとき、信号線3の入力電圧VDATAとして、VAが入力されている。
これ以降の動作は、第1実施例の場合と同様である。
【0048】
このように、この例の電流制御素子の駆動回路によれば、第1実施例の場合と同様に駆動トランジスタ6のしきい値を補正して、その変化の影響を受けないようにすることができる。
この際、第1実施例の場合と比較して、スイッチングトランジスタ10が余分に必要となるが、スイッチングトランジスタ10による保持容量5及び電流制御素子7の寄生容量8のリセットを、選択ゲートトランジスタ4による保持容量5の書き込みと独立に行うことができるので、リセットの時期を選択することによって、保持容量5及び寄生容量8のリセットをより確実に行うことができるようになる。
【0049】
以上の各実施例においては,電流制御素子の駆動回路をすべてNチャネル電界効果トランジスタによって構成したが、駆動回路をPチャネル電界効果トランジスタによって構成することも可能である。以下においては、この場合の実施例について説明する。
【0050】
◇第5実施例
図12は、本発明の第5実施例である電流制御素子の駆動回路の構成を示す回路図である。
この例の電流制御素子の駆動回路は、図12に示すように、電源線1と接地線2と信号線3との間に接続された、選択ゲートトランジスタ4Aと、保持容量5Aと、駆動トランジスタ6Aと、電流制御素子7Aと、寄生容量8Aとから概略構成されている。
選択ゲートトランジスタ4Aは、Pチャネル電界効果トランジスタからなり、ゲート電極を選択線(不図示)に接続され、ソース電極を信号線3に接続され、ドレイン電極を駆動トランジスタ6Aのゲート電極に接続されている。保持容量5Aは、駆動トランジスタ6Aのゲート電極とソース電極の間に接続されてる。駆動トランジスタ6Aは、Pチャネル電界効果トランジスタからなり、ゲート電極を選択ゲートトランジスタ4のドレイン電極と保持容量5Aの一端に接続され、ソース電極を電流制御素子7Aのカソードに接続され、ドレイン電極を接地線2に接続されている。電流制御素子7Aは、電源線1と、駆動トランジスタ6Aのソース電極の間に接続され、駆動トランジスタ6Aの電流ILに応じた輝度で発光する。寄生容量8Aは、電流制御素子7Aの両端の寄生容量である。
【0051】
この例の電流制御素子の駆動回路は、図1に示された第1実施例の場合のNチャネル電界効果トランジスタからなる選択ゲートトランジスタ4及び駆動トランジスタ6を、Pチャネル電界効果トランジスタからなる選択ゲートトランジスタ4A及び駆動トランジスタ6AにPチャネル電界効果トランジスタによって置き替えたものであって、従って、図1に示された第1実施例の場合と比べて、電圧の関係が逆になるので、電流の向きが逆になるが、その動作は、第1実施例の場合と同様であって、図2に示されたタイミングチャートを適用することができるので、以下においては、詳細な説明を省略する。
【0052】
このように、この例の電流制御素子の駆動回路では、選択ゲートトランジスタ4Aと駆動トランジスタ6Aとの2個のトランジスタと、保持容量5Aとからなる最小限の素子構成で、駆動トランジスタ6Aのしきい値を補正して、その変化の影響を受けないようにすることができる。
本実施例によれば、第1実施例の場合と同様に、従来例の電流制御素子の駆動回路と比較して、画素回路を構成する素子数を逓減して、画素の開口率を大きくできるとともに、製造プロセスが容易になり、さらに、消費電力が少ない利点がある。
【0053】
◇第6実施例
この例の電流制御素子の駆動回路の構成は、図12に示された第5実施例の場合と同様であるが、制御方法が異なっているため、その動作も異なっている。
この例の電流制御素子の駆動回路は、第2実施例の場合のNチャネル電界効果トランジスタからなる選択ゲートトランジスタ4及び駆動トランジスタ6を、Pチャネル電界効果トランジスタからなる選択ゲートトランジスタ4A及び駆動トランジスタ6Aによって置き替えたものであって、従って、第2実施例の場合と比べて、電圧の関係が逆になるので、電流の向きが逆になるが、その動作は、第2実施例の場合と同様であって、図7に示されたタイミングチャートを適用することができるので、以下においては、詳細な説明を省略する。
【0054】
このように、この例の電流制御素子の駆動回路では、第5実施例の場合と同様に、選択ゲートトランジスタ4Aと駆動トランジスタ6Aとの2個のトランジスタと、保持容量5Aとからなる最小限の素子構成で、駆動トランジスタ6Aのしきい値を補正して、その変化の影響を受けないようにすることができるとともに、駆動トランジスタ6Aのソース電圧の降下が速いので、選択期間を短縮することができる。
【0055】
◇第7実施例
図13は、本発明の第7実施例である電流制御素子の駆動回路の構成を示す回路図である。
この例の電流制御素子の駆動回路は、図13に示すように、電源線1と接地線2と信号線3との間に接続された、選択ゲートトランジスタ4Aと、保持容量5Aと、駆動トランジスタ6Aと、電流制御素子7Aと、寄生容量8Aと、スイッチングトランジスタ9Aとから概略構成されている。
【0056】
この例の電流制御素子の駆動回路においては、電源線1,接地線2,信号線3,選択ゲートトランジスタ4A,保持容量5A,駆動トランジスタ6A,電流制御素子7A及び寄生容量8Aの構成は、図12に示された第5実施例の場合と同様であるが、これらに加えて、図13に示すスイッチングトランジスタ9Aを有する点が、第5実施例の場合と異なっている。
スイッチングトランジスタ9Aは、Pチャネル電界効果トランジスタからなり、ゲート電極を選択線に接続され、ソース電極を電源線1に接続され、ドレイン電極を駆動トランジスタ6Aのソース電極及び保持容量5Aの一端に接続されている。
【0057】
この例の電流制御素子の駆動回路は、図8に示された第3実施例の場合のNチャネル電界効果トランジスタからなる選択ゲートトランジスタ4,駆動トランジスタ6及びスイッチングトランジスタ9を、Pチャネル電界効果トランジスタからなる選択ゲートトランジスタ4A,駆動トランジスタ6A及びスイッチングトランジスタ9Aによって置き替えたものであって、従って、図8に示された第3実施例の場合と比べて、電圧の関係が逆になり、電流の向きが逆になるが、その動作は、第3実施例の場合と同様であって、図9に示されたタイミングチャートを適用することができるので、以下においては、詳細な説明を省略する。
【0058】
このように、この例の電流制御素子の駆動回路によれば、第5実施例の場合と同様に駆動トランジスタ6Aのしきい値を補整して、その変化の影響を受けないようにすることができる。
この際、第5実施例の場合と比較して、スイッチングトランジスタ9Aが余分に必要となるが、スイッチングトランジスタ9Aによる保持容量5A及び電流制御素子7の寄生容量8のリセットを、選択ゲートトランジスタ4Aによる保持容量5Aの書き込みと独立に行うことができるので、リセットの時期を選択することによって、保持容量5A及び寄生容量8Aのリセットをより確実に行うことができるようになる。
【0059】
◇第8実施例
図14は、本発明の第8実施例である電流制御素子の駆動回路の構成を示す回路図である。
この例の電流制御素子の駆動回路は、図13に示すように、電源線1と接地線2と信号線3との間に接続された、選択ゲートトランジスタ4Aと、保持容量5Aと、駆動トランジスタ6Aと、電流制御素子7Aと、寄生容量8Aと、スイッチングトランジスタ10Aとから概略構成されている。
【0060】
この例の電流制御素子の駆動回路においては、電源線1,接地線2,信号線3,選択ゲートトランジスタ4A,保持容量5A,駆動トランジスタ6A,電流制御素子7A及び寄生容量8Aの構成は、図12に示された第5実施例の場合と同様であるが、これらに加えて、図14に示すスイッチングトランジスタ10Aを有する点が、第5実施例の場合と異なっている。
スイッチングトランジスタ10Aは、Pチャネル電界効果トランジスタからなり、ゲート電極を選択線に接続され、ソース電極を電源線1に接続され、ドレイン電極を駆動トランジスタ6Aのゲート電極及び保持容量5Aの一端に接続されている。
【0061】
この例の電流制御素子の駆動回路は、図10に示された第4実施例の場合のNチャネル電界効果トランジスタからなる選択ゲートトランジスタ4,駆動トランジスタ6及びスイッチングトランジスタ10を、Pチャネル電界効果トランジスタからなる選択ゲートトランジスタ4A,駆動トランジスタ6A及びスイッチングトランジスタ10Aによって置き替えたものであって、従って、図10に示された第4実施例の場合と比べて、電圧の関係が逆になるので、電流の向きが逆になるが、その動作は、第4実施例の場合と同様であって、図11に示されたタイミングチャートを適用することができるので、以下においては、詳細な説明を省略する。
【0062】
このように、この例の電流制御素子の駆動回路によれば、第5実施例の場合と同様に駆動トランジスタ6Aのしきい値を補正して、その変化の影響を受けないようにすることができる。
この際、第5実施例の場合と比較して、スイッチングトランジスタ10Aが余分に必要となるが、スイッチングトランジスタ10Aによる保持容量5A及び電流制御素子7の寄生容量8のリセットを、選択ゲートトランジスタ4Aによる保持容量5Aの書き込みと独立に行うことができるので、リセットの時期を選択することによって、保持容量5A及び寄生容量8Aのリセットをより確実に行うことができるようになる。
【0063】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られたものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、第3実施例,第4実施例及び第7実施例,第8実施例において、スイッチングトランジスタによる保持容量5と寄生容量8の放電は、非選択期間でもよく、又は選択期間の初期でもよい。非選択期間の場合は、その終期に限らず、任意のタイミングで行うことができる。選択期間の初期の場合は、選択ゲートトランジスタをオフにしておくことが必要である。
また、各実施例において、駆動トランジスタがNチャネル電界効果トランジスタ又はPチャネル電界効果トランジスタの場合に、その他の選択ゲートトランジスタ及びスイッチングトランジスタは、Nチャネル電界効果トランジスタ又はPチャネル電界効果トランジスタに限らず、Nチャネル電界効果トランジスタとPチャネル電界効果トランジスタとを任意に混用することが可能である。
さらに、この発明の電流制御素子の駆動回路は、多数の電流制御素子を平面状に、行方向と列方向とにマトリクス状に配列した画像表示装置における、電流制御素子の駆動回路にも適用可能であって、この場合に前述の各実施例の効果を得られることは明らかである。
また、第3、第4の実施例では、スイッチングトランジスタ9のソース電極が、接地線2に接続されているが、接地線2とは異なる電圧の他の電源線に接続し、リセット時の駆動トランジスタ6のソース電圧VSを0Vではない電圧に設定することで、回路設計の許容度を広げることもできる。第7、第8の実施例についても同様な変更が可能である。
【0064】
【発明の効果】
以上説明したように、本発明の電流制御素子の駆動回路及び画像表示装置によれば、電流制御素子を駆動する駆動トランジスタのしきい値特性にばらつきがあっても影響を受けないようにすることができるとともに、従来の同様な電流制御素子の駆動回路と比較して、画素回路を構成する素子数を少なくすることができるので、画素の開口率を大きくできるとともに、製造プロセスが容易になる。
また、小さな書き込み電圧で、駆動回路の書き込みを行うことができるので、消費電力の点からも有利である。
【図面の簡単な説明】
【図1】本発明の第1実施例である電流制御素子の駆動回路の構成を示す回路図である。
【図2】同実施例の電流制御素子の駆動回路の動作を説明するタイミングチャートである。
【図3】同実施例における駆動トランジスタのIDS−VGS特性を示す図である。
【図4】同実施例における電流制御素子のIL−VL特性を示す図である。
【図5】駆動トランジスタの特性がばらついているときのIDS−VGS特性を示す図である。
【図6】駆動トランジスタの特性がばらついているときのVGSの過渡特性を示す図である。
【図7】本発明の第2実施例である電流制御素子の駆動回路の動作を説明するタイミングチャートである。
【図8】本発明の第3実施例である電流制御素子の駆動回路の構成を示す回路図である。
【図9】同実施例の電流制御素子の駆動回路の動作を説明するタイミングチャートである。
【図10】本発明の第4実施例である電流制御素子の駆動回路の構成を示す回路図である。
【図11】同実施例の電流制御素子の駆動回路の動作を説明するタイミングチャートである。
【図12】本発明の第5実施例である電流制御素子の駆動回路の構成を示す回路図である。
【図13】本発明の第7実施例である電流制御素子の駆動回路の構成を示す回路図である。
【図14】本発明の第8実施例である電流制御素子の駆動回路の構成を示す回路図である。
【図15】第1の従来例の電流制御素子の駆動回路の構成を示す図である。
【図16】駆動トランジスタの特性がばらついているときのIDS−VGS特性を示す図である。
【図17】第2の従来例の電流制御素子の駆動回路の構成を示す図である。
【図18】第2の従来例の電流制御素子の駆動回路の動作を説明するタイミングチャートである。
【符号の説明】
1 電源線(第1の電源線)
2 接地線(第2の電源線)
3 信号線
4,4A 選択ゲートトランジスタ
5,5A 保持容量
6,6A 駆動トランジスタ
7,7A 電流制御素子
8,8A 寄生容量
9,9A スイッチングトランジスタ
10,10A スイッチングトランジスタ
[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a current control element drive circuit for causing a current control element such as an organic EL (Electro Luminescence) element to emit light, and an image display apparatus using the current control element drive circuit.
[0002]
[Prior art]
In an image display device in which a large number of driving circuits for light emitting elements (current control elements) driven by current control are arranged in a plane, such as an organic EL display, the current flowing through each current control element In the drive circuit, the signal charge is programmed so that a current corresponding to the display luminance of the current control element flows from the signal line to the storage capacitor between the gate and the source of the drive transistor from the signal line through the selection gate transistor. And the signal charge is held for the display period.
[0003]
FIG. 15 shows the configuration of the current control element drive circuit of the first conventional example, which is disclosed in Japanese Patent Laid-Open No. 8-234683.
As shown in FIG. 15, the conventional current control element driving circuit includes a selection gate transistor 14, a storage capacitor 15, and a drive connected between a power line 11, a ground line 12, and a signal line 13. The transistor 16, the current control element 17, and the parasitic capacitance 18 are included.
The selection gate transistor 14 is an N-channel field effect transistor, and has a gate electrode connected to a selection line (not shown), a drain electrode connected to the signal line 13, and a source electrode connected to the gate electrode of the driving transistor 16. Yes. The storage capacitor 15 is connected between the gate electrode of the drive transistor 16 and the power supply line 11. The drive transistor 16 is a P-channel field effect transistor, and has a gate electrode connected to the source electrode of the selection gate transistor 14 and one end of the storage capacitor 15, a source electrode connected to the power supply line 11, and a drain electrode connected to the current control element 17. Connected to the anode. The current control element 17 is connected between the drain electrode of the driving transistor 16 and the ground line 12, and emits light with luminance according to the current IL of the driving transistor 16. The parasitic capacitance 18 is a parasitic capacitance at both ends of the current control element 17.
[0004]
In the conventional current control element driving circuit shown in FIG. 15, a selection signal output in a row direction from a selection gate driver (not shown) during a selection period is applied to each driving circuit in the selected row. The signal voltage VDATA output from the drive driver (not shown) in the column direction is supplied to the gate electrode of the select gate transistor 14 and the select gate transistor 14 in the corresponding row becomes conductive. The signal is applied between the gate and the source of the driving transistor 16 via the selected signal line 13.
When the driving circuit is switched from the selection period to the non-selection period, the selection gate transistor 14 changes from the conductive state to the non-conductive state. At this time, since the gate-source voltage VGS of the driving transistor 16 is held by the holding capacitor 15, the driving transistor 16 keeps the current IDS corresponding to the written signal voltage even during the non-selection period (holding period). Is continuously supplied to the current control element 17.
[0005]
FIG. 16 shows the IDS-VGS characteristics when the characteristics of the drive transistors vary. The IDS-VGS characteristics of the driving transistor vary among individual transistors, and in particular, the variation in threshold value is large. Therefore, even when the same signal voltage VDATA is applied as the gate-source voltage VGS of the drive transistor, the output current IDS of the drive transistor varies as IL1, IL2, or IL3 depending on the individual transistors.
Since the drain-source current IDS flows through the current control element 17 as it is, even if the same signal voltage VDATA is input to each drive circuit, the current flowing through the current control element 17 varies.
Further, since the gate-source voltage VGS of the driving transistor 16 is held by the holding capacitor 15 even during the non-selection period, even when the signal voltage VDATA is the same, it varies depending on the driving circuit based on the variation of the driving transistor 16. Current continues to flow through the current control element 17.
For this reason, even when the same signal voltage is written, there is a problem that the light emission luminance of each current control element varies.
[0006]
As a method for preventing such variation in drive current caused by variation in threshold voltage of the drive transistor, the method described in the following document has been proposed.
SID'99, pp. 11-14; A Polysilicon Active Matrix Organic Light Emitting Diode Display with Integrated Drivers, R.A. dawson et al
[0007]
FIG. 17 shows the configuration of the drive circuit for the current control element of the second conventional example. As shown in FIG. 17, the conventional current control element driving circuit includes a selection gate transistor 14A, a storage capacitor 15, and a driving circuit connected between a power line 11, a ground line 12, and a signal line 13. The transistor 16, the current control element 17, the parasitic capacitance 18, the decoupling capacitance 19, and the switching transistors 20 and 21 are included.
The selection gate transistor 14A is a P-channel field effect transistor, and has a gate electrode connected to a selection line (not shown), a source electrode connected to the signal line 13, and a drain electrode connected to one end of a decoupling capacitor 19. Yes. The storage capacitor 15 is connected between the gate electrode of the drive transistor 16 and the power supply line 11. The drive transistor 16 is composed of a P-channel field effect transistor, the gate electrode is connected to the other end of the decoupling capacitor 19 and one end of the holding capacitor 15, the source electrode is connected to the power supply line 11, and the drain electrode is connected to the switching transistor 21. Connected to the source electrode.
[0008]
The current control element 17 is connected between the drain electrode of the switching transistor 21 and the ground line 12, and emits light with luminance according to the current of the drive transistor 16. The parasitic capacitance 18 is a parasitic capacitance at both ends of the current control element 17. The decoupling capacitor 19 is connected between the drain electrode of the selection gate transistor 14A and the gate electrode of the driving transistor 16, and dc-separates them. The switch transistor 20 is composed of a P-channel field effect transistor, and has a gate electrode connected to a reset line (not shown), a source electrode connected to the gate electrode of the drive transistor 16, and a drain electrode connected to the drain electrode of the drive transistor 16. Has been. The switching transistor 21 is a P-channel field effect transistor, and has a gate electrode connected to the reset line, a source electrode connected to the drain electrode of the driving transistor 16, and a drain electrode connected to one end of the current control element 17.
[0009]
FIG. 18 is a timing chart for explaining the operation of the driving circuit for the second conventional current control element.
The operation of the drive circuit for the current control element of the second conventional example will be described below with reference to FIGS.
In the conventional current control element driving circuit, it is necessary to discharge the parasitic capacitance 18 of the current control element 17 and set the drain voltage VD of the driving transistor 16 to the ground line potential before the selection period starts. Further, the voltage of the signal line 13 is set to the voltage VDD of the power supply line 11.
When the selection period is started, the selection gate transistor 14A is turned on by giving a selection signal in the row direction to the selection line, and the switching transistor 20 is turned on by giving a reset signal from a reset driver (not shown) to the reset line. When the switching transistor 21 is turned off and the switching transistor 21 is turned off, the discharge of the charge accumulated in the storage capacitor 15 is started in a state where the gate electrode and the drain electrode of the driving transistor 16 are electrically connected. In this state, when a sufficient time has elapsed, the gate voltage VG of the drive transistor 16 drops to the threshold value VT. Thereafter, the switching transistor 20 is turned off, and the gate electrode of the driving transistor 16 is floated.
[0010]
Next, when the input voltage from the signal line 13 is switched from the voltage VDD of the power supply line 11 to the write voltage VDATA, the gate-drain voltage VGS of the driving transistor 16 and the capacitance value CD of the decoupling capacitor 19 are held. By the capacity division of the capacity 15 with the capacity value CS, the following expression is obtained.
The drain-source current value of the transistor is generally expressed by a function of (VGS−VT). As can be seen from the above formula, since (VGS−VT) is determined by VDATA, the threshold value of the driving transistor 16 Even if there is a variation, it is corrected.
[0011]
However, this conventional example requires not only four transistors per pixel, but also a decoupling capacitor in addition to the holding capacitor.
Therefore, there is a problem that the aperture ratio of the pixel is lowered and it becomes difficult in the manufacturing process.
Further, if the value of the decoupling capacitor CD is small, the write voltage VDATA must be increased. Therefore, CD> CS is desirable. For this purpose, the chip area for forming the decoupling capacitor CD is increased. There is also a problem.
Further, it takes time to discharge the parasitic capacitance of the current control element before the selection period, and there is a disadvantage that the operation of the parasitic capacitance discharge becomes complicated.
[0012]
[Problems to be solved by the invention]
The present invention has been made in view of the above circumstances, and provides a current control element driving circuit and an image display device capable of correcting a threshold variation of a driving transistor with a minimum element configuration. The purpose is to do.
[0013]
[Means for Solving the Problems]
In order to solve the above-mentioned problems, the invention according to claim 1 relates to a drive circuit for a current control element, and a drive transistor and a current control element connected in series between a first power supply line and a second power supply line. A storage capacitor connected between the connection point of the drive transistor and the current control element and the gate electrode of the drive transistor, a selection gate transistor connected between the signal line and the gate electrode of the drive transistor, With Driving circuit The selection gate transistor is turned on during the selection period, and in the initial stage of the selection period, the first signal voltage consisting of the reset signal voltage is input to the signal line and accumulated in the storage capacitor and the parasitic capacitance of the current control element. The voltage distributed to the storage capacitor in the initial state from the signal line is larger than the threshold voltage of the driving transistor, and the voltage distributed to the parasitic capacitance is After a second signal voltage smaller than the rising voltage of the control current element is input, the signal charge written in the holding capacitor is discharged to the parasitic capacitor through the driving transistor, and the current of the driving transistor is stopped. A third signal voltage larger than the second signal voltage is input from the signal line, and the holding capacitor is supplied with a threshold voltage of the driving transistor. Holds heard voltage, the non-selection period of the driving circuit to turn off the selection gate transistor, is characterized by supplying a current to said current control element through the driving transistor.
[0014]
According to a second aspect of the present invention, in the current control element driving circuit according to the first aspect of the present invention, at the beginning of the selection period, a high voltage is input to the signal line to turn on the driving transistor, After the charge accumulated in the parasitic capacitance of the current control element is reset by setting the first power supply line as a reset signal voltage, the potential of the signal line is set as the first signal voltage composed of the reset signal voltage. It is characterized in that after the charge of the storage capacitor is discharged, the voltage of the first power supply line is returned to the original power supply line voltage.
[0015]
According to a third aspect of the present invention, there is provided the current control element driving circuit according to the first or second aspect, wherein the reset signal voltage is a voltage of the second power supply line.
[0016]
According to a fourth aspect of the present invention, there is provided the current control element driving circuit according to any one of the first to third aspects, wherein the selection gate transistor and the driving transistor are N-channel field effect transistors. It is said.
[0017]
According to a fifth aspect of the present invention, there is provided the current control element driving circuit according to any one of the first to third aspects, wherein the selection gate transistor and the driving transistor are P-channel field effect transistors. It is said.
[0018]
According to a sixth aspect of the present invention, there is provided the current control element driving circuit according to the first aspect, further comprising a switching transistor between the first power source line or the second power source line and the source of the driving transistor. , Non-selection period of the drive circuit Or the voltage of the signal line is set to 0 at the beginning of the selection period. The charge stored in the storage capacitor and the parasitic capacitance of the current control element is reset by turning on the switching transistor.
[0019]
According to a seventh aspect of the invention, there is provided the current control element driving circuit according to the first aspect, wherein a switching transistor is provided between the first power source line or the second power source line and the gate of the driving transistor. Of the above drive circuit During non-selection period The charge stored in the storage capacitor and the parasitic capacitance of the current control element is reset by turning on the switching transistor.
[0020]
The invention according to claim 8 relates to the drive circuit of the current control element according to claim 6 or 7, wherein the selection gate transistor, the drive transistor, and the switching transistor are N-channel field effect transistors. Yes.
[0021]
According to a ninth aspect of the present invention, there is provided the current control element driving circuit according to the sixth or seventh aspect, wherein the selection gate transistor, the driving transistor, and the switching transistor are P-channel field effect transistors. Yes.
[0022]
A tenth aspect of the present invention relates to an image display apparatus, wherein a plurality of drive circuits for the current control elements according to any one of the first to ninth aspects are arranged in a plane so as to be arranged in a row direction and a column direction. It is configured to be drivable.
[0023]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. The description will be made specifically using examples.
◇ First example
1 is a circuit diagram showing the configuration of a current control element drive circuit according to a first embodiment of the present invention, FIG. 2 is a timing chart for explaining the operation of the current control element drive circuit according to the present embodiment, and FIG. FIG. 4 is a diagram showing the IDS-VGS characteristics of the drive transistor in this embodiment, FIG. 4 is a diagram showing the IL-VL characteristics of the current control element in this embodiment, and FIG. 5 is a graph showing variations in the drive transistor characteristics. FIG. 6 is a diagram showing the transient characteristics of VGS when the characteristics of the drive transistor vary.
[0024]
As shown in FIG. 1, the drive circuit of the current control element in this example includes a selection gate transistor 4, a storage capacitor 5, and a drive transistor connected between a power supply line 1, a ground line 2, and a signal line 3. 6, a current control element 7, and a parasitic capacitance 8.
The selection gate transistor 4 is an N-channel field effect transistor, and has a gate electrode connected to a selection line (not shown), a drain electrode connected to the signal line 3, and a source electrode connected to the gate electrode of the driving transistor 6. Yes. The storage capacitor 5 is connected between the gate electrode and the source electrode of the drive transistor 6. The drive transistor 6 is an N-channel field effect transistor, and has a gate electrode connected to the source electrode of the selection gate transistor 4 and one end of the storage capacitor 5, a drain electrode connected to the power supply line 1, and a source electrode connected to the current control element 7. Connected to the anode. The current control element 7 is connected between the source electrode of the drive transistor 6 and the ground line 2, and emits light with luminance according to the current IL of the drive transistor 6. The parasitic capacitance 8 is a parasitic capacitance at both ends of the current control element 7.
[0025]
Next, the operation of the drive circuit for the current control element of this example will be described with reference to FIGS.
As shown in FIG. 2, when the selection period of the drive circuit is started, the selection gate transistor 4 is switched from the cutoff state to the conductive state. At this time, the voltage VDATA input to the signal line 3 is set to 0 V having the same potential as that of the ground line 2.
In this state, since the select gate transistor 4 is in a conductive state, the charge of the storage capacitor 5 starts to be discharged via the signal line 3. At the same time, the charge of the parasitic capacitance 8 of the current control element 7 is discharged through the current control element 7.
When a sufficient time elapses after the selection period starts, both the gate voltage VG and the source voltage VS of the drive transistor 6 become 0V. Since the gate-source voltage VGS of the driving transistor 6 is zero, no current flows between the drain and source of the driving transistor 6.
[0026]
Next, the input voltage of the signal line 3 is switched from 0V to VA. Immediately after the signal line 3 is switched from 0 V to VA, the gate-source voltage VGS of the drive transistor 6 is calculated from the capacitance value CS of the storage capacitor 5 and the capacitance value CL of the parasitic capacitor 8 of the current control element 7. It becomes like the following formula.
VGS = VA × CL / (CS + CL) (2)
On the other hand, the source voltage VS of the driving transistor 6 is expressed by the following equation.
VS = VA × CS / (CS + CL) (3)
[0027]
However, at this time, the gate-source voltage VGS of the drive transistor 6 needs to be larger than the threshold voltage VT in the IDS-VGS characteristics of the drive transistor shown in FIG.
Further, the voltage VL between the terminals of the current control element 7, that is, the source voltage VS of the driving transistor 6 needs to be smaller than the forward rising voltage VOFF in the voltage-current characteristics of the current control element 7 shown in FIG. It is. That is,
VGS> VT (4)
VS <VOFF (5)
[0028]
Since the gate-source voltage VGS of the drive transistor 6 is larger than the threshold voltage VT, a current flows between the drain and source of the drive transistor 6. The drain-source current of the drive transistor 6 charges the parasitic capacitance 8 of the current control element 7, and the voltage VL between the terminals of the current control element 7, that is, the source voltage VS of the drive transistor 6 increases.
At the same time, since the gate voltage VG of the drive transistor 6 is a constant value VA, the gate-source voltage VGS of the drive transistor 6 approaches the threshold voltage VT while decreasing, and the source voltage VS of the drive transistor 6 is ( VA-VT).
[0029]
At this time, since the driving transistor 6 is a thin film transistor or the like formed on a glass substrate, as shown in FIG. 5, IDS-VGS indicating the relationship between the drain-source current IDS and the gate-source voltage VGS. The characteristics vary greatly as VGS is represented by VTa, VTb and VTc depending on the characteristics of the individual transistors 6a, 6b and 6c for the same drain-source current IDS.
Therefore, as shown in FIG. 6, the gate-source voltage VGS of the drive transistors 6a, 6b, and 6c is determined from the value VA × CL / (CS + CL) immediately after the input of the signal voltage VA after a sufficient time has elapsed. The threshold values VTa, VTb, and VTc of the transistors are obtained, and the time until that is also different as Ta, Tb, and Tc.
[0030]
When a sufficient time has elapsed, no current flows between the drain and source of the drive transistor 6, and the gate-source voltage VGS of the drive transistor 6 becomes the threshold voltage VT.
VGS = VT (6)
On the other hand, the source voltage VS of the driving transistor 6 is expressed by the following equation.
VS = VA−VT (7)
However, at this time, the source voltage VS of the drive transistor 6 has a capacitance value so as to be smaller than the forward rising voltage VOFF of the current control element 7 in the IL-VL characteristic of the current control element 7 shown in FIG. It is necessary to select CS and CL.
VS <VOFF (8)
[0031]
Next, the voltage VDATA input to the signal line 3 is switched from VA to VB. Here, VB is the same value as VA (non-light emitting state) or a value larger than VA (light emitting state). The voltage difference (VB−VA) when switching from VA to VB is divided into a capacitance value CS of the gate-source storage capacitor 5 of the drive transistor 6 and a capacitance value CL of the parasitic capacitor 8 of the current control element 7. Applied. Accordingly, the gate-source voltage VGS of the driving transistor 6 and the source voltage VS of the driving transistor 6 at this time are respectively expressed by the following equations.
VGS = VT + (1-CS / CL). (VB-VA) (9)
VS = VA−VT + (VB−VA) CS / CL (10)
[0032]
As can be seen from the above equation, since (VGS−VT) is determined by (VB−VA), even if the threshold value of the driving transistor 6 varies, this variation is corrected. By setting the value, the value of the current flowing through the current control element 7 is controlled.
[0033]
Next, the selection gate transistor 4 is switched from the conduction state to the cutoff state, thereby entering the non-selection period. In the non-selection period, the gate-source voltage VGS of the driving transistor 6 is held by the holding capacitor 5.
The source voltage VS of the drive transistor 6 rises as the charge is charged in the parasitic capacitance 8 of the current control element 7 through the drive transistor 6, and the gate voltage VG of the drive transistor 6 also passes through the storage capacitor 5. Thus, the gate-source voltage VGS rises at the same time while keeping it constant. The current control element 7 starts to emit light when the source voltage VS of the drive transistor 6 exceeds the forward rising voltage VOFF of the current control element 7, and then continues to emit light until the non-selection period ends.
When the voltage VL between the terminals of the current control element 7 reaches a voltage sufficient to pass the current IL determined by the gate-source voltage VGS of the drive transistor 6, the rise of the gate voltage VG and the source voltage VS of the drive transistor 6 increases. Stop and become constant. Thereafter, since the gate-source voltage VGS of the driving transistor 6 is held by the holding capacitor 5, the constant current IL continues to flow through the current control element 7.
[0034]
As described above, in the current control element driving circuit of this example, the threshold of the driving transistor 6 has a minimum element configuration including the two transistors of the selection gate transistor 4 and the driving transistor 6 and the storage capacitor 5. The value can be corrected so that it is not affected by the change.
According to this embodiment, the number of elements constituting the pixel circuit is halved compared to the conventional current control element driving circuit, so that the aperture ratio of the pixel can be increased and the manufacturing process is facilitated. Become.
In general, the capacitance value CL of the parasitic capacitance 8 of the current control element 7 is larger than the capacitance value CS of the storage capacitor 5, so that the drive circuit can be written with a smaller write voltage, from the viewpoint of power consumption. Is also advantageous.
[0035]
In the drive circuit of the first embodiment shown in FIG. 1, different operations can be performed by changing the control method. In the following, an example of this case will be described.
[0036]
◇ Second embodiment
FIG. 7 is a timing chart for explaining the operation of the current control element driving circuit according to the second embodiment of the present invention.
The configuration of the drive circuit of the current control element in this example is the same as that of the first embodiment shown in FIG. 1, but the operation is also different because the control method is different.
[0037]
Hereinafter, the operation of the drive circuit for the current control element of this example will be described with reference to FIG.
When the selection period of the drive circuit is started, the selection gate transistor 4 is switched from the cutoff state to the conductive state. At this time, the voltage input to the signal line 3 is set to a voltage large enough to turn on the driving transistor 6. At the same time, the potential of the power supply line 1 is set to 0V.
Since the driving transistor 6 is on, the charge of the parasitic capacitance 8 of the current control element 7 is discharged through the driving transistor 6. After the source voltage VS of the driving transistor 6 becomes zero, the voltage of the signal line 3 is set to the ground potential 0V. Since the select gate transistor 4 is in a conductive state, the charge of the storage capacitor 5 is discharged and the gate voltage VG of the drive transistor 6 becomes 0V.
[0038]
Thereafter, the voltage of the power supply line 1 is returned to the original power supply line voltage level. Since the gate-source voltage VGS of the driving transistor 6 is zero, no current flows between the drain and source of the driving transistor 6.
Next, the input voltage of the signal line 3 is switched from 0V to VA. Subsequent operations are performed in the same manner as in the first embodiment.
[0039]
Thus, in the current control element drive circuit of this example, as in the case of the first embodiment, a minimum of the two transistors, that is, the selection gate transistor 4 and the drive transistor 6, and the storage capacitor 5 are provided. With the element configuration, the threshold value of the driving transistor 6 can be corrected so as not to be affected by the change, and the driving transistor is turned on at the beginning of the selection period, and the potential of the power supply line 1 is set to 0V. Therefore, the charge of the parasitic capacitance 8 of the current control element 7 can be discharged to the power supply line 1 through the driving transistor 6, and therefore the source voltage of the driving transistor 6 is rapidly reduced, so that the selection period can be shortened. It becomes possible.
[0040]
◇ Third example
FIG. 8 is a circuit diagram showing the configuration of the current control element drive circuit according to the third embodiment of the present invention, and FIG. 9 is a timing chart for explaining the operation of the current control element drive circuit according to the present embodiment.
As shown in FIG. 8, the drive circuit of the current control element in this example includes a selection gate transistor 4, a storage capacitor 5, and a drive transistor connected between the power supply line 1, the ground line 2, and the signal line 3. 6, a current control element 7, a parasitic capacitance 8, and a switching transistor 9.
[0041]
In the drive circuit of the current control element of this example, the configuration of the power supply line 1, the ground line 2, the signal line 3, the selection gate transistor 4, the holding capacitor 5, the drive transistor 6, the current control element 7 and the parasitic capacitor 8 is shown in FIG. The second embodiment is the same as the first embodiment shown in FIG. 1 except that the switching transistor 9 shown in FIG. 8 is added to the first embodiment.
The switching transistor 9 is composed of an N-channel field effect transistor, the gate electrode is connected to the selection line, the drain electrode is connected to the source electrode of the driving transistor 6 and one end of the storage capacitor 5, and the source electrode is connected to the ground line 2. ing.
[0042]
The operation of the current control element drive circuit of this example will be described below with reference to FIGS.
When the selection period of the drive circuit is started, the selection gate transistor 4 and the switching transistor 9 are switched from the cutoff state to the conductive state by the control from the selection line. At this time, the voltage input to the signal line 3 is 0 V, which is the same as that of the ground line 2.
Since the selection gate transistor 4 and the switching transistor 9 become conductive, the charge of the storage capacitor 5 and the charge of the parasitic capacitor 8 of the current control element 7 are discharged, so that the gate voltage VG and the source of the drive transistor 6 The voltage VS becomes 0V. At this time, since the gate-source voltage VGS of the driving transistor 6 is 0 V, no current flows between the drain and source of the driving transistor 6.
Next, the switching transistor 9 is turned off by the control from the selection line, and the input voltage of the signal line 3 is switched from 0V to VA.
The subsequent operation is the same as in the first embodiment.
[0043]
As described above, according to the current control element drive circuit of this example, the threshold value of the drive transistor 6 is corrected in the same manner as in the first embodiment so as not to be affected by the change. it can.
At this time, an extra switching transistor 9 is required as compared with the case of the first embodiment. However, the reset of the holding capacitor 5 and the parasitic capacitor 8 of the current control element 7 by the switching transistor 9 is performed by the selection gate transistor 4. Since this can be performed independently of the writing of the storage capacitor 5, the reset of the storage capacitor 5 and the parasitic capacitor 8 can be performed more reliably by selecting the reset timing.
[0044]
◇ Fourth embodiment
FIG. 10 is a circuit diagram showing the configuration of a current control element drive circuit according to the fourth embodiment of the present invention, and FIG. 11 is a timing chart for explaining the operation of the current control element drive circuit according to this embodiment.
As shown in FIG. 10, the drive circuit of the current control element in this example includes a selection gate transistor 4, a storage capacitor 5, and a drive transistor connected between the power supply line 1, the ground line 2, and the signal line 3. 6, a current control element 7, a parasitic capacitance 8, and a switching transistor 10.
[0045]
In the drive circuit of the current control element of this example, the configuration of the power supply line 1, the ground line 2, the signal line 3, the selection gate transistor 4, the holding capacitor 5, the drive transistor 6, the current control element 7 and the parasitic capacitor 8 is shown in FIG. 1 is the same as that of the first embodiment shown in FIG. 1, except that the switching transistor 10 shown in FIG. 10 is added to the first embodiment.
The switching transistor 10 is an N-channel field effect transistor, and has a gate electrode connected to the selection line, a drain electrode connected to the gate electrode of the driving transistor 6 and one end of the storage capacitor 5, and a source electrode connected to the ground line 2. ing.
[0046]
Hereinafter, the operation of the current control element driving circuit of this example will be described with reference to FIGS.
The switching transistor 10 is turned on by control from the selection line for a certain period before the selection period of the drive circuit is started. Since the switching transistor 10 is in a conductive state, the gate voltage VG of the driving transistor 6 becomes zero, whereby the gate-source voltage VGS of the driving transistor 6 becomes a negative voltage, so that the driving transistor 6 is cut off.
At this time, the electric charge accumulated in the parasitic capacitance 8 of the current control element 7 is discharged to the ground line 2 via the current control element 7.
When a sufficiently long time elapses after the switching transistor 10 becomes conductive, all the charges accumulated in the parasitic capacitance 8 of the current control element 7 are discharged, and the source voltage VS of the driving transistor 6 becomes 0V.
During this period, the selection gate transistor 4 is cut off by control from the selection line.
[0047]
Next, when the selection period of the drive circuit is started, the switching transistor 10 is switched from the conduction state to the cutoff state by the control from the selection line. Next, the select gate transistor 4 is switched from the cut-off state to the conductive state by control from the select line. At this time, VA is input as the input voltage VDATA of the signal line 3.
The subsequent operation is the same as in the first embodiment.
[0048]
As described above, according to the current control element drive circuit of this example, the threshold value of the drive transistor 6 is corrected in the same manner as in the first embodiment so as not to be affected by the change. it can.
At this time, an extra switching transistor 10 is required as compared with the case of the first embodiment. However, the reset of the holding capacitor 5 and the parasitic capacitor 8 of the current control element 7 by the switching transistor 10 is performed by the selection gate transistor 4. Since this can be performed independently of the writing of the storage capacitor 5, the reset of the storage capacitor 5 and the parasitic capacitor 8 can be performed more reliably by selecting the reset timing.
[0049]
In each of the embodiments described above, the drive circuit for the current control element is entirely configured by an N-channel field effect transistor, but the drive circuit may be configured by a P-channel field effect transistor. In the following, an example of this case will be described.
[0050]
◇ Fifth embodiment
FIG. 12 is a circuit diagram showing the configuration of the current control element drive circuit according to the fifth embodiment of the present invention.
As shown in FIG. 12, the drive circuit of the current control element in this example includes a selection gate transistor 4A, a storage capacitor 5A, and a drive transistor connected between the power supply line 1, the ground line 2, and the signal line 3. 6A, a current control element 7A, and a parasitic capacitance 8A.
The selection gate transistor 4A is a P-channel field effect transistor, and has a gate electrode connected to a selection line (not shown), a source electrode connected to the signal line 3, and a drain electrode connected to the gate electrode of the driving transistor 6A. Yes. The storage capacitor 5A is connected between the gate electrode and the source electrode of the drive transistor 6A. The drive transistor 6A is composed of a P-channel field effect transistor, the gate electrode is connected to the drain electrode of the selection gate transistor 4 and one end of the storage capacitor 5A, the source electrode is connected to the cathode of the current control element 7A, and the drain electrode is grounded Connected to line 2. The current control element 7A is connected between the power supply line 1 and the source electrode of the drive transistor 6A, and emits light with luminance according to the current IL of the drive transistor 6A. The parasitic capacitance 8A is a parasitic capacitance at both ends of the current control element 7A.
[0051]
The drive circuit for the current control element of this example is the same as that of the first embodiment shown in FIG. 1 except that the selection gate transistor 4 and the drive transistor 6 made of an N-channel field effect transistor are replaced with a selection gate made of a P-channel field effect transistor. The transistor 4A and the driving transistor 6A are replaced by P-channel field effect transistors, and therefore the voltage relationship is reversed compared to the case of the first embodiment shown in FIG. Although the direction is reversed, the operation is the same as in the case of the first embodiment, and the timing chart shown in FIG. 2 can be applied. Therefore, detailed description will be omitted below.
[0052]
As described above, in the current control element driving circuit of this example, the threshold of the driving transistor 6A has a minimum element configuration including two transistors, the selection gate transistor 4A and the driving transistor 6A, and the storage capacitor 5A. The value can be corrected so that it is not affected by the change.
According to this embodiment, as in the case of the first embodiment, the number of elements constituting the pixel circuit can be gradually decreased and the aperture ratio of the pixel can be increased as compared with the conventional current control element driving circuit. At the same time, the manufacturing process is facilitated and the power consumption is reduced.
[0053]
◇ Sixth embodiment
The configuration of the drive circuit of the current control element in this example is the same as that of the fifth embodiment shown in FIG. 12, but the operation is also different because the control method is different.
The drive circuit of the current control element of this example is the same as that of the second embodiment, in which the select gate transistor 4 and the drive transistor 6 made of an N-channel field effect transistor are replaced with the select gate transistor 4A and the drive transistor 6A made of a P-channel field effect transistor. Therefore, compared with the case of the second embodiment, the voltage relationship is reversed, so the direction of the current is reversed, but the operation is the same as that of the second embodiment. Since the timing chart shown in FIG. 7 can be applied in the same manner, detailed description will be omitted below.
[0054]
Thus, in the current control element drive circuit of this example, as in the case of the fifth embodiment, a minimum of the two transistors of the selection gate transistor 4A and the drive transistor 6A and the storage capacitor 5A is provided. With the element configuration, the threshold value of the driving transistor 6A can be corrected so as not to be affected by the change, and the drop of the source voltage of the driving transistor 6A is fast, so that the selection period can be shortened. it can.
[0055]
◇ Seventh embodiment
FIG. 13 is a circuit diagram showing a configuration of a current control element driving circuit according to the seventh embodiment of the present invention.
As shown in FIG. 13, the drive circuit of the current control element in this example includes a selection gate transistor 4A, a storage capacitor 5A, and a drive transistor connected between the power supply line 1, the ground line 2, and the signal line 3. 6A, a current control element 7A, a parasitic capacitance 8A, and a switching transistor 9A.
[0056]
In the drive circuit of the current control element of this example, the configurations of the power supply line 1, the ground line 2, the signal line 3, the selection gate transistor 4A, the holding capacitor 5A, the drive transistor 6A, the current control element 7A, and the parasitic capacitance 8A are shown in FIG. 12 is the same as in the case of the fifth embodiment shown in FIG. 12, but in addition to these, the point of having a switching transistor 9A shown in FIG. 13 is different from the case of the fifth embodiment.
The switching transistor 9A is composed of a P-channel field effect transistor, the gate electrode is connected to the selection line, the source electrode is connected to the power supply line 1, and the drain electrode is connected to the source electrode of the driving transistor 6A and one end of the storage capacitor 5A. ing.
[0057]
The drive circuit of the current control element of this example is composed of a selection gate transistor 4, a drive transistor 6 and a switching transistor 9 made of an N-channel field effect transistor in the case of the third embodiment shown in FIG. The selection gate transistor 4A, the driving transistor 6A, and the switching transistor 9A are replaced with each other. Therefore, the voltage relationship is reversed compared to the case of the third embodiment shown in FIG. However, since the operation is the same as that of the third embodiment and the timing chart shown in FIG. 9 can be applied, detailed description will be omitted below. .
[0058]
As described above, according to the current control element drive circuit of this example, the threshold value of the drive transistor 6A can be adjusted in the same manner as in the fifth embodiment so as not to be affected by the change. it can.
At this time, as compared with the case of the fifth embodiment, an extra switching transistor 9A is required. However, the reset of the holding capacitor 5A by the switching transistor 9A and the parasitic capacitor 8 of the current control element 7 is performed by the selection gate transistor 4A. Since the storage capacitor 5A can be written independently, the reset of the storage capacitor 5A and the parasitic capacitor 8A can be performed more reliably by selecting the reset timing.
[0059]
◇ Eighth embodiment
FIG. 14 is a circuit diagram showing a configuration of a current control element driving circuit according to the eighth embodiment of the present invention.
As shown in FIG. 13, the drive circuit of the current control element in this example includes a selection gate transistor 4A, a storage capacitor 5A, and a drive transistor connected between the power supply line 1, the ground line 2, and the signal line 3. 6A, a current control element 7A, a parasitic capacitance 8A, and a switching transistor 10A.
[0060]
In the drive circuit of the current control element of this example, the configurations of the power supply line 1, the ground line 2, the signal line 3, the selection gate transistor 4A, the holding capacitor 5A, the drive transistor 6A, the current control element 7A, and the parasitic capacitance 8A are shown in FIG. 12 is the same as the case of the fifth embodiment shown in FIG. 12, but in addition to the above, the point of having a switching transistor 10A shown in FIG. 14 is different from the case of the fifth embodiment.
The switching transistor 10A is a P-channel field effect transistor, and has a gate electrode connected to the selection line, a source electrode connected to the power supply line 1, and a drain electrode connected to the gate electrode of the driving transistor 6A and one end of the storage capacitor 5A. ing.
[0061]
The drive circuit for the current control element of this example includes a selection gate transistor 4, a drive transistor 6 and a switching transistor 10 made of an N-channel field effect transistor in the case of the fourth embodiment shown in FIG. Since the selection gate transistor 4A, the driving transistor 6A, and the switching transistor 10A are replaced, the voltage relationship is reversed compared to the case of the fourth embodiment shown in FIG. Although the direction of the current is reversed, the operation is the same as in the case of the fourth embodiment, and the timing chart shown in FIG. 11 can be applied. Therefore, detailed description is omitted below. To do.
[0062]
As described above, according to the drive circuit for the current control element of this example, the threshold value of the drive transistor 6A is corrected so as not to be affected by the change as in the case of the fifth embodiment. it can.
At this time, an extra switching transistor 10A is required as compared with the case of the fifth embodiment, but resetting of the holding capacitor 5A and the parasitic capacitance 8 of the current control element 7 by the switching transistor 10A is performed by the selection gate transistor 4A. Since the storage capacitor 5A can be written independently, the reset of the storage capacitor 5A and the parasitic capacitor 8A can be performed more reliably by selecting the reset timing.
[0063]
The embodiment of the present invention has been described in detail with reference to the drawings. However, the specific configuration is not limited to this embodiment, and even if there is a design change or the like without departing from the gist of the present invention. Included in the invention. For example, in the third embodiment, the fourth embodiment, the seventh embodiment, and the eighth embodiment, the discharge of the storage capacitor 5 and the parasitic capacitor 8 by the switching transistor may be in the non-selection period or in the initial stage of the selection period. . In the case of a non-selection period, it can be performed not only at the end but also at an arbitrary timing. In the initial stage of the selection period, it is necessary to turn off the selection gate transistor.
In each embodiment, when the driving transistor is an N-channel field effect transistor or a P-channel field effect transistor, the other selection gate transistors and switching transistors are not limited to the N-channel field effect transistor or the P-channel field effect transistor. It is possible to arbitrarily mix N-channel field effect transistors and P-channel field effect transistors.
Furthermore, the current control element drive circuit of the present invention can also be applied to a current control element drive circuit in an image display device in which a large number of current control elements are arranged in a matrix in the row direction and the column direction. In this case, it is obvious that the effects of the above-described embodiments can be obtained.
In the third and fourth embodiments, the source electrode of the switching transistor 9 is connected to the ground line 2, but is connected to another power supply line having a voltage different from that of the ground line 2 to drive at reset. By setting the source voltage VS of the transistor 6 to a voltage other than 0V, the circuit design tolerance can be increased. Similar changes can be made to the seventh and eighth embodiments.
[0064]
【The invention's effect】
As described above, according to the current control element driving circuit and the image display device of the present invention, it is possible to prevent the threshold characteristics of the driving transistor that drives the current control element from being affected even if there are variations. In addition, since the number of elements constituting the pixel circuit can be reduced as compared with a conventional current control element driving circuit, the aperture ratio of the pixel can be increased and the manufacturing process is facilitated.
In addition, the driving circuit can be written with a small writing voltage, which is advantageous from the viewpoint of power consumption.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a configuration of a current control element driving circuit according to a first embodiment of the present invention;
FIG. 2 is a timing chart for explaining the operation of the current control element driving circuit according to the embodiment;
FIG. 3 is a diagram showing IDS-VGS characteristics of a drive transistor in the same example.
FIG. 4 is a diagram showing IL-VL characteristics of a current control element in the same example.
FIG. 5 is a diagram showing IDS-VGS characteristics when drive transistor characteristics vary.
FIG. 6 is a diagram showing the transient characteristics of VGS when the characteristics of drive transistors vary.
FIG. 7 is a timing chart for explaining the operation of the current control element driving circuit according to the second embodiment of the present invention;
FIG. 8 is a circuit diagram showing a configuration of a current control element driving circuit according to a third embodiment of the present invention;
FIG. 9 is a timing chart for explaining the operation of the current control element driving circuit according to the embodiment;
FIG. 10 is a circuit diagram showing a configuration of a current control element drive circuit according to a fourth embodiment of the present invention;
FIG. 11 is a timing chart illustrating the operation of the current control element driving circuit according to the embodiment;
FIG. 12 is a circuit diagram showing a configuration of a current control element drive circuit according to a fifth embodiment of the present invention;
FIG. 13 is a circuit diagram showing a configuration of a current control element driving circuit according to a seventh embodiment of the present invention;
FIG. 14 is a circuit diagram showing a configuration of a current control element drive circuit according to an eighth embodiment of the present invention;
FIG. 15 is a diagram showing a configuration of a current control element drive circuit according to a first conventional example;
FIG. 16 is a diagram showing IDS-VGS characteristics when drive transistor characteristics vary.
FIG. 17 is a diagram showing a configuration of a drive circuit of a current control element of a second conventional example.
FIG. 18 is a timing chart for explaining the operation of the drive circuit of the current control element of the second conventional example.
[Explanation of symbols]
1 Power line (first power line)
2 Ground line (second power line)
3 signal lines
4,4A Select gate transistor
5,5A Holding capacity
6,6A drive transistor
7,7A Current control element
8,8A parasitic capacitance
9,9A switching transistor
10,10A switching transistor

Claims (10)

  1. 第1の電源線と第2の電源線との間に直列に接続された駆動トランジスタと電流制御素子と、前記駆動トランジスタと電流制御素子の接続点と前記駆動トランジスタのゲート電極との間に接続された保持容量と、信号線と前記駆動トランジスタのゲート電極との間に接続された選択ゲートトランジスタとを備え、
    駆動回路の選択期間に前記選択ゲートトランジスタをオンにし、前記選択期間の初期に、前記信号線にリセット信号電圧からなる第1の信号電圧を入力して前記保持容量及び前記電流制御素子の寄生容量に蓄積されている電荷をリセットし、
    次に、前記信号線から、最初の状態で前記保持容量に配分される電圧が前記駆動トランジスタのしきい値電圧より大きく、前記寄生容量に配分される電圧が前記制御電流素子の立ち上がり電圧より小さい第2の信号電圧を入力し、その後、前記保持容量に書き込まれた信号電荷が前記駆動トランジスタを経て前記寄生容量に放電して前記駆動トランジスタの電流が停止したのち、前記信号線から前記第2の信号電圧より大きい第3の信号電圧を入力して前記保持容量に前記駆動トランジスタのしきい値電圧より大きい電圧を保持し、
    前記駆動回路の非選択期間に前記選択ゲートトランジスタをオフにして、前記駆動トランジスタを経て前記電流制御素子に電流を流すことを特徴とする電流制御素子の駆動回路。
    A drive transistor and a current control element connected in series between the first power supply line and the second power supply line, and a connection between the connection point of the drive transistor and the current control element and the gate electrode of the drive transistor And a selection gate transistor connected between the signal line and the gate electrode of the driving transistor,
    The selection gate transistor is turned on during a selection period of the drive circuit, and a first signal voltage composed of a reset signal voltage is input to the signal line at an initial stage of the selection period to input the holding capacitor and the parasitic capacitance of the current control element. Reset the charge accumulated in the
    Next, from the signal line, the voltage distributed to the holding capacitor in the initial state is larger than the threshold voltage of the driving transistor, and the voltage distributed to the parasitic capacitor is smaller than the rising voltage of the control current element. After the second signal voltage is input, the signal charge written in the storage capacitor is discharged to the parasitic capacitor through the driving transistor, and the current of the driving transistor is stopped. A third signal voltage greater than the signal voltage of the drive transistor and a voltage greater than the threshold voltage of the drive transistor is retained in the retention capacitor;
    A drive circuit for a current control element, wherein the selection gate transistor is turned off during a non-selection period of the drive circuit, and a current is passed through the current control element through the drive transistor.
  2. 前記選択期間の初期に、前記信号線に高電圧を入力して前記駆動トランジスタをオンにするとともに、前記第1の電源線をリセット信号電圧とすることによって前記電流制御素子の寄生容量に蓄積されている電荷をリセットした後、前記信号線の電位をリセット信号電圧からなる第1の信号電圧として前記保持容量の電荷を放電してから前記第1の電源線の電圧をもとの電源線電圧に戻すことを特徴とする請求項1記載の電流制御素子の駆動回路。At the beginning of the selection period, a high voltage is input to the signal line to turn on the driving transistor, and the first power supply line is set as a reset signal voltage so that it is accumulated in the parasitic capacitance of the current control element. After resetting the charge, the potential of the signal line is set to the first signal voltage composed of the reset signal voltage, and the charge of the storage capacitor is discharged, and then the voltage of the first power line is changed to the original power line voltage. 2. The drive circuit for a current control element according to claim 1, wherein
  3. 前記リセット信号電圧が、前記第2の電源線の電圧であることを特徴とする請求項1又は2記載の電流制御素子の駆動回路。3. The current control element driving circuit according to claim 1, wherein the reset signal voltage is a voltage of the second power supply line.
  4. 前記選択ゲートトランジスタと駆動トランジスタとが、Nチャネル電界効果トランジスタからなることを特徴とする請求項1乃至3のいずれか一記載の電流制御素子の駆動回路。4. The drive circuit for a current control element according to claim 1, wherein the selection gate transistor and the drive transistor are N-channel field effect transistors.
  5. 前記選択ゲートトランジスタと駆動トランジスタとが、Pチャネル電界効果トランジスタからなることを特徴とする請求項1乃至3のいずれか一記載の電流制御素子の駆動回路。4. The drive circuit for a current control element according to claim 1, wherein the selection gate transistor and the drive transistor are P-channel field effect transistors.
  6. 前記第1の電源線又は第2の電源線と前記駆動トランジスタのソースとの間にスイッチングトランジスタを備え、前記駆動回路の非選択期間に、又は選択期間の初期に前記信号線の電圧を0にして、前記スイッチングトランジスタをオンにすることによって、前記保持容量及び前記電流制御素子の寄生容量に蓄積されている電荷をリセットすることを特徴とする請求項1記載の電流制御素子の駆動回路。A switching transistor is provided between the first power supply line or the second power supply line and the source of the drive transistor, and the voltage of the signal line is set to 0 during a non-selection period of the drive circuit or at the beginning of the selection period. 2. The current control element drive circuit according to claim 1, wherein by turning on the switching transistor, the charge accumulated in the storage capacitor and the parasitic capacitance of the current control element is reset. 3.
  7. 前記第1の電源線又は第2の電源線と前記駆動トランジスタのゲートとの間にスイッチングトランジスタを備え、前記駆動回路の非選択期間に、前記スイッチングトランジスタをオンにすることによって、前記保持容量及び前記電流制御素子の寄生容量に蓄積されている電荷をリセットすることを特徴とする請求項1記載の電流制御素子の駆動回路。A switching transistor is provided between the first power supply line or the second power supply line and the gate of the drive transistor, and the storage capacitor and the storage capacitor are turned on during the non-selection period of the drive circuit. 2. The drive circuit for a current control element according to claim 1, wherein charges accumulated in a parasitic capacitance of the current control element are reset.
  8. 前記選択ゲートトランジスタと駆動トランジスタとスイッチングトランジスタとが、Nチャネル電界効果トランジスタからなることを特徴とする請求項6又は7記載の電流制御素子の駆動回路。8. The drive circuit for a current control element according to claim 6, wherein the selection gate transistor, the drive transistor, and the switching transistor are N-channel field effect transistors.
  9. 前記選択ゲートトランジスタと駆動トランジスタとスイッチングトランジスタとが、Pチャネル電界効果トランジスタからなることを特徴とする請求項6又は7記載の電流制御素子の駆動回路。8. The drive circuit for a current control element according to claim 6, wherein the selection gate transistor, the drive transistor, and the switching transistor are P-channel field effect transistors.
  10. 請求項1乃至9のいずれか一記載の電流制御素子の駆動回路を複数個平面状に配列して、行方向と列方向とに駆動可能なように構成してなることを特徴とする画像表示装置。10. An image display comprising: a plurality of drive circuits for current control elements according to claim 1 arranged in a plane so as to be driven in a row direction and a column direction. apparatus.
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Families Citing this family (291)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7569849B2 (en) 2001-02-16 2009-08-04 Ignis Innovation Inc. Pixel driver circuit and pixel circuit having the pixel driver circuit
GB0218170D0 (en) * 2002-08-06 2002-09-11 Koninkl Philips Electronics Nv Electroluminescent display devices
CA2419704A1 (en) 2003-02-24 2004-08-24 Ignis Innovation Inc. Method of manufacturing a pixel with organic light-emitting diode
US7612749B2 (en) * 2003-03-04 2009-11-03 Chi Mei Optoelectronics Corporation Driving circuits for displays
JP3772889B2 (en) 2003-05-19 2006-05-10 セイコーエプソン株式会社 Electro-optical device and driving device thereof
JP4360121B2 (en) 2003-05-23 2009-11-11 ソニー株式会社 Pixel circuit, display device, and driving method of pixel circuit
US8937580B2 (en) * 2003-08-08 2015-01-20 Semiconductor Energy Laboratory Co., Ltd. Driving method of light emitting device and light emitting device
CA2443206A1 (en) 2003-09-23 2005-03-23 Ignis Innovation Inc. Amoled display backplanes - pixel driver circuits, array architecture, and external compensation
EP1521316B1 (en) * 2003-10-03 2016-05-25 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of a light emitting element
JP2005122070A (en) * 2003-10-20 2005-05-12 Toshiba Matsushita Display Technology Co Ltd Organic el display device and its driving method
JP4131227B2 (en) 2003-11-10 2008-08-13 ソニー株式会社 Pixel circuit, display device, and driving method of pixel circuit
TWI286654B (en) * 2003-11-13 2007-09-11 Hannstar Display Corp Pixel structure in a matrix display and driving method thereof
JP4826870B2 (en) * 2003-12-02 2011-11-30 ソニー株式会社 Pixel circuit, driving method thereof, active matrix device, and display device
JP4552108B2 (en) * 2003-12-05 2010-09-29 ソニー株式会社 Pixel circuit, display device, and driving method thereof
JP2005189643A (en) * 2003-12-26 2005-07-14 Sony Corp Display device and method for driving display device
KR101080350B1 (en) 2004-04-07 2011-11-04 삼성전자주식회사 Display device and method of driving thereof
US20050258867A1 (en) * 2004-05-21 2005-11-24 Seiko Epson Corporation Electronic circuit, electro-optical device, electronic device and electronic apparatus
US7173590B2 (en) 2004-06-02 2007-02-06 Sony Corporation Pixel circuit, active matrix apparatus and display apparatus
JP2005345992A (en) * 2004-06-07 2005-12-15 Chi Mei Electronics Corp Display device
CA2472671A1 (en) 2004-06-29 2005-12-29 Ignis Innovation Inc. Voltage-programming scheme for current-driven amoled displays
TWI311307B (en) 2004-07-05 2009-06-21 Sony Corporatio
JP5207581B2 (en) * 2004-07-16 2013-06-12 三洋電機株式会社 Driving method of semiconductor device or display device
JP4327042B2 (en) 2004-08-05 2009-09-09 シャープ株式会社 Display device and driving method thereof
JP5017773B2 (en) 2004-09-17 2012-09-05 ソニー株式会社 Pixel circuit, display device, and driving method thereof
WO2006053424A1 (en) 2004-11-16 2006-05-26 Ignis Innovation Inc. System and driving method for active matrix light emitting device display
JP4747565B2 (en) 2004-11-30 2011-08-17 ソニー株式会社 Pixel circuit and driving method thereof
US7317434B2 (en) * 2004-12-03 2008-01-08 Dupont Displays, Inc. Circuits including switches for electronic devices and methods of using the electronic devices
CA2490858A1 (en) 2004-12-07 2006-06-07 Ignis Innovation Inc. Driving method for compensated voltage-programming of amoled displays
US9275579B2 (en) 2004-12-15 2016-03-01 Ignis Innovation Inc. System and methods for extraction of threshold and mobility parameters in AMOLED displays
US9280933B2 (en) 2004-12-15 2016-03-08 Ignis Innovation Inc. System and methods for extraction of threshold and mobility parameters in AMOLED displays
US10012678B2 (en) 2004-12-15 2018-07-03 Ignis Innovation Inc. Method and system for programming, calibrating and/or compensating, and driving an LED display
US10013907B2 (en) 2004-12-15 2018-07-03 Ignis Innovation Inc. Method and system for programming, calibrating and/or compensating, and driving an LED display
TWI402790B (en) 2004-12-15 2013-07-21 Ignis Innovation Inc Method and system for programming, calibrating and driving a light emitting device display
CA2495726A1 (en) 2005-01-28 2006-07-28 Ignis Innovation Inc. Locally referenced voltage programmed pixel for amoled displays
JP4923410B2 (en) 2005-02-02 2012-04-25 ソニー株式会社 Pixel circuit and display device
CA2496642A1 (en) 2005-02-10 2006-08-10 Ignis Innovation Inc. Fast settling time driving method for organic light-emitting diode (oled) displays based on current programming
JP2006227239A (en) * 2005-02-17 2006-08-31 Sony Corp Display device and display method
JP2006227238A (en) * 2005-02-17 2006-08-31 Sony Corp Display device and display method
US20140111567A1 (en) 2005-04-12 2014-04-24 Ignis Innovation Inc. System and method for compensation of non-uniformities in light emitting device displays
KR101160830B1 (en) * 2005-04-21 2012-06-29 삼성전자주식회사 Display device and driving method thereof
TWI429066B (en) 2005-06-02 2014-03-01 Sony Corp Semiconductor image sensor module and manufacturing method thereof
JP5355080B2 (en) * 2005-06-08 2013-11-27 イグニス・イノベイション・インコーポレーテッドIgnis Innovation Incorporated Method and system for driving a light emitting device display
US8629819B2 (en) * 2005-07-14 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
CA2518276A1 (en) 2005-09-13 2007-03-13 Ignis Innovation Inc. Compensation technique for luminance degradation in electro-luminance devices
EP1764770A3 (en) 2005-09-16 2012-03-14 Semiconductor Energy Laboratory Co., Ltd. Display device and driving method of display device
JP4923505B2 (en) 2005-10-07 2012-04-25 ソニー株式会社 Pixel circuit and display device
JP4636006B2 (en) * 2005-11-14 2011-02-23 ソニー株式会社 Pixel circuit, driving method of pixel circuit, display device, driving method of display device, and electronic device
JP5245195B2 (en) * 2005-11-14 2013-07-24 ソニー株式会社 Pixel circuit
US8004477B2 (en) 2005-11-14 2011-08-23 Sony Corporation Display apparatus and driving method thereof
JP2007148128A (en) * 2005-11-29 2007-06-14 Sony Corp Pixel circuit
JP5478000B2 (en) * 2005-11-30 2014-04-23 株式会社半導体エネルギー研究所 Display device, display module, and electronic device
US7692610B2 (en) 2005-11-30 2010-04-06 Semiconductor Energy Laboratory Co., Ltd. Display device
EP1793366A3 (en) 2005-12-02 2009-11-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
EP3133590A1 (en) 2006-04-19 2017-02-22 Ignis Innovation Inc. Stable driving scheme for active matrix displays
US9269322B2 (en) 2006-01-09 2016-02-23 Ignis Innovation Inc. Method and system for driving an active matrix display circuit
WO2007079572A1 (en) 2006-01-09 2007-07-19 Ignis Innovation Inc. Method and system for driving an active matrix display circuit
US9489891B2 (en) 2006-01-09 2016-11-08 Ignis Innovation Inc. Method and system for driving an active matrix display circuit
CN101292275B (en) 2006-01-17 2011-06-08 日立等离子显示器股份有限公司 Driving method and displaying device for plasma display panel
JP4821381B2 (en) * 2006-03-09 2011-11-24 セイコーエプソン株式会社 Electro-optical device and electronic apparatus
JP5037858B2 (en) * 2006-05-16 2012-10-03 グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニーGlobal Oled Technology Llc. Display device
JP4240059B2 (en) 2006-05-22 2009-03-18 ソニー株式会社 Display device and driving method thereof
JP4203770B2 (en) 2006-05-29 2009-01-07 ソニー株式会社 Image display device
JP5014338B2 (en) 2006-05-30 2012-08-29 シャープ株式会社 Current-driven display device
JP4240068B2 (en) 2006-06-30 2009-03-18 ソニー株式会社 Display device and driving method thereof
JP2008026468A (en) * 2006-07-19 2008-02-07 Sony Corp Image display device
JP4151714B2 (en) 2006-07-19 2008-09-17 ソニー株式会社 Display device and driving method thereof
JP4929891B2 (en) 2006-07-19 2012-05-09 ソニー株式会社 Display device
JP5245220B2 (en) * 2006-07-26 2013-07-24 ソニー株式会社 Display device
JP5114889B2 (en) 2006-07-27 2013-01-09 ソニー株式会社 Display element, display element drive method, display device, and display device drive method
JP4984715B2 (en) * 2006-07-27 2012-07-25 ソニー株式会社 Display device driving method and display element driving method
JP5130667B2 (en) 2006-07-27 2013-01-30 ソニー株式会社 Display device
JP4203773B2 (en) * 2006-08-01 2009-01-07 ソニー株式会社 Display device
JP4203772B2 (en) 2006-08-01 2009-01-07 ソニー株式会社 Display device and driving method thereof
JP4168290B2 (en) 2006-08-03 2008-10-22 ソニー株式会社 Display device
CA2556961A1 (en) 2006-08-15 2008-02-15 Ignis Innovation Inc. Oled compensation technique based on oled capacitance
JP4211820B2 (en) 2006-08-15 2009-01-21 ソニー株式会社 Pixel circuit, image display device and driving method thereof
JP2008046377A (en) 2006-08-17 2008-02-28 Sony Corp Display device
JP2008046427A (en) 2006-08-18 2008-02-28 Sony Corp Image display device
JP2008051990A (en) * 2006-08-24 2008-03-06 Sony Corp Display device
JP2008058853A (en) 2006-09-04 2008-03-13 Sony Corp Display device and manufacturing method thereof
JP4240097B2 (en) 2006-09-25 2009-03-18 ソニー株式会社 Pixel circuit and display device
JP4415983B2 (en) 2006-11-13 2010-02-17 ソニー株式会社 Display device and driving method thereof
JP5055963B2 (en) 2006-11-13 2012-10-24 ソニー株式会社 Display device and driving method of display device
JP4438789B2 (en) 2006-11-17 2010-03-24 ソニー株式会社 Pixel circuit, display device, and method of manufacturing pixel circuit
JP4438790B2 (en) 2006-11-17 2010-03-24 ソニー株式会社 Pixel circuit, display device, and method of manufacturing pixel circuit
JP4353237B2 (en) 2006-11-17 2009-10-28 ソニー株式会社 Pixel circuit, display device, and method of manufacturing pixel circuit
JP2008139520A (en) * 2006-12-01 2008-06-19 Sony Corp Display device
JP4984863B2 (en) * 2006-12-08 2012-07-25 ソニー株式会社 Display device and driving method thereof
JP2008152096A (en) 2006-12-19 2008-07-03 Sony Corp Display device, method for driving the same, and electronic equipment
JP2008158378A (en) * 2006-12-26 2008-07-10 Sony Corp Display device and method of driving the same
JP2008164796A (en) * 2006-12-27 2008-07-17 Sony Corp Pixel circuit and display device and driving method thereof
JP4600780B2 (en) * 2007-01-15 2010-12-15 ソニー株式会社 Display device and driving method thereof
JP2008176141A (en) * 2007-01-19 2008-07-31 Sony Corp Organic electroluminescence display device
JP2008191296A (en) * 2007-02-02 2008-08-21 Sony Corp Display device, driving method of display device and electronic equipment
JP4297169B2 (en) 2007-02-21 2009-07-15 ソニー株式会社 Display device, driving method thereof, and electronic apparatus
JP4300490B2 (en) 2007-02-21 2009-07-22 ソニー株式会社 Display device, driving method thereof, and electronic apparatus
JP4245057B2 (en) 2007-02-21 2009-03-25 ソニー株式会社 Display device, driving method thereof, and electronic apparatus
JP5309455B2 (en) * 2007-03-15 2013-10-09 ソニー株式会社 Display device, driving method thereof, and electronic apparatus
JP2008233399A (en) * 2007-03-19 2008-10-02 Sony Corp Pixel circuit, display device, and manufacturing method of display device
JP2008233502A (en) * 2007-03-20 2008-10-02 Sony Corp Driving method of organic electroluminescence light emission part
JP2008233501A (en) * 2007-03-20 2008-10-02 Sony Corp Driving method of organic electroluminescence light emission part
JP4306753B2 (en) 2007-03-22 2009-08-05 ソニー株式会社 Display device, driving method thereof, and electronic apparatus
JP4337897B2 (en) 2007-03-22 2009-09-30 ソニー株式会社 Display device, driving method thereof, and electronic apparatus
JP2008241784A (en) 2007-03-26 2008-10-09 Sony Corp Display device and method of manufacturing the same
JP5082532B2 (en) 2007-03-26 2012-11-28 ソニー株式会社 Display device, driving method thereof, and electronic apparatus
JP4508205B2 (en) * 2007-03-26 2010-07-21 ソニー株式会社 Display device, display device driving method, and electronic apparatus
JP2008241780A (en) 2007-03-26 2008-10-09 Sony Corp Display device and electronic equipment
JP2008241782A (en) 2007-03-26 2008-10-09 Sony Corp Display device and driving method thereof and electronic equipment
JP2008257086A (en) 2007-04-09 2008-10-23 Sony Corp Display device, manufacturing method of display device, and electronic equipment
JP5343325B2 (en) 2007-04-12 2013-11-13 ソニー株式会社 Self-luminous display panel driving method, self-luminous display panel, and electronic device
JP2008286905A (en) * 2007-05-16 2008-11-27 Sony Corp Display device, driving method thereof, and electronic apparatus
JP2008286953A (en) 2007-05-16 2008-11-27 Sony Corp Display device, its driving method, and electronic equipment
JP2008286897A (en) * 2007-05-16 2008-11-27 Sony Corp Display device, method for driving the display device, and electronic equipment
JP2008287141A (en) 2007-05-21 2008-11-27 Sony Corp Display device, its driving method, and electronic equipment
JP4470960B2 (en) 2007-05-21 2010-06-02 ソニー株式会社 Display device, driving method thereof, and electronic apparatus
JP5309470B2 (en) * 2007-05-21 2013-10-09 ソニー株式会社 Display device, driving method thereof, and electronic apparatus
JP2008310128A (en) * 2007-06-15 2008-12-25 Sony Corp Display, method for driving display, and electronic equipment
JP5495510B2 (en) 2007-06-19 2014-05-21 キヤノン株式会社 Display device and electronic apparatus using the same
JP2009008874A (en) * 2007-06-28 2009-01-15 Sony Corp Display device and method of driving the same
JP2009014796A (en) 2007-06-30 2009-01-22 Sony Corp El display panel, power supply line driving device and electronic equipment
JP2009031620A (en) * 2007-07-30 2009-02-12 Sony Corp Display device and driving method of display device
JP5098508B2 (en) * 2007-08-13 2012-12-12 ソニー株式会社 ORGANIC ELECTROLUMINESCENT DISPLAY DEVICE, DRIVE CIRCUIT FOR DRIVING ORGANIC ELECTROLUMINESCENT LIGHT EMITTING UNIT, AND METHOD FOR DRIVING ORGANIC ELECTROLUMINESCENT LIGHT EMITTING UNIT
JP5056265B2 (en) 2007-08-15 2012-10-24 ソニー株式会社 Display device and electronic device
JP5251034B2 (en) * 2007-08-15 2013-07-31 ソニー株式会社 Display device and electronic device
JP5157317B2 (en) * 2007-08-21 2013-03-06 ソニー株式会社 Method for driving organic electroluminescence light emitting unit and organic electroluminescence display device
JP5023906B2 (en) 2007-09-12 2012-09-12 ソニー株式会社 Display device and driving method of display device
JP4967946B2 (en) * 2007-09-14 2012-07-04 ソニー株式会社 Display device and driving method of display device
JP4534169B2 (en) 2007-09-27 2010-09-01 ソニー株式会社 Display device, driving method thereof, and electronic apparatus
JP4534170B2 (en) 2007-09-27 2010-09-01 ソニー株式会社 Display device, driving method thereof, and electronic apparatus
JP2009099777A (en) * 2007-10-17 2009-05-07 Sony Corp Display unit, and electronic apparatus
JP4985303B2 (en) * 2007-10-17 2012-07-25 ソニー株式会社 Display device, driving method thereof, and electronic apparatus
JP4428436B2 (en) 2007-10-23 2010-03-10 ソニー株式会社 Display device and electronic device
JP2009104013A (en) * 2007-10-25 2009-05-14 Sony Corp Display device, driving method thereof, and electronic apparatus
JP5256691B2 (en) * 2007-10-29 2013-08-07 ソニー株式会社 Display device and electronic device
GB0721567D0 (en) 2007-11-02 2007-12-12 Cambridge Display Tech Ltd Pixel driver circuits
JP2009116206A (en) * 2007-11-09 2009-05-28 Sony Corp El display panel and electronic device
JP4978435B2 (en) * 2007-11-14 2012-07-18 ソニー株式会社 Display device, display device driving method, and electronic apparatus
JP5186888B2 (en) * 2007-11-14 2013-04-24 ソニー株式会社 Display device, driving method thereof, and electronic apparatus
JP4433039B2 (en) 2007-11-14 2010-03-17 ソニー株式会社 Display device, driving method thereof, and electronic apparatus
KR101517110B1 (en) 2007-11-14 2015-05-04 소니 주식회사 Display apparatus driving method for display apparatus and electronic apparatus
JP2009128404A (en) * 2007-11-20 2009-06-11 Sony Corp Display device, driving method of display device, and electronic equipment
JP5119889B2 (en) 2007-11-26 2013-01-16 ソニー株式会社 Display device, driving method thereof, and electronic apparatus
JP2009139671A (en) * 2007-12-07 2009-06-25 Sony Corp Display device, method of driving display device and electronic device
JP2009145531A (en) * 2007-12-13 2009-07-02 Sony Corp Display, driving method for display, and electronic equipment
JP4655085B2 (en) 2007-12-21 2011-03-23 ソニー株式会社 Display device and electronic device
JP2009157019A (en) 2007-12-26 2009-07-16 Sony Corp Display device and electronic equipment
JP5194781B2 (en) 2007-12-26 2013-05-08 ソニー株式会社 Display device, driving method thereof, and electronic apparatus
JP4483945B2 (en) * 2007-12-27 2010-06-16 ソニー株式会社 Display device and electronic device
JP2008146090A (en) * 2008-01-11 2008-06-26 Sony Corp Pixel circuit and driving method thereof
JP4715849B2 (en) 2008-01-15 2011-07-06 ソニー株式会社 Display device, driving method thereof, and electronic apparatus
JP4715850B2 (en) 2008-01-15 2011-07-06 ソニー株式会社 Display device, driving method thereof, and electronic apparatus
JP4591511B2 (en) * 2008-01-15 2010-12-01 ソニー株式会社 Display device and electronic device
JP2009175198A (en) 2008-01-21 2009-08-06 Sony Corp El display panel and electronic apparatus
JP4438869B2 (en) 2008-02-04 2010-03-24 ソニー株式会社 Display device, driving method thereof, and electronic apparatus
JP4816653B2 (en) 2008-02-04 2011-11-16 ソニー株式会社 Display device, driving method thereof, and electronic apparatus
JP4760840B2 (en) 2008-02-28 2011-08-31 ソニー株式会社 EL display panel, electronic device, and driving method of EL display panel
JP5186950B2 (en) 2008-02-28 2013-04-24 ソニー株式会社 EL display panel, electronic device, and driving method of EL display panel
JP5217500B2 (en) 2008-02-28 2013-06-19 ソニー株式会社 EL display panel module, EL display panel, integrated circuit device, electronic apparatus, and drive control method
JP2009204992A (en) * 2008-02-28 2009-09-10 Sony Corp El display panel, electronic device, and drive method of el display panel
JP2009244666A (en) 2008-03-31 2009-10-22 Sony Corp Panel and driving controlling method
JP2009244665A (en) 2008-03-31 2009-10-22 Sony Corp Panel and driving controlling method
EP2277163B1 (en) 2008-04-18 2018-11-21 Ignis Innovation Inc. System and driving method for light emitting device display
JP4640443B2 (en) 2008-05-08 2011-03-02 ソニー株式会社 Display device, display device driving method, and electronic apparatus
JP5146090B2 (en) * 2008-05-08 2013-02-20 ソニー株式会社 EL display panel, electronic device, and driving method of EL display panel
JP2009294635A (en) * 2008-05-08 2009-12-17 Sony Corp Display device, method for driving display device thereof, and electronic equipment
JP4640449B2 (en) 2008-06-02 2011-03-02 ソニー株式会社 Display device, driving method thereof, and electronic apparatus
JP5235516B2 (en) * 2008-06-13 2013-07-10 富士フイルム株式会社 Display device and driving method
JP2010002498A (en) 2008-06-18 2010-01-07 Sony Corp Panel and drive control method
JP5183336B2 (en) * 2008-07-15 2013-04-17 富士フイルム株式会社 Display device
CA2637343A1 (en) 2008-07-29 2010-01-29 Ignis Innovation Inc. Improving the display source driver
JP5027755B2 (en) * 2008-08-04 2012-09-19 ソニー株式会社 Display device and driving method thereof
JP4544355B2 (en) * 2008-08-04 2010-09-15 ソニー株式会社 Pixel circuit, driving method thereof, display device, and driving method thereof
JP2010039435A (en) 2008-08-08 2010-02-18 Sony Corp Display panel module and electronic apparatus
JP2010039436A (en) 2008-08-08 2010-02-18 Sony Corp Display panel module and electronic apparatus
JP4640472B2 (en) 2008-08-19 2011-03-02 ソニー株式会社 Display device and display driving method
JP2010048865A (en) 2008-08-19 2010-03-04 Sony Corp Display and display driving method
JP2010048866A (en) 2008-08-19 2010-03-04 Sony Corp Display and display driving method
JP2010066331A (en) 2008-09-09 2010-03-25 Fujifilm Corp Display apparatus
KR101518324B1 (en) 2008-09-24 2015-05-11 삼성디스플레이 주식회사 Display device and driving method thereof
JP5157791B2 (en) 2008-09-29 2013-03-06 カシオ計算機株式会社 Display drive device, display device, and drive control method for display device
JP2010085474A (en) 2008-09-29 2010-04-15 Sony Corp Display panel module and electronic apparatus
JP5212002B2 (en) * 2008-10-02 2013-06-19 ソニー株式会社 Display panel module, semiconductor integrated circuit, and electronic device
JP2010091720A (en) 2008-10-07 2010-04-22 Sony Corp Display apparatus and display driving method
JP2010113227A (en) 2008-11-07 2010-05-20 Sony Corp Display device and electronic product
JP5446217B2 (en) 2008-11-07 2014-03-19 ソニー株式会社 Display devices and electronic devices
JP2010113229A (en) 2008-11-07 2010-05-20 Sony Corp Display device and electronic product
JP5446216B2 (en) 2008-11-07 2014-03-19 ソニー株式会社 Display device and electronic device
JP2010117475A (en) * 2008-11-12 2010-05-27 Sony Corp Display apparatus, electronic device, and method of driving the display apparatus
JP4957713B2 (en) 2008-12-08 2012-06-20 ソニー株式会社 Driving method of organic electroluminescence display device
US9370075B2 (en) 2008-12-09 2016-06-14 Ignis Innovation Inc. System and method for fast compensation programming of pixels in a display
JP5239812B2 (en) * 2008-12-11 2013-07-17 ソニー株式会社 Display device, display device driving method, and electronic apparatus
JP5509589B2 (en) 2008-12-17 2014-06-04 ソニー株式会社 Display device and electronic device
US20110164021A1 (en) 2009-01-30 2011-07-07 Yasuhiro Seto Display device and drive control method thereof
JP2010237362A (en) 2009-03-31 2010-10-21 Sony Corp Panel, method for controlling the same, display device and electronic device
JP5218222B2 (en) 2009-03-31 2013-06-26 カシオ計算機株式会社 Pixel driving device, light emitting device, and driving control method of light emitting device
JP2010249935A (en) 2009-04-13 2010-11-04 Sony Corp Display device
JP5293364B2 (en) 2009-04-15 2013-09-18 ソニー株式会社 Display device and drive control method
JP5152094B2 (en) * 2009-04-24 2013-02-27 ソニー株式会社 Pixel circuit, pixel circuit driving method, display device, and display device driving method
JP5099069B2 (en) * 2009-04-24 2012-12-12 ソニー株式会社 Pixel circuit, pixel circuit driving method, display device, and display device driving method
JP2010266492A (en) 2009-05-12 2010-11-25 Sony Corp Pixel circuit, display apparatus, and driving method for pixel circuit
JP5310244B2 (en) 2009-05-12 2013-10-09 ソニー株式会社 Display device and display method
JP2010266493A (en) * 2009-05-12 2010-11-25 Sony Corp Driving method for pixel circuit and display apparatus
JP5218269B2 (en) 2009-05-13 2013-06-26 ソニー株式会社 Display device and drive control method
WO2010134263A1 (en) * 2009-05-22 2010-11-25 パナソニック株式会社 Display device and method for driving same
US10319307B2 (en) 2009-06-16 2019-06-11 Ignis Innovation Inc. Display system with compensation techniques and/or shared level resources
CA2669367A1 (en) 2009-06-16 2010-12-16 Ignis Innovation Inc Compensation technique for color shift in displays
JP4998538B2 (en) * 2009-10-20 2012-08-15 ソニー株式会社 Display device and electronic device
KR101893128B1 (en) * 2009-10-21 2018-08-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Analog circuit and semiconductor device
JP5503255B2 (en) 2009-11-10 2014-05-28 グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニーGlobal Oled Technology Llc. Pixel circuit, display device, and inspection method
US8633873B2 (en) 2009-11-12 2014-01-21 Ignis Innovation Inc. Stable fast programming scheme for displays
CA2688870A1 (en) 2009-11-30 2011-05-30 Ignis Innovation Inc. Methode and techniques for improving display uniformity
US9384698B2 (en) 2009-11-30 2016-07-05 Ignis Innovation Inc. System and methods for aging compensation in AMOLED displays
US9311859B2 (en) 2009-11-30 2016-04-12 Ignis Innovation Inc. Resetting cycle for aging compensation in AMOLED displays
US8803417B2 (en) 2009-12-01 2014-08-12 Ignis Innovation Inc. High resolution pixel architecture
JP2011118020A (en) 2009-12-01 2011-06-16 Sony Corp Display and display drive method
CA2687631A1 (en) 2009-12-06 2011-06-06 Ignis Innovation Inc Low power driving scheme for display applications
JP5477004B2 (en) 2010-01-14 2014-04-23 ソニー株式会社 Display device and display driving method
JP5532964B2 (en) 2010-01-28 2014-06-25 ソニー株式会社 Display device and display driving method
CA2692097A1 (en) 2010-02-04 2011-08-04 Ignis Innovation Inc. Extracting correlation curves for light emitting device
US10176736B2 (en) 2010-02-04 2019-01-08 Ignis Innovation Inc. System and methods for extracting correlation curves for an organic light emitting device
US10163401B2 (en) 2010-02-04 2018-12-25 Ignis Innovation Inc. System and methods for extracting correlation curves for an organic light emitting device
US9881532B2 (en) 2010-02-04 2018-01-30 Ignis Innovation Inc. System and method for extracting correlation curves for an organic light emitting device
US10089921B2 (en) 2010-02-04 2018-10-02 Ignis Innovation Inc. System and methods for extracting correlation curves for an organic light emitting device
US20140313111A1 (en) 2010-02-04 2014-10-23 Ignis Innovation Inc. System and methods for extracting correlation curves for an organic light emitting device
CA2696778A1 (en) 2010-03-17 2011-09-17 Ignis Innovation Inc. Lifetime, uniformity, parameter extraction methods
US8907991B2 (en) 2010-12-02 2014-12-09 Ignis Innovation Inc. System and methods for thermal compensation in AMOLED displays
JP5682385B2 (en) 2011-03-10 2015-03-11 セイコーエプソン株式会社 Electro-optical device and electronic apparatus
JP6018409B2 (en) * 2011-05-13 2016-11-02 株式会社半導体エネルギー研究所 Light emitting device
US9886899B2 (en) 2011-05-17 2018-02-06 Ignis Innovation Inc. Pixel Circuits for AMOLED displays
US9134825B2 (en) 2011-05-17 2015-09-15 Ignis Innovation Inc. Systems and methods for display systems with dynamic power control
US9721505B2 (en) 2013-03-08 2017-08-01 Ignis Innovation Inc. Pixel circuits for AMOLED displays
US9606607B2 (en) 2011-05-17 2017-03-28 Ignis Innovation Inc. Systems and methods for display systems with dynamic power control
US9530349B2 (en) 2011-05-20 2016-12-27 Ignis Innovations Inc. Charged-based compensation and parameter extraction in AMOLED displays
US9799246B2 (en) 2011-05-20 2017-10-24 Ignis Innovation Inc. System and methods for extraction of threshold and mobility parameters in AMOLED displays
US9171500B2 (en) 2011-05-20 2015-10-27 Ignis Innovation Inc. System and methods for extraction of parasitic parameters in AMOLED displays
US8576217B2 (en) 2011-05-20 2013-11-05 Ignis Innovation Inc. System and methods for extraction of threshold and mobility parameters in AMOLED displays
US9466240B2 (en) 2011-05-26 2016-10-11 Ignis Innovation Inc. Adaptive feedback system for compensating for aging pixel areas with enhanced estimation speed
WO2012164475A2 (en) 2011-05-27 2012-12-06 Ignis Innovation Inc. Systems and methods for aging compensation in amoled displays
JP2014522506A (en) 2011-05-28 2014-09-04 イグニス・イノベイション・インコーポレーテッドIgnis Innovation Incorporated System and method for fast compensation programming of display pixels
US9070775B2 (en) 2011-08-03 2015-06-30 Ignis Innovations Inc. Thin film transistor
US8901579B2 (en) 2011-08-03 2014-12-02 Ignis Innovation Inc. Organic light emitting diode and method of manufacturing
TWI494909B (en) 2011-11-16 2015-08-01 Joled Inc A signal processing device, a signal processing method, a program and an electronic device
US10089924B2 (en) 2011-11-29 2018-10-02 Ignis Innovation Inc. Structural and low-frequency non-uniformity compensation
US9385169B2 (en) 2011-11-29 2016-07-05 Ignis Innovation Inc. Multi-functional active matrix organic light-emitting diode display
JP5929136B2 (en) 2011-12-05 2016-06-01 セイコーエプソン株式会社 Electro-optical device and electronic apparatus
JP6124573B2 (en) 2011-12-20 2017-05-10 キヤノン株式会社 Display device
US8937632B2 (en) 2012-02-03 2015-01-20 Ignis Innovation Inc. Driving system for active-matrix displays
JP5821685B2 (en) 2012-02-22 2015-11-24 セイコーエプソン株式会社 Electro-optical device and electronic apparatus
JP6108856B2 (en) 2012-03-09 2017-04-05 キヤノン株式会社 Display device, electronic device using the same, and display device driving method
JP5955073B2 (en) 2012-04-23 2016-07-20 キヤノン株式会社 Display device and driving method of display device
US9747834B2 (en) 2012-05-11 2017-08-29 Ignis Innovation Inc. Pixel circuits including feedback capacitors and reset capacitors, and display systems therefore
JP2013240002A (en) 2012-05-17 2013-11-28 Sony Corp Solid state imaging device, driving method therefor, and electronic apparatus
US8922544B2 (en) 2012-05-23 2014-12-30 Ignis Innovation Inc. Display systems with compensation for line propagation delay
US9633599B2 (en) 2012-07-31 2017-04-25 Sharp Kabushiki Kaisha Pixel circuit, display device including the same and driving method of the display device
CN104380368B (en) 2012-07-31 2016-08-24 夏普株式会社 Display device and driving method thereof
JP5682612B2 (en) * 2012-11-28 2015-03-11 ソニー株式会社 Display device
JP2014109707A (en) 2012-12-03 2014-06-12 Samsung Display Co Ltd Drive method of electro-optic device and electro-optic device
US9336717B2 (en) 2012-12-11 2016-05-10 Ignis Innovation Inc. Pixel circuits for AMOLED displays
US9786223B2 (en) 2012-12-11 2017-10-10 Ignis Innovation Inc. Pixel circuits for AMOLED displays
JP5541351B2 (en) * 2012-12-26 2014-07-09 ソニー株式会社 Display device
CN104981862B (en) 2013-01-14 2018-07-06 伊格尼斯创新公司 For changing the drive scheme for the active display for providing compensation to driving transistor
US9830857B2 (en) 2013-01-14 2017-11-28 Ignis Innovation Inc. Cleaning common unwanted signals from pixel measurements in emissive displays
US20140368491A1 (en) 2013-03-08 2014-12-18 Ignis Innovation Inc. Pixel circuits for amoled displays
US9351368B2 (en) 2013-03-08 2016-05-24 Ignis Innovation Inc. Pixel circuits for AMOLED displays
EP3043338A1 (en) 2013-03-14 2016-07-13 Ignis Innovation Inc. Re-interpolation with edge detection for extracting an aging pattern for amoled displays
US9324268B2 (en) 2013-03-15 2016-04-26 Ignis Innovation Inc. Amoled displays with multiple readout circuits
WO2014140992A1 (en) 2013-03-15 2014-09-18 Ignis Innovation Inc. Dynamic adjustment of touch resolutions on an amoled display
JP2014191027A (en) 2013-03-26 2014-10-06 Sony Corp Display device and electronic apparatus
CN105144361B (en) 2013-04-22 2019-09-27 伊格尼斯创新公司 Detection system for OLED display panel
WO2015022626A1 (en) 2013-08-12 2015-02-19 Ignis Innovation Inc. Compensation accuracy
US9443469B2 (en) 2013-11-22 2016-09-13 Global Oled Technology Llc Pixel circuit, driving method, display device, and inspection method
US9741282B2 (en) 2013-12-06 2017-08-22 Ignis Innovation Inc. OLED display system and method
US9761170B2 (en) 2013-12-06 2017-09-12 Ignis Innovation Inc. Correction for localized phenomena in an image array
US9502653B2 (en) 2013-12-25 2016-11-22 Ignis Innovation Inc. Electrode contacts
US10176752B2 (en) 2014-03-24 2019-01-08 Ignis Innovation Inc. Integrated gate driver
US10192479B2 (en) 2014-04-08 2019-01-29 Ignis Innovation Inc. Display system using system level resources to calculate compensation parameters for a display module in a portable device
CA2872563A1 (en) 2014-11-28 2016-05-28 Ignis Innovation Inc. High pixel density array architecture
CA2873476A1 (en) 2014-12-08 2016-06-08 Ignis Innovation Inc. Smart-pixel display architecture
CA2879462A1 (en) 2015-01-23 2016-07-23 Ignis Innovation Inc. Compensation for color variation in emissive devices
CA2886862A1 (en) 2015-04-01 2016-10-01 Ignis Innovation Inc. Adjusting display brightness for avoiding overheating and/or accelerated aging
CA2889870A1 (en) 2015-05-04 2016-11-04 Ignis Innovation Inc. Optical feedback system
CA2892714A1 (en) 2015-05-27 2016-11-27 Ignis Innovation Inc Memory bandwidth reduction in compensation system
CA2894717A1 (en) 2015-06-19 2016-12-19 Ignis Innovation Inc. Optoelectronic device characterization in array with shared sense line
US10657895B2 (en) 2015-07-24 2020-05-19 Ignis Innovation Inc. Pixels and reference circuits and timing techniques
CA2898282A1 (en) 2015-07-24 2017-01-24 Ignis Innovation Inc. Hybrid calibration of current sources for current biased voltage progra mmed (cbvp) displays
US10373554B2 (en) 2015-07-24 2019-08-06 Ignis Innovation Inc. Pixels and reference circuits and timing techniques
CA2900170A1 (en) 2015-08-07 2017-02-07 Gholamreza Chaji Calibration of pixel based on improved reference values
CA2908285A1 (en) 2015-10-14 2017-04-14 Ignis Innovation Inc. Driver with multiple color pixel structure
CA2909813A1 (en) 2015-10-26 2017-04-26 Ignis Innovation Inc High ppi pattern orientation
DE102017222059A1 (en) 2016-12-06 2018-06-07 Ignis Innovation Inc. Pixel circuits for reducing hysteresis
US10714018B2 (en) 2017-05-17 2020-07-14 Ignis Innovation Inc. System and method for loading image correction data for displays

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