JP3613253B2

JP3613253B2 - Current control element drive circuit and image display device

Info

Publication number: JP3613253B2
Application number: JP2002070730A
Authority: JP
Inventors: 勇男佐々木; 康一井口
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2002-03-14
Filing date: 2002-03-14
Publication date: 2005-01-26
Anticipated expiration: 2022-03-14
Also published as: JP2003271095A

Description

【０００１】
【発明の属する技術分野】
この発明は、有機ＥＬ（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ）素子等の電流制御素子を発光させるための電流制御素子の駆動回路及びこれを用いた画像表示装置に関する。
【０００２】
【従来の技術】
有機ＥＬディスプレイ等のように、電流制御によって駆動される発光素子（電流制御素子）の駆動回路を、平面状に多数配置して形成されている画像表示装置では、各電流制御素子に流れる電流の制御は、駆動回路において、駆動トランジスタのゲート−ソース間の保持容量に対して、信号線から選択ゲートトランジスタを介して、電流制御素子の表示輝度に応じた電流が流れるようにプログラムされた信号電荷を書き込んで、その信号電荷を表示期間中、保持することによって行われる。
【０００３】
図１５は、第１の従来例の電流制御素子の駆動回路の構成を示したものであって、特開平８−２３４６８３号公報に開示されているものである。
この従来例の電流制御素子の駆動回路は、図１５に示すように、電源線１１と接地線１２と信号線１３との間に接続された、選択ゲートトランジスタ１４と、保持容量１５と、駆動トランジスタ１６と、電流制御素子１７と、寄生容量１８とからなっている。
選択ゲートトランジスタ１４は、Ｎチャネル電界効果トランジスタからなり、ゲート電極を選択線（不図示）に接続され、ドレイン電極を信号線１３に接続され、ソース電極を駆動トランジスタ１６のゲート電極に接続されている。保持容量１５は、駆動トランジスタ１６のゲート電極と電源線１１との間に接続されている。駆動トランジスタ１６は、Ｐチャネル電界効果トランジスタからなり、ゲート電極を選択ゲートトランジスタ１４のソース電極と保持容量１５の一端に接続され、ソース電極を電源線１１に接続され、ドレイン電極を電流制御素子１７のアノードに接続されている。電流制御素子１７は、駆動トランジスタ１６のドレイン電極と接地線１２との間に接続され、駆動トランジスタ１６の電流ＩＬに応じた輝度で発光する。寄生容量１８は、電流制御素子１７の両端の寄生容量である。
【０００４】
図１５に示された従来の電流制御素子の駆動回路では、選択期間中に、選択ゲートドライバ（不図示）からロウ（行）方向に出力された選択信号が、選択された行の各駆動回路の選択ゲートトランジスタ１４のゲート電極に与えられて、該当する行の選択ゲートトランジスタ１４が導通状態になることによって、駆動ドライバ（不図示）からカラム（列）方向に出力された信号電圧ＶＤＡＴＡが、選択された信号線１３を経て、駆動トランジスタ１６のゲート−ソース間に印加される。
駆動回路が選択期間から非選択期間に切り替えられると、選択ゲートトランジスタ１４が導通状態から非導通状態になる。このとき、駆動トランジスタ１６のゲート−ソース間電圧ＶＧＳは、保持容量１５によって保持されているため、非選択期間（保持期間）中も、駆動トランジスタ１６は、書き込まれた信号電圧に応じた電流ＩＤＳを、電流制御素子１７に供給し続ける。
【０００５】
図１６は、駆動トランジスタの特性がばらついているときのＩＤＳ−ＶＧＳ特性を示したものである。駆動トランジスタのＩＤＳ−ＶＧＳ特性は、個々のトランジスタによってばらつきがあり、特にしきい値のばらつきが大きい。そのため、駆動トランジスタのゲート−ソース間電圧ＶＧＳとして、同一の信号電圧ＶＤＡＴＡが与えられた場合でも、駆動トランジスタの出力電流ＩＤＳは、個々のトランジスタによって、ＩＬ１，ＩＬ２又はＩＬ３のようにばらつく。
ドレイン−ソース間電流ＩＤＳは、そのまま電流制御素子１７に流れるため、各駆動回路に同じ信号電圧ＶＤＡＴＡを入力しても、電流制御素子１７に流れる電流にばらつきが生じることになる。
さらに、非選択期間中も、駆動トランジスタ１６のゲート−ソース間電圧ＶＧＳは、保持容量１５によって保持されるため、信号電圧ＶＤＡＴＡが同じ場合でも、駆動トランジスタ１６のばらつきに基づいて、駆動回路によって異なる電流が電流制御素子１７に流れ続ける。
このため、同一信号電圧を書き込んでも、各電流制御素子の発光輝度にばらつきが発生するという問題があった。
【０００６】
このような、駆動トランジスタのしきい値ばらつきによって生じる駆動電流のばらつきを防止するための方法として、下記の文献に記載されたものが提案されている。
ＳＩＤ’ ９９，ｐｐ．１１−１４；ＡＰｏｌｙｓｉｌｉｃｏｎＡｃｔｉｖｅＭａｔｒｉｘＯｒｇａｎｉｃＬｉｇｈｔＥｍｉｔｔｉｎｇＤｉｏｄｅＤｉｓｐｌａｙｗｉｔｈＩｎｔｅｇｒａｔｅｄＤｒｉｖｅｒｓ，Ｒ．ｄａｗｓｏｎｅｔａｌ
【０００７】
図１７は、第２の従来例の電流制御素子の駆動回路の構成を示したものである。この従来例の電流制御素子の駆動回路は、図１７に示すように、電源線１１と接地線１２と信号線１３との間に接続された、選択ゲートトランジスタ１４Ａと、保持容量１５と、駆動トランジスタ１６と、電流制御素子１７と、寄生容量１８と、デカップリング容量１９と、スイッチングトランジスタ２０，２１とからなっている。
選択ゲートトランジスタ１４Ａは、Ｐチャネル電界効果トランジスタからなり、ゲート電極を選択線（不図示）に接続され、ソース電極を信号線１３に接続され、ドレイン電極をデカップリング容量１９の一端に接続されている。保持容量１５は、駆動トランジスタ１６のゲート電極と電源線１１との間に接続されている。駆動トランジスタ１６は、Ｐチャネル電界効果トランジスタからなり、ゲート電極をデカップリング容量１９の他端と保持容量１５の一端に接続され、ソース電極を電源線１１に接続され、ドレイン電極をスイッチングトランジスタ２１のソース電極に接続されている。
【０００８】
電流制御素子１７は、スイッチングトランジスタ２１のドレイン電極と接地線１２との間に接続されていて、駆動トランジスタ１６の電流に応じた輝度で発光する。寄生容量１８は、電流制御素子１７の両端の寄生容量である。デカップリング容量１９は、選択ゲートトランジスタ１４Ａのドレイン電極と駆動トランジスタ１６のゲート電極間に接続されていて、これらの間を直流的に分離する。スイッチトランジスタ２０は、Ｐチャネル電界効果トランジスタからなり、ゲート電極をリセット線（不図示）に接続され、ソース電極を駆動トランジスタ１６のゲート電極に接続され、ドレイン電極を駆動トランジスタ１６のドレイン電極に接続されている。スイッチングトランジスタ２１は、Ｐチャネル電界効果トランジスタからなり、ゲート電極をリセット線に接続され、ソース電極を駆動トランジスタ１６のドレイン電極に接続され、ドレイン電極を電流制御素子１７の一端に接続されている。
【０００９】
図１８は、第２の従来の電流制御素子の駆動回路の動作を説明するタイミングチャートである。
以下、図１７，図１８を用いて、第２の従来例の電流制御素子の駆動回路の動作を説明する。
この従来例の電流制御素子の駆動回路では、選択期間が始まる前に、電流制御素子１７の寄生容量１８を放電し、駆動トランジスタ１６のドレイン電圧ＶＤを接地線電位にしておく必要がある。また、信号線１３の電圧を電源線１１の電圧ＶＤＤにしておく。
選択期間が開始されたとき、ロウ方向の選択信号を選択線に与えることによって、選択ゲートトランジスタ１４Ａをオンにし、リセットドライバ（不図示）からリセット信号をリセット線に与えることによって、スイッチングトランジスタ２０をオンにし、スイッチングトランジスタ２１をオフにすると、駆動トランジスタ１６のゲート電極とドレイン電極とを電気的に接続した状態で、保持容量１５に蓄積された電荷の放電が開始される。この状態で、充分、時間が経過すると、駆動トランジスタ１６のゲート電圧ＶＧがしきい値ＶＴまで降下する。その後、スイッチングトランジスタ２０をオフにして、駆動トランジスタ１６のゲート電極をフローティングにする。
【００１０】
次に、信号線１３からの入力電圧が、電源線１１の電圧ＶＤＤから書き込み電圧ＶＤＡＴＡに切り替えられると、駆動トランジスタ１６のゲート−ドレイン間電圧ＶＧＳは、デカップリング容量１９の容量値ＣＤと、保持容量１５の容量値ＣＳとの容量分割によって、下式で与えられるようになる。

トランジスタのドレイン−ソース間電流値は、一般に、（ＶＧＳ−ＶＴ）の関数で表されるが、上式からわかるように、（ＶＧＳ−ＶＴ）がＶＤＡＴＡで決まるので、駆動トランジスタ１６のしきい値にばらつきがあっても、それが補正される。
【００１１】
しかしながら、この従来例では、１画素に対して４個のトランジスタが必要になるだけでなく、保持容量のほかに、デカップリング容量が必要になる。
従って、画素の開口率が低下して、製造プロセス的にも困難になるという問題がある。
また、デカッップリング容量ＣＤの値が小さいと、書き込み電圧ＶＤＡＴＡをより大きくしなければならないので、ＣＤ＞ＣＳにすることが望ましいが、そのためには、デカッップリング容量ＣＤを形成するためのチップ面積が大きくなるという問題もある。
さらに、選択期間前における電流制御素子の寄生容量の放電に時間がかかり、寄生容量放電の操作が複雑になるという欠点も持っている。
【００１２】
【発明が解決しようとする課題】
この発明は上述の事情に鑑みてなされたものであって、最小限の素子構成で、駆動トランジスタのしきい値ばらつきを補正することが可能な、電流制御素子の駆動回路及び画像表示装置を提供することを目的としている。
【００１３】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は電流制御素子の駆動回路に係り、第１の電源線と第２の電源線との間に直列に接続された駆動トランジスタと電流制御素子と、上記駆動トランジスタと電流制御素子の接続点と上記駆動トランジスタのゲート電極との間に接続された保持容量と、信号線と上記駆動トランジスタのゲート電極との間に接続された選択ゲートトランジスタとを備え、駆動回路の選択期間に上記選択ゲートトランジスタをオンにし、上記選択期間の初期に、上記信号線にリセット信号電圧からなる第１の信号電圧を入力して上記保持容量及び上記電流制御素子の寄生容量に蓄積されている電荷をリセットし、次に、上記信号線から、最初の状態で上記保持容量に配分される電圧が上記駆動トランジスタのしきい値電圧より大きく、上記寄生容量に配分される電圧が上記制御電流素子の立ち上がり電圧より小さい第２の信号電圧を入力し、その後、上記保持容量に書き込まれた信号電荷が上記駆動トランジスタを経て上記寄生容量に放電して上記駆動トランジスタの電流が停止したのち、上記信号線から上記第２の信号電圧より大きい第３の信号電圧を入力して上記保持容量に上記駆動トランジスタのしきい値電圧より大きい電圧を保持し、上記駆動回路の非選択期間に上記選択ゲートトランジスタをオフにして、上記駆動トランジスタを経て上記電流制御素子に電流を流すことを特徴としている。
【００１４】
また、請求項２記載の発明は、請求項１記載の電流制御素子の駆動回路に係り、上記選択期間の初期に、上記信号線に高電圧を入力して上記駆動トランジスタをオンにするとともに、上記第１の電源線をリセット信号電圧とすることによって上記電流制御素子の寄生容量に蓄積されている電荷をリセットした後、上記信号線の電位をリセット信号電圧からなる第１の信号電圧として上記保持容量の電荷を放電してから上記第１の電源線の電圧をもとの電源線電圧に戻すことを特徴としている。
【００１５】
また、請求項３記載の発明は、請求項１又は２記載の電流制御素子の駆動回路に係り、上記リセット信号電圧が、上記第２の電源線の電圧であることを特徴としている。
【００１６】
また、請求項４記載の発明は、請求項１乃至３のいずれか一記載の電流制御素子の駆動回路に係り、上記選択ゲートトランジスタと駆動トランジスタとが、Ｎチャネル電界効果トランジスタからなることを特徴としている。
【００１７】
また、請求項５記載の発明は、請求項１乃至３のいずれか一記載の電流制御素子の駆動回路に係り、上記選択ゲートトランジスタと駆動トランジスタとが、Ｐチャネル電界効果トランジスタからなることを特徴としている。
【００１８】
また、請求項６記載の発明は、請求項１記載の電流制御素子の駆動回路に係り、上記第１の電源線又は第２の電源線と上記駆動トランジスタのソースとの間にスイッチングトランジスタを備え、上記駆動回路の非選択期間に、又は選択期間の初期に前記信号線の電圧を０にして、上記スイッチングトランジスタをオンにすることによって、上記保持容量及び上記電流制御素子の寄生容量に蓄積されている電荷をリセットすることを特徴としている。
【００１９】
また、請求項７記載の発明は、請求項１記載の電流制御素子の駆動回路に係り、上記第１の電源線又は第２の電源線と上記駆動トランジスタのゲートとの間にスイッチングトランジスタを備え、上記駆動回路の非選択期間に、上記スイッチングトランジスタをオンにすることによって、上記保持容量及び上記電流制御素子の寄生容量に蓄積されている電荷をリセットすることを特徴としている。
【００２０】
また、請求項８記載の発明は、請求項６又は７記載の電流制御素子の駆動回路に係り、上記選択ゲートトランジスタと駆動トランジスタとスイッチングトランジスタとが、Ｎチャネル電界効果トランジスタからなることを特徴としている。
【００２１】
また、請求項９記載の発明は、請求項６又は７記載の電流制御素子の駆動回路に係り、上記選択ゲートトランジスタと駆動トランジスタとスイッチングトランジスタとが、Ｐチャネル電界効果トランジスタからなることを特徴としている。
【００２２】
また、請求項１０記載の発明は、画像表示装置に係り、請求項１乃至９のいずれか一記載の電流制御素子の駆動回路を複数個平面状に配列して、行方向と列方向とに駆動可能なように構成してなることを特徴としている。
【００２３】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行う。
◇第１実施例
図１は、本発明の第１実施例である電流制御素子の駆動回路の構成を示す回路図、図２は、本実施例の電流制御素子の駆動回路の動作を説明するタイミングチャート、図３は、本実施例における駆動トランジスタのＩＤＳ−ＶＧＳ特性を示す図、図４は、本実施例における電流制御素子のＩＬ−ＶＬ特性を示す図、図５は、駆動トランジスタの特性がばらついているときのＩＤＳ−ＶＧＳ特性を示す図、図６は、駆動トランジスタの特性がばらついているときのＶＧＳの過渡特性を示す図である。
【００２４】
この例の電流制御素子の駆動回路は、図１に示すように、電源線１と接地線２と信号線３との間に接続された、選択ゲートトランジスタ４と、保持容量５と、駆動トランジスタ６と、電流制御素子７と、寄生容量８とから概略構成されている。
選択ゲートトランジスタ４は、Ｎチャネル電界効果トランジスタからなり、ゲート電極を選択線（不図示）に接続され、ドレイン電極を信号線３に接続され、ソース電極を駆動トランジスタ６のゲート電極に接続されている。保持容量５は、駆動トランジスタ６のゲート電極とソース電極の間に接続されてる。駆動トランジスタ６は、Ｎチャネル電界効果トランジスタからなり、ゲート電極を選択ゲートトランジスタ４のソース電極と保持容量５の一端に接続され、ドレイン電極を電源線１に接続され、ソース電極を電流制御素子７のアノードに接続されている。電流制御素子７は、駆動トランジスタ６のソース電極と接地線２との間に接続され、駆動トランジスタ６の電流ＩＬに応じた輝度で発光する。寄生容量８は、電流制御素子７の両端の寄生容量である。
【００２５】
次に、図１〜図６を参照して、この例の電流制御素子の駆動回路の動作を説明する。
図２に示すように、駆動回路の選択期間が開始されると、選択ゲートトランジスタ４が遮断状態から導通状態に切り替えられる。このとき、信号線３に入力される電圧ＶＤＡＴＡは、接地線２と同電位の０Ｖとする。
この状態では、選択ゲートトランジスタ４が導通状態であるため、保持容量５の電荷は、信号線３を介して放電が開始される。同時に、電流制御素子７の寄生容量８の電荷が、電流制御素子７を経て放電される。
選択期間が開始されてから充分な時間が経過すると、駆動トランジスタ６のゲート電圧ＶＧとソース電圧ＶＳがともに０Ｖとなる。駆動トランジスタ６のゲート−ソース間電圧ＶＧＳはゼロであるため、駆動トランジスタ６のドレイン−ソース間には電流が流れない。
【００２６】
次に、信号線３の入力電圧が０ＶからＶＡに切り替えられる。信号線３が０ＶからＶＡに切り替えられた直後には、駆動トランジスタ６のゲート−ソース間電圧ＶＧＳは、保持容量５の容量値ＣＳと電流制御素子７の寄生容量８の容量値ＣＬとから、次式のようになる。
ＶＧＳ＝ＶＡ×ＣＬ／（ＣＳ＋ＣＬ） …（２）
一方、駆動トランジスタ６のソース電圧ＶＳは、次式のようになる。
ＶＳ＝ＶＡ×ＣＳ／（ＣＳ＋ＣＬ） …（３）
【００２７】
ただし、このとき、駆動トランジスタ６のゲート−ソース間電圧ＶＧＳは、図３に示す駆動トランジスタのＩＤＳ−ＶＧＳ特性において、しきい値電圧ＶＴよりも大きいことが必要である。
また、電流制御素子７の端子間電圧ＶＬ、すなわち、駆動トランジスタ６のソース電圧ＶＳは、図４に示す電流制御素子７の電圧−電流特性において、順方向の立ち上がり電圧ＶＯＦＦよりも小さいことが必要である。すなわち、
ＶＧＳ＞ＶＴ …（４）
ＶＳ＜ＶＯＦＦ …（５）
【００２８】
駆動トランジスタ６のゲート−ソース間電圧ＶＧＳは、しきい値電圧ＶＴよりも大きいため、駆動トランジスタ６のドレイン−ソース間に電流が流れる。この駆動トランジスタ６のドレイン−ソース間電流によって、電流制御素子７の寄生容量８に電荷が充電されて、電流制御素子７の端子間電圧ＶＬ、すなわち駆動トランジスタ６のソース電圧ＶＳが上昇する。
同時に、駆動トランジスタ６のゲート電圧ＶＧが一定値ＶＡであるため、駆動トランジスタ６のゲート−ソース間電圧ＶＧＳは、減少しながらしきい値電圧ＶＴに近づき、駆動トランジスタ６のソース電圧ＶＳは、（ＶＡ−ＶＴ）に近づく。
【００２９】
この際、駆動トランジスタ６は、ガラス基板上に形成された薄膜トランジスタ等であるため、図５に示すように、ドレイン−ソース間電流ＩＤＳと、ゲート−ソース間電圧ＶＧＳとの関係を示すＩＤＳ−ＶＧＳ特性は、同じドレイン−ソース間電流ＩＤＳに対して、個々のトランジスタ６ａ，６ｂ及び６ｃの特性に応じて、ＶＧＳがＶＴａ，ＶＴｂ及びＶＴｃで示されるように大きくばらつく。
そこで図６に示すように、駆動トランジスタ６ａ，６ｂ及び６ｃのゲート−ソース間電圧ＶＧＳは、充分な時間が経過すると、信号電圧ＶＡの入力直後の値ＶＡ×ＣＬ／（ＣＳ＋ＣＬ）から、個々のトランジスタのしきい値ＶＴａ，ＶＴｂ及びＶＴｃとなり、それまでの時間も、Ｔａ，Ｔｂ及びＴｃのように異なっている。
【００３０】
そして、充分な時間が経過したとき、駆動トランジスタ６のドレイン−ソース間には電流が流れないようになり、駆動トランジスタ６のゲート−ソース間電圧ＶＧＳはしきい値電圧ＶＴとなる。
ＶＧＳ＝ＶＴ …（６）
一方、駆動トランジスタ６のソース電圧ＶＳは、次式のようになる。
ＶＳ＝ＶＡ−ＶＴ …（７）
ただし、このとき、駆動トランジスタ６のソース電圧ＶＳは、図４に示された電流制御素子７のＩＬ−ＶＬ特性において、電流制御素子７の順方向立ち上がり電圧ＶＯＦＦよりも小さくなるように、容量値ＣＳ，ＣＬを選定することが必要である。
ＶＳ＜ＶＯＦＦ …（８）
【００３１】
次に、信号線３に入力する電圧ＶＤＡＴＡがＶＡからＶＢに切り替えられる。ここで、ＶＢはＶＡと同じ値（非発光状態）、又はＶＡより大きい値（発光状態）である。ＶＡからＶＢに切り替えたときの電圧差（ＶＢ−ＶＡ）は、駆動トランジスタ６のゲート−ソース間保持容量５の容量値ＣＳと、電流制御素子７の寄生容量８の容量値ＣＬとに容量分割して印加される。従って、このときの駆動トランジスタ６のゲート−ソース間電圧ＶＧＳと、駆動トランジスタ６のソース電圧ＶＳとは、それぞれ次式のようになる。
ＶＧＳ＝ＶＴ＋（１−ＣＳ／ＣＬ）・（ＶＢ−ＶＡ） …（９）
ＶＳ＝ＶＡ−ＶＴ＋（ＶＢ−ＶＡ）ＣＳ／ＣＬ …（１０）
【００３２】
上式からわかるように、（ＶＧＳ−ＶＴ）が（ＶＢ−ＶＡ）で決まるので、駆動トランジスタ６のしきい値にばらつきがあっても、このばらつきが補正されるので、ＶＢとＶＡを適正な値に設定することによって、電流制御素子７に流れる電流値が制御される。
【００３３】
次に、選択ゲートトランジスタ４を導通状態から遮断状態に切り替えることによって、非選択期間に入る。非選択期間に入ると、駆動トランジスタ６のゲート−ソース間電圧ＶＧＳは、保持容量５によって保持されるようになる。
駆動トランジスタ６のソース電圧ＶＳは、駆動トランジスタ６を介して電流制御素子７の寄生容量８に電荷が充電されるのに応じて上昇し、駆動トランジスタ６のゲート電圧ＶＧも、保持容量５を介してゲート−ソース間電圧ＶＧＳを一定に維持したまま、同時に上昇する。電流制御素子７は、駆動トランジスタ６のソース電圧ＶＳが、電流制御素子７の順方向の立ち上がり電圧ＶＯＦＦを超えたとき発光を開始し、以後、非選択期間が終了するまで、発光し続ける。
電流制御素子７の端子間電圧ＶＬが、駆動トランジスタ６のゲート−ソース間電圧ＶＧＳによって定まる電流ＩＬを流すのに充分な電圧に到達すると、駆動トランジスタ６のゲート電圧ＶＧとソース電圧ＶＳの上昇は停止して一定となる。その後は、駆動トランジスタ６のゲート−ソース間電圧ＶＧＳが保持容量５によって保持されるため、電流制御素子７に一定電流ＩＬが流れ続ける。
【００３４】
このように、この例の電流制御素子の駆動回路では、選択ゲートトランジスタ４と駆動トランジスタ６との２個のトランジスタと、保持容量５とからなる最小限の素子構成で、駆動トランジスタ６のしきい値を補正して、その変化の影響を受けないようにすることができる。
本実施例によれば、従来例の電流制御素子の駆動回路と比較して、画素回路を構成する素子数が１／２となるので、画素の開口率を大きくできるとともに、製造プロセスが容易になる。
また、一般に、電流制御素子７の寄生容量８の容量値ＣＬは、保持容量５の容量値ＣＳより大きいので、より小さな書き込み電圧で、駆動回路の書き込みを行うことができ、消費電力の点からも有利である。
【００３５】
図１に示された第１実施例の駆動回路では、制御方法を変えることによって、異なる動作を行わせることができる。以下においては、この場合の実施例について説明する。
【００３６】
◇第２実施例
図７は、本発明の第２実施例である電流制御素子の駆動回路の動作を説明するタイミングチャートである。
この例の電流制御素子の駆動回路の構成は、図１に示された第１実施例の場合と同様であるが、制御方法が異なっているため、その動作も異なっている。
【００３７】
以下、図７を参照して、この例の電流制御素子の駆動回路の動作を説明する。
駆動回路の選択期間が開始されると、選択ゲートトランジスタ４が遮断状態から導通状態に切り替えられる。このとき、信号線３に入力される電圧は、駆動トランジスタ６がオンするのに充分な大きさの電圧とする。また、これと同時に、電源線１の電位を０Ｖとする。
駆動トランジスタ６がオンしているため、電流制御素子７の寄生容量８の電荷が、駆動トランジスタ６を介して放電される。駆動トランジスタ６のソース電圧ＶＳがゼロになってから、信号線３の電圧を接地電位０Ｖにする。選択ゲートトランジスタ４が導通状態になっているため、保持容量５の電荷が放電されて、駆動トランジスタ６のゲート電圧ＶＧが０Ｖになる。
【００３８】
このあと、電源線１の電圧をもとの電源線電圧レベルに戻す。駆動トランジスタ６のゲート−ソース間電圧ＶＧＳはゼロであるため、駆動トランジスタ６のドレイン−ソース間に電流は流れない。
次に、信号線３の入力電圧を０ＶからＶＡに切り替える。以降の動作は、第１実施例の場合と同様に行われる。
【００３９】
このように、この例の電流制御素子の駆動回路では、第１実施例の場合と同様に、選択ゲートトランジスタ４と駆動トランジスタ６との２個のトランジスタと、保持容量５とからなる最小限の素子構成で、駆動トランジスタ６のしきい値を補正して、その変化の影響を受けないようにすることができるとともに、選択期間の初期に駆動トランジスタをオンにし、電源線１の電位を０Ｖにするので、電流制御素子７の寄生容量８の電荷を駆動トランジスタ６を経て電源線１に放電することができ、従って、駆動トランジスタ６のソース電圧の降下が速いので、選択期間を短縮することが可能になる。
【００４０】
◇第３実施例
図８は、本発明の第３実施例である電流制御素子の駆動回路の構成を示す回路図、図９は、本実施例の電流制御素子の駆動回路の動作を説明するタイミングチャートである。
この例の電流制御素子の駆動回路は、図８に示すように、電源線１と接地線２と信号線３との間に接続された、選択ゲートトランジスタ４と、保持容量５と、駆動トランジスタ６と、電流制御素子７と、寄生容量８と、スイッチングトランジスタ９とから概略構成されている。
【００４１】
この例の電流制御素子の駆動回路においては、電源線１，接地線２，信号線３，選択ゲートトランジスタ４，保持容量５，駆動トランジスタ６，電流制御素子７及び寄生容量８の構成は、図１に示された第１実施例の場合と同様であるが、これらに加えて、図８に示すスイッチングトランジスタ９を有する点が、第１実施例の場合と異なっている。
スイッチングトランジスタ９は、Ｎチャネル電界効果トランジスタからなり、ゲート電極を選択線に接続され、ドレイン電極を駆動トランジスタ６のソース電極及び保持容量５の一端に接続され、ソース電極を接地線２に接続されている。
【００４２】
以下、図８，図９を参照して、この例の電流制御素子の駆動回路の動作を説明する。
駆動回路の選択期間が開始されると、選択線からの制御によって、選択ゲートトランジスタ４とスイッチングトランジスタ９が、遮断状態から導通状態に切り替えられる。このとき、信号線３に入力される電圧は、接地線２と同じ０Ｖとする。
選択ゲートトランジスタ４とスイッチングトランジスタ９が導通状態になったことによって、保持容量５の電荷と、電流制御素子７の寄生容量８の電荷とが放電されるので、駆動トランジスタ６のゲート電圧ＶＧとソース電圧ＶＳが０Ｖとなる。このとき、駆動トランジスタ６のゲート−ソース間電圧ＶＧＳは０Ｖなので、駆動トランジスタ６のドレイン−ソース間には電流が流れない。
次に、選択線からの制御によって、スイッチングトランジスタ９が遮断状態とされるとともに、信号線３の入力電圧が、０ＶからＶＡに切り替えられる。
これ以降の動作は、第１実施例の場合と同様である。
【００４３】
このように、この例の電流制御素子の駆動回路によれば、第１実施例の場合と同様に駆動トランジスタ６のしきい値を補正して、その変化の影響を受けないようにすることができる。
この際、第１実施例の場合と比較して、スイッチングトランジスタ９が余分に必要となるが、スイッチングトランジスタ９による保持容量５及び電流制御素子７の寄生容量８のリセットを、選択ゲートトランジスタ４による保持容量５の書き込みと独立に行うことができるので、リセットの時期を選択することによって、保持容量５及び寄生容量８のリセットをより確実に行うことができるようになる。
【００４４】
◇第４実施例
図１０は、本発明の第４実施例である電流制御素子の駆動回路の構成を示す回路図、図１１は、本実施例の電流制御素子の駆動回路の動作を説明するタイミングチャートである。
この例の電流制御素子の駆動回路は、図１０に示すように、電源線１と接地線２と信号線３との間に接続された、選択ゲートトランジスタ４と、保持容量５と、駆動トランジスタ６と、電流制御素子７と、寄生容量８と、スイッチングトランジスタ１０とから概略構成されている。
【００４５】
この例の電流制御素子の駆動回路においては、電源線１，接地線２，信号線３，選択ゲートトランジスタ４，保持容量５，駆動トランジスタ６，電流制御素子７及び寄生容量８の構成は、図１に示された第１実施例の場合と同様であるが、これらに加えて、図１０に示すスイッチングトランジスタ１０を有する点が、第１実施例の場合と異なっている。
スイッチングトランジスタ１０は、Ｎチャネル電界効果トランジスタからなり、ゲート電極を選択線に接続され、ドレイン電極を駆動トランジスタ６のゲート電極及び保持容量５の一端に接続され、ソース電極を接地線２に接続されている。
【００４６】
以下、図１０，図１１を参照して、この例の電流制御素子の駆動回路の動作を説明する。
駆動回路の選択期間が開始される前の一定期間、選択線からの制御によって、スイッチングトランジスタ１０を導通状態にする。スイッチングトランジスタ１０が導通状態なので、駆動トランジスタ６のゲート電圧ＶＧはゼロとなり、これによって、駆動トランジスタ６のゲート−ソース間電圧ＶＧＳは負の電圧となるため、駆動トランジスタ６は遮断状態となる。
このとき、電流制御素子７の寄生容量８に蓄積されている電荷は、電流制御素子７を介して接地線２に放電される。
スイッチングトランジスタ１０が導通状態になってから、充分長い時間が経過すると、電流制御素子７の寄生容量８に蓄積されていた電荷はすべて放電されて、駆動トランジスタ６のソース電圧ＶＳは０Ｖとなる。
この期間中、選択ゲートトランジスタ４は、選択線からの制御によって、遮断状態とされている。
【００４７】
次に、駆動回路の選択期間が開始されると、選択線からの制御によって、スイッチングトランジスタ１０が、導通状態から遮断状態に切り替えられる。次に、選択ゲートトランジスタ４が、選択線からの制御によって、遮断状態から導通状態に切り替えられる。このとき、信号線３の入力電圧ＶＤＡＴＡとして、ＶＡが入力されている。
これ以降の動作は、第１実施例の場合と同様である。
【００４８】
このように、この例の電流制御素子の駆動回路によれば、第１実施例の場合と同様に駆動トランジスタ６のしきい値を補正して、その変化の影響を受けないようにすることができる。
この際、第１実施例の場合と比較して、スイッチングトランジスタ１０が余分に必要となるが、スイッチングトランジスタ１０による保持容量５及び電流制御素子７の寄生容量８のリセットを、選択ゲートトランジスタ４による保持容量５の書き込みと独立に行うことができるので、リセットの時期を選択することによって、保持容量５及び寄生容量８のリセットをより確実に行うことができるようになる。
【００４９】
以上の各実施例においては，電流制御素子の駆動回路をすべてＮチャネル電界効果トランジスタによって構成したが、駆動回路をＰチャネル電界効果トランジスタによって構成することも可能である。以下においては、この場合の実施例について説明する。
【００５０】
◇第５実施例
図１２は、本発明の第５実施例である電流制御素子の駆動回路の構成を示す回路図である。
この例の電流制御素子の駆動回路は、図１２に示すように、電源線１と接地線２と信号線３との間に接続された、選択ゲートトランジスタ４Ａと、保持容量５Ａと、駆動トランジスタ６Ａと、電流制御素子７Ａと、寄生容量８Ａとから概略構成されている。
選択ゲートトランジスタ４Ａは、Ｐチャネル電界効果トランジスタからなり、ゲート電極を選択線（不図示）に接続され、ソース電極を信号線３に接続され、ドレイン電極を駆動トランジスタ６Ａのゲート電極に接続されている。保持容量５Ａは、駆動トランジスタ６Ａのゲート電極とソース電極の間に接続されてる。駆動トランジスタ６Ａは、Ｐチャネル電界効果トランジスタからなり、ゲート電極を選択ゲートトランジスタ４のドレイン電極と保持容量５Ａの一端に接続され、ソース電極を電流制御素子７Ａのカソードに接続され、ドレイン電極を接地線２に接続されている。電流制御素子７Ａは、電源線１と、駆動トランジスタ６Ａのソース電極の間に接続され、駆動トランジスタ６Ａの電流ＩＬに応じた輝度で発光する。寄生容量８Ａは、電流制御素子７Ａの両端の寄生容量である。
【００５１】
この例の電流制御素子の駆動回路は、図１に示された第１実施例の場合のＮチャネル電界効果トランジスタからなる選択ゲートトランジスタ４及び駆動トランジスタ６を、Ｐチャネル電界効果トランジスタからなる選択ゲートトランジスタ４Ａ及び駆動トランジスタ６ＡにＰチャネル電界効果トランジスタによって置き替えたものであって、従って、図１に示された第１実施例の場合と比べて、電圧の関係が逆になるので、電流の向きが逆になるが、その動作は、第１実施例の場合と同様であって、図２に示されたタイミングチャートを適用することができるので、以下においては、詳細な説明を省略する。
【００５２】
このように、この例の電流制御素子の駆動回路では、選択ゲートトランジスタ４Ａと駆動トランジスタ６Ａとの２個のトランジスタと、保持容量５Ａとからなる最小限の素子構成で、駆動トランジスタ６Ａのしきい値を補正して、その変化の影響を受けないようにすることができる。
本実施例によれば、第１実施例の場合と同様に、従来例の電流制御素子の駆動回路と比較して、画素回路を構成する素子数を逓減して、画素の開口率を大きくできるとともに、製造プロセスが容易になり、さらに、消費電力が少ない利点がある。
【００５３】
◇第６実施例
この例の電流制御素子の駆動回路の構成は、図１２に示された第５実施例の場合と同様であるが、制御方法が異なっているため、その動作も異なっている。
この例の電流制御素子の駆動回路は、第２実施例の場合のＮチャネル電界効果トランジスタからなる選択ゲートトランジスタ４及び駆動トランジスタ６を、Ｐチャネル電界効果トランジスタからなる選択ゲートトランジスタ４Ａ及び駆動トランジスタ６Ａによって置き替えたものであって、従って、第２実施例の場合と比べて、電圧の関係が逆になるので、電流の向きが逆になるが、その動作は、第２実施例の場合と同様であって、図７に示されたタイミングチャートを適用することができるので、以下においては、詳細な説明を省略する。
【００５４】
このように、この例の電流制御素子の駆動回路では、第５実施例の場合と同様に、選択ゲートトランジスタ４Ａと駆動トランジスタ６Ａとの２個のトランジスタと、保持容量５Ａとからなる最小限の素子構成で、駆動トランジスタ６Ａのしきい値を補正して、その変化の影響を受けないようにすることができるとともに、駆動トランジスタ６Ａのソース電圧の降下が速いので、選択期間を短縮することができる。
【００５５】
◇第７実施例
図１３は、本発明の第７実施例である電流制御素子の駆動回路の構成を示す回路図である。
この例の電流制御素子の駆動回路は、図１３に示すように、電源線１と接地線２と信号線３との間に接続された、選択ゲートトランジスタ４Ａと、保持容量５Ａと、駆動トランジスタ６Ａと、電流制御素子７Ａと、寄生容量８Ａと、スイッチングトランジスタ９Ａとから概略構成されている。
【００５６】
この例の電流制御素子の駆動回路においては、電源線１，接地線２，信号線３，選択ゲートトランジスタ４Ａ，保持容量５Ａ，駆動トランジスタ６Ａ，電流制御素子７Ａ及び寄生容量８Ａの構成は、図１２に示された第５実施例の場合と同様であるが、これらに加えて、図１３に示すスイッチングトランジスタ９Ａを有する点が、第５実施例の場合と異なっている。
スイッチングトランジスタ９Ａは、Ｐチャネル電界効果トランジスタからなり、ゲート電極を選択線に接続され、ソース電極を電源線１に接続され、ドレイン電極を駆動トランジスタ６Ａのソース電極及び保持容量５Ａの一端に接続されている。
【００５７】
この例の電流制御素子の駆動回路は、図８に示された第３実施例の場合のＮチャネル電界効果トランジスタからなる選択ゲートトランジスタ４，駆動トランジスタ６及びスイッチングトランジスタ９を、Ｐチャネル電界効果トランジスタからなる選択ゲートトランジスタ４Ａ，駆動トランジスタ６Ａ及びスイッチングトランジスタ９Ａによって置き替えたものであって、従って、図８に示された第３実施例の場合と比べて、電圧の関係が逆になり、電流の向きが逆になるが、その動作は、第３実施例の場合と同様であって、図９に示されたタイミングチャートを適用することができるので、以下においては、詳細な説明を省略する。
【００５８】
このように、この例の電流制御素子の駆動回路によれば、第５実施例の場合と同様に駆動トランジスタ６Ａのしきい値を補整して、その変化の影響を受けないようにすることができる。
この際、第５実施例の場合と比較して、スイッチングトランジスタ９Ａが余分に必要となるが、スイッチングトランジスタ９Ａによる保持容量５Ａ及び電流制御素子７の寄生容量８のリセットを、選択ゲートトランジスタ４Ａによる保持容量５Ａの書き込みと独立に行うことができるので、リセットの時期を選択することによって、保持容量５Ａ及び寄生容量８Ａのリセットをより確実に行うことができるようになる。
【００５９】
◇第８実施例
図１４は、本発明の第８実施例である電流制御素子の駆動回路の構成を示す回路図である。
この例の電流制御素子の駆動回路は、図１３に示すように、電源線１と接地線２と信号線３との間に接続された、選択ゲートトランジスタ４Ａと、保持容量５Ａと、駆動トランジスタ６Ａと、電流制御素子７Ａと、寄生容量８Ａと、スイッチングトランジスタ１０Ａとから概略構成されている。
【００６０】
この例の電流制御素子の駆動回路においては、電源線１，接地線２，信号線３，選択ゲートトランジスタ４Ａ，保持容量５Ａ，駆動トランジスタ６Ａ，電流制御素子７Ａ及び寄生容量８Ａの構成は、図１２に示された第５実施例の場合と同様であるが、これらに加えて、図１４に示すスイッチングトランジスタ１０Ａを有する点が、第５実施例の場合と異なっている。
スイッチングトランジスタ１０Ａは、Ｐチャネル電界効果トランジスタからなり、ゲート電極を選択線に接続され、ソース電極を電源線１に接続され、ドレイン電極を駆動トランジスタ６Ａのゲート電極及び保持容量５Ａの一端に接続されている。
【００６１】
この例の電流制御素子の駆動回路は、図１０に示された第４実施例の場合のＮチャネル電界効果トランジスタからなる選択ゲートトランジスタ４，駆動トランジスタ６及びスイッチングトランジスタ１０を、Ｐチャネル電界効果トランジスタからなる選択ゲートトランジスタ４Ａ，駆動トランジスタ６Ａ及びスイッチングトランジスタ１０Ａによって置き替えたものであって、従って、図１０に示された第４実施例の場合と比べて、電圧の関係が逆になるので、電流の向きが逆になるが、その動作は、第４実施例の場合と同様であって、図１１に示されたタイミングチャートを適用することができるので、以下においては、詳細な説明を省略する。
【００６２】
このように、この例の電流制御素子の駆動回路によれば、第５実施例の場合と同様に駆動トランジスタ６Ａのしきい値を補正して、その変化の影響を受けないようにすることができる。
この際、第５実施例の場合と比較して、スイッチングトランジスタ１０Ａが余分に必要となるが、スイッチングトランジスタ１０Ａによる保持容量５Ａ及び電流制御素子７の寄生容量８のリセットを、選択ゲートトランジスタ４Ａによる保持容量５Ａの書き込みと独立に行うことができるので、リセットの時期を選択することによって、保持容量５Ａ及び寄生容量８Ａのリセットをより確実に行うことができるようになる。
【００６３】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られたものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、第３実施例，第４実施例及び第７実施例，第８実施例において、スイッチングトランジスタによる保持容量５と寄生容量８の放電は、非選択期間でもよく、又は選択期間の初期でもよい。非選択期間の場合は、その終期に限らず、任意のタイミングで行うことができる。選択期間の初期の場合は、選択ゲートトランジスタをオフにしておくことが必要である。
また、各実施例において、駆動トランジスタがＮチャネル電界効果トランジスタ又はＰチャネル電界効果トランジスタの場合に、その他の選択ゲートトランジスタ及びスイッチングトランジスタは、Ｎチャネル電界効果トランジスタ又はＰチャネル電界効果トランジスタに限らず、Ｎチャネル電界効果トランジスタとＰチャネル電界効果トランジスタとを任意に混用することが可能である。
さらに、この発明の電流制御素子の駆動回路は、多数の電流制御素子を平面状に、行方向と列方向とにマトリクス状に配列した画像表示装置における、電流制御素子の駆動回路にも適用可能であって、この場合に前述の各実施例の効果を得られることは明らかである。
また、第３、第４の実施例では、スイッチングトランジスタ９のソース電極が、接地線２に接続されているが、接地線２とは異なる電圧の他の電源線に接続し、リセット時の駆動トランジスタ６のソース電圧ＶＳを０Ｖではない電圧に設定することで、回路設計の許容度を広げることもできる。第７、第８の実施例についても同様な変更が可能である。
【００６４】
【発明の効果】
以上説明したように、本発明の電流制御素子の駆動回路及び画像表示装置によれば、電流制御素子を駆動する駆動トランジスタのしきい値特性にばらつきがあっても影響を受けないようにすることができるとともに、従来の同様な電流制御素子の駆動回路と比較して、画素回路を構成する素子数を少なくすることができるので、画素の開口率を大きくできるとともに、製造プロセスが容易になる。
また、小さな書き込み電圧で、駆動回路の書き込みを行うことができるので、消費電力の点からも有利である。
【図面の簡単な説明】
【図１】本発明の第１実施例である電流制御素子の駆動回路の構成を示す回路図である。
【図２】同実施例の電流制御素子の駆動回路の動作を説明するタイミングチャートである。
【図３】同実施例における駆動トランジスタのＩＤＳ−ＶＧＳ特性を示す図である。
【図４】同実施例における電流制御素子のＩＬ−ＶＬ特性を示す図である。
【図５】駆動トランジスタの特性がばらついているときのＩＤＳ−ＶＧＳ特性を示す図である。
【図６】駆動トランジスタの特性がばらついているときのＶＧＳの過渡特性を示す図である。
【図７】本発明の第２実施例である電流制御素子の駆動回路の動作を説明するタイミングチャートである。
【図８】本発明の第３実施例である電流制御素子の駆動回路の構成を示す回路図である。
【図９】同実施例の電流制御素子の駆動回路の動作を説明するタイミングチャートである。
【図１０】本発明の第４実施例である電流制御素子の駆動回路の構成を示す回路図である。
【図１１】同実施例の電流制御素子の駆動回路の動作を説明するタイミングチャートである。
【図１２】本発明の第５実施例である電流制御素子の駆動回路の構成を示す回路図である。
【図１３】本発明の第７実施例である電流制御素子の駆動回路の構成を示す回路図である。
【図１４】本発明の第８実施例である電流制御素子の駆動回路の構成を示す回路図である。
【図１５】第１の従来例の電流制御素子の駆動回路の構成を示す図である。
【図１６】駆動トランジスタの特性がばらついているときのＩＤＳ−ＶＧＳ特性を示す図である。
【図１７】第２の従来例の電流制御素子の駆動回路の構成を示す図である。
【図１８】第２の従来例の電流制御素子の駆動回路の動作を説明するタイミングチャートである。
【符号の説明】
１電源線（第１の電源線）
２接地線（第２の電源線）
３信号線
４，４Ａ選択ゲートトランジスタ
５，５Ａ保持容量
６，６Ａ駆動トランジスタ
７，７Ａ電流制御素子
８，８Ａ寄生容量
９，９Ａスイッチングトランジスタ
１０，１０Ａスイッチングトランジスタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a current control element drive circuit for causing a current control element such as an organic EL (Electro Luminescence) element to emit light, and an image display apparatus using the current control element drive circuit.
[0002]
[Prior art]
In an image display device in which a large number of driving circuits for light emitting elements (current control elements) driven by current control are arranged in a plane, such as an organic EL display, the current flowing through each current control element In the drive circuit, the signal charge is programmed so that a current corresponding to the display luminance of the current control element flows from the signal line to the storage capacitor between the gate and the source of the drive transistor from the signal line through the selection gate transistor. And the signal charge is held for the display period.
[0003]
FIG. 15 shows the configuration of the current control element drive circuit of the first conventional example, which is disclosed in Japanese Patent Laid-Open No. 8-234683.
As shown in FIG. 15, the conventional current control element driving circuit includes a selection gate transistor 14, a storage capacitor 15, and a drive connected between a power line 11, a ground line 12, and a signal line 13. The transistor 16, the current control element 17, and the parasitic capacitance 18 are included.
The selection gate transistor 14 is an N-channel field effect transistor, and has a gate electrode connected to a selection line (not shown), a drain electrode connected to the signal line 13, and a source electrode connected to the gate electrode of the driving transistor 16. Yes. The storage capacitor 15 is connected between the gate electrode of the drive transistor 16 and the power supply line 11. The drive transistor 16 is a P-channel field effect transistor, and has a gate electrode connected to the source electrode of the selection gate transistor 14 and one end of the storage capacitor 15, a source electrode connected to the power supply line 11, and a drain electrode connected to the current control element 17. Connected to the anode. The current control element 17 is connected between the drain electrode of the driving transistor 16 and the ground line 12, and emits light with luminance according to the current IL of the driving transistor 16. The parasitic capacitance 18 is a parasitic capacitance at both ends of the current control element 17.
[0004]
In the conventional current control element driving circuit shown in FIG. 15, a selection signal output in a row direction from a selection gate driver (not shown) during a selection period is applied to each driving circuit in the selected row. The signal voltage VDATA output from the drive driver (not shown) in the column direction is supplied to the gate electrode of the select gate transistor 14 and the select gate transistor 14 in the corresponding row becomes conductive. The signal is applied between the gate and the source of the driving transistor 16 via the selected signal line 13.
When the driving circuit is switched from the selection period to the non-selection period, the selection gate transistor 14 changes from the conductive state to the non-conductive state. At this time, since the gate-source voltage VGS of the driving transistor 16 is held by the holding capacitor 15, the driving transistor 16 keeps the current IDS corresponding to the written signal voltage even during the non-selection period (holding period). Is continuously supplied to the current control element 17.
[0005]
FIG. 16 shows the IDS-VGS characteristics when the characteristics of the drive transistors vary. The IDS-VGS characteristics of the driving transistor vary among individual transistors, and in particular, the variation in threshold value is large. Therefore, even when the same signal voltage VDATA is applied as the gate-source voltage VGS of the drive transistor, the output current IDS of the drive transistor varies as IL1, IL2, or IL3 depending on the individual transistors.
Since the drain-source current IDS flows through the current control element 17 as it is, even if the same signal voltage VDATA is input to each drive circuit, the current flowing through the current control element 17 varies.
Further, since the gate-source voltage VGS of the driving transistor 16 is held by the holding capacitor 15 even during the non-selection period, even when the signal voltage VDATA is the same, it varies depending on the driving circuit based on the variation of the driving transistor 16. Current continues to flow through the current control element 17.
For this reason, even when the same signal voltage is written, there is a problem that the light emission luminance of each current control element varies.
[0006]
As a method for preventing such variation in drive current caused by variation in threshold voltage of the drive transistor, the method described in the following document has been proposed.
SID'99, pp. 11-14; A Polysilicon Active Matrix Organic Light Emitting Diode Display with Integrated Drivers, R.A. dawson et al
[0007]
FIG. 17 shows the configuration of the drive circuit for the current control element of the second conventional example. As shown in FIG. 17, the conventional current control element driving circuit includes a selection gate transistor 14A, a storage capacitor 15, and a driving circuit connected between a power line 11, a ground line 12, and a signal line 13. The transistor 16, the current control element 17, the parasitic capacitance 18, the decoupling capacitance 19, and the switching transistors 20 and 21 are included.
The selection gate transistor 14A is a P-channel field effect transistor, and has a gate electrode connected to a selection line (not shown), a source electrode connected to the signal line 13, and a drain electrode connected to one end of a decoupling capacitor 19. Yes. The storage capacitor 15 is connected between the gate electrode of the drive transistor 16 and the power supply line 11. The drive transistor 16 is composed of a P-channel field effect transistor, the gate electrode is connected to the other end of the decoupling capacitor 19 and one end of the holding capacitor 15, the source electrode is connected to the power supply line 11, and the drain electrode is connected to the switching transistor 21. Connected to the source electrode.
[0008]
The current control element 17 is connected between the drain electrode of the switching transistor 21 and the ground line 12, and emits light with luminance according to the current of the drive transistor 16. The parasitic capacitance 18 is a parasitic capacitance at both ends of the current control element 17. The decoupling capacitor 19 is connected between the drain electrode of the selection gate transistor 14A and the gate electrode of the driving transistor 16, and dc-separates them. The switch transistor 20 is composed of a P-channel field effect transistor, and has a gate electrode connected to a reset line (not shown), a source electrode connected to the gate electrode of the drive transistor 16, and a drain electrode connected to the drain electrode of the drive transistor 16. Has been. The switching transistor 21 is a P-channel field effect transistor, and has a gate electrode connected to the reset line, a source electrode connected to the drain electrode of the driving transistor 16, and a drain electrode connected to one end of the current control element 17.
[0009]
FIG. 18 is a timing chart for explaining the operation of the driving circuit for the second conventional current control element.
The operation of the drive circuit for the current control element of the second conventional example will be described below with reference to FIGS.
In the conventional current control element driving circuit, it is necessary to discharge the parasitic capacitance 18 of the current control element 17 and set the drain voltage VD of the driving transistor 16 to the ground line potential before the selection period starts. Further, the voltage of the signal line 13 is set to the voltage VDD of the power supply line 11.
When the selection period is started, the selection gate transistor 14A is turned on by giving a selection signal in the row direction to the selection line, and the switching transistor 20 is turned on by giving a reset signal from a reset driver (not shown) to the reset line. When the switching transistor 21 is turned off and the switching transistor 21 is turned off, the discharge of the charge accumulated in the storage capacitor 15 is started in a state where the gate electrode and the drain electrode of the driving transistor 16 are electrically connected. In this state, when a sufficient time has elapsed, the gate voltage VG of the drive transistor 16 drops to the threshold value VT. Thereafter, the switching transistor 20 is turned off, and the gate electrode of the driving transistor 16 is floated.
[0010]
Next, when the input voltage from the signal line 13 is switched from the voltage VDD of the power supply line 11 to the write voltage VDATA, the gate-drain voltage VGS of the driving transistor 16 and the capacitance value CD of the decoupling capacitor 19 are held. By the capacity division of the capacity 15 with the capacity value CS, the following expression is obtained.

The drain-source current value of the transistor is generally expressed by a function of (VGS−VT). As can be seen from the above formula, since (VGS−VT) is determined by VDATA, the threshold value of the driving transistor 16 Even if there is a variation, it is corrected.
[0011]
However, this conventional example requires not only four transistors per pixel, but also a decoupling capacitor in addition to the holding capacitor.
Therefore, there is a problem that the aperture ratio of the pixel is lowered and it becomes difficult in the manufacturing process.
Further, if the value of the decoupling capacitor CD is small, the write voltage VDATA must be increased. Therefore, CD> CS is desirable. For this purpose, the chip area for forming the decoupling capacitor CD is increased. There is also a problem.
Further, it takes time to discharge the parasitic capacitance of the current control element before the selection period, and there is a disadvantage that the operation of the parasitic capacitance discharge becomes complicated.
[0012]
[Problems to be solved by the invention]
The present invention has been made in view of the above circumstances, and provides a current control element driving circuit and an image display device capable of correcting a threshold variation of a driving transistor with a minimum element configuration. The purpose is to do.
[0013]
[Means for Solving the Problems]
In order to solve the above-mentioned problems, the invention according to claim 1 relates to a drive circuit for a current control element, and a drive transistor and a current control element connected in series between a first power supply line and a second power supply line. A storage capacitor connected between the connection point of the drive transistor and the current control element and the gate electrode of the drive transistor, a selection gate transistor connected between the signal line and the gate electrode of the drive transistor, With Driving circuit The selection gate transistor is turned on during the selection period, and in the initial stage of the selection period, the first signal voltage consisting of the reset signal voltage is input to the signal line and accumulated in the storage capacitor and the parasitic capacitance of the current control element. The voltage distributed to the storage capacitor in the initial state from the signal line is larger than the threshold voltage of the driving transistor, and the voltage distributed to the parasitic capacitance is After a second signal voltage smaller than the rising voltage of the control current element is input, the signal charge written in the holding capacitor is discharged to the parasitic capacitor through the driving transistor, and the current of the driving transistor is stopped. A third signal voltage larger than the second signal voltage is input from the signal line, and the holding capacitor is supplied with a threshold voltage of the driving transistor. Holds heard voltage, the non-selection period of the driving circuit to turn off the selection gate transistor, is characterized by supplying a current to said current control element through the driving transistor.
[0014]
According to a second aspect of the present invention, in the current control element driving circuit according to the first aspect of the present invention, at the beginning of the selection period, a high voltage is input to the signal line to turn on the driving transistor, After the charge accumulated in the parasitic capacitance of the current control element is reset by setting the first power supply line as a reset signal voltage, the potential of the signal line is set as the first signal voltage composed of the reset signal voltage. It is characterized in that after the charge of the storage capacitor is discharged, the voltage of the first power supply line is returned to the original power supply line voltage.
[0015]
According to a third aspect of the present invention, there is provided the current control element driving circuit according to the first or second aspect, wherein the reset signal voltage is a voltage of the second power supply line.
[0016]
According to a fourth aspect of the present invention, there is provided the current control element driving circuit according to any one of the first to third aspects, wherein the selection gate transistor and the driving transistor are N-channel field effect transistors. It is said.
[0017]
According to a fifth aspect of the present invention, there is provided the current control element driving circuit according to any one of the first to third aspects, wherein the selection gate transistor and the driving transistor are P-channel field effect transistors. It is said.
[0018]
According to a sixth aspect of the present invention, there is provided the current control element driving circuit according to the first aspect, further comprising a switching transistor between the first power source line or the second power source line and the source of the driving transistor. , Non-selection period of the drive circuit Or the voltage of the signal line is set to 0 at the beginning of the selection period. The charge stored in the storage capacitor and the parasitic capacitance of the current control element is reset by turning on the switching transistor.
[0019]
According to a seventh aspect of the invention, there is provided the current control element driving circuit according to the first aspect, wherein a switching transistor is provided between the first power source line or the second power source line and the gate of the driving transistor. Of the above drive circuit During non-selection period The charge stored in the storage capacitor and the parasitic capacitance of the current control element is reset by turning on the switching transistor.
[0020]
The invention according to claim 8 relates to the drive circuit of the current control element according to claim 6 or 7, wherein the selection gate transistor, the drive transistor, and the switching transistor are N-channel field effect transistors. Yes.
[0021]
According to a ninth aspect of the present invention, there is provided the current control element driving circuit according to the sixth or seventh aspect, wherein the selection gate transistor, the driving transistor, and the switching transistor are P-channel field effect transistors. Yes.
[0022]
A tenth aspect of the present invention relates to an image display apparatus, wherein a plurality of drive circuits for the current control elements according to any one of the first to ninth aspects are arranged in a plane so as to be arranged in a row direction and a column direction. It is configured to be drivable.
[0023]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. The description will be made specifically using examples.
◇ First example
1 is a circuit diagram showing the configuration of a current control element drive circuit according to a first embodiment of the present invention, FIG. 2 is a timing chart for explaining the operation of the current control element drive circuit according to the present embodiment, and FIG. FIG. 4 is a diagram showing the IDS-VGS characteristics of the drive transistor in this embodiment, FIG. 4 is a diagram showing the IL-VL characteristics of the current control element in this embodiment, and FIG. 5 is a graph showing variations in the drive transistor characteristics. FIG. 6 is a diagram showing the transient characteristics of VGS when the characteristics of the drive transistor vary.
[0024]
As shown in FIG. 1, the drive circuit of the current control element in this example includes a selection gate transistor 4, a storage capacitor 5, and a drive transistor connected between a power supply line 1, a ground line 2, and a signal line 3. 6, a current control element 7, and a parasitic capacitance 8.
The selection gate transistor 4 is an N-channel field effect transistor, and has a gate electrode connected to a selection line (not shown), a drain electrode connected to the signal line 3, and a source electrode connected to the gate electrode of the driving transistor 6. Yes. The storage capacitor 5 is connected between the gate electrode and the source electrode of the drive transistor 6. The drive transistor 6 is an N-channel field effect transistor, and has a gate electrode connected to the source electrode of the selection gate transistor 4 and one end of the storage capacitor 5, a drain electrode connected to the power supply line 1, and a source electrode connected to the current control element 7. Connected to the anode. The current control element 7 is connected between the source electrode of the drive transistor 6 and the ground line 2, and emits light with luminance according to the current IL of the drive transistor 6. The parasitic capacitance 8 is a parasitic capacitance at both ends of the current control element 7.
[0025]
Next, the operation of the drive circuit for the current control element of this example will be described with reference to FIGS.
As shown in FIG. 2, when the selection period of the drive circuit is started, the selection gate transistor 4 is switched from the cutoff state to the conductive state. At this time, the voltage VDATA input to the signal line 3 is set to 0 V having the same potential as that of the ground line 2.
In this state, since the select gate transistor 4 is in a conductive state, the charge of the storage capacitor 5 starts to be discharged via the signal line 3. At the same time, the charge of the parasitic capacitance 8 of the current control element 7 is discharged through the current control element 7.
When a sufficient time elapses after the selection period starts, both the gate voltage VG and the source voltage VS of the drive transistor 6 become 0V. Since the gate-source voltage VGS of the driving transistor 6 is zero, no current flows between the drain and source of the driving transistor 6.
[0026]
Next, the input voltage of the signal line 3 is switched from 0V to VA. Immediately after the signal line 3 is switched from 0 V to VA, the gate-source voltage VGS of the drive transistor 6 is calculated from the capacitance value CS of the storage capacitor 5 and the capacitance value CL of the parasitic capacitor 8 of the current control element 7. It becomes like the following formula.
VGS = VA × CL / (CS + CL) (2)
On the other hand, the source voltage VS of the driving transistor 6 is expressed by the following equation.
VS = VA × CS / (CS + CL) (3)
[0027]
However, at this time, the gate-source voltage VGS of the drive transistor 6 needs to be larger than the threshold voltage VT in the IDS-VGS characteristics of the drive transistor shown in FIG.
Further, the voltage VL between the terminals of the current control element 7, that is, the source voltage VS of the driving transistor 6 needs to be smaller than the forward rising voltage VOFF in the voltage-current characteristics of the current control element 7 shown in FIG. It is. That is,
VGS> VT (4)
VS <VOFF (5)
[0028]
Since the gate-source voltage VGS of the drive transistor 6 is larger than the threshold voltage VT, a current flows between the drain and source of the drive transistor 6. The drain-source current of the drive transistor 6 charges the parasitic capacitance 8 of the current control element 7, and the voltage VL between the terminals of the current control element 7, that is, the source voltage VS of the drive transistor 6 increases.
At the same time, since the gate voltage VG of the drive transistor 6 is a constant value VA, the gate-source voltage VGS of the drive transistor 6 approaches the threshold voltage VT while decreasing, and the source voltage VS of the drive transistor 6 is ( VA-VT).
[0029]
At this time, since the driving transistor 6 is a thin film transistor or the like formed on a glass substrate, as shown in FIG. 5, IDS-VGS indicating the relationship between the drain-source current IDS and the gate-source voltage VGS. The characteristics vary greatly as VGS is represented by VTa, VTb and VTc depending on the characteristics of the individual transistors 6a, 6b and 6c for the same drain-source current IDS.
Therefore, as shown in FIG. 6, the gate-source voltage VGS of the drive transistors 6a, 6b, and 6c is determined from the value VA × CL / (CS + CL) immediately after the input of the signal voltage VA after a sufficient time has elapsed. The threshold values VTa, VTb, and VTc of the transistors are obtained, and the time until that is also different as Ta, Tb, and Tc.
[0030]
When a sufficient time has elapsed, no current flows between the drain and source of the drive transistor 6, and the gate-source voltage VGS of the drive transistor 6 becomes the threshold voltage VT.
VGS = VT (6)
On the other hand, the source voltage VS of the driving transistor 6 is expressed by the following equation.
VS = VA−VT (7)
However, at this time, the source voltage VS of the drive transistor 6 has a capacitance value so as to be smaller than the forward rising voltage VOFF of the current control element 7 in the IL-VL characteristic of the current control element 7 shown in FIG. It is necessary to select CS and CL.
VS <VOFF (8)
[0031]
Next, the voltage VDATA input to the signal line 3 is switched from VA to VB. Here, VB is the same value as VA (non-light emitting state) or a value larger than VA (light emitting state). The voltage difference (VB−VA) when switching from VA to VB is divided into a capacitance value CS of the gate-source storage capacitor 5 of the drive transistor 6 and a capacitance value CL of the parasitic capacitor 8 of the current control element 7. Applied. Accordingly, the gate-source voltage VGS of the driving transistor 6 and the source voltage VS of the driving transistor 6 at this time are respectively expressed by the following equations.
VGS = VT + (1-CS / CL). (VB-VA) (9)
VS = VA−VT + (VB−VA) CS / CL (10)
[0032]
As can be seen from the above equation, since (VGS−VT) is determined by (VB−VA), even if the threshold value of the driving transistor 6 varies, this variation is corrected. By setting the value, the value of the current flowing through the current control element 7 is controlled.
[0033]
Next, the selection gate transistor 4 is switched from the conduction state to the cutoff state, thereby entering the non-selection period. In the non-selection period, the gate-source voltage VGS of the driving transistor 6 is held by the holding capacitor 5.
The source voltage VS of the drive transistor 6 rises as the charge is charged in the parasitic capacitance 8 of the current control element 7 through the drive transistor 6, and the gate voltage VG of the drive transistor 6 also passes through the storage capacitor 5. Thus, the gate-source voltage VGS rises at the same time while keeping it constant. The current control element 7 starts to emit light when the source voltage VS of the drive transistor 6 exceeds the forward rising voltage VOFF of the current control element 7, and then continues to emit light until the non-selection period ends.
When the voltage VL between the terminals of the current control element 7 reaches a voltage sufficient to pass the current IL determined by the gate-source voltage VGS of the drive transistor 6, the rise of the gate voltage VG and the source voltage VS of the drive transistor 6 increases. Stop and become constant. Thereafter, since the gate-source voltage VGS of the driving transistor 6 is held by the holding capacitor 5, the constant current IL continues to flow through the current control element 7.
[0034]
As described above, in the current control element driving circuit of this example, the threshold of the driving transistor 6 has a minimum element configuration including the two transistors of the selection gate transistor 4 and the driving transistor 6 and the storage capacitor 5. The value can be corrected so that it is not affected by the change.
According to this embodiment, the number of elements constituting the pixel circuit is halved compared to the conventional current control element driving circuit, so that the aperture ratio of the pixel can be increased and the manufacturing process is facilitated. Become.
In general, the capacitance value CL of the parasitic capacitance 8 of the current control element 7 is larger than the capacitance value CS of the storage capacitor 5, so that the drive circuit can be written with a smaller write voltage, from the viewpoint of power consumption. Is also advantageous.
[0035]
In the drive circuit of the first embodiment shown in FIG. 1, different operations can be performed by changing the control method. In the following, an example of this case will be described.
[0036]
◇ Second embodiment
FIG. 7 is a timing chart for explaining the operation of the current control element driving circuit according to the second embodiment of the present invention.
The configuration of the drive circuit of the current control element in this example is the same as that of the first embodiment shown in FIG. 1, but the operation is also different because the control method is different.
[0037]
Hereinafter, the operation of the drive circuit for the current control element of this example will be described with reference to FIG.
When the selection period of the drive circuit is started, the selection gate transistor 4 is switched from the cutoff state to the conductive state. At this time, the voltage input to the signal line 3 is set to a voltage large enough to turn on the driving transistor 6. At the same time, the potential of the power supply line 1 is set to 0V.
Since the driving transistor 6 is on, the charge of the parasitic capacitance 8 of the current control element 7 is discharged through the driving transistor 6. After the source voltage VS of the driving transistor 6 becomes zero, the voltage of the signal line 3 is set to the ground potential 0V. Since the select gate transistor 4 is in a conductive state, the charge of the storage capacitor 5 is discharged and the gate voltage VG of the drive transistor 6 becomes 0V.
[0038]
Thereafter, the voltage of the power supply line 1 is returned to the original power supply line voltage level. Since the gate-source voltage VGS of the driving transistor 6 is zero, no current flows between the drain and source of the driving transistor 6.
Next, the input voltage of the signal line 3 is switched from 0V to VA. Subsequent operations are performed in the same manner as in the first embodiment.
[0039]
Thus, in the current control element drive circuit of this example, as in the case of the first embodiment, a minimum of the two transistors, that is, the selection gate transistor 4 and the drive transistor 6, and the storage capacitor 5 are provided. With the element configuration, the threshold value of the driving transistor 6 can be corrected so as not to be affected by the change, and the driving transistor is turned on at the beginning of the selection period, and the potential of the power supply line 1 is set to 0V. Therefore, the charge of the parasitic capacitance 8 of the current control element 7 can be discharged to the power supply line 1 through the driving transistor 6, and therefore the source voltage of the driving transistor 6 is rapidly reduced, so that the selection period can be shortened. It becomes possible.
[0040]
◇ Third example
FIG. 8 is a circuit diagram showing the configuration of the current control element drive circuit according to the third embodiment of the present invention, and FIG. 9 is a timing chart for explaining the operation of the current control element drive circuit according to the present embodiment.
As shown in FIG. 8, the drive circuit of the current control element in this example includes a selection gate transistor 4, a storage capacitor 5, and a drive transistor connected between the power supply line 1, the ground line 2, and the signal line 3. 6, a current control element 7, a parasitic capacitance 8, and a switching transistor 9.
[0041]
In the drive circuit of the current control element of this example, the configuration of the power supply line 1, the ground line 2, the signal line 3, the selection gate transistor 4, the holding capacitor 5, the drive transistor 6, the current control element 7 and the parasitic capacitor 8 is shown in FIG. The second embodiment is the same as the first embodiment shown in FIG. 1 except that the switching transistor 9 shown in FIG. 8 is added to the first embodiment.
The switching transistor 9 is composed of an N-channel field effect transistor, the gate electrode is connected to the selection line, the drain electrode is connected to the source electrode of the driving transistor 6 and one end of the storage capacitor 5, and the source electrode is connected to the ground line 2. ing.
[0042]
The operation of the current control element drive circuit of this example will be described below with reference to FIGS.
When the selection period of the drive circuit is started, the selection gate transistor 4 and the switching transistor 9 are switched from the cutoff state to the conductive state by the control from the selection line. At this time, the voltage input to the signal line 3 is 0 V, which is the same as that of the ground line 2.
Since the selection gate transistor 4 and the switching transistor 9 become conductive, the charge of the storage capacitor 5 and the charge of the parasitic capacitor 8 of the current control element 7 are discharged, so that the gate voltage VG and the source of the drive transistor 6 The voltage VS becomes 0V. At this time, since the gate-source voltage VGS of the driving transistor 6 is 0 V, no current flows between the drain and source of the driving transistor 6.
Next, the switching transistor 9 is turned off by the control from the selection line, and the input voltage of the signal line 3 is switched from 0V to VA.
The subsequent operation is the same as in the first embodiment.
[0043]
As described above, according to the current control element drive circuit of this example, the threshold value of the drive transistor 6 is corrected in the same manner as in the first embodiment so as not to be affected by the change. it can.
At this time, an extra switching transistor 9 is required as compared with the case of the first embodiment. However, the reset of the holding capacitor 5 and the parasitic capacitor 8 of the current control element 7 by the switching transistor 9 is performed by the selection gate transistor 4. Since this can be performed independently of the writing of the storage capacitor 5, the reset of the storage capacitor 5 and the parasitic capacitor 8 can be performed more reliably by selecting the reset timing.
[0044]
◇ Fourth embodiment
FIG. 10 is a circuit diagram showing the configuration of a current control element drive circuit according to the fourth embodiment of the present invention, and FIG. 11 is a timing chart for explaining the operation of the current control element drive circuit according to this embodiment.
As shown in FIG. 10, the drive circuit of the current control element in this example includes a selection gate transistor 4, a storage capacitor 5, and a drive transistor connected between the power supply line 1, the ground line 2, and the signal line 3. 6, a current control element 7, a parasitic capacitance 8, and a switching transistor 10.
[0045]
In the drive circuit of the current control element of this example, the configuration of the power supply line 1, the ground line 2, the signal line 3, the selection gate transistor 4, the holding capacitor 5, the drive transistor 6, the current control element 7 and the parasitic capacitor 8 is shown in FIG. 1 is the same as that of the first embodiment shown in FIG. 1, except that the switching transistor 10 shown in FIG. 10 is added to the first embodiment.
The switching transistor 10 is an N-channel field effect transistor, and has a gate electrode connected to the selection line, a drain electrode connected to the gate electrode of the driving transistor 6 and one end of the storage capacitor 5, and a source electrode connected to the ground line 2. ing.
[0046]
Hereinafter, the operation of the current control element driving circuit of this example will be described with reference to FIGS.
The switching transistor 10 is turned on by control from the selection line for a certain period before the selection period of the drive circuit is started. Since the switching transistor 10 is in a conductive state, the gate voltage VG of the driving transistor 6 becomes zero, whereby the gate-source voltage VGS of the driving transistor 6 becomes a negative voltage, so that the driving transistor 6 is cut off.
At this time, the electric charge accumulated in the parasitic capacitance 8 of the current control element 7 is discharged to the ground line 2 via the current control element 7.
When a sufficiently long time elapses after the switching transistor 10 becomes conductive, all the charges accumulated in the parasitic capacitance 8 of the current control element 7 are discharged, and the source voltage VS of the driving transistor 6 becomes 0V.
During this period, the selection gate transistor 4 is cut off by control from the selection line.
[0047]
Next, when the selection period of the drive circuit is started, the switching transistor 10 is switched from the conduction state to the cutoff state by the control from the selection line. Next, the select gate transistor 4 is switched from the cut-off state to the conductive state by control from the select line. At this time, VA is input as the input voltage VDATA of the signal line 3.
The subsequent operation is the same as in the first embodiment.
[0048]
As described above, according to the current control element drive circuit of this example, the threshold value of the drive transistor 6 is corrected in the same manner as in the first embodiment so as not to be affected by the change. it can.
At this time, an extra switching transistor 10 is required as compared with the case of the first embodiment. However, the reset of the holding capacitor 5 and the parasitic capacitor 8 of the current control element 7 by the switching transistor 10 is performed by the selection gate transistor 4. Since this can be performed independently of the writing of the storage capacitor 5, the reset of the storage capacitor 5 and the parasitic capacitor 8 can be performed more reliably by selecting the reset timing.
[0049]
In each of the embodiments described above, the drive circuit for the current control element is entirely configured by an N-channel field effect transistor, but the drive circuit may be configured by a P-channel field effect transistor. In the following, an example of this case will be described.
[0050]
◇ Fifth embodiment
FIG. 12 is a circuit diagram showing the configuration of the current control element drive circuit according to the fifth embodiment of the present invention.
As shown in FIG. 12, the drive circuit of the current control element in this example includes a selection gate transistor 4A, a storage capacitor 5A, and a drive transistor connected between the power supply line 1, the ground line 2, and the signal line 3. 6A, a current control element 7A, and a parasitic capacitance 8A.
The selection gate transistor 4A is a P-channel field effect transistor, and has a gate electrode connected to a selection line (not shown), a source electrode connected to the signal line 3, and a drain electrode connected to the gate electrode of the driving transistor 6A. Yes. The storage capacitor 5A is connected between the gate electrode and the source electrode of the drive transistor 6A. The drive transistor 6A is composed of a P-channel field effect transistor, the gate electrode is connected to the drain electrode of the selection gate transistor 4 and one end of the storage capacitor 5A, the source electrode is connected to the cathode of the current control element 7A, and the drain electrode is grounded Connected to line 2. The current control element 7A is connected between the power supply line 1 and the source electrode of the drive transistor 6A, and emits light with luminance according to the current IL of the drive transistor 6A. The parasitic capacitance 8A is a parasitic capacitance at both ends of the current control element 7A.
[0051]
The drive circuit for the current control element of this example is the same as that of the first embodiment shown in FIG. 1 except that the selection gate transistor 4 and the drive transistor 6 made of an N-channel field effect transistor are replaced with a selection gate made of a P-channel field effect transistor. The transistor 4A and the driving transistor 6A are replaced by P-channel field effect transistors, and therefore the voltage relationship is reversed compared to the case of the first embodiment shown in FIG. Although the direction is reversed, the operation is the same as in the case of the first embodiment, and the timing chart shown in FIG. 2 can be applied. Therefore, detailed description will be omitted below.
[0052]
As described above, in the current control element driving circuit of this example, the threshold of the driving transistor 6A has a minimum element configuration including two transistors, the selection gate transistor 4A and the driving transistor 6A, and the storage capacitor 5A. The value can be corrected so that it is not affected by the change.
According to this embodiment, as in the case of the first embodiment, the number of elements constituting the pixel circuit can be gradually decreased and the aperture ratio of the pixel can be increased as compared with the conventional current control element driving circuit. At the same time, the manufacturing process is facilitated and the power consumption is reduced.
[0053]
◇ Sixth embodiment
The configuration of the drive circuit of the current control element in this example is the same as that of the fifth embodiment shown in FIG. 12, but the operation is also different because the control method is different.
The drive circuit of the current control element of this example is the same as that of the second embodiment, in which the select gate transistor 4 and the drive transistor 6 made of an N-channel field effect transistor are replaced with the select gate transistor 4A and the drive transistor 6A made of a P-channel field effect transistor. Therefore, compared with the case of the second embodiment, the voltage relationship is reversed, so the direction of the current is reversed, but the operation is the same as that of the second embodiment. Since the timing chart shown in FIG. 7 can be applied in the same manner, detailed description will be omitted below.
[0054]
Thus, in the current control element drive circuit of this example, as in the case of the fifth embodiment, a minimum of the two transistors of the selection gate transistor 4A and the drive transistor 6A and the storage capacitor 5A is provided. With the element configuration, the threshold value of the driving transistor 6A can be corrected so as not to be affected by the change, and the drop of the source voltage of the driving transistor 6A is fast, so that the selection period can be shortened. it can.
[0055]
◇ Seventh embodiment
FIG. 13 is a circuit diagram showing a configuration of a current control element driving circuit according to the seventh embodiment of the present invention.
As shown in FIG. 13, the drive circuit of the current control element in this example includes a selection gate transistor 4A, a storage capacitor 5A, and a drive transistor connected between the power supply line 1, the ground line 2, and the signal line 3. 6A, a current control element 7A, a parasitic capacitance 8A, and a switching transistor 9A.
[0056]
In the drive circuit of the current control element of this example, the configurations of the power supply line 1, the ground line 2, the signal line 3, the selection gate transistor 4A, the holding capacitor 5A, the drive transistor 6A, the current control element 7A, and the parasitic capacitance 8A are shown in FIG. 12 is the same as in the case of the fifth embodiment shown in FIG. 12, but in addition to these, the point of having a switching transistor 9A shown in FIG. 13 is different from the case of the fifth embodiment.
The switching transistor 9A is composed of a P-channel field effect transistor, the gate electrode is connected to the selection line, the source electrode is connected to the power supply line 1, and the drain electrode is connected to the source electrode of the driving transistor 6A and one end of the storage capacitor 5A. ing.
[0057]
The drive circuit of the current control element of this example is composed of a selection gate transistor 4, a drive transistor 6 and a switching transistor 9 made of an N-channel field effect transistor in the case of the third embodiment shown in FIG. The selection gate transistor 4A, the driving transistor 6A, and the switching transistor 9A are replaced with each other. Therefore, the voltage relationship is reversed compared to the case of the third embodiment shown in FIG. However, since the operation is the same as that of the third embodiment and the timing chart shown in FIG. 9 can be applied, detailed description will be omitted below. .
[0058]
As described above, according to the current control element drive circuit of this example, the threshold value of the drive transistor 6A can be adjusted in the same manner as in the fifth embodiment so as not to be affected by the change. it can.
At this time, as compared with the case of the fifth embodiment, an extra switching transistor 9A is required. However, the reset of the holding capacitor 5A by the switching transistor 9A and the parasitic capacitor 8 of the current control element 7 is performed by the selection gate transistor 4A. Since the storage capacitor 5A can be written independently, the reset of the storage capacitor 5A and the parasitic capacitor 8A can be performed more reliably by selecting the reset timing.
[0059]
◇ Eighth embodiment
FIG. 14 is a circuit diagram showing a configuration of a current control element driving circuit according to the eighth embodiment of the present invention.
As shown in FIG. 13, the drive circuit of the current control element in this example includes a selection gate transistor 4A, a storage capacitor 5A, and a drive transistor connected between the power supply line 1, the ground line 2, and the signal line 3. 6A, a current control element 7A, a parasitic capacitance 8A, and a switching transistor 10A.
[0060]
In the drive circuit of the current control element of this example, the configurations of the power supply line 1, the ground line 2, the signal line 3, the selection gate transistor 4A, the holding capacitor 5A, the drive transistor 6A, the current control element 7A, and the parasitic capacitance 8A are shown in FIG. 12 is the same as the case of the fifth embodiment shown in FIG. 12, but in addition to the above, the point of having a switching transistor 10A shown in FIG. 14 is different from the case of the fifth embodiment.
The switching transistor 10A is a P-channel field effect transistor, and has a gate electrode connected to the selection line, a source electrode connected to the power supply line 1, and a drain electrode connected to the gate electrode of the driving transistor 6A and one end of the storage capacitor 5A. ing.
[0061]
The drive circuit for the current control element of this example includes a selection gate transistor 4, a drive transistor 6 and a switching transistor 10 made of an N-channel field effect transistor in the case of the fourth embodiment shown in FIG. Since the selection gate transistor 4A, the driving transistor 6A, and the switching transistor 10A are replaced, the voltage relationship is reversed compared to the case of the fourth embodiment shown in FIG. Although the direction of the current is reversed, the operation is the same as in the case of the fourth embodiment, and the timing chart shown in FIG. 11 can be applied. Therefore, detailed description is omitted below. To do.
[0062]
As described above, according to the drive circuit for the current control element of this example, the threshold value of the drive transistor 6A is corrected so as not to be affected by the change as in the case of the fifth embodiment. it can.
At this time, an extra switching transistor 10A is required as compared with the case of the fifth embodiment, but resetting of the holding capacitor 5A and the parasitic capacitance 8 of the current control element 7 by the switching transistor 10A is performed by the selection gate transistor 4A. Since the storage capacitor 5A can be written independently, the reset of the storage capacitor 5A and the parasitic capacitor 8A can be performed more reliably by selecting the reset timing.
[0063]
The embodiment of the present invention has been described in detail with reference to the drawings. However, the specific configuration is not limited to this embodiment, and even if there is a design change or the like without departing from the gist of the present invention. Included in the invention. For example, in the third embodiment, the fourth embodiment, the seventh embodiment, and the eighth embodiment, the discharge of the storage capacitor 5 and the parasitic capacitor 8 by the switching transistor may be in the non-selection period or in the initial stage of the selection period. . In the case of a non-selection period, it can be performed not only at the end but also at an arbitrary timing. In the initial stage of the selection period, it is necessary to turn off the selection gate transistor.
In each embodiment, when the driving transistor is an N-channel field effect transistor or a P-channel field effect transistor, the other selection gate transistors and switching transistors are not limited to the N-channel field effect transistor or the P-channel field effect transistor. It is possible to arbitrarily mix N-channel field effect transistors and P-channel field effect transistors.
Furthermore, the current control element drive circuit of the present invention can also be applied to a current control element drive circuit in an image display device in which a large number of current control elements are arranged in a matrix in the row direction and the column direction. In this case, it is obvious that the effects of the above-described embodiments can be obtained.
In the third and fourth embodiments, the source electrode of the switching transistor 9 is connected to the ground line 2, but is connected to another power supply line having a voltage different from that of the ground line 2 to drive at reset. By setting the source voltage VS of the transistor 6 to a voltage other than 0V, the circuit design tolerance can be increased. Similar changes can be made to the seventh and eighth embodiments.
[0064]
【The invention's effect】
As described above, according to the current control element driving circuit and the image display device of the present invention, it is possible to prevent the threshold characteristics of the driving transistor that drives the current control element from being affected even if there are variations. In addition, since the number of elements constituting the pixel circuit can be reduced as compared with a conventional current control element driving circuit, the aperture ratio of the pixel can be increased and the manufacturing process is facilitated.
In addition, the driving circuit can be written with a small writing voltage, which is advantageous from the viewpoint of power consumption.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a configuration of a current control element driving circuit according to a first embodiment of the present invention;
FIG. 2 is a timing chart for explaining the operation of the current control element driving circuit according to the embodiment;
FIG. 3 is a diagram showing IDS-VGS characteristics of a drive transistor in the same example.
FIG. 4 is a diagram showing IL-VL characteristics of a current control element in the same example.
FIG. 5 is a diagram showing IDS-VGS characteristics when drive transistor characteristics vary.
FIG. 6 is a diagram showing the transient characteristics of VGS when the characteristics of drive transistors vary.
FIG. 7 is a timing chart for explaining the operation of the current control element driving circuit according to the second embodiment of the present invention;
FIG. 8 is a circuit diagram showing a configuration of a current control element driving circuit according to a third embodiment of the present invention;
FIG. 9 is a timing chart for explaining the operation of the current control element driving circuit according to the embodiment;
FIG. 10 is a circuit diagram showing a configuration of a current control element drive circuit according to a fourth embodiment of the present invention;
FIG. 11 is a timing chart illustrating the operation of the current control element driving circuit according to the embodiment;
FIG. 12 is a circuit diagram showing a configuration of a current control element drive circuit according to a fifth embodiment of the present invention;
FIG. 13 is a circuit diagram showing a configuration of a current control element driving circuit according to a seventh embodiment of the present invention;
FIG. 14 is a circuit diagram showing a configuration of a current control element drive circuit according to an eighth embodiment of the present invention;
FIG. 15 is a diagram showing a configuration of a current control element drive circuit according to a first conventional example;
FIG. 16 is a diagram showing IDS-VGS characteristics when drive transistor characteristics vary.
FIG. 17 is a diagram showing a configuration of a drive circuit of a current control element of a second conventional example.
FIG. 18 is a timing chart for explaining the operation of the drive circuit of the current control element of the second conventional example.
[Explanation of symbols]
1 Power line (first power line)
2 Ground line (second power line)
3 signal lines
4,4A Select gate transistor
5,5A Holding capacity
6,6A drive transistor
7,7A Current control element
8,8A parasitic capacitance
9,9A switching transistor
10,10A switching transistor

Claims

A drive transistor and a current control element connected in series between the first power supply line and the second power supply line, and a connection between the connection point of the drive transistor and the current control element and the gate electrode of the drive transistor And a selection gate transistor connected between the signal line and the gate electrode of the driving transistor,
The selection gate transistor is turned on during a selection period of the drive circuit, and a first signal voltage composed of a reset signal voltage is input to the signal line at an initial stage of the selection period to input the holding capacitor and the parasitic capacitance of the current control element. Reset the charge accumulated in the
Next, from the signal line, the voltage distributed to the holding capacitor in the initial state is larger than the threshold voltage of the driving transistor, and the voltage distributed to the parasitic capacitor is smaller than the rising voltage of the control current element. After the second signal voltage is input, the signal charge written in the storage capacitor is discharged to the parasitic capacitor through the driving transistor, and the current of the driving transistor is stopped. A third signal voltage greater than the signal voltage of the drive transistor and a voltage greater than the threshold voltage of the drive transistor is retained in the retention capacitor;
A drive circuit for a current control element, wherein the selection gate transistor is turned off during a non-selection period of the drive circuit, and a current is passed through the current control element through the drive transistor.

At the beginning of the selection period, a high voltage is input to the signal line to turn on the driving transistor, and the first power supply line is set as a reset signal voltage so that it is accumulated in the parasitic capacitance of the current control element. After resetting the charge, the potential of the signal line is set to the first signal voltage composed of the reset signal voltage, and the charge of the storage capacitor is discharged, and then the voltage of the first power line is changed to the original power line voltage. 2. The drive circuit for a current control element according to claim 1, wherein

3. The current control element driving circuit according to claim 1, wherein the reset signal voltage is a voltage of the second power supply line.

4. The drive circuit for a current control element according to claim 1, wherein the selection gate transistor and the drive transistor are N-channel field effect transistors.

4. The drive circuit for a current control element according to claim 1, wherein the selection gate transistor and the drive transistor are P-channel field effect transistors.

A switching transistor is provided between the first power supply line or the second power supply line and the source of the drive transistor, and the voltage of the signal line is set to 0 during a non-selection period of the drive circuit or at the beginning of the selection period. 2. The current control element drive circuit according to claim 1, wherein by turning on the switching transistor, the charge accumulated in the storage capacitor and the parasitic capacitance of the current control element is reset. 3.

A switching transistor is provided between the first power supply line or the second power supply line and the gate of the drive transistor, and the storage capacitor and the storage capacitor are turned on during the non-selection period of the drive circuit. 2. The drive circuit for a current control element according to claim 1, wherein charges accumulated in a parasitic capacitance of the current control element are reset.

8. The drive circuit for a current control element according to claim 6, wherein the selection gate transistor, the drive transistor, and the switching transistor are N-channel field effect transistors.

8. The drive circuit for a current control element according to claim 6, wherein the selection gate transistor, the drive transistor, and the switching transistor are P-channel field effect transistors.

10. An image display comprising: a plurality of drive circuits for current control elements according to claim 1 arranged in a plane so as to be driven in a row direction and a column direction. apparatus.