JP3613253B2 - Driving circuit and an image display apparatus of the current control element - Google Patents

Driving circuit and an image display apparatus of the current control element Download PDF

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    • G09G2300/0847Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor being a dynamic memory without any storage capacitor, i.e. with use of parasitic capacitances as storage elements

Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
この発明は、有機EL(Electro Luminescence) 素子等の電流制御素子を発光させるための電流制御素子の駆動回路及びこれを用いた画像表示装置に関する。 This invention relates to an image display device using a driving circuit and this current control element for emitting current control elements such as organic EL (Electro Luminescence) elements.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
有機ELディスプレイ等のように、電流制御によって駆動される発光素子(電流制御素子)の駆動回路を、平面状に多数配置して形成されている画像表示装置では、各電流制御素子に流れる電流の制御は、駆動回路において、駆動トランジスタのゲート−ソース間の保持容量に対して、信号線から選択ゲートトランジスタを介して、電流制御素子の表示輝度に応じた電流が流れるようにプログラムされた信号電荷を書き込んで、その信号電荷を表示期間中、保持することによって行われる。 As such an organic EL display, the drive circuit of the light emitting element (current controlling element) driven by a current control, an image display device which is formed by arranging a large number in a planar shape, the current flowing through each current control element control, in the driving circuit, a gate of the driving transistor - with respect to the holding capacitance between the source, through the selection gate transistor from the signal line, the program as current corresponding to the display luminance of the current control element signal charges writing in the display period of the signal charges is carried out by holding.
【0003】 [0003]
図15は、第1の従来例の電流制御素子の駆動回路の構成を示したものであって、特開平8−234683号公報に開示されているものである。 Figure 15 is a shows a configuration of a driving circuit of the current control device of the first conventional example, those disclosed in JP-A-8-234683.
この従来例の電流制御素子の駆動回路は、図15に示すように、電源線11と接地線12と信号線13との間に接続された、選択ゲートトランジスタ14と、保持容量15と、駆動トランジスタ16と、電流制御素子17と、寄生容量18とからなっている。 The driving circuit of the current control element in the conventional example, as shown in FIG. 15, the power supply line 11 is connected between the ground line 12 and the signal line 13, a select gate transistor 14, a storage capacitor 15, the driving a transistor 16, a current control element 17 consists of a parasitic capacitance 18..
選択ゲートトランジスタ14は、Nチャネル電界効果トランジスタからなり、ゲート電極を選択線(不図示)に接続され、ドレイン電極を信号線13に接続され、ソース電極を駆動トランジスタ16のゲート電極に接続されている。 Selection gate transistors 14, an N-channel field effect transistor, the gate electrode of which is connected to the selection line (not shown), is connected to the drain electrode to the signal line 13 is connected to the source electrode to the gate electrode of the driving transistor 16 there. 保持容量15は、駆動トランジスタ16のゲート電極と電源線11との間に接続されている。 Storage capacitor 15 is connected between the gate electrode and the power supply line 11 of the driving transistor 16. 駆動トランジスタ16は、Pチャネル電界効果トランジスタからなり、ゲート電極を選択ゲートトランジスタ14のソース電極と保持容量15の一端に接続され、ソース電極を電源線11に接続され、ドレイン電極を電流制御素子17のアノードに接続されている。 The driving transistor 16 is a P-channel field effect transistor, the gate electrode of which is connected to one end of the source electrode and the storage capacitor 15 of the select gate transistor 14 is connected to the source electrode to the power supply line 11, the drain electrode current control element 17 and it is connected to the anode. 電流制御素子17は、駆動トランジスタ16のドレイン電極と接地線12との間に接続され、駆動トランジスタ16の電流ILに応じた輝度で発光する。 Current control element 17 is connected between the drain electrode of the driving transistor 16 and the ground line 12, it emits light at a luminance corresponding to the current IL of the driving transistor 16. 寄生容量18は、電流制御素子17の両端の寄生容量である。 Parasitic capacitance 18 is the parasitic capacitance across the current control device 17.
【0004】 [0004]
図15に示された従来の電流制御素子の駆動回路では、選択期間中に、選択ゲートドライバ(不図示)からロウ(行)方向に出力された選択信号が、選択された行の各駆動回路の選択ゲートトランジスタ14のゲート電極に与えられて、該当する行の選択ゲートトランジスタ14が導通状態になることによって、駆動ドライバ(不図示)からカラム(列)方向に出力された信号電圧VDATAが、選択された信号線13を経て、駆動トランジスタ16のゲート−ソース間に印加される。 Figure drive circuit of a conventional current control device shown in 15, during the selection period, the selection gate driver selection signal outputted from the (not shown) row (row) direction is, the driving circuits of the selected row of given to the gate electrode of the select gate transistor 14, by the select gate transistors 14 for that row is turned on, the signal voltage VDATA is from driver (not shown) is output to the column (column) direction, through the selected signal lines 13, the gate of the driving transistor 16 - is applied between the source.
駆動回路が選択期間から非選択期間に切り替えられると、選択ゲートトランジスタ14が導通状態から非導通状態になる。 When the drive circuit is switched from the selection period to the non-selection period, the selection gate transistor 14 made of a conductive state to a non-conductive state. このとき、駆動トランジスタ16のゲート−ソース間電圧VGSは、保持容量15によって保持されているため、非選択期間(保持期間)中も、駆動トランジスタ16は、書き込まれた信号電圧に応じた電流IDSを、電流制御素子17に供給し続ける。 At this time, the gate of the driving transistor 16 - source voltage VGS, because they are held by the storage capacitor 15, also in the non-selection period (retention period), the driving transistor 16, a current IDS corresponding to the written signal voltage the continues to supply the current control element 17.
【0005】 [0005]
図16は、駆動トランジスタの特性がばらついているときのIDS−VGS特性を示したものである。 Figure 16 is a graph showing the IDS-VGS characteristics when the characteristics of the driving transistor is varied. 駆動トランジスタのIDS−VGS特性は、個々のトランジスタによってばらつきがあり、特にしきい値のばらつきが大きい。 IDS-VGS characteristic of the driving transistor, there is a variation by the individual transistors, in particular a large variation in the threshold. そのため、駆動トランジスタのゲート−ソース間電圧VGSとして、同一の信号電圧VDATAが与えられた場合でも、駆動トランジスタの出力電流IDSは、個々のトランジスタによって、IL1,IL2又はIL3のようにばらつく。 Therefore, the gate of the driving transistor - as source voltage VGS, even when the same signal voltage VDATA is applied, the output current IDS of the driving transistor, the individual transistors, varies as IL1, IL2 or IL3.
ドレイン−ソース間電流IDSは、そのまま電流制御素子17に流れるため、各駆動回路に同じ信号電圧VDATAを入力しても、電流制御素子17に流れる電流にばらつきが生じることになる。 Drain - source current IDS is to flow directly to the current control element 17, entering the same signal voltage VDATA to the driving circuit, so that the variations in the current flowing through the current control device 17.
さらに、非選択期間中も、駆動トランジスタ16のゲート−ソース間電圧VGSは、保持容量15によって保持されるため、信号電圧VDATAが同じ場合でも、駆動トランジスタ16のばらつきに基づいて、駆動回路によって異なる電流が電流制御素子17に流れ続ける。 Moreover, even during the non-selection period, the gate of the driving transistor 16 - source voltage VGS is to be held by the storage capacitor 15, even if the signal voltage VDATA is the same, based on the variation of the drive transistor 16 varies by the drive circuit current continues to flow in the current control element 17.
このため、同一信号電圧を書き込んでも、各電流制御素子の発光輝度にばらつきが発生するという問題があった。 Therefore, a write of the same signal voltage, the variation is disadvantageously generated in the light-emitting luminance of each current control element.
【0006】 [0006]
このような、駆動トランジスタのしきい値ばらつきによって生じる駆動電流のばらつきを防止するための方法として、下記の文献に記載されたものが提案されている。 As such a method for preventing a variation in driving current caused by variation in threshold values ​​of the driving transistor has been proposed those described in the literature below.
SID' 99,pp. SID '99, pp. 11−14 ; A Polysilicon Active Matrix Organic Light Emitting Diode Display with Integrated Drivers, R. 11-14; A Polysilicon Active Matrix Organic Light Emitting Diode Display with Integrated Drivers, R. dawson et al dawson et al
【0007】 [0007]
図17は、第2の従来例の電流制御素子の駆動回路の構成を示したものである。 Figure 17 is a diagram showing a configuration of a drive circuit of the current control element of the second conventional example. この従来例の電流制御素子の駆動回路は、図17に示すように、電源線11と接地線12と信号線13との間に接続された、選択ゲートトランジスタ14Aと、保持容量15と、駆動トランジスタ16と、電流制御素子17と、寄生容量18と、デカップリング容量19と、スイッチングトランジスタ20,21とからなっている。 The driving circuit of the current control element in the conventional example, as shown in FIG. 17, the power supply line 11 is connected between the ground line 12 and the signal line 13, a select gate transistor 14A, a storage capacitor 15, the driving a transistor 16, a current control element 17, a parasitic capacitance 18, the decoupling capacitance 19, formed of a switching transistor 20 and 21.
選択ゲートトランジスタ14Aは、Pチャネル電界効果トランジスタからなり、ゲート電極を選択線(不図示)に接続され、ソース電極を信号線13に接続され、ドレイン電極をデカップリング容量19の一端に接続されている。 Selection gate transistors 14A is a P-channel field effect transistor, the gate electrode of which is connected to the selection line (not shown), is connected to the source electrode to the signal line 13 is connected to the drain electrode at one end of the decoupling capacitance 19 there. 保持容量15は、駆動トランジスタ16のゲート電極と電源線11との間に接続されている。 Storage capacitor 15 is connected between the gate electrode and the power supply line 11 of the driving transistor 16. 駆動トランジスタ16は、Pチャネル電界効果トランジスタからなり、ゲート電極をデカップリング容量19の他端と保持容量15の一端に接続され、ソース電極を電源線11に接続され、ドレイン電極をスイッチングトランジスタ21のソース電極に接続されている。 The driving transistor 16 is a P-channel field effect transistor, the gate electrode of which is connected to one end of the other end the storage capacitor 15 of the decoupling capacitor 19, is connected to the source electrode to the power supply line 11, the drain electrode of the switching transistor 21 It is connected to the source electrode.
【0008】 [0008]
電流制御素子17は、スイッチングトランジスタ21のドレイン電極と接地線12との間に接続されていて、駆動トランジスタ16の電流に応じた輝度で発光する。 The current control element 17, which is connected between the drain electrode of the switching transistor 21 and the ground line 12, emits light at a luminance corresponding to the current of the driving transistor 16. 寄生容量18は、電流制御素子17の両端の寄生容量である。 Parasitic capacitance 18 is the parasitic capacitance across the current control device 17. デカップリング容量19は、選択ゲートトランジスタ14Aのドレイン電極と駆動トランジスタ16のゲート電極間に接続されていて、これらの間を直流的に分離する。 Decoupling capacitor 19, selection gate transistors 14A be connected between the gate electrode of the drain electrode and the driving transistor 16, to separate between the direct current manner. スイッチトランジスタ20は、Pチャネル電界効果トランジスタからなり、ゲート電極をリセット線(不図示)に接続され、ソース電極を駆動トランジスタ16のゲート電極に接続され、ドレイン電極を駆動トランジスタ16のドレイン電極に接続されている。 Switch transistor 20 is a P-channel field effect transistor, the gate electrode of which is connected to the reset line (not shown), is connected to the source electrode to the gate electrode of the driving transistor 16, the drain electrode connected to the drain electrode of the driving transistor 16 It is. スイッチングトランジスタ21は、Pチャネル電界効果トランジスタからなり、ゲート電極をリセット線に接続され、ソース電極を駆動トランジスタ16のドレイン電極に接続され、ドレイン電極を電流制御素子17の一端に接続されている。 The switching transistor 21 is a P-channel field effect transistor, the gate electrode of which is connected to the reset line, a source connected to electrode to the drain electrode of the driving transistor 16 is connected to the drain electrode to one end of the current control element 17.
【0009】 [0009]
図18は、第2の従来の電流制御素子の駆動回路の動作を説明するタイミングチャートである。 Figure 18 is a timing chart for explaining the operation of the driving circuit of the second conventional current control element.
以下、図17,図18を用いて、第2の従来例の電流制御素子の駆動回路の動作を説明する。 Hereinafter, FIG. 17, with reference to FIG. 18, the operation of the driving circuit of the current control element of the second conventional example.
この従来例の電流制御素子の駆動回路では、選択期間が始まる前に、電流制御素子17の寄生容量18を放電し、駆動トランジスタ16のドレイン電圧VDを接地線電位にしておく必要がある。 In the driving circuit of the current control element in the conventional example, before the selection period starts, and discharge the parasitic capacitance 18 of the current control element 17, it is necessary to the ground line potential drain voltage VD of the driving transistor 16. また、信号線13の電圧を電源線11の電圧VDDにしておく。 Also, keep the voltage of the signal line 13 to the voltage VDD of the power supply line 11.
選択期間が開始されたとき、ロウ方向の選択信号を選択線に与えることによって、選択ゲートトランジスタ14Aをオンにし、リセットドライバ(不図示)からリセット信号をリセット線に与えることによって、スイッチングトランジスタ20をオンにし、スイッチングトランジスタ21をオフにすると、駆動トランジスタ16のゲート電極とドレイン電極とを電気的に接続した状態で、保持容量15に蓄積された電荷の放電が開始される。 When the selection period is started by giving the row direction of the selection signal to the selection line, to turn on the select gate transistor 14A, by providing a reset signal to the reset line from the reset driver (not shown), the switching transistor 20 Turn on and turn off the switching transistor 21, while electrically connecting the gate electrode and the drain electrode of the driving transistor 16, the discharge of the accumulated in the storage capacitor 15 charges is started. この状態で、充分、時間が経過すると、駆動トランジスタ16のゲート電圧VGがしきい値VTまで降下する。 In this state, sufficient, over time, the gate voltage VG of the driving transistor 16 drops to the threshold value VT. その後、スイッチングトランジスタ20をオフにして、駆動トランジスタ16のゲート電極をフローティングにする。 Then, turn off the switching transistor 20, the gate electrode of the driving transistor 16 to the floating.
【0010】 [0010]
次に、信号線13からの入力電圧が、電源線11の電圧VDDから書き込み電圧VDATAに切り替えられると、駆動トランジスタ16のゲート−ドレイン間電圧VGSは、デカップリング容量19の容量値CDと、保持容量15の容量値CSとの容量分割によって、下式で与えられるようになる。 Then, the input voltage from the signal line 13, when switched to the write voltage VDATA from the voltage VDD of the power supply line 11, the gate of the driving transistor 16 - drain voltage VGS has a capacitance CD of the decoupling capacitance 19, the holding by capacitive division between the capacitance value CS of the capacitor 15, so that given by the following equation.
トランジスタのドレイン−ソース間電流値は、一般に、(VGS−VT)の関数で表されるが、上式からわかるように、(VGS−VT)がVDATAで決まるので、駆動トランジスタ16のしきい値にばらつきがあっても、それが補正される。 The drain of the transistor - source current value will generally be represented by a function of (VGS-VT), as can be seen from the above equation, since (VGS-VT) is determined by VDATA, the threshold of the driving transistor 16 even if there are variations in, it is corrected.
【0011】 [0011]
しかしながら、この従来例では、1画素に対して4個のトランジスタが必要になるだけでなく、保持容量のほかに、デカップリング容量が必要になる。 However, this prior art, not only requires four transistors per pixel, in addition to the storage capacitor, a decoupling capacitor is required.
従って、画素の開口率が低下して、製造プロセス的にも困難になるという問題がある。 Therefore, decreases the aperture ratio of the pixel, there is a problem that it becomes difficult to manufacture process manner.
また、デカッップリング容量CDの値が小さいと、書き込み電圧VDATAをより大きくしなければならないので、CD>CSにすることが望ましいが、そのためには、デカッップリング容量CDを形成するためのチップ面積が大きくなるという問題もある。 If the value of Deka' Tsu pulling capacity CD is small, since they must be larger write voltage VDATA, it is desirable to CD> CS, For this purpose, increases the chip area for forming a Deka' Tsu pulling capacity CD there is also a problem in that.
さらに、選択期間前における電流制御素子の寄生容量の放電に時間がかかり、寄生容量放電の操作が複雑になるという欠点も持っている。 Furthermore, it takes time to discharge the parasitic capacitance of the current control element in the pre-selection, operation of the parasitic capacitance discharge also has disadvantage that complicated.
【0012】 [0012]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
この発明は上述の事情に鑑みてなされたものであって、最小限の素子構成で、駆動トランジスタのしきい値ばらつきを補正することが可能な、電流制御素子の駆動回路及び画像表示装置を提供することを目的としている。 The present invention was made in view of the above circumstances, provide a minimal element structures threshold variation of the drive transistor capable of correcting, the drive circuit and the image display apparatus of the current control element It is intended to be.
【0013】 [0013]
【課題を解決するための手段】 In order to solve the problems]
上記課題を解決するために、請求項1記載の発明は電流制御素子の駆動回路に係り、第1の電源線と第2の電源線との間に直列に接続された駆動トランジスタと電流制御素子と、上記駆動トランジスタと電流制御素子の接続点と上記駆動トランジスタのゲート電極との間に接続された保持容量と、信号線と上記駆動トランジスタのゲート電極との間に接続された選択ゲートトランジスタとを備え、 駆動回路の選択期間に上記選択ゲートトランジスタをオンにし、上記選択期間の初期に、上記信号線にリセット信号電圧からなる第1の信号電圧を入力して上記保持容量及び上記電流制御素子の寄生容量に蓄積されている電荷をリセットし、次に、上記信号線から、最初の状態で上記保持容量に配分される電圧が上記駆動トランジスタのしきい値 In order to solve the above problems, a first aspect of the present invention relates to a driving circuit of the current control element, a first power supply line and the driving transistor and a current control element connected in series between the second power supply line When a connection retention capacitance between the gate electrode of the connection point between the driving transistor of the driving transistor and the current control element, and connected to select gate transistor between the gate electrode of the signal line and the driving transistor the provided, and the selection gate transistor on the selection period of the driving circuit, the beginning of the selection period, the storage capacitor receives the first signal voltage consisting of the reset signal voltage to the signal line and the current control element reset the charge of being accumulated in the parasitic capacitance, then, from the signal line, the voltage to be distributed to the storage capacitor in the first state of the drive transistor threshold 圧より大きく、上記寄生容量に配分される電圧が上記制御電流素子の立ち上がり電圧より小さい第2の信号電圧を入力し、その後、上記保持容量に書き込まれた信号電荷が上記駆動トランジスタを経て上記寄生容量に放電して上記駆動トランジスタの電流が停止したのち、上記信号線から上記第2の信号電圧より大きい第3の信号電圧を入力して上記保持容量に上記駆動トランジスタのしきい値電圧より大きい電圧を保持し、上記駆動回路の非選択期間に上記選択ゲートトランジスタをオフにして、上記駆動トランジスタを経て上記電流制御素子に電流を流すことを特徴としている。 Greater than pressure, voltage to be distributed to the parasitic capacitance applying a rising voltage less than the second signal voltage of the control current element, then the parasitic said storage capacitor with the written signal charge through the driving transistor After stopping the current of the driving transistor to discharge the capacitance, greater than the threshold voltage of the driving transistor to the storage capacitor to input the second signal voltage is greater than the third signal voltage from the signal line holding the voltage to the non-selection period of the driving circuit to turn off the selection gate transistor, it is characterized by supplying a current to said current control element through the driving transistor.
【0014】 [0014]
また、請求項2記載の発明は、請求項1記載の電流制御素子の駆動回路に係り、上記選択期間の初期に、上記信号線に高電圧を入力して上記駆動トランジスタをオンにするとともに、上記第1の電源線をリセット信号電圧とすることによって上記電流制御素子の寄生容量に蓄積されている電荷をリセットした後、上記信号線の電位をリセット信号電圧からなる第1の信号電圧として上記保持容量の電荷を放電してから上記第1の電源線の電圧をもとの電源線電圧に戻すことを特徴としている。 The invention of claim 2 wherein relates to a driving circuit of the current control device according to claim 1, initially of the selection period, as well as to turn on the driving transistor to input high voltage to the signal line, after resetting the charge stored in the parasitic capacitance of the current control element by the reset signal voltage to the first power supply line, said as a first signal voltage which is the potential of the signal line from the reset signal voltage discharge and charge of the storage capacitor is characterized by returning the voltage of the first power source line based on the power line voltage.
【0015】 [0015]
また、請求項3記載の発明は、請求項1又は2記載の電流制御素子の駆動回路に係り、上記リセット信号電圧が、上記第2の電源線の電圧であることを特徴としている。 Further, an invention according to claim 3, relates to a driving circuit of the current control device according to claim 1 or 2, wherein said reset signal voltage is characterized by a voltage of the second power supply line.
【0016】 [0016]
また、請求項4記載の発明は、請求項1乃至3のいずれか一記載の電流制御素子の駆動回路に係り、上記選択ゲートトランジスタと駆動トランジスタとが、Nチャネル電界効果トランジスタからなることを特徴としている。 The invention of claim 4, wherein, the feature that relates to a driving circuit of the current control element according to any one of claims 1 to 3, and the driving transistor and the select gate transistor, consisting of N-channel field-effect transistor It is set to.
【0017】 [0017]
また、請求項5記載の発明は、請求項1乃至3のいずれか一記載の電流制御素子の駆動回路に係り、上記選択ゲートトランジスタと駆動トランジスタとが、Pチャネル電界効果トランジスタからなることを特徴としている。 The invention of claim 5, wherein, the feature that relates to a driving circuit of the current control element according to any one of claims 1 to 3, and the driving transistor and the select gate transistor, comprising a P-channel field effect transistor It is set to.
【0018】 [0018]
また、請求項6記載の発明は、請求項1記載の電流制御素子の駆動回路に係り、上記第1の電源線又は第2の電源線と上記駆動トランジスタのソースとの間にスイッチングトランジスタを備え、上記駆動回路の非選択期間に、又は選択期間の初期に前記信号線の電圧を0にして 、上記スイッチングトランジスタをオンにすることによって、上記保持容量及び上記電流制御素子の寄生容量に蓄積されている電荷をリセットすることを特徴としている。 The invention of claim 6 wherein relates to a driving circuit of the current control device according to claim 1, further comprising a switching transistor between the first power supply line or the second power supply line and the source of the driving transistor , the non-selection period of the driving circuit, or the initial voltage of the signal line selection period to 0, by turning on the switching transistor is accumulated in the parasitic capacitance of the storage capacitor and the current control element electrical charge of the is characterized by reset.
【0019】 [0019]
また、請求項7記載の発明は、請求項1記載の電流制御素子の駆動回路に係り、上記第1の電源線又は第2の電源線と上記駆動トランジスタのゲートとの間にスイッチングトランジスタを備え、上記駆動回路の非選択期間に 、上記スイッチングトランジスタをオンにすることによって、上記保持容量及び上記電流制御素子の寄生容量に蓄積されている電荷をリセットすることを特徴としている。 The invention of claim 7, wherein relates to a driving circuit of the current control device according to claim 1, further comprising a switching transistor between the first power supply line or the second power supply line and the gate of the driving transistor , the non-selection period of the driving circuit, by turning on the switching transistor, is characterized by resetting the charge stored in the parasitic capacitance of the storage capacitor and the current control element.
【0020】 [0020]
また、請求項8記載の発明は、請求項6又は7記載の電流制御素子の駆動回路に係り、上記選択ゲートトランジスタと駆動トランジスタとスイッチングトランジスタとが、Nチャネル電界効果トランジスタからなることを特徴としている。 The invention of claim 8 relates to a driving circuit of the current control device according to claim 6 or 7, wherein the said selection gate transistor and the driving transistor and the switching transistor, as characterized by comprising the N-channel field-effect transistor there.
【0021】 [0021]
また、請求項9記載の発明は、請求項6又は7記載の電流制御素子の駆動回路に係り、上記選択ゲートトランジスタと駆動トランジスタとスイッチングトランジスタとが、Pチャネル電界効果トランジスタからなることを特徴としている。 The invention of claim 9, wherein relates to a driving circuit of the current control device according to claim 6 or 7, wherein the selection gate transistor and the driving transistor and the switching transistor, as characterized by comprising a P-channel field effect transistor there.
【0022】 [0022]
また、請求項10記載の発明は、画像表示装置に係り、請求項1乃至9のいずれか一記載の電流制御素子の駆動回路を複数個平面状に配列して、行方向と列方向とに駆動可能なように構成してなることを特徴としている。 The invention of claim 10 wherein relates to an image display device, a driving circuit of the current control element according to any one of claims 1 to 9 arranged in a plurality plane, in a row direction and a column direction It is characterized by being configured such that the driving possible.
【0023】 [0023]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下、図面を参照して、この発明の実施の形態について説明する。 Hereinafter, with reference to the drawings, detailed description of the present invention. 説明は、実施例を用いて具体的に行う。 Description will be specifically carried out using examples.
◇第1実施例図1は、本発明の第1実施例である電流制御素子の駆動回路の構成を示す回路図、図2は、本実施例の電流制御素子の駆動回路の動作を説明するタイミングチャート、図3は、本実施例における駆動トランジスタのIDS−VGS特性を示す図、図4は、本実施例における電流制御素子のIL−VL特性を示す図、図5は、駆動トランジスタの特性がばらついているときのIDS−VGS特性を示す図、図6は、駆動トランジスタの特性がばらついているときのVGSの過渡特性を示す図である。 First Embodiment FIG. 1 ◇ is a circuit diagram showing a configuration of a drive circuit of the first an embodiment current control device of the present invention, FIG. 2 illustrates the operation of the driving circuit of the current control element of this example timing chart, FIG. 3, FIG, 4 showing a IDS-VGS characteristic of the driving transistor in this embodiment, shows the IL-VL characteristic of the current control element of the present example, FIG. 5, the characteristic of the driving transistor Fig, 6 illustrating the IDS-VGS characteristics when is varied is a diagram showing the transient characteristics of the VGS when the characteristics of the driving transistor is varied.
【0024】 [0024]
この例の電流制御素子の駆動回路は、図1に示すように、電源線1と接地線2と信号線3との間に接続された、選択ゲートトランジスタ4と、保持容量5と、駆動トランジスタ6と、電流制御素子7と、寄生容量8とから概略構成されている。 Driving circuit of the current control element of the embodiment, as shown in FIG. 1, which is connected between the power supply line 1 and ground line 2 and the signal line 3, and the select gate transistor 4, and the storage capacitor 5, the driving transistor 6, a current control element 7, is schematically composed of the parasitic capacitance 8.
選択ゲートトランジスタ4は、Nチャネル電界効果トランジスタからなり、ゲート電極を選択線(不図示)に接続され、ドレイン電極を信号線3に接続され、ソース電極を駆動トランジスタ6のゲート電極に接続されている。 Select gate transistor 4 is an N-channel field effect transistor, the gate electrode of which is connected to the selection line (not shown), it is connected to the drain electrode to the signal line 3 is connected to the source electrode to the gate electrode of the driving transistor 6 there. 保持容量5は、駆動トランジスタ6のゲート電極とソース電極の間に接続されてる。 Storage capacitor 5 is connected between the gate electrode and the source electrode of the driving transistor 6. 駆動トランジスタ6は、Nチャネル電界効果トランジスタからなり、ゲート電極を選択ゲートトランジスタ4のソース電極と保持容量5の一端に接続され、ドレイン電極を電源線1に接続され、ソース電極を電流制御素子7のアノードに接続されている。 The driving transistor 6 is an N-channel field effect transistor, the gate electrode of which is connected to one end of the source electrode and the storage capacitor 5 of the select gate transistor 4 is connected to the drain electrode to the power source line 1, the current control element 7 to the source electrode and it is connected to the anode. 電流制御素子7は、駆動トランジスタ6のソース電極と接地線2との間に接続され、駆動トランジスタ6の電流ILに応じた輝度で発光する。 The current control element 7 is connected between the source electrode of the driving transistor 6 and the ground line 2, it emits light at a luminance corresponding to the current IL of the driving transistor 6. 寄生容量8は、電流制御素子7の両端の寄生容量である。 Parasitic capacitance 8 is a parasitic capacitance across the current control device 7.
【0025】 [0025]
次に、図1〜図6を参照して、この例の電流制御素子の駆動回路の動作を説明する。 Next, with reference to FIGS. 1 to 6, the operation of the driving circuit of the current control element of this example.
図2に示すように、駆動回路の選択期間が開始されると、選択ゲートトランジスタ4が遮断状態から導通状態に切り替えられる。 As shown in FIG. 2, when the selection period of the driving circuit is started, the selection gate transistor 4 is switched to a conductive state from the cutoff state. このとき、信号線3に入力される電圧VDATAは、接地線2と同電位の0Vとする。 At this time, the voltage VDATA which is input to the signal line 3, and 0V to the ground line 2 the same potential.
この状態では、選択ゲートトランジスタ4が導通状態であるため、保持容量5の電荷は、信号線3を介して放電が開始される。 In this state, since the selection gate transistor 4 is conductive, the charge storage capacitor 5, discharge is started via the signal line 3. 同時に、電流制御素子7の寄生容量8の電荷が、電流制御素子7を経て放電される。 At the same time, the charge of the parasitic capacitance 8 of the current control element 7 is discharged through the current control device 7.
選択期間が開始されてから充分な時間が経過すると、駆動トランジスタ6のゲート電圧VGとソース電圧VSがともに0Vとなる。 When sufficient time has elapsed since the selection period is started, the gate voltage VG and source voltage VS of the driving transistor 6 all are 0V. 駆動トランジスタ6のゲート−ソース間電圧VGSはゼロであるため、駆動トランジスタ6のドレイン−ソース間には電流が流れない。 The gate of the driving transistor 6 - source voltage VGS is because it is zero, the drain of the driving transistor 6 - no current flows between the source.
【0026】 [0026]
次に、信号線3の入力電圧が0VからVAに切り替えられる。 Then, the input voltage of the signal line 3 is switched to VA from 0V. 信号線3が0VからVAに切り替えられた直後には、駆動トランジスタ6のゲート−ソース間電圧VGSは、保持容量5の容量値CSと電流制御素子7の寄生容量8の容量値CLとから、次式のようになる。 The source voltage VGS is the capacitance value CL of the parasitic capacitance 8 of the capacitance CS and the current control element 7 of the storage capacitor 5, - the signal line 3 is the immediately switched to VA from 0V, the gate of the driving transistor 6 It expressed by the following equation.
VGS=VA×CL/(CS+CL) …(2) VGS = VA × CL / (CS + CL) ... (2)
一方、駆動トランジスタ6のソース電圧VSは、次式のようになる。 On the other hand, the source voltage VS of the driving transistor 6 is expressed by the following equation.
VS=VA×CS/(CS+CL) …(3) VS = VA × CS / (CS + CL) ... (3)
【0027】 [0027]
ただし、このとき、駆動トランジスタ6のゲート−ソース間電圧VGSは、図3に示す駆動トランジスタのIDS−VGS特性において、しきい値電圧VTよりも大きいことが必要である。 However, this time, the gate of the driving transistor 6 - source voltage VGS is the IDS-VGS characteristic of the driving transistor shown in FIG. 3, it is necessary to be larger than the threshold voltage VT.
また、電流制御素子7の端子間電圧VL、すなわち、駆動トランジスタ6のソース電圧VSは、図4に示す電流制御素子7の電圧−電流特性において、順方向の立ち上がり電圧VOFFよりも小さいことが必要である。 Further, the inter-terminal voltage VL of the current control element 7, i.e., the source voltage VS of the driving transistor 6, the voltage of the current control device 7 shown in FIG. 4 - in current characteristics, must be smaller than the forward rise voltage VOFF it is. すなわち、 That is,
VGS>VT …(4) VGS> VT ... (4)
VS<VOFF …(5) VS <VOFF ... (5)
【0028】 [0028]
駆動トランジスタ6のゲート−ソース間電圧VGSは、しきい値電圧VTよりも大きいため、駆動トランジスタ6のドレイン−ソース間に電流が流れる。 The gate of the driving transistor 6 - source voltage VGS is larger than the threshold voltage VT, the drain of the driving transistor 6 - current flows between the source. この駆動トランジスタ6のドレイン−ソース間電流によって、電流制御素子7の寄生容量8に電荷が充電されて、電流制御素子7の端子間電圧VL、すなわち駆動トランジスタ6のソース電圧VSが上昇する。 Drain of the driving transistor 6 - by source current, and charge the parasitic capacitance 8 of the current control element 7 is charged, the inter-terminal voltage VL of the current control element 7, that is, the source voltage VS of the driving transistor 6 is increased.
同時に、駆動トランジスタ6のゲート電圧VGが一定値VAであるため、駆動トランジスタ6のゲート−ソース間電圧VGSは、減少しながらしきい値電圧VTに近づき、駆動トランジスタ6のソース電圧VSは、(VA−VT)に近づく。 At the same time, since the gate voltage VG of the driving transistor 6 is constant value VA, the gate of the driving transistor 6 - source voltage VGS is close to the threshold voltage VT while reducing, the source voltage VS of the driving transistor 6, ( closer to the VA-VT).
【0029】 [0029]
この際、駆動トランジスタ6は、ガラス基板上に形成された薄膜トランジスタ等であるため、図5に示すように、ドレイン−ソース間電流IDSと、ゲート−ソース間電圧VGSとの関係を示すIDS−VGS特性は、同じドレイン−ソース間電流IDSに対して、個々のトランジスタ6a,6b及び6cの特性に応じて、VGSがVTa,VTb及びVTcで示されるように大きくばらつく。 At this time, the driving transistor 6 are the thin-film transistors formed on a glass substrate or the like, as shown in FIG. 5, the drain - a source current IDS, gate - IDS-VGS showing the relationship between the source voltage VGS characteristics, same drain - relative source current IDS, individual transistors 6a, depending on the characteristics of 6b and 6c, VGS is VTa, greatly varies as shown by VTb and VTc.
そこで図6に示すように、駆動トランジスタ6a,6b及び6cのゲート−ソース間電圧VGSは、充分な時間が経過すると、信号電圧VAの入力直後の値VA×CL/(CS+CL)から、個々のトランジスタのしきい値VTa,VTb及びVTcとなり、それまでの時間も、Ta,Tb及びTcのように異なっている。 Therefore, as shown in FIG. 6, the gate of the driving transistor 6a, 6b and 6c - source voltage VGS, when sufficient time has elapsed, the / signal voltage VA of the immediately input value VA × CL (CS + CL), of the individual transistor threshold VTa, VTb and VTc next, the time until then, Ta, differ as Tb and Tc.
【0030】 [0030]
そして、充分な時間が経過したとき、駆動トランジスタ6のドレイン−ソース間には電流が流れないようになり、駆動トランジスタ6のゲート−ソース間電圧VGSはしきい値電圧VTとなる。 Then, when sufficient time has elapsed, the drain of the driving transistor 6 - now no current flows between the source and the gate of the driving transistor 6 - source voltage VGS becomes a threshold voltage VT.
VGS=VT …(6) VGS = VT ... (6)
一方、駆動トランジスタ6のソース電圧VSは、次式のようになる。 On the other hand, the source voltage VS of the driving transistor 6 is expressed by the following equation.
VS=VA−VT …(7) VS = VA-VT ... (7)
ただし、このとき、駆動トランジスタ6のソース電圧VSは、図4に示された電流制御素子7のIL−VL特性において、電流制御素子7の順方向立ち上がり電圧VOFFよりも小さくなるように、容量値CS,CLを選定することが必要である。 However, this time, the source voltage VS of the driving transistor 6 is the IL-VL characteristic of the current control element 7 shown in FIG. 4, to be smaller than the forward rise voltage VOFF of the current control element 7, the capacitance value CS, it is necessary to select the CL.
VS<VOFF …(8) VS <VOFF ... (8)
【0031】 [0031]
次に、信号線3に入力する電圧VDATAがVAからVBに切り替えられる。 Then, the voltage VDATA input to the signal line 3 is switched to VB from VA. ここで、VBはVAと同じ値(非発光状態)、又はVAより大きい値(発光状態)である。 Here, VB is the same value as VA (non-emitting state), or VA greater than (light emission state). VAからVBに切り替えたときの電圧差(VB−VA)は、駆動トランジスタ6のゲート−ソース間保持容量5の容量値CSと、電流制御素子7の寄生容量8の容量値CLとに容量分割して印加される。 Voltage difference when switched to VB from VA (VB-VA), the gate of the driving transistor 6 - and the capacitance value CS of the source storage capacitor 5, the capacity divided into a capacitance value CL of the parasitic capacitance 8 of the current control element 7 It is applied to. 従って、このときの駆動トランジスタ6のゲート−ソース間電圧VGSと、駆動トランジスタ6のソース電圧VSとは、それぞれ次式のようになる。 Therefore, the gate of the driving transistor 6 at this time - the source voltage VGS, and the source voltage VS of the driving transistor 6, respectively expressed as follows.
VGS=VT+(1−CS/CL)・(VB−VA) …(9) VGS = VT + (1-CS / CL) · (VB-VA) ... (9)
VS=VA−VT+(VB−VA)CS/CL …(10) VS = VA-VT + (VB-VA) CS / CL ... (10)
【0032】 [0032]
上式からわかるように、(VGS−VT)が(VB−VA)で決まるので、駆動トランジスタ6のしきい値にばらつきがあっても、このばらつきが補正されるので、VBとVAを適正な値に設定することによって、電流制御素子7に流れる電流値が制御される。 As can be seen from the above equation, since (VGS-VT) is determined by (VB-VA), even if there are variations in the threshold of the driving transistor 6, so this variation is corrected, proper and VB and VA by setting the value, the current value flowing through the current control device 7 is controlled.
【0033】 [0033]
次に、選択ゲートトランジスタ4を導通状態から遮断状態に切り替えることによって、非選択期間に入る。 Then, by switching the shut-off state the selection gate transistor 4 from a conductive state, into the non-selection period. 非選択期間に入ると、駆動トランジスタ6のゲート−ソース間電圧VGSは、保持容量5によって保持されるようになる。 Once in the non-selection period, the gate of the driving transistor 6 - source voltage VGS will be held by the storage capacitor 5.
駆動トランジスタ6のソース電圧VSは、駆動トランジスタ6を介して電流制御素子7の寄生容量8に電荷が充電されるのに応じて上昇し、駆動トランジスタ6のゲート電圧VGも、保持容量5を介してゲート−ソース間電圧VGSを一定に維持したまま、同時に上昇する。 The source voltage VS of the driving transistor 6 is raised in response to the charge in the parasitic capacitance 8 of the current control element 7 is charged through the driving transistor 6, the gate voltage VG of the driving transistor 6 also, through the holding capacitor 5 Te gate - while maintaining the voltage VGS between the source constant, increases at the same time. 電流制御素子7は、駆動トランジスタ6のソース電圧VSが、電流制御素子7の順方向の立ち上がり電圧VOFFを超えたとき発光を開始し、以後、非選択期間が終了するまで、発光し続ける。 The current control element 7, the source voltage VS of the driving transistor 6, to start the emission when it exceeds a forward rise voltage VOFF of the current control element 7, hereinafter, to the non-selection period is completed, continues to emit light.
電流制御素子7の端子間電圧VLが、駆動トランジスタ6のゲート−ソース間電圧VGSによって定まる電流ILを流すのに充分な電圧に到達すると、駆動トランジスタ6のゲート電圧VGとソース電圧VSの上昇は停止して一定となる。 Terminal voltage VL of the current control element 7, the gate of the driving transistor 6 - when it reaches a sufficient voltage to flow a current IL determined by the source voltage VGS, increase in the gate voltage VG and source voltage VS of the driving transistor 6 becomes constant stopped. その後は、駆動トランジスタ6のゲート−ソース間電圧VGSが保持容量5によって保持されるため、電流制御素子7に一定電流ILが流れ続ける。 Thereafter, the gate of the driving transistor 6 - to-source voltage VGS is held by the storage capacitor 5, a constant current IL continues to flow through the current control device 7.
【0034】 [0034]
このように、この例の電流制御素子の駆動回路では、選択ゲートトランジスタ4と駆動トランジスタ6との2個のトランジスタと、保持容量5とからなる最小限の素子構成で、駆動トランジスタ6のしきい値を補正して、その変化の影響を受けないようにすることができる。 Thus, in the driving circuit of the current control element of this example, select gate transistor 4 and two transistors of the driving transistor 6, with a minimum of device structure consisting of the holding capacitor 5 which, threshold of the driving transistor 6 by correcting the values, it is possible to prevent the influence of the change.
本実施例によれば、従来例の電流制御素子の駆動回路と比較して、画素回路を構成する素子数が1/2となるので、画素の開口率を大きくできるとともに、製造プロセスが容易になる。 According to this embodiment, as compared with the driving circuit of the current control element in the conventional example, since the number of elements constituting the pixel circuit is 1/2, it is possible to increase the aperture ratio of the pixel, the easy production process Become.
また、一般に、電流制御素子7の寄生容量8の容量値CLは、保持容量5の容量値CSより大きいので、より小さな書き込み電圧で、駆動回路の書き込みを行うことができ、消費電力の点からも有利である。 In general, the capacitance value CL of the parasitic capacitance 8 of the current control element 7 is greater than the capacitance value CS of the storage capacitor 5, a smaller write voltage, it is possible to write drive circuit, in terms of power consumption it is also advantageous.
【0035】 [0035]
図1に示された第1実施例の駆動回路では、制御方法を変えることによって、異なる動作を行わせることができる。 In the driving circuit of the first embodiment shown in FIG. 1, by changing the control method, it is possible to perform different operations. 以下においては、この場合の実施例について説明する。 In the following, a description will be given of an embodiment of this case.
【0036】 [0036]
◇第2実施例図7は、本発明の第2実施例である電流制御素子の駆動回路の動作を説明するタイミングチャートである。 ◇ Second Embodiment FIG. 7 is a timing chart for explaining the operation of the driving circuit of the current control device according to a second embodiment of the present invention.
この例の電流制御素子の駆動回路の構成は、図1に示された第1実施例の場合と同様であるが、制御方法が異なっているため、その動作も異なっている。 Configuration of the driving circuit of the current control element of this example is the same as in the first embodiment shown in FIG. 1, since the control method are different, are also different operation.
【0037】 [0037]
以下、図7を参照して、この例の電流制御素子の駆動回路の動作を説明する。 Referring to FIG 7, the operation of the driving circuit of the current control element of this example.
駆動回路の選択期間が開始されると、選択ゲートトランジスタ4が遮断状態から導通状態に切り替えられる。 When the selection period of the drive circuit is started, the selection gate transistor 4 is switched to a conductive state from the cutoff state. このとき、信号線3に入力される電圧は、駆動トランジスタ6がオンするのに充分な大きさの電圧とする。 At this time, the voltage input to the signal line 3, the driving transistor 6 is a large enough voltage to turn on. また、これと同時に、電源線1の電位を0Vとする。 At the same time, the potential of the power supply line 1 and 0V.
駆動トランジスタ6がオンしているため、電流制御素子7の寄生容量8の電荷が、駆動トランジスタ6を介して放電される。 Since the driving transistor 6 is turned on, the charge of the parasitic capacitance 8 of the current control element 7 is discharged via the driving transistor 6. 駆動トランジスタ6のソース電圧VSがゼロになってから、信号線3の電圧を接地電位0Vにする。 The source voltage VS of the driving transistor 6 from becoming zero, the voltage of the signal line 3 to the ground potential 0V. 選択ゲートトランジスタ4が導通状態になっているため、保持容量5の電荷が放電されて、駆動トランジスタ6のゲート電圧VGが0Vになる。 Since the select gate transistor 4 is in the conductive state, the charge storage capacitor 5 is discharged, the gate voltage VG of the driving transistor 6 is 0V.
【0038】 [0038]
このあと、電源線1の電圧をもとの電源線電圧レベルに戻す。 Thereafter, returning the voltage of the power supply line 1 to the original power line voltage level. 駆動トランジスタ6のゲート−ソース間電圧VGSはゼロであるため、駆動トランジスタ6のドレイン−ソース間に電流は流れない。 The gate of the driving transistor 6 - source voltage VGS is because it is zero, the drain of the driving transistor 6 - no current flows between the source.
次に、信号線3の入力電圧を0VからVAに切り替える。 Next, switch the input voltage of the signal line 3 from 0V to VA. 以降の動作は、第1実施例の場合と同様に行われる。 The subsequent operations are performed in the same manner as in the first embodiment.
【0039】 [0039]
このように、この例の電流制御素子の駆動回路では、第1実施例の場合と同様に、選択ゲートトランジスタ4と駆動トランジスタ6との2個のトランジスタと、保持容量5とからなる最小限の素子構成で、駆動トランジスタ6のしきい値を補正して、その変化の影響を受けないようにすることができるとともに、選択期間の初期に駆動トランジスタをオンにし、電源線1の電位を0Vにするので、電流制御素子7の寄生容量8の電荷を駆動トランジスタ6を経て電源線1に放電することができ、従って、駆動トランジスタ6のソース電圧の降下が速いので、選択期間を短縮することが可能になる。 Thus, in the driving circuit of the current control element in this example, as in the case of the first embodiment, the two transistors of the selection gate transistor 4 and the driving transistor 6, minimal consisting storage capacitor 5 which in element structures by correcting the threshold value of the driving transistor 6, it is possible to prevent the influence of the change, turn on initially driving transistor of the selection period, the potential of the power supply line 1 to 0V since, it is possible to discharge the parasitic capacitance 8 of the current control element 7 to the power supply line 1 via the driving transistor 6, therefore, the drop of the source voltage of the driving transistor 6 is high, is possible to shorten the selection period possible to become.
【0040】 [0040]
◇第3実施例図8は、本発明の第3実施例である電流制御素子の駆動回路の構成を示す回路図、図9は、本実施例の電流制御素子の駆動回路の動作を説明するタイミングチャートである。 ◇ Third Embodiment FIG. 8, a third circuit diagram showing a configuration of a drive circuit of the current control device according to an embodiment of the present invention, FIG. 9, the operation of the driving circuit of the current control element of this example it is a timing chart.
この例の電流制御素子の駆動回路は、図8に示すように、電源線1と接地線2と信号線3との間に接続された、選択ゲートトランジスタ4と、保持容量5と、駆動トランジスタ6と、電流制御素子7と、寄生容量8と、スイッチングトランジスタ9とから概略構成されている。 Driving circuit of the current control element of this example, as shown in FIG. 8, which is connected between the power supply line 1 and ground line 2 and the signal line 3, and the select gate transistor 4, and the storage capacitor 5, the driving transistor 6, a current control element 7, the parasitic capacitance 8, is schematically a switching transistor 9.
【0041】 [0041]
この例の電流制御素子の駆動回路においては、電源線1,接地線2,信号線3,選択ゲートトランジスタ4,保持容量5,駆動トランジスタ6,電流制御素子7及び寄生容量8の構成は、図1に示された第1実施例の場合と同様であるが、これらに加えて、図8に示すスイッチングトランジスタ9を有する点が、第1実施例の場合と異なっている。 In the driving circuit of the current control element in this example, the power line 1, the ground line 2, the signal lines 3, the structure of the selection gate transistor 4, storage capacitor 5, the driving transistor 6, the current control element 7 and the parasitic capacitance 8, FIG. the first is similar to the case of the embodiment shown in 1, in addition to these, it is that it has a switching transistor 9 shown in FIG. 8, are different from those of the first embodiment.
スイッチングトランジスタ9は、Nチャネル電界効果トランジスタからなり、ゲート電極を選択線に接続され、ドレイン電極を駆動トランジスタ6のソース電極及び保持容量5の一端に接続され、ソース電極を接地線2に接続されている。 The switching transistor 9, an N-channel field effect transistor, the gate electrode of which is connected to the selection line is connected to the drain electrode to the source electrode and the one end of the storage capacitor 5 of the driving transistor 6 is connected to a source electrode to the ground line 2 ing.
【0042】 [0042]
以下、図8,図9を参照して、この例の電流制御素子の駆動回路の動作を説明する。 Hereinafter, with reference to FIGS. 8 and 9, the operation of the driving circuit of the current control element of this example.
駆動回路の選択期間が開始されると、選択線からの制御によって、選択ゲートトランジスタ4とスイッチングトランジスタ9が、遮断状態から導通状態に切り替えられる。 When the selection period of the drive circuit is started, the control of the selection lines, select gate transistor 4 and the switching transistor 9 is switched from the disconnected state to the conduction state. このとき、信号線3に入力される電圧は、接地線2と同じ0Vとする。 At this time, the voltage input to the signal line 3, the same 0V and the ground line 2.
選択ゲートトランジスタ4とスイッチングトランジスタ9が導通状態になったことによって、保持容量5の電荷と、電流制御素子7の寄生容量8の電荷とが放電されるので、駆動トランジスタ6のゲート電圧VGとソース電圧VSが0Vとなる。 By selecting gate transistor 4 and the switching transistor 9 becomes conductive, and the charge storage capacitor 5, since the charge of the parasitic capacitance 8 of the current control element 7 is discharged, the gate voltage VG and the source of the driving transistor 6 the voltage VS becomes 0V. このとき、駆動トランジスタ6のゲート−ソース間電圧VGSは0Vなので、駆動トランジスタ6のドレイン−ソース間には電流が流れない。 At this time, the gate of the driving transistor 6 - source voltage VGS is because 0V, the drain of the driving transistor 6 - no current flows between the source.
次に、選択線からの制御によって、スイッチングトランジスタ9が遮断状態とされるとともに、信号線3の入力電圧が、0VからVAに切り替えられる。 Next, the control of the selection line, the switching transistor 9 is a cut-off state, the input voltage of the signal line 3 is switched from 0V to VA.
これ以降の動作は、第1実施例の場合と同様である。 The subsequent operation is the same as in the first embodiment.
【0043】 [0043]
このように、この例の電流制御素子の駆動回路によれば、第1実施例の場合と同様に駆動トランジスタ6のしきい値を補正して、その変化の影響を受けないようにすることができる。 Thus, according to the driving circuit of the current control element in this example, be corrected similarly to the case the threshold of the driving transistor 6 of the first embodiment, to prevent the influence of the change it can.
この際、第1実施例の場合と比較して、スイッチングトランジスタ9が余分に必要となるが、スイッチングトランジスタ9による保持容量5及び電流制御素子7の寄生容量8のリセットを、選択ゲートトランジスタ4による保持容量5の書き込みと独立に行うことができるので、リセットの時期を選択することによって、保持容量5及び寄生容量8のリセットをより確実に行うことができるようになる。 In this case, as compared with the case of the first embodiment, the switching transistor 9 is additionally required, the resetting of the parasitic capacitance 8 of the storage capacitor 5 and a current control device 7 by the switching transistor 9, by selective gate transistor 4 can be performed independently of the write of the storage capacitor 5, by selecting the timing of reset, it is possible to perform the reset of the storage capacitor 5 and the parasitic capacitance 8 more reliably.
【0044】 [0044]
◇第4実施例図10は、本発明の第4実施例である電流制御素子の駆動回路の構成を示す回路図、図11は、本実施例の電流制御素子の駆動回路の動作を説明するタイミングチャートである。 ◇ Fourth Embodiment FIG. 10 is a fourth circuit diagram showing a configuration of a drive circuit of the current control device according to an embodiment of the present invention, FIG. 11 illustrates the operation of the driving circuit of the current control element of this example it is a timing chart.
この例の電流制御素子の駆動回路は、図10に示すように、電源線1と接地線2と信号線3との間に接続された、選択ゲートトランジスタ4と、保持容量5と、駆動トランジスタ6と、電流制御素子7と、寄生容量8と、スイッチングトランジスタ10とから概略構成されている。 Driving circuit of the current control element of this example, as shown in FIG. 10, which is connected between the power supply line 1 and ground line 2 and the signal line 3, and the select gate transistor 4, and the storage capacitor 5, the driving transistor 6, a current control element 7, the parasitic capacitance 8 is a schematic configuration of a switching transistor 10.
【0045】 [0045]
この例の電流制御素子の駆動回路においては、電源線1,接地線2,信号線3,選択ゲートトランジスタ4,保持容量5,駆動トランジスタ6,電流制御素子7及び寄生容量8の構成は、図1に示された第1実施例の場合と同様であるが、これらに加えて、図10に示すスイッチングトランジスタ10を有する点が、第1実施例の場合と異なっている。 In the driving circuit of the current control element in this example, the power line 1, the ground line 2, the signal lines 3, the structure of the selection gate transistor 4, storage capacitor 5, the driving transistor 6, the current control element 7 and the parasitic capacitance 8, FIG. the first is similar to the case of the embodiment shown in 1, in addition to these, it is that it has a switching transistor 10 shown in FIG. 10 are different from those of the first embodiment.
スイッチングトランジスタ10は、Nチャネル電界効果トランジスタからなり、ゲート電極を選択線に接続され、ドレイン電極を駆動トランジスタ6のゲート電極及び保持容量5の一端に接続され、ソース電極を接地線2に接続されている。 The switching transistor 10 is an N-channel field effect transistor, the gate electrode of which is connected to the selection line is connected to the drain electrode at one end of the gate electrode and the storage capacitor 5 of the driving transistor 6 is connected to a source electrode to the ground line 2 ing.
【0046】 [0046]
以下、図10,図11を参照して、この例の電流制御素子の駆動回路の動作を説明する。 Hereinafter, FIG. 10, with reference to FIG. 11, the operation of the driving circuit of the current control element of this example.
駆動回路の選択期間が開始される前の一定期間、選択線からの制御によって、スイッチングトランジスタ10を導通状態にする。 Certain period before the selection period of the driving circuit is started, the control of the selection line, the switching transistor 10 conductive. スイッチングトランジスタ10が導通状態なので、駆動トランジスタ6のゲート電圧VGはゼロとなり、これによって、駆動トランジスタ6のゲート−ソース間電圧VGSは負の電圧となるため、駆動トランジスタ6は遮断状態となる。 Since the switching transistor 10 is conductive, the gate voltage VG of the driving transistor 6 becomes zero, thereby, the gate of the driving transistor 6 - source voltage VGS since a negative voltage, the driving transistor 6 is a cut-off state.
このとき、電流制御素子7の寄生容量8に蓄積されている電荷は、電流制御素子7を介して接地線2に放電される。 At this time, charges accumulated in the parasitic capacitance 8 of the current control element 7 is discharged to the ground line 2 via a current control element 7.
スイッチングトランジスタ10が導通状態になってから、充分長い時間が経過すると、電流制御素子7の寄生容量8に蓄積されていた電荷はすべて放電されて、駆動トランジスタ6のソース電圧VSは0Vとなる。 After the switching transistor 10 becomes conductive, the long enough time has elapsed, all the charges accumulated in the parasitic capacitance 8 of the current control element 7 is discharged, the source voltage VS of the driving transistor 6 becomes 0V.
この期間中、選択ゲートトランジスタ4は、選択線からの制御によって、遮断状態とされている。 During this period, a selection gate transistor 4, the control of the selection line, there is a cut-off state.
【0047】 [0047]
次に、駆動回路の選択期間が開始されると、選択線からの制御によって、スイッチングトランジスタ10が、導通状態から遮断状態に切り替えられる。 Next, when the selection period of the driving circuit is started, the control of the selection line, the switching transistor 10 is switched from the conduction state to the cutoff state. 次に、選択ゲートトランジスタ4が、選択線からの制御によって、遮断状態から導通状態に切り替えられる。 Next, the select gate transistor 4, the control of the selection line is switched from the disconnected state to the conduction state. このとき、信号線3の入力電圧VDATAとして、VAが入力されている。 At this time, as the input voltage VDATA of the signal line 3, VA is input.
これ以降の動作は、第1実施例の場合と同様である。 The subsequent operation is the same as in the first embodiment.
【0048】 [0048]
このように、この例の電流制御素子の駆動回路によれば、第1実施例の場合と同様に駆動トランジスタ6のしきい値を補正して、その変化の影響を受けないようにすることができる。 Thus, according to the driving circuit of the current control element in this example, be corrected similarly to the case the threshold of the driving transistor 6 of the first embodiment, to prevent the influence of the change it can.
この際、第1実施例の場合と比較して、スイッチングトランジスタ10が余分に必要となるが、スイッチングトランジスタ10による保持容量5及び電流制御素子7の寄生容量8のリセットを、選択ゲートトランジスタ4による保持容量5の書き込みと独立に行うことができるので、リセットの時期を選択することによって、保持容量5及び寄生容量8のリセットをより確実に行うことができるようになる。 In this case, as compared with the case of the first embodiment, the switching transistor 10 is additionally required, the resetting of the parasitic capacitance 8 of the storage capacitor 5 and a current control device 7 by the switching transistor 10, due to the selection gate transistor 4 can be performed independently of the write of the storage capacitor 5, by selecting the timing of reset, it is possible to perform the reset of the storage capacitor 5 and the parasitic capacitance 8 more reliably.
【0049】 [0049]
以上の各実施例においては,電流制御素子の駆動回路をすべてNチャネル電界効果トランジスタによって構成したが、駆動回路をPチャネル電界効果トランジスタによって構成することも可能である。 In the above each embodiment, is constituted by all N-channel field-effect transistor driving circuit of the current control element, it is also possible to constitute the driving circuit by the P-channel field effect transistor. 以下においては、この場合の実施例について説明する。 In the following, a description will be given of an embodiment of this case.
【0050】 [0050]
◇第5実施例図12は、本発明の第5実施例である電流制御素子の駆動回路の構成を示す回路図である。 ◇ Fifth Embodiment FIG. 12 is a circuit diagram showing a configuration of a drive circuit of the current control device of a fifth embodiment of the present invention.
この例の電流制御素子の駆動回路は、図12に示すように、電源線1と接地線2と信号線3との間に接続された、選択ゲートトランジスタ4Aと、保持容量5Aと、駆動トランジスタ6Aと、電流制御素子7Aと、寄生容量8Aとから概略構成されている。 Driving circuit of the current control element of this example, as shown in FIG. 12, which is connected between the power supply line 1 and ground line 2 and the signal line 3, and the selection gate transistors 4A, a storage capacitor 5A, the driving transistor and 6A, a current control element 7A, is schematically composed of a parasitic capacitance 8A.
選択ゲートトランジスタ4Aは、Pチャネル電界効果トランジスタからなり、ゲート電極を選択線(不図示)に接続され、ソース電極を信号線3に接続され、ドレイン電極を駆動トランジスタ6Aのゲート電極に接続されている。 Selection gate transistors 4A is a P-channel field effect transistor, the gate electrode of which is connected to the selection line (not shown), is connected to the source electrode to the signal line 3 is connected to the drain electrode to the gate electrode of the driving transistor 6A there. 保持容量5Aは、駆動トランジスタ6Aのゲート電極とソース電極の間に接続されてる。 Storage capacitor 5A is connected between the gate electrode and the source electrode of the driving transistor 6A. 駆動トランジスタ6Aは、Pチャネル電界効果トランジスタからなり、ゲート電極を選択ゲートトランジスタ4のドレイン電極と保持容量5Aの一端に接続され、ソース電極を電流制御素子7Aのカソードに接続され、ドレイン電極を接地線2に接続されている。 Driving transistor 6A is a P-channel field effect transistor, the gate electrode of which is connected to one end of the drain electrode and the storage capacitor 5A of the select gate transistor 4 is connected to the source electrode to the cathode current control device 7A, grounded drain electrode It is connected to the line 2. 電流制御素子7Aは、電源線1と、駆動トランジスタ6Aのソース電極の間に接続され、駆動トランジスタ6Aの電流ILに応じた輝度で発光する。 The current control device 7A includes a power supply line 1 is connected between the source electrode of the driving transistor 6A, it emits light at a luminance corresponding to the current IL of the driving transistor 6A. 寄生容量8Aは、電流制御素子7Aの両端の寄生容量である。 Parasitic capacitance 8A is a parasitic capacitance across the current control device 7A.
【0051】 [0051]
この例の電流制御素子の駆動回路は、図1に示された第1実施例の場合のNチャネル電界効果トランジスタからなる選択ゲートトランジスタ4及び駆動トランジスタ6を、Pチャネル電界効果トランジスタからなる選択ゲートトランジスタ4A及び駆動トランジスタ6AにPチャネル電界効果トランジスタによって置き替えたものであって、従って、図1に示された第1実施例の場合と比べて、電圧の関係が逆になるので、電流の向きが逆になるが、その動作は、第1実施例の場合と同様であって、図2に示されたタイミングチャートを適用することができるので、以下においては、詳細な説明を省略する。 Driving circuit of the current control element in this example, select gate select gate transistor 4 and the driving transistor 6 formed of an N-channel field effect transistor in the case of the first embodiment shown in FIG. 1, comprising a P-channel field effect transistor the transistor 4A and the driving transistor 6A be one that replaced by P-channel field effect transistor, thus, as compared with the case of the first embodiment shown in FIG. 1, the relationship of the voltage is reversed, the current Although the direction is reversed, the operation is a same as in the first embodiment, it is possible to apply the timing chart shown in FIG. 2, in the following, a detailed description thereof will be omitted.
【0052】 [0052]
このように、この例の電流制御素子の駆動回路では、選択ゲートトランジスタ4Aと駆動トランジスタ6Aとの2個のトランジスタと、保持容量5Aとからなる最小限の素子構成で、駆動トランジスタ6Aのしきい値を補正して、その変化の影響を受けないようにすることができる。 Thus, in the driving circuit of the current control element of this example, select the two transistors of the gate transistor 4A and the driving transistor 6A, with a minimum of device structure consisting of a storage capacitor 5A, the threshold of the driving transistor 6A by correcting the values, it is possible to prevent the influence of the change.
本実施例によれば、第1実施例の場合と同様に、従来例の電流制御素子の駆動回路と比較して、画素回路を構成する素子数を逓減して、画素の開口率を大きくできるとともに、製造プロセスが容易になり、さらに、消費電力が少ない利点がある。 According to this embodiment, as in the case of the first embodiment, as compared with the driving circuit of the current control element in the conventional example, by decreasing the number of elements that constitute the pixel circuit can increase the aperture ratio of the pixel together, it simplifies the manufacturing process, further, the advantage low power consumption.
【0053】 [0053]
◇第6実施例この例の電流制御素子の駆動回路の構成は、図12に示された第5実施例の場合と同様であるが、制御方法が異なっているため、その動作も異なっている。 ◇ configuration of the driving circuit of the current control element of the sixth embodiment This example is the same as in the fifth embodiment shown in FIG. 12, since the control method is different, and different operation .
この例の電流制御素子の駆動回路は、第2実施例の場合のNチャネル電界効果トランジスタからなる選択ゲートトランジスタ4及び駆動トランジスタ6を、Pチャネル電界効果トランジスタからなる選択ゲートトランジスタ4A及び駆動トランジスタ6Aによって置き替えたものであって、従って、第2実施例の場合と比べて、電圧の関係が逆になるので、電流の向きが逆になるが、その動作は、第2実施例の場合と同様であって、図7に示されたタイミングチャートを適用することができるので、以下においては、詳細な説明を省略する。 Driving circuit of the current control element in this example, N a selection gate transistor 4 and the driving transistor 6 consisting channel field effect transistor, the selection gate composed of a P-channel field effect transistor transistor 4A and the driving transistor 6A in the case of the second embodiment be those which replaced by, therefore, as compared with the case of the second embodiment, since the relationship between the voltage is reversed, the direction of current is reversed, the operation is as in the second embodiment a similar, it is possible to apply the timing chart shown in FIG. 7, in the following, a detailed description thereof will be omitted.
【0054】 [0054]
このように、この例の電流制御素子の駆動回路では、第5実施例の場合と同様に、選択ゲートトランジスタ4Aと駆動トランジスタ6Aとの2個のトランジスタと、保持容量5Aとからなる最小限の素子構成で、駆動トランジスタ6Aのしきい値を補正して、その変化の影響を受けないようにすることができるとともに、駆動トランジスタ6Aのソース電圧の降下が速いので、選択期間を短縮することができる。 Thus, in the driving circuit of the current control element in this example, as in the case of the fifth embodiment, the two transistors of the selection gate transistors 4A and the driving transistor 6A, minimal comprising a storage capacitor 5A in element structures by correcting the threshold value of the driving transistor 6A, it is possible to prevent the influence of the change, because the drop in the source voltage of the driving transistor 6A is fast, able to reduce the selection period it can.
【0055】 [0055]
◇第7実施例図13は、本発明の第7実施例である電流制御素子の駆動回路の構成を示す回路図である。 ◇ Seventh Embodiment FIG. 13 is a circuit diagram showing a configuration of a drive circuit of the current control device according to a seventh embodiment of the present invention.
この例の電流制御素子の駆動回路は、図13に示すように、電源線1と接地線2と信号線3との間に接続された、選択ゲートトランジスタ4Aと、保持容量5Aと、駆動トランジスタ6Aと、電流制御素子7Aと、寄生容量8Aと、スイッチングトランジスタ9Aとから概略構成されている。 Driving circuit of the current control element of this example, as shown in FIG. 13, which is connected between the power supply line 1 and ground line 2 and the signal line 3, and the selection gate transistors 4A, a storage capacitor 5A, the driving transistor and 6A, a current control element 7A, the parasitic capacitance 8A, is schematically composed of a switching transistor 9A.
【0056】 [0056]
この例の電流制御素子の駆動回路においては、電源線1,接地線2,信号線3,選択ゲートトランジスタ4A,保持容量5A,駆動トランジスタ6A,電流制御素子7A及び寄生容量8Aの構成は、図12に示された第5実施例の場合と同様であるが、これらに加えて、図13に示すスイッチングトランジスタ9Aを有する点が、第5実施例の場合と異なっている。 In the driving circuit of the current control element in this example, the power line 1, the ground line 2, the signal lines 3, the selection gate transistors 4A, storage capacitor 5A, the driving transistor 6A, the configuration of the current control element 7A and the parasitic capacitance. 8A, FIG. is similar to the case of the fifth embodiment shown in 12, in addition to these, it is that it has a switching transistor 9A shown in FIG. 13 are different from those of the fifth embodiment.
スイッチングトランジスタ9Aは、Pチャネル電界効果トランジスタからなり、ゲート電極を選択線に接続され、ソース電極を電源線1に接続され、ドレイン電極を駆動トランジスタ6Aのソース電極及び保持容量5Aの一端に接続されている。 The switching transistor 9A is a P-channel field effect transistor, the gate electrode of which is connected to the selection line is connected to the source electrode to the power supply line 1 is connected to the drain electrode to the one end of the source electrode and the storage capacitor 5A of the driving transistor 6A ing.
【0057】 [0057]
この例の電流制御素子の駆動回路は、図8に示された第3実施例の場合のNチャネル電界効果トランジスタからなる選択ゲートトランジスタ4,駆動トランジスタ6及びスイッチングトランジスタ9を、Pチャネル電界効果トランジスタからなる選択ゲートトランジスタ4A,駆動トランジスタ6A及びスイッチングトランジスタ9Aによって置き替えたものであって、従って、図8に示された第3実施例の場合と比べて、電圧の関係が逆になり、電流の向きが逆になるが、その動作は、第3実施例の場合と同様であって、図9に示されたタイミングチャートを適用することができるので、以下においては、詳細な説明を省略する。 Driving circuit of the current control element in this example, the select gate transistor 4 composed of N-channel field effect transistor in the case of the third embodiment shown in FIG. 8, the driving transistor 6 and the switching transistor 9, P-channel field effect transistor from consisting selection gate transistors 4A, be those which replaced the driving transistors 6A and the switching transistors 9A, therefore, as compared with the case of the third embodiment shown in FIG. 8, the relationship of the voltage is reversed, the current direction but is reversed, the operation of, a similar to that of the third embodiment, it is possible to apply the timing chart shown in FIG. 9, in the following, a detailed description thereof will be omitted .
【0058】 [0058]
このように、この例の電流制御素子の駆動回路によれば、第5実施例の場合と同様に駆動トランジスタ6Aのしきい値を補整して、その変化の影響を受けないようにすることができる。 Thus, according to the driving circuit of the current control element of this example, that to compensate for threshold as in the case the driving transistor 6A of the fifth embodiment, to avoid the influence of the change it can.
この際、第5実施例の場合と比較して、スイッチングトランジスタ9Aが余分に必要となるが、スイッチングトランジスタ9Aによる保持容量5A及び電流制御素子7の寄生容量8のリセットを、選択ゲートトランジスタ4Aによる保持容量5Aの書き込みと独立に行うことができるので、リセットの時期を選択することによって、保持容量5A及び寄生容量8Aのリセットをより確実に行うことができるようになる。 In this case, as compared with the case of the fifth embodiment, the switching transistor 9A but is additionally required, the resetting of the parasitic capacitance 8 of the storage capacitor 5A and the current control device 7 by the switching transistors 9A, according to the selection gate transistor 4A can be performed independently of the write of the storage capacitor 5A, by selecting the timing of reset, it is possible to perform the reset of the storage capacitor 5A and parasitic capacitance 8A reliably.
【0059】 [0059]
◇第8実施例図14は、本発明の第8実施例である電流制御素子の駆動回路の構成を示す回路図である。 ◇ Eighth Embodiment FIG. 14 is a circuit diagram showing a configuration of a drive circuit of the current control device according to an eighth embodiment of the present invention.
この例の電流制御素子の駆動回路は、図13に示すように、電源線1と接地線2と信号線3との間に接続された、選択ゲートトランジスタ4Aと、保持容量5Aと、駆動トランジスタ6Aと、電流制御素子7Aと、寄生容量8Aと、スイッチングトランジスタ10Aとから概略構成されている。 Driving circuit of the current control element of this example, as shown in FIG. 13, which is connected between the power supply line 1 and ground line 2 and the signal line 3, and the selection gate transistors 4A, a storage capacitor 5A, the driving transistor and 6A, a current control element 7A, the parasitic capacitance 8A, is schematically composed of a switching transistor 10A.
【0060】 [0060]
この例の電流制御素子の駆動回路においては、電源線1,接地線2,信号線3,選択ゲートトランジスタ4A,保持容量5A,駆動トランジスタ6A,電流制御素子7A及び寄生容量8Aの構成は、図12に示された第5実施例の場合と同様であるが、これらに加えて、図14に示すスイッチングトランジスタ10Aを有する点が、第5実施例の場合と異なっている。 In the driving circuit of the current control element in this example, the power line 1, the ground line 2, the signal lines 3, the selection gate transistors 4A, storage capacitor 5A, the driving transistor 6A, the configuration of the current control element 7A and the parasitic capacitance. 8A, FIG. is similar to the case of the fifth embodiment shown in 12, in addition to these, it is that it has a switching transistor 10A shown in FIG. 14 are different from those of the fifth embodiment.
スイッチングトランジスタ10Aは、Pチャネル電界効果トランジスタからなり、ゲート電極を選択線に接続され、ソース電極を電源線1に接続され、ドレイン電極を駆動トランジスタ6Aのゲート電極及び保持容量5Aの一端に接続されている。 The switching transistor 10A is a P-channel field effect transistor, the gate electrode of which is connected to the selection line is connected to the source electrode to the power supply line 1 is connected to the drain electrode at one end of the gate electrode and the storage capacitor 5A of the driving transistor 6A ing.
【0061】 [0061]
この例の電流制御素子の駆動回路は、図10に示された第4実施例の場合のNチャネル電界効果トランジスタからなる選択ゲートトランジスタ4,駆動トランジスタ6及びスイッチングトランジスタ10を、Pチャネル電界効果トランジスタからなる選択ゲートトランジスタ4A,駆動トランジスタ6A及びスイッチングトランジスタ10Aによって置き替えたものであって、従って、図10に示された第4実施例の場合と比べて、電圧の関係が逆になるので、電流の向きが逆になるが、その動作は、第4実施例の場合と同様であって、図11に示されたタイミングチャートを適用することができるので、以下においては、詳細な説明を省略する。 Driving circuit of the current control element in this example, the selection gate transistor 4, the driving transistor 6 and the switching transistor 10 consisting of N-channel field effect transistor in the case of the fourth embodiment shown in FIG. 10, P-channel field effect transistor consisting selection gate transistors 4A, it is those which replaced the driving transistors 6A and the switching transistors 10A, therefore, as compared with the case of the fourth embodiment shown in FIG. 10, the relationship of the voltage is reversed, Although the direction of the current is reversed, the operation is a same as in the case of the fourth embodiment, it is possible to apply the timing chart shown in FIG. 11, in the following, omit detailed description to.
【0062】 [0062]
このように、この例の電流制御素子の駆動回路によれば、第5実施例の場合と同様に駆動トランジスタ6Aのしきい値を補正して、その変化の影響を受けないようにすることができる。 Thus, according to the driving circuit of the current control element of this example, that in the fifth embodiment and by correcting the threshold value of the same drive transistor 6A, so as not affected by the change it can.
この際、第5実施例の場合と比較して、スイッチングトランジスタ10Aが余分に必要となるが、スイッチングトランジスタ10Aによる保持容量5A及び電流制御素子7の寄生容量8のリセットを、選択ゲートトランジスタ4Aによる保持容量5Aの書き込みと独立に行うことができるので、リセットの時期を選択することによって、保持容量5A及び寄生容量8Aのリセットをより確実に行うことができるようになる。 In this case, as compared with the case of the fifth embodiment, the switching transistor 10A is is additionally required, the resetting of the parasitic capacitance 8 of the storage capacitor 5A and the current control device 7 by the switching transistors 10A, due to the selection gate transistor 4A can be performed independently of the write of the storage capacitor 5A, by selecting the timing of reset, it is possible to perform the reset of the storage capacitor 5A and parasitic capacitance 8A reliably.
【0063】 [0063]
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られたものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。 Having thus described in detail with reference to the drawings an embodiment of the present invention, the specific configuration is not limited to this embodiment, and any modifications of the design within the range of not departing from the gist of the invention this It included in the invention. 例えば、第3実施例,第4実施例及び第7実施例,第8実施例において、スイッチングトランジスタによる保持容量5と寄生容量8の放電は、非選択期間でもよく、又は選択期間の初期でもよい。 For example, the third embodiment, the fourth embodiment and the seventh embodiment, the eighth embodiment, the discharge of the parasitic capacitance 8 and the holding capacitor 5 by the switching transistor may be a non-selection period, or in the initial selection period . 非選択期間の場合は、その終期に限らず、任意のタイミングで行うことができる。 For non-selection period is not limited to its end, it can be performed at any timing. 選択期間の初期の場合は、選択ゲートトランジスタをオフにしておくことが必要である。 For initial selection period, it is necessary to keep off the selection gate transistor.
また、各実施例において、駆動トランジスタがNチャネル電界効果トランジスタ又はPチャネル電界効果トランジスタの場合に、その他の選択ゲートトランジスタ及びスイッチングトランジスタは、Nチャネル電界効果トランジスタ又はPチャネル電界効果トランジスタに限らず、Nチャネル電界効果トランジスタとPチャネル電界効果トランジスタとを任意に混用することが可能である。 Further, in each embodiment, when the driving transistor is an N-channel field effect transistor or P-channel field effect transistor, the other of the selection gate transistor and the switching transistor is not limited to the N-channel field effect transistor or P-channel field effect transistor, it is possible to mix the N-channel field effect transistor and a P-channel field effect transistor arbitrarily.
さらに、この発明の電流制御素子の駆動回路は、多数の電流制御素子を平面状に、行方向と列方向とにマトリクス状に配列した画像表示装置における、電流制御素子の駆動回路にも適用可能であって、この場合に前述の各実施例の効果を得られることは明らかである。 Furthermore, the driving circuit of the current control device of the invention, a number of current control elements in a plane, in the image display device are arranged in a matrix in a row direction and a column direction, it can be applied to a driving circuit of the current control element a is, it is apparent that an effect is obtained in the embodiments described above in this case.
また、第3、第4の実施例では、スイッチングトランジスタ9のソース電極が、接地線2に接続されているが、接地線2とは異なる電圧の他の電源線に接続し、リセット時の駆動トランジスタ6のソース電圧VSを0Vではない電圧に設定することで、回路設計の許容度を広げることもできる。 Further, third and fourth embodiment, the source electrode of the switching transistor 9, are connected to the ground line 2 is connected to the other power supply line of the voltage different from the ground line 2, the driving of the reset by setting the source voltage VS of the transistor 6 to the voltage not 0V, it is also possible to widen the tolerance of the circuit design. 第7、第8の実施例についても同様な変更が可能である。 Seventh, it is possible to similar changes also, Embodiment 8.
【0064】 [0064]
【発明の効果】 【Effect of the invention】
以上説明したように、本発明の電流制御素子の駆動回路及び画像表示装置によれば、電流制御素子を駆動する駆動トランジスタのしきい値特性にばらつきがあっても影響を受けないようにすることができるとともに、従来の同様な電流制御素子の駆動回路と比較して、画素回路を構成する素子数を少なくすることができるので、画素の開口率を大きくできるとともに、製造プロセスが容易になる。 As described above, according to the driving circuit and the image display apparatus of the current control device of the present invention, to ensure that not affected if there are variations in the threshold characteristics of the driving transistor that drives the current control element it is, compared with the driving circuit of the conventional similar current control element, it is possible to reduce the number of elements constituting the pixel circuit, it is possible to increase the aperture ratio of the pixel, thereby facilitating the manufacturing process.
また、小さな書き込み電圧で、駆動回路の書き込みを行うことができるので、消費電力の点からも有利である。 Further, a small write voltage, it is possible to perform the writing of the drive circuit, which is advantageous from the power point.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明の第1実施例である電流制御素子の駆動回路の構成を示す回路図である。 1 is a circuit diagram showing a configuration of a drive circuit of the current control element is a first embodiment of the present invention.
【図2】同実施例の電流制御素子の駆動回路の動作を説明するタイミングチャートである。 2 is a timing chart for explaining the operation of the driving circuit of the current control element of the embodiment.
【図3】同実施例における駆動トランジスタのIDS−VGS特性を示す図である。 3 is a diagram showing the IDS-VGS characteristic of the driving transistor in the embodiment.
【図4】同実施例における電流制御素子のIL−VL特性を示す図である。 4 is a diagram showing the IL-VL characteristic of the current control element in the same embodiment.
【図5】駆動トランジスタの特性がばらついているときのIDS−VGS特性を示す図である。 5 is a diagram showing the IDS-VGS characteristics when is varied characteristics of the driving transistor.
【図6】駆動トランジスタの特性がばらついているときのVGSの過渡特性を示す図である。 6 is a diagram showing the transient characteristics of the VGS when the characteristics of the driving transistor is varied.
【図7】本発明の第2実施例である電流制御素子の駆動回路の動作を説明するタイミングチャートである。 7 is a timing chart for explaining the operation of the driving circuit of the current control device according to a second embodiment of the present invention.
【図8】本発明の第3実施例である電流制御素子の駆動回路の構成を示す回路図である。 8 is a circuit diagram showing a configuration of a drive circuit of the current control element is a third embodiment of the present invention.
【図9】同実施例の電流制御素子の駆動回路の動作を説明するタイミングチャートである。 9 is a timing chart for explaining the operation of the driving circuit of the current control element of the embodiment.
【図10】本発明の第4実施例である電流制御素子の駆動回路の構成を示す回路図である。 10 is a circuit diagram showing a configuration of a drive circuit of the current control device of a fourth embodiment of the present invention.
【図11】同実施例の電流制御素子の駆動回路の動作を説明するタイミングチャートである。 11 is a timing chart for explaining the operation of the driving circuit of the current control element of the embodiment.
【図12】本発明の第5実施例である電流制御素子の駆動回路の構成を示す回路図である。 12 is a circuit diagram showing a configuration of a drive circuit of the current control device of a fifth embodiment of the present invention.
【図13】本発明の第7実施例である電流制御素子の駆動回路の構成を示す回路図である。 13 is a circuit diagram showing a configuration of a drive circuit of the current control device according to a seventh embodiment of the present invention.
【図14】本発明の第8実施例である電流制御素子の駆動回路の構成を示す回路図である。 14 is a circuit diagram showing a configuration of a drive circuit of the current control device according to an eighth embodiment of the present invention.
【図15】第1の従来例の電流制御素子の駆動回路の構成を示す図である。 15 is a diagram showing a configuration of a drive circuit of the current control device of the first conventional example.
【図16】駆動トランジスタの特性がばらついているときのIDS−VGS特性を示す図である。 16 is a diagram showing the IDS-VGS characteristics when is varied characteristics of the driving transistor.
【図17】第2の従来例の電流制御素子の駆動回路の構成を示す図である。 17 is a diagram showing a configuration of a drive circuit of the current control element of the second conventional example.
【図18】第2の従来例の電流制御素子の駆動回路の動作を説明するタイミングチャートである。 18 is a timing chart for explaining the operation of the driving circuit of the current control element of the second conventional example.
【符号の説明】 DESCRIPTION OF SYMBOLS
1 電源線(第1の電源線) 1 power line (first power supply line)
2 接地線(第2の電源線) 2 ground line (second power supply line)
3 信号線4,4A 選択ゲートトランジスタ5,5A 保持容量6,6A 駆動トランジスタ7,7A 電流制御素子8,8A 寄生容量9,9A スイッチングトランジスタ10,10A スイッチングトランジスタ 3 the signal lines 4,4A select gate transistor 5,5A storage capacitor 6,6A driving transistor 7,7A current control element 8,8A parasitic capacitance 9,9A switching transistor 10,10A switching transistor

Claims (10)

  1. 第1の電源線と第2の電源線との間に直列に接続された駆動トランジスタと電流制御素子と、前記駆動トランジスタと電流制御素子の接続点と前記駆動トランジスタのゲート電極との間に接続された保持容量と、信号線と前記駆動トランジスタのゲート電極との間に接続された選択ゲートトランジスタとを備え、 Connected between the first driving transistor and a current control element connected in series between the power supply line and the second power supply line, a gate electrode of the driving transistor and the connection point of the drive transistor and the current control element includes a storage capacitor that is, a connected selection gate transistor between the gate electrode of the driving transistor and the signal line,
    駆動回路の選択期間に前記選択ゲートトランジスタをオンにし、前記選択期間の初期に、前記信号線にリセット信号電圧からなる第1の信号電圧を入力して前記保持容量及び前記電流制御素子の寄生容量に蓄積されている電荷をリセットし、 And the select gate transistor on the selection period of the driving circuit, the beginning of the selection period, the storage capacitor receives the first signal voltage consisting of the reset signal voltage to the signal line and the parasitic capacitance of the current control element reset the electric charges accumulated in,
    次に、前記信号線から、最初の状態で前記保持容量に配分される電圧が前記駆動トランジスタのしきい値電圧より大きく、前記寄生容量に配分される電圧が前記制御電流素子の立ち上がり電圧より小さい第2の信号電圧を入力し、その後、前記保持容量に書き込まれた信号電荷が前記駆動トランジスタを経て前記寄生容量に放電して前記駆動トランジスタの電流が停止したのち、前記信号線から前記第2の信号電圧より大きい第3の信号電圧を入力して前記保持容量に前記駆動トランジスタのしきい値電圧より大きい電圧を保持し、 Then, from the signal line, the voltage to be distributed in the storage capacitor is greater than the threshold voltage of the driving transistor, threshold voltage less than the voltage to be allocated to the parasitic capacitance is the control current element in the first state a second signal voltage input, then, after the current of the driving transistor the storage capacitor with the written signal charge is discharged to the parasitic capacitance through said drive transistor is stopped, the second from the signal line enter a larger signal voltage third signal voltage maintains a voltage higher than the threshold voltage of the driving transistor to the storage capacitor,
    前記駆動回路の非選択期間に前記選択ゲートトランジスタをオフにして、前記駆動トランジスタを経て前記電流制御素子に電流を流すことを特徴とする電流制御素子の駆動回路。 Unselected the selection gate transistor in the off period, through the driving transistor drive circuit of the current control element characterized by supplying a current to said current control element of the driving circuit.
  2. 前記選択期間の初期に、前記信号線に高電圧を入力して前記駆動トランジスタをオンにするとともに、前記第1の電源線をリセット信号電圧とすることによって前記電流制御素子の寄生容量に蓄積されている電荷をリセットした後、前記信号線の電位をリセット信号電圧からなる第1の信号電圧として前記保持容量の電荷を放電してから前記第1の電源線の電圧をもとの電源線電圧に戻すことを特徴とする請求項1記載の電流制御素子の駆動回路。 The beginning of the selection period, as well as turning on the driving transistor to input high voltage to the signal line, are accumulated in the parasitic capacitance of the current control element by the reset signal voltage to the first power supply line after resetting the electrical charge, the first of the discharge and charge of the storage capacitor as a signal voltage a first voltage based on the power line voltage of the power supply line formed of the potential of the signal line from the reset signal voltage driving circuit of the current control device according to claim 1, wherein a back to.
  3. 前記リセット信号電圧が、前記第2の電源線の電圧であることを特徴とする請求項1又は2記載の電流制御素子の駆動回路。 The reset signal voltage, driving circuit of the second current control device according to claim 1 or 2, wherein the a voltage of the power supply line.
  4. 前記選択ゲートトランジスタと駆動トランジスタとが、Nチャネル電界効果トランジスタからなることを特徴とする請求項1乃至3のいずれか一記載の電流制御素子の駆動回路。 The selection gate transistor and the driving transistor, the driving circuit of the current control element according to any one of claims 1 to 3, characterized in that it consists of N-channel field effect transistor.
  5. 前記選択ゲートトランジスタと駆動トランジスタとが、Pチャネル電界効果トランジスタからなることを特徴とする請求項1乃至3のいずれか一記載の電流制御素子の駆動回路。 The selection gate transistor and the driving transistor, the driving circuit of the current control element according to any one of claims 1 to 3, characterized in that it consists of P-channel field effect transistor.
  6. 前記第1の電源線又は第2の電源線と前記駆動トランジスタのソースとの間にスイッチングトランジスタを備え、前記駆動回路の非選択期間に、又は選択期間の初期に前記信号線の電圧を0にして 、前記スイッチングトランジスタをオンにすることによって、前記保持容量及び前記電流制御素子の寄生容量に蓄積されている電荷をリセットすることを特徴とする請求項1記載の電流制御素子の駆動回路。 A switching transistor between the first power supply line or the second power supply line and the source of the driving transistor, the non-selection period of the driving circuit, or the voltage of the signal line to 0 early in the selection period Te, by turning on the switching transistor, the storage capacitor and the driving circuit of the current control device according to claim 1, wherein the resetting the electric charges accumulated in the parasitic capacitance of the current control element.
  7. 前記第1の電源線又は第2の電源線と前記駆動トランジスタのゲートとの間にスイッチングトランジスタを備え、前記駆動回路の非選択期間に 、前記スイッチングトランジスタをオンにすることによって、前記保持容量及び前記電流制御素子の寄生容量に蓄積されている電荷をリセットすることを特徴とする請求項1記載の電流制御素子の駆動回路。 A switching transistor between a gate of said first power supply line or the driving transistor and the second power supply line, the non-selection period of the driving circuit, by turning on the switching transistor, the storage capacitor and driving circuit of the current control device according to claim 1, wherein resetting the charge stored in the parasitic capacitance of the current control element.
  8. 前記選択ゲートトランジスタと駆動トランジスタとスイッチングトランジスタとが、Nチャネル電界効果トランジスタからなることを特徴とする請求項6又は7記載の電流制御素子の駆動回路。 The selection gate transistor and the driving transistor and the switching transistor, a driving circuit of the current control device according to claim 6 or 7, wherein the consisting of N-channel field effect transistor.
  9. 前記選択ゲートトランジスタと駆動トランジスタとスイッチングトランジスタとが、Pチャネル電界効果トランジスタからなることを特徴とする請求項6又は7記載の電流制御素子の駆動回路。 The selection gate transistor and the driving transistor and the switching transistor, a driving circuit of the current control device according to claim 6 or 7, wherein the consisting of P-channel field effect transistor.
  10. 請求項1乃至9のいずれか一記載の電流制御素子の駆動回路を複数個平面状に配列して、行方向と列方向とに駆動可能なように構成してなることを特徴とする画像表示装置。 The driving circuit of the current control element according to any one of claims 1 to 9 arranged in a plurality planar image display characterized by comprising configured so as to be driven in a row direction and a column direction apparatus.
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