JP2008203658A - Display device and electronic equipment - Google Patents

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JP2008203658A
JP2008203658A JP2007041195A JP2007041195A JP2008203658A JP 2008203658 A JP2008203658 A JP 2008203658A JP 2007041195 A JP2007041195 A JP 2007041195A JP 2007041195 A JP2007041195 A JP 2007041195A JP 2008203658 A JP2008203658 A JP 2008203658A
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Junichi Yamashita
淳一 山下
Katsuhide Uchino
勝秀 内野
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Sony Corp
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Sony Corp
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a display device having pixel circuit constitution sufficiently securing a holding capacitor and an auxiliary capacitor. <P>SOLUTION: A pixel array section has a common wiring CL disposed in parallel to respective signal lines SL. Each pixel 2 includes a switching transistor Tr2 and an auxiliary capacitor Csub. The switching transistor Tr2 has its gate connected to a scan line WS, one of the drain and source connected to the source S of a drive transistor Trd, and the other connected to the common wiring CL. The auxiliary capacitor Csub has one end connected to the common wiring CL and the other end fixed at a prescribed potential Vcc. When a sampling transistor Tr1 is turned on to write a video signal in the holding capacitor Cs, the switching transistor Tr2 is also turned on at the same time to connect all auxiliary capacitors Csub connected to the common wiring CL to the holding capacitor Cs, thereby increasing the write gain of the video signal to the holding capacitor Cs. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、各画素に設けた絶縁ゲート型電界効果トランジスタによって有機ＥＬなどの発光素子に通電する電流量を制御する、いわゆるアクティブマトリクス型の表示装置に関する。またこの表示装置を備えた電子機器に関する。   The present invention relates to a so-called active matrix display device in which an amount of current supplied to a light emitting element such as an organic EL is controlled by an insulated gate field effect transistor provided in each pixel. The present invention also relates to an electronic device provided with this display device.

画像表示装置、例えば液晶ディスプレイなどでは、多数の液晶画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に入射光の透過強度又は反射強度を制御することによって画像を表示する。これは、有機ＥＬ素子を画素に用いた有機ＥＬディスプレイなどにおいても同様であるが、液晶画素と異なり有機ＥＬ素子は自発光素子である。その為、有機ＥＬディスプレイは液晶ディスプレイに比べて画像の視認性が高く、バックライトが不要であり、応答速度が高いなどの利点を有する。又、各発光素子の輝度レベル（階調）はそれに流れる電流値によって制御可能であり、いわゆる電流制御型であるという点で液晶ディスプレイなどの電圧制御型とは大きく異なる。   In an image display device such as a liquid crystal display, an image is displayed by arranging a large number of liquid crystal pixels in a matrix and controlling the transmission intensity or reflection intensity of incident light for each pixel in accordance with image information to be displayed. This also applies to an organic EL display using an organic EL element as a pixel, but unlike a liquid crystal pixel, the organic EL element is a self-luminous element. Therefore, the organic EL display has advantages such as higher image visibility than the liquid crystal display, no backlight, and high response speed. Further, the luminance level (gradation) of each light emitting element can be controlled by the value of the current flowing therethrough, and is greatly different from a voltage control type such as a liquid crystal display in that it is a so-called current control type.

有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とがある。前者は構造が単純であるものの、大型且つ高精細のディスプレイの実現が難しいなどの問題がある為、現在はアクティブマトリクス方式の開発が盛んに行なわれている。この方式は、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子（一般には薄膜トランジスタ、ＴＦＴ）によって制御するものであり、以下の特許文献に記載がある。
特開２００３−２５５８５６ 特開２００３−２７１０９５ 特開２００４−１３３２４０ 特開２００４−０２９７９１ 特開２００４−０９３６８２ 特開２００６−２１５２１３ In the organic EL display, similarly to the liquid crystal display, there are a simple matrix method and an active matrix method as driving methods. Although the former has a simple structure, there is a problem that it is difficult to realize a large-sized and high-definition display. Therefore, the active matrix method is actively developed at present. In this method, a current flowing through a light emitting element in each pixel circuit is controlled by an active element (generally a thin film transistor or TFT) provided in the pixel circuit, and is described in the following patent documents.
JP 2003-255856 A JP 2003-271095 A JP 2004-133240 A JP 2004-029791 A JP 2004-093682 A JP 2006-215213 A

従来の画素回路は、制御信号を供給する行状の走査線と映像信号を供給する列状の信号線とが交差する部分に配され、少なくともサンプリングトランジスタと保持容量とドライブトランジスタと発光素子とを含む。サンプリングトランジスタは、走査線から供給される制御信号に応じ導通して信号線から供給された映像信号をサンプリングする。保持容量は、サンプリングされた映像信号に応じた入力電圧を保持する。ドライブトランジスタは、保持容量に保持された入力電圧に応じて所定の発光期間に出力電流を供給する。尚一般に、出力電流はドライブトランジスタのチャネル領域のキャリア移動度及び閾電圧に対して依存性を有する。発光素子は、ドライブトランジスタから供給された出力電流により映像信号に応じた輝度で発光する。   A conventional pixel circuit is arranged at a portion where a row scanning line supplying a control signal and a column signal line supplying a video signal intersect, and includes at least a sampling transistor, a storage capacitor, a drive transistor, and a light emitting element. . The sampling transistor conducts in response to the control signal supplied from the scanning line and samples the video signal supplied from the signal line. The holding capacitor holds an input voltage corresponding to the sampled video signal. The drive transistor supplies an output current during a predetermined light emission period in accordance with the input voltage held in the holding capacitor. In general, the output current depends on the carrier mobility and threshold voltage of the channel region of the drive transistor. The light emitting element emits light with luminance according to the video signal by the output current supplied from the drive transistor.

ドライブトランジスタは、保持容量に保持された入力電圧をゲートに受けてソース／ドレイン間に出力電流を流し、発光素子に通電する。一般に発光素子の発光輝度は通電量に比例している。更にドライブトランジスタの出力電流供給量はゲート電圧すなわち保持容量に書き込まれた入力電圧によって制御される。従来の画素回路は、ドライブトランジスタのゲートに印加される入力電圧を入力映像信号に応じて変化させることで、発光素子に供給する電流量を制御している。   The drive transistor receives an input voltage held in the holding capacitor at the gate, causes an output current to flow between the source and the drain, and energizes the light emitting element. In general, the light emission luminance of a light emitting element is proportional to the amount of current applied. Further, the output current supply amount of the drive transistor is controlled by the gate voltage, that is, the input voltage written in the storage capacitor. The conventional pixel circuit controls the amount of current supplied to the light emitting element by changing the input voltage applied to the gate of the drive transistor in accordance with the input video signal.

ここでドライブトランジスタの動作特性は以下の式１で表わされる。
Ｉｄｓ＝（１／２）μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−Ｖｔｈ）２・・・式１
このトランジスタ特性式１において、Ｉｄｓはソース／ドレイン間に流れるドレイン電流を表わしており、画素回路では発光素子に供給される出力電流である。Ｖｇｓはソースを基準としてゲートに印加されるゲート電圧を表わしており、画素回路では上述した入力電圧である。Ｖｔｈはトランジスタの閾電圧である。又μはトランジスタのチャネルを構成する半導体薄膜の移動度を表わしている。その他Ｗはチャネル幅を表わし、Ｌはチャネル長を表わし、Ｃｏｘはゲート容量を表わしている。このトランジスタ特性式１から明らかな様に、薄膜トランジスタは飽和領域で動作する時、ゲート電圧Ｖｇｓが閾電圧Ｖｔｈを超えて大きくなると、オン状態となってドレイン電流Ｉｄｓが流れる。原理的に見ると上記のトランジスタ特性式１が示す様に、ゲート電圧Ｖｇｓが一定であれば常に同じ量のドレイン電流Ｉｄｓが発光素子に供給される。従って、画面を構成する各画素に全て同一のレベルの映像信号を供給すれば、全画素が同一輝度で発光し、画面の一様性（ユニフォーミティ）が得られるはずである。 Here, the operating characteristic of the drive transistor is expressed by the following Equation 1.
Ids = (1/2) μ (W / L) Cox (Vgs−Vth) 2 Formula 1
In the transistor characteristic formula 1, Ids represents a drain current flowing between the source and the drain, and is an output current supplied to the light emitting element in the pixel circuit. Vgs represents a gate voltage applied to the gate with reference to the source, and is the above-described input voltage in the pixel circuit. Vth is the threshold voltage of the transistor. Μ represents the mobility of the semiconductor thin film constituting the channel of the transistor. In addition, W represents the channel width, L represents the channel length, and Cox represents the gate capacitance. As is apparent from the transistor characteristic equation 1, when the thin film transistor operates in the saturation region, if the gate voltage Vgs increases beyond the threshold voltage Vth, the thin film transistor is turned on and the drain current Ids flows. In principle, as shown in the above transistor characteristic equation 1, if the gate voltage Vgs is constant, the same amount of drain current Ids is always supplied to the light emitting element. Therefore, if video signals of the same level are supplied to all the pixels constituting the screen, all the pixels should emit light with the same luminance, and the uniformity of the screen should be obtained.

しかしながら実際には、ポリシリコンなどの半導体膜で構成された薄膜トランジスタ（ＴＦＴ）は、個々のデバイス特性にばらつきがある。例えば閾電圧Ｖｔｈは必ずしも一定ではなく、デバイスごとにばらつきがある。前述のトランジスタ特性式１から明らかなように、ドライブトランジスタの閾電圧Ｖｔｈがばらつくと、ゲート電圧Ｖｇｓが一定であっても、ドレイン電流Ｉｄｓにばらつきが生じ、画素毎に輝度がばらつきてしまうため、画面のユニフォーミティを損なう。従来からドライブトランジスタの閾電圧のばらつきをキャンセルする機能（閾電圧補正機能）を組み込んだ画素回路が開発されており、例えば前記の特許文献３に開示がある。   However, in reality, thin film transistors (TFTs) made of a semiconductor film such as polysilicon have variations in individual device characteristics. For example, the threshold voltage Vth is not necessarily constant and varies from device to device. As apparent from the transistor characteristic equation 1 described above, if the threshold voltage Vth of the drive transistor varies, even if the gate voltage Vgs is constant, the drain current Ids varies and the luminance varies from pixel to pixel. The screen uniformity is damaged. Conventionally, a pixel circuit incorporating a function (threshold voltage correction function) for canceling variation in threshold voltage of a drive transistor has been developed. For example, Patent Document 3 discloses the above.

ドライブトランジスタは閾電圧Ｖｔｈに加え移動度μもデバイスごとにばらつきがある。前述のトランジスタ特性式１から明らかなように、移動度μがばらつくとゲート電圧Ｖｇｓが一定であっても、ドレイン電流Ｉｄｓにばらつきが生じ、画素毎に移動度がばらついてしまうため、画面のユニフォーミティを損なう。従来からドライブトランジスタの移動度のばらつきをキャンセルする機能（移動度補正機能）を組み込んだ画素回路も開発されており、例えば前記の特許文献６に開示がある。   In addition to the threshold voltage Vth, the mobility μ of the drive transistor varies from device to device. As apparent from the transistor characteristic equation 1 described above, if the mobility μ varies, even if the gate voltage Vgs is constant, the drain current Ids varies, and the mobility varies from pixel to pixel. Damage Mitty. Conventionally, a pixel circuit incorporating a function (mobility correction function) for canceling variation in mobility of a drive transistor has been developed, and is disclosed in, for example, Patent Document 6 described above.

従来の画素回路は、ドライブトランジスタに閾電圧Ｖｔｈや移動度μのばらつきがあるばかりでなく、発光素子の電流／電圧特性も経時的に変化する。ドライブトランジスタのソースを発光素子に接続した構成では、発光素子の特性変動に応じてソース電位も変動するため、結果的にＶｇｓに変動が生じる。前述の特性式１から明らかなように、Ｖｇｓが変動すると発光輝度にずれが生じてしまう。従来からこの発光素子の特性変動に対処するためブートストラップ機能を組み込んだ画素回路が開発されている。このブートストラップ機能は、ドライブトランジスタのソース電位の変動に追従してゲート電位を変動させる方式で、発光素子の電流／電圧特性が変化しても、ドライブトランジスタのソースとゲートの間の電圧Ｖｇｓは一定に保つことが出来る。   In the conventional pixel circuit, not only the drive transistor has variations in the threshold voltage Vth and mobility μ, but also the current / voltage characteristics of the light emitting element change with time. In the configuration in which the source of the drive transistor is connected to the light emitting element, the source potential also varies according to the characteristic variation of the light emitting element, and as a result, the Vgs varies. As is clear from the above-described characteristic equation 1, when Vgs varies, the emission luminance shifts. Conventionally, a pixel circuit incorporating a bootstrap function has been developed in order to cope with the characteristic variation of the light emitting element. This bootstrap function is a system in which the gate potential is changed following the change in the source potential of the drive transistor. Even if the current / voltage characteristics of the light emitting element change, the voltage Vgs between the source and the gate of the drive transistor is not changed. Can be kept constant.

従来の画素回路は、映像信号のサンプリング動作、閾電圧補正動作、移動度補正動作、ブートストラップ動作などを安定且つ正確に行うため、保持容量に加えて補助容量が形成されている。一般に保持容量と補助容量は共に薄膜デバイスで形成されており、薄膜トランジスタ素子と共に画素領域の一部を占有している。   In a conventional pixel circuit, an auxiliary capacitor is formed in addition to a storage capacitor in order to perform a sampling operation of a video signal, a threshold voltage correction operation, a mobility correction operation, a bootstrap operation, and the like stably and accurately. In general, both the storage capacitor and the auxiliary capacitor are formed by a thin film device, and occupy a part of the pixel region together with the thin film transistor element.

近年表示装置の高精細化が進んでおり、１画素に割り当てられる画素領域の面積が縮小している。これにより、保持容量及び補助容量共に十分なサイズを確保することが出来ず、画素回路の動作上問題となっている。例えば保持容量が減少するとブートストラップゲインが低下し、画質の悪化を招く。ここでブートストラップゲインとは、ブートストラップ動作においてソース電位の変化分に対するゲート電位の変化分の比を表している。また保持容量と補助容量が共に減ると、移動度補正を行うための時間に余裕がなくなり、その分移動度補制の精度が悪化し、画面のユニフォーミティを損なう。また補助容量が足らないと入力ゲインが下がり、その分入力映像信号のダイナミックレンジを大きくしなければならず、システムの消費電力が増えてしまう。ここで入力ゲインとは、信号線から入力された映像信号に対して実際に保持容量に書き込まれる信号電圧（入力電圧）の大きさの比を表している。   In recent years, display devices have been improved in definition, and the area of a pixel region allocated to one pixel has been reduced. As a result, it is impossible to secure a sufficient size for both the storage capacitor and the auxiliary capacitor, which is a problem in the operation of the pixel circuit. For example, when the storage capacity is reduced, the bootstrap gain is lowered, and the image quality is deteriorated. Here, the bootstrap gain represents the ratio of the change in the gate potential to the change in the source potential in the bootstrap operation. Further, when both the holding capacity and the auxiliary capacity are reduced, there is no time for performing the mobility correction, and accordingly, the accuracy of the mobility compensation is deteriorated, and the uniformity of the screen is impaired. Also, if the auxiliary capacity is insufficient, the input gain decreases, and the dynamic range of the input video signal must be increased accordingly, which increases the power consumption of the system. Here, the input gain represents the ratio of the magnitude of the signal voltage (input voltage) actually written to the storage capacitor with respect to the video signal input from the signal line.

上述した従来の技術の課題に鑑み、本発明は保持容量及び補助容量を十分に確保可能な画素構成を有する表示装置を提供することを目的とする。かかる目的を達成するために以下の手段を講じた。即ち本発明は、画素アレイ部とこれを駆動する駆動部とからなり、前記画素アレイ部は、行状の走査線と、列状の信号線と、各走査線と各信号線とが交差する部分に配された行列状の画素とからなり、前記駆動部は各走査線に制御信号を供給するとともに各信号線に映像信号を供給し、各画素は、少なくともサンプリングトランジスタと、ドライブトランジスタと、保持容量と、発光素子とを含み、前記サンプリングトランジスタはその制御端が該走査線に接続し、その一対の電流端が該信号線と該ドライブトランジスタの制御端との間に接続し、前記ドライブトランジスタは、一対の電流端の一方が電源に接続し他方が該発光素子に接続し、前記保持容量は該ドライブトランジスタの制御端に接続し、前記サンプリングトランジスタは、該制御信号に応じてオンし該映像信号をサンプリングして該保持容量に書き込み、前記ドライブトランジスタは、該保持容量に書き込まれた映像信号に応じた駆動電流を該発光素子に供給する表示装置であって、前記画素アレイ部は、各信号線と並行に配した共通配線を有しており、各画素は、スイッチングトランジスタと補助容量とを含んでおり、前記スイッチングトランジスタは、その制御端が該走査線に接続し、一対の電流端の一方が該ドライブトランジスタの他方の電流端に接続し、他方が該共通配線に接続し、前記補助容量は、一方の端子が該共通配線に接続し、他方の端子が所定の電位に固定されていることを特徴とする。   In view of the above-described problems of the related art, an object of the present invention is to provide a display device having a pixel configuration that can sufficiently secure a storage capacitor and an auxiliary capacitor. In order to achieve this purpose, the following measures were taken. That is, the present invention includes a pixel array section and a drive section that drives the pixel array section, and the pixel array section includes a row-shaped scanning line, a column-shaped signal line, and a portion where each scanning line and each signal line intersect. The drive unit supplies a control signal to each scanning line and a video signal to each signal line, and each pixel holds at least a sampling transistor, a drive transistor, and a holding transistor. The sampling transistor has a control terminal connected to the scanning line, a pair of current terminals connected between the signal line and the control terminal of the drive transistor, and the drive transistor One of the pair of current ends is connected to a power source, the other is connected to the light emitting element, the storage capacitor is connected to the control end of the drive transistor, and the sampling transistor is The display is turned on in response to a control signal, the video signal is sampled and written to the storage capacitor, and the drive transistor is a display device that supplies a drive current corresponding to the video signal written to the storage capacitor to the light emitting element. The pixel array section has a common wiring arranged in parallel with each signal line. Each pixel includes a switching transistor and an auxiliary capacitor. The switching transistor has a control end at the scanning end. One end of a pair of current terminals is connected to the other current end of the drive transistor, the other is connected to the common line, the auxiliary capacitor has one terminal connected to the common line, These terminals are fixed at a predetermined potential.

好ましくは前記画素は、該サンプリングトランジスタがオンして映像信号を該保持容量に書き込む時、該スイッチングトランジスタも同時にオンして該共通配線に接続した全ての補助容量を前記画素の保持容量に接続し、以って該保持容量に対する映像信号の書き込みゲインを高める。又前記画素は、該映像信号を該保持容量に書き込む際、該ドライブトランジスタに流れる駆動電流を所定の補正期間該保持容量に負帰還し、以って該ドライブトランジスタの移動度に応じた補正を該保持容量に書き込まれた映像信号にかけ、前記スイッチングトランジスタは、共通配線に接続した補助容量を全て該ドライブトランジスタの他方の電流端に接続し、以って該補正期間に余裕を持たせる。又前記画素アレイ部は、共通配線に接続した全ての補助容量を時分割的に一つの画素に接続し、以って一つの画素に形成する補助容量を小さくし、その分一つの画素に形成する保持容量を大きくしている。又前記画素は、該保持容量が該ドライブトランジスタの制御端と電流端との間に接続しており、該映像信号のサンプリングに先立って、該ドライブトランジスタがカットオフするまで電流を流し、カットオフした時現われるドライブトランジスタの制御端と電流端との間の電圧を該保持容量に書き込み、以って該ドライブトランジスタの閾電圧に対する補正を行う。又前記画素は、該保持容量が該ドライブトランジスタの制御端と電流端との間に接続しており、該映像信号のサンプリングが完了した時、該サンプリングトランジスタをオフして該ドライブトランジスタの制御端を信号線から切り離し、以って該ドライブトランジスタの他方の電流端の電位変動に追従して制御端の電位が変動するようにしている。   Preferably, in the pixel, when the sampling transistor is turned on and a video signal is written to the storage capacitor, the switching transistor is also turned on at the same time and all the auxiliary capacitors connected to the common wiring are connected to the storage capacitor of the pixel. Thus, the video signal writing gain for the storage capacitor is increased. The pixel negatively feeds back the drive current flowing through the drive transistor to the storage capacitor for a predetermined correction period when writing the video signal to the storage capacitor, thereby correcting the drive transistor according to the mobility of the drive transistor. The switching transistor connects all the auxiliary capacitances connected to the common wiring to the other current terminal of the drive transistor by applying to the video signal written in the storage capacitor, so that the correction period has a margin. The pixel array unit connects all the auxiliary capacitors connected to the common wiring to one pixel in a time-sharing manner, thereby reducing the auxiliary capacitor formed in one pixel and forming it in one pixel accordingly. The holding capacity is increased. In the pixel, the storage capacitor is connected between the control terminal and the current terminal of the drive transistor, and the current flows until the drive transistor is cut off before the video signal is sampled. When this occurs, the voltage between the control terminal and the current terminal of the drive transistor appearing is written to the storage capacitor, thereby correcting the threshold voltage of the drive transistor. In the pixel, the storage capacitor is connected between the control terminal and the current terminal of the drive transistor, and when the sampling of the video signal is completed, the sampling transistor is turned off and the control terminal of the drive transistor is turned off. Is separated from the signal line, so that the potential at the control end varies in accordance with the potential variation at the other current end of the drive transistor.

本発明によれば、各画素に形成された補助容量を、信号線に沿った列方向に相互接続して回路的に合体している。この合体した補助容量をスイッチングトランジスタを介して選択的に（時分割的に）各画素に接続する。これにより各画素が使用する補助容量は合体したサイズまで大きくなる。これにより各画素回路は、閾電圧補正動作、信号サンプリング動作（信号書き込み動作）、移動度補正動作などで大きな補助容量を用いることが出来る。補助容量が大きくなることで移動度補正時間に余裕ができ、移動度補正の精度が高くなる。また補助容量が大きくなることで入力ゲインも上昇し、その分入力映像信号のダイナミックレンジを下げシステム消費電力を節約することが出来る。加えて補助容量を合体することでサイズが大きくなる分、１画素当たりに形成する補助容量は小さくすることが出来る。その分画素領域に余裕ができ保持容量のサイズを拡大できる。保持容量を大きくすることでブートストラップゲインが向上し、画質の低下を防ぐことが可能となり、高いユニフォーミティを得ることが出来る。ブートストラップゲインにロスがあるとドライブトランジスタの閾電圧のばらつきがブートストラップ動作に入ってしまうため、Ｖｔｈばらつき起因の画質低下が大きく、ユニフォーミティを損なう。   According to the present invention, the auxiliary capacitors formed in each pixel are interconnected in the column direction along the signal line and united in a circuit. The combined auxiliary capacitance is selectively (time-divisionally) connected to each pixel via a switching transistor. As a result, the auxiliary capacity used by each pixel increases to the combined size. Accordingly, each pixel circuit can use a large auxiliary capacity for threshold voltage correction operation, signal sampling operation (signal writing operation), mobility correction operation, and the like. As the auxiliary capacity increases, the mobility correction time can be afforded, and the accuracy of mobility correction increases. In addition, as the auxiliary capacity increases, the input gain also increases, and the dynamic range of the input video signal can be reduced correspondingly to save system power consumption. In addition, since the size is increased by combining the auxiliary capacitors, the auxiliary capacitor formed per pixel can be reduced. As a result, there is a margin in the pixel area and the size of the storage capacitor can be increased. By increasing the storage capacity, the bootstrap gain can be improved and the image quality can be prevented from being lowered, and a high uniformity can be obtained. If there is a loss in the bootstrap gain, variations in the threshold voltage of the drive transistor enter the bootstrap operation, resulting in a significant deterioration in image quality due to Vth variation and impairing uniformity.

以下図面を参照して本発明を詳細に説明する。まず最初に図１を参照して、本発明の基になった先行開発にかかる表示装置を本発明の一部として説明する。図１は先行開発にかかるアクティブマトリクス表示装置の全体構成を示す。図示する様に、アクティブマトリクス表示装置は主要部となる画素アレイ部１と周辺の駆動部とで構成されている。周辺の駆動部は水平セレクタ３、ライトスキャナ４、ドライブスキャナ５、補正用スキャナ７などを含んでいる。画素アレイ部１は行状の走査線ＷＳと列状の信号線ＳＬと両者の交差する部分にマトリクス状に配列した画素Ｒ，Ｇ，Ｂとで構成されている。カラー表示を可能とする為、ＲＧＢの三原色画素を用意しているがこれに限られるものではない。各画素Ｒ，Ｇ，Ｂは夫々画素回路２で構成されている。信号線ＳＬは水平セレクタ３によって駆動される。水平セレクタ３は信号部を構成し、信号線ＳＬに映像信号を供給する。走査線ＷＳはライトスキャナ４によって走査される。尚、走査線ＷＳと平行に別の走査線ＤＳ及びＡＺも配線されている。走査線ＤＳはドライブスキャナ５によって走査される。走査線ＡＺは補正用スキャナ７によって走査される。ライトスキャナ４、ドライブスキャナ５及び補正用スキャナ７はスキャナ部を構成しており、１水平期間毎画素の行を順次走査する。各画素回路２は走査線ＷＳによって選択された時信号線ＳＬから映像信号をサンプリングする。更に走査線ＤＳによって選択された時、サンプリングされた映像信号に応じて画素回路２内に含まれている発光素子を駆動する。加えて画素回路２は走査線ＡＺによって走査された時、あらかじめ決められた補正動作を行なう。   Hereinafter, the present invention will be described in detail with reference to the drawings. First, with reference to FIG. 1, a display device according to prior development on which the present invention is based will be described as a part of the present invention. FIG. 1 shows the overall configuration of an active matrix display device according to prior development. As shown in the figure, the active matrix display device is composed of a pixel array portion 1 as a main portion and a peripheral driving portion. The peripheral driving unit includes a horizontal selector 3, a write scanner 4, a drive scanner 5, a correction scanner 7, and the like. The pixel array section 1 is composed of row-like scanning lines WS and column-like signal lines SL, and pixels R, G, and B arranged in a matrix at portions where they intersect. In order to enable color display, RGB three primary color pixels are prepared, but the present invention is not limited to this. Each pixel R, G, B is constituted by a pixel circuit 2. The signal line SL is driven by the horizontal selector 3. The horizontal selector 3 forms a signal unit and supplies a video signal to the signal line SL. The scanning line WS is scanned by the write scanner 4. In addition, other scanning lines DS and AZ are wired in parallel with the scanning line WS. The scanning line DS is scanned by the drive scanner 5. The scanning line AZ is scanned by the correction scanner 7. The write scanner 4, the drive scanner 5, and the correction scanner 7 constitute a scanner unit, which sequentially scans a row of pixels every horizontal period. Each pixel circuit 2 samples the video signal from the signal line SL when selected by the scanning line WS. Further, when selected by the scanning line DS, the light emitting element included in the pixel circuit 2 is driven according to the sampled video signal. In addition, the pixel circuit 2 performs a predetermined correction operation when scanned by the scanning line AZ.

上述した画素アレイ部１は通常ガラスなどの絶縁基板上に形成されており、フラットパネルとなっている。各画素回路２はアモルファスシリコン薄膜トランジスタ（ＴＦＴ）又は低温ポリシリコンＴＦＴで形成されている。アモルファスシリコンＴＦＴの場合、スキャナ部はパネルとは別のＴＡＢなどで構成され、フレキシブルケーブルにてフラットパネルに接続される。低温ポリシリコンＴＦＴの場合、信号部及びスキャナ部も同じ低温ポリシリコンＴＦＴで形成できるので、フラットパネル上に画素アレイ部と信号部とスキャナ部を一体的に形成できる。   The above-described pixel array unit 1 is usually formed on an insulating substrate such as glass and is a flat panel. Each pixel circuit 2 is formed of an amorphous silicon thin film transistor (TFT) or a low temperature polysilicon TFT. In the case of an amorphous silicon TFT, the scanner part is composed of TAB or the like different from the panel, and is connected to the flat panel with a flexible cable. In the case of the low-temperature polysilicon TFT, the signal portion and the scanner portion can be formed of the same low-temperature polysilicon TFT, so that the pixel array portion, the signal portion, and the scanner portion can be integrally formed on the flat panel.

図２は、図１に示した表示装置に組み込まれる画素回路２の構成を示す回路図である。画素回路２は、４個の薄膜トランジスタＴｒ１，Ｔｒ３，Ｔｒ４，Ｔｒｄと２個の容量素子（保持容量Ｃｓ及び補助容量Ｃｓｕｂ）と、１個の発光素子ＥＬとで構成されている。トランジスタＴｒ１，Ｔｒ３，ＴｒｄはＮチャネル型のポリシリコンＴＦＴである。トランジスタＴｒ４のみＰチャネル型のポリシリコンＴＦＴでる。容量素子Ｃｓは本画素回路２の保持容量を構成している。発光素子ＥＬは例えばアノード及びカソードを備えたダイオード型の有機ＥＬ素子である。但しこれに限られるものではなく、発光素子は一般的に電流駆動で発光する全てのデバイスを含む。   FIG. 2 is a circuit diagram showing a configuration of the pixel circuit 2 incorporated in the display device shown in FIG. The pixel circuit 2 includes four thin film transistors Tr1, Tr3, Tr4, Trd, two capacitor elements (a holding capacitor Cs and an auxiliary capacitor Csub), and one light emitting element EL. The transistors Tr1, Tr3, Trd are N channel type polysilicon TFTs. Only the transistor Tr4 is a P-channel polysilicon TFT. The capacitive element Cs constitutes a storage capacitor of the pixel circuit 2. The light emitting element EL is, for example, a diode type organic EL element having an anode and a cathode. However, the present invention is not limited to this, and the light emitting element generally includes all devices that emit light by current drive.

画素回路２の中心となるドライブトランジスタＴｒｄはそのゲートＧが保持容量Ｃｓの一端に接続され、そのソースＳが同じく保持容量Ｃｓの他端に接続されている。ドライブトランジスタＴｒｄのドレインは第１のスイッチングトランジスタＴｒ４を介して電源Ｖｃｃに接続されている。このスイッチングトランジスタＴｒ４のゲートは走査線ＤＳに接続している。発光素子ＥＬのアノードはドライブトランジスタＴｒｄのソースＳに接続し、カソードは接地されている。この接地電位はＶｃａｔｈで表される場合がある。またドライブトランジスタＴｒｄのソースＳと所定の基準電位Ｖｓｓとの間に第２のスイッチングトランジスタＴｒ３が介在している。このトランジスタＴｒ３のゲートは走査線ＡＺに接続している。一方サンプリングトランジスタＴｒ１は信号線ＳＬとドライブトランジスタＴｒｄのゲートＧとの間に接続されている。サンプリングトランジスタＴｒ１のゲートは走査線ＷＳに接続している。補助容量Ｃｓｕｂは、ドライブトランジスタＴｒｄのソースＳと所定の固定電位との間に接続されている。本例ではこの固定電位は電源電位Ｖｃｃとなっている。但しこれに限られるものではなく、他の固定電位に接続することが出来る。   The drive transistor Trd which is the center of the pixel circuit 2 has its gate G connected to one end of the storage capacitor Cs and its source S connected to the other end of the storage capacitor Cs. The drain of the drive transistor Trd is connected to the power supply Vcc via the first switching transistor Tr4. The gate of the switching transistor Tr4 is connected to the scanning line DS. The anode of the light emitting element EL is connected to the source S of the drive transistor Trd, and the cathode is grounded. This ground potential may be represented by Vcath. A second switching transistor Tr3 is interposed between the source S of the drive transistor Trd and a predetermined reference potential Vss. The gate of the transistor Tr3 is connected to the scanning line AZ. On the other hand, the sampling transistor Tr1 is connected between the signal line SL and the gate G of the drive transistor Trd. The gate of the sampling transistor Tr1 is connected to the scanning line WS. The auxiliary capacitor Csub is connected between the source S of the drive transistor Trd and a predetermined fixed potential. In this example, this fixed potential is the power supply potential Vcc. However, the present invention is not limited to this, and can be connected to another fixed potential.

かかる構成において、サンプリングトランジスタＴｒ１は、走査線ＷＳに割り当てられた水平走査期間（１Ｈ）に走査線ＷＳから供給される制御信号ＷＳに応じ導通して信号線ＳＬから供給された映像信号Ｖｓｉｇを保持容量Ｃｓにサンプリングする。保持容量Ｃｓは、サンプリングされた映像信号Ｖｓｉｇに応じてドライブトランジスタＴｒｄのゲートＧに入力電圧Ｖｇｓを印加する。ドライブトランジスタＴｒｄは、所定の発光期間中入力電圧Ｖｇｓに応じた出力電流Ｉｄｓを発光素子ＥＬに供給する。この出力電流ＩｄｓはドライブトランジスタＴｒｄのチャネル領域の閾電圧Ｖｔｈに対して依存性を有する。発光素子ＥＬは、ドライブトランジスタＴｒｄから供給された出力電流Ｉｄｓにより映像信号Ｖｓｉｇに応じた輝度で発光する。ここで保持容量Ｃｓに対する映像信号Ｖｓｉｇの入力ゲインは保持容量Ｃｓと補助容量Ｃｓｕｂの容量分割比により決まる。補助容量Ｃｓｕｂが大きいほど入力ゲインは高くなる。逆に補助容量Ｃｓｕｂが小さいと、入力ゲインが下がるため、これを補うように入力映像信号Ｖｓｉｇのダイナミックレンジを高く設定する必要がある。   In this configuration, the sampling transistor Tr1 conducts in response to the control signal WS supplied from the scanning line WS during the horizontal scanning period (1H) assigned to the scanning line WS and holds the video signal Vsig supplied from the signal line SL. Sampling to the capacity Cs. The storage capacitor Cs applies the input voltage Vgs to the gate G of the drive transistor Trd in accordance with the sampled video signal Vsig. The drive transistor Trd supplies an output current Ids corresponding to the input voltage Vgs to the light emitting element EL during a predetermined light emission period. This output current Ids is dependent on the threshold voltage Vth of the channel region of the drive transistor Trd. The light emitting element EL emits light with luminance according to the video signal Vsig by the output current Ids supplied from the drive transistor Trd. Here, the input gain of the video signal Vsig with respect to the holding capacitor Cs is determined by the capacitance division ratio of the holding capacitor Cs and the auxiliary capacitor Csub. The larger the auxiliary capacitance Csub, the higher the input gain. Conversely, if the auxiliary capacitance Csub is small, the input gain decreases. Therefore, it is necessary to set the dynamic range of the input video signal Vsig high so as to compensate for this.

画素回路２は第１のスイッチングトランジスタＴｒ３と第２のスイッチングトランジスタＴｒ４とで構成される補正手段を備えている。この補正手段は出力電流Ｉｄｓの閾電圧Ｖｔｈに対する依存性を打ち消すために、水平走査期間（１Ｈ）の一部で動作し、ドライブトランジスタＴｒｄの閾電圧Ｖｔｈを検出して保持容量Ｃｓに書き込んでおく。この補正手段は、水平走査期間（１Ｈ）にサンプリングトランジスタＴｒ１が導通して保持容量Ｃｓの一端が信号線ＳＬにより一定電位Ｖｓｓ０に保持された状態で動作し、保持容量Ｃｓの他端から一定電位Ｖｓｓ０に対する電位差が閾電圧Ｖｔｈになるまで保持容量Ｃｓを充電する。この補正手段は、水平走査期間（１Ｈ）の前半でドライブトランジスタＴｒｄの閾電圧Ｖｔｈを検出して保持容量Ｃｓに書き込む一方、サンプリングトランジスタＴｒ１は水平走査期間（１Ｈ）の後半で信号線ＳＬから供給される映像信号Ｖｓｉｇを保持容量Ｃｓにサンプリングする。保持容量Ｃｓは、サンプリングされた映像信号Ｖｓｉｇに予め書き込まれた閾電圧Ｖｔｈを足し込んだ入力電圧ＶｇｓをドライブトランジスタＴｒｄのゲートＧとソースＳ間に印加し、以って出力電流Ｉｄｓの閾電圧Ｖｔｈに対する依存性を打ち消す。この補正手段は、水平走査期間（１Ｈ）よりも前に導通して保持容量Ｃｓの両端の電位差が閾電圧Ｖｔｈを越える様に設定（リセット）する第１のスイッチングトランジスタＴｒ３と、水平走査期間（１Ｈ）に導通して、保持容量Ｃｓの両端の電位差が閾電圧Ｖｔｈになるまで保持容量Ｃｓを充電する第２のスイッチングトランジスタＴｒ４とを含む。サンプリングトランジスタＴｒ１は、水平走査期間（１Ｈ）内で信号線ＳＬが映像信号Ｖｓｉｇの電位になる信号供給期間に、信号線ＳＬから供給された映像信号Ｖｓｉｇを保持容量Ｃｓにサンプリングする一方、補正手段は水平走査期間（１Ｈ）内で信号線ＳＬが一定電位Ｖｓｓ０になる信号固定期間に、ドライブトランジスタＴｒｄの閾電圧Ｖｔｈを検出して保持容量Ｃｓに書き込む。   The pixel circuit 2 includes correction means including a first switching transistor Tr3 and a second switching transistor Tr4. In order to cancel the dependency of the output current Ids on the threshold voltage Vth, this correcting means operates during a part of the horizontal scanning period (1H), detects the threshold voltage Vth of the drive transistor Trd, and writes it in the storage capacitor Cs. . This correction means operates in a state where the sampling transistor Tr1 is turned on in the horizontal scanning period (1H) and one end of the holding capacitor Cs is held at the constant potential Vss0 by the signal line SL, and the constant potential is applied from the other end of the holding capacitor Cs. The storage capacitor Cs is charged until the potential difference with respect to Vss0 reaches the threshold voltage Vth. This correction means detects the threshold voltage Vth of the drive transistor Trd in the first half of the horizontal scanning period (1H) and writes it to the holding capacitor Cs, while the sampling transistor Tr1 is supplied from the signal line SL in the second half of the horizontal scanning period (1H). The video signal Vsig to be sampled is sampled in the storage capacitor Cs. The holding capacitor Cs applies an input voltage Vgs obtained by adding a threshold voltage Vth written in advance to the sampled video signal Vsig between the gate G and the source S of the drive transistor Trd, and thus the threshold voltage of the output current Ids. Cancel the dependency on Vth. The correction means includes a first switching transistor Tr3 which is turned on before the horizontal scanning period (1H) and is set (reset) so that the potential difference between both ends of the storage capacitor Cs exceeds the threshold voltage Vth, and the horizontal scanning period ( 1H) and a second switching transistor Tr4 that charges the storage capacitor Cs until the potential difference between both ends of the storage capacitor Cs reaches the threshold voltage Vth. The sampling transistor Tr1 samples the video signal Vsig supplied from the signal line SL into the holding capacitor Cs during the signal supply period in which the signal line SL is at the potential of the video signal Vsig within the horizontal scanning period (1H), while correcting means Detects the threshold voltage Vth of the drive transistor Trd and writes it to the storage capacitor Cs during the signal fixing period in which the signal line SL is at the constant potential Vss0 within the horizontal scanning period (1H).

ドライブトランジスタＴｒｄは、その出力電流Ｉｄｓがチャネル領域の閾電圧Ｖｔｈに加えキャリア移動度μに対しても依存性を有する。これに対処するため、本発明の補正手段は、出力電流Ｉｄｓのキャリア移動度μに対する依存性を打ち消すべく水平走査期間（１Ｈ）の一部で動作し、映像信号Ｖｓｉｇがサンプリングされている状態でドライブトランジスタＴｒｄから出力電流Ｉｄｓを取り出し、これを保持容量Ｃｓに負帰還して入力電圧Ｖｇｓを補正する。この移動度補正動作は、水平走査期間（１Ｈ）の一部で限られた補正期間に行われる。この補正期間は保持容量Ｃｓ及び補助容量Ｃｓｕｂに依存している。これらの容量Ｃｓ及びＣｓｕｂが大きいほど、移動度補正期間に余裕ができ、その分移動度補正の精度が高くなる。逆に保持容量Ｃｓや補助容量Ｃｓｕｂのサイズが不十分であると、移動度補正期間を短くしなければならず、その分移動度補正自体にばらつきが生じる。   In the drive transistor Trd, the output current Ids depends on the carrier mobility μ in addition to the threshold voltage Vth of the channel region. In order to cope with this, the correcting means of the present invention operates in a part of the horizontal scanning period (1H) to cancel the dependence of the output current Ids on the carrier mobility μ, and the video signal Vsig is sampled. The output current Ids is extracted from the drive transistor Trd, and this is negatively fed back to the storage capacitor Cs to correct the input voltage Vgs. This mobility correction operation is performed during a correction period limited in a part of the horizontal scanning period (1H). This correction period depends on the storage capacitor Cs and the auxiliary capacitor Csub. The larger the capacitances Cs and Csub, the more the mobility correction period can be afforded, and the higher the accuracy of mobility correction. Conversely, if the size of the storage capacitor Cs or the auxiliary capacitor Csub is insufficient, the mobility correction period must be shortened, and the mobility correction itself varies accordingly.

図３は、画素回路２を構成する薄膜トランジスタＴＦＴ、保持容量Ｃｓ及び補助容量Ｃｓｕｂのレイアウトを示す模式的な平面図である。サンプリングトランジスタＴｒ１、ドライブトランジスタＴｒｄ及びスイッチングトランジスタＴｒ３，Ｔｒ４は絶縁基板上に形成された薄膜トランジスタＴＦＴｓからなり、保持容量Ｃｓと補助容量Ｃｓｕｂは同じく絶縁基板上に形成された薄膜容量素子からなる。図示の例では、補助容量Ｃｓｕｂの一方の端子はアノードコンタクトを介して保持容量Ｃｓに接続する一方、他方の端子は所定の固定電位に接続されている。この固定電位は、発光素子ＥＬのカソード側になる接地電位Ｖｃａｔｈ、画素回路２の正側電源電位Ｖｃｃまたは負側電源電位Ｖｓｓなどから選択される。図３に示した先行開発例では補助容量Ｃｓｕｂの他方の端子は電源配線に接続されている。なお図３に示した画素回路２は積層構造となっており、下層にＴＦＴｓ，Ｃｓ，Ｃｓｕｂなどが形成されている。上層に発光素子ＥＬが接続されている。理解を容易にするため、図３では上層の発光素子ＥＬが除かれている。実際には、発光素子ＥＬはアノードコンタクトを介して画素回路２側に接続することになる。   FIG. 3 is a schematic plan view showing a layout of the thin film transistor TFT, the storage capacitor Cs, and the auxiliary capacitor Csub that form the pixel circuit 2. The sampling transistor Tr1, the drive transistor Trd, and the switching transistors Tr3 and Tr4 are made of thin film transistors TFTs formed on an insulating substrate, and the storage capacitor Cs and the auxiliary capacitor Csub are also made of thin film capacitors formed on the insulating substrate. In the illustrated example, one terminal of the auxiliary capacitor Csub is connected to the holding capacitor Cs via the anode contact, while the other terminal is connected to a predetermined fixed potential. This fixed potential is selected from the ground potential Vcath on the cathode side of the light emitting element EL, the positive power supply potential Vcc of the pixel circuit 2 or the negative power supply potential Vss. In the prior development example shown in FIG. 3, the other terminal of the auxiliary capacitor Csub is connected to the power supply wiring. Note that the pixel circuit 2 shown in FIG. 3 has a laminated structure, and TFTs, Cs, Csub, and the like are formed in the lower layer. The light emitting element EL is connected to the upper layer. In order to facilitate understanding, the upper layer light emitting element EL is omitted in FIG. Actually, the light emitting element EL is connected to the pixel circuit 2 side through an anode contact.

図３から明らかなように矩形の画素領域は、薄膜トランジスタＴＦＴｓと保持容量Ｃｓと補助容量Ｃｓｕｂとが形成されている。表示装置の高精細化に伴い個々の画素２が微細化すると、画素領域の面積も縮小する。これにより保持容量Ｃｓ及び補助容量Ｃｓｕｂのサイズ自体も縮小していく傾向にある。   As is apparent from FIG. 3, the rectangular pixel region is formed with a thin film transistor TFTs, a storage capacitor Cs, and an auxiliary capacitor Csub. As the individual pixels 2 become finer as the display device becomes higher in definition, the area of the pixel region is also reduced. As a result, the sizes of the storage capacitor Cs and the auxiliary capacitor Csub tend to be reduced.

図４は、図２に示した表示装置から画素回路２の部分を取り出した模式図である。理解を容易にする為、サンプリングトランジスタＴｒ１によってサンプリングされる映像信号Ｖｓｉｇや、ドライブトランジスタＴｒｄの入力電圧Ｖｇｓ及び出力電流Ｉｄｓ、さらには発光素子ＥＬが有する容量成分Ｃｏｌｅｄなどを書き加えてある。また、各トランジスタのゲートに接続される走査線ＷＳ、ＤＳ、ＡＺも書き込んである。この画素回路２は、水平走査期間内にＶｔｈ補正動作と映像信号書き込み動作を行う。   FIG. 4 is a schematic diagram in which a portion of the pixel circuit 2 is taken out from the display device shown in FIG. In order to facilitate understanding, the video signal Vsig sampled by the sampling transistor Tr1, the input voltage Vgs and output current Ids of the drive transistor Trd, and the capacitance component Coled of the light emitting element EL are added. In addition, scanning lines WS, DS, and AZ connected to the gates of the transistors are also written. The pixel circuit 2 performs a Vth correction operation and a video signal writing operation within the horizontal scanning period.

図５は、図４に示した画素回路のタイミングチャートである。図５を参照して、図４に示した画素回路の動作を具体的且つ詳細に説明する。図５は、時間軸Ｔに沿って各走査線ＷＳ，ＡＺ及びＤＳに印加される制御信号の波形を表してある。表記を簡略化するため、制御信号も対応する走査線の符号と同じ符号で示してある。合わせて信号線に印加される映像信号Ｖｓｉｇの波形も時間軸Ｔに沿って示してある。図示する様に、この映像信号Ｖｓｉｇは各水平走査期間Ｈの前半で一定電位Ｖｓｓ０となり後半で信号電位となる。トランジスタＴｒ１及びＴｒ３はＮチャネル型なので、走査線ＷＳ，ＡＺがそれぞれハイレベルのときオンし、ローレベルのときオフする。一方トランジスタＴｒ４はＰチャネル型なので、走査線ＤＳがハイレベルのときオフし、ローレベルのときオンする。なおこのタイミングチャートは、各制御信号ＷＳ，ＡＺ，ＤＳの波形や映像信号Ｖｓｉｇの波形と共に、ドライブトランジスタＴｒｄのゲートＧの電位変化及びソースＳの電位変化も表してある。   FIG. 5 is a timing chart of the pixel circuit shown in FIG. With reference to FIG. 5, the operation of the pixel circuit shown in FIG. 4 will be described specifically and in detail. FIG. 5 shows waveforms of control signals applied to the scanning lines WS, AZ, and DS along the time axis T. In order to simplify the notation, the control signals are also denoted by the same reference numerals as the corresponding scanning lines. In addition, the waveform of the video signal Vsig applied to the signal line is also shown along the time axis T. As shown in the figure, this video signal Vsig becomes a constant potential Vss0 in the first half of each horizontal scanning period H and becomes a signal potential in the second half. Since the transistors Tr1 and Tr3 are N-channel type, the transistors Tr1 and Tr3 are turned on when the scanning lines WS and AZ are each at a high level and turned off when the scanning lines WS and AZ are at a low level. On the other hand, since the transistor Tr4 is a P-channel type, it is turned off when the scanning line DS is at a high level and turned on when it is at a low level. This timing chart also shows the change in the potential of the gate G of the drive transistor Trd and the change in the potential of the source S, along with the waveforms of the control signals WS, AZ, and DS and the waveform of the video signal Vsig.

図５のタイミングチャートではタイミングＴ１〜Ｔ８までを１フィールド（１ｆ）としてある。１フィールドの間に画素アレイの各行が一回順次走査される。タイミングチャートは、一行分の画素に印加される各制御信号ＷＳ，ＡＺ，ＤＳの波形を表してある。   In the timing chart of FIG. 5, timings T1 to T8 are defined as one field (1f). Each row of the pixel array is sequentially scanned once during one field. The timing chart represents the waveforms of the control signals WS, AZ, DS applied to the pixels for one row.

当該フィールドが始まる前のタイミングＴ０で、全ての制御信号ＷＳ，ＡＺ，ＤＳがローレベルにある。したがってＮチャネル型のトランジスタＴｒ１及びＴｒ３はオフ状態にある一方、Ｐチャネル型のトランジスタＴｒ４のみオン状態である。したがってドライブトランジスタＴｒｄはオン状態のトランジスタＴｒ４を介して電源Ｖｃｃに接続しているので、所定の入力電圧Ｖｇｓに応じて出力電流Ｉｄｓを発光素子ＥＬに供給している。したがってタイミングＴ０で発光素子ＥＬは発光している。このときドライブトランジスタＴｒｄに印加される入力電圧Ｖｇｓは、ゲート電位と（Ｇ）ソース電位（Ｓ）の差で表される。   At the timing T0 before the field starts, all the control signals WS, AZ, DS are at the low level. Accordingly, the N-channel transistors Tr1 and Tr3 are in the off state, while only the P-channel transistor Tr4 is in the on state. Therefore, since the drive transistor Trd is connected to the power supply Vcc via the transistor Tr4 in the on state, the output current Ids is supplied to the light emitting element EL according to the predetermined input voltage Vgs. Therefore, the light emitting element EL emits light at the timing T0. At this time, the input voltage Vgs applied to the drive transistor Trd is represented by the difference between the gate potential and (G) source potential (S).

当該フィールドが始まるタイミングＴ１で、制御信号ＤＳがローレベルからハイレベルに切換る。これによりトランジスタＴｒ４がオフし、ドライブトランジスタＴｒｄは電源Ｖｃｃから切り離されるので、発光が停止し非発光期間に入る。タイミングＴ１に入ると、全てのトランジスタＴｒ１，Ｔｒ３，Ｔｒ４がオフ状態になる。   At the timing T1 when the field starts, the control signal DS is switched from the low level to the high level. As a result, the transistor Tr4 is turned off and the drive transistor Trd is disconnected from the power supply Vcc, so that the light emission stops and the non-light emission period starts. At timing T1, all the transistors Tr1, Tr3, Tr4 are turned off.

続いてタイミングＴ２になると制御信号ＡＺがローレベルからハイレベルに立ち上がり、スイッチングトランジスタＴｒ３がオンになる。これにより、保持容量Ｃｓの他端及びドライブトランジスタＴｒｄのソースＳに基準電位Ｖｓｓを書き込む。このときドライブトランジスタＴｒｄのゲート電位はハイインピーダンスなので、ソース電位（Ｓ）の降下に追随してゲート電位（Ｇ）も低下する。   Subsequently, at timing T2, the control signal AZ rises from the low level to the high level, and the switching transistor Tr3 is turned on. As a result, the reference potential Vss is written to the other end of the storage capacitor Cs and the source S of the drive transistor Trd. At this time, since the gate potential of the drive transistor Trd is high impedance, the gate potential (G) also decreases following the decrease in the source potential (S).

この後制御信号ＡＺがローレベルに戻ってスイッチングトランジスタＴｒ３がオフした後、タイミングＴａで制御信号ＷＳがハイレベルになり、サンプリングトランジスタＴｒ１が導通する。このとき、信号線に現れる電位は、所定の一定電位Ｖｓｓ０に設定されている。ここでＶｓｓ０−Ｖｓｓ＞Ｖｔｈを満たすようにＶｓｓ０及びＶｓｓが設定されている。Ｖｓｓ０−ＶｓｓはドライブトランジスタＴｒｄの入力電圧Ｖｇｓとなっている。ここではＶｇｓ＞Ｖｔｈとすることで、その後のＶｔｈ補正動作の準備を行っている。換言するとタイミングＴａで保持容量Ｃｓの両端はＶｇｓを越える電圧に設定され、Ｖｔｈ補正動作に先立って保持容量Ｃｓにリセットがかけられる。また発光素子ＥＬの閾電圧をＶｔｈＥＬとすると、ＶｔｈＥＬ＞Ｖｓｓと設定することで、発光素子ＥＬに逆バイアスを印加する。これは、その後のＶｔｈ補正動作を正常に行うために必要である。   Thereafter, after the control signal AZ returns to the low level and the switching transistor Tr3 is turned off, the control signal WS becomes the high level at the timing Ta, and the sampling transistor Tr1 becomes conductive. At this time, the potential appearing on the signal line is set to a predetermined constant potential Vss0. Here, Vss0 and Vss are set so as to satisfy Vss0−Vss> Vth. Vss0-Vss is the input voltage Vgs of the drive transistor Trd. Here, by setting Vgs> Vth, preparation for the subsequent Vth correction operation is performed. In other words, both ends of the holding capacitor Cs are set to a voltage exceeding Vgs at the timing Ta, and the holding capacitor Cs is reset prior to the Vth correction operation. When the threshold voltage of the light emitting element EL is VthEL, a reverse bias is applied to the light emitting element EL by setting VthEL> Vss. This is necessary to perform the subsequent Vth correction operation normally.

続いてタイミングＴ３で制御信号ＤＳをローレベルに切換え、スイッチングトランジスタＴｒ４をオンして、Ｖｔｈ補正を実行する。このとき信号線の電位はＶｔｈ補正を正確に行うため、依然として一定電位Ｖｓｓ０に保持されている。スイッチングトランジスタＴｒ４がオンすることで、ドライブトランジスタＴｒｄが電源Ｖｃｃに接続され、出力電流Ｉｄｓが流れる。これに伴い保持容量Ｃｓは充電されていき、その他端に接続されたソース電位（Ｓ）が上昇していく。一方保持容量Ｃｓの一端の電位（ゲート電位Ｇ）はＶｓｓ０に固定されている。したがって保持容量Ｃｓの充電に伴いソース電位（Ｓ）が上昇して行き、入力電圧Ｖｇｓが丁度Ｖｔｈに達したところでドライブトランジスタＴｒｄがカットオフする。ドライブトランジスタＴｒｄがカットオフすると、そのソース電位（Ｓ）はタイミングチャートに示したようにＶｓｓ０−Ｖｔｈになる。   Subsequently, at timing T3, the control signal DS is switched to low level, the switching transistor Tr4 is turned on, and Vth correction is executed. At this time, the potential of the signal line is still held at the constant potential Vss0 in order to accurately correct Vth. When the switching transistor Tr4 is turned on, the drive transistor Trd is connected to the power supply Vcc, and the output current Ids flows. As a result, the storage capacitor Cs is charged, and the source potential (S) connected to the other end rises. On the other hand, the potential (gate potential G) at one end of the storage capacitor Cs is fixed at Vss0. Accordingly, the source potential (S) rises as the storage capacitor Cs is charged, and the drive transistor Trd is cut off when the input voltage Vgs just reaches Vth. When the drive transistor Trd is cut off, its source potential (S) becomes Vss0-Vth as shown in the timing chart.

この後タイミングＴ４で制御信号ＤＳをハイレベルに戻し、スイッチングトランジスタＴｒ４をオフすることでＶｔｈ補正動作は終了する。この補正動作により、保持容量Ｃｓに閾電圧Ｖｔｈ相当の電圧が書き込まれる。   Thereafter, the control signal DS is returned to the high level at timing T4, and the switching transistor Tr4 is turned off to complete the Vth correction operation. By this correction operation, a voltage corresponding to the threshold voltage Vth is written to the storage capacitor Cs.

この様にタイミングＴ３〜Ｔ４でＶｔｈ補正を行った後、１水平走査期間（１Ｈ）の半分が経過し、タイミングＴ５で信号線の電位がＶｓｓ０からＶｓｉｇに変化する。これにより映像信号Ｖｓｉｇが保持容量Ｃｓに書き込まれる。通常は発光素子ＥＬの等価容量Ｃｏｌｅｄ及び補助容量Ｃｓｕｂに比べて保持容量Ｃｓは十分に小さい。この結果入力ゲインは１に近くなり、映像信号Ｖｓｉｇの大部分が保持容量Ｃｓに書き込まれる。したがってドライブトランジスタＴｒｄのゲートＧとソースＳ間の電圧Ｖｇｓは先に検出保持されたＶｔｈと今回サンプリングされたＶｓｉｇを加えたレベル（Ｖｓｉｇ＋Ｖｔｈ）となる。ゲート／ソース間電圧Ｖｇｓは図５のタイミングチャートに示すように、Ｖｓｉｇ＋Ｖｔｈになる。かかる映像信号Ｖｓｉｇのサンプリングは制御信号ＷＳがローレベルに戻るタイミングＴ７まで行われる。即ちタイミングＴ５〜Ｔ７がサンプリング期間に相当する。なお画素の微細化に伴い十分に補助容量Ｃｓｕｂのサイズが取れない場合がある。このときには入力ゲインが下がるので、予め入力映像信号Ｖｓｉｇのダイナミックレンジを高くしておく必要がある。但しこの場合には映像信号のダイナミックレンジの拡大に伴い表示装置の消費電力の増大化を招く。   After performing Vth correction at timings T3 to T4 in this way, half of one horizontal scanning period (1H) elapses, and the potential of the signal line changes from Vss0 to Vsig at timing T5. As a result, the video signal Vsig is written into the storage capacitor Cs. Usually, the holding capacitor Cs is sufficiently smaller than the equivalent capacitor Coled and the auxiliary capacitor Csub of the light emitting element EL. As a result, the input gain becomes close to 1, and most of the video signal Vsig is written into the storage capacitor Cs. Therefore, the voltage Vgs between the gate G and the source S of the drive transistor Trd becomes a level (Vsig + Vth) obtained by adding the previously detected and held Vth and the currently sampled Vsig. As shown in the timing chart of FIG. 5, the gate / source voltage Vgs is Vsig + Vth. The sampling of the video signal Vsig is performed until timing T7 when the control signal WS returns to the low level. That is, timings T5 to T7 correspond to the sampling period. Note that there may be a case where the auxiliary capacitor Csub cannot be sufficiently sized with pixel miniaturization. At this time, since the input gain decreases, it is necessary to increase the dynamic range of the input video signal Vsig in advance. In this case, however, the power consumption of the display device increases with the expansion of the dynamic range of the video signal.

この様に本先行開発例では、Ｖｔｈ補正期間Ｔ３−Ｔ４とサンプリング期間Ｔ５−Ｔ７が、１水平走査期間（１Ｈ）に含まれる。１Ｈの間、サンプリング用の制御信号ＷＳはハイレベルにある。本先行開発例はサンプリングトランジスタＴｒ１がオンした状態でＶｔｈ補正及びＶｓｉｇ書き込みを行っている。これにより画素回路２の構成を簡素化している。   In this way, in this prior development example, the Vth correction period T3-T4 and the sampling period T5-T7 are included in one horizontal scanning period (1H). During 1H, the sampling control signal WS is at a high level. In this prior development example, Vth correction and Vsig writing are performed with the sampling transistor Tr1 turned on. Thereby, the configuration of the pixel circuit 2 is simplified.

本先行開発例では、上述したＶｔｈ補正に加え移動度μの補正も同時に行っている。但しこれに限られるものではなく、移動度μ補正を行わない単純なＶｔｈ補正動作のみの画素回路にも適用可能であることは言うまでもない。また本例の画素回路２は、ドライブトランジスタＴｒｄ以外のトランジスタはＮチャネル型とＰチャネル型が混在しているが、これに限られるものではなくＮチャネル型トランジスタのみまたはＰチャネル型トランジスタのみで構成することも可能である。   In this prior development example, in addition to the above-described Vth correction, the mobility μ is also corrected at the same time. However, the present invention is not limited to this, and it goes without saying that the present invention can also be applied to a pixel circuit that performs only a simple Vth correction operation without performing mobility μ correction. In the pixel circuit 2 of this example, the N-channel type and the P-channel type are mixed for transistors other than the drive transistor Trd. It is also possible to do.

移動度μの補正はタイミングＴ６〜Ｔ７で行われる。以下この点につき説明する。サンプリング期間の終了するタイミングＴ７より前のタイミングＴ６で制御信号ＤＳがローレベルとなりスイッチングトランジスタＴｒ４がオンする。これによりドライブトランジスタＴｒｄが電源Ｖｃｃに接続されるので、画素回路は非発光期間から発光期間に進む。この様にサンプリングトランジスタＴｒ１がまだオン状態で且つスイッチングトランジスタＴｒ４がオン状態に入った期間Ｔ６−Ｔ７で、ドライブトランジスタＴｒｄの移動度補正を行う。即ち本実施形態では、サンプリング期間の後部分と発光期間の先頭部分とが重なる期間Ｔ６−Ｔ７で移動度補正を行っている。なお、この移動度補正を行う発光期間の先頭では、発光素子ＥＬは実際には逆バイアス状態にあるので発光する事はない。この移動度補正期間Ｔ６−Ｔ７では、ドライブトランジスタＴｒｄのゲートＧが映像信号Ｖｓｉｇのレベルに固定された状態で、ドライブトランジスタＴｒｄにドレイン電流Ｉｄｓが流れる。ここでＶｓｓ０−Ｖｔｈ＜ＶｔｈＥＬと設定しておく事で、発光素子ＥＬは逆バイアス状態におかれる為、ダイオード特性ではなく単純な容量特性を示すようになる。よってドライブトランジスタＴｒｄに流れる電流Ｉｄｓは保持容量Ｃｓと発光素子ＥＬの等価容量Ｃｏｌｅｄ及び補助容量Ｃｓｕｂを結合した容量Ｃ＝Ｃｓ＋Ｃｏｌｅｄ＋Ｃｓｕｂに書き込まれていく。これによりドライブトランジスタＴｒｄのソース電位（Ｓ）は上昇していく。図５のタイミングチャートではこの上昇分をΔＶで表してある。この上昇分ΔＶは結局保持容量Ｃｓに保持されたゲート／ソース間電圧Ｖｇｓから差し引かれる事になるので、負帰還をかけた事になる。この様にドライブトランジスタＴｒｄの出力電流Ｉｄｓを同じくドライブトランジスタＴｒｄの入力電圧Ｖｇｓに負帰還する事で、移動度μを補正する事が可能である。なお負帰還量ΔＶは移動度補正期間Ｔ６−Ｔ７の時間幅ｔを調整する事で最適化可能である。   The mobility μ is corrected at timings T6 to T7. This point will be described below. At timing T6 before the end of the sampling period T7, the control signal DS becomes low level and the switching transistor Tr4 is turned on. As a result, the drive transistor Trd is connected to the power supply Vcc, so that the pixel circuit proceeds from the non-light emitting period to the light emitting period. In this manner, the mobility correction of the drive transistor Trd is performed in the period T6-T7 in which the sampling transistor Tr1 is still on and the switching transistor Tr4 is on. That is, in the present embodiment, the mobility correction is performed in the period T6-T7 in which the latter part of the sampling period overlaps with the head part of the light emission period. Note that, at the beginning of the light emission period in which the mobility correction is performed, the light emitting element EL is actually in a reverse bias state, and thus does not emit light. In the mobility correction period T6-T7, the drain current Ids flows through the drive transistor Trd while the gate G of the drive transistor Trd is fixed at the level of the video signal Vsig. Here, by setting Vss0−Vth <VthEL, the light emitting element EL is placed in a reverse bias state, and thus exhibits simple capacitance characteristics instead of diode characteristics. Therefore, the current Ids flowing through the drive transistor Trd is written to the capacitor C = Cs + Coled + Csub obtained by combining the storage capacitor Cs, the equivalent capacitor Coled of the light emitting element EL, and the auxiliary capacitor Csub. As a result, the source potential (S) of the drive transistor Trd increases. In the timing chart of FIG. 5, this increase is represented by ΔV. Since this increase ΔV is eventually subtracted from the gate / source voltage Vgs held in the holding capacitor Cs, negative feedback is applied. In this way, the mobility μ can be corrected by negatively feeding back the output current Ids of the drive transistor Trd to the input voltage Vgs of the drive transistor Trd. The negative feedback amount ΔV can be optimized by adjusting the time width t of the mobility correction period T6-T7.

移動度補正期間Ｔ６−Ｔ７の時間幅（即ち移動度補正時間）ｔは、容量Ｃ＝Ｃｓ＋Ｃｏｌｅｄ＋Ｃｓｕｂによって決まる。容量Ｃが大きいほどその充電に時間がかかるため、移動度補正時間ｔは長くなる。移動度補正時間ｔは長いほど補正動作は安定し、補正に誤差は少なくなる。しかしながら画素の微細化が進むと、保持容量Ｃｓ及び補助容量Ｃｓｕｂのサイズが縮小するため容量Ｃが大きく取れず、移動度補正時間ｔは短縮化の傾向にあり、画面のユニフォーミティの低下につながっている。   The time width (that is, the mobility correction time) t of the mobility correction period T6-T7 is determined by the capacity C = Cs + Coled + Csub. The larger the capacity C, the longer it takes to charge, so the mobility correction time t becomes longer. The longer the mobility correction time t, the more stable the correction operation and the smaller the error in correction. However, as the pixels become finer, the size of the storage capacitor Cs and the auxiliary capacitor Csub is reduced, so that the capacity C cannot be increased, and the mobility correction time t tends to be shortened, leading to a decrease in screen uniformity. ing.

タイミングＴ７では制御信号ＷＳがローレベルとなりサンプリングトランジスタＴｒ１がオフする。この結果ドライブトランジスタＴｒｄのゲートＧは信号線ＳＬから切り離される。映像信号Ｖｓｉｇの印加が解除されるので、ドライブトランジスタＴｒｄのゲート電位（Ｇ）は上昇可能となり、ソース電位（Ｓ）と共に上昇していく。このブートストラップ動作の間、保持容量Ｃｓに保持されたゲート／ソース間電圧Ｖｇｓは（Ｖｓｉｇ−ΔＶ＋Ｖｔｈ）の値を維持する。ソース電位（Ｓ）の上昇に伴い、発光素子ＥＬの逆バイアス状態は解消されるので、出力電流Ｉｄｓの流入により発光素子ＥＬは実際に発光を開始する。この時のドレイン電流Ｉｄｓ対ゲート電圧Ｖｇｓの関係は、先のトランジスタ特性式１のＶｇｓにＶｓｉｇ−ΔＶ＋Ｖｔｈを代入する事で、以下の式２のように与えられる。
Ｉｄｓ＝ｋμ（Ｖｇｓ−Ｖｔｈ）２＝ｋμ（Ｖｓｉｇ−ΔＶ）２・・・式２
上記式２において、ｋ＝（１／２）（Ｗ／Ｌ）Ｃｏｘである。この特性式２からＶｔｈの項がキャンセルされており、発光素子ＥＬに供給される出力電流ＩｄｓはドライブトランジスタＴｒｄの閾電圧Ｖｔｈに依存しない事が分かる。基本的にドレイン電流Ｉｄｓは映像信号の信号電圧Ｖｓｉｇによって決まる。換言すると、発光素子ＥＬは映像信号Ｖｓｉｇに応じた輝度で発光する事になる。その際Ｖｓｉｇは帰還量ΔＶで補正されている。この補正量ΔＶは丁度特性式２の係数部に位置する移動度μの効果を打ち消すように働く。したがって、ドレイン電流Ｉｄｓは実質的に映像信号Ｖｓｉｇのみに依存する事になる。 At timing T7, the control signal WS becomes low level and the sampling transistor Tr1 is turned off. As a result, the gate G of the drive transistor Trd is disconnected from the signal line SL. Since the application of the video signal Vsig is cancelled, the gate potential (G) of the drive transistor Trd can be increased and increases with the source potential (S). During this bootstrap operation, the gate / source voltage Vgs held in the holding capacitor Cs maintains the value of (Vsig−ΔV + Vth). As the source potential (S) rises, the reverse bias state of the light emitting element EL is canceled, so that the light emitting element EL actually starts to emit light by the inflow of the output current Ids. The relationship between the drain current Ids and the gate voltage Vgs at this time is given by the following equation 2 by substituting Vsig−ΔV + Vth into Vgs of the previous transistor characteristic equation 1.
Ids = kμ (Vgs−Vth) 2 = kμ (Vsig−ΔV) 2 Equation 2
In the above formula 2, k = (1/2) (W / L) Cox. It can be seen from the characteristic formula 2 that the term Vth is canceled and the output current Ids supplied to the light emitting element EL does not depend on the threshold voltage Vth of the drive transistor Trd. Basically, the drain current Ids is determined by the signal voltage Vsig of the video signal. In other words, the light emitting element EL emits light with a luminance corresponding to the video signal Vsig. At that time, Vsig is corrected by the feedback amount ΔV. This correction amount ΔV acts so as to cancel the effect of the mobility μ located in the coefficient part of the characteristic formula 2 just. Therefore, the drain current Ids substantially depends only on the video signal Vsig.

このブートストラップ動作ではドライブトランジスタＴｒｄのソースＳの電位上昇に追従してゲートＧの電位が上昇する。そのブートストラップゲインは寄生容量Ｃｐと保持容量Ｃｓの容量分割によって決まる。寄生容量ＣｐはドライブトランジスタＴｒｄのゲートＧに接続する他のトランジスタのゲート容量などである。通常は寄生容量Ｃｐに比べて保持容量Ｃｓは十分に大きく、ゲートストラップゲインは１に近い。しかしながら画素の微細化に伴い保持容量Ｃｓが縮小されると、その分浮遊容量Ｃｐの影響が強くなり、ゲートストラップゲインにロスが生じる。このロスの中にはドライブトランジスタＴｒｄの閾電圧Ｖｔｈのばらつきが入り込む。したがってゲートストラップロスが大きいと閾電圧補正動作を行ってもゲートストラップロスに入り込んだＶｔｈの影響は除くことが出来ず、発光輝度にばらつきが現れる。したがってブートストラップロスを小さくするためにも、保持容量Ｃｓのサイズは大きくした方が好ましい。   In this bootstrap operation, the potential of the gate G rises following the potential rise of the source S of the drive transistor Trd. The bootstrap gain is determined by the capacitance division of the parasitic capacitance Cp and the holding capacitance Cs. The parasitic capacitance Cp is the gate capacitance of another transistor connected to the gate G of the drive transistor Trd. Usually, the holding capacitor Cs is sufficiently larger than the parasitic capacitor Cp, and the gate strap gain is close to unity. However, when the storage capacitor Cs is reduced as the pixel is miniaturized, the influence of the stray capacitance Cp becomes stronger correspondingly and a loss occurs in the gate strap gain. Variations in the threshold voltage Vth of the drive transistor Trd are included in this loss. Therefore, if the gate strap loss is large, even if the threshold voltage correction operation is performed, the influence of Vth that has entered the gate strap loss cannot be removed, and the light emission luminance varies. Therefore, it is preferable to increase the size of the storage capacitor Cs in order to reduce the bootstrap loss.

最後にタイミングＴ８に至ると制御信号ＤＳがハイレベルとなってスイッチングトランジスタＴｒ４がオフし、発光が終了すると共に当該フィールドが終わる。この後次のフィールドに移って再びＶｔｈ補正動作、移動度補正動作及び発光動作が繰り返される事になる。   Finally, when the timing T8 is reached, the control signal DS becomes high level, the switching transistor Tr4 is turned off, the light emission ends, and the field ends. Thereafter, the operation proceeds to the next field, and the Vth correction operation, the mobility correction operation, and the light emission operation are repeated again.

図６は、移動度補正期間Ｔ６−Ｔ７における画素回路２の状態を示す回路図である。図示するように、移動度補正期間Ｔ６−Ｔ７では、サンプリングトランジスタＴｒ１及びスイッチングトランジスタＴｒ４がオンしている一方、残りのスイッチングトランジスタＴｒ３がオフしている。この状態でドライブトランジスタＴｒ４のソース電位（Ｓ）はＶｓｓ０−Ｖｔｈである。このソース電位Ｓは発光素子ＥＬのアノード電位でもある。前述したようにＶｓｓ０−Ｖｔｈ＜ＶｔｈＥＬと設定しておく事で、発光素子ＥＬは逆バイアス状態におかれ、ダイオード特性ではなく単純な容量特性を示す事になる。よってドライブトランジスタＴｒｄに流れる電流Ｉｄｓは保持容量Ｃｓ及び補助容量Ｃｓｕｂと発光素子ＥＬの等価容量Ｃｏｌｅｄとの合成容量Ｃ＝Ｃｓ＋Ｃｏｌｅｄ＋Ｃｓｕｂに流れ込む事になる。換言するとドレイン電流Ｉｄｓの一部が保持容量Ｃｓに負帰還され、移動度の補正が行われる。なお図６では補助容量の図示を省略している。   FIG. 6 is a circuit diagram illustrating a state of the pixel circuit 2 in the mobility correction period T6-T7. As shown in the figure, in the mobility correction period T6-T7, the sampling transistor Tr1 and the switching transistor Tr4 are turned on, while the remaining switching transistors Tr3 are turned off. In this state, the source potential (S) of the drive transistor Tr4 is Vss0-Vth. This source potential S is also the anode potential of the light emitting element EL. As described above, by setting Vss0−Vth <VthEL, the light emitting element EL is placed in a reverse bias state and exhibits simple capacitance characteristics instead of diode characteristics. Therefore, the current Ids flowing through the drive transistor Trd flows into the combined capacitor C = Cs + Coled + Csub of the storage capacitor Cs and auxiliary capacitor Csub and the equivalent capacitor Coled of the light emitting element EL. In other words, a part of the drain current Ids is negatively fed back to the storage capacitor Cs, and the mobility is corrected. In FIG. 6, the auxiliary capacity is not shown.

図７は上述したトランジスタ特性式２をグラフ化したものであり、縦軸にＩｄｓを取り横軸にＶｓｉｇを取ってある。このグラフの下方に特性式２も合わせて示してある。図７のグラフは、画素１と画素２を比較した状態で特性カーブを描いてある。画素１のドライブトランジスタの移動度μは相対的に大きい。逆に画素２に含まれるドライブトランジスタの移動度μは相対的に小さい。この様にドライブトランジスタをポリシリコン薄膜トランジスタなどで構成した場合、画素間で移動度μがばらつく事は避けられない。例えば両画素１，２に同レベルの映像信号Ｖｓｉｇを書き込んだ場合、何ら移動度の補正を行わないと、移動度μの大きい画素１に流れる出力電流Ｉｄｓ１´は、移動度μの小さい画素２に流れる出力電流Ｉｄｓ２´に比べて大きな差が生じてしまう。この様に移動度μのばらつきに起因して出力電流Ｉｄｓの間に大きな差が生じるので、画面のユニフォーミティを損なう事になる。   FIG. 7 is a graph of the above-described transistor characteristic equation 2, in which Ids is plotted on the vertical axis and Vsig is plotted on the horizontal axis. The characteristic formula 2 is also shown below the graph. In the graph of FIG. 7, a characteristic curve is drawn in a state where the pixel 1 and the pixel 2 are compared. The mobility μ of the drive transistor of the pixel 1 is relatively large. Conversely, the mobility μ of the drive transistor included in the pixel 2 is relatively small. Thus, when the drive transistor is composed of a polysilicon thin film transistor or the like, it is inevitable that the mobility μ varies between pixels. For example, when the video signal Vsig of the same level is written in both the pixels 1 and 2, the output current Ids 1 ′ flowing in the pixel 1 having the high mobility μ is the pixel 2 having the low mobility μ unless the mobility is corrected. A large difference is generated as compared with the output current Ids2 'flowing through the current. In this way, a large difference occurs between the output currents Ids due to the variation in the mobility μ, so that the uniformity of the screen is impaired.

そこで本先行開発例は出力電流を入力電圧側に負帰還させる事で移動度のばらつきをキャンセルしている。トランジスタ特性式から明らかなように、移動度が大きいとドレイン電流Ｉｄｓが大きくなる。したがって負帰還量ΔＶは移動度が大きいほど大きくなる。図７のグラフに示すように、移動度μの大きな画素１の負帰還量ΔＶ１は移動度の小さな画素２の負帰還量ΔＶ２に比べて大きい。したがって、移動度μが大きいほど負帰還が大きくかかる事となって、ばらつきを抑制する事が可能である。図示するように、移動度μの大きな画素１でΔＶ１の補正をかけると、出力電流はＩｄｓ１´からＩｄｓ１まで大きく下降する。一方移動度μの小さな画素２の補正量ΔＶ２は小さいので、出力電流Ｉｄｓ２´はＩｄｓ２までそれ程大きく下降しない。結果的に、Ｉｄｓ１とＩｄｓ２は略等しくなり、移動度のばらつきがキャンセルされる。この移動度のばらつきのキャンセルは黒レベルから白レベルまでＶｓｉｇの全範囲で行われるので、画面のユニフォーミティは極めて高くなる。以上をまとめると、移動度の異なる画素１と２があった場合、移動度の大きい画素１の補正量ΔＶ１は移動度の小さい画素２の補正量ΔＶ２に対して小さくなる。つまり移動度が大きいほどΔＶが大きくＩｄｓの減少値は大きくなる。これにより移動度の異なる画素電流値は均一化され、移動度のばらつきを補正する事ができる。   Therefore, in this prior development example, the variation in mobility is canceled by negatively feeding back the output current to the input voltage side. As is clear from the transistor characteristic equation, the drain current Ids increases when the mobility is large. Therefore, the negative feedback amount ΔV increases as the mobility increases. As shown in the graph of FIG. 7, the negative feedback amount ΔV1 of the pixel 1 having a high mobility μ is larger than the negative feedback amount ΔV2 of the pixel 2 having a low mobility. Therefore, the larger the mobility μ is, the more negative feedback is applied, and the variation can be suppressed. As shown in the figure, when ΔV1 is corrected in the pixel 1 having a high mobility μ, the output current greatly decreases from Ids1 ′ to Ids1. On the other hand, since the correction amount ΔV2 of the pixel 2 having the low mobility μ is small, the output current Ids2 ′ does not decrease so much to Ids2. As a result, Ids1 and Ids2 are substantially equal, and the variation in mobility is cancelled. Since the cancellation of the variation in mobility is performed in the entire range of Vsig from the black level to the white level, the uniformity of the screen becomes extremely high. In summary, when there are pixels 1 and 2 having different mobility, the correction amount ΔV1 of the pixel 1 having high mobility is smaller than the correction amount ΔV2 of the pixel 2 having low mobility. That is, as the mobility increases, ΔV increases and the decrease value of Ids increases. As a result, pixel current values having different mobilities are made uniform, and variations in mobility can be corrected.

以下図８を参照して、上述した移動度補正の数値解析を行う。図８に示すように、トランジスタＴｒ１及びＴｒ４がオンした状態で、ドライブトランジスタＴｒｄのソース電位を変数Ｖに取って解析を行う。ドライブトランジスタＴｒｄのソース電位（Ｓ）をＶとすると、ドライブトランジスタＴｒｄを流れるドレイン電流Ｉｄｓは以下の式３に示す通りである。

Figure 2008203658
Hereinafter, with reference to FIG. 8, the numerical analysis of the mobility correction described above is performed. As shown in FIG. 8, the analysis is performed by taking the source potential of the drive transistor Trd as a variable V in a state where the transistors Tr1 and Tr4 are turned on. Assuming that the source potential (S) of the drive transistor Trd is V, the drain current Ids flowing through the drive transistor Trd is as shown in Equation 3 below.
Figure 2008203658

またドレイン電流Ｉｄｓと容量Ｃ（＝Ｃｓ＋Ｃｏｌｅｄ＋Ｃｓｕｂ）の関係により、以下の式４に示す様にＩｄｓ＝ｄＱ／ｄｔ＝ＣｄＶ／ｄｔが成り立つ。

Figure 2008203658
Further, Ids = dQ / dt = CdV / dt is established as shown in the following Expression 4 by the relationship between the drain current Ids and the capacitance C (= Cs + Coled + Csub).
Figure 2008203658

式４に式３を代入して両辺積分する。ここで、ソース電圧Ｖ初期状態は−Ｖｔｈであり、移動度ばらつき補正時間（Ｔ６−Ｔ７）をｔとする。この微分方程式を解くと、移動度補正時間ｔに対する画素電流が以下の数式５のように与えられる。

Figure 2008203658
Both sides are integrated by substituting Equation 3 into Equation 4. Here, the initial state of the source voltage V is -Vth, and the mobility variation correction time (T6-T7) is t. When this differential equation is solved, the pixel current with respect to the mobility correction time t is given as shown in Equation 5 below.
Figure 2008203658

図９は、式５をグラフ化した図であり、縦軸に出力電流Ｉｄｓを取り、横軸に映像信号Ｖｓｉｇを取ってある。パレメータとして移動度補正期間ｔ＝０ｕｓ、２．５ｕｓ及び５ｕｓの場合を設定している。さらに、移動度μもパラメータとして比較的大きい場合１．２μと比較的小さい場合０．８μをパラメータにとってある。ｔ＝０ｕｓとして実質的に移動度補正をかけない場合に比べ、ｔ＝２．５ｕｓでは移動度ばらつきに対する補正が十分にかかっていることがわかる。移動度補正なしではＩｄｓに４０％のばらつきがあったものが、移動度補正をかけると１０％以下に抑えられる。但しｔ＝５ｕｓとして補正期間を長くすると逆に移動度μの違いによる出力電流Ｉｄｓのばらつきが大きくなってしまう。この様に、適切な移動度補正を掛けるために、ｔは最適な値に設定する必要がある。図８に示したグラフの場合、最適値はｔ＝２．５ｕｓの近辺である。   FIG. 9 is a graph of Expression 5, in which the vertical axis represents the output current Ids and the horizontal axis represents the video signal Vsig. As the parameters, mobility correction periods t = 0 us, 2.5 us, and 5 us are set. Further, when the mobility μ is a relatively large parameter, the parameter is 1.2 μ and the relatively small mobility is 0.8 μ. It can be seen that the mobility variation is sufficiently corrected at t = 2.5 us, compared to the case where the mobility correction is not substantially applied at t = 0 us. Without mobility correction, Ids with 40% variation can be reduced to 10% or less when mobility correction is applied. However, if the correction period is lengthened with t = 5 us, the variation in the output current Ids due to the difference in mobility μ is increased. Thus, in order to apply appropriate mobility correction, it is necessary to set t to an optimal value. In the graph shown in FIG. 8, the optimum value is around t = 2.5 us.

図１０は、本発明にかかる表示装置の全体構成を示すブロック図である。本発明の表示装置は、図１に示した先行開発にかかる表示装置の問題点に対処したものであり、保持容量Ｃｓ及び補助容量Ｃｓｕｂの拡大化を図ったものである。理解を容易にするため、図１に示した先行開発にかかる表示装置と対応する部分には対応する参照番号を付してある。異なる点は、画素アレイ部１に共通配線ＣＬを形成したことである。この共通配線ＣＬは枝分かれしており、各信号線ＳＬと平行に形成されている。なお本発明と直接関係しないが、この共通配線はトランジスタＴｒを介して電源ラインＶｓｓに接続している。このトランジスタＴｒのゲートはパルスドライバ７ａによってオンオフ制御される。これらのトランジスタＴｒとパルスドライバ７ａは補正用スキャナ７の代わりに導入されたものである。画素アレイ部１から行状の補正用走査線ＡＺが除かれており、これに代えて共通配線ＣＬを利用することが出来るようになっている。   FIG. 10 is a block diagram showing the overall configuration of the display device according to the present invention. The display device of the present invention addresses the problems of the display device according to the prior development shown in FIG. 1, and is intended to expand the storage capacitor Cs and the auxiliary capacitor Csub. In order to facilitate understanding, portions corresponding to the display device according to the prior development shown in FIG. 1 are denoted by corresponding reference numerals. The difference is that the common wiring CL is formed in the pixel array section 1. The common line CL is branched and formed in parallel with each signal line SL. Although not directly related to the present invention, the common wiring is connected to the power supply line Vss through the transistor Tr. The gate of the transistor Tr is on / off controlled by a pulse driver 7a. These transistors Tr and pulse driver 7 a are introduced in place of the correction scanner 7. The row-shaped correction scanning lines AZ are removed from the pixel array unit 1, and a common line CL can be used instead.

図１１は、図１０に示した本発明にかかる表示装置に組み込まれる画素の構成を示す回路図である。理解を容易にするため１個の画素回路２のみを代表して現してある。実際には信号線ＳＬに沿って複数の画素２が列状に配されている。図示するように画素２は、少なくともサンプリングトランジスタＴｒ１と、ドライブトランジスタＴｒｄと、スイッチングトランジスタＴｒ４と、保持容量Ｃｓと、発光素子ＥＬとを含む。サンプリングトランジスタＴｒ１はその制御端（ゲート）が走査線ＷＳに接続し、その一対の電流端（ソース及びドレイン）が信号線ＳＬとドライブトランジスタＴｒｄの制御端（ゲートＧ）との間に接続している。ドライブトランジスタＴｒｄは、一対の電流端（ソース及びドレイン）の一方（ドレイン）がスイッチングトランジスタＴｒ４を介して電源ラインＶｃｃに接続し、他方（ソースＳ）が発光素子ＥＬのアノードに接続している。発光素子ＥＬのカソードは接地ラインに接続している。スイッチングトランジスタＴｒ４のゲートは走査線ＤＳに接続している。   FIG. 11 is a circuit diagram showing a configuration of a pixel incorporated in the display device according to the present invention shown in FIG. For easy understanding, only one pixel circuit 2 is shown as a representative. Actually, a plurality of pixels 2 are arranged in a column along the signal line SL. As illustrated, the pixel 2 includes at least a sampling transistor Tr1, a drive transistor Trd, a switching transistor Tr4, a storage capacitor Cs, and a light emitting element EL. The sampling transistor Tr1 has a control terminal (gate) connected to the scanning line WS, and a pair of current terminals (source and drain) connected between the signal line SL and the control terminal (gate G) of the drive transistor Trd. Yes. In the drive transistor Trd, one (drain) of a pair of current ends (source and drain) is connected to the power supply line Vcc via the switching transistor Tr4, and the other (source S) is connected to the anode of the light emitting element EL. The cathode of the light emitting element EL is connected to the ground line. The gate of the switching transistor Tr4 is connected to the scanning line DS.

サンプリングトランジスタＴｒ１は、制御信号ＷＳに応じてオンし映像信号Ｖｓｉｇをサンプリングして保持容量Ｃｓに書き込む。ドライブトランジスタＴｒｄは、保持容量Ｃｓに書き込まれた映像信号Ｖｓｉｇに応じた駆動電流Ｉｄｓを発光素子ＥＬに供給する。   The sampling transistor Tr1 is turned on according to the control signal WS, samples the video signal Vsig, and writes it in the storage capacitor Cs. The drive transistor Trd supplies a drive current Ids corresponding to the video signal Vsig written in the storage capacitor Cs to the light emitting element EL.

特徴事項として、前述したように画素アレイ部１は信号線ＳＬと平行に配した共通配線ＣＬを備えている。これに対応して画素回路２は、追加のスイッチングトランジスタＴｒ２と補助容量Ｃｓｕｂとを含んでいる。スイッチングトランジスタＴｒ２はその制御端が走査線ＷＳに接続し、一対の電流端（ソース及びドレイン）の一方がドライブトランジスタＴｒｄの他方の電流端（即ちソース）に接続し、他方が共通配線ＣＬに接続している。補助容量Ｃｓｕｂは、一方の端子が共通配線ＣＬに接続する一方、他方の端子が所定の電位に固定されている。本実施形態の場合、所定の電位は電源電位Ｖｃｃに設定されている。以上の説明から明らかなように、追加のスイッチングトランジスタＴｒ２はサンプリングトランジスタＴｒ１と同一の走査線ＷＳに接続されていることから、両トランジスタＴｒ１，Ｔｒ２はライトスキャナ４によって同時にオンオフ制御される。   As a characteristic matter, as described above, the pixel array unit 1 includes the common wiring CL arranged in parallel with the signal line SL. Corresponding to this, the pixel circuit 2 includes an additional switching transistor Tr2 and an auxiliary capacitor Csub. The switching transistor Tr2 has a control end connected to the scanning line WS, one of a pair of current ends (source and drain) connected to the other current end (ie source) of the drive transistor Trd, and the other connected to the common line CL. is doing. The auxiliary capacitor Csub has one terminal connected to the common line CL, and the other terminal fixed to a predetermined potential. In the present embodiment, the predetermined potential is set to the power supply potential Vcc. As apparent from the above description, since the additional switching transistor Tr2 is connected to the same scanning line WS as the sampling transistor Tr1, both the transistors Tr1 and Tr2 are simultaneously turned on / off by the write scanner 4.

特に本発明の要旨とは関係しないが、画素アレイ部１には一本の制御線ＡＺが配されている。また共通配線ＣＬはトランジスタＴｒ３を介して接地電位Ｖｓｓに接続している。このスイッチングトランジスタＴｒ３のゲートは制御線ＡＺに接続している。この制御線ＡＺはパルスドライバ７ａによって駆動される。   Although not particularly related to the gist of the present invention, the pixel array portion 1 is provided with one control line AZ. The common line CL is connected to the ground potential Vss through the transistor Tr3. The gate of the switching transistor Tr3 is connected to the control line AZ. This control line AZ is driven by a pulse driver 7a.

画素２は、サンプリングトランジスタＴｒ１がオンして映像信号Ｖｓｉｇを保持容量Ｃｓに書き込むとき、スイッチングトランジスタＴｒ２も同時にオンして共通配線ＣＬに接続した全ての補助容量Ｃｓｕｂを画素２の保持容量Ｃｓに接続し、以って保持容量Ｃｓに対する映像信号Ｖｓｉｇの書き込みゲインを高めている。図１１では１本の共通配線ＣＬに当該画素２の補助容量Ｃｓｕｂしか接続されていないが実際には１本の共通配線ＣＬには１列分の画素の補助容量Ｃｓｕｂが全て接続されている。したがって１列分の画素の補助容量Ｃｓｕｂを全て合体した容量分がトータルの補助容量として保持容量Ｃｓに接続される。保持容量Ｃｓに比べ補助容量Ｃｓｕｂが十分大きくなるため、入力書き込みゲインはほとんど１となり、映像信号Ｖｓｉｇがほとんどそのまま保持容量Ｃｓに書き込まれる。   In the pixel 2, when the sampling transistor Tr1 is turned on and the video signal Vsig is written to the holding capacitor Cs, the switching transistor Tr2 is also turned on at the same time and all the auxiliary capacitors Csub connected to the common line CL are connected to the holding capacitor Cs of the pixel 2. Accordingly, the writing gain of the video signal Vsig with respect to the holding capacitor Cs is increased. In FIG. 11, only the auxiliary capacitor Csub of the pixel 2 is connected to one common line CL, but in fact, all the auxiliary capacitors Csub for one column are connected to one common line CL. Therefore, the capacity obtained by combining all the auxiliary capacitors Csub of the pixels for one column is connected to the holding capacitor Cs as a total auxiliary capacitor. Since the auxiliary capacitor Csub is sufficiently larger than the holding capacitor Cs, the input write gain is almost 1, and the video signal Vsig is almost written to the holding capacitor Cs as it is.

画素２は、映像信号Ｖｓｉｇを保持容量Ｃｓに書き込む際、ドライブトランジスタＴｒｄに流れる駆動電流Ｉｄｓを所定の補正期間ｔだけ保持容量Ｃｓに負帰還し、以ってドライブトランジスタＴｒｄの移動度μに応じた補正を保持容量Ｃｓに書き込まれた映像信号Ｖｓｉｇにかける。その際スイッチングトランジスタＴｒ２は、共通配線ＣＬに接続した補助容量Ｃｓｕｂを全てドライブトランジスタＴｒｄの他方の電流端（ソースＳ）に接続し、以って補正期間ｔに余裕を持たせている。前述したように移動度補正期間ｔはＣ＝Ｃｓ＋Ｃｏｌｅｄ＋Ｃｓｕｂで決まる。本発明は個々の画素に形成されたＣｓｕｂを合体して使うことが出来るので、移動度補正期間ｔを長く出来る。この様に画素アレイ部１は、１本の共通配線ＣＬに接続した全ての補助容量Ｃｓｕｂを時分割的に１つの画素２に接続し、以って１つの画素２に形成する補助容量Ｃｓｕｂを小さくし、その分１つの画素２に形成する保持容量Ｃｓのサイズを大きくすることが出来る。   When the pixel 2 writes the video signal Vsig to the holding capacitor Cs, the pixel 2 negatively feeds back the driving current Ids flowing through the drive transistor Trd to the holding capacitor Cs for a predetermined correction period t, and thus according to the mobility μ of the drive transistor Trd. The correction is applied to the video signal Vsig written in the holding capacitor Cs. At that time, the switching transistor Tr2 connects all the auxiliary capacitances Csub connected to the common line CL to the other current terminal (source S) of the drive transistor Trd, so that the correction period t has a margin. As described above, the mobility correction period t is determined by C = Cs + Coled + Csub. In the present invention, Csubs formed in individual pixels can be combined and used, so that the mobility correction period t can be lengthened. In this way, the pixel array unit 1 connects all the auxiliary capacitors Csub connected to one common line CL to one pixel 2 in a time-division manner, so that the auxiliary capacitor Csub formed in one pixel 2 is connected. Accordingly, the size of the storage capacitor Cs formed in one pixel 2 can be increased.

画素２は、保持容量ＣｓがドライブトランジスタＴｒｄの制御端（ゲートＧ）と出力電流端（ソースＳ）との間に接続している。画素２は映像信号Ｖｓｉｇのサンプリングに先立って、ドライブトランジスタＴｒｄがカットオフするまで電流を流し、カットオフしたとき現れるドライブトランジスタＴｒｄの制御端（ゲートＧ）と電流端（ソースＳ）との間の電圧Ｖｔｈを保持容量Ｃｓに書き込み、以ってドライブトランジスタＴｒｄの閾電圧Ｖｔｈに対する補正を行っている。加えてこの画素２は、映像信号Ｖｓｉｇのサンプリングが完了したとき、サンプリングトランジスタＴｒ１をオフしてドライブトランジスタＴｒｄの制御端（ゲートＧ）を信号線ＳＬから切り離し、以ってドライブトランジスタＴｒｄの出力電流端（ソースＳ）の電位変動に追従して制御端（ゲートＧ）の電位が変動するように制御している。このブートストラップ動作により、ドライブトランジスタＴｒｄは発光素子ＥＬの特性変動に関わらず、Ｖｇｓを一定に保つことが出来且つＶｇｓに応じた駆動電流を発光素子ＥＬに供給することが出来る。これにより発光素子ＥＬに特性変動があっても基本的に発光輝度に変化は現れない。特に本発明では前述したように個々の画素２に形成される補助容量Ｃｓｕｂのサイズを縮小した分、保持容量Ｃｓを大きくとることが出来る。この保持容量ＣｓはドライブトランジスタＴｒｄのゲートＧの寄生容量に比べて十分大きく取ることが出来るのでブートストラップゲインは１に近くなる。ブートストラップロスはほとんどないため、輝度のばらつきも少なくなる。   In the pixel 2, the storage capacitor Cs is connected between the control terminal (gate G) of the drive transistor Trd and the output current terminal (source S). Prior to the sampling of the video signal Vsig, the pixel 2 passes a current until the drive transistor Trd is cut off. Between the control terminal (gate G) and the current terminal (source S) of the drive transistor Trd that appears when the pixel 2 is cut off. The voltage Vth is written to the storage capacitor Cs, and thus the threshold voltage Vth of the drive transistor Trd is corrected. In addition, when the sampling of the video signal Vsig is completed, the pixel 2 turns off the sampling transistor Tr1 and disconnects the control terminal (gate G) of the drive transistor Trd from the signal line SL, so that the output current of the drive transistor Trd Control is performed so that the potential at the control end (gate G) varies following the potential variation at the end (source S). By this bootstrap operation, the drive transistor Trd can keep Vgs constant and supply a drive current corresponding to Vgs to the light emitting element EL regardless of the characteristic variation of the light emitting element EL. Thereby, even if there is a characteristic variation in the light emitting element EL, basically no change appears in the light emission luminance. In particular, in the present invention, as described above, the storage capacitor Cs can be increased by reducing the size of the auxiliary capacitor Csub formed in each pixel 2. Since the storage capacitor Cs can be made sufficiently larger than the parasitic capacitance of the gate G of the drive transistor Trd, the bootstrap gain becomes close to 1. Since there is almost no bootstrap loss, variations in brightness are reduced.

図１２は、図１１に示した画素アレイ部の１列分に含まれる３個の画素を並べて模式的に示した回路図である。図はｎ行目に属する画素２とｎ＋１行目に属する画素２とｎ＋２行目に属する画素２を列方向に沿って表してある。ｎ行目の画素２は、主要部２ｎとスイッチングトランジスタＴｒ２と補助容量Ｃｓｕｂで構成されている。主要部２ｎはサンプリングトランジスタＴｒ１とスイッチングトランジスタＴｒ４とドライブトランジスタＴｒｄと発光素子ＥＬを含んでいる。ｎ＋１行目の画素２も同様の構成を有しており、主要部２ｎ＋１とスイッチングトランジスタＴｒ２と補助容量Ｃｓｕｂとで構成されている。ｎ＋２行目の画素２も同様であり、主要部２ｎ＋２とスイッチングトランジスタＴｒ２と補助容量Ｃｓｕｂとで構成されている。各画素２に形成された補助容量Ｃｓｕｂは全て１本の共通配線ＣＬに接続している。この共通配線ＣＬはスイッチングトランジスタＴｒ３を介して接地ラインＶｓｓに接続している。   FIG. 12 is a circuit diagram schematically showing three pixels arranged in one column of the pixel array section shown in FIG. In the figure, the pixel 2 belonging to the nth row, the pixel 2 belonging to the n + 1th row, and the pixel 2 belonging to the n + 2th row are shown along the column direction. The pixel 2 in the n-th row includes a main part 2n, a switching transistor Tr2, and an auxiliary capacitor Csub. The main part 2n includes a sampling transistor Tr1, a switching transistor Tr4, a drive transistor Trd, and a light emitting element EL. The pixel 2 in the (n + 1) th row also has the same configuration, and includes a main part 2n + 1, a switching transistor Tr2, and an auxiliary capacitor Csub. The same applies to the pixels 2 in the (n + 2) th row, which includes a main part 2n + 2, a switching transistor Tr2, and an auxiliary capacitor Csub. All the auxiliary capacitors Csub formed in each pixel 2 are connected to one common line CL. The common line CL is connected to the ground line Vss through the switching transistor Tr3.

図示するように本発明にかかる表示装置は画素の微細化に対応するため、補助容量Ｃｓｕｂを列方向に接続し、スイッチングトランジスタＴｒ２を介して個々の画素２の主要部に接続している。各画素２は１水平周期（１Ｈ）以内にＶｔｈ補正動作、信号電圧書き込み動作、移動度補正動作を行っている。これら一連の動作の間各画素の補助容量Ｃｓｕｂが接続した共通配線ＣＬにつながるスイッチングトランジスタＴｒ２をオンしておく。これにより本発明の画素回路では、図２に示した先行開発例に比べてＮ倍の補助容量Ｃｓｕｂを各動作に用いることが出来る。ここでＮは１列分の画素の個数である。ここで先行開発にかかる画素の補助容量Ｃｓｕｂを得るためには、本発明の場合各画素当たりの補助容量Ｃｓｕｂのサイズは１／Ｎにすれば良く、各画素当たりの補助容量Ｃｓｕｂが占める面積を大幅に削減することが出来る。その分のレイアウト面積を保持容量Ｃｓに回すことが出来、十分な保持容量Ｃｓのサイズが確保できる。これによりブートストラップゲインを向上することが出来る。この結果高いユニフォーミティの画質を得ることが可能である。また個々の補助容量Ｃｓｕｂを縮小した分だけ、画素の微細化に対応できる。加えて個々のＣｓｕｂが接続している共通配線ＣＬの寄生容量も等価的には補助容量Ｃｓｕｂの一部を構成するため、これを考慮すると更なる画素の微細化あるいは保持容量Ｃｓの拡大化が可能である。また先行開発例よりもＣｓ，Ｃｏｌｅｄ，Ｃｓｕｂの合計容量Ｃを増加させることで、最適移動度補正時間ｔを長くすることが出来る。これにより移動度補正時間ｔにばらつきがなくなり、スジ状のムラの発生を抑えることが可能である。同時に補助容量Ｃｓｕｂを大きく取れるので、入力ゲインも上げることが出来その分入力映像信号のダイナミックレンジを下げることが可能である。   As shown in the drawing, the display device according to the present invention is connected to the main part of each pixel 2 via the switching transistor Tr2 in order to cope with the miniaturization of the pixel, by connecting the auxiliary capacitor Csub in the column direction. Each pixel 2 performs a Vth correction operation, a signal voltage writing operation, and a mobility correction operation within one horizontal period (1H). During these series of operations, the switching transistor Tr2 connected to the common line CL connected to the auxiliary capacitor Csub of each pixel is turned on. Thereby, in the pixel circuit of the present invention, the auxiliary capacitor Csub that is N times as large as that of the prior development example shown in FIG. 2 can be used for each operation. Here, N is the number of pixels for one column. Here, in order to obtain the auxiliary capacitance Csub of the pixel related to the prior development, the size of the auxiliary capacitance Csub per pixel may be set to 1 / N in the present invention, and the area occupied by the auxiliary capacitance Csub per pixel is determined. It can be greatly reduced. The corresponding layout area can be turned to the storage capacitor Cs, and a sufficient size of the storage capacitor Cs can be secured. Thereby, the bootstrap gain can be improved. As a result, it is possible to obtain high uniformity image quality. In addition, it is possible to cope with pixel miniaturization by reducing the size of each auxiliary capacitor Csub. In addition, since the parasitic capacitance of the common wiring CL connected to each Csub equivalently constitutes a part of the auxiliary capacitance Csub, considering this, further pixel miniaturization or expansion of the holding capacitance Cs can be achieved. Is possible. Further, the optimum mobility correction time t can be lengthened by increasing the total capacity C of Cs, Coled, and Csub as compared with the prior development example. Thereby, there is no variation in the mobility correction time t, and it is possible to suppress the occurrence of streak-like unevenness. At the same time, since the auxiliary capacity Csub can be increased, the input gain can be increased, and the dynamic range of the input video signal can be lowered accordingly.

図１３は、図１２に示した画素回路の動作説明に供するタイミングチャートである。理解を容易にするため、図５に示した先行開発にかかる表示装置のタイミングチャートと対応する部分には対応する参照符号を用いてある。図１３のタイミングチャートは、特にｎ行目の画素に印加される制御信号ＷＳｎとＤＳｎを表してある。また共通配線ＣＬと接地ラインＶｓｓをつなぐ１個のトランジスタＴｒ３のゲートに印加する制御パルスＡＺも表してある。図示するようにこの制御パルスＡＺは１Ｈの周期で繰り返しパルスドライバ７ａから制御線ＡＺに出力されている。   FIG. 13 is a timing chart for explaining the operation of the pixel circuit shown in FIG. In order to facilitate understanding, corresponding reference numerals are used for portions corresponding to the timing chart of the display device according to the prior development shown in FIG. The timing chart of FIG. 13 particularly shows the control signals WSn and DSn applied to the pixels in the nth row. A control pulse AZ applied to the gate of one transistor Tr3 connecting the common line CL and the ground line Vss is also shown. As shown in the figure, the control pulse AZ is repeatedly output from the pulse driver 7a to the control line AZ with a period of 1H.

当該フィールドが始まるタイミングＴ１で制御信号ＤＳがローレベルからハイレベルに切換る。これによりトランジスタＴｒ４がオフし、ドライブトランジスタＴｒｄは電源Ｖｃｃから切り離されるので、発光が停止し非発光期間に入る。タイミングＴ１になるとサンプリングトランジスタＴ１及びスイッチングトランジスタＴｒ４はオフ状態である。   At the timing T1 when the field starts, the control signal DS is switched from the low level to the high level. As a result, the transistor Tr4 is turned off and the drive transistor Trd is disconnected from the power supply Vcc, so that the light emission stops and the non-light emission period starts. At timing T1, the sampling transistor T1 and the switching transistor Tr4 are in an off state.

続いてタイミングＴ２になると制御信号ＷＳｎがローレベルからハイレベルに切換り、サンプリングトランジスタＴｒ１とスイッチングトランジスタＴｒ２がオンする。このとき映像信号ＶｓｉｇはＶｓｓ０の電位であるので、これがオンしたサンプリングトランジスタＴｒ１を介してドライブトランジスタＴｒｄのゲートＧに書き込まれる。したがってゲート電位がＶｓｓ０となる。このタイミングＴ２では同時に制御パルスＡＺが供給されトランジスタＴｒ３がオンする。これにより共通配線ＣＬがＶｓｓに接続するので、この電位がオン状態にあるスイッチングトランジスタＴｒ２を介してドライブトランジスタＴｒｄのソースＳに書き込まれる。したがってソース電位はＶｓｓとなる。ここでＶｓｓ０−Ｖｓｓ＞Ｖｔｈを満たすようにＶｓｓ０及びＶｓｓが設定されている。Ｖｓｓ０−ＶｓｓはドライブトランジスタＴｒｄの入力電圧Ｖｇｓとなっている。ここではＶｇｓ＞Ｖｔｈとすることで、その後のＶｔｈ補正動作の準備を行っている。   Subsequently, at timing T2, the control signal WSn is switched from the low level to the high level, and the sampling transistor Tr1 and the switching transistor Tr2 are turned on. At this time, since the video signal Vsig is at the potential of Vss0, it is written to the gate G of the drive transistor Trd via the sampling transistor Tr1 which is turned on. Therefore, the gate potential is Vss0. At this timing T2, the control pulse AZ is simultaneously supplied to turn on the transistor Tr3. As a result, the common line CL is connected to Vss, and this potential is written to the source S of the drive transistor Trd via the switching transistor Tr2 in the on state. Therefore, the source potential is Vss. Here, Vss0 and Vss are set so as to satisfy Vss0−Vss> Vth. Vss0-Vss is the input voltage Vgs of the drive transistor Trd. Here, by setting Vgs> Vth, preparation for the subsequent Vth correction operation is performed.

続いてタイミングＴ３になると制御パルスＡＺが解除されて共通配線ＣＬがＶｓｓから切り離される。よってドライブトランジスタＴｒｄのソースＳはＶｓｓから切り離される。この時制御信号ＤＳｎがローレベルに切換るため、スイッチングトランジスタＴｒ４がオンする。これによりドライブトランジスタＴｒｄが電源Ｖｃｃに接続され、出力電流Ｉｄｓが流れる。これに伴い保持容量Ｃｓは充電されていき、その一端に接続されたドライブトランジスタＴｒｄのソースＳの電位が上昇していく。一方保持容量Ｃｓの他端の電位（ゲートＧの電位）はＶｓｓ０に固定されている。したがって保持容量Ｃｓの充電に伴いソースＳの電位が上昇していき、入力電圧Ｖｇｓが丁度Ｖｔｈに達したところでドライブトランジスタＴｒｄがカットオフする。ドライブトランジスタＴｒｄがカットオフすると、そのソースＳの電位はタイミングチャートに示したようにＶｓｓ０−Ｖｔｈとなる。   Subsequently, at timing T3, the control pulse AZ is released and the common line CL is disconnected from Vss. Therefore, the source S of the drive transistor Trd is disconnected from Vss. At this time, since the control signal DSn is switched to the low level, the switching transistor Tr4 is turned on. As a result, drive transistor Trd is connected to power supply Vcc, and output current Ids flows. Accordingly, the storage capacitor Cs is charged, and the potential of the source S of the drive transistor Trd connected to one end of the storage capacitor Cs increases. On the other hand, the potential at the other end of the storage capacitor Cs (the potential at the gate G) is fixed at Vss0. Accordingly, the potential of the source S rises with the charging of the storage capacitor Cs, and the drive transistor Trd is cut off when the input voltage Vgs has just reached Vth. When the drive transistor Trd is cut off, the potential of the source S becomes Vss0-Vth as shown in the timing chart.

この後タイミングＴ４で制御信号ＤＳをハイレベルに戻し、スイッチングトランジスタＴｒ４をオフすることでＶｔｈ補正動作は終了する。この補正動作により保持容量Ｃｓに閾電圧Ｖｔｈ相当の電圧が書き込まれる。   Thereafter, the control signal DS is returned to the high level at timing T4, and the switching transistor Tr4 is turned off to complete the Vth correction operation. By this correction operation, a voltage corresponding to the threshold voltage Vth is written to the storage capacitor Cs.

この様にしてタイミングＴ３−Ｔ４でＶｔｈ補正を行った後、１水平走査期間（１Ｈ）の半分が経過し、タイミングＴ５で信号線の電位がＶｓｓ０からＶｓｉｇに変化する。これにより映像信号Ｖｓｉｇが保持容量Ｃｓに書き込まれる。発光素子ＥＬの等価容量Ｃｏｌｅｄと合体した補助容量Ｃｓｕｂの和に比べて保持容量Ｃｓは十分に小さい。この結果映像信号Ｖｓｉｇのほとんど大部分が保持容量Ｃｓに書き込まれる。したがってドライブトランジスタＴｒｄのゲートＧとソースＳ間の電圧Ｖｇｓは、先に検出保持されたＶｔｈと今回サンプリングされたＶｓｉｇを加えたレベル（Ｖｓｉｇ＋Ｖｔｈ）となる。かかる映像信号Ｖｓｉｇのサンプリングは制御信号ＷＳがローレベルに戻るタイミングＴ７まで行われる。即ちタイミングＴ５−Ｔ７がサンプリング期間に相当する。   After performing Vth correction at timings T3-T4 in this way, half of one horizontal scanning period (1H) has elapsed, and at timing T5, the potential of the signal line changes from Vss0 to Vsig. As a result, the video signal Vsig is written into the storage capacitor Cs. The storage capacitor Cs is sufficiently smaller than the sum of the auxiliary capacitor Csub combined with the equivalent capacitor Coled of the light emitting element EL. As a result, most of the video signal Vsig is written in the storage capacitor Cs. Therefore, the voltage Vgs between the gate G and the source S of the drive transistor Trd becomes a level (Vsig + Vth) obtained by adding Vth previously detected and held and Vsig sampled this time. The sampling of the video signal Vsig is performed until timing T7 when the control signal WS returns to the low level. That is, the timing T5-T7 corresponds to the sampling period.

移動度μの補正はタイミングＴ６〜Ｔ７で行われる。この移動度補正期間Ｔ６−Ｔ７では、ドライブトランジスタＴｒｄのゲートＧが映像信号Ｖｓｉｇのレベルに固定された状態で、スイッチングトランジスタＴｒ４がオンし、ドライブトランジスタＴｒｄにドレイン電流Ｉｄｓが流れる。ここでＶｓｓ０−Ｖｔｈ＜Ｖｔｈｅｌと設定しておくことで、発光素子ＥＬは逆バイアス状態に置かれるため、ダイオード特性ではなく単純な容量特性を示すようになる。よってドライブトランジスタＴｒｄに流れる電流Ｉｄｓは保持容量Ｃｓと発光素子ＥＬの等価容量Ｃｏｌｅｄと合体した補助容量Ｃｓｕｂとの和となり、トータル容量Ｃ＝Ｃｓ＋Ｃｏｌｅｄ＋Ｃｓｕｂに書き込まれていく。これによりドライブトランジスタＴｒｄのソース電位は上昇していく。図１３のタイミングチャートではこの上昇分をΔＶで表してある。この上昇分ΔＶは結局保持容量Ｃｓに保持されたゲート／ソース間電圧Ｖｇｓから差し引かれることになるので、負帰還をかけたことになる。この様にドライブトランジスタＴｒｄの出力電流Ｉｄｓを同じくドライブトランジスタＴｒｄの入力電圧Ｖｇｓに負帰還することで、移動度μを補正することが可能である。なお負帰還量ΔＶは移動度補正期間Ｔ６−Ｔ７の時間幅ｔを調整することで最適化可能である。   The mobility μ is corrected at timings T6 to T7. In the mobility correction period T6-T7, the switching transistor Tr4 is turned on while the gate G of the drive transistor Trd is fixed at the level of the video signal Vsig, and the drain current Ids flows through the drive transistor Trd. Here, by setting Vss0−Vth <Vthel, the light emitting element EL is placed in a reverse bias state, and thus exhibits simple capacitance characteristics instead of diode characteristics. Therefore, the current Ids flowing through the drive transistor Trd is the sum of the storage capacitor Cs and the auxiliary capacitor Csub combined with the equivalent capacitor Coled of the light emitting element EL, and is written into the total capacitor C = Cs + Coled + Csub. As a result, the source potential of the drive transistor Trd rises. In the timing chart of FIG. 13, this increase is represented by ΔV. Since this increase ΔV is eventually subtracted from the gate / source voltage Vgs held in the holding capacitor Cs, negative feedback is applied. In this way, the mobility μ can be corrected by negatively feeding back the output current Ids of the drive transistor Trd to the input voltage Vgs of the drive transistor Trd. The negative feedback amount ΔV can be optimized by adjusting the time width t of the mobility correction period T6-T7.

タイミングＴ７では制御信号ＷＳｎがローレベルとなりサンプリングトランジスタＴｒ１がオフする。この結果ドライブトランジスタＴｒｄのゲートＧは信号線ＳＬから切り離される。映像信号Ｖｓｉｇの印加が解除されるので、ブートストラップ動作が入りドライブトランジスタＴｒｄのゲート電位は上昇可能となり、ソース電位と共に上昇していく。このブートストラップ動作の間保持容量Ｃｓに保持されたゲート／ソース間電圧Ｖｇｓは（Ｖｓｉｇ−ΔＶ＋Ｖｔｈ）の値を維持する。ソース電位の上昇に伴い発光素子ＥＬの逆バイアス状態は解消されるので、出力電流Ｉｄｓの流入により発光素子ＥＬは実際に発光を開始する。   At timing T7, the control signal WSn becomes low level and the sampling transistor Tr1 is turned off. As a result, the gate G of the drive transistor Trd is disconnected from the signal line SL. Since the application of the video signal Vsig is cancelled, a bootstrap operation is entered, and the gate potential of the drive transistor Trd can be raised and rises with the source potential. The gate / source voltage Vgs held in the holding capacitor Cs during the bootstrap operation maintains the value of (Vsig−ΔV + Vth). Since the reverse bias state of the light emitting element EL is canceled as the source potential increases, the light emitting element EL actually starts to emit light by the inflow of the output current Ids.

最後にタイミングＴ８に至ると制御信号ＤＳがハイレベルとなってスイッチングトランジスタＴｒ４がオフし、発光が終了すると共に当該フィールドが終わる。この後次のフィールドに移って再びＶｔｈ補正動作、移動度補正動作及び発光動作が繰り返されることになる。   Finally, when the timing T8 is reached, the control signal DS becomes high level, the switching transistor Tr4 is turned off, the light emission ends, and the field ends. Thereafter, the process proceeds to the next field, and the Vth correction operation, the mobility correction operation, and the light emission operation are repeated again.

本発明にかかる表示装置は、図１４に示すような薄膜デバイス構成を有する。本図は、絶縁性の基板に形成された画素の模式的な断面構造を表している。図示するように、画素は、複数の薄膜トランジタを含むトランジスター部（図では１個のＴＦＴを例示）、保持容量などの容量部及び有機ＥＬ素子などの発光部とを含む。基板の上にＴＦＴプロセスでトランジスター部や容量部が形成され、その上に有機ＥＬ素子などの発光部が積層されている。その上に接着剤を介して透明な対向基板を貼り付けてフラットパネルとしている。   The display device according to the present invention has a thin film device configuration as shown in FIG. This figure shows a schematic cross-sectional structure of a pixel formed on an insulating substrate. As shown in the figure, the pixel includes a transistor part (a single TFT is illustrated in the figure) including a plurality of thin film transistors, a capacitor part such as a storage capacitor, and a light emitting part such as an organic EL element. A transistor portion and a capacitor portion are formed on a substrate by a TFT process, and a light emitting portion such as an organic EL element is laminated thereon. A transparent counter substrate is pasted thereon via an adhesive to form a flat panel.

本発明にかかる表示装置は、図１５に示すようにフラット型のモジュール形状のものを含む。例えば絶縁性の基板上に、有機ＥＬ素子、薄膜トランジスタ、薄膜容量等からなる画素をマトリックス状に集積形成した画素アレイ部を設ける、この画素アレイ部（画素マトリックス部）を囲むように接着剤を配し、ガラス等の対向基板を貼り付けて表示モジュールとする。この透明な対向基板には必要に応じて、カラーフィルタ、保護膜、遮光膜等を設けてももよい。表示モジュールには、外部から画素アレイ部への信号等を入出力するためのコネクタとして例えばＦＰＣ（フレキシブルプリントサーキット）を設けてもよい。   The display device according to the present invention includes a flat module-shaped display as shown in FIG. For example, a pixel array unit in which pixels made up of organic EL elements, thin film transistors, thin film capacitors and the like are integrated in a matrix is provided on an insulating substrate, and an adhesive is disposed so as to surround the pixel array unit (pixel matrix unit). Then, a counter substrate such as glass is attached to form a display module. If necessary, this transparent counter substrate may be provided with a color filter, a protective film, a light shielding film, and the like. For example, an FPC (flexible printed circuit) may be provided in the display module as a connector for inputting / outputting a signal to / from the pixel array unit from the outside.

以上説明した本発明における表示装置は、フラットパネル形状を有し、様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピューター、携帯電話、ビデオカメラなど、電子機器に入力された、若しくは、電子機器内で生成した映像信号を画像若しくは映像として表示するあらゆる分野の電子機器のディスプレイに適用することが可能である。以下この様な表示装置が適用された電子機器の例を示す。   The display device according to the present invention described above has a flat panel shape and is input to an electronic device such as a digital camera, a notebook personal computer, a mobile phone, or a video camera, or an electronic device. It is possible to apply to the display of the electronic device of all fields which display the image signal produced | generated in the inside as an image or an image | video. Examples of electronic devices to which such a display device is applied are shown below.

図１６は本発明が適用されたテレビであり、フロントパネル１２、フィルターガラス１３等から構成される映像表示画面１１を含み、本発明の表示装置をその映像表示画面１１に用いることにより作製される。   FIG. 16 shows a television to which the present invention is applied, which includes a video display screen 11 including a front panel 12, a filter glass 13, and the like, and is manufactured by using the display device of the present invention for the video display screen 11. .

図１７は本発明が適用されたデジタルカメラであり、上が正面図で下が背面図である。このデジタルカメラは、撮像レンズ、フラッシュ用の発光部１５、表示部１６、コントロールスイッチ、メニュースイッチ、シャッター１９等を含み、本発明の表示装置をその表示部１６に用いることにより作製される。   FIG. 17 shows a digital camera to which the present invention is applied, in which the top is a front view and the bottom is a back view. This digital camera includes an imaging lens, a light emitting unit 15 for flash, a display unit 16, a control switch, a menu switch, a shutter 19, and the like, and is manufactured by using the display device of the present invention for the display unit 16.

図１８は本発明が適用されたノート型パーソナルコンピュータであり、本体２０には文字等を入力するとき操作されるキーボード２１を含み、本体カバーには画像を表示する表示部２２を含み、本発明の表示装置をその表示部２２に用いることにより作製される。   FIG. 18 shows a notebook personal computer to which the present invention is applied. The main body 20 includes a keyboard 21 that is operated when characters and the like are input, and the main body cover includes a display unit 22 that displays an image. This display device is used for the display portion 22.

図１９は本発明が適用された携帯端末装置であり、左が開いた状態を表し、右が閉じた状態を表している。この携帯端末装置は、上側筐体２３、下側筐体２４、連結部（ここではヒンジ部）２５、ディスプレイ２６、サブディスプレイ２７、ピクチャーライト２８、カメラ２９等を含み、本発明の表示装置をそのディスプレイ２６やサブディスプレイ２７に用いることにより作製される。   FIG. 19 shows a mobile terminal device to which the present invention is applied. The left side shows an open state and the right side shows a closed state. The portable terminal device includes an upper housing 23, a lower housing 24, a connecting portion (here, a hinge portion) 25, a display 26, a sub-display 27, a picture light 28, a camera 29, and the like, and includes the display device of the present invention. The display 26 and the sub-display 27 are used.

図２０は本発明が適用されたビデオカメラであり、本体部３０、前方を向いた側面に被写体撮影用のレンズ３４、撮影時のスタート／ストップスイッチ３５、モニター３６等を含み、本発明の表示装置をそのモニター３６に用いることにより作製される。   FIG. 20 shows a video camera to which the present invention is applied. The video camera includes a main body 30, a lens 34 for photographing a subject, a start / stop switch 35 at the time of photographing, a monitor 36, etc. on the side facing forward. It is manufactured by using the device for its monitor 36.

先行開発にかかる表示装置の全体構成を示すブロック図である。It is a block diagram which shows the whole structure of the display apparatus concerning prior development. 図１に示した表装置に含まれる画素の構成を示す回路図である。It is a circuit diagram which shows the structure of the pixel contained in the table | surface apparatus shown in FIG. 図２に示した画素回路に含まれる保持容量と補助容量のレイアウトを示す平面図である。FIG. 3 is a plan view showing a layout of storage capacitors and auxiliary capacitors included in the pixel circuit shown in FIG. 2. 先行開発にかかる表示装置の動作説明に供する模式図である。It is a schematic diagram with which it uses for description of operation | movement of the display apparatus concerning prior development. 同じく動作説明に供するタイミングチャートである。6 is a timing chart for explaining the operation. 同じく動作説明に供する模式図である。It is a schematic diagram for explaining the operation in the same manner. 同じく動作説明に供するグラフである。It is a graph similarly provided for operation | movement description. 同じく動作説明に供する模式的な回路図である。It is a typical circuit diagram similarly used for operation | movement description. 同じく動作説明に供するグラフである。It is a graph similarly provided for operation | movement description. 本発明にかかる表示装置の全体構成を示すブロック図である。1 is a block diagram showing an overall configuration of a display device according to the present invention. 図１０に示した本発明にかかる表示装置に含まれる画素の構成を示す回路図である。It is a circuit diagram which shows the structure of the pixel contained in the display apparatus concerning this invention shown in FIG. 本発明にかかる表示装置の動作説明に供する回路図である。It is a circuit diagram with which it uses for operation | movement description of the display apparatus concerning this invention. 同じく動作説明に供するタイミングチャートである。6 is a timing chart for explaining the operation. 本発明にかかる表示装置のデバイス構成を示す断面図である。It is sectional drawing which shows the device structure of the display apparatus concerning this invention. 本発明にかかる表示装置のモジュール構成を示す平面図である。It is a top view which shows the module structure of the display apparatus concerning this invention. 本発明にかかる表示装置を備えたテレビジョンセットを示す斜視図である。It is a perspective view which shows the television set provided with the display apparatus concerning this invention. 本発明にかかる表示装置を備えたデジタルスチルカメラを示す斜視図である。It is a perspective view which shows the digital still camera provided with the display apparatus concerning this invention. 本発明にかかる表示装置を備えたノート型パーソナルコンピューターを示す斜視図である。1 is a perspective view illustrating a notebook personal computer including a display device according to the present invention. 本発明にかかる表示装置を備えた携帯端末装置を示す模式図である。It is a schematic diagram which shows the portable terminal device provided with the display apparatus concerning this invention. 本発明にかかる表示装置を備えたビデオカメラを示す斜視図である。It is a perspective view which shows the video camera provided with the display apparatus concerning this invention.

符号の説明Explanation of symbols

１・・・画素アレイ部、２・・・画素回路、３・・・水平セレクタ、４・・・ライトスキャナ、５・・・ドライブスキャナ、７ａ・・・パルスドライバ、Ｔｒ１・・・サンプリングトランジスタ、Ｔｒ２・・・スイッチングトランジスタ、Ｔｒ４・・・スイッチングトランジスタ、Ｔｒｄ・・・ドライブトランジスタ、ＥＬ・・・発光素子、Ｃｓ・・・保持容量、Ｃｓｕｂ・・・補助容量 DESCRIPTION OF SYMBOLS 1 ... Pixel array part, 2 ... Pixel circuit, 3 ... Horizontal selector, 4 ... Write scanner, 5 ... Drive scanner, 7a ... Pulse driver, Tr1 ... Sampling transistor, Tr2 ... switching transistor, Tr4 ... switching transistor, Trd ... drive transistor, EL ... light emitting element, Cs ... holding capacitor, Csub ... auxiliary capacitor

Claims (7)

画素アレイ部とこれを駆動する駆動部とからなり、
前記画素アレイ部は、行状の走査線と、列状の信号線と、各走査線と各信号線とが交差する部分に配された行列状の画素とからなり、
前記駆動部は各走査線に制御信号を供給するとともに各信号線に映像信号を供給し、
各画素は、少なくともサンプリングトランジスタと、ドライブトランジスタと、保持容量と、発光素子とを含み、
前記サンプリングトランジスタはその制御端が該走査線に接続し、その一対の電流端が該信号線と該ドライブトランジスタの制御端との間に接続し、
前記ドライブトランジスタは、一対の電流端の一方が電源に接続し他方が該発光素子に接続し、
前記保持容量は該ドライブトランジスタの制御端に接続し、
前記サンプリングトランジスタは、該制御信号に応じてオンし該映像信号をサンプリングして該保持容量に書き込み、
前記ドライブトランジスタは、該保持容量に書き込まれた映像信号に応じた駆動電流を該発光素子に供給する表示装置であって、
前記画素アレイ部は、各信号線と並行に配した共通配線を有しており、
各画素は、スイッチングトランジスタと補助容量とを含んでおり、
前記スイッチングトランジスタは、その制御端が該走査線に接続し、一対の電流端の一方が該ドライブトランジスタの他方の電流端に接続し、他方が該共通配線に接続し、
前記補助容量は、一方の端子が該共通配線に接続し、他方の端子が所定の電位に固定されていることを特徴とする表示装置。 It consists of a pixel array part and a drive part that drives it,
The pixel array section is composed of row-shaped scanning lines, column-shaped signal lines, and matrix-shaped pixels arranged at portions where each scanning line and each signal line intersect,
The driving unit supplies a control signal to each scanning line and a video signal to each signal line,
Each pixel includes at least a sampling transistor, a drive transistor, a storage capacitor, and a light emitting element,
The sampling transistor has a control end connected to the scanning line, a pair of current ends connected between the signal line and the control end of the drive transistor,
The drive transistor has one of a pair of current ends connected to a power source and the other connected to the light emitting element,
The storage capacitor is connected to the control terminal of the drive transistor,
The sampling transistor is turned on in response to the control signal, samples the video signal, and writes it to the storage capacitor,
The drive transistor is a display device that supplies a drive current corresponding to a video signal written to the storage capacitor to the light emitting element,
The pixel array unit has a common wiring arranged in parallel with each signal line,
Each pixel includes a switching transistor and an auxiliary capacitor,
The switching transistor has a control end connected to the scanning line, one of a pair of current ends connected to the other current end of the drive transistor, and the other connected to the common line,
The display device, wherein the auxiliary capacitor has one terminal connected to the common wiring and the other terminal fixed to a predetermined potential. 前記画素は、該サンプリングトランジスタがオンして映像信号を該保持容量に書き込む時、該スイッチングトランジスタも同時にオンして該共通配線に接続した全ての補助容量を前記画素の保持容量に接続し、以って該保持容量に対する映像信号の書き込みゲインを高めることを特徴とする請求項１記載の表示装置。   In the pixel, when the sampling transistor is turned on and a video signal is written to the storage capacitor, the switching transistor is also turned on at the same time and all the auxiliary capacitors connected to the common wiring are connected to the storage capacitor of the pixel. 2. The display device according to claim 1, wherein a writing gain of the video signal with respect to the storage capacitor is increased. 前記画素は、該映像信号を該保持容量に書き込む際、該ドライブトランジスタに流れる駆動電流を所定の補正期間該保持容量に負帰還し、以って該ドライブトランジスタの移動度に応じた補正を該保持容量に書き込まれた映像信号にかけ、
前記スイッチングトランジスタは、共通配線に接続した補助容量を全て該ドライブトランジスタの他方の電流端に接続し、以って該補正期間に余裕を持たせることを特徴とする請求項１記載の表示装置。 When the pixel writes the video signal to the storage capacitor, the drive current flowing through the drive transistor is negatively fed back to the storage capacitor for a predetermined correction period, thereby correcting the drive transistor according to the mobility of the drive transistor. It is applied to the video signal written in the holding capacity,
The display device according to claim 1, wherein the switching transistor connects all the auxiliary capacitors connected to the common wiring to the other current terminal of the drive transistor, thereby providing a margin for the correction period. 前記画素アレイ部は、共通配線に接続した全ての補助容量を時分割的に一つの画素に接続し、以って一つの画素に形成する補助容量を小さくし、その分一つの画素に形成する保持容量を大きくしたことを特徴とする請求項１記載の表示装置。   The pixel array unit connects all auxiliary capacitors connected to the common wiring to one pixel in a time-sharing manner, thereby reducing the auxiliary capacitor formed in one pixel and forming it in one pixel accordingly. The display device according to claim 1, wherein the storage capacity is increased. 前記画素は、該保持容量が該ドライブトランジスタの制御端と電流端との間に接続しており、
該映像信号のサンプリングに先立って、該ドライブトランジスタがカットオフするまで電流を流し、カットオフした時現われるドライブトランジスタの制御端と電流端との間の電圧を該保持容量に書き込み、以って該ドライブトランジスタの閾電圧に対する補正を行うことを特徴とする請求項１記載の表示装置。 In the pixel, the storage capacitor is connected between a control terminal and a current terminal of the drive transistor,
Prior to the sampling of the video signal, a current is supplied until the drive transistor is cut off, and a voltage between the control terminal and the current terminal of the drive transistor that appears when the drive transistor is cut off is written to the storage capacitor. The display device according to claim 1, wherein correction is made for a threshold voltage of the drive transistor. 前記画素は、該保持容量が該ドライブトランジスタの制御端と電流端との間に接続しており、
該映像信号のサンプリングが完了した時、該サンプリングトランジスタをオフして該ドライブトランジスタの制御端を信号線から切り離し、以って該ドライブトランジスタの他方の電流端の電位変動に追従して制御端の電位が変動するようにしたことを特徴とする請求項１記載の表示装置。 In the pixel, the storage capacitor is connected between a control terminal and a current terminal of the drive transistor,
When the sampling of the video signal is completed, the sampling transistor is turned off to disconnect the control terminal of the drive transistor from the signal line, so that the control terminal The display device according to claim 1, wherein the potential varies. 請求項１に記載の表示装置を含む電子機器。   An electronic device comprising the display device according to claim 1.
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