JP2007149942A - Semiconductor device and manufacturing method thereof - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device including a multiple-fin FET having a function to assure the desired current drive of a multiple-fin FET in parallel with improvement in fine structure. <P>SOLUTION: The semiconductor device 100 comprises a silicon substrate 102 and a first fin FET 170 and a second fin FET 178 respectively including a first fin silicon layer 106 and a second fin silicon layer 108 formed respectively on the silicon substrate 102. The first fin silicon layer 106 is lower in height than the second fin silicon layer 108. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体装置およびその製造方法に関し、とくに、フィン型ＦＥＴを有する半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a fin-type FET and a manufacturing method thereof.

ソース・ドレイン間のリーク電流等を防ぐことを目的とした３次元構造の電界効果型トランジスタ（ＦＥＴ）の一種に、フィン型ＦＥＴ（ＦｉｎＦＥＴ）がある。フィン型ＦＥＴは、半導体基板上に薄いひれ（フィン）状に加工したシリコン層を形成し、このシリコン層をチャネルとした構成を有する。フィン状のシリコン層の両面、またはコの字状に３面をゲート絶縁膜およびゲート電極で覆うことにより、ダブルゲート構造またはトリプルゲート構造のトランジスタが構成される。これにより、トランジスタのスイッチング特性が改善されることが期待される。   One type of field effect transistor (FET) having a three-dimensional structure aimed at preventing a leakage current between a source and a drain is a fin type FET (FinFET). The fin-type FET has a structure in which a silicon layer processed into a thin fin (fin) shape is formed on a semiconductor substrate and this silicon layer is used as a channel. A double-gate or triple-gate transistor is formed by covering both surfaces of a fin-shaped silicon layer or three surfaces in a U-shape with a gate insulating film and a gate electrode. This is expected to improve the switching characteristics of the transistor.

特許文献１には、少なくとも５面チャンネル型のＦｉｎＦＥＴの構造およびその製造方法が開示されている。   Patent Document 1 discloses a structure of at least a five-plane channel type FinFET and a manufacturing method thereof.

特許文献２には、縦型ＭＯＳトランジスタにおいて、柱状部の厚さを異ならせて、閾値電圧を異ならせた構成が開示されている。
２００５−２０３７９８号公報 特開平９−８２９０号公報 Patent Document 2 discloses a configuration in which the threshold voltage is made different by changing the thickness of the columnar portion in the vertical MOS transistor.
2005-203798 Japanese Patent Laid-Open No. 9-8290

ところで、通常、半導体チップ内には、コアトランジスタが形成されるコアトランジスタ領域やＩ／Ｏ領域、アナログ領域等の複数種の素子形成領域が存在する。たとえば、一般的に、Ｉ／Ｏ領域やアナログ領域では、比較的大電流駆動が必要である。また、同じ素子形成領域内に形成されるトランジスタでも、求められる機能等に応じて異なる電流駆動能力を有する構成とする必要がある。   By the way, normally, a semiconductor chip includes a plurality of types of element formation regions such as a core transistor region in which a core transistor is formed, an I / O region, and an analog region. For example, in general, a relatively large current drive is required in the I / O region and the analog region. In addition, even transistors formed in the same element formation region need to have different current driving capabilities depending on required functions and the like.

たとえば、Ｉ／Ｏ領域やアナログ領域において、ＦＥＴの素子数を増やすことにより、大電流駆動に対応することが考えられる。しかし、このような構成とすると、トランジスタの占有面積を広げてしまい、微細化の妨げとなってしまう。また、特許文献２に記載されたように、柱状部の厚さを異ならせる構成をフィン型ＦＥＴに適用したとしても、微細化が阻害される。従来、フィン型ＦＥＴを含む半導体装置において、微細化するとともに所望の電流駆動能力を有するＦＥＴを適宜設ける効果的な構成が提案されていなかった。   For example, in the I / O region or the analog region, it is conceivable to support large current driving by increasing the number of FET elements. However, with such a configuration, the area occupied by the transistor is increased, which hinders miniaturization. Further, as described in Patent Document 2, even if a configuration in which the thickness of the columnar part is made different is applied to the fin-type FET, miniaturization is hindered. Conventionally, in a semiconductor device including a fin-type FET, there has not been proposed an effective configuration in which an FET having a desired current drive capability is appropriately provided while being miniaturized.

本発明によれば、
半導体基板と、
前記半導体基板上に形成された第１のフィン型半導体層および第２のフィン型半導体層をそれぞれ含む第１のフィン型ＦＥＴおよび第２のフィン型ＦＥＴと、
を含み、
前記第１のフィン型半導体層は、前記第２のフィン型半導体層よりも高さが低い半導体装置が提供される。 According to the present invention,
A semiconductor substrate;
A first fin-type FET and a second fin-type FET each including a first fin-type semiconductor layer and a second fin-type semiconductor layer formed on the semiconductor substrate;
Including
The first fin-type semiconductor layer is provided with a semiconductor device whose height is lower than that of the second fin-type semiconductor layer.

このような構成により、占有面積を拡大してチップ内面積を増大させることなく、ＦＥＴ毎に所望の拡散層長を任意に設定することができる。たとえば、Ｉ／Ｏ領域やアナログ領域では大電流駆動が必要である。そのため、これらの領域に設けられるＦＥＴの拡散層長は、コアトランジスタ領域に設けられるＦＥＴよりも大きくする必要があることもある。このような場合、Ｉ／Ｏ領域やアナログ領域において、ＦＥＴのフィン型半導体層のフィン高さを高くすることにより拡散層長を大きくすることができる。このようにすれば、横方向の面積を大きくすることなく、所望の電流駆動能力を有するＦＥＴを提供することができるため、占有面積の縮小された半導体装置を提供することができる。また、たとえば同一領域内に設けられるＦＥＴでも、ｐ型かｎ型かによって、必要な拡散層長が異なることもある。このような場合、ＦＥＴのフィン型半導体層の高さを異ならせることにより、拡散層長を調整することができる。なお、フィン型半導体層はフィン型シリコン層とすることができる。   With such a configuration, a desired diffusion layer length can be arbitrarily set for each FET without increasing the occupied area and increasing the area in the chip. For example, a large current drive is required in the I / O region and the analog region. Therefore, the diffusion layer length of the FET provided in these regions may need to be larger than that of the FET provided in the core transistor region. In such a case, the diffusion layer length can be increased by increasing the fin height of the fin-type semiconductor layer of the FET in the I / O region or the analog region. In this way, an FET having a desired current driving capability can be provided without increasing the lateral area, so that a semiconductor device with a reduced occupation area can be provided. For example, even in the FET provided in the same region, the required diffusion layer length may differ depending on whether it is p-type or n-type. In such a case, the diffusion layer length can be adjusted by changing the height of the fin-type semiconductor layer of the FET. Note that the fin-type semiconductor layer can be a fin-type silicon layer.

本発明によれば、
第１のフィン型半導体層を含む第１のフィン型ＦＥＴおよび第２のフィン型半導体層を含む第２のフィン型ＦＥＴを含む半導体装置の製造方法であって、
半導体基板上に形成された絶縁層上に半導体層を形成する工程と、
前記半導体層上に、第１の領域に開口部を有するとともに第２の領域を覆う第１のマスクを形成する工程と、
前記第１のマスクを用いて前記開口部に露出した前記半導体層の高さを低くする工程と、
前記シリコン層上に、前記第１の領域および前記第２の領域にそれぞれ第１のフィン型半導体層および第２のフィン型半導体層を形成するための所定形状の第２のマスクを形成する工程と、
前記第２のマスクを用いたエッチングにより、前記第１のフィン型半導体層および前記第２のフィン型半導体層を形成する工程と、
を含む半導体装置の製造方法が提供される。 According to the present invention,
A method of manufacturing a semiconductor device including a first fin-type FET including a first fin-type semiconductor layer and a second fin-type FET including a second fin-type semiconductor layer,
Forming a semiconductor layer on an insulating layer formed on a semiconductor substrate;
Forming a first mask having an opening in the first region and covering the second region on the semiconductor layer;
Reducing the height of the semiconductor layer exposed in the opening using the first mask;
Forming a second mask having a predetermined shape for forming a first fin-type semiconductor layer and a second fin-type semiconductor layer in the first region and the second region, respectively, on the silicon layer; When,
Forming the first fin-type semiconductor layer and the second fin-type semiconductor layer by etching using the second mask;
A method for manufacturing a semiconductor device is provided.

このようにすれば、フィン型半導体層のフィン高さが異なる複数のＦＥＴを簡易な工程で製造することができる。   In this way, a plurality of FETs having different fin heights in the fin-type semiconductor layer can be manufactured by a simple process.

本発明によれば、
第１のフィン型半導体層を含む第１のフィン型ＦＥＴおよび第２のフィン型半導体層を含む第２のフィン型ＦＥＴを含む半導体装置の製造方法であって、
半導体基板上に形成された絶縁層上に半導体層を形成する工程と、
前記半導体層上に、第１の領域に開口部を有するとともに第２の領域を覆う第１のレジスト膜を形成する工程と、
前記第１のレジスト膜をマスクとしたエッチングにより、前記開口部に露出した前記半導体層の高さを低くする工程と、
前記第１のレジスト膜を除去する工程と、
前記シリコン層上に、前記第１の領域および前記第２の領域にそれぞれ第１のフィン型半導体層および第２のフィン型半導体層を形成するための所定形状の第２のレジスト膜を形成する工程と、
前記第２のレジスト膜をマスクとしたエッチングにより、前記第１のフィン型半導体層および前記第２のフィン型半導体層を形成する工程と、
を含む半導体装置の製造方法が提供される。 According to the present invention,
A method of manufacturing a semiconductor device including a first fin-type FET including a first fin-type semiconductor layer and a second fin-type FET including a second fin-type semiconductor layer,
Forming a semiconductor layer on an insulating layer formed on a semiconductor substrate;
Forming a first resist film having an opening in the first region and covering the second region on the semiconductor layer;
Reducing the height of the semiconductor layer exposed in the opening by etching using the first resist film as a mask;
Removing the first resist film;
A second resist film having a predetermined shape for forming a first fin type semiconductor layer and a second fin type semiconductor layer in the first region and the second region, respectively, is formed on the silicon layer. Process,
Forming the first fin-type semiconductor layer and the second fin-type semiconductor layer by etching using the second resist film as a mask;
A method for manufacturing a semiconductor device is provided.

半導体層の高さを低くする工程において、異方性エッチングにより半導体層の高さを低くすることができる。また、第１のフィン型半導体層および第２のフィン型半導体層を形成する工程において、異方性エッチングにより第１のフィン型半導体層および第２のフィン型半導体層を形成することができる。   In the step of reducing the height of the semiconductor layer, the height of the semiconductor layer can be reduced by anisotropic etching. In the step of forming the first fin type semiconductor layer and the second fin type semiconductor layer, the first fin type semiconductor layer and the second fin type semiconductor layer can be formed by anisotropic etching.

本発明によれば、
第１のフィン型半導体層を含む第１のフィン型ＦＥＴおよび第２のフィン型半導体層を含む第２のフィン型ＦＥＴを含む半導体装置の製造方法であって、
半導体基板上に形成された第１の絶縁層上に半導体層を形成する工程と、
前記半導体層上に第２の絶縁層を形成する工程と、
前記第２の絶縁層上に、第１の領域に開口部を有するとともに第２の領域を覆う第１のレジスト膜を形成する工程と、
前記第１のレジスト膜をマスクとしたエッチングにより、前記開口部に露出した前記第２の絶縁層を選択的に除去し、前記半導体層を露出させる工程と、
前記第１のレジスト膜を除去する工程と、
前記開口部に露出した前記半導体層を熱酸化して熱酸化膜を形成する工程と、
前記熱酸化膜をエッチングにより除去する工程と、
前記第２の絶縁層を除去する工程と、
前記シリコン層上に、前記第１の領域および前記第２の領域にそれぞれ第１のフィン型半導体層および第２のフィン型半導体層を形成するための所定形状の第２のレジスト膜を形成する工程と、
前記第２のレジスト膜をマスクとしたエッチングにより、前記第１のフィン型半導体層および前記第２のフィン型半導体層を形成する工程と、
を含む半導体装置の製造方法が提供される。 According to the present invention,
A method of manufacturing a semiconductor device including a first fin-type FET including a first fin-type semiconductor layer and a second fin-type FET including a second fin-type semiconductor layer,
Forming a semiconductor layer on a first insulating layer formed on the semiconductor substrate;
Forming a second insulating layer on the semiconductor layer;
Forming a first resist film having an opening in the first region and covering the second region on the second insulating layer;
Selectively removing the second insulating layer exposed in the opening by etching using the first resist film as a mask to expose the semiconductor layer;
Removing the first resist film;
Thermally oxidizing the semiconductor layer exposed in the opening to form a thermal oxide film;
Removing the thermal oxide film by etching;
Removing the second insulating layer;
A second resist film having a predetermined shape is formed on the silicon layer to form a first fin type semiconductor layer and a second fin type semiconductor layer in the first region and the second region, respectively. Process,
Forming the first fin-type semiconductor layer and the second fin-type semiconductor layer by etching using the second resist film as a mask;
A method for manufacturing a semiconductor device is provided.

半導体層を露出させる工程において、異方性エッチングにより第２の絶縁層を選択的に除去することができる。また、熱酸化膜をエッチングにより除去する工程において、ウェットエッチングにより熱酸化膜を除去することができる。また、第１のフィン型半導体層および第２のフィン型半導体層を形成する工程において、異方性エッチングにより第１のフィン型半導体層および第２のフィン型半導体層を形成することができる。   In the step of exposing the semiconductor layer, the second insulating layer can be selectively removed by anisotropic etching. In the step of removing the thermal oxide film by etching, the thermal oxide film can be removed by wet etching. In the step of forming the first fin type semiconductor layer and the second fin type semiconductor layer, the first fin type semiconductor layer and the second fin type semiconductor layer can be formed by anisotropic etching.

本発明によれば、複数のフィン型ＦＥＴを含む半導体装置において、微細化しつつ複数のフィン型ＦＥＴを所望の電流駆動能力を有するようにすることができる。   According to the present invention, in a semiconductor device including a plurality of fin-type FETs, the plurality of fin-type FETs can have a desired current driving capability while being miniaturized.

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In all the drawings, the same reference numerals are given to the same components, and the description will be omitted as appropriate.

（第１の実施の形態）
図１は、本実施の形態における半導体装置の構成の一例を部分的に示す断面図である。
本実施の形態において、半導体装置１００は、トリプルゲート構造のフィン型ＦＥＴ（ＦｉｎＦＥＴ：フィン型電界効果型トランジスタ）を有する。 (First embodiment)
FIG. 1 is a cross-sectional view partially showing an example of the configuration of the semiconductor device in the present embodiment.
In the present embodiment, the semiconductor device 100 has a fin-type FET (FinFET: fin-type field effect transistor) having a triple gate structure.

半導体装置１００は、シリコン基板１０２と、シリコン基板１０２上に形成された絶縁層１０４と、絶縁層１０４上に形成された第１のフィン型ＦＥＴ１７０および第２のフィン型ＦＥＴ１７８とを含む。ここで、シリコン基板１０２上には、同一チップ内に、コアトランジスタ（Core Tr）領域２００とＩ／Ｏ・アナログ（analog）領域２０２とが設けられている。第１のフィン型ＦＥＴ１７０および第２のフィン型ＦＥＴ１７８は、それぞれ、コアトランジスタ領域２００およびＩ／Ｏ・アナログ領域２０２に設けられる。ここで、Ｉ／Ｏ・アナログ領域２０２は、Ｉ／Ｏ領域およびアナログ領域をまとめて模式的に示したものである。   The semiconductor device 100 includes a silicon substrate 102, an insulating layer 104 formed on the silicon substrate 102, and a first fin type FET 170 and a second fin type FET 178 formed on the insulating layer 104. Here, a core transistor (Core Tr) region 200 and an I / O / analog (analog) region 202 are provided on the silicon substrate 102 in the same chip. The first fin type FET 170 and the second fin type FET 178 are provided in the core transistor region 200 and the I / O / analog region 202, respectively. Here, the I / O / analog region 202 schematically shows the I / O region and the analog region together.

第１のフィン型ＦＥＴ１７０は、第１のフィン型シリコン層１０６と、第１のフィン型シリコン層１０６の両側面および上面の周囲３面をコの字状に覆う第１のゲート絶縁膜１１０と、第１のゲート絶縁膜１１０のさらに周囲に設けられた第１のゲート電極１１４とを含む。第２のフィン型ＦＥＴ１７８は、第２のフィン型シリコン層１０８と、第２のフィン型シリコン層１０８の両側面および上面の周囲３面をコの字状に覆う第２のゲート絶縁膜１１２と、第２のゲート絶縁膜１１２のさらに周囲に設けられた第２のゲート電極１１６とを含む。このような構成により、フィン型シリコン層の両側面および上面にそれぞれチャネルが形成されるトリプルゲート構造とすることができる。   The first fin-type FET 170 includes a first fin-type silicon layer 106, a first gate insulating film 110 that covers both sides of the first fin-type silicon layer 106 and three surfaces around the upper surface in a U-shape, And a first gate electrode 114 provided around the first gate insulating film 110. The second fin-type FET 178 includes a second fin-type silicon layer 108, a second gate insulating film 112 that covers both sides of the second fin-type silicon layer 108 and three surfaces around the upper surface in a U-shape. And a second gate electrode 116 provided around the second gate insulating film 112. With such a configuration, a triple gate structure in which channels are formed on both side surfaces and the upper surface of the fin-type silicon layer can be obtained.

本実施の形態において、第１のフィン型ＦＥＴ１７０の第１のフィン型シリコン層１０６と第２のフィン型ＦＥＴ１７８の第２のフィン型シリコン層１０８とは、異なる高さを有する。第１のフィン型シリコン層１０６の高さＢは、第２のフィン型シリコン層１０８の高さＡよりも低い。このように、第２のフィン型シリコン層１０８を第１のフィン型シリコン層１０６よりも高さが高い構成とすることにより、第２のフィン型ＦＥＴ１７８のチャネルの拡散層長を長くすることができ、電流駆動能力を高めることができる。このようにすることにより、電流駆動能力の大きいトランジスタを形成する場合でも、横方向のサイズを抑えることができ、Ｉ／Ｏ・アナログ領域２０２におけるトランジスタ専有面積の拡大を抑えることができる。   In the present embodiment, the first fin-type silicon layer 106 of the first fin-type FET 170 and the second fin-type silicon layer 108 of the second fin-type FET 178 have different heights. The height B of the first fin-type silicon layer 106 is lower than the height A of the second fin-type silicon layer 108. Thus, by setting the second fin-type silicon layer 108 to be higher than the first fin-type silicon layer 106, the channel diffusion layer length of the second fin-type FET 178 can be increased. And the current driving capability can be increased. By doing so, even when a transistor having a large current driving capability is formed, the size in the lateral direction can be suppressed, and the expansion of the area occupied by the transistor in the I / O / analog region 202 can be suppressed.

また、本実施の形態において、第１のフィン型シリコン層１０６と第２のフィン型シリコン層１０８は、異なる幅を有する。第１のフィン型シリコン層１０６の幅は、第２のフィン型シリコン層１０８の幅よりも狭い。これにより、第１のフィン型シリコン層１０６および第２のフィン型シリコン層１０８の上面においてもチャネルの拡散層長に差を生じさせることができる。他の例において、第１のフィン型シリコン層１０６と第２のフィン型シリコン層１０８とが実質的に等しい幅を有するようにすることもできる。   In the present embodiment, the first fin-type silicon layer 106 and the second fin-type silicon layer 108 have different widths. The width of the first fin-type silicon layer 106 is narrower than the width of the second fin-type silicon layer 108. As a result, a difference in channel diffusion layer length can also be produced on the top surfaces of the first fin-type silicon layer 106 and the second fin-type silicon layer 108. In another example, the first fin type silicon layer 106 and the second fin type silicon layer 108 may have substantially the same width.

絶縁層１０４は、シリコン酸化膜とすることができる。第１のゲート絶縁膜１１０および第２のゲート絶縁膜１１２は、たとえば、ＳｉＯ２、ＳｉＯＮ、またはＨｆ等を含む高誘電率（high-k）膜により構成することができる。第１のゲート絶縁膜１１０と第２のゲート絶縁膜１１２とは同じ材料により構成してもよく、異なる材料により構成してもよい。第１のゲート電極１１４および第２のゲート電極１１６は、たとえば、多結晶シリコン、またはＮｉＳｉ等のメタル材料により構成することができる。 The insulating layer 104 can be a silicon oxide film. The first gate insulating film 110 and the second gate insulating film 112 can be composed of, for example, a high dielectric constant (high-k) film containing SiO 2 , SiON, Hf, or the like. The first gate insulating film 110 and the second gate insulating film 112 may be made of the same material or different materials. The first gate electrode 114 and the second gate electrode 116 can be made of, for example, a metal material such as polycrystalline silicon or NiSi.

図２は、図１に示した半導体装置１００の上面模式図である。図１は、図２のＡ−Ａ断面図に該当する。
第１のフィン型ＦＥＴ１７０において、第１のチャネル領域１７２の両側方にそれぞれ第１のドレイン領域１７４および第１のソース領域１７６が設けられる。また、第２のフィン型ＦＥＴ１７８において、第２のチャネル領域１８０の両側方にそれぞれ第２のドレイン領域１８２および第２のソース領域１８４が設けられる。 FIG. 2 is a schematic top view of the semiconductor device 100 shown in FIG. FIG. 1 corresponds to the AA cross-sectional view of FIG.
In the first fin-type FET 170, a first drain region 174 and a first source region 176 are provided on both sides of the first channel region 172, respectively. In the second fin-type FET 178, a second drain region 182 and a second source region 184 are provided on both sides of the second channel region 180, respectively.

図３は、半導体装置１００の半導体チップの平面図である。
図３（ａ）に示した構成において、半導体チップの中央部にコアトランジスタ領域２００が設けられ、その周囲にＩ／Ｏ領域２０２ａが設けられている。また、コアトランジスタ領域２００中にアナログ領域２０２ｂが設けられている。 FIG. 3 is a plan view of the semiconductor chip of the semiconductor device 100.
In the configuration shown in FIG. 3A, a core transistor region 200 is provided at the center of the semiconductor chip, and an I / O region 202a is provided therearound. An analog region 202 b is provided in the core transistor region 200.

図３（ｂ）に示した構成において、半導体チップは、エリアＩ／Ｏを有する。半導体チップ全面にコアトランジスタ領域２００が設けられ、その中に複数のＩ／Ｏ領域２０２ａが分散配置されている。また、コアトランジスタ領域２００中にアナログ領域２０２ｂが設けられている。図１および図２は、図３に示したコアトランジスタ領域２００、Ｉ／Ｏ領域２０２ａおよびアナログ領域２０２ｂに配置されたフィン型ＦＥＴを一つずつ例示的に示した図である。   In the configuration shown in FIG. 3B, the semiconductor chip has an area I / O. A core transistor region 200 is provided on the entire surface of the semiconductor chip, and a plurality of I / O regions 202a are distributed therein. An analog region 202 b is provided in the core transistor region 200. FIG. 1 and FIG. 2 are diagrams exemplarily showing fin-type FETs arranged in the core transistor region 200, the I / O region 202a, and the analog region 202b shown in FIG.

次に、図１に示した半導体装置１００の製造手順を説明する。図４および図５は、本実施の形態における半導体装置１００の製造手順を示す工程断面図である。   Next, a manufacturing procedure of the semiconductor device 100 shown in FIG. 1 will be described. 4 and 5 are process cross-sectional views illustrating the manufacturing procedure of the semiconductor device 100 according to the present embodiment.

まず、シリコン基板１０２上に絶縁層１０４が形成された基板を準備し、絶縁層１０４上にシリコン層１５０を形成する。絶縁層１０４は、たとえばシリコン酸化膜（ＳｉＯ２）とすることができる。シリコン層１５０の膜厚は、コアトランジスタ領域２００またはＩ／Ｏ・アナログ領域２０２に形成される複数のフィン型ＦＥＴのうち、もっともシリコン層の高さが高くなるフィン型ＦＥＴのシリコン層の高さに応じて適宜設定することができる。たとえば、ここで、シリコン層１５０の膜厚は、図１に示した高さＡとすることができる。シリコン層１５０は、エピタキシャル成長により形成することができる。また、このとき、シリコン層１５０には、所定濃度ｐ型またはｎ型の不純物を導入することができる。この段階でシリコン層１５０に不純物を導入しておくことにより、第１のフィン型ＦＥＴ１７０および第２のフィン型ＦＥＴ１７８の第１のチャネル領域１７２および第２のチャネル領域１８０中の不純物濃度をそれぞれ高さ方向に均一にすることができる。これにより、第１のフィン型ＦＥＴ１７０および第２のフィン型ＦＥＴ１７８の駆動能力を所望の範囲に制御することができる。 First, a substrate in which the insulating layer 104 is formed over the silicon substrate 102 is prepared, and the silicon layer 150 is formed over the insulating layer 104. The insulating layer 104 can be, for example, a silicon oxide film (SiO 2 ). The film thickness of the silicon layer 150 is the height of the silicon layer of the fin type FET having the highest silicon layer among the plurality of fin type FETs formed in the core transistor region 200 or the I / O / analog region 202. It can be set appropriately depending on the situation. For example, the film thickness of the silicon layer 150 can be set to the height A shown in FIG. The silicon layer 150 can be formed by epitaxial growth. At this time, a p-type or n-type impurity having a predetermined concentration can be introduced into the silicon layer 150. By introducing impurities into the silicon layer 150 at this stage, the impurity concentrations in the first channel region 172 and the second channel region 180 of the first fin type FET 170 and the second fin type FET 178 are increased. It can be made uniform in the vertical direction. Thereby, the driving capability of the first fin type FET 170 and the second fin type FET 178 can be controlled within a desired range.

つづいて、シリコン層１５０上に、コアトランジスタ領域２００に開口部を有するレジスト膜１５２（第１のマスク）を形成する（図４（ａ））。次いで、レジスト膜１５２をマスクとして、異方性エッチングを行い、コアトランジスタ領域２００におけるシリコン層１５０を選択的に除去して高さを低くする（図４（ｂ））。ここで、コアトランジスタ領域２００におけるシリコン層１５０の膜厚が、図１に示した高さＢとなるようにすることができる。この後、レジスト膜１５２を除去する。   Subsequently, a resist film 152 (first mask) having an opening in the core transistor region 200 is formed on the silicon layer 150 (FIG. 4A). Next, anisotropic etching is performed using the resist film 152 as a mask, and the silicon layer 150 in the core transistor region 200 is selectively removed to reduce the height (FIG. 4B). Here, the film thickness of the silicon layer 150 in the core transistor region 200 can be set to the height B shown in FIG. Thereafter, the resist film 152 is removed.

つづいて、既知のリソグラフィ技術により、段差が設けられたシリコン層１５０を第１のフィン型シリコン層１０６および第２のフィン型シリコン層１０８の形状に形成する。まず、コアトランジスタ領域２００およびＩ／Ｏ・アナログ領域２０２において、シリコン層１５０上にそれぞれレジスト膜１５４およびレジスト膜１５６（第２のマスク）を形成する（図５（ａ））。次いで、異方性エッチングによりレジスト膜１５４およびレジスト膜１５６をマスクとしてシリコン層１５０を選択的に除去して第１のフィン型シリコン層１０６および第２のフィン型シリコン層１０８を形成する。ここで、レジスト膜１５４およびレジスト膜１５６のパターン幅は、各素子領域で必要な拡散層長に応じて適宜設定することができる。その後、レジスト膜１５４およびレジスト膜１５６を除去する（図５（ｂ））。   Subsequently, a silicon layer 150 having a step is formed in a shape of the first fin-type silicon layer 106 and the second fin-type silicon layer 108 by a known lithography technique. First, in the core transistor region 200 and the I / O / analog region 202, a resist film 154 and a resist film 156 (second mask) are formed on the silicon layer 150, respectively (FIG. 5A). Next, the silicon layer 150 is selectively removed by anisotropic etching using the resist film 154 and the resist film 156 as a mask to form the first fin-type silicon layer 106 and the second fin-type silicon layer 108. Here, the pattern widths of the resist film 154 and the resist film 156 can be appropriately set according to the diffusion layer length required in each element region. Thereafter, the resist film 154 and the resist film 156 are removed (FIG. 5B).

なお、シリコン層１５０に設けられた段差の度合いが大きい場合、段階的に複数回の露光を行うことができる。たとえば、段差の底部と高部とをそれぞれターゲットとした２回の露光を行うことができる。これにより、焦点深度の関係によらず、良好なパターニングを行うことができる。   Note that in the case where the level difference provided in the silicon layer 150 is large, exposure can be performed a plurality of times stepwise. For example, it is possible to perform two exposures with the bottom and the height of the step as targets. As a result, good patterning can be performed regardless of the depth of focus.

さらにこの後、第１のフィン型シリコン層１０６および第２のフィン型シリコン層１０８上に第１のゲート絶縁膜１１０および第２のゲート絶縁膜１１２をそれぞれ形成する。第１のゲート絶縁膜１１０および第２のゲート絶縁膜１１２は、たとえば次のように形成することができる。まず、シリコン基板１０２上全面に絶縁膜を形成する。これにより、第１のゲート絶縁膜１１０が形成される。つづいて、Ｉ／Ｏ・アナログ領域２０２に選択的に絶縁膜を形成する。これにより、Ｉ／Ｏ・アナログ領域２０２において、第１のゲート絶縁膜１１０よりも膜厚の厚い第２のゲート絶縁膜１１２を形成することができる。他の例において、第１のゲート絶縁膜１１０と第２のゲート絶縁膜１１２とは、同じ膜厚を有するようにすることもできる。   Thereafter, a first gate insulating film 110 and a second gate insulating film 112 are formed on the first fin type silicon layer 106 and the second fin type silicon layer 108, respectively. The first gate insulating film 110 and the second gate insulating film 112 can be formed as follows, for example. First, an insulating film is formed on the entire surface of the silicon substrate 102. Thereby, the first gate insulating film 110 is formed. Subsequently, an insulating film is selectively formed in the I / O / analog region 202. Accordingly, the second gate insulating film 112 having a thickness larger than that of the first gate insulating film 110 can be formed in the I / O / analog region 202. In another example, the first gate insulating film 110 and the second gate insulating film 112 may have the same thickness.

その後、第１のフィン型シリコン層１０６および第２のフィン型シリコン層１０８上の所定の領域に第１のゲート電極１１４および第２のゲート電極１１６をそれぞれ形成する。   After that, a first gate electrode 114 and a second gate electrode 116 are formed in predetermined regions on the first fin-type silicon layer 106 and the second fin-type silicon layer 108, respectively.

つづいて、第１のゲート電極１１４および第２のゲート電極１１６をそれぞれマスクとして、第１のフィン型シリコン層１０６および第２のフィン型シリコン層１０８に不純物注入を行う。これにより、第１のソース領域１７６および第１のドレイン領域１７４、ならびに第２のドレイン領域１８２および第２のソース領域１８４がそれぞれ形成される。   Subsequently, impurity implantation is performed on the first fin-type silicon layer 106 and the second fin-type silicon layer 108 using the first gate electrode 114 and the second gate electrode 116 as masks. As a result, the first source region 176 and the first drain region 174, and the second drain region 182 and the second source region 184 are formed.

なお、第１のフィン型シリコン層１０６への不純物注入および第２のフィン型シリコン層１０８への不純物注入は、それぞれ異なる工程で行うことができる。たとえば、まずＩ／Ｏ・アナログ領域２０２をレジスト膜等で覆い、コアトランジスタ領域２００の第１のフィン型シリコン層１０６に不純物注入を行う。つづいて、コアトランジスタ領域２００をレジスト膜等で覆い、Ｉ／Ｏ・アナログ領域２０２の第２のフィン型シリコン層１０８に不純物注入を行う。このとき、第１のフィン型シリコン層１０６と第２のフィン型シリコン層１０８の高さの違いを考慮して、たとえば高さが高い方の第２のフィン型シリコン層１０８においては、不純物打ち込みエネルギーを高くして、第２のフィン型シリコン層１０８の底部まで不純物が注入されるようにすることができる。このように、第１のフィン型ＦＥＴ１７０および第２のフィン型ＦＥＴ１７８のソース・ドレイン領域形成のための不純物注入を別工程で行なった場合、第１のフィン型ＦＥＴ１７０の第１のドレイン領域１７４および第１のソース領域１７６は、第２のフィン型ＦＥＴ１７８の第２のドレイン領域１８２および第２のソース領域１８４と高さ方向において異なる不純物の濃度プロファイルを有する。   The impurity implantation into the first fin-type silicon layer 106 and the impurity implantation into the second fin-type silicon layer 108 can be performed in different steps. For example, first, the I / O / analog region 202 is covered with a resist film or the like, and impurities are implanted into the first fin-type silicon layer 106 in the core transistor region 200. Subsequently, the core transistor region 200 is covered with a resist film or the like, and impurities are implanted into the second fin-type silicon layer 108 in the I / O / analog region 202. At this time, considering the difference in height between the first fin-type silicon layer 106 and the second fin-type silicon layer 108, for example, in the second fin-type silicon layer 108 having a higher height, impurity implantation is performed. The energy can be increased so that impurities are implanted to the bottom of the second fin-type silicon layer 108. As described above, when the impurity implantation for forming the source / drain regions of the first fin type FET 170 and the second fin type FET 178 is performed in a separate process, the first drain region 174 of the first fin type FET 170 and The first source region 176 has a different impurity concentration profile in the height direction from the second drain region 182 and the second source region 184 of the second fin-type FET 178.

以上により、図１に示した構成の半導体装置１００が得られる。これ以降、既知のプロセスに従い、配線形成等を行う。以上の手順により、占有面積を拡大してチップ内面積を増大させることなく、所望の電流駆動能力を有するＦＥＴが得られる。   Thus, the semiconductor device 100 having the configuration shown in FIG. 1 is obtained. Thereafter, wiring is formed according to a known process. By the above procedure, an FET having a desired current driving capability can be obtained without increasing the occupied area and increasing the area in the chip.

図６から図８は、図１に示した半導体装置１００の製造手順の他の例を示す工程断面図である。
まず、シリコン基板１０２上に絶縁層１０４が形成された基板を準備し、絶縁層１０４上にシリコン層１５０を形成する。シリコン層１５０は、図４を参照して説明したのと同様にして形成することができる。つづいて、シリコン層１５０上に第２の絶縁層１６０を形成する。 6 to 8 are process cross-sectional views illustrating another example of the manufacturing procedure of the semiconductor device 100 illustrated in FIG.
First, a substrate in which the insulating layer 104 is formed over the silicon substrate 102 is prepared, and the silicon layer 150 is formed over the insulating layer 104. The silicon layer 150 can be formed in the same manner as described with reference to FIG. Subsequently, a second insulating layer 160 is formed on the silicon layer 150.

つづいて、第２の絶縁層１６０上に、コアトランジスタ領域２００に開口部を有するレジスト膜１６２を形成する（図６（ａ））。次いで、レジスト膜１６２をマスクとして、異方性エッチングを行い、コアトランジスタ領域２００における第２の絶縁層１６０を選択的に除去してシリコン層１５０表面を露出させる。この後、レジスト膜１６２を除去する（図６（ｂ））。   Subsequently, a resist film 162 having an opening in the core transistor region 200 is formed on the second insulating layer 160 (FIG. 6A). Next, anisotropic etching is performed using the resist film 162 as a mask, and the second insulating layer 160 in the core transistor region 200 is selectively removed to expose the surface of the silicon layer 150. Thereafter, the resist film 162 is removed (FIG. 6B).

つづいて、熱酸化によりコアトランジスタ領域２００のシリコン層１５０表面を酸化して第３の絶縁層１６４を形成する（図７（ａ））。第３の絶縁層１６４は、たとえば熱酸化により形成したＳｉＯ２とすることができる。ここで、コアトランジスタ領域２００における第３の絶縁層１６４の膜厚が、図１に示した高さＡと高さＢとの高低差となるようにすることができる。また，このとき第２の絶縁層１６０は、ＮまたはＣを含む材料により構成することができる。第２の絶縁層１６０は、たとえばシリコン窒化膜（ＳｉＮ）、ＳｉＣＮ等とすることができる。第２の絶縁層１６０をＮまたはＣを含む材料により構成することにより、第３の絶縁層１６４を熱酸化で形成させるときに第２の絶縁層１６０の下への第３の絶縁層１６４の食い込み（バーズビーク）を低減することができる。これにより、コアトランジスタ領域２００とＩ／Ｏ・アナログ領域２０２の間隔を狭くすることができ，チップ内におけるトランジスタの占有面積を低減することができる。この後、ウェットエッチングにより、第３の絶縁層１６４を選択的に除去する（図７（ｂ））。つづいて、第２の絶縁層１６０を除去する。 Subsequently, the surface of the silicon layer 150 in the core transistor region 200 is oxidized by thermal oxidation to form a third insulating layer 164 (FIG. 7A). The third insulating layer 164 can be, for example, SiO 2 formed by thermal oxidation. Here, the thickness of the third insulating layer 164 in the core transistor region 200 can be a difference in height between the height A and the height B shown in FIG. At this time, the second insulating layer 160 can be made of a material containing N or C. The second insulating layer 160 can be, for example, a silicon nitride film (SiN), SiCN, or the like. By forming the second insulating layer 160 with a material containing N or C, the third insulating layer 164 below the second insulating layer 160 is formed when the third insulating layer 164 is formed by thermal oxidation. Biting in (bird's beak) can be reduced. As a result, the interval between the core transistor region 200 and the I / O / analog region 202 can be narrowed, and the area occupied by transistors in the chip can be reduced. Thereafter, the third insulating layer 164 is selectively removed by wet etching (FIG. 7B). Subsequently, the second insulating layer 160 is removed.

その後、既知のリソグラフィ技術により、段差が設けられたシリコン層１５０を第１のフィン型シリコン層１０６および第２のフィン型シリコン層１０８の形状に形成する（図８（ａ）および図８（ｂ））。これ以降の手順は、図５を参照して説明したのと同様とすることができる。   Thereafter, a silicon layer 150 having a step is formed in a shape of the first fin-type silicon layer 106 and the second fin-type silicon layer 108 by a known lithography technique (FIGS. 8A and 8B). )). The subsequent procedure can be the same as that described with reference to FIG.

以上の手順により、シリコン層１５０に制御性よく段差を設けることができる。とくに、拡散層長の短いＦＥＴにおいては、拡散層長バラツキによる特性変動を抑える必要がある。そのため、フィン型シリコン層のフィン高さをウエハ面内において厳密に制御する必要がある。図６から図８を参照して説明した手順を用いるころにより、簡便にフィン高さの面内均一性を向上させることができる。これにより、特性向上に貢献することができる。   By the above procedure, a step can be provided in the silicon layer 150 with good controllability. In particular, in the FET having a short diffusion layer length, it is necessary to suppress the characteristic variation due to the diffusion layer length variation. Therefore, it is necessary to strictly control the fin height of the fin-type silicon layer in the wafer plane. By using the procedure described with reference to FIGS. 6 to 8, the in-plane uniformity of the fin height can be easily improved. Thereby, it can contribute to a characteristic improvement.

（第２の実施の形態）
図９は、本実施の形態における半導体装置１００の構成の一例を部分的に示す断面図である。
本実施の形態において、半導体装置１００は、ダブルゲート構造のフィン型ＦＥＴを有する点で、トリプルゲート構造のフィン型ＦＥＴを有する第１の実施の形態における半導体装置１００と異なる。 (Second Embodiment)
FIG. 9 is a cross-sectional view partially showing an example of the configuration of the semiconductor device 100 according to the present embodiment.
In this embodiment, the semiconductor device 100 is different from the semiconductor device 100 in the first embodiment having a triple-gate fin-type FET in that it has a double-gate fin-type FET.

本実施の形態においても、第１の実施の形態と同じく、同一チップ内には、コアトランジスタ領域２００とＩ／Ｏ・アナログ領域２０２とが設けられる。   Also in the present embodiment, the core transistor region 200 and the I / O / analog region 202 are provided in the same chip as in the first embodiment.

コアトランジスタ領域２００に設けられた第１のフィン型ＦＥＴ１７０は、第１のフィン型シリコン層１０６の一面に設けられた第１のフロントゲート電極１１４ｄおよび第１のフィン型シリコン層１０６の一面とは反対面に設けられた第１のバックゲート電極１１４ｅを含む。また、Ｉ／Ｏ・アナログ領域２０２に設けられた第２のフィン型ＦＥＴ１７８は、第２のフィン型シリコン層１０８の一面に設けられた第２のフロントゲート電極１１６ｄおよび第２のフィン型シリコン層１０８の一面とは反対面に設けられた第２のバックゲート電極１１６ｅを含む。   The first fin-type FET 170 provided in the core transistor region 200 is different from the first front gate electrode 114d provided on one surface of the first fin-type silicon layer 106 and the one surface of the first fin-type silicon layer 106. A first back gate electrode 114e provided on the opposite surface is included. The second fin-type FET 178 provided in the I / O / analog region 202 includes a second front gate electrode 116 d and a second fin-type silicon layer provided on one surface of the second fin-type silicon layer 108. The second back gate electrode 116e is provided on the surface opposite to the one surface 108.

本実施の形態においても、第１のフィン型ＦＥＴ１７０の第１のフィン型シリコン層１０６と第２のフィン型ＦＥＴ１７８の第２のフィン型シリコン層１０８とは、異なる高さを有する。第１のフィン型シリコン層１０６の高さＢは、第２のフィン型シリコン層１０８の高さＡよりも低い。このように、第２のフィン型ＦＥＴ１７８の第２のフィン型シリコン層１０８を第１のフィン型シリコン層１０６よりも高さが高い構成とすることにより、チャネルの拡散層長を長くすることができ、大電流駆動を可能とすることができる。このようにすることにより、Ｉ／Ｏ・アナログ領域２０２におけるトランジスタ専有面積の拡大を抑えることができる。   Also in this embodiment, the first fin type silicon layer 106 of the first fin type FET 170 and the second fin type silicon layer 108 of the second fin type FET 178 have different heights. The height B of the first fin-type silicon layer 106 is lower than the height A of the second fin-type silicon layer 108. In this way, by setting the second fin-type silicon layer 108 of the second fin-type FET 178 to be higher than the first fin-type silicon layer 106, the channel diffusion layer length can be increased. Therefore, it is possible to drive a large current. By doing so, the expansion of the area occupied by the transistors in the I / O / analog region 202 can be suppressed.

また、本実施の形態においても、第１のフィン型シリコン層１０６と第２のフィン型シリコン層１０８は、異なる幅を有する。第１のフィン型シリコン層１０６の幅を制御することにより、たとえば第１のフロントゲート電極１１４ｄ側に設けられた第１のフィン型シリコン層１０６の一面のチャネルに与える第１のバックゲート電極１１４ｅの影響を制御することができる。第２のフィン型シリコン層１０８についても同様である。第１のフィン型シリコン層１０６および第２のフィン型シリコン層１０８の幅は、フロントゲート電極およびバックゲート電極が互いに及ぼす影響等を考慮して適宜設定することができる。図９では、第１のフィン型シリコン層１０６の幅は、第２のフィン型シリコン層１０８の幅よりも狭い構成を示している。しかし、たとえば第１のフィン型シリコン層１０６の幅および第２のフィン型シリコン層１０８の幅は略等しくすることもでき、第１のフィン型シリコン層１０６の幅が第２のフィン型シリコン層１０８の幅よりも広くなるように構成することもできる。   Also in this embodiment mode, the first fin-type silicon layer 106 and the second fin-type silicon layer 108 have different widths. By controlling the width of the first fin-type silicon layer 106, for example, the first back-gate electrode 114e applied to the channel on one surface of the first fin-type silicon layer 106 provided on the first front gate electrode 114d side. Can control the effects of The same applies to the second fin-type silicon layer 108. The widths of the first fin-type silicon layer 106 and the second fin-type silicon layer 108 can be appropriately set in consideration of the influence of the front gate electrode and the back gate electrode on each other. FIG. 9 shows a configuration in which the width of the first fin-type silicon layer 106 is narrower than the width of the second fin-type silicon layer 108. However, for example, the width of the first fin-type silicon layer 106 and the width of the second fin-type silicon layer 108 can be substantially equal, and the width of the first fin-type silicon layer 106 is the second fin-type silicon layer. It can also be configured to be wider than 108.

次に、本実施の形態における半導体装置１００の製造手順を説明する。本実施の形態においても、第１の実施の形態で図４および図５を参照して説明した手順、または図６から図８を参照した手順と同様の手順で半導体装置１００を製造することができる。本実施の形態において、図１に示した第１の実施の形態における半導体装置１００と同様の構造を形成した後、第１のゲート電極１１４および第２のゲート電極１１６、ならびに第１のゲート絶縁膜１１０および第２のゲート絶縁膜１１２の上面を異方性エッチングにより除去することにより、図９に示した構成の半導体装置１００を得ることができる。これ以降、既知のプロセスに従い、配線形成等を行う。   Next, a manufacturing procedure of the semiconductor device 100 in the present embodiment will be described. Also in this embodiment, the semiconductor device 100 can be manufactured by the same procedure as the procedure described with reference to FIGS. 4 and 5 in the first embodiment or the procedure with reference to FIGS. it can. In this embodiment, after forming a structure similar to that of the semiconductor device 100 in the first embodiment shown in FIG. 1, the first gate electrode 114, the second gate electrode 116, and the first gate insulation are formed. By removing the upper surfaces of the film 110 and the second gate insulating film 112 by anisotropic etching, the semiconductor device 100 having the configuration shown in FIG. 9 can be obtained. Thereafter, wiring is formed according to a known process.

なお、本実施の形態におけるダブルゲート構造のフィン型ＦＥＴにおいては、各ＦＥＴのフロントゲートおよびバックゲートには、同じ電圧が印加される構成とすることもできるが、異なる電圧が印加される構成とすることもできる。たとえば、ＦＥＴのオフ時に、バックゲートにのみ所定の電圧を印加することにより、オフリーク電流を低減するようにすることもできる。また、バックゲートに印加する電圧を制御することにより、ＦＥＴのオン時の反転層の広がりを制御することもできる。第１のフィン型シリコン層１０６および第２のフィン型シリコン層１０８の幅を制御することにより、バックゲートがフロントゲートに及ぼす影響やトランジスタの閾値電圧Ｖｔを制御することができる。   In the fin-type FET having the double gate structure in the present embodiment, the same voltage can be applied to the front gate and the back gate of each FET, but different voltages are applied. You can also For example, the off-leakage current can be reduced by applying a predetermined voltage only to the back gate when the FET is turned off. Further, by controlling the voltage applied to the back gate, the spread of the inversion layer when the FET is on can be controlled. By controlling the widths of the first fin-type silicon layer 106 and the second fin-type silicon layer 108, the influence of the back gate on the front gate and the threshold voltage Vt of the transistor can be controlled.

（第３の実施の形態）
図１０は、本実施の形態における半導体装置１００の構成の一例を部分的に示す断面図である。
本実施の形態において、コアトランジスタ領域２００には、第３のフィン型ＦＥＴ１７０ａおよび第４のフィン型ＦＥＴ１７０ｂが設けられる。コアトランジスタ領域２００に設けられた第３のフィン型ＦＥＴ１７０ａの第３のフィン型シリコン層１０６ａと第４のフィン型ＦＥＴ１７０ｂの第４のフィン型シリコン層１０６ｂとは異なる高さを有する。第３のフィン型シリコン層１０６ａおよび第４のフィン型シリコン層１０６ｂは、Ｉ／Ｏ・アナログ領域２０２に形成された第２のフィン型ＦＥＴ１７８の第２のフィン型シリコン層１０８ともそれぞれ異なる高さを有する構成とすることができる。ここで、第２のフィン型シリコン層１０８は高さＡ、第４のフィン型シリコン層１０６ｂは高さＢ、第３のフィン型シリコン層１０６ａは高さＣ（Ａ＞Ｂ＞Ｃ）を有する。 (Third embodiment)
FIG. 10 is a cross-sectional view partially showing an example of the configuration of the semiconductor device 100 in the present embodiment.
In the present embodiment, the core transistor region 200 is provided with a third fin type FET 170a and a fourth fin type FET 170b. The third fin-type silicon layer 106a of the third fin-type FET 170a provided in the core transistor region 200 and the fourth fin-type silicon layer 106b of the fourth fin-type FET 170b have different heights. The third fin type silicon layer 106 a and the fourth fin type silicon layer 106 b have different heights from the second fin type silicon layer 108 of the second fin type FET 178 formed in the I / O / analog region 202. It can be set as the structure which has these. Here, the second fin-type silicon layer 108 has a height A, the fourth fin-type silicon layer 106b has a height B, and the third fin-type silicon layer 106a has a height C (A>B> C). .

また、第３のフィン型シリコン層１０６ａと第４のフィン型シリコン層１０６ｂとは、図示したように、実質的に等しい幅を有してもよく、異なる幅を有するようにしてもよい。   Further, the third fin-type silicon layer 106a and the fourth fin-type silicon layer 106b may have substantially the same width or different widths as illustrated.

ここで、一例として、第３のフィン型ＦＥＴ１７０ａと第４のフィン型ＦＥＴ１７０ｂとは、導電型が異なるトランジスタとすることができる。たとえば、第３のフィン型ＦＥＴ１７０ａをｎ型、第４のフィン型ＦＥＴ１７０ｂをｐ型とすることができる。ｎ型のトランジスタにおいては、キャリアが電子であるため、ｐ型のトランジスタよりも拡散層幅を狭くしても、ｐ型のトランジスタと同等の駆動能力を発揮させることができる。このように、導電型に応じてフィン型シリコン層の高さを異ならせることにより、たとえばＣＭＯＳにおいて、ｎ型のトランジスタとｐ型のトランジスタとの電流駆動能力を調整することができる。   Here, as an example, the third fin-type FET 170a and the fourth fin-type FET 170b can be transistors having different conductivity types. For example, the third fin-type FET 170a can be n-type, and the fourth fin-type FET 170b can be p-type. In an n-type transistor, since carriers are electrons, even if the diffusion layer width is narrower than that of a p-type transistor, the driving ability equivalent to that of a p-type transistor can be exhibited. In this way, by varying the height of the fin-type silicon layer according to the conductivity type, for example, in CMOS, the current drive capability of an n-type transistor and a p-type transistor can be adjusted.

他の例として、同じ導電型であっても、フィン型シリコン層の高さを異ならせることにより、種々の閾値電圧や電流駆動能力の異なる複数のトランジスタを同一領域内に形成することができる。   As another example, a plurality of transistors having different threshold voltages and different current driving capabilities can be formed in the same region by changing the height of the fin-type silicon layer even if they have the same conductivity type.

図１１は、本実施の形態における半導体装置１００の他の例を示す図である。ここで、第３のフィン型ＦＥＴ１７０ａ、第４のフィン型ＦＥＴ１７０ｂおよび第２のフィン型ＦＥＴ１７８は、それぞれ、ダブルゲート構造である。   FIG. 11 is a diagram illustrating another example of the semiconductor device 100 according to the present embodiment. Here, each of the third fin-type FET 170a, the fourth fin-type FET 170b, and the second fin-type FET 178 has a double gate structure.

（第４の実施の形態）
図１２は、本実施の形態における半導体装置１００の構成の一例を部分的に示す断面図である。
本実施の形態において、Ｉ／Ｏ・アナログ領域２０２に設けられた第５のフィン型ＦＥＴ１７８ａの第５のフィン型シリコン層１０８ａと第６のフィン型ＦＥＴ１７８ｂの第６のフィン型シリコン層１０８ｂとが異なる高さを有する。第５のフィン型シリコン層１０８ａおよび第６のフィン型シリコン層１０８ｂは、コアトランジスタ領域２００に形成された第１のフィン型ＦＥＴ１７０の第１のフィン型シリコン層１０６ともそれぞれ異なる高さを有する構成とすることができる。 (Fourth embodiment)
FIG. 12 is a cross-sectional view partially showing an example of the configuration of the semiconductor device 100 in the present embodiment.
In the present embodiment, the fifth fin type silicon layer 108a of the fifth fin type FET 178a and the sixth fin type silicon layer 108b of the sixth fin type FET 178b provided in the I / O / analog region 202 are provided. Have different heights. The fifth fin-type silicon layer 108 a and the sixth fin-type silicon layer 108 b have different heights from the first fin-type silicon layer 106 of the first fin-type FET 170 formed in the core transistor region 200. It can be.

ここで、第６のフィン型シリコン層１０８ｂは高さＡ、第５のフィン型シリコン層１０８ａは高さＢ、第１のフィン型シリコン層１０６は高さＣ（Ａ＞Ｂ＞Ｃ）を有する。   Here, the sixth fin-type silicon layer 108b has a height A, the fifth fin-type silicon layer 108a has a height B, and the first fin-type silicon layer 106 has a height C (A> B> C). .

本実施の形態においても、たとえば、第５のフィン型ＦＥＴ１７８ａと第６のフィン型ＦＥＴ１７８ｂとは導電型が異なるトランジスタとすることができる。また、第５のフィン型ＦＥＴ１７８ａと第６のフィン型ＦＥＴ１７８ｂとは導電型が同じであってもよい。この場合でも、フィン型シリコン層の高さを異ならせることにより、種々の閾値電圧や電流駆動能力の異なる複数のトランジスタを同一領域内に形成することができる。   Also in this embodiment, for example, the fifth fin type FET 178a and the sixth fin type FET 178b can be transistors having different conductivity types. The fifth fin type FET 178a and the sixth fin type FET 178b may have the same conductivity type. Even in this case, by varying the height of the fin-type silicon layer, a plurality of transistors having different threshold voltages and different current driving capabilities can be formed in the same region.

図１３は、本実施の形態における半導体装置１００の他の例を示す図である。ここで、第１のフィン型ＦＥＴ１７０、第５のフィン型ＦＥＴ１７８ａおよび第６のフィン型ＦＥＴ１７８ｂは、それぞれ、ダブルゲート構造である。   FIG. 13 is a diagram illustrating another example of the semiconductor device 100 according to the present embodiment. Here, each of the first fin-type FET 170, the fifth fin-type FET 178a, and the sixth fin-type FET 178b has a double gate structure.

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。   As mentioned above, although embodiment of this invention was described with reference to drawings, these are the illustrations of this invention, Various structures other than the above are also employable.

以上の実施の形態においては、Ｉ／Ｏ領域２０２ａとアナログ領域２０２ｂとをあわせてＩ／Ｏ・アナログ領域２０２として説明したが、Ｉ／Ｏ領域２０２ａに形成されたフィン型ＦＥＴとアナログ領域２０２ｂに形成されたフィン型ＦＥＴとで、フィン型シリコン層の高さを異ならせることもできる。たとえば、アナログ領域２０２ｂに、Ｉ／Ｏ領域２０２ａに設けられたフィン型ＦＥＴよりもフィン型シリコン層の高さが低いフィン型ＦＥＴを設けた構成やその逆とすることができる。また、たとえば、アナログ領域２０２ｂまたはＩ／Ｏ領域２０２ａに、コアトランジスタ領域２００に設けられたフィン型ＦＥＴと高さが同等またはそれよりも低いフィン型シリコン層を有するフィン型ＦＥＴを設けた構成とすることもできる。   In the above embodiment, the I / O region 202a and the analog region 202b are described as the I / O / analog region 202. However, the fin-type FET formed in the I / O region 202a and the analog region 202b The height of the fin-type silicon layer can be made different from that of the formed fin-type FET. For example, the analog region 202b may have a fin type FET having a fin type silicon layer whose height is lower than that of the fin type FET provided in the I / O region 202a, or vice versa. In addition, for example, a configuration in which a fin-type FET having a fin-type silicon layer having a height equal to or lower than that of the fin-type FET provided in the core transistor region 200 is provided in the analog region 202b or the I / O region 202a. You can also

また、コアトランジスタ領域２００に第２のフィン型ＦＥＴ１７８を設け、Ｉ／Ｏ・アナログ領域２０２に第１のフィン型ＦＥＴ１７０を設けた構成とすることもできる。以上のように、どの領域にどのようなフィン型ＦＥＴを設けるかは、目的の半導体装置に必要な素子性能に応じて適宜設定することができる。各領域には、フィン型シリコン層の高さが異なる複数のフィン型ＦＥＴが混在して設けられた構成とすることもできる。   Alternatively, the second fin-type FET 178 may be provided in the core transistor region 200, and the first fin-type FET 170 may be provided in the I / O / analog region 202. As described above, which fin-type FET is provided in which region can be appropriately set according to the element performance necessary for the target semiconductor device. Each region may have a configuration in which a plurality of fin-type FETs having different fin-type silicon layers are provided in a mixed manner.

なお、複数のフィン型シリコン層の高さの差はそれぞれに求められる特性に応じて適宜設定することができるが、高さの異なる２つのフィン型シリコン層が同一領域内に設けられた場合、たとえば高さが高い方のフィン型シリコン層の高さを他方の約１．５倍程度以上とすることができる。また、高さの異なる２つのフィン型シリコン層が異なる領域にそれぞれ設けられた場合、たとえば高さが高い方のフィン型シリコン層の高さを他方の約２から３倍程度以上とすることができる。   The difference in height between the plurality of fin-type silicon layers can be appropriately set according to the characteristics required for each, but when two fin-type silicon layers having different heights are provided in the same region, For example, the height of the higher fin type silicon layer can be about 1.5 times or more of the other. When two fin-type silicon layers having different heights are provided in different regions, for example, the height of the fin-type silicon layer having the higher height may be about two to three times or more of the other. it can.

また、以上の実施の形態で説明した各種構成を適宜組み合わせることができる。たとえば、同一チップ内に、ダブルゲート構造のトランジスタとトリプル構造のトランジスタとを混在して形成することもできる。   In addition, the various configurations described in the above embodiments can be combined as appropriate. For example, a double gate transistor and a triple transistor can be mixed in the same chip.

本発明の実施の形態における半導体装置の構成の一例を部分的に示す断面図である。It is sectional drawing which shows partially an example of a structure of the semiconductor device in embodiment of this invention. 図１に示した半導体装置の上面模式図である。FIG. 2 is a schematic top view of the semiconductor device shown in FIG. 1. 本発明の実施の形態における半導体装置の半導体チップの平面図である。It is a top view of the semiconductor chip of the semiconductor device in an embodiment of the invention. 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。It is process sectional drawing which shows the manufacturing procedure of the semiconductor device in embodiment of this invention. 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。It is process sectional drawing which shows the manufacturing procedure of the semiconductor device in embodiment of this invention. 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。It is process sectional drawing which shows the manufacturing procedure of the semiconductor device in embodiment of this invention. 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。It is process sectional drawing which shows the manufacturing procedure of the semiconductor device in embodiment of this invention. 本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。It is process sectional drawing which shows the manufacturing procedure of the semiconductor device in embodiment of this invention. 本発明の実施の形態における半導体装置の構成の一例を部分的に示す断面図である。It is sectional drawing which shows partially an example of a structure of the semiconductor device in embodiment of this invention. 本発明の実施の形態における半導体装置の構成の一例を部分的に示す断面図である。It is sectional drawing which shows partially an example of a structure of the semiconductor device in embodiment of this invention. 本発明の実施の形態における半導体装置の構成の他の例を部分的に示す断面図である。It is sectional drawing which shows partially the other example of the structure of the semiconductor device in embodiment of this invention. 本発明の実施の形態における半導体装置の構成の一例を部分的に示す断面図である。It is sectional drawing which shows partially an example of a structure of the semiconductor device in embodiment of this invention. 本発明の実施の形態における半導体装置の構成の他の例を部分的に示す断面図である。It is sectional drawing which shows partially the other example of the structure of the semiconductor device in embodiment of this invention.

符号の説明Explanation of symbols

１００ 半導体装置
１０２ シリコン基板
１０４ 絶縁層
１０６ 第１のフィン型シリコン層
１０６ａ 第３のフィン型シリコン層
１０６ｂ 第４のフィン型シリコン層
１０８ 第２のフィン型シリコン層
１０８ａ 第５のフィン型シリコン層
１０８ｂ 第６のフィン型シリコン層
１１０ 第１のゲート絶縁膜
１１０ａ 第３のゲート絶縁膜
１１０ｂ 第４のゲート絶縁膜
１１２ 第２のゲート絶縁膜
１１２ａ 第５のゲート絶縁膜
１１２ｂ 第６のゲート絶縁膜
１１４ 第１のゲート電極
１１４ａ 第３のゲート電極
１１４ｂ 第４のゲート電極
１１４ｄ 第１のフロントゲート電極
１１４ｅ 第１のバックゲート電極
１１６ 第２のゲート絶縁膜
１１６ａ 第５のゲート電極
１１６ｂ 第６のゲート電極
１１６ｄ 第２のフロントゲート電極
１１６ｅ 第２のバックゲート電極
１５０ シリコン層
１５２ レジスト膜
１５４ レジスト膜
１５６ レジスト膜
１６０ 第２の絶縁層
１６２ レジスト膜
１６４ 第３の絶縁層
１７０ 第１のフィン型ＦＥＴ
１７０ａ 第３のフィン型ＦＥＴ
１７０ｂ 第４のフィン型ＦＥＴ
１７２ 第１のチャネル領域
１７４ 第１のドレイン領域
１７６ 第１のソース領域
１７８ 第２のフィン型ＦＥＴ
１７８ａ 第５のフィン型ＦＥＴ
１７８ｂ 第６のフィン型ＦＥＴ
１８０ 第２のチャネル領域
１８２ 第２のドレイン領域
１８４ 第２のソース領域
２００ コアトランジスタ領域
２０２ Ｉ／Ｏ・アナログ領域
２０２ａ Ｉ／Ｏ領域
２０２ｂ アナログ領域
100 Semiconductor device 102 Silicon substrate 104 Insulating layer 106 First fin-type silicon layer 106a Third fin-type silicon layer 106b Fourth fin-type silicon layer 108 Second fin-type silicon layer 108a Fifth fin-type silicon layer 108b 6th fin-type silicon layer 110 1st gate insulating film 110a 3rd gate insulating film 110b 4th gate insulating film 112 2nd gate insulating film 112a 5th gate insulating film 112b 6th gate insulating film 114 1st gate electrode 114a 3rd gate electrode 114b 4th gate electrode 114d 1st front gate electrode 114e 1st back gate electrode 116 2nd gate insulating film 116a 5th gate electrode 116b 6th gate electrode 116d Second front gate electrode 116e Second back gate electrode Electrode 150 Silicon layer 152 Resist film 154 Resist film 156 Resist film 160 Second insulating layer 162 Resist film 164 Third insulating layer 170 First fin-type FET
170a Third fin type FET
170b Fourth fin type FET
172 First channel region 174 First drain region 176 First source region 178 Second fin-type FET
178a fifth fin-type FET
178b Sixth fin-type FET
180 Second channel region 182 Second drain region 184 Second source region 200 Core transistor region 202 I / O / analog region 202a I / O region 202b Analog region

Claims (14)

半導体基板と、
前記半導体基板上に形成された第１のフィン型半導体層および第２のフィン型半導体層をそれぞれ含む第１のフィン型ＦＥＴおよび第２のフィン型ＦＥＴと、
を含み、
前記第１のフィン型半導体層は、前記第２のフィン型半導体層よりも高さが低い半導体装置。 A semiconductor substrate;
A first fin-type FET and a second fin-type FET each including a first fin-type semiconductor layer and a second fin-type semiconductor layer formed on the semiconductor substrate;
Including
The first fin type semiconductor layer is a semiconductor device having a height lower than that of the second fin type semiconductor layer. 請求項１に記載の半導体装置において、
前記第１のフィン型半導体層および前記第２のフィン型半導体層は、異なる幅を有する半導体装置。 The semiconductor device according to claim 1,
The first fin-type semiconductor layer and the second fin-type semiconductor layer are semiconductor devices having different widths. 請求項１または２に記載の半導体装置において、
前記第１のフィン型半導体層は、前記第２のフィン型半導体層よりも幅が狭い半導体装置。 The semiconductor device according to claim 1 or 2,
The first fin-type semiconductor layer is a semiconductor device having a narrower width than the second fin-type semiconductor layer. 請求項１に記載の半導体装置において、
前記第１のフィン型半導体層および前記第２のフィン型半導体層は、幅が実質的に等しい半導体装置。 The semiconductor device according to claim 1,
The first fin-type semiconductor layer and the second fin-type semiconductor layer are semiconductor devices having substantially the same width. 請求項１から４いずれかに記載の半導体装置において、
前記第１のフィン型半導体層および前記第２のフィン型半導体層は、それぞれ、ソース領域およびドレイン領域を含み、
前記第１のフィン型半導体層の前記ソース領域およびドレイン領域は、前記第２のフィン型半導体層の前記ソース領域およびドレイン領域と高さ方向において異なる不純物の濃度プロファイルを有する半導体装置。 The semiconductor device according to claim 1,
The first fin type semiconductor layer and the second fin type semiconductor layer each include a source region and a drain region,
The semiconductor device wherein the source region and the drain region of the first fin type semiconductor layer have different impurity concentration profiles in the height direction from the source region and the drain region of the second fin type semiconductor layer. 請求項１から５いずれかに記載の半導体装置において、
前記第１のフィン型ＦＥＴはｎ型ＦＥＴで、前記第２のフィン型ＦＥＴはｐ型ＦＥＴである半導体装置。 The semiconductor device according to claim 1,
The semiconductor device in which the first fin-type FET is an n-type FET and the second fin-type FET is a p-type FET. 請求項１から６いずれかに記載の半導体装置において、
前記半導体基板上には、コアトランジスタが形成される第１の領域およびＩ／Ｏ領域またはアナログ領域である第２の領域が設けられ、
前記第１のフィン型ＦＥＴは前記第１の領域に設けられ、前記第２のフィン型ＦＥＴは前記第２の領域に設けられた半導体装置。 The semiconductor device according to claim 1,
On the semiconductor substrate, a first region where a core transistor is formed and a second region which is an I / O region or an analog region are provided,
The semiconductor device in which the first fin-type FET is provided in the first region, and the second fin-type FET is provided in the second region. 請求項１から６いずれかに記載の半導体装置において、
前記半導体基板上には、コアトランジスタが形成される第１の領域およびＩ／Ｏ領域またはアナログ領域である第２の領域が設けられ、
前記第１のフィン型ＦＥＴおよび前記第２のフィン型ＦＥＴは、前記第１の領域または前記第２の領域のいずれか一方に設けられた半導体装置。 The semiconductor device according to claim 1,
On the semiconductor substrate, a first region where a core transistor is formed and a second region which is an I / O region or an analog region are provided,
The first fin-type FET and the second fin-type FET are semiconductor devices provided in either the first region or the second region. 請求項８に記載の半導体装置において、
前記半導体基板上に形成された第３のフィン型半導体層を含み、前記第１の領域または前記第２の領域のいずれか他方に設けられた第３のフィン型ＦＥＴをさらに含み、
前記第３のフィン型半導体層は、前記第１のフィン型半導体層および前記第２のフィン型半導体層と異なる高さを有する半導体装置。 The semiconductor device according to claim 8,
Including a third fin-type semiconductor layer formed on the semiconductor substrate, further including a third fin-type FET provided in the other of the first region or the second region,
The third fin type semiconductor layer is a semiconductor device having a height different from that of the first fin type semiconductor layer and the second fin type semiconductor layer. 請求項９に記載の半導体装置において、
前記第３のフィン型半導体層は、前記第１のフィン型半導体層および前記第２のフィン型半導体層と異なる幅を有する半導体装置。 The semiconductor device according to claim 9.
The third fin type semiconductor layer is a semiconductor device having a width different from that of the first fin type semiconductor layer and the second fin type semiconductor layer. 第１のフィン型半導体層を含む第１のフィン型ＦＥＴおよび第２のフィン型半導体層を含む第２のフィン型ＦＥＴを含む半導体装置の製造方法であって、
半導体基板上に形成された絶縁層上に半導体層を形成する工程と、
前記半導体層上に、第１の領域に開口部を有するとともに第２の領域を覆う第１のマスクを形成する工程と、
前記第１のマスクを用いて前記開口部に露出した前記半導体層の高さを低くする工程と、
前記シリコン層上に、前記第１の領域および前記第２の領域にそれぞれ第１のフィン型半導体層および第２のフィン型半導体層を形成するための所定形状の第２のマスクを形成する工程と、
前記第２のマスクを用いたエッチングにより、前記第１のフィン型半導体層および前記第２のフィン型半導体層を形成する工程と、
を含む半導体装置の製造方法。 A method of manufacturing a semiconductor device including a first fin-type FET including a first fin-type semiconductor layer and a second fin-type FET including a second fin-type semiconductor layer,
Forming a semiconductor layer on an insulating layer formed on a semiconductor substrate;
Forming a first mask having an opening in the first region and covering the second region on the semiconductor layer;
Reducing the height of the semiconductor layer exposed in the opening using the first mask;
Forming a second mask having a predetermined shape for forming a first fin-type semiconductor layer and a second fin-type semiconductor layer in the first region and the second region, respectively, on the silicon layer; When,
Forming the first fin-type semiconductor layer and the second fin-type semiconductor layer by etching using the second mask;
A method of manufacturing a semiconductor device including: 請求項１１に記載の半導体装置の製造方法であって、
前記第１のマスクを形成する工程は、前記半導体層上に、第１の領域に開口部を有するとともに第２の領域を覆う第１のレジスト膜を形成する工程を含み、
前記半導体層の高さを低くする工程は、前記第１のレジスト膜をマスクとしたエッチングにより、前記開口部に露出した前記半導体層の高さを低くする工程と、前記第１のレジスト膜を除去する工程と、を含み、
前記第２のマスクを形成する工程は、前記所定形状の第２のレジスト膜を形成する工程を含む半導体装置の製造方法。 A method for manufacturing a semiconductor device according to claim 11, comprising:
The step of forming the first mask includes a step of forming a first resist film having an opening in the first region and covering the second region on the semiconductor layer,
The step of reducing the height of the semiconductor layer includes the step of reducing the height of the semiconductor layer exposed in the opening by etching using the first resist film as a mask, and the step of reducing the height of the first resist film. Removing, and
The method of manufacturing a semiconductor device, wherein the step of forming the second mask includes a step of forming the second resist film having the predetermined shape. 請求項１１に記載の半導体装置の製造方法であって、
前記第１のマスクを形成する工程の前に、前記絶縁層上に第２の絶縁層を形成する工程をさらに含み、
前記第１のマスクを形成する工程は、前記第２の絶縁層上に前記第１の領域に開口部を有するとともに前記第２の領域を覆う第１のレジスト膜を形成する工程を含み、
前記半導体層の高さを低くする工程は、前記第１のレジスト膜を前記第１のマスクとした異方性エッチングにより、前記開口部に露出した前記第２の絶縁層を選択的に除去して前記半導体層を選択的に露出させる工程と、前記第１のレジスト膜を除去する工程と、前記開口部に露出した前記半導体層を熱酸化して熱酸化膜を形成する工程と、前記熱酸化膜をウェットエッチングにより除去する工程と、前記第２の絶縁層を除去する工程と、を含み、
前記第２のマスクを形成する工程は、前記所定形状の第２のレジスト膜を形成する工程を含む半導体装置の製造方法。 A method for manufacturing a semiconductor device according to claim 11, comprising:
Before the step of forming the first mask, further comprising the step of forming a second insulating layer on the insulating layer;
The step of forming the first mask includes a step of forming a first resist film having an opening in the first region and covering the second region on the second insulating layer,
In the step of reducing the height of the semiconductor layer, the second insulating layer exposed in the opening is selectively removed by anisotropic etching using the first resist film as the first mask. Selectively exposing the semiconductor layer; removing the first resist film; thermally oxidizing the semiconductor layer exposed in the opening to form a thermal oxide film; A step of removing the oxide film by wet etching, and a step of removing the second insulating layer,
The method of manufacturing a semiconductor device, wherein the step of forming the second mask includes a step of forming the second resist film having the predetermined shape. 請求項１３に記載の半導体装置の製造方法において、
前記第２の絶縁層がＮまたはＣを含む半導体装置の製造方法。
In the manufacturing method of the semiconductor device according to claim 13,
A method for manufacturing a semiconductor device, wherein the second insulating layer contains N or C.
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