JP2007142864A - テーブル装置、可変長符号化／復号装置、可変長符号化装置及び可変長復号装置 - Google Patents

Abstract

【課題】様々な国際標準方式に対応することができ、小型化かつ低消費電力化が可能な可変長符号化／復号装置を実現するテーブル装置を提供する。
【解決手段】符号化又は復号する入力データを比較対象値のビット長に対応するビット数単位で比較対象値と比較する比較器３９と、コンフィグレーションデータ３１を保持する出力値レジスタ群４０とを備え、比較結果に応じてレジスタの保持内容を出力する複数のセルＰＥ０〜ＰＥ２９と、セルからの出力値の論理和を演算する論理和回路３６と、比較器３９に比較動作を行わせるセル及びレジスタの指定を制御することにより、論理和回路３６の出力として入力データに対応する符号化又は復号の出力値を得るテーブル制御部３８とを備える。
【選択図】図２

Description

この発明は、可変符号化又は可変長復号テーブルデータを備えたテーブル装置、これを用いた可変長符号化／復号装置、可変長符号化装置及び可変長復号装置に関するものである。

動画像の可変長符号化又は可変長復号の方法は用途なども考慮して各種改良が加えられ、国際標準符号化方式としてＨ．２６１，Ｈ．２６３やＭＰＥＧ１、ＭＰＥＧ２、ＭＰＥＧ４など多数の方式が存在する。従来の可変長符号化／復号装置では、各種符号化方式に対応したテーブルデータとして、ゼロラン数とレベル値との組み合わせデータに応じたアドレス上にその組み合わせデータに応じた可変長符号化コードとその可変長符号化コードの符号長をテーブルメモリに記憶することにより、独自の可変長符号化又は復号に固執することなく、国際標準方式を含む様々な可変長符号化／復号に対応していた。また、可変長符号化装置と可変長復号装置とでは異なる回路構成を持ち、可変長符号化と可変長復号の両機能を備えた可変長符号化／復号装置では、前述したようなテーブルデータをテーブルメモリから取り出すために、入力データをテーブルメモリアドレスに変換することを特徴としていた（例えば、特許文献１参照）。

例えば、非特許文献１に開示される従来の可変長符号化／復号装置は、動的再構成可能な可変長符号化／復号テーブル部を備え、符号化時と復号時とに使用される構成要素を一部の構成を除いて共通化している。また、動的再構成可能な可変長符号化／復号テーブル部は、動的再構成可能なセルエレメントから構成されており、可変長符号化／復号コードテーブルを探索木と解釈し、細かく区切ったテーブルデータを各動的再構成可能なセルエレメントに割り当てている。この動的再構成可能なセルエレメントは、探索木の分岐構造を実現する接続用エレメントとノードを実現する機能エレメントから構成され、各セルには、探索木を実現するためのコンフィグレーションデータを書き込む、接続情報レジスタ群、ビット選択レジスタ群、比較対象レジスタ群、出力値レジスタ群が存在していた。

特開２００１−３０８７１５号公報 江井、黒田、小野、遠山、峯岸、深山、吉本、"動的再構成可能なマルチスタンダードＨＤＴＶコーデック向け可変長符復号テーブル"、信学技報、ＣＰＳＹ２００４−３８、２００４年１２月

特許文献１に代表される従来の可変長符号化装置及び可変長復号装置は、符号化と復号で回路構成が異なるため、符号化回路と復号回路をそれぞれ別個に設ける必要があった。また、可変長符号化データと、その符号長を記憶するテーブルをメモリに実装しているため、メモリのビット幅を最長の可変長符号化データに合わせる必要があり、短い符号長の可変長符号化データにおいては無駄なメモリ領域が生じる。さらに、テーブルメモリから可変長符号化データ又は可変長復号データを取り出すために、アドレス生成部あるいはプロセッサを用いてテーブルメモリアドレスを生成する必要があり、アドレス生成のためのサイクル数が必要である。

これに対し、非特許文献１に開示される従来の可変長符号化／復号装置は、符号化時と復号時とで構成要素を共通化することにより、上述したように符号化回路と復号回路とをそれぞれ別個に設けなければならない構成上の制限を解消し、動的再構成可能な可変長符号化／復号テーブル部において可変長符号化／復号コードテーブルを探索木と解釈し、細かく区切ったテーブルデータを各動的再構成可能なセルエレメントに割り当てることによって無駄なメモリ領域の発生とアドレス生成のためのサイクル数が必要となる不具合とを解消している。

しかしながら、非特許文献１に開示される従来の可変長符号化／復号装置では、テーブル部を構成する複数の動的再構成可能なセルエレメントが、複数のレジスタを持つ接続情報レジスタ群と、複数のレジスタを持つビット選択レジスタ群と、複数のレジスタを持つ比較対象レジスタ群と、複数のレジスタを持つ出力値レジスタ群をそれぞれ備えており、各種レジスタ群の複数のレジスタに対応するコンフィグレーションデータを書き込む処理に時間がかかるという課題があった。

この発明は、上記のような課題を解決するためになされたもので、様々な国際標準方式に対応することができ、小型化、かつ低消費電力化を可能にする可変長符号化／復号装置を実現する動的再構成技術を用いたテーブル装置を得ることを目的とする。また、この発明は、コンフィグレーションデータの書き込み処理を短縮することにより処理の高速化を図ることができるテーブル装置を得ることを目的とする。さらに、この発明は、上述したテーブル装置を用いた可変長符号化／復号装置、可変長符号化装置及び可変長復号装置を得ることを目的とする。

この発明に係るテーブル装置は、符号化又は復号する入力データを比較対象値のビット長に対応するビット数単位で読み込んで、比較対象値と比較する比較器と、比較対象値に対応する符号化又は復号の出力値を含むテーブル構成データを保持する複数のレジスタを有する出力値レジスタ群とをそれぞれ備え、比較器の比較結果に応じてレジスタの保持内容を出力する複数のセルと、セルからの出力値の論理和を演算する論理和回路と、テーブル構成データに含まれる分岐コードに基づいて、比較器に比較動作を行わせるセルを、比較対象値のビット長に応じてセルを分類したセルグループ毎に指定し、かつその比較結果に応じて保持内容を出力させるレジスタを指定することにより、論理和回路の出力として入力データに対応する符号化又は復号の出力値を得るテーブル制御部とを備えるものである。

この発明によれば、符号化又は復号する入力データを比較対象値のビット長に対応するビット数単位で読み込んで、比較対象値と比較する比較器と、比較対象値に対応する符号化又は復号の出力値を含むテーブル構成データを保持する複数のレジスタを有する出力値レジスタ群とをそれぞれ備え、比較器の比較結果に応じてレジスタの保持内容を出力する複数のセルと、セルからの出力値の論理和を演算する論理和回路と、テーブル構成データに含まれる分岐コードに基づいて、比較器に比較動作を行わせるセルを、比較対象値のビット長に応じてセルを分類したセルグループ毎に指定し、かつその比較結果に応じて保持内容を出力させるレジスタを指定することにより、論理和回路の出力として入力データに対応する符号化又は復号の出力値を得るテーブル制御部とを備えるので、テーブル構成データであるコンフィグレーションデータを指定されたレジスタにのみ書き込めばよいことから、書き込み処理に要する時間を短縮することができ、処理の高速化を図ることができるという効果がある。

実施の形態１．
先ず、この発明に係るテーブル装置及び可変長符号化／復号装置等の説明に登場する用語「コンフィグレーションデータ（テーブル構成データ）」について述べる。コンフィグレーションとは、可変長符号化／復号方式ごとに対応したデータ変換内容を、この発明のテーブル装置が持つ出力値レジスタ群に設定して可変長符号化テーブルあるいは可変長復号テーブルを形成することをいう。このデータ変換内容を含む信号をコンフィグレーションデータと呼ぶことにする。このコンフィグレーションデータは、符号化時と復号時とに設定するものにそれぞれ分けられるが、符号化と復号の双方に共通した用語で表すと出力値、分岐コード等で構成されている。

また、後述する比較対象値とは、復号時においては可変長復号テーブルで参照される、あるビット長に分離されたビットストリームであり、一方、符号化時においては可変長符号化テーブルで参照される、量子化後の直行変換係数を表すものである。この直交変換係数は、例えばＭＰＥＧ方式の場合のＤＣＴ係数に相当する。

上述したコンフィグレーションデータにおける出力値とは、上記比較対象値に対応するもので、復号時においては可変長復号テーブルで上記あるビット長に分離されたビットストリームを変換した結果である、上記逆量子化前の直交変換係数を表し、一方、符号化時においては可変長符号化テーブルで係数を変換した結果である、不特定長のビットストリームを表すものである。

分岐コードとは、この発明における比較動作で用いる複数の出力値レジスタ群のレジスタを次に使用するレジスタに変更するレジスタ選択値と、次に比較動作を行うセルグループを指定する指定コードとを含んでおり、この発明の出力値レジスタ群のあるレジスタに上記出力値の代わりに設定し、セルを再構成するデータである。

図１は、この発明の実施の形態１による可変長符号化／復号装置の構成を概略的に示す図である。入出力ポート１は、可変長符号化時には画像データを取り込み、かつ可変長符号化／復号装置４で符号化したビットストリームを出力し、一方、可変長復号時にはビットストリームを取り込み、かつ可変長符号化／復号装置４で復号した画像データを出力するためのポートである。

ＣＰＵ（Central Processing Unit）（外部ＣＰＵ）２は、各部の制御及び動画像の符号化処理又は復号処理のうち可変長符号化又は可変長復号以外の処理を行う。メモリ３は、ＣＰＵ２が処理する命令領域及びコンフィグレーションデータ等を格納する領域を持つ。バスライン（伝送部）５は、入出力ポート１、ＣＰＵ２、メモリ３及び可変長符号化／復号装置４のデータ転送に使用する経路である。

可変長符号化／復号装置４は、バスインタフェース（以下、バスＩ／Ｆと称す）（伝送部）６、ビットストリームメモリ７、係数データメモリ８、アンパック部９、パック部１０、テーブル装置１１及び制御レジスタ１２を含んで構成されている。ここで、係数データメモリ８は、符号化される係数データあるいは復号された係数データを格納する手段である。バスＩ／Ｆ６は、ＣＰＵ２と、可変長符号化／復号装置４の各部とのデータ転送に使用する経路である。ビットストリームメモリ７は、復号対象のビットストリーム又は符号化結果のビットストリームを格納する手段である。

アンパック部９は、復号時にビットストリームメモリ７から、ＣＰＵバスのデータ幅などのビット数単位で読み込んだ固定長のビットストリームを、テーブル装置１１による復号で消費したビット数分だけシフトしてテーブル装置１１の入力データとして出力する手段である。パック部１０は、符号化時にテーブル装置１１の符号化された出力データとして得られた可変長コードのビットストリームをＣＰＵバスのデータ幅などのビット数単位（固定長データ）にパッキングしてビットストリームメモリ７に格納する手段である。

制御レジスタ１２は、外部リセット信号２３によりリセットされ、ＣＰＵ２からの指示により、コンフィグレーション、符号化又は復号時にテーブル装置１１への入力データを選択するための入力データ選択信号２７や、テーブル装置１１で比較動作の開始時に用いる後述する出力値レジスタ群（後述する図３中に符号４０を付している）のレジスタの選択や複数のセルグループ構成の場合の比較動作を開始するセルグループを指定する初期コードを設定する手段である。

信号線１３は、可変長符号化及び復号の開始直前に、バスＩ／Ｆ６を介してＣＰＵ２からテーブル装置１１に設定するコンフィグレーションデータと、コンフィグレーションデータを書き込むテーブル装置１１内のレジスタを指定するレジスタ指定アドレス信号とを転送するための信号線である。信号線１４は、バスライン５及びバスＩ／Ｆ６を介してＣＰＵ２から制御レジスタ１２へ情報の書き込み及び読み出しを行うための信号線である。信号線１５は、可変長符号化／復号装置４を構成する各部に接続し、各部の動作モードを設定したり、各部から制御レジスタ１２に対して書き込み及び読み出しを行うための信号線である。

信号線１６は、バスライン５及びバスＩ／Ｆ６を介してＣＰＵ２からビットストリームメモリ７に対してビットストリームデータの書き込み及び読み出しを行うための信号線である。信号線１７は、復号時にビットストリームメモリ７からアンパック部９へビットストリームデータを転送するための信号線である。信号線１８は、復号時にアンパック部９からテーブル装置１１へのビットストリームデータの転送及びテーブル装置１１からアンパック部９へシフト値の送信を行うための信号線である。信号線１９は、符号化時にテーブル装置１１からパック部１０への符号化データの転送を行うための信号線である。

信号線２０は、符号化時にパック部１０からビットストリームメモリ７へビットストリームデータを転送するための信号線である。信号線２１は、符号化時に係数データメモリ８からテーブル装置１１への符号化するデータを転送したり、復号時にテーブル装置１１から係数データメモリ８への係数データあるいは復号データの転送を行うための信号線である。信号線２２は、符号化時にＣＰＵ２から係数データメモリ８への係数データあるいは符号化するデータの書き込みを行ったり、復号時に係数データメモリ８から係数データあるいは復号データを読み出すための信号線である。信号線２３は、可変長符号化／復号装置４をリセットするための外部から制御レジスタ１２に与えられる外部リセット信号の供給線である。

図２は、図１中のテーブル装置の構成例を示すブロック図である。図２において、テーブル装置１１は、複数の動的再構成可能なセル（以下、セルと称する）ＰＥ０〜ＰＥ２９、マルチプレクサ（以下、ＭＵＸと称する）２６、論理和回路３６、テーブル制御部３８を備えている。セルＰＥ０〜ＰＥ２９は、セル毎に固有の比較対象値２４のビット長毎にグループ分けされる。

例えば、比較対象値２４のビット長が１ビットのセルＰＥ０，ＰＥ１は、セルグループ２５ＧＲ０に属し、比較対象値２４のビット長が２ビットのセルＰＥ２〜ＰＥ５は、セルグループ２５ＧＲ１に属し、比較対象値２４のビット長が３ビットのセルＰＥ６〜ＰＥ１３は、セルグループ２５ＧＲ２に属し、比較対象値２４のビット長が４ビットのセルＰＥ１４〜ＰＥ２１，ＰＥ２２〜ＰＥ２９は、グループ２５ＧＲ３，２５ＧＲ４にそれぞれ分けられる。

ＭＵＸ２６は、セルＰＥ０〜ＰＥ２９への入力データ３０を選択する手段である。詳しくは、可変長符号化／復号装置４が、符号化モード又は復号モードのいずれに設定された場合に図１に示す制御レジスタ１２から与えられる入力データ選択信号２７に基づいて、テーブル装置１１内のセルＰＥ０〜ＰＥ２９への入力データ３０として、符号化モードの場合には係数データ２９を選択し、復号モードの場合にはビットストリームデータ２８を選択する。

コンフィグレーションデータ（テーブル構成データ）３１は、コンフィグレーションモード時に、バスＩ／Ｆ６から図１に示す信号線１３を介してレジスタ指定アドレス信号３２と共に与えられる。レジスタ指定アドレス信号３２は、コンフィグレーションデータ３１の書き込み先のセルとそのセル内のレジスタとを指定するための信号であり、セルＰＥ０〜ＰＥ２９の全てに対して入力される。

出力信号３５Ｏ０〜３５Ｏ２９は、符号化モード及び復号モード時に各セルＰＥ０〜ＰＥ２９から出力される信号であり、後述する比較動作で一致したことを示す一致信号（後述する図３中に符号４６を付している）と一致した際にレジスタから出力されるレジスタの出力値又は分岐コード（後述する図３中に符号４７を付している）を含んでいる。論理和回路３６は、出力信号３５Ｏ０〜３５Ｏ２９の論理和を求め、テーブル装置１１のデータ出力３７として得る手段である。

テーブル制御部３８は、論理和回路３６のデータ出力３７が分岐コードである場合、その分岐コードを構成しているレジスタ選択値に基づいて、セル内の出力値レジスタ群（後述する図３中に符号４０を付している）の中から次に使用するレジスタを指定するレジスタ選択信号３３を生成すると共に、分岐コードを構成しているセルグループの指定コードに基づいて次に比較動作を行うセルグループに送信する比較命令信号３４Ｒ０〜３４Ｒ４を生成する手段である。

図３は、図２中のセルグループの構成例を示すブロック図である。図３において、セルは、比較器３９、出力値レジスタ群４０、アドレスデコーダ４１、ＭＵＸ（レジスタ選択部）４２及びＭＵＸ（出力値選択部）４３を有している。アドレスデコーダ４１は、コンフィグレーションモード時に入力されるレジスタ指定アドレス信号３２をデコードし、そのデコード出力４４によって、コンフィグレーションデータ３１を書き込む出力値レジスタ群４０のレジスタを指定する手段である。

比較器３９は、入力データ３０とセル毎に固有な固定値である比較対象値２４とを比較し、両者が一致した際に一致信号４６を出力する手段である。セル毎に固有な比較対象値２４は、セルグループ２５ＧＲ０〜２５ＧＲ４毎にビット長が決まっている。

例えば、図２において、セルグループ２５ＧＲ０の各セルの比較対象値２４のビット長は１ビットであり、セルＰＥ０の比較対象値２４のビットパターンは‘０’、セルＰＥ１の比較対象値２４のビットパターンは‘１’である。セルグループ２５ＧＲ１の各セルの比較対象値２４のビット長は２ビットであり、セルＰＥ２の比較対象値２４のビットパターンは‘００’、セルＰＥ３の比較対象値２４のビットパターンは‘０１’、セルＰＥ４の比較対象値２４のビットパターンは‘１０’、セルＰＥ５の比較対象値２４のビットパターンは‘１１’である。

セルグループ２５ＧＲ２の各セルの比較対象値２４のビット長は３ビットで、セルＰＥ６の比較対象値２４のビットパターンは‘０００’、セルＰＥ７の比較対象値２４のビットパターンは‘００１’、セルＰＥ８の比較対象値２４のビットパターンは‘０１０’、セルＰＥ９の比較対象値２４のビットパターンは‘０１１’、セルＰＥ１０の比較対象値２４のビットパターンは‘１００’、セルＰＥ１１の比較対象値２４のビットパターンは‘１０１’、セルＰＥ１２の比較対象値２４のビットパターンは‘１１０’、セルＰＥ１３の比較対象値２４のビットパターンは‘１１１’である。

セルグループ２５ＧＲ３の各セルの比較対象値２４のビット長は４ビットで、セルＰＥ１４の比較対象値２４のビットパターンは‘００００’、セルＰＥ１５の比較対象値２４のビットパターンは‘０００１’、セルＰＥ１６の比較対象値２４のビットパターンは‘００１０’、セルＰＥ１７の比較対象値２４のビットパターンは‘００１１’、セルＰＥ１８の比較対象値２４のビットパターンは‘０１００’、セルＰＥ１９の比較対象値２４のビットパターンは‘０１０１’、セルＰＥ２０の比較対象値２４のビットパターンは‘０１１０’、セルＰＥ２１の比較対象値２４のビットパターンは‘０１１１’である。

セルグループ２５ＧＲ４の各セルの比較対象値２４のビット長は４ビットで、セルＰＥ２２の比較対象値２４のビットパターンは‘１０００’、セルＰＥ２３の比較対象値２４のビットパターンは‘１００１’、セルＰＥ２４の比較対象値２４のビットパターンは‘１０１０’、セルＰＥ２５の比較対象値２４のビットパターンは‘１０１１’、セルＰＥ２６の比較対象値２４のビットパターンは‘１１００’、セルＰＥ２７の比較対象値２４のビットパターンは‘１１０１’、セルＰＥ２８の比較対象値２４のビットパターンは‘１１１０’、セルＰＥ２９の比較対象値２４のビットパターンは‘１１１１’である。

入力データ３０は、各セルグループ２５ＧＲ０〜２５ＧＲ４に対し、その先頭ビットから数えて各セルグループ２５ＧＲ０〜２５ＧＲ４に属するセルの比較対象値２４のビット長と同一ビット数分のビット値が入力される。

図３において、出力値レジスタ群４０は、コンフィグレーション時にコンフィグレーションデータ３１が書き込まれ、出力値（復号時は直交変換係数、符号化時は不特定長のビットストリーム）、及びこれに代わる分岐コードを保持する複数のレジスタを持つ手段である。すなわち、出力値レジスタ群４０には、そのセルの比較動作で一致した際に当該セルが最終値を求めるリーフとして指定されているものであれば、対応するレジスタに出力値が書き込まれ、一方、当該セルが分岐として指定されているものであれば、対応するレジスタに分岐コードが書き込まれていることになる。

なお、分岐コードは、この実施の形態の説明の冒頭にも述べたように、出力値レジスタ群４０のレジスタを次に使用するレジスタに変更するレジスタ選択値と、次に比較動作を行うセルグループとを指定する指定コードを含んでいる。

ＭＵＸ４２は、レジスタ選択信号３３に基づいて、出力値レジスタ群４０のレジスタを選択し、それが保持する出力値又は分岐コードを出力信号４５として出力するレジスタ選択手段である。ＭＵＸ４３は、一致信号４６に基づいてＭＵＸ４２より出力値レジスタ群４０から選択された出力値又は分岐コードを選択し、それ以外、すなわち比較器３９から一致信号４６が出力されなかった場合、及び当該セルが比較対象のセルではなかった場合には‘０’を選択して、出力データ４７とするセル出力選択手段である。

次に、コンフィグレーションモードについて図１〜図３を用いて説明する。
先ず、可変長符号化／復号装置４は、電源投入直後などに外部から与えられる外部リセット信号２３あるいは制御レジスタ１２の設定によるソフトウェアリセット信号によりリセットされる。リセット後、アンパック部９、パック部１０、テーブル装置１１は初期状態となり、ＣＰＵ２から起動指示があるまで状態を保持する。ＣＰＵ２は、起動後に初期化動作として、可変長符号化又は可変長復号に対応するコンフィグレーションデータを、レジスタ指定アドレス信号と共に、信号線１３を介してテーブル装置１１へ送信する。

図２及び図３に示すように、コンフィグレーションデータ３１は、テーブル装置１１を構成する各セルＰＥ０〜ＰＥ２９へ入力される。各セルＰＥ０〜ＰＥ２９内において、レジスタ指定アドレス信号３２がアドレスデコーダ４１でデコードされ、そのデコード信号４４により、各セルの出力値レジスタ群４０の中から書き込み対象となるレジスタが指定される。従って、この指定された各レジスタにコンフィグレーションデータ３１の対応するデータが書き込まれる。

このとき、コンフィグレーション動作の前に、テーブル装置１１の全てのレジスタの値を‘０’にリセットすることで、コンフィグレーションデータ３１がマッピングされているレジスタのみにコンフィグレーションデータ３１を書き込めばよく、コンフィグレーションデータ３１がマッピングされていないレジスタへのコンフィグレーションデータの書き込み動作を省略することができる。この動作により、テーブル装置１１は可変長符号化テーブルあるいは可変長復号テーブルとして動作が可能な状態に設定されたことになる。

次に、コンフィグレーションデータのマッピング方法について説明する。
図４は、可変長復号テーブルの構成例を示す図である。図４の例では、２進数の可変長符号、これに対応する１０進数の復号値、及び予め算出された可変長符号の比較一致確率が設定されている。ここで、テーブル装置１１は、一度に４ビットまでの比較を行えるものとする。また、４ビットより大きいビット長が必要な可変長符号化／復号テーブルを構成する場合は、後述するように、テーブル装置１１のセル内で使用するレジスタを動的に変更することによってテーブル全体を実現する。

なお、この場合に求められることは、レジスタの変更回数を少なくすることであり、そのため、コンフィグレーションデータの各セルの各レジスタへのマッピングを、上述した予め算出された比較一致確率に基づいて行うようにする。具体的には、可変長符号化では、比較一致確率の高い係数には短いコードが割り当てられているが、その比較一致確率の高いコードを先に比較するようにマッピングする。

図４において、例えばテーブルの上３つの行までに設定された可変長符号に一致する確率は６６％であるものとする。テーブル装置１１を構成する各セルＰＥ０〜ＰＥ２９は、１ビット、２ビット、３ビット、又は４ビットのいずれかの比較を行うセルに分けられることから、図４に示す可変長復号テーブルの各可変長符号を１〜４ビットに区切り、図５に示すような比較割り当てを行う。

比較ポイントであるノードｎ０〜ｎ１３が持つ比較対象ビットパターン（例えば、ノードｎ３の場合は‘０１１’）と、入力ビット列の先頭ビットから比較対象ビットパターンのビット数分のビット列（ノードｎ３の場合、入力ビット列の先頭ビットから３ビット分のビット列）とを比較し、一致したときはそのノードに接続された“子”のノード（ノードにさらに分岐して接続されているノード、例えばノードｎ３の“子”ノードはノードｎ５〜ｎ１０）において、入力ビット列の続きのビット列を比較する。入力ビット列が‘０１１００’であれば、ノードｎ５において続きの‘００’が比較される。

図６は、図５中の各ノードｎ０〜ｎ１３を図２中の各セルＰＥ０〜ＰＥ２９にマッピングした場合を説明するための図である。図６において、セルＰＥ１にはノードｎ０、セルＰＥ２にはノードｎ５、セルＰＥ３にはノードｎ６、セルＰＥ４にはノードｎ７、セルＰＥ６にはノードｎ４、セルＰＥ７にはノードｎ１、セルＰＥ８にはノードｎ２、セルＰＥ９にはノードｎ３、セルＰＥ２６にはノードｎ８、セルＰＥ２７にはノードｎ９、セルＰＥ２８にはノードｎ１０がマッピングされる。なお、図５に示すように、ノードｎ１１〜ｎ１３は、比較対象ビットパターンがノードｎ５〜ｎ７と同じであるため、セルＰＥ２〜ＰＥ４内の別のレジスタにそれぞれマッピングされる。

１回目の比較では、図２に示すように、比較命令信号３４Ｒ０，３４Ｒ２が入力され、セルＰＥ０、ＰＥ１、及びＰＥ６〜ＰＥ１３において、各セルの比較対象値２４と入力ビット列との比較が行われる。ここで、図５及び図６において同一の斜線で示すように、ノードｎ０がマッピングされたセルＰＥ１、ノードｎ４がマッピングされたセルＰＥ６、ノードｎ１がマッピングされたセルＰＥ７、ノードｎ２がマッピングされたセルＰＥ８、ノードｎ３がマッピングされたセルＰＥ９において１回目の比較が行われる。このとき、入力ビット列が‘１’、‘００１’、‘０１０’であって、セルＰＥ０、セルＰＥ７、セルＰＥ８において、比較の一致が完了する確率は６６％である。

一致が完了しない場合、すなわちセルＰＥ６で一致した場合は、レジスタの切り替えと比較命令信号を入力するセルグループを変更することで、テーブルの再構成を行うようにする。また、セルＰＥ９で一致した場合は、レジスタの切り替えは行わずに、比較命令信号を入力するセルグループを変更することで２回目の比較へと移り、図５及び図６において同一の斜線で示すように、ノードｎ５がマッピングされたセルＰＥ２、ノードｎ６がマッピングされたセルＰＥ３、ノードｎ７がマッピングされたセルＰＥ４、ノードｎ８がマッピングされたセルＰＥ２６、ノードｎ９がマッピングされたセルＰＥ２７、ノードｎ１０がマッピングされたセルＰＥ２８において比較が行われる。

従って、比較一致確率が６６％にあるコードに対しては、テーブルの再構成も比較命令信号の変更もなしに出力データを得ることができ、レジスタと比較命令信号の変更回数を最小限に抑えることができる。なお、テーブルを再構成する動作については後述する。

次に、可変長復号の動作例を説明する。
図７は、図１中の可変長符号化／復号装置による可変長復号の動作例を説明するための図であり、この図に沿って説明する。なお、図７において図１と同一構成要素には同一符号を付しており、各信号やデータが伝搬する信号線等の説明は省略する。復号動作は、上述のコンフィグレーションデータをテーブル装置１１のセルに書き込んだ後に行われる。先ず、ＣＰＵ２は、バスＩ／Ｆ６を介して、ビットストリームメモリ７に１マクロブロック分のブロックデータ相当のビットストリームデータを書き込む（図７中の矢印Ｄ１）。

書き込み後、制御レジスタ１２内の復号開始指示レジスタに復号開始信号を書き込み、入力データ選択信号２７を図２に示すＭＵＸ２６に与え、ビットストリームデータを図２に示す入力データ３０として選択することで復号動作を起動する。アンパック部９は、ビットストリームメモリ７から１マクロブロック分のブロックデータ相当のビットストリームを、ある特定のビット数単位で読み込み（図７中の矢印Ｄ２）、ＣＰＵ２あるいはテーブル装置１１から示されるシフト値に従ってそのビットストリームデータをシフトし、テーブル装置１１に対して常に有効なある特定のビット数分のビットストリームデータを出力する（図７中の矢印Ｄ３）。

テーブル装置１１では、入力された前記特定のビット数分のビットストリームに従って可変長復号し、係数データを係数データメモリ８に出力する（図７中の矢印Ｄ４）と同時に、テーブルの使用回数をクリアしたら割り込み信号でＣＰＵ２に通知する。復号完了の割り込み信号を受けたＣＰＵ２は、バスＩ／Ｆ６を介して係数データメモリ８から復号結果を読み出す（図７中の矢印Ｄ５）。

図４及び図５に示すテーブルを例に、可変長復号時にテーブル装置１１内で行われる比較動作について説明する。図８は、図２中の可変長復号テーブルを用いた可変長復号の動作例を示す図である。図８において、先ず、入力データ３０として入力される特定のビット数分のビットストリームを‘００１１’とする。

復号モードにあるとき、ビットストリームデータ２８は、ＭＵＸ２６で入力データ選択信号２７によって、入力データ３０、すなわちビットストリームデータ‘００１１’として選択され、各セルＰＥ０〜ＰＥ２９に対し、‘００１１’の先頭ビットから各セルの比較対象値２４と同じビット長のビットストリームデータがそれぞれ入力される。

つまり、比較対象値２４のビット長が１ビットであるセルＰＥ０，ＰＥ１には‘０’が入力され、比較対象値２４のビット長が２ビットであるセルＰＥ２〜ＰＥ５には‘００’が入力され、比較対象値２４のビット長が３ビットであるセルＰＥ６〜ＰＥ１３には‘００１’が入力され、比較対象値２４のビット長が４ビットであるセルＰＥ１４〜ＰＥ２９には‘００１１’が入力される。

一方、テーブル制御部３８は、図７に示す制御レジスタ１２の設定状態を参照して、比較動作開始時に用いる、図３に示す出力値レジスタ群４０のレジスタの選択と比較動作を開始するセルグループとを指定する初期コードを読み出し、この初期コードに基づいて比較命令信号３４Ｒ０，３４Ｒ２とレジスタ選択信号３３を生成する。

レジスタ選択信号３３は、全てのセルＰＥ０〜ＰＥ２９に対して入力され、図３に示すＭＵＸ４２によって、出力値レジスタ群４０の最初に使用するレジスタをそれぞれ選択する。セルグループ２５ＧＲ０に入力された比較命令信号３４Ｒ０は、セルＰＥ０，ＰＥ１内の図３に示す比較器３９に与えられ、セルグループ２５ＧＲ２に入力された比較命令信号３４Ｒ２は、セルＰＥ６〜ＰＥ１３内の比較器３９に与えられる。

比較器３９に比較命令信号を与えられた各セルは、入力されたビットストリームと各セルで固定されている固有の比較対象値２４とを比較器３９で比較する。すなわち、セルＰＥ０では比較対象値‘０’とビットストリーム‘０’が比較され、セルＰＥ１では比較対象値‘１’とビットストリーム‘０’が比較され、セルＰＥ６では比較対象値‘０００’とビットストリーム‘００１’が比較される。

また、セルＰＥ７では比較対象値‘００１’とビットストリーム‘００１’が比較され、セルＰＥ８では比較対象値‘０１０’とビットストリーム‘００１’が比較され、セルＰＥ９では比較対象値‘０１１’とビットストリーム‘００１’が比較される。さらに、セルＰＥ１０では比較対象値‘１００’とビットストリーム‘００１’が比較され、セルＰＥ１１では比較対象値‘１０１’とビットストリーム‘００１’が比較され、セルＰＥ１２では比較対象値‘１１０’とビットストリーム‘００１’が比較され、セルＰＥ１３では比較対象値‘１１１’とビットストリーム‘００１’が比較される。

この場合、セルＰＥ０とセルＰＥ７で比較が一致することになり、それぞれの比較器３９から一致信号４６が出力される。しかし、セルＰＥ０はコンフィグレーションデータがマッピングされていないセルであるため、セルＰＥ０の出力値レジスタ群４０の対応するレジスタにはコンフィグレーションデータは書き込まれておらず、‘０’にリセットされた値が設定されている。

一方、図６に示すように、セルＰＥ７は、図５に示すノードｎ１に対応するコンフィグレーションデータがマッピングされているセルであり、かつリーフである。このため、出力値レジスタ群４０で保持している対応する出力値（直交変換係数）が、図３に示すＭＵＸ４２により抽出される。図３に示すように、ＭＵＸ４３は、比較器３９から出力される一致信号４６に応じて、出力値レジスタ群４０から抽出された出力値４５を取り出し、セルＰＥ７は、この出力値４７と一致信号４６を論理和回路３６への出力３５Ｏ７として出力する。

一致信号が出力されると、図８に示すように、全てのセルＰＥ０〜ＰＥ２９から出力される信号３５Ｏ０〜３５Ｏ２９を、論理和回路３６で論理和演算して復号結果３７として出力する。この例の場合、コンフィグレーションデータがマッピングされており、かつ比較が一致したセルはＰＥ７のみであり、それ以外のセルの出力値は‘０’であるため、論理和回路３６の出力３７は、セルＰＥ７の出力値３５Ｏ７と等しくなる。

また、入力データ３０のビットストリームデータが、例えば‘０００１’であったとした場合、この段階で一致する比較対象値のセルはＰＥ０とＰＥ６である。しかし、セルＰＥ０はコンフィグレーションデータがマッピングされていないセルであるため、出力値３５Ｏ０は、‘０’となる。

一方、図６に示すように、セルＰＥ６は、図５に示すノードｎ４に対応するコンフィグレーションデータがマッピングされているセルであり、かつ分岐として設定されているため、出力値３５Ｏ６としては、図３に示す出力値レジスタ群４０に設定されている分岐コードとなる。その結果、論理和回路３６の出力３７は、セルＰＥ６の出力値レジスタ群４０で設定されている分岐コードとなる。

テーブル制御部３８は、この分岐コードに基づいて、図３に示すＭＵＸ４２に入力するレジスタ選択信号３３を変更し、また次に比較命令信号を入力するセルグループを変更する。これにより、データを既に保持しているレジスタの変更選択が行われ可変長復号テーブルは再構成される。

このように、レジスタ選択信号３３により出力値レジスタ群４０の新たなレジスタが選択され、かつ比較命令例信号３４Ｒ０〜３４Ｒ４のうちのいずれかの信号が入力されることで、分岐点以下（‘０００’より下位のビット）の比較が可能となる。このテーブル再構成は、分岐コードの出力から新たなレジスタ選択信号３３、及び比較命令信号３４を出力するまでの１クロックで行うことが可能である。

また、入力データ３０のビットストリームデータが、例えば‘０１１０’であったとした場合、この段階で一致する比較対象値のセルはＰＥ０とＰＥ９である。しかし、セルＰＥ０はコンフィグレーションデータがマッピングされていないセルであるため、出力値３５Ｏ０は、‘０’となる。

一方、図６に示すように、セルＰＥ９は、図５に示すノードｎ３に対応するコンフィグレーションデータがマッピングされているセルであり、かつ分岐として設定されているため、出力値３５Ｏ９としては、図３に示す出力値レジスタ群４０に設定されている分岐コードとなり、論理和回路３６の出力３７としてテーブル制御部３８へ入力される。

この場合、分岐点以下（‘０１１’より下位のビット）が既に選択されているレジスタ上に存在するため、テーブル制御部３８では、レジスタ選択信号３３を変更せずに、次に比較命令信号を入力するセルグループのみを変更する。次の比較は、比較命令信号を入力するセルグループを変更するまでの１クロックで開始される。

以上、可変長復号について説明したが、可変長符号化も同じ回路を用いて実行できる。つまり、可変長符号化では、図２において、テーブル装置１１への入力データ３０が、図１に示す係数データメモリ８から読み込まれる係数データ２９であり、固定長となる。また、テーブル装置１１の出力はパック部１０に出力されるビットストリームであり、可変長となる。

次に、可変長符号化の動作について説明する。
図９は、実施の形態１による可変長符号化／復号装置による可変長符号化の動作例を示す図である。なお、図９において図１と同一構成要素には同一符号を付しており、各信号やデータが伝搬する信号線等の説明は省略する。符号化動作は、コンフィグレーションモードにより符号化のためのコンフィグレーションデータ３１をテーブル装置１１のセルに書き込んで可変長符号化テーブルを形成した後に行われる。

先ず、ＣＰＵ２は、バスＩ／Ｆ６を介して、１マクロブロック分のブロックデータ相当の符号化を対象とする係数データを係数データメモリ８に書き込む（図９中の矢印Ｅ１）。書き込み後、制御レジスタ１２内の符号化開始指示レジスタに符号化開始信号を書き込み、入力データ選択信号２７を図２に示すＭＵＸ２６に与え、係数データを図２に示す入力データ３０として選択することで符号化動作を起動する。

テーブル装置１１は、係数データメモリ８から係数データを、ある特定のビット数単位で読み込み（図９中の矢印Ｅ２）、入力されたこの特定のビット数分の係数データに従って可変長符号化し、符号化データをパック部１０へ出力する（図９中の矢印Ｅ３）。パック部１０は、変換されたビットストリームをＣＰＵバスのデータ幅などのビット数単位でビットストリームメモリ７に格納し（図９中の矢印Ｅ４）、同時に、１マクロブロックの符号化が完了したことを割り込み信号でＣＰＵ２に通知する。符号化完了の割り込み信号を受けたＣＰＵ２は、バスＩ／Ｆ６を介してビットストリームメモリ７から符号化結果を読み出す（図９中の矢印Ｅ５）。

可変長符号化モードは、図２及び図３において、セルに選択入力される係数データを固定ビットとするが、その他の処理行程は上記復号モードの説明と同様であるので、ここでは説明を省略する。

以上のように、この実施の形態１によれば、テーブル装置１１が、符号化又は復号する入力データを比較対象値のビット長に対応するビット数単位で読み込んで、比較対象値と比較する比較器３９と、比較対象値に対応する符号化又は復号の出力値を含むコンフィグレーションデータ３１を保持する複数のレジスタを有する出力値レジスタ群４０とをそれぞれ備え、比較器３９の比較結果に応じてレジスタの保持内容を出力する複数のセルＰＥ０〜ＰＥ２９と、セルからの出力値の論理和を演算する論理和回路３６と、符号化又は復号開始時に設定される初期コード若しくはコンフィグレーションデータ３１に含まれる分岐コードに基づいて、比較器３９に比較動作を行わせるセルを、比較対象値のビット長に応じてセルを分類したセルグループ毎に指定し、かつその比較結果に応じて保持内容を出力させるレジスタを指定することにより、論理和回路３６の出力として入力データに対応する符号化又は復号の出力値を得るテーブル制御部３８とを備えるので、国際標準に準拠した可変長符号化／復号方式に対応したコンフィグレーションデータを設定することができ、様々な方式の動的再構成可能なテーブルを構成することができる。特に、各セルは、出力値レジスタ群４０が持つ複数のレジスタの中から使用するレジスタの１つを１クロックで選択し変更できる。また、現在使用している１つのセル集合体で比較できるビット長が、比較すべき最大ビット数を満足していなくても、セルを再構成することで、最大ビット数の比較が可能となる。

さらに、レジスタ指定アドレス信号３２のデコード信号４４により指定されたレジスタに対してコンフィグレーションデータ３１を書き込むだけでよいことから、書き込み処理に要する時間を短縮することができる。また、コンフィグレーションデータを設定するレジスタを、特許文献１のような接続情報レジスタ群、ビット選択レジスタ群、比較対象レジスタ群及び出力値レジスタ群の４種類のレジスタ群から、出力値レジスタ群４０の１種類に削減したことによっても、書き込み処理に要する時間を短縮することができる。

また、可変長符号化される係数データ又は可変長復号された係数データを入力して格納する係数データメモリ８と、復号対象のビットストリーム又は符号化結果のビットストリームを格納するビットストリームメモリ７と、符号化動作においてテーブル装置１１の出力データとして得られた可変長符号化の出力値によるビットストリームを、所定ビット数単位のデータにパッキングしてビットストリームメモリ７に格納するパック部１０と、復号動作において、復号対象のビットストリームから所定ビット数単位で読み込んだ固定長のビットストリームを、テーブル装置１１による復号で消費されるビット数分だけシフトしてテーブル装置１１の入力データとして出力するアンパック部９と、外部のＣＰＵ２からの指示により、符号化又は復号を開始するにあたり、テーブル装置１１におけるセルグループの指定及び比較器３９による比較結果に応じて保持内容を出力させる出力値レジスタ群４０内のレジスタを指定する初期コードを設定する制御レジスタ１２と、符号化又は復号を開始するにあたり、外部のＣＰＵ２からテーブル装置１１に設定すべきテーブル構成データ及びこれを書き込む出力値レジスタ群４０内のレジスタを指定するレジスタ指定アドレス信号をテーブル装置１１に伝送するバスライン５やバスＩ／Ｆ６等の伝送部とを備えた可変長符号化／復号装置を構成することで、１つの回路で可変長符号化／復号を行うことができるため、小型化、かつ低消費電力化を可能にする効果が得られる。

なお、上記実施の形態１では、可変長符号化／復号装置として説明してきたが、テーブル装置１１を用いて可変長符号化装置あるいは可変長復号装置として別々に構成してもよい。このように構成することによっても、上記実施の形態１における可変長符号化による効果及び可変長復号による効果をそれぞれ得ることができる。

この発明の実施の形態１による可変長符号化／復号装置の構成を概略的に示す図である。 図１中のテーブル装置の構成例を示すブロック図である。 図２中のセルグループの構成例を示すブロック図である。 可変長復号テーブルの構成例を示す図である。 可変長復号テーブルの比較割り当て例を示す図である。 図５中の各ノードを図２中の各セルにマッピングした場合を説明するための図である。 図１中の可変長符号化／復号装置による可変長復号の動作例を説明するための図である。 実施の形態１の可変長符号化／復号装置による可変長復号の動作例を示す図である。 実施の形態１の可変長符号化／復号装置による可変長符号化の動作例を示す図である。

符号の説明

１ 入出力ポート、２ ＣＰＵ（外部ＣＰＵ）、３ メモリ、４ 可変長符号化／復号装置、５ バスライン（伝送部）、６ バスインタフェース（バスＩ／Ｆ）（伝送部）、７ ビットストリームメモリ、８ 係数データメモリ、９ アンパック部、１０ パック部、１１ テーブル装置、１２ 制御レジスタ、１３〜２３ 信号線、２４ 比較対象値、２５ＧＲ０〜２５ＧＲ４ セルグループ、２６，４２，４３ マルチプレクサ（ＭＵＸ）（レジスタ選択部、出力値選択部）、２７ 入力データ選択信号、２８ ビットストリームデータ、２９ 係数データ、３０ 入力データ、３１ コンフィグレーションデータ（テーブル構成データ）、３２ レジスタ指定アドレス信号、３３ レジスタ選択信号、３４，３４Ｒ０〜３４Ｒ４ 比較命令信号、３５Ｏ０〜３５Ｏ２９ 出力信号、３６ 論理和回路、３７ データ出力、３８ テーブル制御部、３９ 比較器、４０ 出力値レジスタ群、４１ アドレスデコーダ、４４ デコード出力、４５ 出力信号、４６ 一致信号、４７ 出力データ。

Claims (6)

1. 符号化又は復号する入力データを比較対象値のビット長に対応するビット数単位で読み込んで、前記比較対象値と比較する比較器と、前記比較対象値に対応する符号化又は復号の出力値を含むテーブル構成データを保持する複数のレジスタを有する出力値レジスタ群とをそれぞれ備え、前記比較器の比較結果に応じて前記レジスタの保持内容を出力する複数のセルと、
   前記セルからの出力値の論理和を演算する論理和回路と、
   前記テーブル構成データに含まれる分岐コードに基づいて、前記比較器に比較動作を行わせるセルを、前記比較対象値のビット長に応じて前記セルを分類したセルグループ毎に指定し、かつその比較結果に応じて保持内容を出力させる前記レジスタを指定することにより、前記論理和回路の出力として前記入力データに対応する符号化又は復号の出力値を得るテーブル制御部とを備えたテーブル装置。
2. セルは、比較結果が一致した際に比較器から出力される一致信号に基づいて、出力値レジスタ群の選択されたレジスタの保持内容を出力とし、一致しない場合には０値を自セルの出力として選択する出力選択部と、レジスタ選択信号に基づいて前記出力値レジスタ群のレジスタを選択し、その保持内容を出力するレジスタ選択部とを備え、
   テーブル制御部は、符号化又は復号の開始時に設定される初期コード若しくは符号化又は復号動作中に論理和回路の出力として得られた分岐コードに基づいて、前記レジスタ選択信号を生成して前記レジスタ選択部に出力すると共に、前記比較器に対する比較命令信号を生成して指定したセルグループに属するセルの前記比較器に出力することを特徴とする請求項１記載のテーブル装置。
3. セルは、テーブル構成データの値を書き込むべき対応する出力値レジスタ群内のレジスタを指定するレジスタ指定アドレス信号をデコードし、前記レジスタ指定アドレス信号に従って前記テーブル構成データの値を対応するレジスタに書き込むアドレスデコーダを備えたことを特徴とする請求項１又は請求項２記載のテーブル装置。
4. 可変長符号化される係数データ又は可変長復号された係数データを入力して格納する係数データメモリと、
   復号対象のビットストリーム又は符号化結果のビットストリームを格納するビットストリームメモリと、
   符号化動作において、請求項１から請求項３のうちのいずれか１項記載のテーブル装置の出力データとして得られた可変長符号化の出力値によるビットストリームを、所定ビット数単位のデータにパッキングして前記ビットストリームメモリに格納するパック部と、
   復号動作において、前記復号対象のビットストリームから前記所定ビット数単位で読み込んだ固定長のビットストリームを、前記テーブル装置による復号で消費されるビット数分だけシフトして前記テーブル装置の入力データとして出力するアンパック部と、
   外部ＣＰＵからの指示により、符号化又は復号を開始するにあたり、前記テーブル装置におけるセルグループの指定及び比較器による比較結果に応じて保持内容を出力させる出力値レジスタ群内のレジスタを指定する初期コードを設定する制御レジスタと、
   符号化又は復号を開始するにあたり、前記外部ＣＰＵから前記テーブル装置に設定すべきテーブル構成データ及びこれを書き込む前記出力値レジスタ群内のレジスタを指定するレジスタ指定アドレス信号を前記テーブル装置に伝送する伝送部とを備えた可変長符号化／復号装置。
5. 可変長符号化される係数データを入力して格納する係数データメモリと、
   符号化結果のビットストリームを格納するビットストリームメモリと、
   符号化動作において、請求項１から請求項３のうちのいずれか１項記載のテーブル装置の出力データとして得られた可変長符号化の出力値によるビットストリームを、所定ビット数単位のデータにパッキングして前記ビットストリームメモリに格納するパック部と、
   外部ＣＰＵからの指示により、符号化を開始するにあたり、前記テーブル装置におけるセルグループの指定及び比較器による比較結果に応じて保持内容を出力させる出力値レジスタ群内のレジスタを指定する初期コードを設定する制御レジスタと、
   符号化を開始するにあたり、前記外部ＣＰＵから前記テーブル装置に設定すべきテーブル構成データ及びこれを書き込む前記出力値レジスタ群内のレジスタを指定するレジスタ指定アドレス信号を前記テーブル装置に伝送する伝送部とを備えた可変長符号化装置。
6. 復号対象のビットストリームを入力して格納するビットストリームメモリと、
   可変長復号される係数データを入力して格納する係数データメモリと、
   復号動作において、前記復号対象のビットストリームから所定ビット数単位で読み込んだ固定長のビットストリームを、請求項１から請求項３のうちのいずれか１項記載のテーブル装置による復号で消費されるビット数分だけシフトして前記テーブル装置の入力データとして出力するアンパック部と、
   外部ＣＰＵからの指示により、復号を開始するにあたり、前記テーブル装置におけるセルグループの指定及び比較器による比較結果に応じて保持内容を出力させる出力値レジスタ群内のレジスタを指定する初期コードを設定する制御レジスタと、
   復号を開始するにあたり、前記外部ＣＰＵから前記テーブル装置に設定すべきテーブル構成データ及びこれを書き込む前記出力値レジスタ群内のレジスタを指定するレジスタ指定アドレス信号を前記テーブル装置に伝送する伝送部とを備えた可変長復号装置。

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