JP2007134678A - ナノチューブを用いる不揮発性メモリ素子 - Google Patents

ナノチューブを用いる不揮発性メモリ素子 Download PDF

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Abstract

【課題】ナノチューブを用いる不揮発性メモリ素子を提供する。
【解決手段】基板と、前記基板上に互いに一定間隔をおいて配置される少なくとも２つの第１及び第２電極と、前記電極の間に設けられるものであって、静電気力によって第１電極または第２電極に選択的に接触する導電性ナノチューブと、導電性ナノチューブを支持する支持台と、を備える不揮発性メモリ素子である。本発明のメモリ素子は、基本的に消去が可能であり無電源状態でも情報の維持が可能な不揮発性メモリ素子であって、速い動作速度、高い集積度の具現が可能である。また、ビット別に消去が可能であるので、その応用分野が広い。
【選択図】図１

Description

本発明は、ナノチューブを用いた不揮発性メモリ素子に係り、さらに詳細には、ナノチューブの双安定スイッチング構造による不揮発性メモリ素子に関する。
従来のメモリ素子として、ＲＡＭ(Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ)、ＲＯＭ(Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ)、ＳＲＡＭ(Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ)、ＭＲＡＭ(Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ)などが挙げられる。これら半導体メモリ素子は、大きく揮発性と不揮発性とに分類され、これらは、それぞれ固有の長短所があり、したがって、これらの各メモリ素子は、好ましい応用分野が違う。
このような既存の半導体メモリの短所の改善と新たな応用分野の必要性などの理由によって、新たな概念のメモリ素子の開発が要求された。一般的に動作速度面で不揮発性メモリが揮発性メモリに比べて遅いことが知られている。最近の傾向は、揮発性メモリ素子と不揮発性メモリ素子との長所を組み合わせることで、過去に比べて幅広い応用分野を有するメモリ素子の研究が進められている。このような研究結果の一つとして、ナノチューブを用いたメモリ素子が広く研究されており、その結果が続々公開されている。
シガール・ブレント・エム(Ｓｅｇａｌ Ｂｒｅｎｔ Ｍ)らは、ＣＮＴリボンを用いた不揮発性メモリ素子を提示した。しかし、該メモリ素子は、ＷＯＲＭ(Ｗｒｉｔｅ−Ｏｎｃｅ Ｒｅａｄ−Ｍａｎｙ)メモリ素子であって、動的な保存素子としては適していない。(特許文献２参照)
一方、リ・ジェウン(Ｌｅｅ, Ｊａｅｅｕｎ)らは、一組の平行なＣＮＴを用いた不揮発性メモリ素子を提示した(特許文献１参照)。該当メモリ装置は、電場によって対向するＣＮＴの変形を誘導して、オン状態を維持し、ＣＮＴを接地させて変形されたＣＮＴを復元させることによって、オフ状態を維持する。この方式のメモリ素子は、単位メモリ素子当り２つのＣＮＴが必要であり、これらＣＮＴ間の距離を適正に維持しなければならない。また、ＣＮＴの変形、すなわち、メモリの維持のために両ＣＮＴの間には適切な電位で帯電されなければならず、このための支持装置が必要である。
大韓民国特許第０４３４３６９号公報 国際特許出願第ＰＣＴ／ＵＳ２００２／０２３８５９号明細書
本発明は、構造が非常に簡単なナノチューブメモリ素子を提供するところにその目的がある。
本発明は、メモリ維持のための電荷が不要なナノチューブメモリ素子を提供するところにその他の目的がある。
本発明によるナノチューブメモリ素子は、基板と、前記基板上に互いに一定間隔をおいて配置される少なくとも２つの第１及び第２電極と、前記電極の間に設けられるものであって、静電気力によって前記第１電極または第２電極に選択的に接触する導電性ナノチューブと、前記導電性ナノチューブを支持する支持台と、を備える。
本発明の一実施形態によれば、前記導電性ナノチューブは、一端が前記支持台に固定されたカンチレバーであり、他の実施形態によれば、前記支持台は、２つの単位支持台に分離され、前記導電性ナノチューブの両端は、前記両単位支持台に固定される。
また、本発明のさらに他の実施形態によれば、前記第１及び第２電極とは別途に前記ナノチューブに対応する第３電極がさらに設けられ、前記ナノチューブは、静電気力の形成位置によって、第１、第２、第３電極のうちいずれか一つに付着される。
望ましくは、前記第２電極と前記ナノチューブとのギャップは、ナノチューブが弾性変形によって第２電極に接触した時、ナノチューブの弾性復原力が、ナノチューブと第２電極との間のファンデルワールス力に比べて大きくなるように設定される。さらに、前記第２電極と前記ナノチューブとのギャップは、ナノチューブが弾性変形によって第２電極に接触した時、ナノチューブの弾性復原力が、ナノチューブと第２電極との間のファンデルワールス力に比べて大きくなるように設定される。
本発明のメモリ素子は、基本的に消去が可能であり、無電源状態でも情報を維持できる不揮発性メモリ素子であって、速い動作速度、高い集積度の具現が可能である。また、ビット別に消去できるので、その応用分野が広い。
このような本発明は、メモリ分野だけでなく、電気的断続のための双安定または多安定微小スイッチング素子にも適用されうる。
以下、添付した図面を参照して本発明の望ましい実施形態を説明する。
図１は、本発明によるナノチューブメモリ素子の理解を助けるための概略的構造図である。
図１に示された本発明によるナノチューブメモリ素子は、消去可能な不揮発性メモリ素子(Ｅｒａｓａｂｌｅ Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ)である。このような本発明によるメモリ素子では、記録情報に対応したナノチューブまたはナノロッドの機械的変形によって情報を記録する。具体的に、導電性支持台１０ａに一端が固定された導電性カンチレバー型ナノチューブ１０と第１電極１１ａ及び第２電極１１ｂとの電気的状態の差から情報が記録される。本発明によるメモリ装置で情報記録のために使われる電気的状態は、電気的な通電(ＯＮ)及び断絶(ＯＦＦ)の２つの状態を有する。通電及び断絶の電気的状態の変化は、電場(具体的に静電気力)によって発生するナノチューブの変形によって、第１電極１１ａに対するナノチューブ１０の接触及び分離によって電気的通路の断続(オン−オフ）が発生する。このような電気的通路の断続構造によって、ビット情報の記録が可能である。そして、第２電極１１ｂは、ナノチューブ１０と共に電場を形成して、ファンデルワールス力によって第１電極１１ａに付着されている前記ナノチューブ１０を元の位置に戻す。すなわち、書き込み作動時に第１電極１１ａとナノチューブ１０との間に書き込み電圧である第１電圧Ｖａが印加され、消去作動時に第２電極１１ｂとナノチューブ１０との間に消去電圧である第２電圧Ｖｂが印加される。
このようなビット情報の記録のためのナノチューブの変形及びこれによる電極との接触維持は、電場及びファンデルワールス力などの２つの力によって発生する。電場は、ナノチューブ１０と第１電極１１ａとに印加される前記第１電圧Ｖａによって発生する。
図２Ａは、図１に示された本発明によるメモリ素子をさらに具体化して示す図面である。第１電極１１ａ及び第２電極１１ｂがスペーサ１２ａ、１２ｂ、１２ｃによって平行に固定され、これらの間に導電性ナノチューブ１０が位置する。ナノチューブ１０の一端は、一側スペーサ１２ａ、１２ｂの間に位置する支持台１０ａに固定されている。図２Ａの状態は、ナノチューブ１０と第１電極１１ａとが分離されたオフ状態である。
図２Ｂに示されたように、第１電圧Ｖａが第１電極１１ａとナノチューブ１０とに供給されてこれらの間に電場が形成されれば、これによる静電気力によってナノチューブ１０が第１電極１１ａと接触する。このような接触は、ナノチューブ１０と第１電極１１ａとの電気的連結を意味し、これは、情報の記録に該当する。このようにナノチューブ１０と第１電極１１ａとが接触すれば、ナノチューブ１０と第１電極１１ａとの間に発生したファンデルワールス力ＦＶによってナノチューブ１０が第１電極１１ａに強く付着される。
この時のファンデルワールス力ＦＶは、ナノチューブ１０の弾性復原力ＦＲより大きく、したがって、図２Ｃに示すように第１電極１１ａ及びナノチューブ１０に対する第１電圧Ｖａが除去された後にも、ナノチューブ１０は第１電極１１ａに付着されている。すなわち、ナノチューブ１０と第１電極１１ａとの接触状態は、電場なしにも安定的に維持される。したがって、ナノチューブの弾性復原力ＦＲは、ファンデルワールス力ＦＶを考慮して、これより大きい力を持たないように設計されねばならず、これは一般的に知られた数値的解析によって容易に達成できる。前記第１電圧Ｖａのレベルは、電場によってナノチューブが弾性変形されて第１電極１１ａに付着できる程度が望ましい。このような状態で、ナノチューブ１０の復元には、第２電極１１ｂに印加される第２電圧Ｖｂによる静電気力及びナノチューブ１０自体の弾性復原力ＦＲが寄与する。すなわち、図２Ｄに示すように、ナノチューブ１０と第２電極１１ｂとに第２電圧Ｖｂが印加されれば、ナノチューブ１０は、第１電極１１ａから分離されて弾力的に復帰する。前記第２電圧Ｖｂは、ナノチューブ１０の弾性復原力の程度に依存する。ナノチューブ１０を第１電極１１ａから分離するためには、前記ファンデルワールス力ＦＶより大きな力がナノチューブ１０に加えられなければならないが、既にナノチューブ１０は、ファンデルワールス力ＦＶに抵抗する弾性復原力ＦＲを有するので、ナノチューブ１０を分離させるための第２電圧Ｖｂの最小レベルは、前記ファンデルワールス力ＦＶに対する弾性復原力ＦＲの差(＝ＦＶ−ＦＲ)に対応する。
前述したように、本発明による不揮発性メモリ素子は、残留電荷や別途の外部電源の維持がなくてもオン−オフ状態を有し、各状態がすべて安定した双安定(ｂｉｓｔａｂｌｅ)構造を有する。前述した実施形態は、カンチレバー型ナノチューブを適用し、図３に示すような本発明の他の実施形態によれば、その両端が支持構造物に支持される懸垂型(ｓｕｓｐｅｎｄｅｄ ｔｙｐｅ)または単純支持はり(ｓｉｍｐｌｙ ｓｕｐｐｏｒｔｅｄ ｂｅａｍ)型ナノチューブを適用できる。
図３を参照すれば、第１電極１１ａと第２電極１１ｂとの間の両側に複数のスペーサ１２が設けられ、第１電極１１ａと第２電極１１ｂとの間にこれらと平行にナノチューブ１０が位置する。ナノチューブの両端下部には、導電性支持台１０ａ’が設けられており、ナノチューブ１０は、導電性支持台１０ａ’に対して摺動可能である。このようなメモリ素子の動作は、作動体である導電性ナノチューブ１０の両端がスペーサ１２によって支持されている点を除いては、前述した実施形態と事実上同一である。
動作を説明すれば、図４Ａに示すように第１電極１１ａとナノチューブ１０とに第１電圧Ｖａが印加されれば、静電気力によってナノチューブ１０が曲がって第１電極１１ａに接触し、次いで、図４Ｂに示すように第１電圧Ｖａが除去されてもファンデルワールス力によってナノチューブ１０が第１電極１１ａに付着されている。そして、図４Ｃに示すように第２電極１１ｂとナノチューブ１０とに第２電圧Ｖｂが印加されれば、これによる静電気力及びナノチューブの弾性復原力によってナノチューブ１０は復帰する。
以下では、本発明によるメモリ素子の動作を分析するために実施された数値分析及びその結果について説明する。
図５で、上側の構造は、数値分析されたメモリ素子の基本骨格を示し、その下の表は、各構成要素の仕様を示す。
数値解析に適用されたメモリ素子の２つのサンプル＃１、＃２の仕様は、次の通りである。まず、ナノチューブは、第１、第２サンプル＃１、＃２で共通に内径が２ｎｍ、外径が３．３４ｎｍであり、その長さが１３０ｎｍである６重壁構造を有する。ナノワイヤーとその両側(図面で上下)に設けられた第１電極１１ａ及び第２電極１１ｂとの間隔は、第１サンプル＃１の場合、それぞれ４２ｎｍ、２６ｎｍであり、第２サンプル＃２の場合は、それぞれ２６ｎｍ、３９ｎｍである。
前記のような仕様に対する数値分析によれば、図６Ａ及び図６Ｂに示すような結果が得られる。図６Ａは、第１サンプル＃１に対する分析結果であり、図６Ｂは、第２サンプル＃２に対する分析結果である。このような分析結果は、電極に印加される電圧Ｖａ、Ｖｂと両電極に対するナノチューブのギャップＧ１、Ｇ２の変化を示す。
ナノチューブのギャップの変化は、アルファベット順に説明する。まず、位置ａは、初期状態であり、ナノチューブと第１電極１１ａとの間に電圧を印加して１０Ｖまで上昇したとき、ギャップＧ１は、非直線的に順次に減少して１１〜１２Ｖ程度でゼロ(０)となった。すなわち、ナノチューブ１０は、最大１２Ｖ程度で十分に弾性変形されて第１電極１１ａに接触した。この状態で電圧を０Ｖに下げても付着状態が維持される。このような状態は、無電源状態で安定的に維持されるオンまたはハイビット情報に対応する。このような接触状態の維持は、最大限に変形されて第１電極１１ａに接触したナノチューブの弾性復原力がファンデルワールス力に比べて小さいために可能である。このような状態で第１電極からナノチューブ１０を分離させるために、すなわち、オンまたはハイビット情報を消去するために、第２電極１１ｂとナノチューブ１０とに印加した電圧を順次に上昇させれば(図面ではマイナス値)、ナノチューブ１０が４０Ｖ(ナノチューブと第２電極間の電圧)になるまで第１電極１１ａに付着された状態を維持し、約４２Ｖ(図面では−４２Ｖ)でナノチューブが第１電極１１ａから分離された後に第２電極１１ｂに付着された。このような状態で第１電極１１ａ及びナノチューブ１０に対する電圧を減少させて０Ｖとなったときに、ナノチューブ１０が元の位置(位置ｈまたは位置ａ)に復帰した。このような過程を通じて情報の記録及び消去が行われるが、図６Ａから第１電極１１ａとナノチューブ１０との間にある程度の電圧が印加されて初めてナノチューブと第１電極１１ａとが接触し、このような状態で電圧が除去されても、その状態が維持されるという点が分かる。また、ギャップが相対的に大きいナノチューブ１０と第２電極１１ｂとは、無電圧状態で分離されるという点が分かる。これは、第２電極とナノチューブとの間のファンデルワールス力に比べて弾性変形されたナノチューブの弾性復原力が大きいためである。ここで、弾性復原力の変数である電極とナノチューブとの初期ギャップの適切な調節が必要であり、このような初期ギャップは、ナノチューブの変形量に対応する。
前述した第１サンプル＃１の場合は、第１電極とナノチューブとの間隔Ｇ１が第２電極とナノチューブとの間隔Ｇ２に比べて小さい。しかし、第２サンプルの場合は、逆に第１電極とナノチューブとの間隔Ｇ１が第２電極とナノチューブとの間隔Ｇ２に比べて大きい。
図６Ｂを参照すれば、まず、第１電極１１ａとナノチューブ１０との初期ギャップＧ１が３９ｎｍである位置のａ状態で、ナノチューブと第１電極１１ａとの間に電圧を２０Ｖまで上昇したとき、ギャップＧ１は、非直線的に順次に減少して２１〜２２Ｖ程度でこれらの間のギャップがゼロ(０)となった。すなわち、ナノチューブ１０は、最大２２Ｖ程度で十分に変形されて第１電極１１ａに接触した。この状態で電圧をゼロ(０)Ｖまで下げても付着状態が維持される。このような状態は、無電源状態で安定的に維持されるオンまたはハイビット情報に対応する。このような接触状態の維持は、最大限に変形されて第１電極１１ａに接触したナノチューブの弾性復原力がファンデルワールス力に比べて小さいために可能である。このような状態で、第１電極からナノチューブ１０を分離させるために、すなわち、オンまたはハイビット情報を消去するために、第２電極１１ｂとナノチューブ１０とに電圧を印加しながらこれを順次に上昇させれば(図面ではマイナス値)、ナノチューブ１０が７Ｖ(ナノチューブと第２電極との間の電圧であり、図面では−７Ｖ)になるまで第１電極１１ａに付着された状態を維持し、約８〜９Ｖ(図面では−４２ボルト)でナノチューブが第１電極１１ａから分離された後、第２電極１１ｂから相当な距離を維持する位置ｆを経由した後に直ちに位置ａに復元した。このような第２サンプル＃２は、前述した第１サンプル＃１とは違って消去するとき、すなわち、第１電極からナノチューブ１０を分離するときにナノチューブ１０が第２電極１１ｂに付着されずに直ちに初期の位置ａに復元する。
図７は、本発明の第３実施形態によるメモリ素子の概略的構造図である。
本第３実施形態は、アクチュエータとしての導電性ナノチューブ１０及びこれを取り囲む複数の電極１１ａ、１１ｂ、１１ｃによるメモリ素子の構成例を示す。図面で参照番号１３は、構成要素を相互支持するためのものであって、絶縁物質を示す。
示されたように、３個の電極１１ａ、１１ｂ、１１ｃがナノチューブ１０を取り囲んでいる。したがって、前述したような動作方法によって３個の電極のうちいずれか一つの電極を選択して、選択された電極とナノチューブとに電源を印加すれば、前述したように、作動原理によって選択された電極にナノチューブが接触し、ファンデルワールス力によって接触状態が維持される。そして、このような選択された電極とナノチューブとの接触を解除、すなわち情報を消去するために、選択されていない他の電極とナノチューブとに所定の電圧を印加することによって、ナノチューブ１０が元の位置に復元する。図８は、本発明に適用されうるナノチューブを例示し、示されたナノチューブは網状である。それ以外に、単一壁ナノチューブ、多重壁ナノチューブなどが適用されうる。本発明に適用されるナノチューブは、一般的に知られた触媒を用いた成長または別途に製作されたナノチューブをメモリ素子をなす構造物に組立てることができる。
このような本発明のメモリ素子は、従来のメモリ素子のようにアレイ形態に大量配置させることによって、アドレッシングの可能な大容量メモリ素子を得ることができる。
このような本願発明の理解を助けるためにいくつかの模範的な実施形態が説明され、添付された図面に示されたが、このような実施形態は、単に広い発明を例示し、それに制限されないという点を理解しなければならない。また、本発明は、図示及び説明された構造及び配列に限定されないという点も理解しなければならない。これは多様な他の修正が当業者により行われうるためである。
本発明は、メモリ素子関連の技術分野に好適に用いられる。
本発明によるメモリ素子の基本概念を説明する概略図である。 本発明の一実施形態によるメモリ素子の情報の保存及び消去過程を示す図面である。 本発明の一実施形態によるメモリ素子の情報の保存及び消去過程を示す図面である。 本発明の一実施形態によるメモリ素子の情報の保存及び消去過程を示す図面である。 本発明の一実施形態によるメモリ素子の情報の保存及び消去過程を示す図面である。 本発明の他の実施形態によるメモリ素子の概略的構造図である。 図３に示すメモリ素子の情報書き込み及び消去過程を示す図面である。 図３に示すメモリ素子の情報書き込み及び消去過程を示す図面である。 図３に示すメモリ素子の情報書き込み及び消去過程を示す図面である。 本発明によるメモリ素子の動作を分析するために適用された第１及び第２サンプルの構成及び仕様を示す断面図である。 図５に示すサンプル１の数値分析結果を示すグラフである。 図５に示すサンプル２の数値分析結果を示すグラフである。 本発明のさらに他の実施形態によるメモリ素子の概略的構造図である。 本発明のメモリ素子に適用されるナノチューブの一例を示すイメージである。
符号の説明
１０ ナノチューブ
１０ａ 導電性支持台
１１ａ 第１電極
１１ｂ 第２電極
１２ａ、１２ｂ、１２ｃ スペーサ

Claims (7)

  1. 基板と、
    前記基板上に相互一定間隔をおいて配置される少なくとも２つの第１及び第２電極と、
    前記電極の間に設けられるものであって、静電気力によって前記第１電極または第２電極に選択的に接触する導電性ナノチューブと、
    前記導電性ナノチューブを支持する支持台と、を備えることを特徴とする不揮発性ナノチューブメモリ素子。
  2. 前記導電性ナノチューブは、一端が前記支持台に固定されたカンチレバーであることを特徴とする請求項１に記載の不揮発性ナノチューブメモリ素子。
  3. 前記導電性ナノチューブは、その両端が支持される単純支持はりであることを特徴とする請求項１に記載の不揮発性ナノチューブメモリ素子。
  4. 前記第１及び第２電極とは別途に前記ナノチューブに対応する第３電極をさらに備えることを特徴とする請求項１に記載の不揮発性ナノチューブメモリ素子。
  5. 前記第１電極と前記ナノチューブとのギャップは、ナノチューブが弾性変形によって第１電極に接触した時、ナノチューブの弾性復原力がナノチューブと第１電極との間のファンデルワールス力に比べて小さくなるように設定されることを特徴とする請求項１に記載の不揮発性ナノチューブメモリ素子。
  6. 前記第２電極と前記ナノチューブとのギャップは、ナノチューブが弾性変形によって第２電極に接触した時、ナノチューブの弾性復原力がナノチューブと第２電極との間のファンデルワールス力に比べて大きくなるように設定されることを特徴とする請求項１ないし請求項５のうちいずれか一項に記載の不揮発性ナノチューブメモリ素子。
  7. 前記第２電極と前記ナノチューブとのギャップは、ナノチューブが弾性変形によって第２電極に接触した時、ナノチューブの弾性復原力がナノチューブと第２電極との間のファンデルワールス力に比べて大きくなるように設定されることを特徴とする請求項６に記載の不揮発性ナノチューブメモリ素子。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007158332A (ja) * 2005-12-01 2007-06-21 Internatl Business Mach Corp <Ibm> メモリ構造体およびメモリ構造体動作方法
JP2011512666A (ja) * 2008-02-14 2011-04-21 キャベンディッシュ・キネティックス・リミテッド ３端子の複数回プログラム可能なメモリのビットセル及びアレイ構成
US8895952B2 (en) 2011-02-28 2014-11-25 Kabushiki Kaisha Toshiba Nonvolatile storage device

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7211854B2 (en) * 2003-06-09 2007-05-01 Nantero, Inc. Field effect devices having a gate controlled via a nanotube switching element
KR100707212B1 (ko) * 2006-03-08 2007-04-13 삼성전자주식회사 나노 와이어 메모리 소자 및 그 제조 방법
US7667260B2 (en) * 2006-08-09 2010-02-23 Micron Technology, Inc. Nanoscale floating gate and methods of formation
KR100799722B1 (ko) * 2006-12-12 2008-02-01 삼성전자주식회사 메모리 소자 및 그 제조 방법
KR100842730B1 (ko) * 2007-01-16 2008-07-01 삼성전자주식회사 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법
KR100878016B1 (ko) * 2007-06-27 2009-01-13 삼성전자주식회사 스위치 소자 및 그 제조 방법
WO2009135017A1 (en) * 2008-04-30 2009-11-05 Cavendish Kinetics Inc. Four-terminal multiple-time programmable memory bitcell and array architecture
EP2557569A1 (en) 2011-08-10 2013-02-13 Thomson Licensing Field programmable read-only memory device
KR101425857B1 (ko) * 2012-09-06 2014-07-31 서울대학교산학협력단 시냅스 모방 반도체 소자 및 그 동작방법
KR101444880B1 (ko) * 2013-07-12 2014-09-26 한국과학기술원 전자 소자 및 그 제조방법
CN105514110B (zh) * 2014-10-15 2018-01-05 国家纳米科学中心 一种基于单根多壁碳管的非易失性存储器及其制备方法
US20190198095A1 (en) * 2017-12-25 2019-06-27 Nanya Technology Corporation Memory device
CN113562690B (zh) * 2020-04-28 2022-05-31 清华大学 纳米操纵器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003504857A (ja) * 1999-07-02 2003-02-04 プレジデント・アンド・フェローズ・オブ・ハーバード・カレッジ ナノスコピックワイヤを用いる装置、アレイおよびその製造方法
WO2004109708A2 (en) * 2003-06-02 2004-12-16 Ambient Systems, Inc. Nanoelectromechanical memory cells and data storage devices
JP2005514784A (ja) * 2001-12-28 2005-05-19 ナンテロ，インク． 電気機械式３トレースジャンクション装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6674932B1 (en) * 2000-12-14 2004-01-06 Hewlett-Packard Development Company, L.P. Bistable molecular mechanical devices with a middle rotating segment activated by an electric field for electronic switching, gating, and memory applications
US6924538B2 (en) * 2001-07-25 2005-08-02 Nantero, Inc. Devices having vertically-disposed nanofabric articles and methods of making the same
US7259410B2 (en) 2001-07-25 2007-08-21 Nantero, Inc. Devices having horizontally-disposed nanofabric articles and methods of making the same
KR100790859B1 (ko) * 2002-11-15 2008-01-03 삼성전자주식회사 수직 나노튜브를 이용한 비휘발성 메모리 소자
KR100493166B1 (ko) * 2002-12-30 2005-06-02 삼성전자주식회사 수직나노튜브를 이용한 메모리
US7652342B2 (en) * 2004-06-18 2010-01-26 Nantero, Inc. Nanotube-based transfer devices and related circuits

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003504857A (ja) * 1999-07-02 2003-02-04 プレジデント・アンド・フェローズ・オブ・ハーバード・カレッジ ナノスコピックワイヤを用いる装置、アレイおよびその製造方法
JP2005514784A (ja) * 2001-12-28 2005-05-19 ナンテロ，インク． 電気機械式３トレースジャンクション装置
WO2004109708A2 (en) * 2003-06-02 2004-12-16 Ambient Systems, Inc. Nanoelectromechanical memory cells and data storage devices
JP2006526860A (ja) * 2003-06-02 2006-11-24 アンビエント システムズ， インコーポレイテッド ナノ電気機械式メモリセルおよびデータ記憶装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007158332A (ja) * 2005-12-01 2007-06-21 Internatl Business Mach Corp <Ibm> メモリ構造体およびメモリ構造体動作方法
JP2011512666A (ja) * 2008-02-14 2011-04-21 キャベンディッシュ・キネティックス・リミテッド ３端子の複数回プログラム可能なメモリのビットセル及びアレイ構成
US9019756B2 (en) 2008-02-14 2015-04-28 Cavendish Kinetics, Ltd Architecture for device having cantilever electrode
KR101558630B1 (ko) 2008-02-14 2015-10-07 카벤디시 키네틱스, 엘티디. 3-단자 다중-시간 프로그래밍가능한 메모리 비트셀 및 어레이 아키텍처
US8895952B2 (en) 2011-02-28 2014-11-25 Kabushiki Kaisha Toshiba Nonvolatile storage device

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