JP2007133657A - メモリ制御装置及びメモリ制御方法 - Google Patents

Abstract

【課題】キャッシュメモリへのライトデータの一時記憶を効率的に行うことが可能なメモリ制御装置及びメモリ制御方法を提供する。
【解決手段】ＰＣ１０から入力された新たなライトデータをキャッシュメモリ２２に一時記憶する際に、当該新たなライトデータの論理ブロックアドレス（ＬＢＡ）と、前記キャッシュメモリ２２のメモリセグメント毎に一時記憶された既存のライトデータの論理ブロックアドレスとを夫々比較し、記憶位置が同一となる共通アドレス範囲を検出する検出部２１１と、前記検出された共通アドレス範囲に対応する前記新たなライトデータを、当該共通アドレス範囲に対応する前記既存のライトデータ上に上書する制御部２１と、を備える。
【選択図】図２

Description

本発明は、情報機器と記憶媒体との間で転送されるデータを一時記憶するキャッシュメモリのメモリ制御装置及びメモリ制御方法に関する。

従来、パーソナルコンピュータ等の情報機器（以下、ＰＣという）に接続される情報記憶再生装置（例えば、光磁気（ＭＯ）ディスク装置等）は、文書データや画像データ等の種々のデータ（以下、ファイルという）を記憶媒体（例えば、光磁気（ＭＯ）ディスク等）に記憶するのに使用されている。

上記の情報記憶再生装置では、ＰＣから指示されるファイルのライト処理を高速化するために情報記憶再生装置内にキャッシュメモリを設け、このキャッシュメモリに前記ファイルを所定のサイズ毎に分割した複数の書込データ（以下、ライトデータという）を一時記憶した後、記憶媒体に記憶することで一のファイルの記憶を行う構成が一般的に用いられている。

キャッシュメモリを用いた構成では、キャッシュメモリへのライトデータの一時記憶がランダムな位置に対して行われることが多くあり、これにより記憶媒体への記憶動作の実行時間が長くなるという問題がある。そのため、従来、ＰＣから送信されるデータの連続性を判別し、不連続の場合にキャッシュメモリに一時記憶可能なデータ量を連続している場合よりも小さくすることで、記憶媒体への記憶動作の実行時間の短縮を図った技術が提案されている（例えば、特許文献１参照）。

また、従来のキャッシュメモリに関する技術では、キャッシュメモリに新たなライトデータの一時記憶を行う際に、この新たなライトデータの記憶位置を指示するＬＢＡ（論理ブロックアドレス：Logical Block Address）が、キャッシュメモリに一時記憶された既存のライトデータの連続したＬＢＡと同一又は連続したＬＢＡに包含されるような場合に、既存のライトデータにおける該当ＬＢＡ部分を新たなライトデータで上書きすることで、キャッシュメモリへの一時記憶動作の効率化を図っている。
特開平７−２６７２４０号公報

しかしながら、従来の技術では、キャッシュメモリに一時記憶を行う新たなライトデータのＬＢＡが、キャッシュメモリに一時記憶された既存のライトデータの連続したＬＢＡと部分的に同一となるような場合には、夫々独立したライトデータとして取り扱われることになるため、新たなライトデータは既存のライトデータとは個別に一時記憶されることになる。

図７は、従来の一時記憶方式を説明するための図であって、キャッシュメモリ２２に一時記憶されたライトデータの状態の一例を模式的に示した図である。なお、キャッシュメモリ２２の記憶領域内において実線にて区分けされた各矩形領域は、キャッシュメモリ２２の記憶領域を論理的に構成するメモリセグメントを意味しており、このメモリセグメント単位毎にライトデータが順次一時記憶されるようになっている。また、各メモリセグメント内に示した数値は、当該メモリセグメントに一時記憶されたライトデータのＬＢＡ（論理ブロックアドレス：Logical Block Address）を意味する。ここで、「ＬＢＡ」とは記憶媒体におけるライトデータの記憶場所を指示した情報であって、記憶媒体が有するデータブロック（セクタ）に一意に対応するアドレス値が指示されている。

ここで、例えば、ＰＣからＬＢＡ２〜８へのライトデータの記憶を指示するライト要求Ａが情報記憶装置に入力されると、図７（ａ）に示すように、キャッシュメモリ２２にはライト要求Ａに対応するライトデータが先頭のメモリセグメントに一時記憶される。

次に、ＰＣからＬＢＡ０〜５へのライトデータの記憶を指示するライト要求Ｂが入力されると、この新たなライトデータの一部のＬＢＡ２〜５と、既に一時記憶されたライトデータの連続したＬＢＡ２〜５とが重複しているにもかかわらず、ライト要求Ｂに対応するライトデータは、図７（ｂ）に示すように、既存のライトデータ後段のメモリセグメントに一時記憶されることになる。

また、ＰＣからＬＢＡ４〜７へのライトデータの記憶を指示するライト要求Ｃが入力された場合には、新たなライトデータのＬＢＡ４〜７は既に一時記憶されているライト要求Ａに係るライトデータのＬＢＡ２〜８に含まれるため、図７（ｃ）に示すように、このＬＢＡ２〜８のうちＬＢＡ４〜７の部分がライト要求Ｃに係るライトデータに上書きされる。

さらに、ＰＣから順次ＬＢＡ６〜１０、ＬＢＡ１〜９、ＬＢＡ０〜１１への記憶を指示するライト要求（夫々、ライト要求Ｄ、ライト要求Ｅ、ライト要求Ｆとする）が入力された場合には、図７（ｄ）に示すように、ライト要求Ｄ〜Ｆに対応するライトデータは、それぞれ既存のライトデータ後段のメモリセグメントに順次一時記憶されることになる。

上記のように、従来の技術では、新たなライトデータのＬＢＡが、キャッシュメモリに一時記憶された既存のライトデータのＬＢＡと部分的に一致するような場合であっても、新たなライトデータは個別に一時記憶されることになる。これにより、一時記憶処理を行うための比較的大容量のキャッシュメモリが必要となるため、コストが増大する可能性がある。また、同一のＬＢＡに対する記憶動作が重複して行われるため、記憶媒体への記憶動作の実行時間が増大するという問題がある。

本発明の課題は、キャッシュメモリへのライトデータの一時記憶を効率的に行うことが可能なメモリ制御装置及びメモリ制御方法を提供することである。

上記課題を解決するため、請求項１に記載の発明は、
情報機器から入力される書込データ及び当該書込データの記憶位置を指示する論理ブロックアドレスとをメモリセグメント毎に順次一時記憶するキャッシュメモリと、前記一時記憶された書込データを当該書込データの論理ブロックアドレスに基づいて記憶媒体に記憶させる記憶手段と、を備えたメモリ制御装置において、
前記情報機器から入力された新たな書込データを前記キャッシュメモリに一時記憶する際に、当該新たな書込データの論理ブロックアドレスと、前記キャッシュメモリのメモリセグメント毎に一時記憶された既存の書込データの論理ブロックアドレスとを夫々比較し、前記記憶位置が同一となる共通アドレス範囲を検出する検出手段と、
前記検出された共通アドレス範囲に対応する前記新たな書込データを、当該共通アドレス範囲に対応する前記既存の書込データ上に上書する一時記憶制御手段と、
を備えたことを特徴としている。

更に、請求項２に記載の発明は、請求項１に記載の発明において、
前記一時記憶制御手段は、前記検出手段により検出された共通アドレス範囲以外を記憶位置とする前記新たな書込データを、前記既存の書込データ後段のメモリセグメントに一時記憶させることを特徴としている。

更に、請求項３に記載の発明は、請求項１又は２に記載の発明において、
前記一時記憶制御手段は、前記メモリセグメント毎に一時記憶された各既存の書込データの論理ブロックアドレスが、前記共通アドレス範囲に包含される場合、この包含関係にある既存の書込データが一時記憶されたメモリセグメントを無効化するとともに、当該包含関係にある既存の書込データの論理ブロックアドレスに対応する前記新たな書込データを、前記既存の書込データ後段のメモリセグメントに一時記憶させることを特徴としている。

また、上記課題を解決するために、請求項４に記載の発明は、
情報機器から入力される書込データ及び当該書込データの記憶位置を指示する論理ブロックアドレスとをメモリセグメント毎に順次一時記憶するキャッシュメモリと、前記一時記憶された書込データを当該書込データの論理ブロックアドレスに基づいて記憶媒体に記憶させる記憶手段と、を備えたメモリ制御装置のメモリ制御方法であって、
前記情報機器から入力された新たな書込データを前記キャッシュメモリに一時記憶する際に、当該新たな書込データの論理ブロックアドレスと、前記キャッシュメモリのメモリセグメント毎に一時記憶された既存の書込データの論理ブロックアドレスとを夫々比較し、前記記憶位置が同一となる共通アドレス範囲を検出する検出工程と、
前記検出された共通アドレス範囲に対応する前記新たな書込データを、当該共通アドレス範囲に対応する前記既存の書込データ上に上書する一時記憶制御工程と、
を含むことを特徴としている。

更に、請求項５に記載の発明は、請求項４に記載の発明において、
前記一時記憶制御工程は、前記検出手段により検出された共通アドレス範囲以外を記憶位置とする前記新たな書込データを、前記既存の書込データ後段のメモリセグメントに一時記憶させることを特徴としている。

更に、請求項６に記載の発明は、請求項４又は５に記載の発明において、
前記一時記憶制御工程は、前記メモリセグメント毎に一時記憶された各既存の書込データの論理ブロックアドレスが、前記共通アドレス範囲に包含される場合、この包含関係にある既存の書込データが一時記憶されたメモリセグメントを無効化するとともに、当該包含関係にある既存の書込データの論理ブロックアドレスに対応する前記新たな書込データを、前記既存の書込データ後段のメモリセグメントに一時記憶させることを特徴としている。

請求項１、４に記載の発明によれば、キャッシュメモリに一時記憶された既存の書込データを、当該既存の書込データの論理ブロックアドレスと一部又は全部が同一となる新たな書込データに上書きするため、書込データの一時記憶を効率的に行うことができる。これにより、キャッシュメモリの使用容量を抑えることが可能であるため、このキャッシュメモリにかかるコストを抑えることができる。また、同一のＬＢＡに対する記憶動作を一度に行うことができるため、記憶媒体への記憶動作の実行時間を短縮させることができる。

請求項２、５に記載の発明によれば、既存の書込データ後段に共通アドレス範囲以外を記憶位置とする新たな書込データをメモリブロック単位で順次一時記憶することができる。

請求項３、６に記載の発明によれば、共通アドレス範囲に包含される既存の書込データが記憶されたメモリセグメントを無効化し、包含関係にある既存の書込データの論理ブロックアドレスに対応する新たな書込データを前記既存の書込データ後段のメモリセグメントに新たに一時記憶させることができるため、書込データの一時記憶を効率的に行うことができる。これにより、キャッシュメモリの使用容量を抑えることが可能であるため、このキャッシュメモリにかかるコストを抑えることができる。また、同一のＬＢＡに対する記憶動作を一度に行うことができるため、記憶媒体への記憶動作の実行時間を短縮させることができる。

以下、図面を参照して本発明を実施するための最良の形態について詳細に説明する。ただし、発明の範囲は図示例に限定されないものとする。

図１は、ＰＣ１０と、本発明に係るメモリ制御装置を備えた情報記憶再生装置１０との関係を模式的に示した図である。
図１に示すとおり、ＰＣ１０と情報記憶再生装置２０とは、ケーブルＣを介して接続されており、相互に種々の情報（データ）の授受が可能に構成されている。

ＰＣ１０は、サーバ機器やパーソナルコンピュータ等の情報機器であって、後述する記憶部１２に記憶された文書データや画像データ等の種々のデータ（以下、ファイルという）の記憶媒体Ｍへの記憶を指示するライト要求を情報記憶再生装置２０に出力することで、記憶媒体Ｍにファイルの複製を記憶させる。また、ＰＣ１０は、記憶媒体Ｍに記憶されたファイルの取得を指示するリード要求を情報記憶再生装置１０に出力することで、記憶媒体Ｍからファイルを読み出させる。

情報記憶再生装置２０は、例えば、ＭＯドライブ、ＣＤ−Ｒ（ＲＷ）ドライブ、ＤＶＤ±Ｒ（ＲＷ）ドライブ、ＤＶＤ−ＲＡＭドライブ、ハードディスクドライブ等であって、ＰＣ１０から入力されるライト要求に応じてファイルを記憶媒体Ｍ（例えば、ＭＯディスク）に記憶するとともに、ＰＣ１０からのリード要求に応じて記憶媒体Ｍに記憶されたファイルを読み出し、ＰＣ１０に出力する。なお、記憶媒体Ｍは、図示したように情報記憶再生装置２０に着脱可能な態様としてもよいし、情報記憶再生装置２０内に固定的に備えた態様としてもよい。

図２は、ＰＣ１０及び情報記憶再生装置２０の内部構成を示した図である。
ＰＣ１０は、図２に示すとおり、制御部１１、記憶部１２、Ｉ／Ｆ（インターフェース）１３等を備えて構成される。

制御部１１は、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）等により構成され、ＲＯＭ又は記憶部１２に記憶された基本ソフト（ＯＳ）や各種プログラムを読み出して実行することにより、ＰＣ１０全体を統括的に制御する。

制御部１１は、記憶部１２に記憶されたファイルの複製を記憶媒体Ｍに記憶させるライト要求をＩ／Ｆ１３を介して情報記憶再生装置２０に出力する。ここで、記憶対象となるファイルは、制御部１１の制御の下、所定サイズ毎のデータに分割され、夫々ライトデータとして、当該ライトデータの記憶位置を指示するＬＢＡ（Logical Block Address：論理ブロックアドレス）とともにライト要求として情報記憶再生装置２０に出力される。

制御部１１は、記憶媒体Ｍに記憶されたファイルを取得するリード要求をＩ／Ｆ１３を介して情報記憶再生装置２０に出力する。また、制御部１１は、リード要求により取得されたファイルを記憶部１２に記憶させる。

記憶部１２は、磁気的、光学的記憶媒体、半導体等の不揮発性メモリ等から構成されており、ＰＣ１０に対応するＯＳ、各種プログラム、これらのプログラムで処理されたデータ等を予め記憶する。これらの各処理プログラムは、読み取り可能なプログラムコードの形態で格納され、制御部１１は、当該プログラムコードに従った動作を逐次実行する。

記憶部１２は、上述した１又は複数のファイルを記憶しており、制御部１１からの指示に応じて記憶対象となるファイルを読み出し、制御部１１に出力する。また、記憶部１２は、制御部１１からの指示に応じ情報記憶再生装置２０から取得されたファイルを記憶する。

Ｉ／Ｆ１３は、ＵＳＢ（Universal Serial Bus）、ＩＥＥＥ１３９４（Institute of Electrical and Electronic Engineers 1394）、ＳＣＳＩ（Small Computer System Interface）、ＡＴＡＰＩ（AT Attachment Packet Interface）等の規格に準拠したインターフェースであって、情報記憶再生装置２０との間でデータ転送を行うための制御を行う。

情報記憶再生装置２０は、図２に示すとおり、制御部２１、キャッシュメモリ２２、Ｉ／Ｆ２３、記憶再生部２４等を備えて構成される。

制御部２１は、ＣＰＵ、ＲＯＭ、ＲＡＭ等により構成され、ＲＯＭに格納されている各種設定値やシステムプログラムを読み出して実行することにより、情報記憶再生装置２０全体を統括的に制御する。

制御部２１は、ＰＣ１０からＩ／Ｆ２３を介して入力されるライト要求に応じ、記憶対象となったファイルのライトデータを、後述する検出部２１１の検出結果に基づいてキャッシュメモリ２２のメモリセグメント毎に順次一時記憶させる。また、制御部２１は、記憶再生部２４を制御することで、キャッシュメモリ２２に一時記憶されたライトデータを当該ライトデータのＬＢＡに基づいて記憶媒体Ｍに記憶させる。

また、制御部２１は、図２に示すとおり検出部２１１を有している。
検出部２１１は、ＰＣ１０から入力された新たなライトデータをキャッシュメモリ２２に一時記憶する際に、当該新たなライトデータのＬＢＡ（論理ブロックアドレス：Logical Block Address）と、キャッシュメモリ２２のメモリセグメント毎に一時記憶された既存のライトデータのＬＢＡとを夫々比較し、記憶位置が同一となる共通アドレス範囲を検出する。ここで、「ＬＢＡ」とは記憶媒体Ｍにおけるライトデータの記憶場所を指示した情報であって、記憶媒体Ｍが有するデータブロック（セクタ）に一意に対応するアドレス値が指示されている。

制御部２１は、検出部２１１により検出された共通アドレス範囲に対応する新たなライトデータを、当該共通アドレス範囲に対応する既存のライトデータ上に上書する。
また、制御部２１は、検出部２１１により検出された共通アドレス範囲以外を記憶位置とする新たなライトデータを、既存のライトデータ後段のメモリセグメントに一時記憶させる。
また、制御部２１は、メモリセグメント毎に一時記憶された各既存のライトデータのＬＢＡが、前記共通アドレス範囲に包含される場合、この包含関係にある既存のライトデータが一時記憶されたメモリセグメントを無効化するとともに、当該包含関係にある既存のライトデータのＬＢＡに対応する前記新たなライトデータを、既存のライトデータ後段のメモリセグメントに一時記憶させる。なお、ここでメモリセグメントを無効化するとは、この無効化対象となったメモリセグメントに一時記憶されるライトデータに基づいた記憶媒体への記憶動作が行われないよう制御することを意味する。

以下、図３及び図４を参照して、上述した制御部２１（検出部２１１）によるライトデータの一時記憶に係る動作を説明する。
図３及び図４は、情報記憶再生装置に備えられたキャッシュメモリ２２の記憶領域を模式的に示した図である。なお、キャッシュメモリ２２の記憶領域内において実線にて区分けされた各矩形領域は、キャッシュメモリ２２の記憶領域を論理的に構成するメモリセグメントを意味している。また、各メモリセグメント内に示した数値は、当該メモリセグメントに一時記憶されたライトデータのＬＢＡを意味しており、このメモリセグメント単位毎にライトデータが順次一時記憶されるようになっている。また、各メモリセグメント内に示した数値は、当該メモリセグメントに一時記憶されたライトデータのＬＢＡを意味する。

ここで、例えば、ＰＣ１０からＬＢＡ２〜８へのライトデータの記憶を指示するライト要求Ａが入力されたとすると、図３（ａ）に示すように、キャッシュメモリ２２にはライト要求Ａに対応するライトデータが先頭のメモリセグメントに一時記憶される。

上記の条件下において、次に、ＰＣ１０からＬＢＡ０〜５へのライトデータの記憶を指示するライト要求Ｂが入力されたとすると、検出部２１１は、このライト要求Ｂに係るライトデータのＬＢＡと、キャッシュメモリ２２の先頭のメモリセグメントに一時記憶されたライト要求Ａに係るライトデータのＬＢＡとを比較し、記憶位置が同一となる共通アドレス範囲、即ち、ＬＢＡ２〜５を検出する。

この場合、制御部２１は、検出部２１１により検出された共通アドレス範囲（ＬＢＡ２〜５）に対応するライト要求Ｂに係るライトデータを、図３（ｂ）に示すように、共通アドレス範囲（ＬＢＡ２〜５）に対応するライト要求Ａに係るライトデータに上書するとともに、共通アドレス範囲（ＬＢＡ２〜５）以外を記憶位置とするライト要求Ｂに係るライトデータ（ＬＢＡ０、１）を、ライト要求Ａに係るライトデータ後段のメモリセグメントに一時記憶させる。

次に、ＰＣ１０からＬＢＡ４〜７へのライトデータの記憶を指示するライト要求Ｃが入力されたとすると、検出部２１１は、このライト要求Ｃに係るライトデータのＬＢＡと、キャッシュメモリ２２の各メモリセグメントに夫々一時記憶されたライト要求Ａ及びライト要求Ｂに係るライトデータのＬＢＡとを比較し、記憶位置が同一となる共通アドレス範囲、即ち、ＬＢＡ４〜７を検出する。

この場合、制御部２１は、検出部２１１により検出された共通アドレス範囲（ＬＢＡ４〜７）に対応するライト要求Ｃに係るライトデータを、図３（ｃ）に示すように、共通アドレス範囲（ＬＢＡ４〜７）に対応するライト要求Ｂ（ＬＢＡ４、５）及びライト要求Ａ（６、７）に係るライトデータに上書する。

次に、ＰＣ１０からＬＢＡ６〜１０へのライトデータの記憶を指示するライト要求Ｄが入力されたとすると、検出部２１１は、このライト要求Ｄに係るライトデータのＬＢＡと、キャッシュメモリ２２の各メモリセグメントに夫々一時記憶されたライト要求Ａ〜Ｃに係るライトデータのＬＢＡとを比較し、記憶位置が同一となる共通アドレス範囲、即ち、ＬＢＡ６〜８を検出する。

この場合、制御部２１は、検出部２１１により検出された共通アドレス範囲（ＬＢＡ６〜８）に対応するライト要求Ｄのライトデータを、図３（ｄ）に示すように、共通アドレス範囲（ＬＢＡ６〜８）に対応するライト要求Ｃ（ＬＢＡ６、７）及びライト要求Ａ（ＬＢＡ８）に係るライトデータに上書するとともに、共通アドレス範囲（ＬＢＡ６〜８）以外を記憶位置とするライト要求Ｄに係るライトデータ（ＬＢＡ９、１０）を、既存のライトデータ後段のメモリセグメントに一時記憶させる。

次に、ＰＣ１０からＬＢＡ１〜９へのライトデータの記憶を指示するライト要求Ｅが入力されたとすると、検出部２１１は、このライト要求Ｅに係るライトデータのＬＢＡと、キャッシュメモリ２２の各メモリセグメントに夫々一時記憶されたライト要求Ｂ〜Ｄに係るライトデータのＬＢＡとを比較し、記憶位置が同一となる共通アドレス範囲、即ち、ＬＢＡ１〜９を検出する。

この場合、制御部２１は、メモリセグメント毎に一時記憶されたライト要求Ｂ、Ｃ、Ｄに係るライトデータのＬＢＡ２〜８が、検出部２１１により検出された共通アドレス範囲（ＬＢＡ１〜９）に包含されると判断し、図４（ａ）に示すように、この包含関係にあるライト要求Ｂ、Ｃ、Ｄに係るライトデータが一時記憶されたメモリセグメントを無効化する。そして、共通アドレス範囲（ＬＢＡ１〜９）と包含関係にある既存のライトデータのＬＢＡ２〜８に対応するライト要求Ｅに係るライトデータを、既存のライトデータ後段のメモリセグメントに一時記憶させるとともに、共通アドレス範囲（ＬＢＡ１、９）に対応するライト要求Ｅに係るライトデータを、共通アドレス範囲（ＬＢＡ１、９）に対応するライト要求Ｂ（ＬＢＡ１）及びライト要求Ｄ（ＬＢＡ９）に係るライトデータに上書する。

さらに、ＰＣ１０からＬＢＡ０〜１１へのライトデータの記憶を指示するライト要求Ｆが入力されたとすると、検出部２１１は、このライト要求Ｆに係るライトデータのＬＢＡと、キャッシュメモリ２２の各メモリセグメントに夫々一時記憶されたライト要求Ｂ、Ｄ及びＥに係るライトデータのＬＢＡとを比較し、記憶位置が同一となる共通アドレス範囲、即ち、ＬＢＡ０〜１０を検出する。

この場合、制御部２１は、メモリセグメント毎に一時記憶されたライト要求Ｂ、Ｄ及びＥに係るライトデータのＬＢＡ０〜１０が、検出部２１１により検出された共通アドレス範囲（ＬＢＡ０〜１０）に包含されると判断し、この包含関係にあるライト要求Ｂ、Ｄ及びＥに係るライトデータが一時記憶されたメモリセグメントを無効化し、当該包含関係にある既存のライトデータのＬＢＡ０〜１０に対応するライト要求Ｅに係るライトデータ及び共通アドレス範囲（ＬＢＡ０〜１０）以外を記憶位置とするライト要求Ｆに係るライトデータ（ＬＢＡ１１）を、図４（ｂ）に示すように、無効化された既存のライトデータ後段のメモリセグメントに一時記憶させる。

このように、制御部２１（検出部２１１）によるメモリ制御により、キャッシュメモリ２２に一時記憶された既存のライトデータを、当該既存のライトデータのＬＢＡと一部又は全部が同一となる新たなライトデータに上書きすることができる。また、共通アドレス範囲に包含される既存のライトデータが記憶されたメモリセグメントを無効化し、包含関係にある既存のライトデータのＬＢＡに対応する新たなライトデータを前記既存のライトデータ後段のメモリセグメントに新たに一時記憶させることができるため、ライトデータの一時記憶を効率的に行うことができる。

また、制御部２１は、ＰＣ１０からＩ／Ｆ２３を介して入力されるリード要求に応じ取得対象となったファイルの読み出しを記憶再生部２４に指示することで、当該ファイルのリードデータを記憶媒体Ｍから順次読み出し、キャッシュメモリ２２に一時記憶させる。そして、このキャッシュメモリ２２に一時記憶されたリードデータをＩ／Ｆ２３を介してＰＣ１０に出力することで、取得対象となったファイルの出力を行う。

キャッシュメモリ２２は、ＳＲＡＭ（Static RAM）やＤＲＡＭ（Dynamic RAM）等の揮発性メモリ等から構成され、制御部２１の制御の下、ＰＣ１０から入力されるライトデータを記憶領域に順次一時記憶する。また、キャッシュメモリ２２は、制御部２１の制御の下、記憶媒体Ｍから読み出されたリードデータを記憶領域に順次一時記憶する。つまり、記憶媒体Ｍに入出力されるデータ（ライトデータ、リードデータ）は、全てキャッシュメモリ２２を経由するようになっている。

なお、キャッシュメモリ２２の記憶容量は特に問わないものとするが、より大容量を有するキャッシュメモリ２２を用いる際には、キャッシュメモリ２２の記憶領域を構成する各メモリセグメントのサイズ（以下、セグメントサイズという）を変更することが好ましい。

以下、上述したキャッシュメモリ２２の記憶領域の構成について説明する。
図５は、キャッシュメモリ２２の記憶領域を構成する各メモリセグメントを模式的に示した図であって、所定の容量（例えば、２ＭＢ）を有したキャッシュメモリ２２が図５（ａ）に示すように、ＭＳ１〜ＭＳ４のメモリセグメントから構成されているものとする。

ここで、キャッシュメモリ２２の記憶容量を４倍（例えば、８ＭＢ）に増加した場合、当該キャッシュメモリ２２の記憶領域の構成は、例えば、図５（ｂ）又は図５（ｃ）の二つの態様が考えられる。図５（ｂ）の構成の場合、各メモリセグメントのセグメントサイズを図５（ａ）と同等としているため、計１６個のメモリセグメントＭＳ１〜ＭＳ１６によりキャッシュメモリ２２が構成される。また、図５（ｃ）の構成の場合、各メモリセグメントのセグメントサイズを図５（ａ）の４倍に拡張しているため、図５（ａ）と同様計４個のメモリセグメントＭＳ１〜ＭＳ４によりキャッシュメモリ２２が構成される。

キャッシュメモリ２２を図５（ｂ）の構成とした場合、比較的小容量のデータを取り扱う際に有効となるが、データがキャッシュにヒットしているか否かをチェックするループ回数は図５（ａ）の構成の場合と比較して４倍となるため、データの記憶及び読み出しに係る処理速度が遅くなる。

一方、キャッシュメモリ２２を図５（ｃ）の構成とした場合、比較的大容量のデータを取り扱う際に有効となり、データがキャッシュにヒットしているか否かをチェックするループ回数も図５（ａ）の構成の場合と同等となる。

このように、情報記憶再生装置２０の使用環境に応じて、キャッシュメモリ２２の記憶領域を構成する各セグメントサイズを変更することが好ましい。なお、メモリセグメント構成の態様は図示例に限らず、例えば、８個のメモリセグメントからキャッシュメモリ２２を構成することとしてもよい。

Ｉ／Ｆ２３は、Ｉ／Ｆ１３と同様ＵＳＢ、ＩＥＥＥ１３９４、ＳＣＳＩ、ＡＴＡＰＩ等の規格に準拠したインターフェースであって、ＰＣ１０との間でデータ転送を行うための制御を行う。なお、Ｉ／Ｆ１３とＩ／Ｆ２３とは共に共通する規格に準拠したインターフェースであるものとする。

記憶再生部２４は、記憶媒体Ｍの記憶再生方式に応じた種々の機能部（例えば、レーザダイオード、磁気ヘッド等）を有しており、制御部２１の制御の下、キャッシュメモリ２２に一時記憶されたライトデータを当該ライトデータのＬＢＡに基づいて記憶媒体Ｍに記憶する。また、記憶再生部２４は、制御部２１からの読み込み指示に応じて記憶媒体Ｍからファイル（リードデータ）の読み出し（再生）を行う。

次に、図６を参照して、キャッシュメモリ２２への一時記憶に係る動作について説明する。
図６は、キャッシュメモリ２２への一時記憶に係るメモリ制御処理の手順を示したフローチャートである。なお、図６で示したステップＳ１１〜Ｓ１６の処理は、情報記憶再生装置２０の制御部２１（検出部２１１）により実行されるものとする。

まず、ＰＣ１０からファイルの記憶を指示するライト要求がＩ／Ｆ２３を介して入力されると（ステップＳ１１）、このライト要求に係る新たなライトデータのＬＢＡと、既にキャッシュメモリ２２の各メモリブロックに一時記憶された既存のライトデータのＬＢＡとが夫々比較され、記憶位置が同一となる共通アドレス範囲が検出される（ステップＳ１２）。

次に、共通アドレス範囲が検出されたか否かが判定され、検出されなかったと判定された場合には（ステップＳ１３；Ｎｏ）、ステップＳ１９へと移行する。また、共通アドレス範囲が検出されたと判定された場合には（ステップＳ１３；Ｙｅｓ）、各メモリセグメントに一時記憶された既存のライトデータのＬＢＡが、前記共通アドレス範囲に包含されるか否かが判定される（ステップＳ１４）。

ここで、一時記憶された既存のライトデータのＬＢＡが、前記共通アドレス範囲に包含されると判定された場合には（ステップＳ１４；Ｙｅｓ）、この包含関係にある既存のライトデータが一時記憶されたメモリセグメントが無効化され（ステップＳ１５）、ステップＳ１７に移行する。

一方、ステップＳ１４において、一時記憶された既存のライトデータのＬＢＡが、前記共通アドレス範囲に包含されないと判定された場合には（ステップＳ１４；Ｎｏ）、この共通アドレス範囲に対応する新たなライトデータが、当該共通アドレス範囲に対応する既存のライトデータ上に上書され（ステップＳ１６）、ステップＳ１７に移行する。

ステップＳ１７では、キャッシュメモリ２２の全てのメモリセグメントに対して、上述したステップＳ１４の包含関係の判定処理が行われたか否かが判定され、全てのメモリセグメントについて判定処理が行われていないと判定された場合には（ステップＳ１７；Ｎｏ）、ステップＳ１４に再び戻り、次のメモリセグメントに対して、包含関係の判定が行われる。また、ステップＳ１７において、全てのメモリセグメントについて判定処理が行われたと判定された場合には（ステップＳ１７；Ｙｅｓ）、ステップＳ１８へと移行する。

続くステップＳ１８では、ステップＳ１１で入力されたライト要求に係る新たなライトデータのうちキャッシュメモリ２２に一時記憶されていないライトデータが存在するか否かが判定され、一時記憶されていないライトデータが存在すると判定された場合には（ステップＳ１８；Ｙｅｓ）、ステップＳ１９に移行する、また、一時記憶されていないライトデータが存在しないと判定された場合には（ステップＳ１８；Ｎｏ）、本処理は終了する。

ステップＳ１９では、ステップＳ１３の判定処理により共通アドレス範囲が検出されないと判定された新たなライトデータ、又は、ステップＳ１８の判定処理により一時記憶されていないと判定された新たなライトデータが、既存のライトデータ後段のメモリセグメントに一時記憶されて、本処理は終了する。

以上のように、本実施の形態によれば、キャッシュメモリ２２に一時記憶された既存のライトデータを、当該既存のライトデータのＬＢＡと一部又は全部が同一となる新たなライトデータに上書きするため、ライトデータの一時記憶を効率的に行うことができる。これにより、キャッシュメモリの使用容量を抑えることが可能であるため、このキャッシュメモリにかかるコストを抑えることができる。また、同一のＬＢＡに対する記憶動作を一度に行うことができるため、記憶媒体への記憶動作の実行時間を短縮させることができる。

また、共通アドレス範囲に包含される既存のライトデータが記憶されたメモリセグメントを無効化し、包含関係にある既存のライトデータのＬＢＡに対応する新たなライトデータを前記既存のライトデータ後段のメモリセグメントに新たに一時記憶させることができるため、ライトデータの一時記憶を効率的に行うことができる。これにより、キャッシュメモリの使用容量を抑えることが可能であるため、このキャッシュメモリにかかるコストを抑えることができる。また、同一のＬＢＡに対する記憶動作を一度に行うことができるため、記憶媒体への記憶動作の実行時間を短縮させることができる。

上記実施の形態の細部構成および詳細動作に関しては、本発明の趣旨を逸脱しない範囲で適宜変更可能である。

例えば、上記実施の形態では、ＰＣ１０と情報記憶再生装置２０とを別体とした態様を示したが、これに限らず、ＰＣ１０が情報記憶再生装置２０を内蔵した態様としてもよい。

ＰＣと情報記憶再生装置との関係を模式的に示した図である ＰＣ及び情報記憶再生装置の内部構成を示した図である。 キャッシュメモリに一時記憶されたライトデータの状態の一例を模式的に示した図である。 キャッシュメモリに一時記憶されたライトデータの状態の一例を模式的に示した図である。 キャッシュメモリの記憶領域を構成する各セグメントを模式的に示した図である。 キャッシュメモリへの一時記憶に係るメモリ制御処理の手順を示したフローチャートである。 従来の一時記憶方式を説明するための図であって、キャッシュメモリに一時記憶されたライトデータの状態の一例を模式的に示した図である。

符号の説明

１０ ＰＣ（情報機器）
１１ 制御部
１２ 記憶部
１３ Ｉ／Ｆ
２０ 情報記憶再生装置（メモリ制御装置）
２１ 制御部（一時記憶制御手段）
２１１ 検出部（検出手段）
２２ キャッシュメモリ
２３ Ｉ／Ｆ
２４ 記憶再生部（記憶手段）
Ｃ ケーブル
Ｍ 記憶媒体

Claims (6)

1. 情報機器から入力される書込データ及び当該書込データの記憶位置を指示する論理ブロックアドレスとをメモリセグメント毎に順次一時記憶するキャッシュメモリと、前記一時記憶された書込データを当該書込データの論理ブロックアドレスに基づいて記憶媒体に記憶させる記憶手段と、を備えたメモリ制御装置において、
   前記情報機器から入力された新たな書込データを前記キャッシュメモリに一時記憶する際に、当該新たな書込データの論理ブロックアドレスと、前記キャッシュメモリのメモリセグメント毎に一時記憶された既存の書込データの論理ブロックアドレスとを夫々比較し、前記記憶位置が同一となる共通アドレス範囲を検出する検出手段と、
   前記検出された共通アドレス範囲に対応する前記新たな書込データを、当該共通アドレス範囲に対応する前記既存の書込データ上に上書する一時記憶制御手段と、
   を備えたことを特徴とするメモリ制御装置。
2. 前記一時記憶制御手段は、前記検出手段により検出された共通アドレス範囲以外を記憶位置とする前記新たな書込データを、前記既存の書込データ後段のメモリセグメントに一時記憶させることを特徴とする請求項１に記載のメモリ制御装置。
3. 前記一時記憶制御手段は、前記メモリセグメント毎に一時記憶された各既存の書込データの論理ブロックアドレスが、前記共通アドレス範囲に包含される場合、この包含関係にある既存の書込データが一時記憶されたメモリセグメントを無効化するとともに、当該包含関係にある既存の書込データの論理ブロックアドレスに対応する前記新たな書込データを、前記既存の書込データ後段のメモリセグメントに一時記憶させることを特徴とする請求項１又は２に記載のメモリ制御装置。
4. 情報機器から入力される書込データ及び当該書込データの記憶位置を指示する論理ブロックアドレスとをメモリセグメント毎に順次一時記憶するキャッシュメモリと、前記一時記憶された書込データを当該書込データの論理ブロックアドレスに基づいて記憶媒体に記憶させる記憶手段と、を備えたメモリ制御装置のメモリ制御方法であって、
   前記情報機器から入力された新たな書込データを前記キャッシュメモリに一時記憶する際に、当該新たな書込データの論理ブロックアドレスと、前記キャッシュメモリのメモリセグメント毎に一時記憶された既存の書込データの論理ブロックアドレスとを夫々比較し、前記記憶位置が同一となる共通アドレス範囲を検出する検出工程と、
   前記検出された共通アドレス範囲に対応する前記新たな書込データを、当該共通アドレス範囲に対応する前記既存の書込データ上に上書する一時記憶制御工程と、
   を含むことを特徴とするメモリ制御方法。
5. 前記一時記憶制御工程は、前記検出手段により検出された共通アドレス範囲以外を記憶位置とする前記新たな書込データを、前記既存の書込データ後段のメモリセグメントに一時記憶させることを特徴とする請求項４に記載のメモリ制御方法。
6. 前記一時記憶制御工程は、前記メモリセグメント毎に一時記憶された各既存の書込データの論理ブロックアドレスが、前記共通アドレス範囲に包含される場合、この包含関係にある既存の書込データが一時記憶されたメモリセグメントを無効化するとともに、当該包含関係にある既存の書込データの論理ブロックアドレスに対応する前記新たな書込データを、前記既存の書込データ後段のメモリセグメントに一時記憶させることを特徴とする請求項４又は５に記載のメモリ制御方法。

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