JP2007129829A - Inverter circuit apparatus - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To surely transmit a drive signal to a gate of a semiconductor switching element of an upper arm in an inverter apparatus having a voltage boosting level shift circuit for transmitting a control signal from a low-voltage circuit to a high-voltage circuit. <P>SOLUTION: The inverter apparatus of the invention includes the voltage boosting level shift circuit for transmitting the control signal from the low-voltage circuit to the high-voltage circuit, sets widths of set and reset pulses exceeding a time from a peak value of a recovery current in a diode reversely connected to the semiconductor switching element in parallel to a convergence of an oscillated voltage, and surely transmits the signal to the upper arm even if the signal is interrupted by an operation of a logic filter. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、主端子間に直列接続された第１および第２電力スイッチング素子からなる少なくとも１アームを有するインバータ装置に関わり、特に低圧側回路から高圧側回路に制御信号を伝達する昇圧レベルシフト回路を有するインバータ装置に関する。   The present invention relates to an inverter device having at least one arm composed of first and second power switching elements connected in series between main terminals, and more particularly, a boost level shift circuit for transmitting a control signal from a low voltage side circuit to a high voltage side circuit. It is related with the inverter apparatus which has.

図２に従来技術のインバータ装置の１アーム分のブロック図を示す。主電源Ｖｄｄの高圧端子と上アームＩＧＢＴ２のコレクタが配線１１によって接続されている。上アームＩＧＢＴ２のエミッタと出力端子１５とが配線１２で接続されている。下アームＩＧＢＴ１のコレクタと出力端子１５とが配線１３で接続されている。主電源Ｖｄｄの接地端子と下アームＩＧＢＴ１のエミッタが配線１４で接続されている。上アームＩＧＢＴ２のコレクタ、エミッタ間にはダイオード４が逆並列に接続されている。下アームＩＧＢＴ１にも逆並列にダイオード３が接続されている。主電源Ｖｄｄの高圧端子と出力端子１５との間には負荷インダクタンス１０が接続されている。上アームＩＧＢＴ２のゲート端子にはｎＭＯＳＦＥＴ６３、ｐＭＯＳＦＥＴ６４で構成される駆動回路が接続されている。上アームＩＧＢＴ２のエミッタは出力端子１５に接続されているため、上アームＩＧＢＴ２は主電源Ｖｄｄの接地端子に対して電位的に浮動の状態で駆動される。従って上アームＩＧＢＴ２がオン状態では主電源Ｖｄｄと同じ高電圧が加わる。このため駆動回路は接地電位に対して絶縁する必要がある。   FIG. 2 shows a block diagram of one arm of the conventional inverter device. The high voltage terminal of the main power supply Vdd and the collector of the upper arm IGBT 2 are connected by the wiring 11. The emitter of the upper arm IGBT 2 and the output terminal 15 are connected by a wiring 12. The collector of the lower arm IGBT 1 and the output terminal 15 are connected by a wiring 13. The ground terminal of the main power supply Vdd and the emitter of the lower arm IGBT 1 are connected by a wiring 14. A diode 4 is connected in antiparallel between the collector and emitter of the upper arm IGBT 2. The diode 3 is also connected in antiparallel to the lower arm IGBT1. A load inductance 10 is connected between the high voltage terminal of the main power supply Vdd and the output terminal 15. A drive circuit composed of an nMOSFET 63 and a pMOSFET 64 is connected to the gate terminal of the upper arm IGBT2. Since the emitter of the upper arm IGBT2 is connected to the output terminal 15, the upper arm IGBT2 is driven in a floating state with respect to the ground terminal of the main power supply Vdd. Therefore, the same high voltage as that of the main power supply Vdd is applied when the upper arm IGBT2 is in the ON state. For this reason, the drive circuit must be insulated from the ground potential.

下アームから電位的に浮動な上アームに対して駆動信号を送る手段としてレベルシフト回路がある。オン信号伝達用の高耐圧ＭＯＳＦＥＴ３２のソースは下アームアース２０に接続されている。ゲートは論理回路３０に接続されている。ドレインには抵抗５２が接続されている。抵抗５２のもう一方は、上アーム駆動用電源４０の高圧側に接続されている。抵抗５２の両端には過電圧を防止するためツエナーダイオード５３が接続されている。   There is a level shift circuit as means for sending a drive signal from the lower arm to the upper arm floating in potential. The source of the high voltage MOSFET 32 for transmitting the on signal is connected to the lower arm ground 20. The gate is connected to the logic circuit 30. A resistor 52 is connected to the drain. The other end of the resistor 52 is connected to the high voltage side of the upper arm drive power supply 40. A zener diode 53 is connected to both ends of the resistor 52 to prevent overvoltage.

オフ信号伝達用の高耐圧ＭＯＳＦＥＴ３１のソースは下アームアース２０に接続されている。ゲートは論理回路３０に接続されている。ドレインには抵抗５０が接続されている。抵抗５０のもう一方は、上アーム駆動用電源４０の高圧側に接続されている。抵抗５０の両端には過電圧を防止するためツエナーダイオード５１が接続されている。   The source of the high voltage MOSFET 31 for transmitting the off signal is connected to the lower arm ground 20. The gate is connected to the logic circuit 30. A resistor 50 is connected to the drain. The other end of the resistor 50 is connected to the high voltage side of the upper arm drive power supply 40. A Zener diode 51 is connected to both ends of the resistor 50 to prevent overvoltage.

論理回路３０はマイコン等の上アーム駆動信号から信号の立ち上がりでパルス状にオン信号伝達用の高耐圧ＭＯＳＦＥＴ３２にオン信号を発生する。また信号の立ち下がりでパルス状にオフ信号伝達用の高耐圧ＭＯＳＦＥＴ３１にオン信号を発生する。このように２つのＭＯＳＦＥＴを使うのは低消費電力かつ高速に信号を上アームに伝えるためである。   The logic circuit 30 generates an ON signal in a high voltage MOSFET 32 for transmitting an ON signal in the form of a pulse from the upper arm drive signal of a microcomputer or the like. Further, an ON signal is generated in the high voltage MOSFET 31 for transmitting the OFF signal in a pulse shape at the falling edge of the signal. The reason why the two MOSFETs are used is to transmit a signal to the upper arm with low power consumption and high speed.

抵抗５２はフリップフロップ６１のセット側に接続され、抵抗５０はフリップフロップ６１のリセット側に接続されている。論理回路３０で立ち上がりパルスと立下がりパルスに分解された駆動信号は、フリップフロップ６１によりマイコンからの駆動信号と同じパルス幅に復元される。フリップフロップ６１の出力はＮＯＴ回路６２により反転され、マイコンからの指令が“Ｈ”のときはフリップフロップ６１の出力は“Ｈ”、従ってＮＯＴ回路６２の出力は“Ｌ”になり、ｐＭＯＳＦＥＴ６４がオンして上アーム駆動用電源４０から電流が供給され上アームＩＧＢＴ２がオンになる。   The resistor 52 is connected to the set side of the flip-flop 61, and the resistor 50 is connected to the reset side of the flip-flop 61. The drive signal decomposed into the rising pulse and the falling pulse by the logic circuit 30 is restored to the same pulse width as the drive signal from the microcomputer by the flip-flop 61. The output of the flip-flop 61 is inverted by the NOT circuit 62. When the instruction from the microcomputer is “H”, the output of the flip-flop 61 is “H”, so the output of the NOT circuit 62 becomes “L” and the pMOSFET 64 is turned on. Then, a current is supplied from the upper arm driving power supply 40 and the upper arm IGBT2 is turned on.

図２の回路で、上下アームのＩＧＢＴがオン、オフすると上下アーム間で電圧変化率ｄＶ／ｄｔが発生する。このｄＶ／ｄｔにより高耐圧ＭＯＳＦＥＴ３１、３２のドレイン、ソース間容量を通じて電流が流れる。この電流により抵抗５０、５２に電圧が発生し、この電圧がフリップフロップ６１を誤動作させ上アームＩＧＢＴ２を誤動作させる。   In the circuit of FIG. 2, when the IGBTs of the upper and lower arms are turned on and off, a voltage change rate dV / dt is generated between the upper and lower arms. Due to this dV / dt, a current flows through the drain-source capacitances of the high voltage MOSFETs 31 and 32. This current generates a voltage at the resistors 50 and 52, and this voltage causes the flip-flop 61 to malfunction and cause the upper arm IGBT2 to malfunction.

特許文献１では図３に示すように、高耐圧ＭＯＳＦＥＴ３１、３２に流れる電流により電圧を発生する抵抗５０、５２の出力と、フリップフロップ６１の間にロジックフィルタ６０を設けている。ここで、ｄＶ／ｄｔにより抵抗５０、５２に発生する電圧は同じ時間幅を持つので、このロジックフィルタ６０はセット、リセット同時に電圧が発生したときは、セット、リセットとも信号を通さない。これにより、ｄＶ／ｄｔにより上アームＩＧＢＴ２の誤動作を防止している。   In Patent Document 1, as shown in FIG. 3, a logic filter 60 is provided between the outputs of resistors 50 and 52 that generate a voltage by the current flowing in the high voltage MOSFETs 31 and 32 and the flip-flop 61. Here, since the voltage generated in the resistors 50 and 52 by dV / dt has the same time width, when the voltage is generated at the same time as the set and reset, the logic filter 60 does not pass the signal in both the set and the reset. As a result, malfunction of the upper arm IGBT 2 is prevented by dV / dt.

特開２００３−２７３７１５号公報（(０００７)段落の記載、図９）JP 2003-273715 A (Description of paragraph (0007), FIG. 9)

図３に示す従来技術で、下アームＩＧＢＴ１がオフ状態（下アーム駆動信号０Ｖ）からオン信号が入った後、再度オフ信号が入ったときのダイオード４のリカバリ波形と、上アームアース電圧と、下アーム駆動信号と、上アーム駆動信号と、セットパルスと、上アームゲート出力との例を図４に示す。   In the prior art shown in FIG. 3, the recovery waveform of the diode 4 when the OFF signal is input again after the ON signal is input after the lower arm IGBT 1 is in the OFF state (lower arm drive signal 0 V), the upper arm ground voltage, An example of the lower arm drive signal, the upper arm drive signal, the set pulse, and the upper arm gate output is shown in FIG.

下アームＩＧＢＴ１がオフ状態では、ダイオード４に電流が還流している。その状態で下アームにオン信号が入ると、ダイオード４はリカバリし、リカバリ電流が流れる。このリカバリ電流と図３に示す配線１１、１２、１３、１４のインダクタンス、ダイオード３、４のアノード、カソード容量により上アームアース電圧に電圧振動が発生する。この電圧振動により高耐圧ＭＯＳＦＥＴ３１、３２のドレイン、ソース間容量を通じて電流が流れる。すると抵抗５０、５２に電圧が同時に発生する。このとき、上アームＩＧＢＴ２をオンするため、上アーム駆動信号が“Ｈ”になったとき、発生するセットパルスは、ロジックフィルタ６０により通過できないために、上アーム信号のオン指令が上アームＩＧＢＴ２に伝わらない。   When the lower arm IGBT 1 is in an off state, current flows back to the diode 4. When an ON signal is input to the lower arm in this state, the diode 4 recovers and a recovery current flows. This recovery current and the inductances of the wirings 11, 12, 13, and 14 shown in FIG. 3 and the anodes and cathode capacities of the diodes 3 and 4 generate voltage oscillations in the upper arm ground voltage. This voltage oscillation causes a current to flow through the drain-source capacitance of the high voltage MOSFETs 31 and 32. Then, a voltage is simultaneously generated in the resistors 50 and 52. At this time, since the set pulse generated when the upper arm drive signal becomes “H” cannot be passed by the logic filter 60 in order to turn on the upper arm IGBT 2, the upper arm signal ON command is sent to the upper arm IGBT 2. I don't get it.

本発明は、上アームアースの電圧が振動しても安定して出力を出せるインバータ装置を提供することを目的とする。   An object of the present invention is to provide an inverter device that can output stably even if the voltage of the upper arm ground vibrates.

本発明のインバータ装置は、低圧側回路から高圧側回路に制御信号を伝達する昇圧レベルシフト回路を備え、セット、リセットパルスの幅をダイオードのリカバリ電流のピーク値から電圧振動が収まるまでの時間より長く設定し、ロジックフィルタが動作しているリカバリ時間の間信号が伝わらなくても信号を上アームに伝える。   The inverter device of the present invention includes a step-up level shift circuit that transmits a control signal from the low-voltage side circuit to the high-voltage side circuit, and sets and resets the pulse width from the peak value of the recovery current of the diode until the voltage oscillation is settled. Even if the signal is not transmitted during the recovery time when the logic filter is operating, the signal is transmitted to the upper arm.

本発明のインバータ装置は、駆動信号を確実に上アームに伝えることができる。   The inverter device of the present invention can reliably transmit the drive signal to the upper arm.

以下、本発明の詳細を図面を用いながら説明する。   The details of the present invention will be described below with reference to the drawings.

図１に本実施例の３相インバータ装置の１アーム分を示す。他の２つのアームも同様である。主電源Ｖｄｄの高圧端子と上アームＩＧＢＴ２のコレクタとが配線１１により接続されている。上アームＩＧＢＴ２のエミッタと出力端子１５が配線１２で接続されている。下アームＩＧＢＴ１のコレクタと出力端子１５が配線１３で接続されている。主電源Ｖｄｄ接地端子と下アームＩＧＢＴ１のエミッタが配線１４で接続されている。上アームＩＧＢＴ２のコレクタ、エミッタ間にはダイオード４が逆並列に接続されている。下アームＩＧＢＴ１にも逆並列にダイオード３が接続されている。   FIG. 1 shows one arm of the three-phase inverter device of this embodiment. The same applies to the other two arms. The high voltage terminal of the main power supply Vdd and the collector of the upper arm IGBT 2 are connected by the wiring 11. The emitter of the upper arm IGBT 2 and the output terminal 15 are connected by a wiring 12. The collector of the lower arm IGBT 1 and the output terminal 15 are connected by a wiring 13. The main power supply Vdd ground terminal and the emitter of the lower arm IGBT 1 are connected by a wiring 14. A diode 4 is connected in antiparallel between the collector and emitter of the upper arm IGBT 2. The diode 3 is also connected in antiparallel to the lower arm IGBT1.

主電源Ｖｄｄの高圧端子と出力端子１５の間には、例えば３相交流モータなどの負荷インダクタンス１０が接続されている。上アームＩＧＢＴ２のゲート端子にはｎＭＯＳＦＥＴ６３、ｐＭＯＳＦＥＴ６４で構成される駆動回路が接続されている。オン信号伝達用の高耐圧ＭＯＳＦＥＴ３１のソースは下アームアース２０に接続されている。オン信号伝達用の高耐圧ＭＯＳＦＥＴ３１のゲートは論理回路３０の出力に接続されている。オン信号伝達用の高耐圧ＭＯＳＦＥＴ３１のドレインには抵抗５０の一方の端子が接続されている。抵抗５０の他方の端子は、上アームアース２１に低圧側を接続した上アーム駆動用電源４０の、高圧側に接続されている。抵抗５０の両端には、過電圧を防止するためツエナーダイオード５１が接続されている。   A load inductance 10 such as a three-phase AC motor is connected between the high-voltage terminal of the main power supply Vdd and the output terminal 15. A drive circuit composed of an nMOSFET 63 and a pMOSFET 64 is connected to the gate terminal of the upper arm IGBT2. The source of the high voltage MOSFET 31 for transmitting the on signal is connected to the lower arm ground 20. The gate of the high voltage MOSFET 31 for transmitting the ON signal is connected to the output of the logic circuit 30. One terminal of a resistor 50 is connected to the drain of the high voltage MOSFET 31 for transmitting the on signal. The other terminal of the resistor 50 is connected to the high voltage side of the upper arm driving power source 40 in which the low voltage side is connected to the upper arm ground 21. A zener diode 51 is connected across the resistor 50 to prevent overvoltage.

オフ信号伝達用の高耐圧ＭＯＳＦＥＴ３２のソースは、下アームアース２０に接続されている。オフ信号伝達用の高耐圧ＭＯＳＦＥＴ３２のゲートは論理回路３０の出力に接続されている。オフ信号伝達用の高耐圧ＭＯＳＦＥＴ３２のドレインには抵抗５２の一方の端子が接続されている。抵抗５２の他方の端子には、上アーム駆動用電源４０の高圧側に接続されている。抵抗５２の両端には過電圧を防止するためツエナーダイオード５３が接続されている。抵抗５０、５２の出力はロジックフィルタ６０に入力されている。ロジックフィルタ６０の出力のセット側出力は、フリップフロップ６１のセット側に接続され、リセット側出力は、フリップフロップ６１のリセット側に接続されている。フリップフロップ６１の出力にはＮＯＴ回路６２が接続され、ＮＯＴ回路６２の出力がｎＭＯＳＦＥＴ６３、ｐＭＯＳＦＥＴ６４のゲートに接続されている。ｎＭＯＳＦＥＴ６３のソースは上アームアース２１に接続されている。ｎＭＯＳＦＥＴ６３のドレインは上アームＩＧＢＴ２のゲートに接続されている。ｐＭＯＳＦＥＴ６４のソースは上アーム駆動用電源４０の高電位側に接続されている。ｐＭＯＳＦＥＴ６４のドレインは上アームＩＧＢＴ２のゲートに接続されている。   The source of the high voltage MOSFET 32 for transmitting the off signal is connected to the lower arm ground 20. The gate of the high voltage MOSFET 32 for transmitting the off signal is connected to the output of the logic circuit 30. One terminal of a resistor 52 is connected to the drain of the high voltage MOSFET 32 for transmitting an off signal. The other terminal of the resistor 52 is connected to the high voltage side of the upper arm drive power supply 40. A zener diode 53 is connected to both ends of the resistor 52 to prevent overvoltage. The outputs of the resistors 50 and 52 are input to the logic filter 60. The output of the logic filter 60 on the set side is connected to the set side of the flip-flop 61, and the reset side output is connected to the reset side of the flip-flop 61. The NOT circuit 62 is connected to the output of the flip-flop 61, and the output of the NOT circuit 62 is connected to the gates of the nMOSFET 63 and the pMOSFET 64. The source of the nMOSFET 63 is connected to the upper arm ground 21. The drain of the nMOSFET 63 is connected to the gate of the upper arm IGBT2. The source of the pMOSFET 64 is connected to the high potential side of the upper arm drive power supply 40. The drain of the pMOSFET 64 is connected to the gate of the upper arm IGBT2.

本実施例のインバータ装置の動作を図１を用いて説明する。論理回路３０はマイコン等の上アーム駆動信号から信号の立ち上がりでパルス状にオン信号伝達用の高耐圧ＭＯＳＦＥＴ３１にオン信号を発生する。また信号の立ち下がりでパルス状にオフ信号伝達用の高耐圧ＭＯＳＦＥＴ３２のゲートにオン信号を発生する。オン信号伝達用の高耐圧ＭＯＳＦＥＴ３１がオンになると、抵抗５０端子の両端に電圧が発生し、ロジックフィルタ６０のセット側出力が“Ｈ”になる。この“Ｈ”信号によりフリップフロップ６１の出力が“Ｈ”となる。フリップフロップ６１の“Ｈ”出力はＮＯＴ回路６２で反転され“Ｌ”となり、ｐＭＯＳＦＥＴ６４がオンになる。すると高圧側電源から電流が上アームＩＧＢＴ２のゲートに供給され上アームＩＧＢＴ２がオンになる。   The operation of the inverter device of this embodiment will be described with reference to FIG. The logic circuit 30 generates an ON signal to the high voltage MOSFET 31 for transmitting the ON signal in a pulse shape from the upper arm drive signal of a microcomputer or the like at the rising edge of the signal. Further, an ON signal is generated at the gate of the high voltage MOSFET 32 for transmitting the OFF signal in a pulse shape at the fall of the signal. When the high voltage MOSFET 31 for transmitting the on signal is turned on, a voltage is generated at both ends of the resistor 50 terminal, and the set side output of the logic filter 60 becomes “H”. The output of the flip-flop 61 becomes “H” by this “H” signal. The “H” output of the flip-flop 61 is inverted by the NOT circuit 62 to become “L”, and the pMOSFET 64 is turned on. Then, a current is supplied from the high voltage side power source to the gate of the upper arm IGBT 2 and the upper arm IGBT 2 is turned on.

また、信号の立ち下がりでパルス状にオフ信号伝達用の高耐圧ＭＯＳＦＥＴ３２のゲートにオン信号を発生する。オフ信号伝達用の高耐圧ＭＯＳＦＥＴ３２がオンになると抵抗５２の端子両端に電圧が発生し、ロジックフィルタ６０のリセット側出力が“Ｈ”になる。この“Ｈ”信号によりフリップフロップ６１の出力が“Ｌ“となる。このフリップフロップ６１の“Ｌ”出力は、ＮＯＴ回路６２で反転され“Ｈ”となり、ｎＭＯＳＦＥＴ６３がオンになる。すると上アームＩＧＢＴ２のゲートから電荷が引き抜かれ上アームＩＧＢＴ２がオフになる。   Further, an ON signal is generated at the gate of the high voltage MOSFET 32 for transmitting the OFF signal in a pulse shape at the falling edge of the signal. When the high voltage MOSFET 32 for transmitting the off signal is turned on, a voltage is generated across the terminal of the resistor 52, and the reset side output of the logic filter 60 becomes "H". The output of the flip-flop 61 becomes “L” by this “H” signal. The “L” output of the flip-flop 61 is inverted by the NOT circuit 62 and becomes “H”, and the nMOSFET 63 is turned on. Then, charges are extracted from the gate of the upper arm IGBT2, and the upper arm IGBT2 is turned off.

このように論理回路３０で立ち上がりパルスと立ち下がりパルスに分解された駆動信号は、上アームで再度マイコンとほぼ同じパルス幅の駆動信号に復元される。   Thus, the drive signal decomposed into the rising pulse and the falling pulse by the logic circuit 30 is restored again to the drive signal having the same pulse width as that of the microcomputer by the upper arm.

上アームＩＧＢＴ２がオン、オフして下アームアース２０と上アームアース２１間に電圧変化が発生すると、高耐圧ＭＯＳＦＥＴ３１、３２のソース、ドレイン間容量を通じて電流が流れる。この電流により抵抗５０、５２に電圧が発生する。この電圧により、フリップフロップ６１が誤オンしたり、逆に誤オフしたりする。これを防止するため、ロジックフィルタ６０により、抵抗５０、５２の両方に電圧が発生し、セット、リセット両方の信号が発生したときはセット、リセット信号両方を無視するようにしている。   When the voltage change occurs between the lower arm ground 20 and the upper arm ground 21 when the upper arm IGBT 2 is turned on and off, a current flows through the capacitance between the source and drain of the high voltage MOSFETs 31 and 32. This current generates a voltage at the resistors 50 and 52. By this voltage, the flip-flop 61 is erroneously turned on or conversely erroneously turned off. In order to prevent this, a voltage is generated in both the resistors 50 and 52 by the logic filter 60. When both the set and reset signals are generated, both the set and reset signals are ignored.

次に、図１で下アームＩＧＢＴ１がオンからオフし再度オンになる動作を説明する。下アームＩＧＢＴ１がオンした状態では主電源Ｖｄｄの高圧側から負荷インダクタンス１０、出力端子１５、配線１３、下アームＩＧＢＴ１、配線１４を通り、主電源Ｖｄｄのアース側に電流が流れる。下アームＩＧＢＴ１がオフすると配線１２、ダイオード４、配線１１を通り負荷インダクタンス１０に電流が回生する。   Next, an operation in which the lower arm IGBT 1 is turned off from on and turned on again in FIG. 1 will be described. When the lower arm IGBT1 is turned on, a current flows from the high voltage side of the main power supply Vdd through the load inductance 10, the output terminal 15, the wiring 13, the lower arm IGBT1, and the wiring 14 to the ground side of the main power supply Vdd. When the lower arm IGBT 1 is turned off, a current is regenerated in the load inductance 10 through the wiring 12, the diode 4, and the wiring 11.

再度下アームＩＧＢＴ１がオンになると、主電源Ｖｄｄの高圧側から負荷インダクタンス１０、出力端子１５、配線１３、下アームＩＧＢＴ１、配線１４を通り、主電源Ｖｄｄのアース側に流れる電流の他に、ダイオード４に蓄積していた電荷により短時間ではあるが、主電源Ｖｄｄの高圧側から配線１１、ダイオード４、配線１２、配線１３、下アームＩＧＢＴ１、配線１４を通り主電源Ｖｄｄのアース側にリカバリ電流が流れる。   When the lower arm IGBT 1 is turned on again, in addition to the current flowing from the high voltage side of the main power supply Vdd through the load inductance 10, the output terminal 15, the wiring 13, the lower arm IGBT 1, the wiring 14 to the ground side of the main power supply Vdd, a diode 4, the recovery current flows from the high voltage side of the main power supply Vdd to the ground side of the main power supply Vdd through the wiring 11, the diode 4, the wiring 12, the wiring 13, the lower arm IGBT1, and the wiring 14 for a short time. Flows.

ダイオードのリカバリ電流ｄＩ／ｄｔと、配線１２、１３のインダクタンスにより跳ね上がり電圧が発生する。また、この電圧は配線インダクタンスとＩＧＢＴの容量とによりＣＲ振動を起こす。電圧が振動するとその間はセット、リセット用の高耐圧ＭＯＳＦＥＴ３１、３２両方ともドレイン電圧が振動する。この電圧振動と高耐圧ＭＯＳＦＥＴ３１、３２のドレイン、ソース間容量で電流が流れ、抵抗５０、５２の両方に電圧が発生する。   A jumping voltage is generated by the recovery current dI / dt of the diode and the inductance of the wirings 12 and 13. Further, this voltage causes CR vibration due to the wiring inductance and the capacitance of the IGBT. When the voltage oscillates, the drain voltage oscillates in both high voltage MOSFETs 31 and 32 for setting and resetting. Current flows through this voltage oscillation and the capacitance between the drain and source of the high breakdown voltage MOSFETs 31 and 32, and a voltage is generated in both the resistors 50 and 52.

続いて下アームＩＧＢＴ１をオフにして、上アームＩＧＢＴ２をオンにするため、論理回路３０からオン信号伝達用の高耐圧ＭＯＳＦＥＴ３１にオン信号が加わる。このとき、ダイオード４のリカバリ電流により下アームアース２０と上アームアース２１間に電圧変化ｄＶ／ｄｔが発生している期間は、高耐圧ＭＯＳＦＥＴ３１がオンして抵抗５０に電圧が発生しても、ｄＶ／ｄｔにより抵抗５２にも電圧が発生しているため、ロジックフィルタ６０で信号が除去されるので、このままではオン信号が上アームに伝わらない。   Subsequently, an ON signal is applied from the logic circuit 30 to the high breakdown voltage MOSFET 31 for ON signal transmission in order to turn off the lower arm IGBT1 and turn on the upper arm IGBT2. At this time, during the period in which the voltage change dV / dt is generated between the lower arm ground 20 and the upper arm ground 21 due to the recovery current of the diode 4, even if the high breakdown voltage MOSFET 31 is turned on and a voltage is generated in the resistor 50, Since the voltage is also generated in the resistor 52 due to dV / dt, the signal is removed by the logic filter 60, so that the ON signal is not transmitted to the upper arm as it is.

本実施例のインバータ装置ではセット、リセット信号のパルス幅を、リカバリ時間より長くし設定した。これにより、ロジックフィルタ６０により、リカバリ時間の間は信号が伝わらなくても、セット、リセットパルスの幅をダイオードのリカバリ電流のピーク値から電圧振動が収まるまでのリカバリ時間より長く設定したので確実に伝わる。リカバリ時間は一般的に１μｓ以下であるので、セット、リセット信号のパルス幅を１μｓ〜２００μｓに設定した。   In the inverter device of this embodiment, the pulse width of the set / reset signal is set longer than the recovery time. Thus, even if the signal is not transmitted during the recovery time by the logic filter 60, the width of the set / reset pulse is set longer than the recovery time from the peak value of the recovery current of the diode until the voltage oscillation is settled. It is transmitted. Since the recovery time is generally 1 μs or less, the pulse widths of the set and reset signals are set to 1 μs to 200 μs.

なお、セット、リセットパルスを発生している時は、高耐圧ＭＯＳＦＥＴ３１、３２はオン状態である。特に上アームアース２１が高電位にある場合、高耐圧ＭＯＳＦＥＴ３１、３２は高電圧が加わりながら飽和電流が流れる。このため、発熱を生じ、特に高耐圧ＭＯＳＦＥＴ３１、３２を集積化している場合はチップ温度上昇が生じる。そこで、本実施例では、図５に示すように高耐圧ＭＯＳＦＥＴ３１、３２と上アームＩＣチップ１０１と、下アームＩＣチップ１００とを絶縁基板７０に配置した。高耐圧ＭＯＳＦＥＴ３１、３２と、上アームＩＣチップ１０１、下アームＩＣチップ１００との間は、例えばアルミニウムのワイヤボンデング９０で接続されている。このように高耐圧ＭＯＳＦＥＴ３１、３２を別のチップにして絶縁基板７０に搭載したので熱を分散して、インバータ装置全体の温度上昇を抑制できる。   Note that when the set and reset pulses are generated, the high voltage MOSFETs 31 and 32 are in the on state. In particular, when the upper arm ground 21 is at a high potential, a saturation current flows through the high voltage MOSFETs 31 and 32 while a high voltage is applied. For this reason, heat is generated, and particularly when the high voltage MOSFETs 31 and 32 are integrated, a chip temperature rises. Therefore, in this embodiment, the high breakdown voltage MOSFETs 31 and 32, the upper arm IC chip 101, and the lower arm IC chip 100 are arranged on the insulating substrate 70 as shown in FIG. The high voltage MOSFETs 31 and 32 and the upper arm IC chip 101 and the lower arm IC chip 100 are connected by, for example, aluminum wire bonding 90. As described above, since the high voltage MOSFETs 31 and 32 are mounted on the insulating substrate 70 as separate chips, heat can be dispersed and temperature increase of the entire inverter device can be suppressed.

実施例１のインバータ装置の回路の説明図。FIG. 2 is an explanatory diagram of a circuit of the inverter device according to the first embodiment. 従来技術のインバータ装置の説明図。Explanatory drawing of the inverter apparatus of a prior art. 従来技術の別のインバータ装置の説明図。Explanatory drawing of another inverter apparatus of a prior art. 従来技術の別のインバータ装置の駆動波形の説明図。Explanatory drawing of the drive waveform of another inverter apparatus of a prior art. 実施例１のインバータ装置のチップ配置の説明図。FIG. 3 is an explanatory diagram of chip arrangement of the inverter device according to the first embodiment.

符号の説明Explanation of symbols

１…下アームＩＧＢＴ、２…上アームＩＧＢＴ、３、４…ダイオード、１０…負荷インダクタンス、１１、１２、１３、１４、１６…配線、１５…出力端子、２０…下アームアース、２１…上アームアース、３０…論理回路、３１、３２…高耐圧ＭＯＳＦＥＴ、４０…上アーム駆動用電源、５０、５２…抵抗、５１、５３…ツエナーダイオード、６０…ロジックフィルタ、６１…フリップフロップ、６２…ＮＯＴ回路、６３…ｎＭＯＳＦＥＴ、６４…ｐＭＯＳＦＥＴ、７０…絶縁基板、８０、８１…配線回路パターン、９０…ワイヤボンデング、１００…下アームＩＣチップ、１０１…上アームＩＣチップ。

DESCRIPTION OF SYMBOLS 1 ... Lower arm IGBT, 2 ... Upper arm IGBT 3, 4, ... Diode, 10 ... Load inductance, 11, 12, 13, 14, 16 ... Wiring, 15 ... Output terminal, 20 ... Lower arm earth, 21 ... Upper arm Earth, 30 ... logic circuit, 31, 32 ... high voltage MOSFET, 40 ... upper arm drive power supply, 50, 52 ... resistor, 51, 53 ... Zener diode, 60 ... logic filter, 61 ... flip-flop, 62 ... NOT circuit , 63 ... nMOSFET, 64 ... pMOSFET, 70 ... Insulating substrate, 80, 81 ... Wiring circuit pattern, 90 ... Wire bonding, 100 ... Lower arm IC chip, 101 ... Upper arm IC chip.

Claims (5)

主端子間に直列接続された第１の電力半導体スイッチング素子と、第２の電力半導体スイッチング素子からなる少なくとも１つのアームを有するインバータ装置において、
該インバータ装置が、
前記第１の電力半導体スイッチング素子と前記第２の電力半導体素子の駆動信号を出力する論理回路部と、
前記第１の電力半導体スイッチング素子に逆並列に接続された第１のダイオードと、
前記第２の電力半導体スイッチング素子に逆並列に接続された第２のダイオードと、
第１の高耐圧スイッチング素子と該第１の高耐圧スイッチング素子に一端を接続した第１の抵抗と、第２の高耐圧スイッチング素子と該第２の高耐圧スイッチング素子に一端を接続した第２の抵抗と、を備えた昇圧レベルシフト回路と、
該昇圧レベルシフト回路の出力を入力するロジックフィルタ部と、
該ロジックフィルタ部の出力を入力するフリップフロップと、
該フリップフロップの出力を受けて前記アームの上アームの電力半導体スイッチング素子のゲートに駆動信号を伝える上アーム駆動回路部とを備え、
前記昇圧レベルシフト回路の第１の高耐圧スイッチングのオンになる期間と第２の高耐圧スイッチング素子のオンになる期間とが、前記第１のダイオードのリカバリ期間と第２のダイオードのリカバリ期間の何れよりも長いことを特徴とするインバータ装置。 In an inverter device having at least one arm composed of a first power semiconductor switching element connected in series between main terminals and a second power semiconductor switching element,
The inverter device is
A logic circuit unit for outputting a drive signal for the first power semiconductor switching element and the second power semiconductor element;
A first diode connected in anti-parallel to the first power semiconductor switching element;
A second diode connected in anti-parallel to the second power semiconductor switching element;
A first resistor having one end connected to the first high voltage switching element and the first high voltage switching element; a second resistor having one end connected to the second high voltage switching element and the second high voltage switching element; A step-up level shift circuit comprising:
A logic filter unit for inputting the output of the boost level shift circuit;
A flip-flop for inputting the output of the logic filter unit;
An upper arm drive circuit unit that receives the output of the flip-flop and transmits a drive signal to the gate of the power semiconductor switching element of the upper arm of the arm;
The period during which the first high breakdown voltage switching of the boost level shift circuit is turned on and the period during which the second high breakdown voltage switching element is turned on are the recovery period of the first diode and the recovery period of the second diode. An inverter device characterized by being longer than either. 請求項１のインバータ装置において、前記第１の高耐圧スイッチング素子と第２の高耐圧スイッチング素子のオンになる期間とは１μｓ以上であることを特徴とするインバータ装置。   2. The inverter device according to claim 1, wherein a period during which the first high-voltage switching element and the second high-voltage switching element are turned on is 1 μs or more. 請求項１あるいは請求項２の何れかに記載のインバータ装置において、前記第１の高耐圧スイッチング素子の半導体チップと第２の高耐圧スイッチング素子の半導体チップとが、前記第１の抵抗や第２の抵抗と前記フリップフロップを集積した集積回路とは別の半導体チップであることを特徴とするインバータ装置。   3. The inverter device according to claim 1, wherein a semiconductor chip of the first high-breakdown-voltage switching element and a semiconductor chip of the second high-breakdown-voltage switching element are the first resistor and the second An inverter device comprising a semiconductor chip different from the integrated circuit in which the resistor and the flip-flop are integrated. 請求項１に記載のインバータ装置において、前記第１の電力半導体スイッチング素子がＩＧＢＴであって、前記第１の高耐圧スイッチング素子と第２の高耐圧スイッチング素子とがＭＯＳＦＥＴであることを特徴とするインバータ装置。   2. The inverter device according to claim 1, wherein the first power semiconductor switching element is an IGBT, and the first high withstand voltage switching element and the second high withstand voltage switching element are MOSFETs. Inverter device. 請求項１に記載のインバータ装置において、前記アームを３つ備えた３相インバータ装置であることを特徴とするインバータ装置。

2. The inverter device according to claim 1, wherein the inverter device is a three-phase inverter device including three arms.

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