JP2007122310A - Data processor - Google Patents

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Nobuyuki Uchikawa
信幸 内川
Yoshiyuki Oshida
善之 押田
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Abstract

<P>PROBLEM TO BE SOLVED: To perform access to a dual port memory in arbitrary timing without depending on the type of a dual port memory. <P>SOLUTION: When each GPP performs access to a DPRAM 26 in timing which is synchronous with a clock signal, an FPGA240 raises timer interruption to each GPP synchronously with the clock signal from a clock generating part 3 in an interruption controller 24. A PLD244 outputs information indicating which synchronous area should be accessed by each GPP to each GPP. When each GPP performs access to the DPRAM 26 in timing which is asynchronous with the clock signal, the FPGA 240 raises write completion interruption to each GPP according as one GPP writes data in an asynchronous area in order to transmit write completion notification to the other GPP. The PLD 244 provides information relating to inter-GPP master/slave relationship to each device. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、デュアルポートメモリを使用してデータの処理を行うデータ処理装置に関する。   The present invention relates to a data processing apparatus that processes data using a dual port memory.

特許文献１は、ＣＰＵがデュアルポートメモリへ非同期にアクセスする方法を開示する。
しかしながら、特許文献１に開示された方法では、複数のＣＰＵがデュアルポートメモリに同時にアクセスしたときに生じるコンフリクトは、デュアルポートメモリにコンフリクト処理機能が装備されていなければ解消されない。
従って、デュアルポートメモリの種類に依存しなくても、複数のＣＰＵが、デュアルポートメモリに対して任意のタイミングでアクセスできるように改良されたデータ処理装置が望まれる。
特開２００４−７２８１６号公報 Patent Document 1 discloses a method in which a CPU asynchronously accesses a dual port memory.
However, with the method disclosed in Patent Document 1, a conflict that occurs when a plurality of CPUs simultaneously access the dual port memory cannot be resolved unless the dual port memory is equipped with a conflict processing function.
Therefore, there is a need for an improved data processing apparatus that allows a plurality of CPUs to access the dual port memory at an arbitrary timing without depending on the type of the dual port memory.
JP 2004-72816 A

本発明は、上述の背景からなされたものであり、デュアルポートメモリの種類に依存しないで、デュアルポートメモリに対して任意のタイミングでアクセスするために適したデータ処理装置を提供することを目的とする。   The present invention has been made based on the above background, and an object thereof is to provide a data processing apparatus suitable for accessing a dual port memory at an arbitrary timing without depending on the type of the dual port memory. To do.

上記目的を達成するために、本発明にかかるデータ処理装置は、それぞれのデータを処理する複数のデータ処理手段と、前記複数のデータ処理手段それぞれのデータを、任意のタイミングで受け入れ、前期受け入れたデータを、このデータ処理手段以外から読み出され得るように記憶するデータ記憶手段と、前記複数のデータ処理手段それぞれを、前記記憶されたこのデータ処理手段以外のデータ処理手段のデータを前記複数のデータ処理手段の全てが同じタイミングで読み出すように制御する、データ読み出し制御手段とを有する。   In order to achieve the above object, a data processing apparatus according to the present invention receives a plurality of data processing means for processing each data and the data of each of the plurality of data processing means at an arbitrary timing and received the previous period. Data storage means for storing the data so that it can be read from other than the data processing means, and each of the plurality of data processing means, and the stored data of the data processing means other than the data processing means A data read control means for controlling all the data processing means to read at the same timing.

本発明にかかるデータ処理装置によれば、デュアルポートメモリの種類に依存しないで、デュアルポートメモリに対して任意のタイミングでアクセスできる。   According to the data processing device of the present invention, the dual port memory can be accessed at an arbitrary timing without depending on the type of the dual port memory.

以下、本発明の実施形態を説明する。   Embodiments of the present invention will be described below.

［デュアルポートＲＡＭシステム１］
図１は、本発明が適用されるデュアルポートＲＡＭシステム１の構成を示す図である。
図１に示すように、本発明が適用されるデュアルポートＲＡＭシステム１は、システムボード２−１およびシステムボード２−２が、バス１００を介して接続されて構成される。
なお、以下の各図においては、図示の簡略化および明確化のために、本発明の説明に必要ない構成部分については、適宜省略されている。 [Dual port RAM system 1]
FIG. 1 is a diagram showing a configuration of a dual port RAM system 1 to which the present invention is applied.
As shown in FIG. 1, a dual port RAM system 1 to which the present invention is applied includes a system board 2-1 and a system board 2-2 connected via a bus 100.
In the following drawings, components that are not necessary for the description of the present invention are omitted as appropriate for simplification and clarification of the drawings.

システムボード２−１は、ＧＰＰ（Ｇｅｎｅｒａｌ Ｐｕｒｐｏｓｅ Ｐｒｏｃｅｓｓｏｒ）２０−１および外部メモリ２２−１を含む。
システムボード２−２は、ＧＰＰ２０−２、外部メモリ２２−２、ＤＰＲＡＭ（Ｄｕａｌ Ｐｏｒｔ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）２６および割込みコントローラ２４が、バス１００を介して接続されて構成される。
割込みコントローラ２４は、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）２４０およびＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）２４４を含む。
また、割込みコントローラ２４は、システムボード２−２の外部のクロック発生部３からクロック信号を入力する。 The system board 2-1 includes a GPP (General Purpose Processor) 20-1 and an external memory 22-1.
The system board 2-2 is configured by connecting a GPP 20-2, an external memory 22-2, a DPRAM (Dual Port Random Access Memory) 26, and an interrupt controller 24 via a bus 100.
The interrupt controller 24 includes an FPGA (Field Programmable Gate Array) 240 and a PLD (Programmable Logic Device) 244.
Further, the interrupt controller 24 inputs a clock signal from the clock generation unit 3 outside the system board 2-2.

デュアルポートＲＡＭシステム１は、ＧＰＰ２０−１とＧＰＰ２０−２が、ＤＰＲＡＭ２６を介してデータの送受信を行う際に、ＤＰＲＡＭ２６に対して任意のタイミングでアクセスできるシステムである。
ここでいう任意のタイミングとは、クロック信号に対する同期タイミング、非同期タイミングおよび同期，非同期同時タイミングを含む。 The dual port RAM system 1 is a system that allows the GPP 20-1 and GPP 20-2 to access the DPRAM 26 at an arbitrary timing when transmitting and receiving data via the DPRAM 26.
The arbitrary timing here includes synchronous timing, asynchronous timing, synchronous synchronous timing and asynchronous timing with respect to the clock signal.

システムボード２−１において、ＧＰＰ２０−１は、例えば、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）あるいは汎用のＣＰＵである。
ＧＰＰ２０−１は、内部メモリ２０２−１、割込み通知信号発信部２０４−１および割込み通知信号受信部２０６−１を含む。
ＧＰＰ２０−１は、内部メモリ２０２−１内のデータと、ＧＰＰ２０−１とローカルバスで接続された外部メモリ２２−１内のデータを、任意のタイミングでＤＰＲＡＭ２６へ書き込む。
また、ＧＰＰ２０−１がクロック信号に非同期のタイミングでＤＰＲＡＭ２６に書込みアクセスした場合のみ、割込み通知信号発信部２０４−１は、書き込み終了後に割込みコントローラ２４に対してＤＰＲＡＭ非同期エリア書込み完了割込み通知信号を発信する。
さらに、割込み通知信号受信部２０６−１が割込みコントローラ２４からＧＰＰ２０−２からの書込み完了割込み通知信号を受信した場合、ＧＰＰ２０−１は、ＤＰＲＡＭ２６の非同期エリア２６０−３にてＧＰＰ２０−２が書き込んだデータを読み出す。
さらに、ＧＰＰ２０−１は、読み出し処理完了後、割込みコントローラ２４に記憶されたＧＰＰ２０−２からの書込み完了割込み要因をクリアする。 In the system board 2-1, the GPP 20-1 is, for example, a DSP (Digital Signal Processor) or a general-purpose CPU.
The GPP 20-1 includes an internal memory 202-1, an interrupt notification signal transmission unit 204-1 and an interrupt notification signal reception unit 206-1.
The GPP 20-1 writes the data in the internal memory 202-1 and the data in the external memory 22-1 connected to the GPP 20-1 through a local bus to the DPRAM 26 at an arbitrary timing.
Also, only when the GPP 20-1 makes a write access to the DPRAM 26 at a timing asynchronous with the clock signal, the interrupt notification signal transmission unit 204-1 transmits a DPRAM asynchronous area write completion interrupt notification signal to the interrupt controller 24 after the writing is completed. To do.
Further, when the interrupt notification signal receiving unit 206-1 receives a write completion interrupt notification signal from the GPP 20-2 from the interrupt controller 24, the GPP 20-1 has written by the GPP 20-2 in the asynchronous area 260-3 of the DPRAM 26. Read data.
Further, the GPP 20-1 clears the write completion interrupt factor from the GPP 20-2 stored in the interrupt controller 24 after the read process is completed.

システムボード２−２において、ＧＰＰ２０−２は、例えば、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）あるいは汎用のＣＰＵである。
ＧＰＰ２０−２は、内部メモリ２０２−２、割込み通知信号発信部２０４−２および割込み通知信号受信部２０６−２を含む。
ＧＰＰ２０−２は、内部メモリ２０２−２内のデータと、ＧＰＰ２０−２とローカルバスで接続された外部メモリ２２−２内のデータを、任意のタイミングでＤＰＲＡＭ２６へ書き込む。
また、ＧＰＰ２０−２がクロック信号に非同期のタイミングでＤＰＲＡＭ２６に書込みアクセスした場合のみ、割込み通知信号発信部２０４−２は、書き込み終了後に割込みコントローラ２４に対してＤＰＲＡＭ非同期エリア書込み完了割込み通知信号を発信する。
さらに、割込み通知信号受信部２０６−２が割込みコントローラ２４からＧＰＰ２０−１からの書込み完了割込み通知信号を受信した場合、ＧＰＰ２０−２は、ＤＰＲＡＭ２６の非同期エリア２６０−３にてＧＰＰ２０−１が書き込んだデータを読み出す。
さらに、ＧＰＰ２０−２は、読み出し処理完了後、割込みコントローラ２４に記憶されたＧＰＰ２０−１からの書込み完了割込み要因をクリアする。 In the system board 2-2, the GPP 20-2 is, for example, a DSP (Digital Signal Processor) or a general-purpose CPU.
The GPP 20-2 includes an internal memory 202-2, an interrupt notification signal transmission unit 204-2, and an interrupt notification signal reception unit 206-2.
The GPP 20-2 writes the data in the internal memory 202-2 and the data in the external memory 22-2 connected to the GPP 20-2 through a local bus to the DPRAM 26 at an arbitrary timing.
Further, only when the GPP 20-2 makes a write access to the DPRAM 26 at a timing asynchronous with the clock signal, the interrupt notification signal transmission unit 204-2 transmits a DPRAM asynchronous area write completion interrupt notification signal to the interrupt controller 24 after the writing is completed. To do.
Further, when the interrupt notification signal receiving unit 206-2 receives the write completion interrupt notification signal from the GPP 20-1 from the interrupt controller 24, the GPP 20-1 has written the GPP 20-1 in the asynchronous area 260-3 of the DPRAM 26. Read data.
Further, the GPP 20-2 clears the write completion interrupt factor from the GPP 20-1 stored in the interrupt controller 24 after the read processing is completed.

システムボード２−２において、ＤＰＲＡＭ２６は、ＧＰＰ２０−１とＧＰＰ２０−２との間でデータの送受信を行うための、共有メモリとして使用される。
なお、ＤＰＲＡＭ２６には、割込みロジックおよびセマフォロジックなどのコンフリクト処理機能が備わっていてもよいし、備わっていなくてもよい。
また、ＤＰＲＡＭ２６にコンフリクト処理機能が備わっている場合であっても、その種類は問われない。 In the system board 2-2, the DPRAM 26 is used as a shared memory for transmitting and receiving data between the GPP 20-1 and the GPP 20-2.
The DPRAM 26 may or may not have conflict processing functions such as interrupt logic and semaphore logic.
Even if the DPRAM 26 is provided with a conflict processing function, the type thereof is not limited.

図２は、ＤＰＲＡＭ２６のメモリマップ２６０を示す図である。
図２に示すように、ＤＰＲＡＭ２６は、同期エリア２６０−１，２６０−２および非同期エリア２６０−３から構成されている。
同期エリア２６０−１は、コマンド領域２６２−１、ステータス領域２６４−１およびデータバッファ領域２６６−１から構成されている。
同期エリア２６０−２は、コマンド領域２６２−２、ステータス領域２６４−２およびデータバッファ領域２６６−２から構成されている。
非同期エリア２６０−３は、非同期コマンド領域２６２−３、非同期ステータス領域２６４−３および非同期データバッファ領域２６６−３から構成されている。
各コマンド領域と各ステータス領域を出入りする制御データの流れを、破線２７２で示す。
各データバッファ領域を出入りする入出力データの流れを、実線２７４で示す。 FIG. 2 is a diagram showing a memory map 260 of the DPRAM 26.
As shown in FIG. 2, the DPRAM 26 includes synchronous areas 260-1, 260-2 and an asynchronous area 260-3.
The synchronization area 260-1 includes a command area 262-1, a status area 264-1, and a data buffer area 266-1.
The synchronization area 260-2 includes a command area 262-2, a status area 264-2, and a data buffer area 266-2.
The asynchronous area 260-3 includes an asynchronous command area 262-3, an asynchronous status area 264-3, and an asynchronous data buffer area 266-3.
The flow of control data entering and exiting each command area and each status area is indicated by a broken line 272.
The solid line 274 indicates the flow of input / output data that enters and exits each data buffer area.

コマンド領域２６２−１，２６２−２は、クロック信号に対する同期アクセス時に、ＧＰＰ２０−１が、制御コマンド通知を書き込むために使用される。
ステータス領域２６４−１，２６４−２は、クロック信号に対する同期アクセス時に、ＧＰＰ２０−２が、ステータス通知を書き込むために使用される。
データバッファ領域２６６−１，２６６−２は、クロック信号に対する同期アクセス時に、ＧＰＰ２０−１，２０−２が、データの書き込みや読み出しを行うために使用される。 The command areas 262-1 and 262-2 are used by the GPP 20-1 to write a control command notification at the time of synchronous access to the clock signal.
The status areas 264-1 and 264-2 are used by the GPP 20-2 to write a status notification at the time of synchronous access to the clock signal.
The data buffer areas 266-1 and 266-2 are used by the GPPs 20-1 and 20-2 to write and read data during synchronous access to the clock signal.

非同期コマンド領域２６２−３は、ＧＰＰ２０−１が、クロック信号に非同期のタイミングで、制御コマンド通知を書き込むために使用される。
非同期ステータス領域２６４−３は、ＧＰＰ２０−２が、クロック信号に非同期のタイミングで、ステータス通知を書き込むために使用される。
非同期データバッファ領域２６６−３は、ＧＰＰ２０−１，２０−２が、クロック信号に非同期のタイミングで、データの書き込みおよび読み出しを行うのに使用される。
なお、ＤＰＲＡＭ２６のメモリマップ２６０は、システムに応じて、適宜書き換えることが可能である。 The asynchronous command area 262-3 is used by the GPP 20-1 to write a control command notification at a timing asynchronous with the clock signal.
The asynchronous status area 264-3 is used by the GPP 20-2 to write a status notification at a timing asynchronous with the clock signal.
The asynchronous data buffer area 266-3 is used by the GPPs 20-1 and 20-2 to write and read data at a timing asynchronous with the clock signal.
The memory map 260 of the DPRAM 26 can be rewritten as appropriate according to the system.

以下、図１を用いて、割込みコントローラ２４における処理について説明する。
まず、ＧＰＰ２０−１，２０−２が、クロック信号に同期するタイミングでＤＰＲＡＭ２６にアクセスする場合について説明する。
割込みコントローラ２４において、ＦＰＧＡ２４０は、クロック発生部３からのクロック信号と同期して、タイマ割込み通知信号をＧＰＰ２０−１，２０−２に発信する。
ＰＬＤ２４４は、ＧＰＰ２０−１，２０−２が、同期エリア２６０−１，２６０−２のどれにアクセスすべきかというアドレス情報を、ＧＰＰ２０−１，２０−２に対して出力する。 Hereinafter, processing in the interrupt controller 24 will be described with reference to FIG.
First, a case where the GPPs 20-1 and 20-2 access the DPRAM 26 at a timing synchronized with the clock signal will be described.
In the interrupt controller 24, the FPGA 240 transmits a timer interrupt notification signal to the GPPs 20-1 and 20-2 in synchronization with the clock signal from the clock generation unit 3.
The PLD 244 outputs address information indicating which of the synchronization areas 260-1 and 260-2 is to be accessed by the GPP 20-1 and 20-2 to the GPP 20-1 and 20-2.

これにより、例えば、ＧＰＰ２０−１が同期エリア２６０−１にアクセスしている時は、ＧＰＰ２０−２は同期エリア２６０−２にアクセスする。
すなわち、ＧＰＰ２０−１，２０−２が、コンフリクトを発生させずに、同時にＤＰＲＡＭ２６にアクセスすることが可能である。 Thereby, for example, when the GPP 20-1 is accessing the synchronization area 260-1, the GPP 20-2 accesses the synchronization area 260-2.
That is, the GPPs 20-1 and 20-2 can access the DPRAM 26 at the same time without causing a conflict.

次に、ＧＰＰ２０−１，２０−２が、クロック信号に対し非同期のタイミングでＤＰＲＡＭ２６にアクセスする場合について説明する。
なお、ＦＰＧＡ２４０およびＰＬＤ２４４については、割込み処理に関し、システムに応じて、適宜プログラムの変更が可能である。 Next, a case where the GPPs 20-1 and 20-2 access the DPRAM 26 at a timing asynchronous with the clock signal will be described.
As for the FPGA 240 and the PLD 244, regarding the interrupt processing, the program can be appropriately changed according to the system.

ＦＰＧＡ２４０は、ＧＰＰ２０−１からの非同期エリア２６０−３へのデータ書き込みに応じて、ＧＰＰ２０−２に対して、ＧＰＰ２０−１からの書込み完了通知を発信する。
ＰＬＤ２４４は、ＧＰＰ２０−１またはＧＰＰ２０−２からの完了割込み要因を記憶する。
また、ＰＬＤ２４４は、ＧＰＰ２０−１とＧＰＰ２０−２の間におけるマスタとスレーブの関係に関する情報を、各デバイスに提供する。
ここで言うマスタ側とは、先にＤＰＲＡＭ２６にアクセスするなど、先に処理を行う側のことであり、スレーブ側とは、マスタ側に呼応して処理を行う側のことである。
つまり、非同期でＧＰＰ２０−１，２０−２がアクセスする場合は、ＰＬＤ２４４により、マスタ側（本実施例ではＧＰＰ２０−１）から処理を行い、スレーブ側（本実施例ではＧＰＰ２０−２）がそれに対応することで、データの送受信を行うことができる。
なお、マスタ側とスレーブ側の設定について、ＧＰＰ２０−１，２０−２のどちらをマスタ側あるいはスレーブ側に設定するか、適宜変更することも可能である。 The FPGA 240 sends a write completion notification from the GPP 20-1 to the GPP 20-2 in response to the data writing from the GPP 20-1 to the asynchronous area 260-3.
The PLD 244 stores a completion interrupt factor from the GPP 20-1 or GPP 20-2.
In addition, the PLD 244 provides each device with information regarding the relationship between the master and the slave between the GPP 20-1 and the GPP 20-2.
Here, the master side is a side that performs processing first, such as accessing the DPRAM 26 first, and the slave side is a side that performs processing in response to the master side.
In other words, when the GPPs 20-1 and 20-2 access asynchronously, the PLD 244 performs processing from the master side (GPP 20-1 in this embodiment), and the slave side (GPP 20-2 in this embodiment) supports it. By doing so, data can be transmitted and received.
It should be noted that regarding the settings on the master side and the slave side, it is possible to appropriately change which of the GPPs 20-1 and 20-2 is set to the master side or the slave side.

さらに、ＤＰＲＡＭ２６でデータを送受信するシーケンスについても、システムに応じて、ドライバなどにより適宜プログラムを変更することが可能である。   Further, for the sequence of transmitting and receiving data with the DPRAM 26, the program can be appropriately changed by a driver or the like according to the system.

［デュアルポートＲＡＭシステム１の全体的な動作］
図３は、図１に示したデュアルポートＲＡＭシステム１において、ＧＰＰ２０−１，２０−２が、ＤＰＲＡＭ２６に対して、クロック信号に同期するタイミングでアクセスする場合の、全体的な動作（Ｓ１０）を示すシーケンス図である。
なお、図３ではＧＰＰ２０−１が同期エリア２６０−１に、ＧＰＰ２０−２が同期エリア２６０−２にそれぞれアクセスする場合を示しているが、ＧＰＰ２０−１，２０−２がアクセスする同期エリアはそれぞれ逆であってもよい。 [Overall Operation of Dual Port RAM System 1]
FIG. 3 shows the overall operation (S10) when the GPPs 20-1 and 20-2 access the DPRAM 26 at the timing synchronized with the clock signal in the dual port RAM system 1 shown in FIG. FIG.
FIG. 3 shows a case where GPP 20-1 accesses synchronization area 260-1, and GPP 20-2 accesses synchronization area 260-2. However, the synchronization areas accessed by GPP 20-1 and 20-2 are respectively shown. The reverse may be possible.

図３に示すように、ステップ１００（Ｓ１００）において、割込みコントローラ２４は、クロック発生部３から、一定間隔のクロック信号を入力する。
ステップ１０２（Ｓ１０２）において、割込みコントローラ２４は、ＧＰＰ２０−１とＧＰＰ２０−２に対して、タイマ割込み通知信号を発信する。 As shown in FIG. 3, in step 100 (S 100), the interrupt controller 24 inputs a clock signal at regular intervals from the clock generator 3.
In step 102 (S102), the interrupt controller 24 transmits a timer interrupt notification signal to the GPP 20-1 and the GPP 20-2.

ステップ１０４（Ｓ１０４）において、ＧＰＰ２０−１は、タイマ割込み通知信号を検出すると、同期エリア２６０−１のデータバッファ領域２６６−１にデータを書き込む。
ステップ１０６（Ｓ１０６）において、ＧＰＰ２０−２は、タイマ割込み通知信号を検出すると、同期エリア２６０−２のデータバッファ領域２６６−２にデータを書き込む。 In step 104 (S104), when the GPP 20-1 detects the timer interrupt notification signal, the GPP 20-1 writes data in the data buffer area 266-1 of the synchronization area 260-1.
In step 106 (S106), when the GPP 20-2 detects a timer interrupt notification signal, the GPP 20-2 writes data in the data buffer area 266-2 of the synchronization area 260-2.

ステップ１０８（Ｓ１０８）において、割込みコントローラ２４は、クロック発生部３から、一定間隔のクロック信号を入力する。
ステップ１１０（Ｓ１１０）において、割込みコントローラ２４は、ＧＰＰ２０−１とＧＰＰ２０−２に対して、タイマ割込み通知信号を発信する。 In step 108 (S108), the interrupt controller 24 inputs a clock signal at regular intervals from the clock generator 3.
In step 110 (S110), the interrupt controller 24 transmits a timer interrupt notification signal to the GPP 20-1 and the GPP 20-2.

ステップ１１２（Ｓ１１２）において、ＧＰＰ２０−１は、タイマ割込み通知信号を検出すると、同期エリア２６０−２のデータバッファ領域２６６−２からデータを読み出す。
ステップ１１４（Ｓ１１４）において、ＧＰＰ２０−２は、タイマ割込み通知信号を検出すると、同期エリア２６０−１のデータバッファ領域２６６−１からデータを読み出す。 In step 112 (S112), when the GPP 20-1 detects a timer interrupt notification signal, the GPP 20-1 reads data from the data buffer area 266-2 of the synchronization area 260-2.
In step 114 (S114), when the GPP 20-2 detects the timer interrupt notification signal, the GPP 20-2 reads data from the data buffer area 266-1 of the synchronization area 260-1.

図４は、図１に示したデュアルポートＲＡＭシステム１において、ＧＰＰ２０−１，２０−２が、ＤＰＲＡＭ２６に対して、クロック信号に対し非同期のタイミングでアクセスする場合の、全体的な動作（Ｓ２０）を示すシーケンス図である。   FIG. 4 shows the overall operation when the GPPs 20-1 and 20-2 access the DPRAM 26 at an asynchronous timing to the clock signal in the dual port RAM system 1 shown in FIG. 1 (S20). FIG.

図４に示すように、ステップ２００（Ｓ２００）において、ＧＰＰ２０−１は、非同期エリア２６０−３の非同期データバッファ領域２６６−３にデータを書き込む。
ステップ２０２（Ｓ２０２）において、ＧＰＰ２０−１は、割込みコントローラ２４に対し、ＤＰＲＡＭ非同期エリア書込み完了割込み通知信号を発信する。 As shown in FIG. 4, in step 200 (S200), the GPP 20-1 writes data to the asynchronous data buffer area 266-3 of the asynchronous area 260-3.
In step 202 (S202), the GPP 20-1 transmits a DPRAM asynchronous area write completion interrupt notification signal to the interrupt controller 24.

ステップ２０４（Ｓ２０４）において、割込みコントローラ２４は、ＤＰＲＡＭ非同期エリア書込み完了割込み通知信号を検出すると、ＧＰＰ２０−２に対し、ＧＰＰ２０−１からの書込み完了割込み通知信号を発信する。
ステップ２０６（Ｓ２０６）において、ＧＰＰ２０−２は、ＧＰＰ２０−１からの書込み完了割込み通知信号を検出すると、非同期エリア２６０−３の非同期データバッファ領域２６６−３から、ＧＰＰ２０−１が書き込んだデータを読み出す。
ステップ２０８（Ｓ２０８）において、ＧＰＰ２０−２は、ＧＰＰ２０−１が書き込んだデータの読み出し処理が終了すると、割込みコントローラ２４に対し、ＧＰＰ２０−１からの書込み完了割込み要因をクリアする。 In step 204 (S204), when detecting the DPRAM asynchronous area write completion interrupt notification signal, the interrupt controller 24 transmits a write completion interrupt notification signal from the GPP 20-1 to the GPP 20-2.
In step 206 (S206), when the GPP 20-2 detects the write completion interrupt notification signal from the GPP 20-1, the GPP 20-2 reads the data written by the GPP 20-1 from the asynchronous data buffer area 266-3 of the asynchronous area 260-3. .
In step 208 (S208), the GPP 20-2 clears the write completion interrupt factor from the GPP 20-1 to the interrupt controller 24 when the reading process of the data written by the GPP 20-1 is completed.

ステップ２１０（Ｓ２１０）において、ＧＰＰ２０−２は、非同期エリア２６０−３の非同期データバッファ領域２６６−３にデータを書き込む。
ステップ２１２（Ｓ２１２）において、ＧＰＰ２０−２は、割込みコントローラ２４に対し、ＤＰＲＡＭ非同期エリア書込み完了割込み通知信号を発信する。 In step 210 (S210), the GPP 20-2 writes data to the asynchronous data buffer area 266-3 in the asynchronous area 260-3.
In step 212 (S212), the GPP 20-2 transmits a DPRAM asynchronous area write completion interrupt notification signal to the interrupt controller 24.

ステップ２１４（Ｓ２１４）において、割込みコントローラ２４は、ＤＰＲＡＭ非同期エリア書込み完了割込み通知信号を検出すると、ＧＰＰ２０−１に対し、ＧＰＰ２０−２からの書込み完了割込み通知信号を発信する。
ステップ２１６（Ｓ２０６）において、ＧＰＰ２０−１は、ＧＰＰ２０−２からの書込み完了割込み通知信号を検出すると、非同期エリア２６０−３の非同期データバッファ領域２６６−３から、ＧＰＰ２０−２が書き込んだデータを読み出す。
ステップ２１８（Ｓ２１８）において、ＧＰＰ２０−１は、ＧＰＰ２０−２が書き込んだデータの読み出し処理が終了すると、割込みコントローラ２４に対し、ＧＰＰ２０−２からの書込み完了割込み要因をクリアする。 In step 214 (S214), when the interrupt controller 24 detects the DPRAM asynchronous area write completion interrupt notification signal, it transmits a write completion interrupt notification signal from the GPP 20-2 to the GPP 20-1.
In step 216 (S206), when the GPP 20-1 detects the write completion interrupt notification signal from the GPP 20-2, it reads the data written by the GPP 20-2 from the asynchronous data buffer area 266-3 in the asynchronous area 260-3. .
In step 218 (S218), the GPP 20-1 clears the write completion interrupt factor from the GPP 20-2 to the interrupt controller 24 when the reading process of the data written by the GPP 20-2 is completed.

本発明は、データの処理のために利用可能である。   The present invention can be used for processing data.

本発明が適用されるデュアルポートＲＡＭシステムの構成を示す図である。It is a figure which shows the structure of the dual port RAM system to which this invention is applied. ＤＰＲＡＭのメモリマップを示す図である。It is a figure which shows the memory map of DPRAM. 図１に示したデュアルポートＲＡＭシステムにおいて、ＧＰＰが、ＤＰＲＡＭに対して、クロック信号に同期するタイミングでアクセスする場合の、全体的な動作を示すシーケンス図である。FIG. 2 is a sequence diagram showing an overall operation when the GPP accesses the DPRAM at a timing synchronized with a clock signal in the dual port RAM system shown in FIG. 1. 図１に示したデュアルポートＲＡＭシステムにおいて、ＧＰＰが、ＤＰＲＡＭに対して、クロック信号に対し非同期のタイミングでアクセスする場合の、全体的な動作を示すシーケンス図である。In the dual port RAM system shown in FIG. 1, it is a sequence diagram which shows the whole operation | movement when GPP accesses DPRAM at an asynchronous timing with respect to a clock signal.

符号の説明Explanation of symbols

１・・・デュアルポートＲＡＭシステム，
１００・・・バス，
１０２−１，１０２−２・・・割込み通知信号線，
２−１，２−２・・・システムボード，
２０−１，２０−２・・・ＧＰＰ，
２０２−１，２０２−２・・・内部メモリ，
２０４−１，２０４−２・・・割込み通知信号発信部，
２０６−１，２０６−２・・・割込み通知信号受信部，
２２−１，２２−２・・・外部メモリ，
２４・・・割込みコントローラ，
２４０・・・ＦＰＧＡ，
２４４・・・ＰＬＤ，
２６・・・ＤＰＲＡＭ，
２６０・・・メモリマップ，
２６０−１，２６０−２・・・同期エリア，
２６２−１，２６２−２・・・コマンド領域，
２６４−１，２６４−２・・・ステータス領域，
２６６−１，２６６−２・・・データバッファ領域，
２６０−３・・・非同期エリア，
２６２−３・・・非同期コマンド領域，
２６４−３・・・非同期ステータス領域，
２６６−３・・・非同期データバッファ領域，
２７２・・・制御データの流れ，
２７４・・・入出力データの流れ，
３・・・クロック発生部， 1 ... Dual port RAM system,
100 ... Bus
102-1, 102-2 ... interrupt notification signal lines,
2-1, 2-2 ... System board,
20-1, 20-2 ... GPP,
202-1, 202-2 ... internal memory,
204-1, 204-2 ... Interrupt notification signal transmitter,
206-1, 206-2 ... interrupt notification signal receiving unit,
22-1, 22-2 ... external memory,
24: Interrupt controller,
240 ... FPGA,
244 ... PLD,
26 ... DPRAM,
260 ... memory map,
260-1, 260-2 ... synchronization area,
262-1, 262-2 ... command area,
264-1, 264-2 ... Status area,
266-1, 266-2... Data buffer area,
260-3 ... asynchronous area,
262-3 Asynchronous command area,
264-3 Asynchronous status area,
266-3 Asynchronous data buffer area,
272 ... Flow of control data,
274 ... Input / output data flow,
3 ... clock generator,

Claims (1)

それぞれのデータを処理する複数のデータ処理手段と、
前記複数のデータ処理手段それぞれのデータを、任意のタイミングで受け入れ、前期受け入れたデータを、このデータ処理手段以外から読み出され得るように記憶するデータ記憶手段と、
前記複数のデータ処理手段それぞれを、前記記憶されたこのデータ処理手段以外のデータ処理手段のデータを前記複数のデータ処理手段の全てが同じタイミングで読み出すように制御する、データ読み出し制御手段と
を有するデータ処理装置。 A plurality of data processing means for processing each data;
Data storage means for receiving the data of each of the plurality of data processing means at an arbitrary timing and storing the data received in the previous period so that it can be read from other than the data processing means;
A data read control means for controlling each of the plurality of data processing means so that all of the plurality of data processing means read the data of the data processing means other than the stored data processing means at the same timing. Data processing device.
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