JP2007115944A - Organic thin film transistor - Google Patents

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Shingo Yagyu
慎悟 柳生
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Abstract

<P>PROBLEM TO BE SOLVED: To provide an organic thin film transistor which has high mobility of, for example, 0.3 cm<SP>2</SP>/V s or above. <P>SOLUTION: The organic thin film transistor is equipped with an insulating substrate 1, a gate electrode 2 formed in a prescribed region on the surface of the substrate 1, a gate insulating film 3 formed on the surface of the substrate 1 covering the gate electrode 2, a source electrode 7 and a drain electrode 8 which are formed near to the gate electrode 2 on the gate insulating film 3 separating from each other, and an organic semiconductor film 10 which is formed on the gate insulating film 3 making partial contact with the surfaces of the source electrode 7 and the drain electrode 8. At least, the certain surface areas of the source electrode 7 and the drain region 8 have a mean square surface roughness of 0.1 to 2 nm. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、電界効果トランジスタの一形態である有機薄膜トランジスタに関する。   The present invention relates to an organic thin film transistor which is one form of a field effect transistor.

電界効果トランジスタは、バイポーラトランジスタと並んで、スイッチや増幅素子として広く利用されている。
電界効果トランジスタは、大別すると、無機半導体材料を用いたものと、有機半導体材料を用いたものとがある。一般的に、有機半導体材料を用いた電界効果トランジスタ、即ち有機薄膜トランジスタは、無機半導体材料を用いたものに比べて、低温成膜と大面積化が可能であり、製造が簡単なことから低コスト化に有利である。
Field effect transistors are widely used as switches and amplifying elements along with bipolar transistors.
Field effect transistors are broadly classified into those using inorganic semiconductor materials and those using organic semiconductor materials. In general, a field effect transistor using an organic semiconductor material, that is, an organic thin film transistor, can be formed at a low temperature and have a large area, and can be manufactured at a lower cost than an organic semiconductor material. It is advantageous to make.

ここで、例えば、特許文献1に記載されているようなボトムコンタクト型の有機薄膜トランジスタ及びその製造方法について、図13を用いて説明する。図13は、従来例の有機薄膜トランジスタを説明するための模式的断面図である。
図13に示すように、絶縁性基板51の表面にゲート電極52を形成し、絶縁性基板51及びゲート電極52の表面にゲート絶縁層53を形成する。次に、このゲート絶縁層53の表面にソース電極54及びドレイン電極55を形成する。さらに、ソース電極54及びドレイン電極55と接してゲート絶縁層53の表面に有機半導体膜56を成膜することで、有機薄膜トランジスタ60を得る。
この有機薄膜トランジスタ60は、ゲート電極52に印加する電圧を制御することで、有機半導体膜56とゲート絶縁層53との界面近傍における有機半導体膜56のキャリア密度を変化させて、ソース−ドレイン電極54,55間に流れる電流量を制御するものである。
Here, for example, a bottom contact type organic thin film transistor as described in Patent Document 1 and a manufacturing method thereof will be described with reference to FIGS. FIG. 13 is a schematic cross-sectional view for explaining a conventional organic thin film transistor.
As shown in FIG. 13, the gate electrode 52 is formed on the surface of the insulating substrate 51, and the gate insulating layer 53 is formed on the surfaces of the insulating substrate 51 and the gate electrode 52. Next, a source electrode 54 and a drain electrode 55 are formed on the surface of the gate insulating layer 53. Further, an organic semiconductor film 56 is formed on the surface of the gate insulating layer 53 in contact with the source electrode 54 and the drain electrode 55, whereby the organic thin film transistor 60 is obtained.
The organic thin film transistor 60 controls the voltage applied to the gate electrode 52, thereby changing the carrier density of the organic semiconductor film 56 in the vicinity of the interface between the organic semiconductor film 56 and the gate insulating layer 53. , 55 is controlled.

また、特許文献1の記載によれば、上述したゲート絶縁層53と有機半導体膜56との界面の平均粗さを50nm以下とすることにより、より高い移動度が得られるとしている。
特開2004−63975号公報
In addition, according to the description in Patent Document 1, higher mobility can be obtained by setting the average roughness of the interface between the gate insulating layer 53 and the organic semiconductor film 56 to 50 nm or less.
JP 2004-63975 A

一般的に、電界効果トランジスタに対して、有機ELなどの素子を駆動するための大きな電流を制御するためには、大きな移動度を有する有機半導体膜が必要となる。例えば、40インチのXGAディスプレイを駆動する場合、500カンデラの発光に対して、on電流は3×10−5A以上が必要であり、このon電流を制御するためには、有機半導体膜の移動度は0.3cm/V・s以上が必要である。
しかしながら、有機半導体膜は無機半導体膜に比べて移動度が小さく、有機半導体膜を用いた有機薄膜トランジスタは無機半導体膜を用いたものに比べて制御できる電流が小さくなってしまう。
そのため、上述した従来の有機薄膜トランジスタよりもより大きな移動度を有し、より大きな電流が流せる有機薄膜トランジスタが要求されている。
Generally, in order to control a large current for driving an element such as an organic EL with respect to a field effect transistor, an organic semiconductor film having a large mobility is required. For example, when driving a 40-inch XGA display, the on-current is required to be 3 × 10 −5 A or more for 500 candela light emission. To control this on-current, the movement of the organic semiconductor film is required. The degree should be 0.3 cm 2 / V · s or more.
However, the organic semiconductor film has a lower mobility than the inorganic semiconductor film, and the organic thin film transistor using the organic semiconductor film has a smaller controllable current than that using the inorganic semiconductor film.
Therefore, there is a demand for an organic thin film transistor that has a higher mobility than the above-described conventional organic thin film transistor and can flow a larger current.

そこで、本発明が解決しようとする課題は、大きな移動度、例えば0.3cm/V・s以上の移動度が得られる有機薄膜トランジスタを提供することにある。 Therefore, the problem to be solved by the present invention is to provide an organic thin film transistor capable of obtaining a high mobility, for example, a mobility of 0.3 cm 2 / V · s or more.

上記の課題を解決するために、本願各発明は次の手段を有する。
1)絶縁性を有する基板(1)と、前記基板(1)の表面上の所定範囲に形成されたゲート電極(2)と、前記ゲート電極(2)を覆って前記基板(1)の表面上に形成されたゲート絶縁膜(3)と、前記ゲート電極(2)の近傍における前記ゲート絶縁膜(3)上に、互いに離隔して形成されたソース電極(7)及びドレイン電極(8)と、前記ソース電極(7)及び前記ドレイン電極(8)の各表面の一部と接して前記ゲート絶縁膜(3)上に形成された有機半導体膜(10)と、を有し、前記ソース電極(7)及び前記ドレイン電極(8)の少なくとも前記各表面の一部における自乗平均面粗さを、0.1〜2nmの範囲内とすることを特徴とする有機半導体トランジスタ(20)である。
2)絶縁性を有する基板(1)と、前記基板(1)の表面上に形成されたゲート電極(2)と、前記ゲート電極(2)を覆って前記基板(1)の表面上に形成されたゲート絶縁膜(3)と、前記ゲート電極(2)の近傍における前記ゲート絶縁膜(3)上に、互いに離隔して形成されたソース電極(7)及びドレイン電極(8)と、前記ソース電極(7)及び前記ドレイン電極(8)の各表面の一部と接して前記ゲート絶縁膜(3)上に形成された有機半導体膜(10)と、を有し、少なくとも前記有機半導体膜(10)と前記ソース電極(7)及び前記ドレイン電極(8)とが接する範囲であって、前記ゲート絶縁膜(3)の表面に対する前記ソース電極(7)及び前記ドレイン電極(8)の各端面の角度をそれぞれ30〜80°の範囲内とすることを特徴とする有機半導体トランジスタ(20)である。
In order to solve the above problems, each invention of the present application has the following means.
1) an insulating substrate (1), a gate electrode (2) formed in a predetermined range on the surface of the substrate (1), and a surface of the substrate (1) covering the gate electrode (2) A source electrode (7) and a drain electrode (8) formed on the gate insulating film (3) formed on the gate insulating film (3) in the vicinity of the gate electrode (2) and spaced apart from each other. And an organic semiconductor film (10) formed on the gate insulating film (3) in contact with a part of each surface of the source electrode (7) and the drain electrode (8), and the source An organic semiconductor transistor (20) characterized in that a mean square surface roughness of at least a part of each surface of the electrode (7) and the drain electrode (8) is in a range of 0.1 to 2 nm. .
2) An insulating substrate (1), a gate electrode (2) formed on the surface of the substrate (1), and formed on the surface of the substrate (1) so as to cover the gate electrode (2). A source electrode (7) and a drain electrode (8) formed on the gate insulating film (3) in the vicinity of the gate electrode (2) and spaced apart from each other; An organic semiconductor film (10) formed on the gate insulating film (3) in contact with a part of each surface of the source electrode (7) and the drain electrode (8), and at least the organic semiconductor film (10), the source electrode (7), and the drain electrode (8) are in contact with each other, and each of the source electrode (7) and the drain electrode (8) with respect to the surface of the gate insulating film (3) Each end face angle is in the range of 30-80 ° An organic semiconductor transistor (20), characterized in that.

本発明によれば、絶縁性を有する基板1と、この基板1の表面上の所定範囲に形成されたゲート電極2と、このゲート電極2を覆って基板1の表面上に形成されたゲート絶縁膜3と、ゲート電極2の近傍におけるゲート絶縁膜3上に互いに離隔して形成されたソース電極7及びドレイン電極8と、このソース電極7及びドレイン電極8の各表面の一部と接してゲート絶縁膜3上に形成された有機半導体膜10とを有し、ソース電極7及びドレイン電極8の各表面の一部における自乗平均面粗さを0.1〜2nmの範囲内とする構成を有するようにしたので、大きな移動度、例えば0.3cm/V・s以上の移動度が得られるという効果を奏する。 According to the present invention, an insulating substrate 1, a gate electrode 2 formed in a predetermined range on the surface of the substrate 1, and a gate insulation formed on the surface of the substrate 1 so as to cover the gate electrode 2 Gate 3 is in contact with part of each surface of film 3, source electrode 7 and drain electrode 8 formed on gate insulating film 3 in the vicinity of gate electrode 2 and spaced apart from each other. And an organic semiconductor film 10 formed on the insulating film 3, and has a configuration in which a root mean square roughness of a part of each surface of the source electrode 7 and the drain electrode 8 is in a range of 0.1 to 2 nm. Since it did in this way, there exists an effect that a big mobility, for example, the mobility of 0.3 cm < 2 > / V * s or more is obtained.

また、本発明によれば、絶縁性を有する基板1と、この基板1の表面上の所定範囲に形成されたゲート電極2と、このゲート電極2を覆って基板1の表面上に形成されたゲート絶縁膜3と、ゲート電極2の近傍におけるゲート絶縁膜3上に互いに離隔して形成されたソース電極7及びドレイン電極8と、このソース電極7及びドレイン電極8の各表面の一部と接してゲート絶縁膜3上に形成された有機半導体膜10とを有し、少なくとも有機半導体膜10とソース電極7及びドレイン電極8とが接する範囲であって、ゲート絶縁膜3の表面に対するソース電極7及びドレイン電極8の各端面の角度をそれぞれ30〜80°の範囲内とする構成を有するようにしたので、分断されることなく有機半導体膜を成膜することができる。   In addition, according to the present invention, the insulating substrate 1, the gate electrode 2 formed in a predetermined range on the surface of the substrate 1, and the gate electrode 2 covering the gate electrode 2 are formed on the surface of the substrate 1. The gate insulating film 3, the source electrode 7 and the drain electrode 8 formed on the gate insulating film 3 in the vicinity of the gate electrode 2, and a part of each surface of the source electrode 7 and the drain electrode 8 are in contact with each other. The organic semiconductor film 10 formed on the gate insulating film 3, and the source electrode 7 with respect to the surface of the gate insulating film 3 in a range where at least the organic semiconductor film 10 is in contact with the source electrode 7 and the drain electrode 8. In addition, since the angle of each end face of the drain electrode 8 is in the range of 30 to 80 °, the organic semiconductor film can be formed without being divided.

本発明の実施の形態を、好ましい実施例により図1〜図11を用いて説明する。
以下に、第1実施例及び第2実施例について、それぞれ順を追って説明する。
各実施例の各工程をわかりやすく区別するために、各工程名に、第1実施例ではAを、第2実施例ではBを付している。
図1は、ソース電極及びドレイン電極の表面粗さと、このソース電極及びドレイン電極の表面に形成された有機半導体膜の移動度との関係を示す図である。
図2〜7は、本発明の有機半導体トランジスタの第1実施例におけるA1工程〜A6工程をそれぞれ説明するための模式的断面図である。
図8〜11は、本発明の有機半導体トランジスタの第2実施例におけるB1工程〜B4工程をそれぞれ説明するための模式的断面図である。
The preferred embodiments of the present invention will be described with reference to FIGS.
Hereinafter, the first embodiment and the second embodiment will be described in order.
In order to distinguish each process of each example in an easy-to-understand manner, each process name is given A in the first example and B in the second example.
FIG. 1 is a diagram showing the relationship between the surface roughness of the source and drain electrodes and the mobility of the organic semiconductor film formed on the surfaces of the source and drain electrodes.
FIGS. 2-7 is typical sectional drawing for demonstrating each of A1 process-A6 process in 1st Example of the organic-semiconductor transistor of this invention.
FIGS. 8-11 is typical sectional drawing for demonstrating the B1 process-B4 process in 2nd Example of the organic-semiconductor transistor of this invention, respectively.

発明者は、まず、有機半導体膜と接する面となる、ソース電極及びドレイン電極の表面及びゲート絶縁層の表面の表面粗さに着目した。
そこで、図13に示すような有機薄膜トランジスタを作製し、そのソース電極及びドレイン電極の表面及びゲート絶縁層の表面の表面粗さをそれぞれ測定したところ、ソース電極及びドレイン電極の表面粗さ(RMS:自乗平均面粗さ)はそれぞれ約5nmであり、ゲート絶縁層の表面粗さ(RMS)は約0.4nmであった。即ち、ソース電極及びドレイン電極の表面は、ゲート絶縁層の表面よりも表面粗さが大きいことを確認した。
The inventor first paid attention to the surface roughness of the surfaces of the source electrode and the drain electrode and the surface of the gate insulating layer, which are surfaces in contact with the organic semiconductor film.
Accordingly, an organic thin film transistor as shown in FIG. 13 was prepared, and the surface roughness of the surface of the source electrode and the drain electrode and the surface of the gate insulating layer were measured. The root mean square roughness was about 5 nm, and the surface roughness (RMS) of the gate insulating layer was about 0.4 nm. That is, it was confirmed that the surface of the source electrode and the drain electrode had a larger surface roughness than the surface of the gate insulating layer.

そこで、発明者は、ソース電極及びドレイン電極の各表面粗さと、このソース電極及びドレイン電極の表面上に形成された有機半導体膜の移動度との関係について調べた。その結果を図1に示す。図1は、ソース電極及びドレイン電極の各表面の表面粗さと、このソース電極及びドレイン電極の表面上に形成された有機半導体膜の移動度との関係を示す図である。   Therefore, the inventor examined the relationship between the surface roughness of the source electrode and the drain electrode and the mobility of the organic semiconductor film formed on the surface of the source electrode and the drain electrode. The result is shown in FIG. FIG. 1 is a diagram showing the relationship between the surface roughness of each surface of the source electrode and the drain electrode and the mobility of the organic semiconductor film formed on the surface of the source electrode and the drain electrode.

図1から、有機半導体膜の移動度を0.3cm/V・s以上とするためには、ソース電極及びドレイン電極の各表面粗さ(RMS)を2nm以下にすればよいことを確認した。
また、ソース電極及びドレイン電極の各表面粗さ(RMS)を0.1nm以下にすることは、成膜装置の性能上、及び、生産管理上困難である。
以上の理由により、有機半導体膜の移動度を0.3cm/V・s以上とするためには、ソース電極及びドレイン電極の各表面粗さ(RMS)を、0.1〜2nmの範囲にすることが必要である。
From FIG. 1, it was confirmed that each surface roughness (RMS) of the source electrode and the drain electrode should be 2 nm or less in order to make the mobility of the organic semiconductor film 0.3 cm 2 / V · s or more. .
In addition, it is difficult for the surface roughness (RMS) of the source electrode and the drain electrode to be 0.1 nm or less because of performance of the film forming apparatus and production management.
For the above reasons, in order to set the mobility of the organic semiconductor film to 0.3 cm 2 / V · s or more, each surface roughness (RMS) of the source electrode and the drain electrode is set in the range of 0.1 to 2 nm. It is necessary to.

ここで、ソース電極及びドレイン電極の各表面粗さが大きくなるとこのソース電極及びドレイン電極上に形成された有機半導体膜の移動度が小さくなる理由について説明する。
一般的に、成膜される膜は、下地膜の影響を受ける。即ち、下地膜の表面粗さが大きいと、この表面上の有機半導体分子の配列に乱れが生じて、ソース電極及びドレイン電極と有機半導体膜との接触抵抗が増加するので、この接触抵抗の増加が原因と考えられる。
Here, the reason why the mobility of the organic semiconductor film formed on the source electrode and the drain electrode is reduced as the surface roughness of the source electrode and the drain electrode is increased will be described.
Generally, a film to be formed is affected by a base film. That is, if the surface roughness of the underlying film is large, the arrangement of organic semiconductor molecules on the surface is disturbed, and the contact resistance between the source and drain electrodes and the organic semiconductor film increases. Is considered to be the cause.

次に、表面粗さの異なるソース電極及びドレイン電極を形成する方法について、説明する。
発明者が鋭意実験した結果、ソース電極及びドレイン電極を成膜する際、基板の加熱温度が低いほど、あるいは、成膜圧力が低いほど、表面粗さが小さい緻密な膜が得られることを見出した。
そこで、図1に示す実験では、基板温度を室温一定とし、成膜圧力を変えてソース電極及びドレイン電極を形成した。即ち、成膜圧力を低くするほど形成されたソース電極及びドレイン電極の各表面粗さを小さくすることができ、高くするほどその表面粗さを大きくすることができる。
Next, a method for forming source and drain electrodes having different surface roughness will be described.
As a result of inventor's diligent experiments, it has been found that when the source electrode and the drain electrode are formed, a dense film having a smaller surface roughness can be obtained as the heating temperature of the substrate is lower or the deposition pressure is lower. It was.
Accordingly, in the experiment shown in FIG. 1, the source electrode and the drain electrode were formed by changing the deposition pressure while keeping the substrate temperature constant at room temperature. That is, the surface roughness of each of the formed source and drain electrodes can be reduced as the film forming pressure is lowered, and the surface roughness can be increased as the film forming pressure is increased.

上述した結果に基づいて、第1実施例及び第2実施例として有機薄膜トランジスタの作製を行う。
以下に、第1実施例及び第2実施例について、順を追って説明する。
Based on the above-described results, organic thin film transistors are fabricated as the first and second embodiments.
Hereinafter, the first embodiment and the second embodiment will be described in order.

<第1実施例>
(A1工程)[図2参照]
まず、絶縁性を有する基板であるガラス基板1の表面上に、スパッタ法を用いて、タンタル(Ta)をその厚さが約200nmとなるように成膜する。
次に、この成膜されたタンタルを、フォトリソ法を用いて選択的にエッチングすることにより、タンタルからなるゲート電極2を得る。
<First embodiment>
(Step A1) [Refer to FIG. 2]
First, tantalum (Ta) is formed on the surface of the glass substrate 1 that is an insulating substrate so as to have a thickness of about 200 nm by sputtering.
Next, the deposited tantalum is selectively etched using a photolithographic method to obtain the gate electrode 2 made of tantalum.

(A2工程)[図3参照]
ガラス基板1及びゲート電極2の表面上に、スパッタ法を用いて、酸化シリコン(SiO)からなるゲート絶縁膜3をその厚さが約200nmとなるように成膜する。このゲート絶縁膜3の表面粗さ(RMS)は、約0.4nmである。
(Step A2) [Refer to FIG. 3]
A gate insulating film 3 made of silicon oxide (SiO 2 ) is formed on the surfaces of the glass substrate 1 and the gate electrode 2 by sputtering so as to have a thickness of about 200 nm. The surface roughness (RMS) of the gate insulating film 3 is about 0.4 nm.

(A3工程)[図4参照]
ゲート絶縁膜3上に、フォトリソ法を用いて、所定のパターンの開口部4を有し厚さが約300nmであるレジストマスク5を形成する。
(Step A3) [Refer to FIG. 4]
A resist mask 5 having an opening 4 with a predetermined pattern and a thickness of about 300 nm is formed on the gate insulating film 3 by photolithography.

(A4工程)[図5参照]
ゲート絶縁膜3及びレジストマスク5上に、スパッタ法を用いて、例えば金(Au)からなる金属膜6をその厚さが約100nmとなるように成膜する。この金属膜6は、後述するソース電極7及びドレイン電極8となる。
また、スパッタ条件として、DCマグネトロンスパッタ装置を用い、アルゴン(Ar)ガスを導入して、成膜圧力を約1Pa、印加電力を約100W、成膜時間を約2分とした。
(Step A4) [Refer to FIG. 5]
A metal film 6 made of, for example, gold (Au) is formed on the gate insulating film 3 and the resist mask 5 using a sputtering method so as to have a thickness of about 100 nm. This metal film 6 becomes a source electrode 7 and a drain electrode 8 described later.
As sputtering conditions, a DC magnetron sputtering apparatus was used, and argon (Ar) gas was introduced, the film formation pressure was about 1 Pa, the applied power was about 100 W, and the film formation time was about 2 minutes.

(A5工程)[図6参照]
レジストマスク5を除去する。このとき、レジストマスク5上の金属膜6部もレジストマスク5と共に除去され、レジストマスク5の開口部4に形成されている金属膜6部のみが残る。この開口部4に形成されている金属膜6部が、ソース電極7及びドレイン電極8となる。
このソース電極7及びドレイン電極8の表面粗さ(RMS)は、約0.5nmである。
また、A3工程乃至A5工程のように、予め所定のパターンを有するレジストマスクを形成した後、例えば、有機半導体膜等の膜を成膜し、レジストマスク及びレジストマスク上に形成された膜を除去する方法を、リフトオフ法という。
(Step A5) [Refer to FIG. 6]
The resist mask 5 is removed. At this time, the metal film 6 part on the resist mask 5 is also removed together with the resist mask 5, and only the metal film 6 part formed in the opening 4 of the resist mask 5 remains. The metal film 6 formed in the opening 4 becomes the source electrode 7 and the drain electrode 8.
The surface roughness (RMS) of the source electrode 7 and the drain electrode 8 is about 0.5 nm.
Further, after forming a resist mask having a predetermined pattern in advance as in steps A3 to A5, for example, a film such as an organic semiconductor film is formed, and the resist mask and the film formed on the resist mask are removed. This method is called lift-off method.

(A6工程)[図7参照]
ソース電極7及びドレイン電極8の各表面の一部と接してゲート絶縁膜3上に、蒸着法を用いて、例えばペンタセンからなる有機半導体膜10を成膜する。この有機半導体膜10は、蒸着の際、所定の開口部を有する蒸着用マスク(図示せず)を用いることにより、この所定の開口部に対応する範囲に選択的に成膜される。
(Step A6) [Refer to FIG. 7]
An organic semiconductor film 10 made of, for example, pentacene is formed on the gate insulating film 3 in contact with a part of each surface of the source electrode 7 and the drain electrode 8 by vapor deposition. The organic semiconductor film 10 is selectively formed in a range corresponding to the predetermined opening by using a vapor deposition mask (not shown) having a predetermined opening during vapor deposition.

上述したA1工程〜A6工程により、有機薄膜トランジスタ20を得る。
この有機薄膜トランジスタ20の有機半導体膜10の移動度を測定したところ、約0.55cm/V・sと良好な結果を得た。
The organic thin film transistor 20 is obtained by the above-described steps A1 to A6.
When the mobility of the organic semiconductor film 10 of the organic thin film transistor 20 was measured, a favorable result of about 0.55 cm 2 / V · s was obtained.

<第2実施例>
(B1工程)[図8参照]
まず、絶縁性を有する基板であるガラス基板21の所定の位置に、インクジェット装置または精密ディスペンサを用いて、液状の導電性高分子材料22を塗布する。そして、この導電性高分子材料22を硬化して固化させ、ゲート電極23とする。このゲート電極23の表面粗さ(RMS)は、約0.5nmである。
また、導電性高分子材料22の硬化条件は、硬化温度が120℃、硬化時間が30分であり、その硬化を窒素雰囲気中で行った。
<Second embodiment>
(Step B1) [Refer to FIG. 8]
First, a liquid conductive polymer material 22 is applied to a predetermined position of a glass substrate 21 that is an insulating substrate using an ink jet apparatus or a precision dispenser. Then, the conductive polymer material 22 is cured and solidified to form the gate electrode 23. The surface roughness (RMS) of the gate electrode 23 is about 0.5 nm.
The curing conditions for the conductive polymer material 22 were a curing temperature of 120 ° C. and a curing time of 30 minutes, and the curing was performed in a nitrogen atmosphere.

(B2工程)[図9参照]
ガラス基板21及びゲート電極23上に、スパッタ法を用いて、五酸化タンタル(Ta)からなるゲート絶縁膜24をその厚さが約200nmとなるように成膜する。このゲート絶縁膜24の表面粗さ(RMS)は、約0.8nmである。
(Step B2) [Refer to FIG. 9]
A gate insulating film 24 made of tantalum pentoxide (Ta 2 O 5 ) is formed on the glass substrate 21 and the gate electrode 23 by a sputtering method so as to have a thickness of about 200 nm. The surface roughness (RMS) of the gate insulating film 24 is about 0.8 nm.

(B3工程)[図10参照]
ゲート電極23の近傍におけるゲート絶縁膜24上の所定の2箇所に、インクジェット装置または精密ディスペンサを用いて、液状の導電性高分子材料22を塗布する。そして、この導電性高分子材料22を硬化して固化させ、それぞれソース電極25及びドレイン電極26とする。このソース電極25及びドレイン電極26の表面粗さ(RMS)は、約0.5nmである。
B3工程で用いた導電性高分子材料は、B1工程で用いた導電性高分子材料と同じである。
また、導電性高分子材料22の硬化条件は、硬化温度が120℃、硬化時間が30分であり、その硬化を窒素雰囲気中で行った。
(Step B3) [Refer to FIG. 10]
The liquid conductive polymer material 22 is applied to two predetermined locations on the gate insulating film 24 in the vicinity of the gate electrode 23 using an inkjet device or a precision dispenser. Then, the conductive polymer material 22 is cured and solidified to form a source electrode 25 and a drain electrode 26, respectively. The surface roughness (RMS) of the source electrode 25 and the drain electrode 26 is about 0.5 nm.
The conductive polymer material used in step B3 is the same as the conductive polymer material used in step B1.
The curing conditions for the conductive polymer material 22 were a curing temperature of 120 ° C. and a curing time of 30 minutes, and the curing was performed in a nitrogen atmosphere.

(B4工程)[図11参照]
ソース電極25及びドレイン電極26の各表面の一部と接してゲート絶縁膜24上に、蒸着法を用いて、例えばペンタセンからなる有機半導体膜30を成膜する。この有機半導体膜30は、蒸着の際、所定の開口部を有する蒸着用マスク(図示せず)を用いることにより、この所定の開口部に対応する範囲に選択的に成膜される。
(Step B4) [Refer to FIG. 11]
An organic semiconductor film 30 made of, for example, pentacene is formed on the gate insulating film 24 in contact with a part of each surface of the source electrode 25 and the drain electrode 26 by vapor deposition. The organic semiconductor film 30 is selectively formed in a range corresponding to the predetermined opening by using a vapor deposition mask (not shown) having a predetermined opening during vapor deposition.

上述したB1工程〜B4工程により、有機薄膜トランジスタ40を得る。
この有機薄膜トランジスタ40の有機半導体膜30の移動度を測定したところ、約0.50cm/V・sと良好な結果を得た。
The organic thin film transistor 40 is obtained by the above-described steps B1 to B4.
When the mobility of the organic semiconductor film 30 of the organic thin film transistor 40 was measured, a favorable result of about 0.50 cm 2 / V · s was obtained.

ここで、第1実施例及び第2実施例の有機薄膜トランジスタ20,40におけるゲート絶縁膜の表面に対するソース電極及びドレイン電極の各端面の角度について、図12を用いて説明する。図12は、ゲート絶縁膜の表面に対するソース電極及びドレイン電極の各端面の角度を説明するための模式的断面図である。   Here, the angle of each end face of the source electrode and the drain electrode with respect to the surface of the gate insulating film in the organic thin film transistors 20 and 40 of the first and second embodiments will be described with reference to FIG. FIG. 12 is a schematic cross-sectional view for explaining the angles of the end faces of the source electrode and the drain electrode with respect to the surface of the gate insulating film.

図12(a)に示すように、有機半導体膜41をソース電極43及びドレイン電極44と接してゲート絶縁膜42上に成膜する際、ゲート絶縁膜42の表面に対するソース電極43及びドレイン電極44の各端面の角度θが90°の場合、有機半導体膜41とソース電極43及びドレイン電極44との厚さの比率やソース電極43とドレイン電極44との距離によっては、有機半導体膜41が、ゲート絶縁膜42、ソース電極43、及びドレイン電極44上にそれぞれ分断して形成される可能性がある。
有機半導体膜が分断された有機薄膜トランジスタは、十分な移動度が得られない。
As shown in FIG. 12A, when the organic semiconductor film 41 is formed on the gate insulating film 42 in contact with the source electrode 43 and the drain electrode 44, the source electrode 43 and the drain electrode 44 with respect to the surface of the gate insulating film 42 are formed. When the angle θ of each end face is 90 °, depending on the thickness ratio between the organic semiconductor film 41 and the source electrode 43 and the drain electrode 44 and the distance between the source electrode 43 and the drain electrode 44, There is a possibility that the gate insulating film 42, the source electrode 43, and the drain electrode 44 are respectively divided and formed.
An organic thin film transistor in which the organic semiconductor film is divided cannot provide sufficient mobility.

そこで、発明者が鋭意実験した結果、ゲート絶縁膜42の表面に対するソース電極43及びドレイン電極44の各端面の角度θを80°以下にすることよって、分断されることなく有機半導体膜41を形成できることがわかった。
また、この角度θが30°未満の場合、ゲート絶縁膜42に接する部分のソース電極43及びドレイン電極44の厚さが薄くなり、この部分の抵抗値が大きくなるため、十分な電流を流すことが困難になる。
Therefore, as a result of intensive experiments by the inventors, the organic semiconductor film 41 is formed without being divided by setting the angle θ of each end face of the source electrode 43 and the drain electrode 44 to 80 ° or less with respect to the surface of the gate insulating film 42. I knew it was possible.
Further, when the angle θ is less than 30 °, the thickness of the source electrode 43 and the drain electrode 44 in contact with the gate insulating film 42 is reduced and the resistance value in this portion is increased, so that a sufficient current flows. Becomes difficult.

以上の理由により、ゲート絶縁膜の表面に対するソース電極及びドレイン電極の各端面の角度θを30〜80°の範囲とすることが望ましい。   For the above reasons, it is desirable that the angle θ of each end face of the source electrode and the drain electrode with respect to the surface of the gate insulating film be in the range of 30 to 80 °.

ゲート絶縁膜の表面に対するソース電極及びドレイン電極の各端面の角度θを30〜80°の範囲とする方法を、図12(b)を用いて説明する。
例えば、第1実施例のようにリフトオフ法を用いる場合、図12(b)に示すように、ゲート絶縁膜42及びレジストマスク45上に、ソース電極43及びドレイン電極44となる金属膜46を成膜する際、レジストマスク45を上面よりも底面が小さい逆台形状(または逆テーパ状ともいう)にすることによって、ゲート絶縁膜42の表面に対するソース電極43及びドレイン電極44の各端面の角度θを30〜80°の範囲とすることができる。
A method for setting the angle θ of each end face of the source electrode and the drain electrode with respect to the surface of the gate insulating film in the range of 30 to 80 ° will be described with reference to FIG.
For example, when the lift-off method is used as in the first embodiment, a metal film 46 to be the source electrode 43 and the drain electrode 44 is formed on the gate insulating film 42 and the resist mask 45 as shown in FIG. When the film is formed, the resist mask 45 is formed in an inverted trapezoidal shape (also referred to as an inversely tapered shape) whose bottom surface is smaller than the upper surface, whereby the angle θ of each end surface of the source electrode 43 and the drain electrode 44 with respect to the surface of the gate insulating film 42. Can be in the range of 30-80 °.

また、第2実施例のように導電性高分子材料を用いる場合、形成されたソース電極25及びドレイン電極26は略半球状になるので、ゲート絶縁膜24の表面に対するソース電極25及びドレイン電極26の各端面の角度θを30〜80°の範囲とすることができる。   Further, when the conductive polymer material is used as in the second embodiment, the formed source electrode 25 and drain electrode 26 are substantially hemispherical, so that the source electrode 25 and drain electrode 26 with respect to the surface of the gate insulating film 24 are formed. The angle θ of each end face can be in the range of 30 to 80 °.

本発明の実施例は、上述した構成及び手順に限定されるものではなく、本発明の要旨を逸脱しない範囲において変形例としてもよいのは言うまでもない。   The embodiment of the present invention is not limited to the configuration and procedure described above, and it goes without saying that modifications may be made without departing from the scope of the present invention.

例えば、第1実施例では、金属膜6の材料として、金(Au)を用いたが、これに限定されるものではない。他の材料として、金と略同じ仕事関数を有するニッケル(Ni)やクロム(Cr)等を用いることもできる。   For example, in the first embodiment, gold (Au) is used as the material of the metal film 6, but the material is not limited to this. As other materials, nickel (Ni), chromium (Cr) or the like having substantially the same work function as gold can be used.

また、第1実施例及び第2実施例におけるゲート絶縁膜は、陽極酸化法を用いて、ゲート電極の表面近傍部を酸化させることにより形成することも可能である。   The gate insulating film in the first and second embodiments can also be formed by oxidizing the vicinity of the surface of the gate electrode using an anodic oxidation method.

ソース電極及びドレイン電極の表面の表面粗さと、このソース電極及びドレイン電極の表面に形成された有機半導体膜の移動度との関係を示す図である。It is a figure which shows the relationship between the surface roughness of the surface of a source electrode and a drain electrode, and the mobility of the organic-semiconductor film formed in the surface of this source electrode and drain electrode. 本発明の有機半導体トランジスタの第1実施例におけるA1工程をそれぞれ説明するための模式的断面図である。It is typical sectional drawing for demonstrating each A1 process in 1st Example of the organic-semiconductor transistor of this invention. 本発明の有機半導体トランジスタの第1実施例におけるA2工程をそれぞれ説明するための模式的断面図である。It is typical sectional drawing for demonstrating each A2 process in 1st Example of the organic-semiconductor transistor of this invention. 本発明の有機半導体トランジスタの第1実施例におけるA3工程をそれぞれ説明するための模式的断面図である。It is typical sectional drawing for demonstrating each A3 process in 1st Example of the organic-semiconductor transistor of this invention. 本発明の有機半導体トランジスタの第1実施例におけるA4工程をそれぞれ説明するための模式的断面図である。It is typical sectional drawing for demonstrating each A4 process in 1st Example of the organic-semiconductor transistor of this invention. 本発明の有機半導体トランジスタの第1実施例におけるA5工程をそれぞれ説明するための模式的断面図である。It is typical sectional drawing for demonstrating each A5 process in 1st Example of the organic-semiconductor transistor of this invention. 本発明の有機半導体トランジスタの第1実施例におけるA6工程をそれぞれ説明するための模式的断面図である。It is typical sectional drawing for demonstrating each A6 process in 1st Example of the organic-semiconductor transistor of this invention. 本発明の有機半導体トランジスタの第2実施例におけるB1工程をそれぞれ説明するための模式的断面図である。It is typical sectional drawing for demonstrating each B1 process in 2nd Example of the organic-semiconductor transistor of this invention. 本発明の有機半導体トランジスタの第2実施例におけるB2工程をそれぞれ説明するための模式的断面図である。It is typical sectional drawing for demonstrating each B2 process in 2nd Example of the organic-semiconductor transistor of this invention. 本発明の有機半導体トランジスタの第2実施例におけるB3工程をそれぞれ説明するための模式的断面図である。It is typical sectional drawing for demonstrating each B3 process in 2nd Example of the organic-semiconductor transistor of this invention. 本発明の有機半導体トランジスタの第2実施例におけるB4工程をそれぞれ説明するための模式的断面図である。It is typical sectional drawing for demonstrating each B4 process in 2nd Example of the organic-semiconductor transistor of this invention. ゲート絶縁膜の表面に対するソース電極及びドレイン電極の各端面の角度を説明するための模式的断面図である。It is typical sectional drawing for demonstrating the angle of each end surface of the source electrode and drain electrode with respect to the surface of a gate insulating film. 従来例の有機薄膜トランジスタを説明するための模式的断面図である。It is typical sectional drawing for demonstrating the organic thin-film transistor of a prior art example.

符号の説明Explanation of symbols

1,21 ガラス基板、 2,23 ゲート電極、 3,24,42 ゲート絶縁膜、 4 開口部、 5,45 レジストマスク、 6,46 金属膜、 7,25,43 ソース電極、 8,26,44 ドレイン電極、 10,30,41 有機半導体膜、 20,40 有機薄膜トランジスタ、 22 導電性高分子材料、 θ 角度 1,21 glass substrate, 2,23 gate electrode, 3,24,42 gate insulating film, 4 opening, 5,45 resist mask, 6,46 metal film, 7,25,43 source electrode, 8,26,44 Drain electrode, 10, 30, 41 Organic semiconductor film, 20, 40 Organic thin film transistor, 22 Conductive polymer material, θ angle

Claims (2)

絶縁性を有する基板と、
前記基板の表面上の所定範囲に形成されたゲート電極と、
前記ゲート電極を覆って前記基板の表面上に形成されたゲート絶縁膜と、
前記ゲート電極の近傍における前記ゲート絶縁膜上に、互いに離隔して形成されたソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極の各表面の一部と接して前記ゲート絶縁膜上に形成された有機半導体膜と、
を有し、
前記ソース電極及び前記ドレイン電極の少なくとも前記各表面の一部における自乗平均面粗さを、0.1〜2nmの範囲内とすることを特徴とする有機半導体トランジスタ。
An insulating substrate;
A gate electrode formed in a predetermined range on the surface of the substrate;
A gate insulating film formed on the surface of the substrate to cover the gate electrode;
A source electrode and a drain electrode formed on the gate insulating film in the vicinity of the gate electrode and spaced apart from each other;
An organic semiconductor film formed on the gate insulating film in contact with a part of each surface of the source electrode and the drain electrode;
Have
An organic semiconductor transistor having a root mean square roughness of at least a part of each surface of the source electrode and the drain electrode in a range of 0.1 to 2 nm.
絶縁性を有する基板と、
前記基板の表面上の所定範囲に形成されたゲート電極と、
前記ゲート電極を覆って前記基板の表面上に形成されたゲート絶縁膜と、
前記ゲート電極の近傍における前記ゲート絶縁膜上に、互いに離隔して形成されたソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極の各表面の一部と接して前記ゲート絶縁膜上に形成された有機半導体膜と、
を有し、
少なくとも前記有機半導体膜と前記ソース電極及び前記ドレイン電極とが接する範囲であって、前記ゲート絶縁膜の表面に対する前記ソース電極及び前記ドレイン電極の各端面の角度をそれぞれ30〜80°の範囲内とすることを特徴とする有機半導体トランジスタ。
An insulating substrate;
A gate electrode formed in a predetermined range on the surface of the substrate;
A gate insulating film formed on the surface of the substrate to cover the gate electrode;
A source electrode and a drain electrode formed on the gate insulating film in the vicinity of the gate electrode and spaced apart from each other;
An organic semiconductor film formed on the gate insulating film in contact with a part of each surface of the source electrode and the drain electrode;
Have
At least a range where the organic semiconductor film is in contact with the source electrode and the drain electrode, and an angle of each end face of the source electrode and the drain electrode with respect to a surface of the gate insulating film is within a range of 30 to 80 ° An organic semiconductor transistor.
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