JP2007115944A - Organic thin film transistor - Google Patents
Organic thin film transistor Download PDFInfo
- Publication number
- JP2007115944A JP2007115944A JP2005306794A JP2005306794A JP2007115944A JP 2007115944 A JP2007115944 A JP 2007115944A JP 2005306794 A JP2005306794 A JP 2005306794A JP 2005306794 A JP2005306794 A JP 2005306794A JP 2007115944 A JP2007115944 A JP 2007115944A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- source electrode
- gate insulating
- drain electrode
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
Abstract
Description
本発明は、電界効果トランジスタの一形態である有機薄膜トランジスタに関する。 The present invention relates to an organic thin film transistor which is one form of a field effect transistor.
電界効果トランジスタは、バイポーラトランジスタと並んで、スイッチや増幅素子として広く利用されている。
電界効果トランジスタは、大別すると、無機半導体材料を用いたものと、有機半導体材料を用いたものとがある。一般的に、有機半導体材料を用いた電界効果トランジスタ、即ち有機薄膜トランジスタは、無機半導体材料を用いたものに比べて、低温成膜と大面積化が可能であり、製造が簡単なことから低コスト化に有利である。
Field effect transistors are widely used as switches and amplifying elements along with bipolar transistors.
Field effect transistors are broadly classified into those using inorganic semiconductor materials and those using organic semiconductor materials. In general, a field effect transistor using an organic semiconductor material, that is, an organic thin film transistor, can be formed at a low temperature and have a large area, and can be manufactured at a lower cost than an organic semiconductor material. It is advantageous to make.
ここで、例えば、特許文献1に記載されているようなボトムコンタクト型の有機薄膜トランジスタ及びその製造方法について、図13を用いて説明する。図13は、従来例の有機薄膜トランジスタを説明するための模式的断面図である。
図13に示すように、絶縁性基板51の表面にゲート電極52を形成し、絶縁性基板51及びゲート電極52の表面にゲート絶縁層53を形成する。次に、このゲート絶縁層53の表面にソース電極54及びドレイン電極55を形成する。さらに、ソース電極54及びドレイン電極55と接してゲート絶縁層53の表面に有機半導体膜56を成膜することで、有機薄膜トランジスタ60を得る。
この有機薄膜トランジスタ60は、ゲート電極52に印加する電圧を制御することで、有機半導体膜56とゲート絶縁層53との界面近傍における有機半導体膜56のキャリア密度を変化させて、ソース−ドレイン電極54,55間に流れる電流量を制御するものである。
Here, for example, a bottom contact type organic thin film transistor as described in
As shown in FIG. 13, the
The organic
また、特許文献1の記載によれば、上述したゲート絶縁層53と有機半導体膜56との界面の平均粗さを50nm以下とすることにより、より高い移動度が得られるとしている。
一般的に、電界効果トランジスタに対して、有機ELなどの素子を駆動するための大きな電流を制御するためには、大きな移動度を有する有機半導体膜が必要となる。例えば、40インチのXGAディスプレイを駆動する場合、500カンデラの発光に対して、on電流は3×10−5A以上が必要であり、このon電流を制御するためには、有機半導体膜の移動度は0.3cm2/V・s以上が必要である。
しかしながら、有機半導体膜は無機半導体膜に比べて移動度が小さく、有機半導体膜を用いた有機薄膜トランジスタは無機半導体膜を用いたものに比べて制御できる電流が小さくなってしまう。
そのため、上述した従来の有機薄膜トランジスタよりもより大きな移動度を有し、より大きな電流が流せる有機薄膜トランジスタが要求されている。
Generally, in order to control a large current for driving an element such as an organic EL with respect to a field effect transistor, an organic semiconductor film having a large mobility is required. For example, when driving a 40-inch XGA display, the on-current is required to be 3 × 10 −5 A or more for 500 candela light emission. To control this on-current, the movement of the organic semiconductor film is required. The degree should be 0.3 cm 2 / V · s or more.
However, the organic semiconductor film has a lower mobility than the inorganic semiconductor film, and the organic thin film transistor using the organic semiconductor film has a smaller controllable current than that using the inorganic semiconductor film.
Therefore, there is a demand for an organic thin film transistor that has a higher mobility than the above-described conventional organic thin film transistor and can flow a larger current.
そこで、本発明が解決しようとする課題は、大きな移動度、例えば0.3cm2/V・s以上の移動度が得られる有機薄膜トランジスタを提供することにある。 Therefore, the problem to be solved by the present invention is to provide an organic thin film transistor capable of obtaining a high mobility, for example, a mobility of 0.3 cm 2 / V · s or more.
上記の課題を解決するために、本願各発明は次の手段を有する。
1)絶縁性を有する基板(1)と、前記基板(1)の表面上の所定範囲に形成されたゲート電極(2)と、前記ゲート電極(2)を覆って前記基板(1)の表面上に形成されたゲート絶縁膜(3)と、前記ゲート電極(2)の近傍における前記ゲート絶縁膜(3)上に、互いに離隔して形成されたソース電極(7)及びドレイン電極(8)と、前記ソース電極(7)及び前記ドレイン電極(8)の各表面の一部と接して前記ゲート絶縁膜(3)上に形成された有機半導体膜(10)と、を有し、前記ソース電極(7)及び前記ドレイン電極(8)の少なくとも前記各表面の一部における自乗平均面粗さを、0.1〜2nmの範囲内とすることを特徴とする有機半導体トランジスタ(20)である。
2)絶縁性を有する基板(1)と、前記基板(1)の表面上に形成されたゲート電極(2)と、前記ゲート電極(2)を覆って前記基板(1)の表面上に形成されたゲート絶縁膜(3)と、前記ゲート電極(2)の近傍における前記ゲート絶縁膜(3)上に、互いに離隔して形成されたソース電極(7)及びドレイン電極(8)と、前記ソース電極(7)及び前記ドレイン電極(8)の各表面の一部と接して前記ゲート絶縁膜(3)上に形成された有機半導体膜(10)と、を有し、少なくとも前記有機半導体膜(10)と前記ソース電極(7)及び前記ドレイン電極(8)とが接する範囲であって、前記ゲート絶縁膜(3)の表面に対する前記ソース電極(7)及び前記ドレイン電極(8)の各端面の角度をそれぞれ30〜80°の範囲内とすることを特徴とする有機半導体トランジスタ(20)である。
In order to solve the above problems, each invention of the present application has the following means.
1) an insulating substrate (1), a gate electrode (2) formed in a predetermined range on the surface of the substrate (1), and a surface of the substrate (1) covering the gate electrode (2) A source electrode (7) and a drain electrode (8) formed on the gate insulating film (3) formed on the gate insulating film (3) in the vicinity of the gate electrode (2) and spaced apart from each other. And an organic semiconductor film (10) formed on the gate insulating film (3) in contact with a part of each surface of the source electrode (7) and the drain electrode (8), and the source An organic semiconductor transistor (20) characterized in that a mean square surface roughness of at least a part of each surface of the electrode (7) and the drain electrode (8) is in a range of 0.1 to 2 nm. .
2) An insulating substrate (1), a gate electrode (2) formed on the surface of the substrate (1), and formed on the surface of the substrate (1) so as to cover the gate electrode (2). A source electrode (7) and a drain electrode (8) formed on the gate insulating film (3) in the vicinity of the gate electrode (2) and spaced apart from each other; An organic semiconductor film (10) formed on the gate insulating film (3) in contact with a part of each surface of the source electrode (7) and the drain electrode (8), and at least the organic semiconductor film (10), the source electrode (7), and the drain electrode (8) are in contact with each other, and each of the source electrode (7) and the drain electrode (8) with respect to the surface of the gate insulating film (3) Each end face angle is in the range of 30-80 ° An organic semiconductor transistor (20), characterized in that.
本発明によれば、絶縁性を有する基板1と、この基板1の表面上の所定範囲に形成されたゲート電極2と、このゲート電極2を覆って基板1の表面上に形成されたゲート絶縁膜3と、ゲート電極2の近傍におけるゲート絶縁膜3上に互いに離隔して形成されたソース電極7及びドレイン電極8と、このソース電極7及びドレイン電極8の各表面の一部と接してゲート絶縁膜3上に形成された有機半導体膜10とを有し、ソース電極7及びドレイン電極8の各表面の一部における自乗平均面粗さを0.1〜2nmの範囲内とする構成を有するようにしたので、大きな移動度、例えば0.3cm2/V・s以上の移動度が得られるという効果を奏する。
According to the present invention, an
また、本発明によれば、絶縁性を有する基板1と、この基板1の表面上の所定範囲に形成されたゲート電極2と、このゲート電極2を覆って基板1の表面上に形成されたゲート絶縁膜3と、ゲート電極2の近傍におけるゲート絶縁膜3上に互いに離隔して形成されたソース電極7及びドレイン電極8と、このソース電極7及びドレイン電極8の各表面の一部と接してゲート絶縁膜3上に形成された有機半導体膜10とを有し、少なくとも有機半導体膜10とソース電極7及びドレイン電極8とが接する範囲であって、ゲート絶縁膜3の表面に対するソース電極7及びドレイン電極8の各端面の角度をそれぞれ30〜80°の範囲内とする構成を有するようにしたので、分断されることなく有機半導体膜を成膜することができる。
In addition, according to the present invention, the
本発明の実施の形態を、好ましい実施例により図1〜図11を用いて説明する。
以下に、第1実施例及び第2実施例について、それぞれ順を追って説明する。
各実施例の各工程をわかりやすく区別するために、各工程名に、第1実施例ではAを、第2実施例ではBを付している。
図1は、ソース電極及びドレイン電極の表面粗さと、このソース電極及びドレイン電極の表面に形成された有機半導体膜の移動度との関係を示す図である。
図2〜7は、本発明の有機半導体トランジスタの第1実施例におけるA1工程〜A6工程をそれぞれ説明するための模式的断面図である。
図8〜11は、本発明の有機半導体トランジスタの第2実施例におけるB1工程〜B4工程をそれぞれ説明するための模式的断面図である。
The preferred embodiments of the present invention will be described with reference to FIGS.
Hereinafter, the first embodiment and the second embodiment will be described in order.
In order to distinguish each process of each example in an easy-to-understand manner, each process name is given A in the first example and B in the second example.
FIG. 1 is a diagram showing the relationship between the surface roughness of the source and drain electrodes and the mobility of the organic semiconductor film formed on the surfaces of the source and drain electrodes.
FIGS. 2-7 is typical sectional drawing for demonstrating each of A1 process-A6 process in 1st Example of the organic-semiconductor transistor of this invention.
FIGS. 8-11 is typical sectional drawing for demonstrating the B1 process-B4 process in 2nd Example of the organic-semiconductor transistor of this invention, respectively.
発明者は、まず、有機半導体膜と接する面となる、ソース電極及びドレイン電極の表面及びゲート絶縁層の表面の表面粗さに着目した。
そこで、図13に示すような有機薄膜トランジスタを作製し、そのソース電極及びドレイン電極の表面及びゲート絶縁層の表面の表面粗さをそれぞれ測定したところ、ソース電極及びドレイン電極の表面粗さ(RMS:自乗平均面粗さ)はそれぞれ約5nmであり、ゲート絶縁層の表面粗さ(RMS)は約0.4nmであった。即ち、ソース電極及びドレイン電極の表面は、ゲート絶縁層の表面よりも表面粗さが大きいことを確認した。
The inventor first paid attention to the surface roughness of the surfaces of the source electrode and the drain electrode and the surface of the gate insulating layer, which are surfaces in contact with the organic semiconductor film.
Accordingly, an organic thin film transistor as shown in FIG. 13 was prepared, and the surface roughness of the surface of the source electrode and the drain electrode and the surface of the gate insulating layer were measured. The root mean square roughness was about 5 nm, and the surface roughness (RMS) of the gate insulating layer was about 0.4 nm. That is, it was confirmed that the surface of the source electrode and the drain electrode had a larger surface roughness than the surface of the gate insulating layer.
そこで、発明者は、ソース電極及びドレイン電極の各表面粗さと、このソース電極及びドレイン電極の表面上に形成された有機半導体膜の移動度との関係について調べた。その結果を図1に示す。図1は、ソース電極及びドレイン電極の各表面の表面粗さと、このソース電極及びドレイン電極の表面上に形成された有機半導体膜の移動度との関係を示す図である。 Therefore, the inventor examined the relationship between the surface roughness of the source electrode and the drain electrode and the mobility of the organic semiconductor film formed on the surface of the source electrode and the drain electrode. The result is shown in FIG. FIG. 1 is a diagram showing the relationship between the surface roughness of each surface of the source electrode and the drain electrode and the mobility of the organic semiconductor film formed on the surface of the source electrode and the drain electrode.
図1から、有機半導体膜の移動度を0.3cm2/V・s以上とするためには、ソース電極及びドレイン電極の各表面粗さ(RMS)を2nm以下にすればよいことを確認した。
また、ソース電極及びドレイン電極の各表面粗さ(RMS)を0.1nm以下にすることは、成膜装置の性能上、及び、生産管理上困難である。
以上の理由により、有機半導体膜の移動度を0.3cm2/V・s以上とするためには、ソース電極及びドレイン電極の各表面粗さ(RMS)を、0.1〜2nmの範囲にすることが必要である。
From FIG. 1, it was confirmed that each surface roughness (RMS) of the source electrode and the drain electrode should be 2 nm or less in order to make the mobility of the organic semiconductor film 0.3 cm 2 / V · s or more. .
In addition, it is difficult for the surface roughness (RMS) of the source electrode and the drain electrode to be 0.1 nm or less because of performance of the film forming apparatus and production management.
For the above reasons, in order to set the mobility of the organic semiconductor film to 0.3 cm 2 / V · s or more, each surface roughness (RMS) of the source electrode and the drain electrode is set in the range of 0.1 to 2 nm. It is necessary to.
ここで、ソース電極及びドレイン電極の各表面粗さが大きくなるとこのソース電極及びドレイン電極上に形成された有機半導体膜の移動度が小さくなる理由について説明する。
一般的に、成膜される膜は、下地膜の影響を受ける。即ち、下地膜の表面粗さが大きいと、この表面上の有機半導体分子の配列に乱れが生じて、ソース電極及びドレイン電極と有機半導体膜との接触抵抗が増加するので、この接触抵抗の増加が原因と考えられる。
Here, the reason why the mobility of the organic semiconductor film formed on the source electrode and the drain electrode is reduced as the surface roughness of the source electrode and the drain electrode is increased will be described.
Generally, a film to be formed is affected by a base film. That is, if the surface roughness of the underlying film is large, the arrangement of organic semiconductor molecules on the surface is disturbed, and the contact resistance between the source and drain electrodes and the organic semiconductor film increases. Is considered to be the cause.
次に、表面粗さの異なるソース電極及びドレイン電極を形成する方法について、説明する。
発明者が鋭意実験した結果、ソース電極及びドレイン電極を成膜する際、基板の加熱温度が低いほど、あるいは、成膜圧力が低いほど、表面粗さが小さい緻密な膜が得られることを見出した。
そこで、図1に示す実験では、基板温度を室温一定とし、成膜圧力を変えてソース電極及びドレイン電極を形成した。即ち、成膜圧力を低くするほど形成されたソース電極及びドレイン電極の各表面粗さを小さくすることができ、高くするほどその表面粗さを大きくすることができる。
Next, a method for forming source and drain electrodes having different surface roughness will be described.
As a result of inventor's diligent experiments, it has been found that when the source electrode and the drain electrode are formed, a dense film having a smaller surface roughness can be obtained as the heating temperature of the substrate is lower or the deposition pressure is lower. It was.
Accordingly, in the experiment shown in FIG. 1, the source electrode and the drain electrode were formed by changing the deposition pressure while keeping the substrate temperature constant at room temperature. That is, the surface roughness of each of the formed source and drain electrodes can be reduced as the film forming pressure is lowered, and the surface roughness can be increased as the film forming pressure is increased.
上述した結果に基づいて、第1実施例及び第2実施例として有機薄膜トランジスタの作製を行う。
以下に、第1実施例及び第2実施例について、順を追って説明する。
Based on the above-described results, organic thin film transistors are fabricated as the first and second embodiments.
Hereinafter, the first embodiment and the second embodiment will be described in order.
<第1実施例>
(A1工程)[図2参照]
まず、絶縁性を有する基板であるガラス基板1の表面上に、スパッタ法を用いて、タンタル(Ta)をその厚さが約200nmとなるように成膜する。
次に、この成膜されたタンタルを、フォトリソ法を用いて選択的にエッチングすることにより、タンタルからなるゲート電極2を得る。
<First embodiment>
(Step A1) [Refer to FIG. 2]
First, tantalum (Ta) is formed on the surface of the
Next, the deposited tantalum is selectively etched using a photolithographic method to obtain the
(A2工程)[図3参照]
ガラス基板1及びゲート電極2の表面上に、スパッタ法を用いて、酸化シリコン(SiO2)からなるゲート絶縁膜3をその厚さが約200nmとなるように成膜する。このゲート絶縁膜3の表面粗さ(RMS)は、約0.4nmである。
(Step A2) [Refer to FIG. 3]
A
(A3工程)[図4参照]
ゲート絶縁膜3上に、フォトリソ法を用いて、所定のパターンの開口部4を有し厚さが約300nmであるレジストマスク5を形成する。
(Step A3) [Refer to FIG. 4]
A resist
(A4工程)[図5参照]
ゲート絶縁膜3及びレジストマスク5上に、スパッタ法を用いて、例えば金(Au)からなる金属膜6をその厚さが約100nmとなるように成膜する。この金属膜6は、後述するソース電極7及びドレイン電極8となる。
また、スパッタ条件として、DCマグネトロンスパッタ装置を用い、アルゴン(Ar)ガスを導入して、成膜圧力を約1Pa、印加電力を約100W、成膜時間を約2分とした。
(Step A4) [Refer to FIG. 5]
A
As sputtering conditions, a DC magnetron sputtering apparatus was used, and argon (Ar) gas was introduced, the film formation pressure was about 1 Pa, the applied power was about 100 W, and the film formation time was about 2 minutes.
(A5工程)[図6参照]
レジストマスク5を除去する。このとき、レジストマスク5上の金属膜6部もレジストマスク5と共に除去され、レジストマスク5の開口部4に形成されている金属膜6部のみが残る。この開口部4に形成されている金属膜6部が、ソース電極7及びドレイン電極8となる。
このソース電極7及びドレイン電極8の表面粗さ(RMS)は、約0.5nmである。
また、A3工程乃至A5工程のように、予め所定のパターンを有するレジストマスクを形成した後、例えば、有機半導体膜等の膜を成膜し、レジストマスク及びレジストマスク上に形成された膜を除去する方法を、リフトオフ法という。
(Step A5) [Refer to FIG. 6]
The resist
The surface roughness (RMS) of the
Further, after forming a resist mask having a predetermined pattern in advance as in steps A3 to A5, for example, a film such as an organic semiconductor film is formed, and the resist mask and the film formed on the resist mask are removed. This method is called lift-off method.
(A6工程)[図7参照]
ソース電極7及びドレイン電極8の各表面の一部と接してゲート絶縁膜3上に、蒸着法を用いて、例えばペンタセンからなる有機半導体膜10を成膜する。この有機半導体膜10は、蒸着の際、所定の開口部を有する蒸着用マスク(図示せず)を用いることにより、この所定の開口部に対応する範囲に選択的に成膜される。
(Step A6) [Refer to FIG. 7]
An
上述したA1工程〜A6工程により、有機薄膜トランジスタ20を得る。
この有機薄膜トランジスタ20の有機半導体膜10の移動度を測定したところ、約0.55cm2/V・sと良好な結果を得た。
The organic
When the mobility of the
<第2実施例>
(B1工程)[図8参照]
まず、絶縁性を有する基板であるガラス基板21の所定の位置に、インクジェット装置または精密ディスペンサを用いて、液状の導電性高分子材料22を塗布する。そして、この導電性高分子材料22を硬化して固化させ、ゲート電極23とする。このゲート電極23の表面粗さ(RMS)は、約0.5nmである。
また、導電性高分子材料22の硬化条件は、硬化温度が120℃、硬化時間が30分であり、その硬化を窒素雰囲気中で行った。
<Second embodiment>
(Step B1) [Refer to FIG. 8]
First, a liquid
The curing conditions for the
(B2工程)[図9参照]
ガラス基板21及びゲート電極23上に、スパッタ法を用いて、五酸化タンタル(Ta2O5)からなるゲート絶縁膜24をその厚さが約200nmとなるように成膜する。このゲート絶縁膜24の表面粗さ(RMS)は、約0.8nmである。
(Step B2) [Refer to FIG. 9]
A
(B3工程)[図10参照]
ゲート電極23の近傍におけるゲート絶縁膜24上の所定の2箇所に、インクジェット装置または精密ディスペンサを用いて、液状の導電性高分子材料22を塗布する。そして、この導電性高分子材料22を硬化して固化させ、それぞれソース電極25及びドレイン電極26とする。このソース電極25及びドレイン電極26の表面粗さ(RMS)は、約0.5nmである。
B3工程で用いた導電性高分子材料は、B1工程で用いた導電性高分子材料と同じである。
また、導電性高分子材料22の硬化条件は、硬化温度が120℃、硬化時間が30分であり、その硬化を窒素雰囲気中で行った。
(Step B3) [Refer to FIG. 10]
The liquid
The conductive polymer material used in step B3 is the same as the conductive polymer material used in step B1.
The curing conditions for the
(B4工程)[図11参照]
ソース電極25及びドレイン電極26の各表面の一部と接してゲート絶縁膜24上に、蒸着法を用いて、例えばペンタセンからなる有機半導体膜30を成膜する。この有機半導体膜30は、蒸着の際、所定の開口部を有する蒸着用マスク(図示せず)を用いることにより、この所定の開口部に対応する範囲に選択的に成膜される。
(Step B4) [Refer to FIG. 11]
An
上述したB1工程〜B4工程により、有機薄膜トランジスタ40を得る。
この有機薄膜トランジスタ40の有機半導体膜30の移動度を測定したところ、約0.50cm2/V・sと良好な結果を得た。
The organic
When the mobility of the
ここで、第1実施例及び第2実施例の有機薄膜トランジスタ20,40におけるゲート絶縁膜の表面に対するソース電極及びドレイン電極の各端面の角度について、図12を用いて説明する。図12は、ゲート絶縁膜の表面に対するソース電極及びドレイン電極の各端面の角度を説明するための模式的断面図である。
Here, the angle of each end face of the source electrode and the drain electrode with respect to the surface of the gate insulating film in the organic
図12(a)に示すように、有機半導体膜41をソース電極43及びドレイン電極44と接してゲート絶縁膜42上に成膜する際、ゲート絶縁膜42の表面に対するソース電極43及びドレイン電極44の各端面の角度θが90°の場合、有機半導体膜41とソース電極43及びドレイン電極44との厚さの比率やソース電極43とドレイン電極44との距離によっては、有機半導体膜41が、ゲート絶縁膜42、ソース電極43、及びドレイン電極44上にそれぞれ分断して形成される可能性がある。
有機半導体膜が分断された有機薄膜トランジスタは、十分な移動度が得られない。
As shown in FIG. 12A, when the
An organic thin film transistor in which the organic semiconductor film is divided cannot provide sufficient mobility.
そこで、発明者が鋭意実験した結果、ゲート絶縁膜42の表面に対するソース電極43及びドレイン電極44の各端面の角度θを80°以下にすることよって、分断されることなく有機半導体膜41を形成できることがわかった。
また、この角度θが30°未満の場合、ゲート絶縁膜42に接する部分のソース電極43及びドレイン電極44の厚さが薄くなり、この部分の抵抗値が大きくなるため、十分な電流を流すことが困難になる。
Therefore, as a result of intensive experiments by the inventors, the
Further, when the angle θ is less than 30 °, the thickness of the
以上の理由により、ゲート絶縁膜の表面に対するソース電極及びドレイン電極の各端面の角度θを30〜80°の範囲とすることが望ましい。 For the above reasons, it is desirable that the angle θ of each end face of the source electrode and the drain electrode with respect to the surface of the gate insulating film be in the range of 30 to 80 °.
ゲート絶縁膜の表面に対するソース電極及びドレイン電極の各端面の角度θを30〜80°の範囲とする方法を、図12(b)を用いて説明する。
例えば、第1実施例のようにリフトオフ法を用いる場合、図12(b)に示すように、ゲート絶縁膜42及びレジストマスク45上に、ソース電極43及びドレイン電極44となる金属膜46を成膜する際、レジストマスク45を上面よりも底面が小さい逆台形状(または逆テーパ状ともいう)にすることによって、ゲート絶縁膜42の表面に対するソース電極43及びドレイン電極44の各端面の角度θを30〜80°の範囲とすることができる。
A method for setting the angle θ of each end face of the source electrode and the drain electrode with respect to the surface of the gate insulating film in the range of 30 to 80 ° will be described with reference to FIG.
For example, when the lift-off method is used as in the first embodiment, a
また、第2実施例のように導電性高分子材料を用いる場合、形成されたソース電極25及びドレイン電極26は略半球状になるので、ゲート絶縁膜24の表面に対するソース電極25及びドレイン電極26の各端面の角度θを30〜80°の範囲とすることができる。
Further, when the conductive polymer material is used as in the second embodiment, the formed
本発明の実施例は、上述した構成及び手順に限定されるものではなく、本発明の要旨を逸脱しない範囲において変形例としてもよいのは言うまでもない。 The embodiment of the present invention is not limited to the configuration and procedure described above, and it goes without saying that modifications may be made without departing from the scope of the present invention.
例えば、第1実施例では、金属膜6の材料として、金(Au)を用いたが、これに限定されるものではない。他の材料として、金と略同じ仕事関数を有するニッケル(Ni)やクロム(Cr)等を用いることもできる。
For example, in the first embodiment, gold (Au) is used as the material of the
また、第1実施例及び第2実施例におけるゲート絶縁膜は、陽極酸化法を用いて、ゲート電極の表面近傍部を酸化させることにより形成することも可能である。 The gate insulating film in the first and second embodiments can also be formed by oxidizing the vicinity of the surface of the gate electrode using an anodic oxidation method.
1,21 ガラス基板、 2,23 ゲート電極、 3,24,42 ゲート絶縁膜、 4 開口部、 5,45 レジストマスク、 6,46 金属膜、 7,25,43 ソース電極、 8,26,44 ドレイン電極、 10,30,41 有機半導体膜、 20,40 有機薄膜トランジスタ、 22 導電性高分子材料、 θ 角度 1,21 glass substrate, 2,23 gate electrode, 3,24,42 gate insulating film, 4 opening, 5,45 resist mask, 6,46 metal film, 7,25,43 source electrode, 8,26,44 Drain electrode, 10, 30, 41 Organic semiconductor film, 20, 40 Organic thin film transistor, 22 Conductive polymer material, θ angle
Claims (2)
前記基板の表面上の所定範囲に形成されたゲート電極と、
前記ゲート電極を覆って前記基板の表面上に形成されたゲート絶縁膜と、
前記ゲート電極の近傍における前記ゲート絶縁膜上に、互いに離隔して形成されたソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極の各表面の一部と接して前記ゲート絶縁膜上に形成された有機半導体膜と、
を有し、
前記ソース電極及び前記ドレイン電極の少なくとも前記各表面の一部における自乗平均面粗さを、0.1〜2nmの範囲内とすることを特徴とする有機半導体トランジスタ。 An insulating substrate;
A gate electrode formed in a predetermined range on the surface of the substrate;
A gate insulating film formed on the surface of the substrate to cover the gate electrode;
A source electrode and a drain electrode formed on the gate insulating film in the vicinity of the gate electrode and spaced apart from each other;
An organic semiconductor film formed on the gate insulating film in contact with a part of each surface of the source electrode and the drain electrode;
Have
An organic semiconductor transistor having a root mean square roughness of at least a part of each surface of the source electrode and the drain electrode in a range of 0.1 to 2 nm.
前記基板の表面上の所定範囲に形成されたゲート電極と、
前記ゲート電極を覆って前記基板の表面上に形成されたゲート絶縁膜と、
前記ゲート電極の近傍における前記ゲート絶縁膜上に、互いに離隔して形成されたソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極の各表面の一部と接して前記ゲート絶縁膜上に形成された有機半導体膜と、
を有し、
少なくとも前記有機半導体膜と前記ソース電極及び前記ドレイン電極とが接する範囲であって、前記ゲート絶縁膜の表面に対する前記ソース電極及び前記ドレイン電極の各端面の角度をそれぞれ30〜80°の範囲内とすることを特徴とする有機半導体トランジスタ。 An insulating substrate;
A gate electrode formed in a predetermined range on the surface of the substrate;
A gate insulating film formed on the surface of the substrate to cover the gate electrode;
A source electrode and a drain electrode formed on the gate insulating film in the vicinity of the gate electrode and spaced apart from each other;
An organic semiconductor film formed on the gate insulating film in contact with a part of each surface of the source electrode and the drain electrode;
Have
At least a range where the organic semiconductor film is in contact with the source electrode and the drain electrode, and an angle of each end face of the source electrode and the drain electrode with respect to a surface of the gate insulating film is within a range of 30 to 80 ° An organic semiconductor transistor.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005306794A JP2007115944A (en) | 2005-10-21 | 2005-10-21 | Organic thin film transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005306794A JP2007115944A (en) | 2005-10-21 | 2005-10-21 | Organic thin film transistor |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007115944A true JP2007115944A (en) | 2007-05-10 |
Family
ID=38097857
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005306794A Pending JP2007115944A (en) | 2005-10-21 | 2005-10-21 | Organic thin film transistor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007115944A (en) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010171165A (en) * | 2009-01-22 | 2010-08-05 | Sony Corp | Organic semiconductor device and method of manufacturing the same |
CN102379042A (en) * | 2009-04-10 | 2012-03-14 | 三菱化学株式会社 | Field effect transistor, method for manufacturing same, and electronic device using same |
KR101746197B1 (en) | 2010-06-25 | 2017-06-12 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Manufacturing method and test method of semiconductor device |
WO2021044705A1 (en) * | 2019-09-03 | 2021-03-11 | 国立大学法人東京大学 | Source/drain electrode for organic semiconductor device, organic semiconductor device using same, and production method for source/drain electrode and semiconductor device |
WO2022076592A1 (en) * | 2020-10-08 | 2022-04-14 | Amorphyx, Incorporated | Low roughness thin-film transistors |
Citations (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11142885A (en) * | 1997-11-11 | 1999-05-28 | Toshiba Corp | Array substrate for liquid crystal display device and its manufacture |
JP2001148483A (en) * | 1999-09-30 | 2001-05-29 | Internatl Business Mach Corp <Ibm> | High performance thin film transistor for flat panel display and active matrix process |
JP2004128469A (en) * | 2002-07-31 | 2004-04-22 | Mitsubishi Chemicals Corp | Field-effect transistor |
JP2004128467A (en) * | 2002-07-31 | 2004-04-22 | Mitsubishi Chemicals Corp | Field-effect transistor |
JP2004152959A (en) * | 2002-10-30 | 2004-05-27 | Konica Minolta Holdings Inc | Organic thin film transistor, organic thin film transistor sheet and manufacturing method of them |
WO2004073079A1 (en) * | 2003-02-14 | 2004-08-26 | Fuji Electric Holdings Co., Ltd. | Switching device |
JP2005072053A (en) * | 2003-08-27 | 2005-03-17 | Sharp Corp | Organic semiconductor device and its fabricating process |
JP2005093542A (en) * | 2003-09-12 | 2005-04-07 | Hitachi Ltd | Semiconductor device and its manufacturing method |
JP2005101493A (en) * | 2003-02-13 | 2005-04-14 | Ricoh Co Ltd | Organic thin film transistor and manufacturing method thereof |
WO2005076367A1 (en) * | 2004-02-09 | 2005-08-18 | Samsung Electronics Co., Ltd. | Thin film transistor array panel and manufacturing method thereof |
JP2005259852A (en) * | 2004-03-10 | 2005-09-22 | Sony Corp | Field effect transistor |
JP2005259737A (en) * | 2004-03-09 | 2005-09-22 | Canon Inc | Organic semiconductor device and its manufacturing method |
JP2005283902A (en) * | 2004-03-29 | 2005-10-13 | Kuraray Co Ltd | Uniaxial alignment polymer thin film and manufacturing method therefor |
JP2005289054A (en) * | 2004-03-11 | 2005-10-20 | Canon Inc | Substrate, electric conductive substrate, finely structured substrate, organic electric field effective transistor and manufacturing method for them |
-
2005
- 2005-10-21 JP JP2005306794A patent/JP2007115944A/en active Pending
Patent Citations (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11142885A (en) * | 1997-11-11 | 1999-05-28 | Toshiba Corp | Array substrate for liquid crystal display device and its manufacture |
JP2001148483A (en) * | 1999-09-30 | 2001-05-29 | Internatl Business Mach Corp <Ibm> | High performance thin film transistor for flat panel display and active matrix process |
JP2004128469A (en) * | 2002-07-31 | 2004-04-22 | Mitsubishi Chemicals Corp | Field-effect transistor |
JP2004128467A (en) * | 2002-07-31 | 2004-04-22 | Mitsubishi Chemicals Corp | Field-effect transistor |
JP2004152959A (en) * | 2002-10-30 | 2004-05-27 | Konica Minolta Holdings Inc | Organic thin film transistor, organic thin film transistor sheet and manufacturing method of them |
JP2005101493A (en) * | 2003-02-13 | 2005-04-14 | Ricoh Co Ltd | Organic thin film transistor and manufacturing method thereof |
WO2004073079A1 (en) * | 2003-02-14 | 2004-08-26 | Fuji Electric Holdings Co., Ltd. | Switching device |
JP2005072053A (en) * | 2003-08-27 | 2005-03-17 | Sharp Corp | Organic semiconductor device and its fabricating process |
JP2005093542A (en) * | 2003-09-12 | 2005-04-07 | Hitachi Ltd | Semiconductor device and its manufacturing method |
WO2005076367A1 (en) * | 2004-02-09 | 2005-08-18 | Samsung Electronics Co., Ltd. | Thin film transistor array panel and manufacturing method thereof |
JP2007524241A (en) * | 2004-02-09 | 2007-08-23 | サムスン エレクトロニクス カンパニー リミテッド | Thin film transistor array panel and manufacturing method thereof |
JP2005259737A (en) * | 2004-03-09 | 2005-09-22 | Canon Inc | Organic semiconductor device and its manufacturing method |
JP2005259852A (en) * | 2004-03-10 | 2005-09-22 | Sony Corp | Field effect transistor |
JP2005289054A (en) * | 2004-03-11 | 2005-10-20 | Canon Inc | Substrate, electric conductive substrate, finely structured substrate, organic electric field effective transistor and manufacturing method for them |
JP2005283902A (en) * | 2004-03-29 | 2005-10-13 | Kuraray Co Ltd | Uniaxial alignment polymer thin film and manufacturing method therefor |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010171165A (en) * | 2009-01-22 | 2010-08-05 | Sony Corp | Organic semiconductor device and method of manufacturing the same |
CN102379042A (en) * | 2009-04-10 | 2012-03-14 | 三菱化学株式会社 | Field effect transistor, method for manufacturing same, and electronic device using same |
JPWO2010117021A1 (en) * | 2009-04-10 | 2012-10-18 | 三菱化学株式会社 | Field effect transistor, manufacturing method thereof, and electronic device using the same |
US8969871B2 (en) | 2009-04-10 | 2015-03-03 | Mitsubishi Chemical Corporation | Field-effect transistor, processes for producing the same, and electronic device using the same |
KR101746197B1 (en) | 2010-06-25 | 2017-06-12 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Manufacturing method and test method of semiconductor device |
WO2021044705A1 (en) * | 2019-09-03 | 2021-03-11 | 国立大学法人東京大学 | Source/drain electrode for organic semiconductor device, organic semiconductor device using same, and production method for source/drain electrode and semiconductor device |
JP7534793B2 (en) | 2019-09-03 | 2024-08-15 | 国立大学法人 東京大学 | Source/drain electrodes for organic semiconductor devices, organic semiconductor devices using the same, and methods for manufacturing the same |
WO2022076592A1 (en) * | 2020-10-08 | 2022-04-14 | Amorphyx, Incorporated | Low roughness thin-film transistors |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8497499B2 (en) | Method to modify the conductivity of graphene | |
JP2008219008A (en) | Thin-film transistor and method of manufacturing the same | |
JP2007115944A (en) | Organic thin film transistor | |
JP4951878B2 (en) | Method for manufacturing field effect transistor | |
US8743333B2 (en) | Liquid crystal display device and manufacturing method for same | |
WO2008093854A1 (en) | Thin film semiconductor device fabrication method and thin film semiconductor device | |
JP4984416B2 (en) | Thin film transistor manufacturing method | |
WO2013011257A1 (en) | Method of forming a top gate transistor | |
JP2006245589A (en) | Transistor using physical property transformation layer, its performance, and manufacturing method | |
JP2005038895A (en) | Method of manufacturing transistor, electro-optical device, and electronic apparatus | |
JP2010118445A (en) | Thin-film transistor, and method of manufacturing the same | |
JP2006228931A (en) | Organic thin film transistor and its manufacturing method | |
TWI617030B (en) | Thin film transistor and manufacturing method thereof | |
JP2009231424A (en) | Method of manufacturing semiconductor device | |
JP3835684B2 (en) | Via hole formation method | |
JP2005285830A (en) | Method for forming gate insulating film, process for fabricating thin-film transistor, and the thin-film transistor | |
US8324096B2 (en) | Electrode, electronic device and method for manufacturing the same | |
JP2008010676A (en) | Organic thin film transistor | |
JPH03104127A (en) | Formation of fine pattern | |
KR101274036B1 (en) | Organic thin film transistor and method for fabricating of the same | |
JP2005108949A (en) | Field effect transistor and its manufacturing method | |
TWI312193B (en) | Inverted-staggered thin film | |
JPS61201469A (en) | Thin-film transistor and manufacture thereof | |
JP6488815B2 (en) | Organic transistor | |
JPH0732255B2 (en) | Method of manufacturing thin film transistor |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071228 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110405 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110531 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110726 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20111012 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111118 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120306 |