JP2007103395A - Manufacturing method of thin film device - Google Patents
Manufacturing method of thin film device Download PDFInfo
- Publication number
- JP2007103395A JP2007103395A JP2005287200A JP2005287200A JP2007103395A JP 2007103395 A JP2007103395 A JP 2007103395A JP 2005287200 A JP2005287200 A JP 2005287200A JP 2005287200 A JP2005287200 A JP 2005287200A JP 2007103395 A JP2007103395 A JP 2007103395A
- Authority
- JP
- Japan
- Prior art keywords
- insulating layer
- groove
- thin film
- coil
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Manufacturing Cores, Coils, And Magnets (AREA)
- Coils Or Transformers For Communication (AREA)
Abstract
Description
本発明は、薄膜デバイスに関するものである。 The present invention relates to a thin film device.
薄膜デバイスの一つである薄膜インダクタの製造方法は、例えば、下記特許文献1に開示されている。この公報に記載の薄膜インダクタの要部断面図を図6に示す。この薄膜インダクタ40は、すなわち、基板42上に密着層44及び第1磁性層46が積層されており、その上にコイル(インダクタンス導体)48が埋設された第1絶縁膜50が積層されており、その第1絶縁膜50の上端面50aに露出したコイル48を覆うように第2絶縁膜52が積層され、さらにその第2絶縁膜52の上に第2磁性層54が積層された積層構造となっている。
A manufacturing method of a thin film inductor which is one of thin film devices is disclosed in, for example, Patent Document 1 below. FIG. 6 shows a cross-sectional view of the main part of the thin film inductor described in this publication. In this
なお、コイル48が埋設された第1絶縁膜50の積層は、図7(a)に示すように、まずコイル48を一旦仮基板56上に形成した後、そのコイル48を完全に覆うように第1絶縁膜50を積層し、図7(b)に示すように、仮基板56上のコイル48を密着層44及び第1磁性層46が積層された基板42へ転写することによりおこなっている。
As shown in FIG. 7A, the first
ところが、以上で説明した薄膜インダクタの製造方法には、次のような課題が存在している。すなわち、コイル48を覆うように積層する第1絶縁膜50は、その厚さが薄いと、コイル48間の隙間を確実に埋めることができないため、図7(a)に示すように、第1絶縁膜50の厚さをコイル48の高さと同程度(若しくは、それ以上)にする必要がある。
However, the following problems exist in the manufacturing method of the thin film inductor described above. That is, if the thickness of the first
その一方で、そのような厚さの第1絶縁膜50をコイル48上に積層した場合には、作製される薄膜インダクタ40において、コイル48とその基板42側に位置する第1磁性層46との離間距離D1が大きくなり、その結果、その薄膜インダクタ40のインダクタンスが低下してしまうという問題が生じる。
On the other hand, when the first
そこで、コイルと第1磁性層との離間距離D1を短縮するために、第1絶縁膜に設けられた溝に導電体を埋めてコイルを成形する技術(いわゆる、ダマシンプロセス技術)を用いた薄膜インダクタ60が考えられる(図8参照)。すなわち、薄膜インダクタ60においては、コイル68は第1絶縁層66Aに設けられた溝67に形成されるため、この溝67の深さを深くすることで、コイル68とその基板62側に位置する第1磁性層64Aとの離間距離D1を所望の距離まで短縮することができる。つまり、コイル68とその基板62側に位置する第1磁性層64Aとの離間距離D1をコイル68の高さと同程度にする必要があった上述の製造方法に比べて、コイル68と第1磁性層64Aとの離間距離D1が短縮されている。
ただし、上述したダマシンプロセス技術を用いた薄膜インダクタ60では、コイル68上に成膜した第2絶縁層66Bが十分に平坦でない場合には、コイルの被覆性やデバイスの特性、寸法精度や後工程における作業効率に悪影響を及ぼすため、コイル68上に成膜される第2絶縁層66Bに関してはより高い平坦性と高い被覆性が求められている。特に、上述した薄膜インダクタ60のような薄膜デバイスにおいては、第2絶縁層66Bの平坦性を高くすることで、その上に成膜される第2磁性層64Bの平坦性も向上するため、その磁性層64Bにおける透磁率の利用効率が向上し、インダクタンスの向上が図られる。
However, in the thin-
そこで、本発明は、上述の課題を解決するためになされたもので、インダクタンスの向上が図られた薄膜デバイスの製造方法を提供することを目的とする。 Therefore, the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a method for manufacturing a thin film device with improved inductance.
本発明に係る薄膜デバイスの製造方法は、基板上に、第1磁性層を積層する第1磁性層積層工程と、第1磁性層上に、電極パターンに対応する形状の溝が設けられた第1絶縁層を積層する第1絶縁層積層工程と、第1絶縁層をエッチングして、溝の縁部の面取りをおこなう面取工程と、第1絶縁層の溝に導電体を埋めて、電極パターンを形成する電極パターン形成工程と、第1絶縁層上に、溝を覆うように第2絶縁層を積層する第2絶縁層積層工程とを備えることを特徴とする。 The method of manufacturing a thin film device according to the present invention includes a first magnetic layer stacking step of stacking a first magnetic layer on a substrate, and a first groove provided with a shape corresponding to an electrode pattern on the first magnetic layer. A first insulating layer laminating step of laminating one insulating layer, a chamfering step of chamfering the edge of the groove by etching the first insulating layer, and embedding a conductor in the groove of the first insulating layer, An electrode pattern forming step for forming a pattern and a second insulating layer laminating step for laminating a second insulating layer so as to cover the groove on the first insulating layer.
この薄膜デバイスの製造方法においては、電極パターン(例えば、コイル等)は、第1絶縁層に設けられた溝に形成される。そのため、この溝の深さを深くすることで、電極パターンとその基板側に位置する第1磁性層との離間距離を所望の距離まで短縮することができる。つまり、本発明に係る薄膜デバイスの製造方法によれば、電極パターンとその基板側に位置する第1磁性層との離間距離を電極パターンの高さと同程度にする必要があった従来の製造方法に比べて、作製される薄膜デバイスにおけるインダクタンスの向上が実現される。加えて、この製造方法においては、面取工程により溝の縁部の面取りをおこなった際に溝の上部開口が拡がる。そのため、この溝に導電体を埋める電極パターン形成工程の際に、導電体の上面の高さ位置を溝の縁面の高さ位置を容易に合わせることができる。従って、電極パターン上に成膜される第2絶縁層は高い平坦性を有し、その結果、さらなるインダクタンスの向上が実現される。また、高い被覆性のおかげで電極パターンは動作環境下において酸化されにくくなっており、それにより、電極パターンの抵抗の増大が抑えられ、高いインダクタンスが長期間維持される。 In this method for manufacturing a thin film device, an electrode pattern (for example, a coil or the like) is formed in a groove provided in the first insulating layer. Therefore, by increasing the depth of the groove, the separation distance between the electrode pattern and the first magnetic layer located on the substrate side can be shortened to a desired distance. That is, according to the method for manufacturing a thin film device according to the present invention, the conventional manufacturing method in which the distance between the electrode pattern and the first magnetic layer located on the substrate side needs to be approximately the same as the height of the electrode pattern. Compared to the above, an improvement in inductance is realized in the manufactured thin film device. In addition, in this manufacturing method, the upper opening of the groove is expanded when the edge of the groove is chamfered by the chamfering step. Therefore, the height position of the upper surface of the conductor can be easily matched with the height position of the edge surface of the groove in the electrode pattern forming step of filling the groove with the conductor. Therefore, the second insulating layer formed on the electrode pattern has high flatness, and as a result, further improvement in inductance is realized. Also, thanks to the high coverage, the electrode pattern is less likely to be oxidized under the operating environment, thereby suppressing an increase in resistance of the electrode pattern and maintaining a high inductance for a long period.
また、電極パターン形成工程の際、導電体の上面の高さ位置が溝の縁面の高さ位置と略一致するように、導電体を溝に埋めることが好ましい。この場合、第2絶縁層を積層した際に、第2絶縁層の上面が十分に平坦になる。 Further, in the electrode pattern forming step, it is preferable that the conductor is buried in the groove so that the height position of the upper surface of the conductor substantially coincides with the height position of the edge surface of the groove. In this case, when the second insulating layer is stacked, the upper surface of the second insulating layer becomes sufficiently flat.
また、第2絶縁層上に、第2磁性層を積層する第2磁性層積層工程をさらに備えることが好ましい。この場合、第1及び第2絶縁層の間に電極パターンが介在する薄膜インダクタが作製される。 Moreover, it is preferable to further include a second magnetic layer stacking step of stacking the second magnetic layer on the second insulating layer. In this case, a thin film inductor in which an electrode pattern is interposed between the first and second insulating layers is manufactured.
また、第2絶縁層積層工程の後に、第2絶縁層上に第1絶縁層を積層する絶縁層積層工程と、電極パターン形成工程と、第2絶縁層積層工程とをさらに備えることが好ましい。この場合、上記電極パターンが二段に積層された薄膜トランスが作製される。 In addition, after the second insulating layer stacking step, it is preferable to further include an insulating layer stacking step of stacking the first insulating layer on the second insulating layer, an electrode pattern forming step, and a second insulating layer stacking step. In this case, a thin film transformer in which the electrode patterns are stacked in two stages is manufactured.
本発明によれば、インダクタンスの向上が図られた薄膜デバイスの製造方法が提供される。 According to the present invention, a method for manufacturing a thin film device with improved inductance is provided.
以下、添付図面を参照して本発明に係る薄膜デバイスの製造方法を実施するにあたり最良と思われる形態について詳細に説明する。なお、同一又は同等の要素については同一の符号を付し、説明が重複する場合にはその説明を省略する。 DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, embodiments that are considered to be best for carrying out a method of manufacturing a thin film device according to the invention will be described in detail with reference to the accompanying drawings. In addition, the same code | symbol is attached | subjected about the same or equivalent element, and the description is abbreviate | omitted when description overlaps.
まず、本発明の実施形態に係る薄膜デバイスとして、図1及び図2に示す薄膜インダクタ10について説明する。これらの図に示すように、薄膜インダクタ10は、基板12上に、第1磁性層14A、第1絶縁層16A、第2絶縁層16B、第2磁性層14Bが順次積層された積層構造を有している。第1磁性層14A及び第2磁性層14Bは共にコバルト(Co)で構成されており、第1絶縁層16A及び第2絶縁層16Bは共に酸化ケイ素(SiO2)で構成されている。なお、基板12と第1磁性層14Aとの間に、適宜、SiO2層等の絶縁層を介在させてもよい。
First, a
第1絶縁層16Aには溝17が設けられており、この溝17には、第1絶縁層16Aの面方向に引き回された平面コイル(電極パターン)18が埋設されている。このコイル18は、溝17の底面17aに成膜されたシード層22に銅(Cu)をめっきすることにより形成されている。コイル18のそれぞれの端部18a,18bは、図示しないビアを介して、表面10aに形成された対応する外部電極端子20A,20Bと電気的に接続されている(図1参照)。
A
次に、上述した薄膜インダクタ10を作製する手順について、図3を参照しつつ説明する。
Next, a procedure for manufacturing the above-described
薄膜インダクタ10を作製する際には、第1磁性層積層工程として、図3(a)に示すように基板12上に第1磁性層14Aをスパッタで積層する。
When the
次に、第1絶縁層積層工程として、第1磁性層14A上に、コイル18の引き回し形状(すなわち、図1における破線形状)に対応する形状の溝17が設けられた第1絶縁層16Aを積層する。以下、この第1絶縁層積層工程の手順をより具体的に説明する。まず、図3(b)に示すように第1磁性層14A上に第1絶縁層16AをCVDで積層する。次に、公知のフォトレジスト技術を用いて、図3(c)に示すように、コイル18の引き回し形状に対応する開口パターンが設けられたレジストマスク24を、第1絶縁層16A上に形成する。そして、このレジストマスク24を用いた異方性エッチング(例えば、ドライエッチングなど)をおこなうことで、図3(d)に示すようにコイル18の引き回し形状に対応する形状の溝17が形成される。
Next, as a first insulating layer laminating step, a
この第1絶縁層積層工程の後、面取工程として、第1絶縁層16Aのエッチング処理をおこない溝17の縁部の面取りをおこなう。すると、図3(f)に示すように、溝17の上部開口は縁面の高さ位置に近づくにつれて漸次拡がる。
After the first insulating layer stacking step, as a chamfering step, the first insulating
続いて、電極パターン形成工程として、第1絶縁層16Aの溝17にCu(導電体)を埋めてコイル18を形成する。以下、この電極パターン形成工程の手順をより具体的に説明する。まず、指向性の高いロングスロースパッタ等の公知の成膜方法を用いて、図3(e)に示すように第1絶縁層16Aの全面に亘ってシード層22を成膜する。それにより、溝17の底面17aにもシード層22が成膜される。次に、リフトオフ法により、図3(f)に示すように溝17の底面17a以外に成膜されたシード層22(すなわち、第1絶縁層16Aの上面16aに成膜されたシード層22)を除去する。その後、電解めっき法により、溝17の底面17aに成膜されたシード層22上にCuを堆積させる。その結果、図3(g)に示すように溝17がCuで埋められ、溝17にコイル18が埋設された第1絶縁層16Aが得られる。このように溝17にコイル18を埋設する場合には、コイル18が近接して引き回される場合であっても確実に第1絶縁層によるコイル18の絶縁が図られる。
Subsequently, as an electrode pattern forming step, the
ここでコイル18を形成する際、上述したように溝17の上部開口は漸次拡がっているため、溝17の縁面の高さ位置に近づくにつれて、めっきの高さ方向への成長速度は次第に低下する。従って、めっきするCuの体積量にズレが生じた場合であっても、そのズレによる影響が極めて小さく抑えられる。この電極パターン形成工程の際は、形成されるコイル18の上面の高さ位置P1と溝17の縁面の高さ位置P2(すなわち、第1絶縁層16Aの上面16aの高さ位置)とが一致するようにCuを埋める。
Here, when the
さらに、第2絶縁層積層工程として、図3(h)に示すように第1絶縁層16A上に第2絶縁層16BをCVDで積層する。それにより、第1絶縁層16Aの溝17及びこの溝17に埋設されたコイル18が第2絶縁層16Bで覆われる。そして最後に、第2磁性層積層工程として、第2絶縁層16B上に第2磁性層14Bをスパッタで積層することで、上述した薄膜インダクタ10の作製が完了する。
Further, as the second insulating layer stacking step, as shown in FIG. 3H, the second insulating
以上で詳細に説明した薄膜インダクタ10の製造方法においては、コイル18は、第1絶縁層16Aに設けられた溝17に形成される。この溝17は、異方性エッチング等で設けられ、エッチング時間等を調整することで容易にその深さの調整が可能である。そのため、この溝17の深さを深くすることで、コイル18とその基板12側に位置する第1磁性層14Aとの離間距離D1を所望の距離まで短縮することができる(図2参照)。
In the method for manufacturing the
つまり、上述した薄膜インダクタ10の製造方法によれば、コイルと第1磁性層との離間距離D1をコイルの高さと同程度にする必要があった従来の製造方法に比べて(図6及び図7参照)、作製される薄膜インダクタ10におけるインダクタンスの向上が実現される。
That is, according to the manufacturing method of the
コイル18に関して基板12側の反対側に位置する第2絶縁層16Bについても、CVDで容易にその厚さを調整することが可能である。そのため、第2絶縁層16Bを薄く積層することで、コイル18と第2磁性層14Bとの離間距離D2が短縮されて、さらなるインダクタンスの向上が図られる。
The thickness of the second insulating
加えて、薄膜インダクタ10の製造方法においては、溝17の縁部の面取りを面取工程でおこなうことで、溝17の上部開口が縁面の高さ位置P2に近づくにつれて漸次拡がる。その結果、縁面の高さ位置P2に近づくにつれて、めっきの高さ方向への成長速度が次第に低下し、めっき時間の誤差等によりめっきの体積量にズレが生じた場合であっても、そのズレによる影響は極めて小さく抑えられる。つまり、電極パターン形成工程の際に、Cuの上面の高さ位置P1を溝17の縁面の高さ位置P2に容易に合わせることができる。従って、電極パターン18上に成膜される第2絶縁層16Bは高い平坦性を有し、この第2絶縁層16B上に成膜される第2磁性層14Bもまた高い平坦性を有することとなり、その結果、より一層のインダクタンスの向上が実現されている。
In addition, in the manufacturing method of the
また、溝17の上部開口が縁面の高さ位置P2に近づくにつれて漸次拡がっているため、溝17と溝17の縁面との間における高さ変化が穏やかなものとなっている。従って、Cuの上面の高さ位置P1が溝17の縁面まで達していないときであっても、十分なステップカバレッジが実現されることとなる。
Further, since the upper opening of the
さらに、コイル18の被覆性が高くなっているため、薄膜インダクタ10の動作環境下においてコイル18は酸化されにくくなっている。そのため、コイル18の抵抗の増大が抑えられており、その結果、薄膜インダクタ10においては高いインダクタンスが長期間維持される。
Furthermore, since the covering property of the
その上、上記電極パターン形成工程の際、Cuの上面の高さ位置P1が溝17の縁面の高さ位置P2と一致するようにCuを溝17に埋めているため、第2絶縁層16Bを積層した際にその第2絶縁層16Bの上面16bが十分に平坦になる。この第2絶縁層16Bの上面16bが平坦である場合には、その上に積層される第2磁性層14Bが高い平坦性を有することとなる。その結果、第2磁性層14B内を通る略全ての磁束が第2磁性層14Bの面方向に沿うようになり、第2磁性層14Bにおける透磁率の利用効率が向上するため、薄膜インダクタ10のインダクタンスが向上する。
In addition, in the electrode pattern forming step, Cu is buried in the
なお、CMP等の平坦化処理をおこなうことで、第2絶縁層16Bの上面16bを平坦化することも可能ではあるが、CMPの研磨剤や研磨片等が上面16bに残留して、それらが後工程において層間剥離等の悪影響を及ぼすことが考えられる。ところが、Cuの上面と溝の縁面とを一致させて、第2絶縁層16Bの上面16bを十分に平坦にしておけば、そのような平坦化処理を必ずしも必要とはしないため、後工程における研磨剤等の悪影響を心配しなくてもよくなる。
Although it is possible to planarize the
次に、本発明の実施形態に係る薄膜デバイスとして、図4に示す薄膜トランス30について説明する。この図に示すように、薄膜トランス30は、上述した薄膜インダクタ10の積層構造を二段にしたものである。すなわち、薄膜トランス30は、基板12上に、第1磁性層14A、第1絶縁層16A、第2絶縁層16B、第1絶縁層16A、第2絶縁層16B、第2磁性層14Bが順次積層された積層構造を有している。なお、図示は省略しているが、この薄膜トランス30においては、上段のコイル18の端部18a,18bと、下段のコイル18の端部18a,18bとはそれぞれ異なる外部電極端子20A,20Bと電気的に接続されている。
Next, a
次に、この薄膜トランス30を作製する手順について、図5を参照しつつ説明する。
Next, a procedure for manufacturing the
薄膜トランス30を作製する際には、まず、図3に示した薄膜インダクタ10の製造方法と同様に、第1磁性層積層工程、第1絶縁層積層工程、電極パターン形成工程及び第2絶縁層積層工程を順次おこなう。そして、第2絶縁層積層工程の後に(図3(h)参照)、絶縁層積層工程として、第2絶縁層16B上に溝17が設けられた第1絶縁層16Aを積層し、さらに面取工程として、図5(a)に示すようにその第1絶縁層16Aのエッチング処理をおこない溝17の縁部の面取りをおこなう。さらに、電極パターン形成工程として図5(b)に示すようにコイル18を形成し、第2絶縁層積層工程として図5(c)に示すように第1絶縁層16A上に第2絶縁層16Bを積層する。最後に、第2磁性層積層工程として、第2絶縁層16B上に第2磁性層14Bを積層することで、上述した薄膜トランス30の作製が完了する。
When manufacturing the
この薄膜トランス30の製造方法によれば、上述した薄膜インダクタ10の製造方法と同様に、コイル18とその基板12側に位置する第1磁性層14Aとの離間距離D1を所望の距離まで短縮することができるため、作製される薄膜トランス30におけるインダクタンスの向上が実現される。加えて、第2絶縁層16Bを薄く積層したり、Cuの上面の高さ位置P1が溝17の縁面の高さ位置P2と一致するようにCuを溝17に埋めたりすることで、さらなるインダクタンスの向上が実現される。
According to the method of manufacturing the
また、薄膜トランス30の製造方法においては、上述した薄膜インダクタ10の製造方法と同様に、溝17の縁部の面取りを面取工程でおこなっているため、電極パターン形成工程の際に、Cuの上面の高さ位置P1を溝17の縁面の高さ位置P2に容易に合わせることができる。従って、電極パターン18上に成膜される第2絶縁層16Bは高い平坦性を有し、この第2絶縁層16B上に成膜される第2磁性層14Bもまた高い平坦性を有することとなり、その結果、より一層のインダクタンスの向上が実現されている。
Further, in the method of manufacturing the
本発明は上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、各磁性層は、スパッタに限らず、他の公知の積層方法を用いて積層することができる。また、各絶縁層は、CVDに限らず、他の公知の積層方法を用いて積層することができる。なお、各絶縁層は、SiO2以外の無機絶縁物で構成されていてもよく、さらにポリイミド等の有機絶縁物で構成されていてもよい。なお、有機絶縁物の成膜にはスピンコート法を用いることができる。溝の形成には、異方性エッチング以外に、等方性エッチングやレーザ加工等を利用することができる。また、溝の面取りの方法としては、基板の法線方向から所定角度だけズレた方向から、スパッタイオンを入射させる方法などが挙げられる。 The present invention is not limited to the above embodiment, and various modifications are possible. For example, each magnetic layer is not limited to sputtering, and can be laminated using other known lamination methods. Moreover, each insulating layer can be laminated | stacked using not only CVD but another well-known lamination | stacking method. Each insulating layer may be composed of an inorganic insulating material other than SiO 2, it may be further configured with an organic insulating material such as polyimide. Note that a spin coating method can be used for film formation of the organic insulator. For forming the grooves, isotropic etching, laser processing, or the like can be used in addition to anisotropic etching. Further, as a method for chamfering the groove, there is a method in which sputter ions are incident from a direction shifted by a predetermined angle from the normal direction of the substrate.
10,40,60…薄膜インダクタ、12,62…基板、14A,64A…第1磁性層、14B,64B…第2磁性層、16A,66A…第1絶縁層、16B,66B…第2絶縁層、17,67…溝、18,68…コイル、30…薄膜トランス。
DESCRIPTION OF
Claims (4)
第1磁性層を積層する第1磁性層積層工程と、
前記第1磁性層上に、電極パターンに対応する形状の溝が設けられた第1絶縁層を積層する第1絶縁層積層工程と、
前記第1絶縁層をエッチングして、前記溝の縁部の面取りをおこなう面取工程と、
前記第1絶縁層の前記溝に導電体を埋めて、前記電極パターンを形成する電極パターン形成工程と、
前記第1絶縁層上に、前記溝を覆うように第2絶縁層を積層する第2絶縁層積層工程とを備える、薄膜デバイスの製造方法。 On the board
A first magnetic layer laminating step of laminating the first magnetic layer;
A first insulating layer laminating step of laminating a first insulating layer provided with a groove having a shape corresponding to an electrode pattern on the first magnetic layer;
A chamfering step of chamfering the edge of the groove by etching the first insulating layer;
An electrode pattern forming step of forming an electrode pattern by filling a conductor in the groove of the first insulating layer;
A method of manufacturing a thin film device, comprising: a second insulating layer stacking step of stacking a second insulating layer on the first insulating layer so as to cover the groove.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005287200A JP2007103395A (en) | 2005-09-30 | 2005-09-30 | Manufacturing method of thin film device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005287200A JP2007103395A (en) | 2005-09-30 | 2005-09-30 | Manufacturing method of thin film device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007103395A true JP2007103395A (en) | 2007-04-19 |
Family
ID=38030094
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005287200A Withdrawn JP2007103395A (en) | 2005-09-30 | 2005-09-30 | Manufacturing method of thin film device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007103395A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111837209A (en) * | 2018-03-09 | 2020-10-27 | 日东电工株式会社 | Method for manufacturing wiring substrate |
-
2005
- 2005-09-30 JP JP2005287200A patent/JP2007103395A/en not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111837209A (en) * | 2018-03-09 | 2020-10-27 | 日东电工株式会社 | Method for manufacturing wiring substrate |
CN111837209B (en) * | 2018-03-09 | 2023-04-18 | 日东电工株式会社 | Method for manufacturing wiring substrate |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9735110B2 (en) | Semiconductor device and semiconductor device manufacturing method | |
US11205538B2 (en) | Inductor and method of manufacturing the same | |
KR101952872B1 (en) | Coil component and method for fabricating the same | |
TW200933666A (en) | A method of manufacturing a coil inductor | |
US9173291B2 (en) | Circuit board and method for manufacturing the same | |
WO2019094545A1 (en) | Integrated circuit with magnetoresistive devices and fabrication methods therefor | |
JP2010098199A (en) | Inductance element and manufacturing method thereof | |
WO2011135641A1 (en) | Semiconductor device and method for manufacturing same | |
US6990725B2 (en) | Fabrication approaches for the formation of planar inductors and transformers | |
JP2022174315A (en) | chip inductor | |
TWI387423B (en) | Printed circuit board and manufacturing method thereof | |
JP2007103395A (en) | Manufacturing method of thin film device | |
KR101973449B1 (en) | Inductor | |
JP5078823B2 (en) | Semiconductor device | |
KR100445506B1 (en) | Method of producing semiconductor device | |
US7390742B2 (en) | Method for producing a rewiring printed circuit board | |
CN106531882A (en) | Electromagnetic impedance sensing element and manufacturing method thereof | |
US20190180914A1 (en) | Coil component | |
JP5699905B2 (en) | Semiconductor device | |
JP2009111036A (en) | Thin film transformer and its production process | |
JPH10303037A (en) | Thin film stacked type magnetic induction device and its manufacture | |
TW465079B (en) | Manufacturing method of inductor | |
JP2008166476A (en) | Thin film transformer and its manufacturing method | |
KR102306712B1 (en) | Coil component and method for manufacturing the same | |
JP5904070B2 (en) | Manufacturing method of semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20081202 |