JP2007103395A - Manufacturing method of thin film device - Google Patents

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仁志 佐久間
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a manufacturing method of a thin film device whose inductance is improved. <P>SOLUTION: In the manufacturing method of a thin film inductor 10, a coil 18 is formed in a groove 17 installed in a first insulating layer 16A. Thus, a clearance D1 between the coil 18 and a first magnetic layer 14A positioned on a substrate 12-side can be shortened to a desired distance by making the groove 17 deeper, and inductance in the formed thin film inductor 10 can be improved. Since an upper opening of the groove 17 spreads at the time of chamfering, a height position P1 of an upper face of Cu can easily be adjusted to a height position P2 of an edge face of the groove 17 at the time of burying Cu into the groove 17. Consequently, a second insulating layer 16B deposited on the coil 18 has high planarity. Thus, inductance can be improved much more. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、薄膜デバイスに関するものである。   The present invention relates to a thin film device.

薄膜デバイスの一つである薄膜インダクタの製造方法は、例えば、下記特許文献1に開示されている。この公報に記載の薄膜インダクタの要部断面図を図6に示す。この薄膜インダクタ40は、すなわち、基板42上に密着層44及び第1磁性層46が積層されており、その上にコイル(インダクタンス導体)48が埋設された第1絶縁膜50が積層されており、その第1絶縁膜50の上端面50aに露出したコイル48を覆うように第2絶縁膜52が積層され、さらにその第2絶縁膜52の上に第2磁性層54が積層された積層構造となっている。   A manufacturing method of a thin film inductor which is one of thin film devices is disclosed in, for example, Patent Document 1 below. FIG. 6 shows a cross-sectional view of the main part of the thin film inductor described in this publication. In this thin film inductor 40, an adhesion layer 44 and a first magnetic layer 46 are laminated on a substrate 42, and a first insulating film 50 in which a coil (inductance conductor) 48 is embedded is laminated thereon. A laminated structure in which a second insulating film 52 is laminated so as to cover the coil 48 exposed on the upper end surface 50 a of the first insulating film 50, and a second magnetic layer 54 is laminated on the second insulating film 52. It has become.

なお、コイル48が埋設された第1絶縁膜50の積層は、図7(a)に示すように、まずコイル48を一旦仮基板56上に形成した後、そのコイル48を完全に覆うように第1絶縁膜50を積層し、図7(b)に示すように、仮基板56上のコイル48を密着層44及び第1磁性層46が積層された基板42へ転写することによりおこなっている。   As shown in FIG. 7A, the first insulating film 50 in which the coil 48 is embedded is formed by first forming the coil 48 on the temporary substrate 56 and then covering the coil 48 completely. The first insulating film 50 is laminated, and as shown in FIG. 7B, the coil 48 on the temporary substrate 56 is transferred to the substrate 42 on which the adhesion layer 44 and the first magnetic layer 46 are laminated. .

ところが、以上で説明した薄膜インダクタの製造方法には、次のような課題が存在している。すなわち、コイル48を覆うように積層する第1絶縁膜50は、その厚さが薄いと、コイル48間の隙間を確実に埋めることができないため、図7(a)に示すように、第1絶縁膜50の厚さをコイル48の高さと同程度(若しくは、それ以上)にする必要がある。   However, the following problems exist in the manufacturing method of the thin film inductor described above. That is, if the thickness of the first insulating film 50 laminated so as to cover the coil 48 is small, the gap between the coils 48 cannot be filled with certainty. Therefore, as shown in FIG. The thickness of the insulating film 50 needs to be approximately the same as (or more than) the height of the coil 48.

その一方で、そのような厚さの第1絶縁膜50をコイル48上に積層した場合には、作製される薄膜インダクタ40において、コイル48とその基板42側に位置する第1磁性層46との離間距離D1が大きくなり、その結果、その薄膜インダクタ40のインダクタンスが低下してしまうという問題が生じる。   On the other hand, when the first insulating film 50 having such a thickness is laminated on the coil 48, in the thin film inductor 40 to be manufactured, the coil 48 and the first magnetic layer 46 positioned on the substrate 42 side As a result, there arises a problem that the inductance of the thin film inductor 40 is lowered.

そこで、コイルと第1磁性層との離間距離D1を短縮するために、第1絶縁膜に設けられた溝に導電体を埋めてコイルを成形する技術(いわゆる、ダマシンプロセス技術)を用いた薄膜インダクタ60が考えられる(図8参照)。すなわち、薄膜インダクタ60においては、コイル68は第1絶縁層66Aに設けられた溝67に形成されるため、この溝67の深さを深くすることで、コイル68とその基板62側に位置する第1磁性層64Aとの離間距離D1を所望の距離まで短縮することができる。つまり、コイル68とその基板62側に位置する第1磁性層64Aとの離間距離D1をコイル68の高さと同程度にする必要があった上述の製造方法に比べて、コイル68と第1磁性層64Aとの離間距離D1が短縮されている。
特開2000−164426号公報
Therefore, in order to shorten the distance D1 between the coil and the first magnetic layer, a thin film using a technique (so-called damascene process technique) for forming a coil by filling a conductor in a groove provided in the first insulating film. An inductor 60 is conceivable (see FIG. 8). That is, in the thin film inductor 60, the coil 68 is formed in the groove 67 provided in the first insulating layer 66A. Therefore, by increasing the depth of the groove 67, the coil 68 and the substrate 62 are located. The separation distance D1 from the first magnetic layer 64A can be shortened to a desired distance. That is, the coil 68 and the first magnetic layer are compared with the above-described manufacturing method in which the distance D1 between the coil 68 and the first magnetic layer 64A located on the substrate 62 side needs to be approximately the same as the height of the coil 68. The separation distance D1 from the layer 64A is shortened.
JP 2000-164426 A

ただし、上述したダマシンプロセス技術を用いた薄膜インダクタ60では、コイル68上に成膜した第2絶縁層66Bが十分に平坦でない場合には、コイルの被覆性やデバイスの特性、寸法精度や後工程における作業効率に悪影響を及ぼすため、コイル68上に成膜される第2絶縁層66Bに関してはより高い平坦性と高い被覆性が求められている。特に、上述した薄膜インダクタ60のような薄膜デバイスにおいては、第2絶縁層66Bの平坦性を高くすることで、その上に成膜される第2磁性層64Bの平坦性も向上するため、その磁性層64Bにおける透磁率の利用効率が向上し、インダクタンスの向上が図られる。   However, in the thin-film inductor 60 using the above-described damascene process technology, when the second insulating layer 66B formed on the coil 68 is not sufficiently flat, the coil coverage, device characteristics, dimensional accuracy, and post-process Therefore, the second insulating layer 66B formed on the coil 68 is required to have higher flatness and higher coverage. In particular, in a thin film device such as the above-described thin film inductor 60, the flatness of the second magnetic layer 64B formed thereon is improved by increasing the flatness of the second insulating layer 66B. The use efficiency of the magnetic permeability in the magnetic layer 64B is improved, and the inductance is improved.

そこで、本発明は、上述の課題を解決するためになされたもので、インダクタンスの向上が図られた薄膜デバイスの製造方法を提供することを目的とする。   Therefore, the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a method for manufacturing a thin film device with improved inductance.

本発明に係る薄膜デバイスの製造方法は、基板上に、第1磁性層を積層する第1磁性層積層工程と、第1磁性層上に、電極パターンに対応する形状の溝が設けられた第1絶縁層を積層する第1絶縁層積層工程と、第1絶縁層をエッチングして、溝の縁部の面取りをおこなう面取工程と、第1絶縁層の溝に導電体を埋めて、電極パターンを形成する電極パターン形成工程と、第1絶縁層上に、溝を覆うように第2絶縁層を積層する第2絶縁層積層工程とを備えることを特徴とする。   The method of manufacturing a thin film device according to the present invention includes a first magnetic layer stacking step of stacking a first magnetic layer on a substrate, and a first groove provided with a shape corresponding to an electrode pattern on the first magnetic layer. A first insulating layer laminating step of laminating one insulating layer, a chamfering step of chamfering the edge of the groove by etching the first insulating layer, and embedding a conductor in the groove of the first insulating layer, An electrode pattern forming step for forming a pattern and a second insulating layer laminating step for laminating a second insulating layer so as to cover the groove on the first insulating layer.

この薄膜デバイスの製造方法においては、電極パターン(例えば、コイル等)は、第1絶縁層に設けられた溝に形成される。そのため、この溝の深さを深くすることで、電極パターンとその基板側に位置する第1磁性層との離間距離を所望の距離まで短縮することができる。つまり、本発明に係る薄膜デバイスの製造方法によれば、電極パターンとその基板側に位置する第1磁性層との離間距離を電極パターンの高さと同程度にする必要があった従来の製造方法に比べて、作製される薄膜デバイスにおけるインダクタンスの向上が実現される。加えて、この製造方法においては、面取工程により溝の縁部の面取りをおこなった際に溝の上部開口が拡がる。そのため、この溝に導電体を埋める電極パターン形成工程の際に、導電体の上面の高さ位置を溝の縁面の高さ位置を容易に合わせることができる。従って、電極パターン上に成膜される第2絶縁層は高い平坦性を有し、その結果、さらなるインダクタンスの向上が実現される。また、高い被覆性のおかげで電極パターンは動作環境下において酸化されにくくなっており、それにより、電極パターンの抵抗の増大が抑えられ、高いインダクタンスが長期間維持される。   In this method for manufacturing a thin film device, an electrode pattern (for example, a coil or the like) is formed in a groove provided in the first insulating layer. Therefore, by increasing the depth of the groove, the separation distance between the electrode pattern and the first magnetic layer located on the substrate side can be shortened to a desired distance. That is, according to the method for manufacturing a thin film device according to the present invention, the conventional manufacturing method in which the distance between the electrode pattern and the first magnetic layer located on the substrate side needs to be approximately the same as the height of the electrode pattern. Compared to the above, an improvement in inductance is realized in the manufactured thin film device. In addition, in this manufacturing method, the upper opening of the groove is expanded when the edge of the groove is chamfered by the chamfering step. Therefore, the height position of the upper surface of the conductor can be easily matched with the height position of the edge surface of the groove in the electrode pattern forming step of filling the groove with the conductor. Therefore, the second insulating layer formed on the electrode pattern has high flatness, and as a result, further improvement in inductance is realized. Also, thanks to the high coverage, the electrode pattern is less likely to be oxidized under the operating environment, thereby suppressing an increase in resistance of the electrode pattern and maintaining a high inductance for a long period.

また、電極パターン形成工程の際、導電体の上面の高さ位置が溝の縁面の高さ位置と略一致するように、導電体を溝に埋めることが好ましい。この場合、第2絶縁層を積層した際に、第2絶縁層の上面が十分に平坦になる。   Further, in the electrode pattern forming step, it is preferable that the conductor is buried in the groove so that the height position of the upper surface of the conductor substantially coincides with the height position of the edge surface of the groove. In this case, when the second insulating layer is stacked, the upper surface of the second insulating layer becomes sufficiently flat.

また、第2絶縁層上に、第2磁性層を積層する第2磁性層積層工程をさらに備えることが好ましい。この場合、第1及び第2絶縁層の間に電極パターンが介在する薄膜インダクタが作製される。   Moreover, it is preferable to further include a second magnetic layer stacking step of stacking the second magnetic layer on the second insulating layer. In this case, a thin film inductor in which an electrode pattern is interposed between the first and second insulating layers is manufactured.

また、第2絶縁層積層工程の後に、第2絶縁層上に第1絶縁層を積層する絶縁層積層工程と、電極パターン形成工程と、第2絶縁層積層工程とをさらに備えることが好ましい。この場合、上記電極パターンが二段に積層された薄膜トランスが作製される。   In addition, after the second insulating layer stacking step, it is preferable to further include an insulating layer stacking step of stacking the first insulating layer on the second insulating layer, an electrode pattern forming step, and a second insulating layer stacking step. In this case, a thin film transformer in which the electrode patterns are stacked in two stages is manufactured.

本発明によれば、インダクタンスの向上が図られた薄膜デバイスの製造方法が提供される。   According to the present invention, a method for manufacturing a thin film device with improved inductance is provided.

以下、添付図面を参照して本発明に係る薄膜デバイスの製造方法を実施するにあたり最良と思われる形態について詳細に説明する。なお、同一又は同等の要素については同一の符号を付し、説明が重複する場合にはその説明を省略する。   DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, embodiments that are considered to be best for carrying out a method of manufacturing a thin film device according to the invention will be described in detail with reference to the accompanying drawings. In addition, the same code | symbol is attached | subjected about the same or equivalent element, and the description is abbreviate | omitted when description overlaps.

まず、本発明の実施形態に係る薄膜デバイスとして、図1及び図2に示す薄膜インダクタ10について説明する。これらの図に示すように、薄膜インダクタ10は、基板12上に、第1磁性層14A、第1絶縁層16A、第2絶縁層16B、第2磁性層14Bが順次積層された積層構造を有している。第1磁性層14A及び第2磁性層14Bは共にコバルト(Co)で構成されており、第1絶縁層16A及び第2絶縁層16Bは共に酸化ケイ素(SiO)で構成されている。なお、基板12と第1磁性層14Aとの間に、適宜、SiO層等の絶縁層を介在させてもよい。 First, a thin film inductor 10 shown in FIGS. 1 and 2 will be described as a thin film device according to an embodiment of the present invention. As shown in these drawings, the thin film inductor 10 has a laminated structure in which a first magnetic layer 14A, a first insulating layer 16A, a second insulating layer 16B, and a second magnetic layer 14B are sequentially laminated on a substrate 12. is doing. Both the first magnetic layer 14A and the second magnetic layer 14B are made of cobalt (Co), and both the first insulating layer 16A and the second insulating layer 16B are made of silicon oxide (SiO 2 ). Note that an insulating layer such as a SiO 2 layer may be appropriately interposed between the substrate 12 and the first magnetic layer 14A.

第1絶縁層16Aには溝17が設けられており、この溝17には、第1絶縁層16Aの面方向に引き回された平面コイル(電極パターン)18が埋設されている。このコイル18は、溝17の底面17aに成膜されたシード層22に銅(Cu)をめっきすることにより形成されている。コイル18のそれぞれの端部18a,18bは、図示しないビアを介して、表面10aに形成された対応する外部電極端子20A,20Bと電気的に接続されている(図1参照)。   A groove 17 is provided in the first insulating layer 16A, and a planar coil (electrode pattern) 18 routed in the surface direction of the first insulating layer 16A is embedded in the groove 17. The coil 18 is formed by plating copper (Cu) on the seed layer 22 formed on the bottom surface 17 a of the groove 17. Each end 18a, 18b of the coil 18 is electrically connected to a corresponding external electrode terminal 20A, 20B formed on the surface 10a via a via (not shown) (see FIG. 1).

次に、上述した薄膜インダクタ10を作製する手順について、図3を参照しつつ説明する。   Next, a procedure for manufacturing the above-described thin film inductor 10 will be described with reference to FIG.

薄膜インダクタ10を作製する際には、第1磁性層積層工程として、図3(a)に示すように基板12上に第1磁性層14Aをスパッタで積層する。   When the thin film inductor 10 is manufactured, as a first magnetic layer stacking step, the first magnetic layer 14A is stacked on the substrate 12 by sputtering as shown in FIG.

次に、第1絶縁層積層工程として、第1磁性層14A上に、コイル18の引き回し形状(すなわち、図1における破線形状)に対応する形状の溝17が設けられた第1絶縁層16Aを積層する。以下、この第1絶縁層積層工程の手順をより具体的に説明する。まず、図3(b)に示すように第1磁性層14A上に第1絶縁層16AをCVDで積層する。次に、公知のフォトレジスト技術を用いて、図3(c)に示すように、コイル18の引き回し形状に対応する開口パターンが設けられたレジストマスク24を、第1絶縁層16A上に形成する。そして、このレジストマスク24を用いた異方性エッチング(例えば、ドライエッチングなど)をおこなうことで、図3(d)に示すようにコイル18の引き回し形状に対応する形状の溝17が形成される。   Next, as a first insulating layer laminating step, a first insulating layer 16A in which a groove 17 having a shape corresponding to the shape of the coil 18 (that is, the broken line shape in FIG. 1) is provided on the first magnetic layer 14A. Laminate. Hereinafter, the procedure of the first insulating layer stacking step will be described more specifically. First, as shown in FIG. 3B, a first insulating layer 16A is laminated on the first magnetic layer 14A by CVD. Next, using a known photoresist technique, as shown in FIG. 3C, a resist mask 24 provided with an opening pattern corresponding to the drawing shape of the coil 18 is formed on the first insulating layer 16A. . Then, by performing anisotropic etching (for example, dry etching) using the resist mask 24, a groove 17 having a shape corresponding to the coiled shape of the coil 18 is formed as shown in FIG. .

この第1絶縁層積層工程の後、面取工程として、第1絶縁層16Aのエッチング処理をおこない溝17の縁部の面取りをおこなう。すると、図3(f)に示すように、溝17の上部開口は縁面の高さ位置に近づくにつれて漸次拡がる。   After the first insulating layer stacking step, as a chamfering step, the first insulating layer 16A is subjected to an etching process, and the edge of the groove 17 is chamfered. Then, as shown in FIG.3 (f), the upper opening of the groove | channel 17 expands gradually as it approaches the height position of an edge surface.

続いて、電極パターン形成工程として、第1絶縁層16Aの溝17にCu(導電体)を埋めてコイル18を形成する。以下、この電極パターン形成工程の手順をより具体的に説明する。まず、指向性の高いロングスロースパッタ等の公知の成膜方法を用いて、図3(e)に示すように第1絶縁層16Aの全面に亘ってシード層22を成膜する。それにより、溝17の底面17aにもシード層22が成膜される。次に、リフトオフ法により、図3(f)に示すように溝17の底面17a以外に成膜されたシード層22(すなわち、第1絶縁層16Aの上面16aに成膜されたシード層22)を除去する。その後、電解めっき法により、溝17の底面17aに成膜されたシード層22上にCuを堆積させる。その結果、図3(g)に示すように溝17がCuで埋められ、溝17にコイル18が埋設された第1絶縁層16Aが得られる。このように溝17にコイル18を埋設する場合には、コイル18が近接して引き回される場合であっても確実に第1絶縁層によるコイル18の絶縁が図られる。   Subsequently, as an electrode pattern forming step, the coil 18 is formed by filling the groove 17 of the first insulating layer 16A with Cu (conductor). Hereinafter, the procedure of this electrode pattern forming step will be described more specifically. First, as shown in FIG. 3E, the seed layer 22 is formed over the entire surface of the first insulating layer 16A using a known film formation method such as long throw sputtering with high directivity. Thereby, the seed layer 22 is also formed on the bottom surface 17 a of the groove 17. Next, by a lift-off method, as shown in FIG. 3 (f), the seed layer 22 formed other than the bottom surface 17a of the groove 17 (that is, the seed layer 22 formed on the upper surface 16a of the first insulating layer 16A). Remove. Thereafter, Cu is deposited on the seed layer 22 formed on the bottom surface 17a of the groove 17 by electrolytic plating. As a result, as shown in FIG. 3G, the first insulating layer 16A in which the groove 17 is filled with Cu and the coil 18 is buried in the groove 17 is obtained. In this way, when the coil 18 is embedded in the groove 17, the coil 18 is reliably insulated by the first insulating layer even when the coil 18 is routed close to the groove 17.

ここでコイル18を形成する際、上述したように溝17の上部開口は漸次拡がっているため、溝17の縁面の高さ位置に近づくにつれて、めっきの高さ方向への成長速度は次第に低下する。従って、めっきするCuの体積量にズレが生じた場合であっても、そのズレによる影響が極めて小さく抑えられる。この電極パターン形成工程の際は、形成されるコイル18の上面の高さ位置P1と溝17の縁面の高さ位置P2(すなわち、第1絶縁層16Aの上面16aの高さ位置)とが一致するようにCuを埋める。   Here, when the coil 18 is formed, since the upper opening of the groove 17 gradually expands as described above, the growth rate in the height direction of the plating gradually decreases as the height position of the edge surface of the groove 17 is approached. To do. Therefore, even if a deviation occurs in the volume of Cu to be plated, the influence of the deviation can be suppressed to a very small level. In this electrode pattern forming step, the height position P1 of the upper surface of the coil 18 to be formed and the height position P2 of the edge surface of the groove 17 (that is, the height position of the upper surface 16a of the first insulating layer 16A) are determined. Cu is filled so as to match.

さらに、第2絶縁層積層工程として、図3(h)に示すように第1絶縁層16A上に第2絶縁層16BをCVDで積層する。それにより、第1絶縁層16Aの溝17及びこの溝17に埋設されたコイル18が第2絶縁層16Bで覆われる。そして最後に、第2磁性層積層工程として、第2絶縁層16B上に第2磁性層14Bをスパッタで積層することで、上述した薄膜インダクタ10の作製が完了する。   Further, as the second insulating layer stacking step, as shown in FIG. 3H, the second insulating layer 16B is stacked on the first insulating layer 16A by CVD. Thereby, the groove 17 of the first insulating layer 16A and the coil 18 embedded in the groove 17 are covered with the second insulating layer 16B. Finally, as the second magnetic layer laminating step, the second magnetic layer 14B is laminated on the second insulating layer 16B by sputtering, thereby completing the production of the thin film inductor 10 described above.

以上で詳細に説明した薄膜インダクタ10の製造方法においては、コイル18は、第1絶縁層16Aに設けられた溝17に形成される。この溝17は、異方性エッチング等で設けられ、エッチング時間等を調整することで容易にその深さの調整が可能である。そのため、この溝17の深さを深くすることで、コイル18とその基板12側に位置する第1磁性層14Aとの離間距離D1を所望の距離まで短縮することができる(図2参照)。   In the method for manufacturing the thin film inductor 10 described in detail above, the coil 18 is formed in the groove 17 provided in the first insulating layer 16A. The groove 17 is provided by anisotropic etching or the like, and the depth can be easily adjusted by adjusting the etching time or the like. Therefore, by increasing the depth of the groove 17, the distance D1 between the coil 18 and the first magnetic layer 14A located on the substrate 12 side can be shortened to a desired distance (see FIG. 2).

つまり、上述した薄膜インダクタ10の製造方法によれば、コイルと第1磁性層との離間距離D1をコイルの高さと同程度にする必要があった従来の製造方法に比べて(図6及び図7参照)、作製される薄膜インダクタ10におけるインダクタンスの向上が実現される。   That is, according to the manufacturing method of the thin film inductor 10 described above, the distance D1 between the coil and the first magnetic layer needs to be approximately the same as the height of the coil (see FIGS. 6 and 6). 7), an improvement in the inductance of the manufactured thin film inductor 10 is realized.

コイル18に関して基板12側の反対側に位置する第2絶縁層16Bについても、CVDで容易にその厚さを調整することが可能である。そのため、第2絶縁層16Bを薄く積層することで、コイル18と第2磁性層14Bとの離間距離D2が短縮されて、さらなるインダクタンスの向上が図られる。   The thickness of the second insulating layer 16B positioned on the opposite side of the substrate 12 with respect to the coil 18 can be easily adjusted by CVD. Therefore, by laminating the second insulating layer 16B, the distance D2 between the coil 18 and the second magnetic layer 14B is shortened, and the inductance is further improved.

加えて、薄膜インダクタ10の製造方法においては、溝17の縁部の面取りを面取工程でおこなうことで、溝17の上部開口が縁面の高さ位置P2に近づくにつれて漸次拡がる。その結果、縁面の高さ位置P2に近づくにつれて、めっきの高さ方向への成長速度が次第に低下し、めっき時間の誤差等によりめっきの体積量にズレが生じた場合であっても、そのズレによる影響は極めて小さく抑えられる。つまり、電極パターン形成工程の際に、Cuの上面の高さ位置P1を溝17の縁面の高さ位置P2に容易に合わせることができる。従って、電極パターン18上に成膜される第2絶縁層16Bは高い平坦性を有し、この第2絶縁層16B上に成膜される第2磁性層14Bもまた高い平坦性を有することとなり、その結果、より一層のインダクタンスの向上が実現されている。   In addition, in the manufacturing method of the thin film inductor 10, the chamfering of the edge of the groove 17 is performed in a chamfering process, so that the upper opening of the groove 17 gradually expands as it approaches the edge height position P2. As a result, as it approaches the height position P2 of the edge surface, the growth rate in the plating height direction gradually decreases, and even when there is a deviation in the volume of plating due to an error in plating time, etc. The effect of deviation is extremely small. That is, the height position P1 of the upper surface of Cu can be easily matched with the height position P2 of the edge surface of the groove 17 during the electrode pattern forming step. Therefore, the second insulating layer 16B formed on the electrode pattern 18 has high flatness, and the second magnetic layer 14B formed on the second insulating layer 16B also has high flatness. As a result, the inductance is further improved.

また、溝17の上部開口が縁面の高さ位置P2に近づくにつれて漸次拡がっているため、溝17と溝17の縁面との間における高さ変化が穏やかなものとなっている。従って、Cuの上面の高さ位置P1が溝17の縁面まで達していないときであっても、十分なステップカバレッジが実現されることとなる。   Further, since the upper opening of the groove 17 gradually increases as it approaches the height position P2 of the edge surface, the height change between the groove 17 and the edge surface of the groove 17 is gentle. Therefore, even when the height position P1 of the upper surface of Cu does not reach the edge surface of the groove 17, sufficient step coverage is realized.

さらに、コイル18の被覆性が高くなっているため、薄膜インダクタ10の動作環境下においてコイル18は酸化されにくくなっている。そのため、コイル18の抵抗の増大が抑えられており、その結果、薄膜インダクタ10においては高いインダクタンスが長期間維持される。   Furthermore, since the covering property of the coil 18 is high, the coil 18 is hardly oxidized under the operating environment of the thin film inductor 10. Therefore, an increase in the resistance of the coil 18 is suppressed, and as a result, a high inductance is maintained for a long time in the thin film inductor 10.

その上、上記電極パターン形成工程の際、Cuの上面の高さ位置P1が溝17の縁面の高さ位置P2と一致するようにCuを溝17に埋めているため、第2絶縁層16Bを積層した際にその第2絶縁層16Bの上面16bが十分に平坦になる。この第2絶縁層16Bの上面16bが平坦である場合には、その上に積層される第2磁性層14Bが高い平坦性を有することとなる。その結果、第2磁性層14B内を通る略全ての磁束が第2磁性層14Bの面方向に沿うようになり、第2磁性層14Bにおける透磁率の利用効率が向上するため、薄膜インダクタ10のインダクタンスが向上する。   In addition, in the electrode pattern forming step, Cu is buried in the groove 17 so that the height position P1 of the upper surface of Cu coincides with the height position P2 of the edge surface of the groove 17, so that the second insulating layer 16B When the layers are stacked, the upper surface 16b of the second insulating layer 16B becomes sufficiently flat. When the upper surface 16b of the second insulating layer 16B is flat, the second magnetic layer 14B laminated thereon has high flatness. As a result, almost all the magnetic flux passing through the second magnetic layer 14B comes along the surface direction of the second magnetic layer 14B, and the utilization efficiency of the magnetic permeability in the second magnetic layer 14B is improved. Inductance is improved.

なお、CMP等の平坦化処理をおこなうことで、第2絶縁層16Bの上面16bを平坦化することも可能ではあるが、CMPの研磨剤や研磨片等が上面16bに残留して、それらが後工程において層間剥離等の悪影響を及ぼすことが考えられる。ところが、Cuの上面と溝の縁面とを一致させて、第2絶縁層16Bの上面16bを十分に平坦にしておけば、そのような平坦化処理を必ずしも必要とはしないため、後工程における研磨剤等の悪影響を心配しなくてもよくなる。   Although it is possible to planarize the upper surface 16b of the second insulating layer 16B by performing a planarization process such as CMP, CMP abrasives and polishing pieces remain on the upper surface 16b, and they are removed. An adverse effect such as delamination may be considered in the subsequent process. However, if the upper surface 16b of the second insulating layer 16B is made sufficiently flat by matching the upper surface of Cu and the edge surface of the groove, such flattening processing is not necessarily required. There is no need to worry about the adverse effects of abrasives.

次に、本発明の実施形態に係る薄膜デバイスとして、図4に示す薄膜トランス30について説明する。この図に示すように、薄膜トランス30は、上述した薄膜インダクタ10の積層構造を二段にしたものである。すなわち、薄膜トランス30は、基板12上に、第1磁性層14A、第1絶縁層16A、第2絶縁層16B、第1絶縁層16A、第2絶縁層16B、第2磁性層14Bが順次積層された積層構造を有している。なお、図示は省略しているが、この薄膜トランス30においては、上段のコイル18の端部18a,18bと、下段のコイル18の端部18a,18bとはそれぞれ異なる外部電極端子20A,20Bと電気的に接続されている。   Next, a thin film transformer 30 shown in FIG. 4 will be described as a thin film device according to an embodiment of the present invention. As shown in this figure, the thin film transformer 30 is a two-stage laminated structure of the thin film inductor 10 described above. That is, in the thin film transformer 30, the first magnetic layer 14A, the first insulating layer 16A, the second insulating layer 16B, the first insulating layer 16A, the second insulating layer 16B, and the second magnetic layer 14B are sequentially stacked on the substrate 12. Has a laminated structure. Although not shown in the figure, in this thin film transformer 30, the end portions 18a, 18b of the upper coil 18 and the end portions 18a, 18b of the lower coil 18 are different external electrode terminals 20A, 20B, respectively. Electrically connected.

次に、この薄膜トランス30を作製する手順について、図5を参照しつつ説明する。   Next, a procedure for manufacturing the thin film transformer 30 will be described with reference to FIG.

薄膜トランス30を作製する際には、まず、図3に示した薄膜インダクタ10の製造方法と同様に、第1磁性層積層工程、第1絶縁層積層工程、電極パターン形成工程及び第2絶縁層積層工程を順次おこなう。そして、第2絶縁層積層工程の後に(図3(h)参照)、絶縁層積層工程として、第2絶縁層16B上に溝17が設けられた第1絶縁層16Aを積層し、さらに面取工程として、図5(a)に示すようにその第1絶縁層16Aのエッチング処理をおこない溝17の縁部の面取りをおこなう。さらに、電極パターン形成工程として図5(b)に示すようにコイル18を形成し、第2絶縁層積層工程として図5(c)に示すように第1絶縁層16A上に第2絶縁層16Bを積層する。最後に、第2磁性層積層工程として、第2絶縁層16B上に第2磁性層14Bを積層することで、上述した薄膜トランス30の作製が完了する。   When manufacturing the thin film transformer 30, first, similarly to the method of manufacturing the thin film inductor 10 shown in FIG. 3, the first magnetic layer laminating step, the first insulating layer laminating step, the electrode pattern forming step, and the second insulating layer. The lamination process is performed sequentially. Then, after the second insulating layer stacking step (see FIG. 3H), as the insulating layer stacking step, the first insulating layer 16A provided with the grooves 17 is stacked on the second insulating layer 16B, and further chamfered. As a process, as shown in FIG. 5A, the first insulating layer 16A is etched and the edge of the groove 17 is chamfered. Further, as shown in FIG. 5B, the coil 18 is formed as an electrode pattern forming step, and as shown in FIG. 5C, the second insulating layer 16B is formed on the first insulating layer 16A as shown in FIG. 5C. Are stacked. Finally, as the second magnetic layer stacking step, the second magnetic layer 14B is stacked on the second insulating layer 16B, thereby completing the above-described production of the thin film transformer 30.

この薄膜トランス30の製造方法によれば、上述した薄膜インダクタ10の製造方法と同様に、コイル18とその基板12側に位置する第1磁性層14Aとの離間距離D1を所望の距離まで短縮することができるため、作製される薄膜トランス30におけるインダクタンスの向上が実現される。加えて、第2絶縁層16Bを薄く積層したり、Cuの上面の高さ位置P1が溝17の縁面の高さ位置P2と一致するようにCuを溝17に埋めたりすることで、さらなるインダクタンスの向上が実現される。   According to the method of manufacturing the thin film transformer 30, the distance D1 between the coil 18 and the first magnetic layer 14A located on the substrate 12 side is shortened to a desired distance, as in the method of manufacturing the thin film inductor 10 described above. Therefore, the inductance of the thin film transformer 30 to be manufactured can be improved. In addition, the second insulating layer 16B is thinly laminated, or Cu is embedded in the groove 17 so that the height position P1 of the upper surface of Cu coincides with the height position P2 of the edge surface of the groove 17, Improvement of inductance is realized.

また、薄膜トランス30の製造方法においては、上述した薄膜インダクタ10の製造方法と同様に、溝17の縁部の面取りを面取工程でおこなっているため、電極パターン形成工程の際に、Cuの上面の高さ位置P1を溝17の縁面の高さ位置P2に容易に合わせることができる。従って、電極パターン18上に成膜される第2絶縁層16Bは高い平坦性を有し、この第2絶縁層16B上に成膜される第2磁性層14Bもまた高い平坦性を有することとなり、その結果、より一層のインダクタンスの向上が実現されている。   Further, in the method of manufacturing the thin film transformer 30, the chamfering of the edge of the groove 17 is performed in the chamfering process as in the method of manufacturing the thin film inductor 10 described above. The height position P1 of the upper surface can be easily adjusted to the height position P2 of the edge surface of the groove 17. Therefore, the second insulating layer 16B formed on the electrode pattern 18 has high flatness, and the second magnetic layer 14B formed on the second insulating layer 16B also has high flatness. As a result, the inductance is further improved.

本発明は上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、各磁性層は、スパッタに限らず、他の公知の積層方法を用いて積層することができる。また、各絶縁層は、CVDに限らず、他の公知の積層方法を用いて積層することができる。なお、各絶縁層は、SiO以外の無機絶縁物で構成されていてもよく、さらにポリイミド等の有機絶縁物で構成されていてもよい。なお、有機絶縁物の成膜にはスピンコート法を用いることができる。溝の形成には、異方性エッチング以外に、等方性エッチングやレーザ加工等を利用することができる。また、溝の面取りの方法としては、基板の法線方向から所定角度だけズレた方向から、スパッタイオンを入射させる方法などが挙げられる。 The present invention is not limited to the above embodiment, and various modifications are possible. For example, each magnetic layer is not limited to sputtering, and can be laminated using other known lamination methods. Moreover, each insulating layer can be laminated | stacked using not only CVD but another well-known lamination | stacking method. Each insulating layer may be composed of an inorganic insulating material other than SiO 2, it may be further configured with an organic insulating material such as polyimide. Note that a spin coating method can be used for film formation of the organic insulator. For forming the grooves, isotropic etching, laser processing, or the like can be used in addition to anisotropic etching. Further, as a method for chamfering the groove, there is a method in which sputter ions are incident from a direction shifted by a predetermined angle from the normal direction of the substrate.

本発明の実施形態に係る薄膜インダクタを示した平面図である。It is the top view which showed the thin film inductor which concerns on embodiment of this invention. 図1に示した薄膜インダクタのII−II線断面図である。It is the II-II sectional view taken on the line of the thin film inductor shown in FIG. 図1に示した薄膜インダクタを作製する手順を示した図である。It is the figure which showed the procedure which produces the thin film inductor shown in FIG. 本発明の実施形態に係る薄膜トランスを示した要部断面図である。It is principal part sectional drawing which showed the thin film transformer which concerns on embodiment of this invention. 図4に示した薄膜インダクタを作製する手順を示した図である。It is the figure which showed the procedure which produces the thin film inductor shown in FIG. 従来技術に係る薄膜インダクタを示した要部断面図である。It is principal part sectional drawing which showed the thin film inductor which concerns on a prior art. 図6に示した薄膜インダクタを作製する手順を示した図である。It is the figure which showed the procedure which produces the thin film inductor shown in FIG. 従来技術に係る薄膜インダクタを示した要部断面図である。It is principal part sectional drawing which showed the thin film inductor which concerns on a prior art.

符号の説明Explanation of symbols

10,40,60…薄膜インダクタ、12,62…基板、14A,64A…第1磁性層、14B,64B…第2磁性層、16A,66A…第1絶縁層、16B,66B…第2絶縁層、17,67…溝、18,68…コイル、30…薄膜トランス。   DESCRIPTION OF SYMBOLS 10, 40, 60 ... Thin film inductor, 12, 62 ... Board | substrate, 14A, 64A ... 1st magnetic layer, 14B, 64B ... 2nd magnetic layer, 16A, 66A ... 1st insulating layer, 16B, 66B ... 2nd insulating layer , 17, 67... Groove, 18, 68... Coil, 30.

Claims (4)

基板上に、
第1磁性層を積層する第1磁性層積層工程と、
前記第1磁性層上に、電極パターンに対応する形状の溝が設けられた第1絶縁層を積層する第1絶縁層積層工程と、
前記第1絶縁層をエッチングして、前記溝の縁部の面取りをおこなう面取工程と、
前記第1絶縁層の前記溝に導電体を埋めて、前記電極パターンを形成する電極パターン形成工程と、
前記第1絶縁層上に、前記溝を覆うように第2絶縁層を積層する第2絶縁層積層工程とを備える、薄膜デバイスの製造方法。
On the board
A first magnetic layer laminating step of laminating the first magnetic layer;
A first insulating layer laminating step of laminating a first insulating layer provided with a groove having a shape corresponding to an electrode pattern on the first magnetic layer;
A chamfering step of chamfering the edge of the groove by etching the first insulating layer;
An electrode pattern forming step of forming an electrode pattern by filling a conductor in the groove of the first insulating layer;
A method of manufacturing a thin film device, comprising: a second insulating layer stacking step of stacking a second insulating layer on the first insulating layer so as to cover the groove.
前記電極パターン形成工程の際、前記導電体の上面の高さ位置が前記溝の縁面の高さ位置と略一致するように、前記導電体を前記溝に埋める、請求項1に記載の薄膜デバイスの製造方法。   2. The thin film according to claim 1, wherein, in the electrode pattern forming step, the conductor is embedded in the groove so that a height position of an upper surface of the conductor substantially coincides with a height position of an edge surface of the groove. Device manufacturing method. 前記第2絶縁層上に、第2磁性層を積層する第2磁性層積層工程をさらに備える、請求項1又は2に記載の薄膜デバイスの製造方法。   The method of manufacturing a thin film device according to claim 1, further comprising a second magnetic layer stacking step of stacking a second magnetic layer on the second insulating layer. 前記第2絶縁層積層工程の後に、前記第2絶縁層上に前記第1絶縁層を積層する絶縁層積層工程と、前記電極パターン形成工程と、前記第2絶縁層積層工程とをさらに備える、請求項1又は2に記載の薄膜デバイスの製造方法。   After the second insulating layer laminating step, further comprising an insulating layer laminating step of laminating the first insulating layer on the second insulating layer, the electrode pattern forming step, and the second insulating layer laminating step. The manufacturing method of the thin film device of Claim 1 or 2.
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