JP2007094858A - メモリインターフェース回路 - Google Patents

Abstract

【課題】 電源電圧が異なる半導体記憶装置のいずれを接続した場合でも、その適切なアクセス動作を保証し得るメモリインターフェース回路を提供する。
【解決手段】 本発明は、半導体記憶装置とこの装置をアクセスするアクセス装置との間に設けられたメモリインターフェース回路に関する。そして、半導体記憶装置への出力信号を送出する出力バッファ手段の前段に設けられた出力側レジスタ手段へのクロック位相、及び、半導体記憶装置からの入力データを受信する入力バッファ手段の後段に設けられた入力側レジスタ手段へのクロック位相の少なくとも一方を、クロック位相変化手段によって選定させることを特徴とする。
【選択図】 図１

Description

本発明はメモリインターフェース回路に関し、例えば、様々な動作電源電圧のシンクロナスＤＲＡＭ（ＳＤＲＡＭ）と接続可能なインターフェース回路をシステムＬＳＩと同一のＬＳＩチップ上で容易に実現しようとしたものである。

システムＬＳＩ（以下、単にＬＳＩと呼ぶ）と、大容量の記憶素子としてＳＤＲＡＭを組み込んだ機器も多く存在する。例えば、携帯型情報機器では、安価で大容量のメモリ素子としてＳＤＲＡＭを使用することが多い。これらの機器では、低消費電力化のため、電源電圧（及びＬＳＩとＳＤＲＡＭとの間の入出力信号レベル）として、３．３Ｖ、２．５Ｖ、１．８Ｖといった様々な電圧が使用されている。以上のようなＬＳＩ及びＳＤＲＡＭ間での信号授受においても、電源電圧を問わずに、供給元からの信号を供給先において適切に取り込むことが当然に求められる。

２要素間の信号授受に介在するインターフェース回路として、遅延回路を利用してタイミングを調整し得るようにしたものとして、特許文献１〜特許文献３に記載の技術がある。

特許文献１に記載の技術は、クロック位相を可変遅延の遅延回路を介して遅延させ、これにより、データのラッチタイミングを調整し得るようにしたメモリ装置の入力回路及び出力回路（インターフェース回路）である。この技術は、複数のメモリ素子を基板上に配置した場合の配線遅延の影響をなくすことを意図してなされたものである。メモリコントローラとメモリとの距離が大きいほど、メモリに信号を早く到達させてグローバルなスキューを合わせることを意図している。

特許文献２に記載の技術は、入力データとクロックとの位相差に応じて、クロックを遅延回路に通すか否かを制御し、そのような制御後のクロックによって入力データをラッチする入力信号ラッチ回路（インターフェース回路）である。この技術は、非同期のクロックで動作する信号を取りこぼしなく正しくラッチするためのものであり、非同期のクロックに同期するためにクロック生成回路や位相比較器を使用している。

特許文献３に記載の技術は、入力データを異なる遅延量の遅延回路を通過させて位相が異なる複数の入力データを形成した後、検出された電源電圧に応じて、いずれかの入力データを選択する機能（インターフェース回路）を有する半導体装置である。この技術は、インターフェース回路を介する前後の入出力信号の遅延量が電源電圧に拘わらずに一定にしようとしたものである。
特開平１０−３４０２２２号公報 特開平８−２８８７９８号公報 特開２００２−１００１８９号公報

ところで、ＳＤＲＡＭとの接続部に設けられたＬＳＩの入出力バッファは、その電源電圧が低いほど伝搬遅延時間は増加する。そのため、ＬＳＩに低電源電圧のＳＤＲＡＭが接続されたために低電源電圧が供給される入出力バッファの伝搬遅延時間は大きく、ＬＳＩに高電源電圧のＳＤＲＡＭが接続されたために高電源電圧が供給される入出力バッファの伝搬遅延時間は小さい。

電源電圧が低く、入出力バッファの伝搬遅延時間が大きい場合には、特に、ＳＤＲＡＭからの読出し動作でのタイミングが厳しくなる。ＬＳＩからＳＤＲＡＭに与えるアドレス、制御信号及びクロックのタイミングが出力バッファの大きな伝搬遅延時間のために遅くなり、その結果、ＳＤＲＡＭからのデータ出力のタイミングが遅れてしまう。この出力データはやはり大きな伝搬遅延時間の入力バッファを通り、電源電圧による伝搬遅延時間の影響を受けていないクロックに基づいてレジスタに取り込む。従って、レジスタへのデータ入力のタイミングは、電源電圧が高い場合に比べてかなり遅くなるにもかかわらず、クロックが変化するタイミングには変化がないため、レジスタでのデータの取り込みタイミングが厳しくなる。

そのため、異なる電源電圧のＳＤＲＡＭが接続され得るＬＳＩの設計を難しいものとしている。

上述したようなタイミング変化に伴う課題を、特許文献１〜３の記載技術を適用して解決することはできない。

特許文献１の記載技術をＬＳＩ及びＳＤＲＡＭ間のインターフェース回路に利用したとした場合には、クロックは一定周期で同じ変化を繰り返すため、ＰＬＬにより位相を早めてＳＤＲＡＭに入力できるが、クロックサイクル毎に刻々とレベルが変化するアドレスやデータ、制御信号を、ＰＬＬによってＬＳＩからＳＤＲＡＭに到達するより早く確定させることは不可能であり、バッファの遅延量変化に伴う課題を解決することはできない。

特許文献２の記載技術は、上述のように、非同期のクロックで動作する信号を正しくラッチするためにクロック位相を調整するためにクロック生成回路や位相比較器を使用しているものであり、一方、本発明が意図している対象技術の一つは、ＳＤＲＡＭへ与えるクロックも、ＳＤＲＡＭから読み出されたデータを受け取るクロックも、ＬＳＩ内部の同一のクロックソースを用いた、完全同期インターフェースである。従って、特許文献２の記載技術も、バッファの遅延量変化に伴う課題を解決することはできない。

特許文献３の記載技術は、ある回路の入出力信号の遅延量が電源電圧に拘わらずに一定にしようとしたものであり、上記課題を解決するように、入出力バッファでの遅延量変化を抑えるためには、各入出力バッファ毎に、特許文献３の記載技術を適用しなければならない。しかしながら、アドレスやデータのビット数も多く、制御信号の種類の多いので、実際上、信号線毎の入出力バッファの数は多大であり、特許文献３の記載技術を適用した場合には、入出力インタフェース回路を複雑、大型化させるという別な課題を生じさせ、特許文献３の記載技術を、バッファの遅延量変化に伴う課題を解決するものに適用することはできない。

そのため、電源電圧が異なる半導体記憶装置のいずれを接続した場合でも、その適切なアクセス動作を保証し得るメモリインターフェース回路が望まれている。

本発明は、半導体記憶装置と、上記半導体記憶装置をアクセスするアクセス装置との間に設けられたメモリインターフェース回路において、（１）クロックの供給元手段と、（２）上記半導体記憶装置へ各種信号を出力する、所定範囲内の電源電圧を動作電源電圧とし得る出力バッファ手段と、（３）上記半導体記憶装置からのデータを入力する、上記所定範囲内の電源電圧を動作電源電圧とし得る入力バッファ手段と、（４）上記出力バッファ手段が上記半導体記憶装置へ出力する各種信号を、入力されたクロックに基づいて取り込んで保持する出力側レジスタ手段と、（５）上記入力バッファ手段が上記半導体記憶装置から受信したデータを、入力されたクロックに基づいて取り込んで保持する入力側レジスタ手段と、（６）上記供給元手段から上記出力側レジスタ手段への、第２のクロック経路と重複しない第１のクロック経路と、上記供給元手段から上記入力側レジスタ手段への、第１のクロック経路と重複しない第２のクロック経路との少なくとも一方に設けられ、入力された位相制御信号に応じ、クロック位相を変化させるクロック位相変化手段とを備え、（７）上記クロック位相変化手段によるクロック位相変化が、上記所定範囲内での動作電源電圧の変化に対する、上記出力バッファ手段及び上記入力バッファ手段の伝搬遅延時間の変化分を補償可能なものであることを特徴とする。

本発明のメモリインターフェース回路によれば、出力バッファ手段の前段の出力側レジスタ手段へのクロック位相、及び又は、入力バッファ手段の後段の入力側レジスタ手段へのクロック位相を、クロック位相変化手段によって適宜変化させるようにしたので、電源電圧が異なる半導体記憶装置のいずれを接続した場合でも、その適切なアクセス動作を保証することができる。

（Ａ）第１の実施形態
以下、本発明によるメモリインターフェース回路を、ＬＳＩ（システムＬＳＩ）及びＳＤＲＡＭ（シンクロナスＤＲＡＭ）間のインターフェースに適用した第１の実施形態を、図面を参照しながら説明する。

（Ａ−１）第１の実施形態の構成
図１は、第１の実施形態のＳＤＲＡＭインターフェース回路の構成を示すブロック図である。

図１において、第１の実施形態のＳＤＲＡＭインターフェース回路は、ＳＤＲＡＭ２０を適宜アクセスするＬＳＩ２１の入出力バッファ構成として、ＬＳＩ２１に搭載されて設けられているものである。

第１の実施形態のＳＤＲＡＭインターフェース回路は、クロック生成回路１、バッファ２、レジスタ群３、バッファ群４、バッファ６、レジスタ７、レジスタ８、レジスタ９、遅延セル１０、遅延セル１１及びマルチプレクサ１２を有する。

クロック生成回路１は、クロックＣＬＫを生成して各部に供給するものである。クロック生成回路１は、クロックＣＬＫの周波数を可変し得るものであっても良い。

バッファ２は、クロック生成回路１が生成したクロックをインバータ、バッファセルなどの数段の伝搬素子を介したクロックを、ＳＤＲＡＭ２０のクロック（メモリクロック）ＳＤＣＬＫとして出力するものである。出力クロックＳＤＣＬＫは生成クロックＣＬＫとは論理レベルが反転している。なお、バッファ２が入出力バッファ構成（ドライバ、レシーバ構成）である場合には出力構成のみが機能するものである。

レジスタ群３は、ＳＤＲＡＭ２０へのアドレス、書き込みデータ、制御信号を、クロック生成回路１が生成した状態のクロックＣＬＫ（又は、そのクロックＣＬＫを数段の伝搬素子を介したクロック）に基づいて取り込んで保持するものである。なお、図１では、レジスタ群３の各レジスタへの入力信号線は省略している。

バッファ群４は、レジスタ群３の信号（ＳＤＲＡＭ２０への書き込みデータ）をＬＳＩ２１の外部へ出力するものである。言い換えると、レジスタ群３の信号（ＳＤＲＡＭ２０への書き込みデータ）をＳＤＲＡＭ２０へ出力するものである。なお、バッファ群４が入出力バッファ構成である場合には出力構成のみが機能するものである。

バッファ６は、ＳＤＲＡＭ２０への書き込みデータ及びＳＤＲＡＭ２０から読み出されたデータをバッファリングする入出力バッファ構成のものである。

レジスタ７は、後述するマルチプレクサ１２からのクロックに同期して、ＳＤＲＡＭ２０から出力され、バッファ６でバッファリングされたデータを格納するものである。

レジスタ８は、クロック生成回路１が生成した状態のクロックＣＬＫの反転信号（又は、その反転信号を数段の伝搬素子を介したクロック）に基づいて、レジスタ７の出力データを受け取るものである。

レジスタ９は、クロック生成回路１が生成した状態のクロックＣＬＫ（又は、その信号を数段の伝搬素子を介したクロック）に基づいて、レジスタ８の出力データを受け取り、ＬＳＩ２１内部のシステムバスへ出力するものである。

遅延セル１０及び遅延セル１１はそれぞれ、クロック生成回路１からレジスタ７までの間のクロックツリーにおける途中の同一の枝部分に並列に挿入されたものであり、各々異なる遅延時間を付与するものである。ここでは、遅延セル１１の方が、遅延時間が大きいものとする。

マルチプレクサ１２は、外部から与えられるソフトウェアにより設定可能な選択信号１３に応じ、遅延セル１０又は１１のどちらかの出力を選択して、クロックとして、レジスタ７へ供給するものである。

また、図１では省略しているが、レジスタ９には、ＣＰＵ又は他のバスマスタがＳＤＲＡＭ２０に割り当てられたアドレス空間に対して読み出しを行ったときに、システムバスへデータを出力する、バスへの出力制御回路が接続されている。クロック生成回路１から各レジスタのクロック端子までの間には、クロックツリーが形成されている。

（Ａ−２）第１の実施形態の動作
次に、第１の実施形態のＳＤＲＡＭインターフェース回路の動作を、図２及び図３のタイミングチャートをも参照しながら説明する。

ＬＳＩ２１に対して、接続可能な電源電圧が異なるＳＤＲＡＭ（例えば、３．３Ｖ、２．５Ｖ、１．８Ｖ）のうち、今、電源電圧が高いＳＤＲＡＭ（３．３Ｖ等）２０を使用する場合には、ＳＤＲＡＭインターフェース回路の各バッファの電源（以下、ＶＤＤＩＯ）に３．３Ｖが供給される。このときには、図示しないＣＰＵからのソフトウェア制御により、選択信号１３を論理「０」にし、クロックが、遅延時間が短い遅延セル１０を通ってレジスタ７へ供給されるようにする。

ＬＳＩ２１がＳＤＲＡＭ２０からデータを読み出す処理は、以下のように行われる。

ＳＤＲＡＭ２０に対し、データ読み出しのための適切な制御信号のシーケンスとアドレスを与えると、所定のアクセス時間の経過後に、ＳＤＲＡＭ２０からデータが出力される。以降、ＳＤＣＬＫの立上り毎に順次アドレスが１インクリメントされ、メモリセルに格納されたデータが出力される（バーストアクセス）。

図２のタイミングチャートに示すように、クロック生成回路１のＣＬＫの立下ると（Ａ）、それに応じて、バッファ２からのＳＤＣＬＫが多少の時間ＴＳだけ遅れて立上り（Ｂ）、これにより、ＳＤＲＡＭ２０に、そのときバッファ群４から出力されているアドレスや制御信号が取り込まれて、ＳＤＲＡＭ２０が読出し動作してデータを出力し（Ｃ）、バッファ６が受信したレジスタ７のデータ入力が確定する（Ｄ）。レジスタ７は、入力データを、マルチプレクサ１２からのクロックの立上り（Ｅ）で取り込む。

ここで、１クロック毎にＳＤＲＡＭ２０から出力されたデータがレジスタ７へ取り込まれるためには、図２のタイミングチャートに示すように、クロック生成回路１のＣＬＫの立下り（Ａ）→ＳＤＣＬＫ立上り（Ｂ）→ＳＤＲＡＭ２０からのデータ出力（Ｃ）（ＳＤＲＡＭ２０の所定のデータアクセス時間後）→レジスタ７のデータ入力確定（Ｄ）という一連の信号の変化よりも後に、レジスタ７へのクロックが立上る（Ｅ）必要がある。すなわち
（Ａ）→（Ｂ）→（Ｃ）→（Ｄ）の経路遅延時間ＴＤ
＜（Ａ）→（Ｅ）の経路遅延時間ＴＥ …（１）
という関係を満たす必要がある。右辺ＴＥは、ＣＬＫの１周期と、ＣＬＫの立下りから、遅延セル１０を介したレジスタ７のクロック立上りまでのレイテンシΔＴＥ_１０との和であるので、レイアウト設計時に、遅延セル１０の遅延値を調整する（遅延値の異なるセルに置き換える、あるいはバッファセルを複数段接続し、段数を調節する）ことで、レイテンシを変化させ、上記の（１）式を満たすことができる。

レジスタ７へ取り込まれたデータは、次のＣＬＫの立下りでレジスタ８へ渡され、さらに、次のＣＬＫ立上がりでレジスタ９へ取り込まれる。以降、ＳＤＲＡＭ２０から読み出したデータがＬＳＩ２１のシステムバスへ出力可能となる。

次に、電源電圧が低いＳＤＲＡＭ（例として１．８Ｖとする）２０を使用する場合の動作を、図３のタイミングチャートをも参照しながら説明する。ＶＤＤＩＯには１．８Ｖが供給される。ＣＰＵのソフトウェア制御により、選択信号１３を論理「１」にし、クロックが、遅延時間が長い遅延セル１１を通ってレジスタ７へ供給されるようにする。

ＶＤＤＩＯが３．３Ｖの場合と比べて、電源電圧が下がることにより、ＳＤＲＡＭインターフェース回路のバッファ２、バッファ群４、バッファ６の遅延時間は増加するため、図３のタイミングチャート中、（Ａ）→（Ｂ）の経路、及び（Ｃ）→（Ｄ）の経路の遅延時間が増加し、レジスタ７へのデータ到達時間が遅れてしまう。

なお、図３において、信号名が四角枠で囲まれている信号は、図２に示した場合よりも、タイミングが遅れている信号である。

しかし、ＬＳＩ２１のレイアウト設計時に、遅延セル１１の遅延値（≒ΔＴＥ_１１）を、遅延セル１０の遅延値（≒ΔＴＥ_１０）に対して、バッファ２とバッファ６の遅延増加分以上大きくなるよう調整することにより、レジスタ７へのクロック立上り（Ｅ）を遅らせ、上述した（１）式の関係を満たすことができる。すなわち、レジスタ７へのクロックの立上り（Ｅ）でＳＤＲＡＭ２０の出力データを取り込むことが可能となる。

レジスタ７に読出しデータが取り込まれた後のデータの流れは、電源電圧が３．３Ｖの場合と同様である。

ＣＰＵが選択信号１３の論理レベルを制御するソフトウェア制御方法としては、以下に例示するような方法（ａ）〜（ｅ）を適用することができる。

（ａ）ＬＳＩ２１を組み込む装置を設計する時点で、どのＳＤＲＡＭ２１を使用するかが明確に決まっている場合（装置の消費電力の仕様目標等から、この場合が最も多いと思われる）、装置の初期化時に常にＣＰＵからは決まった選択信号レベルが与えられるよう、ソフトウェアに記述する。

（ｂ）電源電圧を検出するセンサの出力や、ディップスイッチ、ジャンパー（０Ωの抵抗を実装するかしないかで信号レベルを設定する）等で設定した信号レベルをＬＳＩ２１の入力端子からパラレルＩ／Ｏポート等を通じてＣＰＵが読み取れるようにし、ＣＰＵから書き込み可能なレジスタを通じて、遅延値選択のマルチプレクサ１２ヘの入力とする。この方法の場合、遅延値をどう設定するかという情報がソフトウェア中に保持されていない。ＬＳＩ２１上にアナログ回路を配置できる場合には、センサをＬＳＩ２１のチップ上に集積しても良い。

このような場合、同一の回路構成で装置を組み立て、低電圧動作のＳＤＲＡＭ２０を実装したかどうかをディップスイッチやジャンパー等で１か所設定するだけで、装置に用いる基板や部品、製造工程の大部分を共通にできる。

（ｃ）メモリモジュール（１個又はそれ以上のメモリ素子が実装されていて、装置側のソケットに挿入して使用する、メモリの追加や交換を容易にできるようにしたモジュール）に、論理「１」又は論理「０」の論理レベルによって動作電源電圧範囲を表す信号を設け、その信号をＬＳＩ２１に入力し、ＣＰＵがそれを取り込んで遅延値を選択するマルチプレクサ１２への入力に接続することで、遅延値を決定する。この方法の場合にも、遅延値をどう設定するかという情報がソフトウェア中に保持されていない。

容量の変更や修理のためにメモリモジュールを交換するといった場合に、使用するメモリの動作電源電圧をユーザが把握することなく、自動的にメモリの電源電圧範囲に合ったインターフェースのタイミング設定がなされることになる。

（ｄ）ＥＥＰＲＯＭやフラッシュメモリといった書き込み可能な不揮発メモリを、システムＬＳＩ２１内部あるいは装置の内部に実装可能な場合、その一部の記憶領域をＳＤＲＡＭの動作電源電圧範囲を表すデータとして使用し、ＣＰＵがその値を取り込んで遅延値を選択する選択信号を形成する。データはＣＰＵのメモリ空間に割り付けたランダムアクセス可能なフラッシュメモリに置くことも、シリアルインターフェースを持つＥＥＰＲＯＭに置くことも可能である。

（ｅ）ＣＰＵが遅延値設定を変化させながらデータを読み書きし、エラーがなく（用途によってはエラーがより少なく）読み書きできる遅延値設定を採用するという、インテリデエントな方法も適用可能である。

（Ａ−３）第１の実施形態の効果
以上のように、第１の実施形態によれば、電源電圧が異なる複数のＳＤＲＡＭのいずれかが接続された場合であっても、ＳＤＲＡＭを適切にアクセスすることができる。すなわち、ＬＳＩの入出力バッファの遅延時間は電源電圧の変化に伴い大幅に変化するが、第１の実施形態によれば、遅延時間の変化分を補償し広い電源電圧の範囲で、一定以上のクロック周波数（例えば６６ＭＨｚや１００ＭＨｚ、１３３ＭＨｚ）での適切な動作が可能となる。

例えば、ＬＳＩの入出力バッファの動作電圧を、接続されたＳＤＲＡＭの電源電圧３．３Ｖ又は１．８Ｖに合わせるとする。第１の実施形態を適用しない場合であれば、低い電圧で動作可能なＳＤＲＡＭを接続する場合、ＳＤＲＡＭのクロックとして一般に使用される１００ＭＨｚや６６ＭＨｚといった周波数での動作を、最も低いＳＤＲＡＭの動作電圧（１．８Ｖ）で保証する必要がある。なぜならば、一般に、電源電圧ＶＤＤＩＯが低いほど、ＬＳＩの入出力バッファの伝搬遅延時間は増加し、タイミングが厳しくなるためである。このことは、逆に高い電源電圧（３．３Ｖ）においては、動作周波数に対して過剰に高速な入出力バッファを用いなければならないことを意味する。高速なバッファを使用することは、（ａ）同時スイッチングノイズによる誤動作、消費電力の増加、チップ面積の増加といった、ＬＳＩの性能の悪化や、（ｂ）システムＬＳＩの設計のためのライブラリに用意されている汎用入出力バッファではなく、カスタム設計により、より大きなトランジスタからなる専用入出力バッファを使用する等、回路設計上の対策が必要な場合がある、といった問題が生じる。また、使用するＬＳＩの設計ルールや製造プロセスによっては、カスタム設計によっても低電源電圧下で入出力バッファの遅延時間を改善するのが困難な場合もあり得る。

第１の実施形態によれば、低電圧動作時のバッファ群２、４、６の遅延増加分を、データを受け取るレジスタ７のクロック到達を遅らせることで補償できるので、低電圧動作時のバッファ群２、４、６の遅延改善のために、高速なバッファを採用したり、カスタム設計したりすることなく、幅広い電源電圧範囲、例えば３．３Ｖと１．８Ｖの２種類のＳＤＲＡＭに対応したＬＳＩを容易に設計することができる。その結果、電源電圧が異なる複数のＳＤＲＡＭのいずれかが接続された場合であっても、ＳＤＲＡＭを適切にアクセスすることができる。

また、第１の実施形態によれば、電源電圧の相違に応じてタイミングを調整する箇所は、レジスタ７へ与えるクロックだけであり、タイミング調整に必要な構成を最小限にすることができている。

（Ｂ）第２の実施形態
次に、本発明によるメモリインターフェース回路を、ＬＳＩ（システムＬＳＩ）及びＳＤＲＡＭ（シンクロナスＤＲＡＭ）間のインターフェースに適用した第２の実施形態を、図面を参照しながら説明する。

（Ｂ−１）第２の実施形態の構成
図４は、第２の実施形態のＳＤＲＡＭインターフェース回路の構成を示すブロック図であり、上述した第１の実施形態に係る図１との同一、対応部分には同一符号を付して示ししている。

第２の実施形態は、低電源電圧時のバッファの遅延増加分を、ＳＤＣＬＫや、ＳＤＲＡＭへ入力する信号の出力までのレイテンシを小さくすることで補償しようとしたものである。すなわち、ＳＤＣＬＫを出力するバッファ２や、ＳＤＲＡＭアドレス、制御信号を出力するレジスタ群３までのクロックツリーのレイテンシを、電源電圧に応じて、変化させようとしたものである。

図４において、第２の実施形態のＳＤＲＡＭインターフェース回路も、ＳＤＲＡＭ２０を適宜アクセスするＬＳＩ２１の入出力バッファ構成として、ＬＳＩ２１に搭載されて設けられているものである。

第２の実施形態のＳＤＲＡＭインターフェース回路は、第１の実施形態と同様な、クロック生成回路１、バッファ２、レジスタ群３、バッファ群４、バッファ６、レジスタ７、レジスタ８、レジスタ９及び遅延セル１０に加え、遅延セル１４、１５及びマルチプレクサ１６を有する。

遅延セル１４及び１５はそれぞれ、クロック生成回路１からレジスタ群３へのクロックツリーと、クロック生成回路１からバッファ２へのクロックツリーの共通な枝部分に並列に設けられたものであり、入力されたクロックを、自己に割り当てられている時間だけ遅延させて、マルチプレクサ１７に出力するものである。なお、遅延セル１５の遅延時間の方が、遅延セル１４の遅延時間より長く割り当てられているとする。

マルチプレクサ１６は、ソフトウェアにより設定可能な選択信号１７の論理レベルに応じ、遅延セル１４及び１５のどちらの出力をクロックとしてバッファ２及びレジスタ群３へ供給するかを選択するものである。

なお、第１の実施形態における遅延セル１１及びマルチプレクサ１２に相当するものは、第２の実施形態では設けられておらず、遅延セル１０だけが設けられている。従って、第２の実施形態のレジスタ７は、遅延セル１０からのクロックによって、バッファ６のデータを取り込むものである。

（Ｂ−２）第２の実施形態の動作
次に、第２の実施形態のＳＤＲＡＭインターフェース回路の動作を、図５のタイミングチャートをも参照しながら説明する。

接続されたＳＤＲＡＭの種類などに応じて、ＶＤＤＩＯが高い電圧（例えば３．３Ｖ）に設定された場合には、ソフトウェアにより選択信号１７が論理「０」になるよう設定する。これにより、図５のタイミングチャートにおいて、ＳＤＣＬＫの出力遅延時間（（Ａ）→（Ｂ）間の遅延時間ＴＳ_１５）は、遅延時間が短い遅延セル１５を通ったクロックによって決定される。そのため、レイアウト設計時に、遅延セル１５の遅延値を調整することで、上述した（１）式の関係を満たすようにすることができ、レジスタ７がＳＤＲＡＭの出力データを遅延セル１０からのクロックによって有効に取り込むことができる。このような（１）式の満たすタイミング関係は、上述した第１の実施形態の回路でＶＤＤＩＯが３．３Ｖの場合と同様である。

なお、図５において、信号名が四角枠で囲まれている信号は、図２に示した場合よりも、タイミングが早くなっている信号である。

また、ＶＤＤＩＯが低い電圧（例えば１．８Ｖ）に設定された場合、遅延セルとして同じものを選択しているときの３．３Ｖの場合と比較すると、バッファ２やバッファ群４の動作遅延により、（Ａ）→（Ｂ）間及び（Ｃ）→（Ｄ）間の遅延時間は増加する。そこで、ソフトウェアにより選択信号１７が論理「１」になるよう設定する。

このようにすると、ＳＤＣＬＫ及びＳＤＲＡＭの制御信号やアドレス（さらには書き込みデータ）の遅延時間は、遅延セル１４を通ったクロックによって決定されるようになる。第１の実施形態においてＶＤＤＩＯが１．８Ｖの場合と同様に、レイアウト設計時に、遅延セル１４の遅延値を遅延セル１５の遅延値より小さくし、（Ａ）→（Ｂ）間の遅延時間ＴＳを調整することにより、上述した（１）式の関係を満たし、レジスタ７がＳＤＲＡＭの出力データを遅延セル１０からのクロックによって有効に取り込むことが可能になる。

（Ａ）→（Ｂ）間の遅延時間ＴＳを調整すれば、（１）式の左辺である「（Ａ）→（Ｂ）→（Ｃ）→（Ｄ）の経路遅延時間ＴＤ」も当然に調整されたことになる。

第１の実施形態では、低電源電圧時のバッファの遅延時間増加の影響により、ＳＤＲＡＭデータ出力が遅れた分、そのデータを受け取るレジスタのクロックを遅らせることで補償して、セットアップ時間を確保したのに対し、第２の実施形態では、バッファの遅延増加分を、ＳＤＣＬＫや、ＳＤＲＡＭへ入力する信号の出力までのレイテンシを小さくすることで補償している点が異なっている。

（Ｂ−３）第２の実施形態の効果
以上のように、第２の実施形態によっても、第１の実施形態と同様に、電源電圧が異なる複数のＳＤＲＡＭのいずれかが接続された場合であっても、ＳＤＲＡＭを適切にアクセスすることができる。

（Ｃ）他の実施形態
本発明は、第１及び第２の実施形態のものに限定されるものではなく、以下に例示するような変形実施形態を挙げることができる。

（Ｃ−１）上記第１の実施形態と第２の実施形態の技術思想を組み合わせて、低電圧動作時のバッファの遅延増加の課題を解決するようにしても良い。

例えば、第１の実施形態においては、ＳＤＲＡＭ２０から出力されたデータを受け取るレジスタ７について、クロックの到達を遅らせてセットアップ時間を確保したが、遅延できる時間には上限があり、レジスタ８へのクロック立上りまでにレジスタ７の出力が確定している必要がある。仮に、レジスタ８へのクロック立上りぎりぎりまでレジスタ７の出力を遅らせても、バッファの遅延増分を補償しきれない場合には、第２の実施形態のように、ＳＤＣＬＫを出力するバッファ２や、ＳＤＲＡＭアドレス、制御信号を出力するレジスタ群３までのクロックツリーのレイテンシを小さくすることで、低電源電圧時の遅延増加分を補償することも可能である。

また、第１の実施形態によるマルチプレクサと、第２の実施形態のマルチプレクサとの双方を設けた場合には、選択信号１３及び選択信号１７の論理レベルの組み合わせは４種類あり、電源電圧を４つの種類に分け、その種類によって、選択信号１３及び選択信号１７の論理レベルの組み合わせを選択して、相対的に低い側の電源電圧時の遅延増加分を補償するようにしても良い。

（Ｃ−２）第１及び第２の実施形態では、ＳＤＲＡＭがどの電圧範囲で動作するかをソフトウェアで設定する場合を示したが、ハードウェア的に設定するようにしても良い。

例えば、ＬＳＩ２１上にアナログ回路を搭載できる場合には、図６に示すように、基準電源１８とコンパレータ１９を用いてＶＤＤＩＯの電圧レベルを検出し、コンパレータ１９の出力をマルチプレクサ１２（又は１６）の選択信号１３（又は１７）とすることもできる。ＶＤＤＩＯが所定の電圧より低い場合は、マルチプレクサ１２により遅延セル１１の出力をレジスタ７へのクロックとして供給する。この場合、接続されたＳＤＲＡＭ２１の動作電圧範囲をソフトウェアで把握する必要がなくなるという利点がある。

（Ｃ−３）クロック到達時間を選択するマルチプレクサ１２への選択信号１３の論理レベルを、ＬＳＩ２１の端子入力の信号レベルで決定するようにしても良い。

ＬＳＩ２１とＳＤＲＡＭ２０を組み込んだ機器においては、上記端子の電圧レベルによってＳＤＲＡＭ２１の動作電源電圧の範囲を決定することができるので、Ａ−２の第１の実施例の動作における（ｂ）、（Ｃ）と同様の効果を得ることができる。

第２の実施形態のマルチプレクサ１６への選択信号１７の論理レベルを、ＬＳＩ２１の端子入力の信号レベルで決定するようにしても良い。

（Ｃ−４）マルチプレクサ１２及び１６が２入力１出力のものとして説明したが、例えば、３入力としてそれぞれ、１．８Ｖ動作ＳＤＲＡＭ用、２．５Ｖ動作ＳＤＲＡＭ用、３．３Ｖ動作ＳＤＲＡＭ用、というようにより広い電源電圧範囲、あるいは細かい電源電圧区分を設けることも可能である。すなわち、マルチプレクサ１２又は１６での選択数は２に限定されず、３以上であっても良い。

この場合において、マルチプレクサ１２又は１６への１つの入力経路には、遅延セルが設けられていないものであっても良い。

（Ｃ−５）上述の（Ｃ−３）と同様に、チップ上のパッドの信号レベルにより選択信号１３のレベルが決定されるようにする。ＬＳＩのチップをパッケージ化するときに、当該パッドへのワイヤボンディングによりレベルを固定し、ＬＳＩのパッケージ外部には引き出さない。これにより、ＬＳＩのチップ自体の設計を変更することなく、例えば１．８Ｖ動作ＳＤＲＡＭ専用、２．５Ｖ動作ＳＤＲＡＭ専用、３．３Ｖ動作ＳＤＲＡＭ専用といった複数の品種を生産することが可能になる。

（Ｃ−６）上記各実施形態では、インターフェース回路に接続されるメモリがＳＤＲＡＭであるものを示したが、他の種類のメモリ（例えば、非同期式のＳＲＡＭやＲＯＭ、クロック同期式のＳＲＡＭなど）であっても良い。例えば、接続されたメモリ種類によって、インターフェース回路のバッファでの電源電圧が変化する場合であれば、そのようなメモリに対するインターフェース回路に対しても本発明を適用することができる。

第１の実施形態のＳＤＲＡＭインターフェース回路の構成を示すブロック図である。 第１の実施形態のＳＤＲＡＭインターフェース回路における各部タイミングチャート（１）である。 第１の実施形態のＳＤＲＡＭインターフェース回路における各部タイミングチャート（２）である。 第２の実施形態のＳＤＲＡＭインターフェース回路の構成を示すブロック図である。 第２の実施形態のＳＤＲＡＭインターフェース回路における各部タイミングチャートである。 第１の実施形態の一部を変形した実施形態のＳＤＲＡＭインターフェース回路の構成を示すブロック図である。

符号の説明

１…クロック生成回路、２…バッファ、３…レジスタ群、４…バッファ群、６…バッファ、７…レジスタ、８…レジスタ、９…レジスタ、１０…遅延セル、１１…遅延セル、１２…マルチプレクサ、１４…遅延セル、１５…遅延セル、１６…マルチプレクサ、２０…ＳＤＲＡＭ、２１…システムＬＳＩ。

Claims (3)

1. 半導体記憶装置と、上記半導体記憶装置をアクセスするアクセス装置との間に設けられたメモリインターフェース回路において、
   クロックの供給元手段と、
   上記半導体記憶装置へ各種信号を出力する、所定範囲内の電源電圧を動作電源電圧とし得る出力バッファ手段と、
   上記半導体記憶装置からのデータを入力する、上記所定範囲内の電源電圧を動作電源電圧とし得る入力バッファ手段と、
   上記出力バッファ手段が上記半導体記憶装置へ出力する各種信号を、入力されたクロックに基づいて取り込んで保持する出力側レジスタ手段と、
   上記入力バッファ手段が上記半導体記憶装置から受信したデータを、入力されたクロックに基づいて取り込んで保持する入力側レジスタ手段と、
   上記供給元手段から上記出力側レジスタ手段への、第２のクロック経路と重複しない第１のクロック経路と、上記供給元手段から上記入力側レジスタ手段への、第１のクロック経路と重複しない第２のクロック経路との少なくとも一方に設けられ、入力された位相制御信号に応じ、クロック位相を変化させるクロック位相変化手段とを備え、
   上記クロック位相変化手段によるクロック位相変化が、上記所定範囲内での動作電源電圧の変化に対する、上記出力バッファ手段及び上記入力バッファ手段の伝搬遅延時間の変化分を補償可能なものである
   ことを特徴とするメモリインターフェース回路。
2. 上記クロック位相変化手段が、クロックが入力される遅延時間が異なる複数の遅延部と、上記位相制御信号に応じて定まる遅延部を介したクロックを選択するセレクタ部とを有することを特徴とする請求項１に記載のメモリインターフェース回路。
3. 上記出力バッファ手段及び上記入力バッファ手段の動作電源電圧に応じて、上記位相制御信号を形成する位相制御信号形成手段を有することを特徴とする請求項１又は２に記載のメモリインターフェース回路。
   

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