JP2007093845A - Electro-optic device and electronic equipment - Google Patents

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Shigenori Katayama
茂憲 片山
Takashi Totani
隆史 戸谷
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Abstract

<P>PROBLEM TO BE SOLVED: To provide an electro-optic device in which flicker of a display screen is suppressed even when a contact hole is provided. <P>SOLUTION: The electro-optic device has an element substrate 60 having a plurality of scanning lines 12, data lines 21, 22, a plurality of pixel circuits 57 provided according to intersection of the plurality of scanning lines 12 and the plurality of data lines 21, 22, an opposite substrate provided opposite to the element substrate 60 and liquid crystal sandwiched between the element substrate 60 and the opposite substrate. The pixel circuits 57 have circuit element groups 58 comprised of a plurality of TFTs and pixel electrodes 561 electrically connected to the circuit element groups 58 via the contact hole 641. Relative positions of the contact hole 641 to the pixel electrodes 561 are different mutually in the adjacent pixel circuits 57. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、例えば、液晶を用いた電気光学装置、およびこの電気光学装置を有する電子機器に関するものである。   The present invention relates to, for example, an electro-optical device using liquid crystal and an electronic apparatus having the electro-optical device.

従来より、電気光学装置として、全反射型のアクティブマトリクス型液晶表示装置が知られている(特許文献1参照)。
このような液晶表示装置は、液晶パネルからなる。この液晶パネルは、複数の画素を有する表示領域と、この表示領域の周辺に設けられて画素を駆動する走査線駆動回路およびデータ線駆動回路と、を備える。
Conventionally, a total reflection type active matrix liquid crystal display device is known as an electro-optical device (see Patent Document 1).
Such a liquid crystal display device comprises a liquid crystal panel. The liquid crystal panel includes a display area having a plurality of pixels, and a scanning line driving circuit and a data line driving circuit which are provided around the display area and drive the pixels.

液晶パネルは、スイッチング素子としての薄膜トランジスタ(以降、TFTと呼ぶ)が画素に対応して配置された素子基板と、この素子基板に対向配置された対向基板と、素子基板および対向基板の間に挟持された電気光学物質としての液晶と、から構成されている。   A liquid crystal panel is sandwiched between an element substrate on which a thin film transistor (hereinafter referred to as TFT) as a switching element is disposed corresponding to a pixel, a counter substrate disposed opposite to the element substrate, and the element substrate and the counter substrate. And a liquid crystal as an electro-optical material.

素子基板は、所定間隔おきに設けられた複数の走査線と、これら走査線に略直交しかつ所定間隔おきに設けられた複数のデータ線と、各走査線と各データ線との交差部に対応して設けられた複数の画素回路と、を備える。
対向基板は、画素電極に対向して設けられた対向電極およびカラーフィルタを備える。
The element substrate includes a plurality of scanning lines provided at predetermined intervals, a plurality of data lines substantially orthogonal to the scanning lines and provided at predetermined intervals, and intersections between the scanning lines and the data lines. And a plurality of corresponding pixel circuits.
The counter substrate includes a counter electrode and a color filter provided to face the pixel electrode.

画素回路は、複数のスイッチング素子からなる回路素子群と、この回路素子群に電気的に接続された画素電極と、を備える。   The pixel circuit includes a circuit element group composed of a plurality of switching elements, and a pixel electrode electrically connected to the circuit element group.

液晶パネルを構成する素子基板の具体的な構成は、例えば、以下の通りである。
ガラス基板の上に複数のスイッチング素子からなる回路素子群が形成され、この回路素子群が形成される層の上には、表示領域の全面に亘って、絶縁層が形成される。
ここで、この絶縁層には、画素電極と回路素子群を構成するスイッチング素子とを電気的に接続するためのコンタクトホールが形成される。
The specific configuration of the element substrate constituting the liquid crystal panel is, for example, as follows.
A circuit element group composed of a plurality of switching elements is formed on the glass substrate, and an insulating layer is formed over the entire surface of the display region on the layer where the circuit element group is formed.
Here, a contact hole for electrically connecting the pixel electrode and the switching element constituting the circuit element group is formed in the insulating layer.

絶縁層上には、コンタクトホールを除いて、回路素子群が形成される領域の全面に亘って、入射光を反射する反射膜が形成される。
この反射膜、および、コンタクトホールから露出するスイッチング素子上には、上述の画素電極が画素回路の全面を覆うように形成されている。したがって、この画素電極は、コンタクトホールの内部も被覆しており、これにより、画素電極とスイッチング素子とが電気的に接続される。
On the insulating layer, a reflection film that reflects incident light is formed over the entire surface of the region where the circuit element group is formed except for the contact holes.
On the reflective film and the switching element exposed from the contact hole, the above-described pixel electrode is formed so as to cover the entire surface of the pixel circuit. Therefore, the pixel electrode also covers the inside of the contact hole, whereby the pixel electrode and the switching element are electrically connected.

以上の液晶装置は、以下のように動作する。すなわち、走査線駆動回路から選択電圧を走査線に線順次で供給することで、ある走査線に係る画素を全て選択する。そして、これら画素の選択に同期して、データ線駆動回路からデータ線に画像信号を供給する。これにより、走査線駆動回路およびデータ線駆動回路で選択された画素に、データ線からスイッチング素子を介して画像信号が供給されて、画像データが画素電極に書き込まれる。   The above liquid crystal device operates as follows. That is, all the pixels related to a certain scanning line are selected by supplying a selection voltage from the scanning line driving circuit to the scanning line in a line sequential manner. Then, in synchronization with the selection of these pixels, an image signal is supplied from the data line driving circuit to the data line. Accordingly, an image signal is supplied from the data line to the pixel selected by the scanning line driving circuit and the data line driving circuit via the switching element, and the image data is written into the pixel electrode.

画素電極に画像データが書き込まれると、この画素電極と対向電極とに印加された電圧の電位差により、液晶に駆動電圧が印加される。したがって、画像信号の電圧レベルを変化させることで、液晶の配向や秩序を変化させて、各画素の光変調による階調表示を行う。
特開平8−286170号公報
When image data is written to the pixel electrode, a driving voltage is applied to the liquid crystal due to a potential difference between voltages applied to the pixel electrode and the counter electrode. Therefore, by changing the voltage level of the image signal, the orientation and order of the liquid crystal are changed, and gradation display is performed by light modulation of each pixel.
JP-A-8-286170

ところで、液晶パネルには、回路素子群や画素電極が一定の間隔でマトリクス状に配置されている。各コンタクトホールは、各回路素子群に対して一定の位置に設けられており、これにより、コンタクトホールの画素電極に対する相対位置は、全ての画素内で一定となっている。   By the way, in the liquid crystal panel, circuit element groups and pixel electrodes are arranged in a matrix at regular intervals. Each contact hole is provided at a fixed position with respect to each circuit element group, whereby the relative position of the contact hole with respect to the pixel electrode is constant in all the pixels.

ここで、これらコンタクトホールには反射膜が形成されないため、入射光が反射されず、表示領域を構成する各画素において、コンタクトホールが形成される部分では表示品質が低下してしまう。その結果、表示画面には、コンタクトホールにより表示品質が低下する部分が一定の間隔で生じることになり、表示画面にちらつきが発生するおそれがあった。   Here, since a reflective film is not formed in these contact holes, incident light is not reflected, and display quality is deteriorated in a portion where each contact hole is formed in each pixel constituting the display region. As a result, the display screen has a portion where the display quality deteriorates due to the contact hole at regular intervals, and the display screen may flicker.

本発明は、コンタクトホールを設けても、表示画面のちらつきを抑制できる電気光学装置および電子機器を提供することを目的とする。   An object of the present invention is to provide an electro-optical device and an electronic apparatus that can suppress flickering of a display screen even when a contact hole is provided.

本発明の電気光学装置は、複数の走査線と、これら複数の走査線と交差する複数のデータ線と、前記複数の走査線および前記複数のデータ線の交差に対応して設けられた複数の画素回路と、を有する第1の基板と、前記第1の基板に対向して設けられた第2の基板と、前記第1の基板および前記第2の基板の間に挟持された液晶と、を備えた液晶装置であって、前記画素回路は、スイッチング素子と、このスイッチング素子にコンタクトホールを介して電気的に接続された画素電極と、を備え、前記コンタクトホールの前記画素電極に対する相対位置は、隣接する画素回路同士で異なることを特徴とする。   The electro-optical device of the present invention includes a plurality of scanning lines, a plurality of data lines intersecting with the plurality of scanning lines, and a plurality of scanning lines provided corresponding to the intersections of the plurality of scanning lines and the plurality of data lines. A first substrate having a pixel circuit; a second substrate provided opposite to the first substrate; and a liquid crystal sandwiched between the first substrate and the second substrate; The pixel circuit includes a switching element and a pixel electrode electrically connected to the switching element through a contact hole, and the relative position of the contact hole with respect to the pixel electrode Is different between adjacent pixel circuits.

この発明によれば、スイッチング素子と画素電極とを含んで画素回路を構成し、コンタクトホールの画素電極に対する相対位置を、隣接する画素回路同士で異ならせた。よって、コンタクトホールが表示品質に与える影響を分散させて、表示画面にちらつきが発生するのを抑制できる。   According to the present invention, the pixel circuit is configured including the switching element and the pixel electrode, and the relative position of the contact hole with respect to the pixel electrode is made different between adjacent pixel circuits. Therefore, the influence of the contact hole on the display quality can be dispersed, and the occurrence of flickering on the display screen can be suppressed.

本発明の電気光学装置では、前記画素電極は、前記スイッチング素子、前記走査線、および前記データ線が形成される層の上に、絶縁層を介して形成され、前記コンタクトホールは、前記スイッチング素子に対して略一定の位置に形成され、前記第1の基板は、前記走査線で選択される領域を指定するアドレス線を備え、前記アドレス線は、前記データ線に沿って延びるアドレス幹線と、このアドレス幹線から前記走査線に沿って延びるアドレス枝線と、を備え、前記アドレス幹線は、前記スイッチング素子の所定数ごとに配置されることが好ましい。   In the electro-optical device according to the aspect of the invention, the pixel electrode is formed on a layer where the switching element, the scanning line, and the data line are formed via an insulating layer, and the contact hole is formed of the switching element. The first substrate includes an address line for designating a region selected by the scanning line, and the address line includes an address trunk line extending along the data line; It is preferable that an address branch line extending from the address trunk line along the scanning line is provided, and the address trunk line is arranged for each predetermined number of the switching elements.

この発明によれば、アドレス線をアドレス幹線およびアドレス枝線で構成し、スイッチング素子が形成される層において、このアドレス幹線を所定数のスイッチング素子ごとに配置した。
これにより、スイッチング素子の配置間隔を変更することなく、画素電極の配置間隔を、アドレス幹線の幅の分だけ大きくできる。そのため、隣接する画素回路同士において、スイッチング素子と画素電極との相対位置を異ならせることができる。よって、コンタクトホールをスイッチング素子に対して略一定の位置に形成しても、隣接する画素回路同士において、コンタクトホールの画素電極に対する相対位置は自然に異なることになる。したがって、コンタクトホールの画素電極に対する相対位置を、隣接する画素回路同士で容易に異ならせて、表示画面にちらつきが発生するのを容易に抑制できる。
According to the present invention, the address line is constituted by an address trunk line and an address branch line, and the address trunk line is arranged for each predetermined number of switching elements in the layer where the switching elements are formed.
Thereby, the arrangement interval of the pixel electrodes can be increased by the width of the address trunk line without changing the arrangement interval of the switching elements. Therefore, the relative positions of the switching element and the pixel electrode can be made different between adjacent pixel circuits. Therefore, even if the contact hole is formed at a substantially constant position with respect to the switching element, the relative position of the contact hole with respect to the pixel electrode is naturally different between adjacent pixel circuits. Therefore, it is possible to easily suppress the occurrence of flickering on the display screen by easily changing the relative position of the contact hole with respect to the pixel electrode between adjacent pixel circuits.

本発明の電子機器は、上述の電気光学装置を備えたことを特徴とする。
この発明によれば、上述した効果と同様の効果がある。
An electronic apparatus according to an aspect of the invention includes the above-described electro-optical device.
According to the present invention, there are effects similar to those described above.

以下、本発明の実施形態を図面に基づいて説明する。なお、以下の実施形態および変形例の説明にあたって、同一構成要件については同一符号を付し、その説明を省略もしくは簡略化する。
<実施形態>
図1は、本発明の一実施形態に係る電気光学装置1のブロック図である。
電気光学装置1は、液晶パネルAAからなる。
この液晶パネルAAは、複数の画素50を有する表示領域Aと、この表示領域Aの周辺に設けられて画素50を駆動する走査線駆動回路10、データ線駆動回路20、および駆動信号供給回路30と、を備える。
Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following description of embodiments and modifications, the same constituent elements are denoted by the same reference numerals, and the description thereof is omitted or simplified.
<Embodiment>
FIG. 1 is a block diagram of an electro-optical device 1 according to an embodiment of the present invention.
The electro-optical device 1 includes a liquid crystal panel AA.
The liquid crystal panel AA includes a display area A having a plurality of pixels 50, a scanning line driving circuit 10, a data line driving circuit 20, and a driving signal supply circuit 30 that are provided around the display area A and drive the pixels 50. And comprising.

液晶パネルAAには、図1中水平方向(X方向)に延びるアドレス線11および走査線12からなる一対の配線と、同じく図1中水平方向(X方向)に延びる第1駆動線31および第2駆動線32からなる一対の配線とが、所定間隔おきに交互に設けられている。また、これらアドレス線11、走査線12、第1駆動線31、および第2駆動線32に交差して、図1中上下方向(Y方向)に延びる第1データ線21および第2データ線22が所定間隔おきに交互に設けられている。   The liquid crystal panel AA includes a pair of wiring lines including address lines 11 and scanning lines 12 extending in the horizontal direction (X direction) in FIG. 1, and first drive lines 31 and first lines extending in the horizontal direction (X direction) in FIG. A pair of wirings composed of two drive lines 32 are alternately provided at predetermined intervals. Further, the first data line 21 and the second data line 22 that intersect the address line 11, the scanning line 12, the first drive line 31, and the second drive line 32 and extend in the vertical direction (Y direction) in FIG. Are alternately provided at predetermined intervals.

画素50は、これらアドレス線11、走査線12、第1駆動線31、および第2駆動線32と、第1データ線21および第2データ線22との交差部に設けられる。   The pixel 50 is provided at the intersection of the address line 11, the scanning line 12, the first drive line 31, the second drive line 32, and the first data line 21 and the second data line 22.

走査線駆動回路10は、走査線12で選択される領域を指定するX信号(アドレス信号)を各アドレス線11に供給するとともに、画素50を選択するY信号(走査信号)を線順次で各走査線12に供給する。これにより、表示領域AをX方向およびY方向に沿って複数の領域に分割しておき、X信号(アドレス信号)により、X方向に沿って分割された領域を指定し、Y信号(走査信号)により、Y方向に沿って分割された領域を指定する。
データ線駆動回路20は、画像信号を各第1データ線21に供給するとともに、この画像信号を反転した反転画像信号を各第2データ線22に供給する。
駆動信号供給回路30は、交流の駆動信号を各第1駆動線31に供給するとともに、この駆動信号を反転した反転駆動信号を各第2駆動線32に供給する。
The scanning line driving circuit 10 supplies an X signal (address signal) for designating an area selected by the scanning line 12 to each address line 11, and outputs a Y signal (scanning signal) for selecting the pixel 50 in a line sequential manner. This is supplied to the scanning line 12. Thus, the display area A is divided into a plurality of areas along the X direction and the Y direction, the area divided along the X direction is designated by the X signal (address signal), and the Y signal (scanning signal) ) Designates an area divided along the Y direction.
The data line driving circuit 20 supplies an image signal to each first data line 21 and supplies an inverted image signal obtained by inverting the image signal to each second data line 22.
The drive signal supply circuit 30 supplies an alternating drive signal to each first drive line 31 and supplies an inverted drive signal obtained by inverting this drive signal to each second drive line 32.

図2は、画素50のトランジスタレベルの回路図である。図3は、液晶パネルAAの拡大平面図である。
画素50は、メモリセル51、第1スイッチング回路52、第2スイッチング回路53、第1トランスファゲート54、第2トランスファゲート55、および、液晶セル56を備える。
FIG. 2 is a circuit diagram of the transistor level of the pixel 50. FIG. 3 is an enlarged plan view of the liquid crystal panel AA.
The pixel 50 includes a memory cell 51, a first switching circuit 52, a second switching circuit 53, a first transfer gate 54, a second transfer gate 55, and a liquid crystal cell 56.

メモリセル51は、2つのインバータ511、512をループ接続して構成される。すなわち、インバータ511の入力端は、インバータ512の出力端に接続され、インバータ511の出力端は、インバータ512の入力端に接続される。ここで、メモリセル51のうち、インバータ511の入力端つまりインバータ512の出力端を、端子P1とし、インバータ511の出力端つまりインバータ512の入力端を端子P2とする。   The memory cell 51 is configured by connecting two inverters 511 and 512 in a loop. That is, the input terminal of the inverter 511 is connected to the output terminal of the inverter 512, and the output terminal of the inverter 511 is connected to the input terminal of the inverter 512. Here, in the memory cell 51, an input terminal of the inverter 511, that is, an output terminal of the inverter 512 is a terminal P1, and an output terminal of the inverter 511, that is, an input terminal of the inverter 512 is a terminal P2.

第1スイッチング回路52は、アドレス線11からのX信号(アドレス信号)および走査線12からのY信号(走査信号)に従って、第1データ線21からの画像信号をメモリセル51の端子P1に供給する。
具体的には、この第1スイッチング回路52は、Y信号(走査信号)に従ってオン/オフ状態となるnMOS構造のTFT521と、X信号(アドレス信号)に従ってオン/オフ状態となるnMOS構造のTFT522とが、直列に接続されて構成される。
TFT521のゲートは、走査線12に接続され、ソースは、第1データ線21に接続される。TFT522のゲートは、アドレス線11に接続され、ソースは、TFT521のドレインに接続され、ドレインは、メモリセル51の端子P1に接続される。
The first switching circuit 52 supplies the image signal from the first data line 21 to the terminal P1 of the memory cell 51 in accordance with the X signal (address signal) from the address line 11 and the Y signal (scanning signal) from the scanning line 12. To do.
Specifically, the first switching circuit 52 includes an nMOS-structure TFT 521 that is turned on / off according to a Y signal (scanning signal), and an nMOS-structure TFT 522 that is turned on / off according to an X signal (address signal). Are connected in series.
The gate of the TFT 521 is connected to the scanning line 12, and the source is connected to the first data line 21. The gate of the TFT 522 is connected to the address line 11, the source is connected to the drain of the TFT 521, and the drain is connected to the terminal P 1 of the memory cell 51.

第2スイッチング回路53は、アドレス線11からのX信号(アドレス信号)および走査線12からのY信号(走査信号)に従って、第2データ線22からの反転画像信号をメモリセル51の端子P2に供給する。
具体的には、この第2スイッチング回路53は、Y信号(走査信号)に従ってオン/オフ状態となるnMOS構造のTFT531と、X信号(アドレス信号)に従ってオン/オフ状態となるnMOS構造のTFT532とが、直列に接続されて構成される。
TFT531のゲートは、走査線12に接続され、ソースは、第2データ線22に接続される。TFT532のゲートは、アドレス線11に接続され、ソースは、TFT531のドレインに接続され、ドレインは、メモリセル51の端子P2に接続される。
The second switching circuit 53 applies the inverted image signal from the second data line 22 to the terminal P2 of the memory cell 51 in accordance with the X signal (address signal) from the address line 11 and the Y signal (scanning signal) from the scanning line 12. Supply.
Specifically, the second switching circuit 53 includes an nMOS-structure TFT 531 that is turned on / off according to a Y signal (scanning signal), and an nMOS-structure TFT 532 that is turned on / off according to an X signal (address signal). Are connected in series.
The gate of the TFT 531 is connected to the scanning line 12, and the source is connected to the second data line 22. The gate of the TFT 532 is connected to the address line 11, the source is connected to the drain of the TFT 531, and the drain is connected to the terminal P 2 of the memory cell 51.

液晶セル56は、画素電極561と、この画素電極561に対向配置された対向電極562と、これら画素電極561および対向電極562の間に挟持された液晶層と、を備える。   The liquid crystal cell 56 includes a pixel electrode 561, a counter electrode 562 disposed to face the pixel electrode 561, and a liquid crystal layer sandwiched between the pixel electrode 561 and the counter electrode 562.

第1トランスファゲート54は、CMOS(相補型)構造であり、メモリセル51からの制御信号に従って、第1駆動線31からの駆動信号を液晶セル56の画素電極561に供給する。
具体的には、第1トランスファゲート54の制御端子は、メモリセル51の端子P1、P2に接続され、入力端子は、第1駆動線31に接続され、出力端子は、画素電極561に接続される。
The first transfer gate 54 has a CMOS (complementary) structure, and supplies a drive signal from the first drive line 31 to the pixel electrode 561 of the liquid crystal cell 56 in accordance with a control signal from the memory cell 51.
Specifically, the control terminal of the first transfer gate 54 is connected to the terminals P 1 and P 2 of the memory cell 51, the input terminal is connected to the first drive line 31, and the output terminal is connected to the pixel electrode 561. The

第2トランスファゲート55は、CMOS(相補型)構造であり、メモリセル51からの制御信号に従って、第2駆動線32からの反転駆動信号を液晶セル56の画素電極561に供給する。
具体的には、第2トランスファゲート55の制御端子は、メモリセル51の端子P1、P2に接続され、入力端子は、第2駆動線32に接続され、出力端子は、画素電極561に接続される。
The second transfer gate 55 has a CMOS (complementary) structure and supplies an inverted drive signal from the second drive line 32 to the pixel electrode 561 of the liquid crystal cell 56 in accordance with a control signal from the memory cell 51.
Specifically, the control terminal of the second transfer gate 55 is connected to the terminals P1 and P2 of the memory cell 51, the input terminal is connected to the second drive line 32, and the output terminal is connected to the pixel electrode 561. The

以上の電気光学装置1は、以下のように動作する。
すなわち、走査線駆動回路10からX信号(アドレス信号)を各アドレス線11に供給して表示領域Aの特定の領域を指定するとともに、Y信号(走査信号)を線順次で各走査線12に供給する。
すると、X信号(アドレス信号)により、表示領域Aの特定の領域にある画素50のTFT522、532がオン状態となる。また、Y信号(走査信号)により、ある走査線に係る画素50のTFT521、531がオン状態となる。
これにより、ある走査線12に係る画素50のうち特定の領域に含まれるものを全て選択する。
The above electro-optical device 1 operates as follows.
That is, an X signal (address signal) is supplied from the scanning line driving circuit 10 to each address line 11 to designate a specific area of the display area A, and a Y signal (scanning signal) is line-sequentially applied to each scanning line 12. Supply.
Then, the TFTs 522 and 532 of the pixel 50 in the specific area of the display area A are turned on by the X signal (address signal). Further, the TFTs 521 and 531 of the pixel 50 related to a certain scanning line are turned on by the Y signal (scanning signal).
As a result, all the pixels 50 included in a specific region among the pixels 50 related to a certain scanning line 12 are selected.

そして、これら画素50の選択に同期して、データ線駆動回路20から第1データ線21および第2データ線22に画像信号および反転画像信号を供給する。すると、画像信号および反転画像信号は、選択した画素50のメモリセル51に書き込まれるとともに、トランスファゲート54、55の制御端子に供給される。
これにより、第1トランスファゲート54または第2トランスファゲート55が選択的にオン状態となり、第1駆動線31からの駆動信号または第2駆動線32からの反転駆動信号が画素電極561に書き込まれる。
In synchronization with the selection of the pixels 50, an image signal and an inverted image signal are supplied from the data line driving circuit 20 to the first data line 21 and the second data line 22. Then, the image signal and the inverted image signal are written into the memory cell 51 of the selected pixel 50 and supplied to the control terminals of the transfer gates 54 and 55.
As a result, the first transfer gate 54 or the second transfer gate 55 is selectively turned on, and the drive signal from the first drive line 31 or the inverted drive signal from the second drive line 32 is written to the pixel electrode 561.

画素電極561に画像信号または反転画像信号が書き込まれると、この画素電極561と対向電極562との電位差により、液晶に駆動電圧が印加される。これにより、液晶の配向や秩序を変化させて、各画素50の光変調による表示を行う。
なお、画像信号および反転画像信号は、メモリセル51により保持されて、これにより、液晶に印加される駆動電圧も、次のフレームの書込みまで保持される。
When an image signal or an inverted image signal is written to the pixel electrode 561, a driving voltage is applied to the liquid crystal due to a potential difference between the pixel electrode 561 and the counter electrode 562. As a result, the alignment and order of the liquid crystal are changed, and display by light modulation of each pixel 50 is performed.
Note that the image signal and the inverted image signal are held by the memory cell 51, whereby the drive voltage applied to the liquid crystal is also held until the next frame is written.

また、電気光学装置1によれば、上述のように表示領域Aの全面に表示する全画面表示に限らず、表示領域Aの一部にのみ表示するパーシャル表示も可能である。
すなわち、パーシャル表示モードでは、X信号(アドレス信号)およびY信号(走査信号)により、表示領域Aを分割して形成された複数の領域のうち特定の領域を指定し、この指定した領域においてのみ、表示を行う。
これにより、パーシャル表示モードでは、省電力化を図ることができる。
In addition, according to the electro-optical device 1, not only the full screen display displayed on the entire surface of the display area A as described above, but also a partial display that displays only on a part of the display area A is possible.
That is, in the partial display mode, a specific area is designated among a plurality of areas formed by dividing the display area A by the X signal (address signal) and the Y signal (scanning signal), and only in the designated area. , Display.
Thereby, power saving can be achieved in the partial display mode.

図4は、液晶パネルAAの平面図である。図5は、液晶パネルAAの部分断面図である。図6は、液晶パネルAAにおける画素電極と各配線との関係を示す斜視図である。
ここで、図5は、第1トランスファゲート54または第2トランスファゲート55と、画素電極561と、を含む断面図である。
FIG. 4 is a plan view of the liquid crystal panel AA. FIG. 5 is a partial cross-sectional view of the liquid crystal panel AA. FIG. 6 is a perspective view showing the relationship between the pixel electrode and each wiring in the liquid crystal panel AA.
Here, FIG. 5 is a cross-sectional view including the first transfer gate 54 or the second transfer gate 55 and the pixel electrode 561.

上述の液晶パネルAAは、図5に示すように、画素50に対応してスイッチング素子としての画素トランジスタ59が複数配置された第1の基板としての素子基板60と、この素子基板60に対向配置された第2の基板としての対向基板70と、素子基板60および対向基板70の間に挟持された液晶と、から構成されている。   As shown in FIG. 5, the above-described liquid crystal panel AA has an element substrate 60 as a first substrate on which a plurality of pixel transistors 59 as switching elements are arranged corresponding to the pixels 50, and is disposed opposite to the element substrate 60. The counter substrate 70 as the second substrate, and the liquid crystal sandwiched between the element substrate 60 and the counter substrate 70 are configured.

図4に示すように、素子基板60には、図4中水平方向に延びるアドレス線11、走査線12、第1駆動線31、および第2駆動線32のほか、高電位電源線Vddおよび低電位電源線Vssが形成され、さらに、画素50に対応して、画素回路57が形成されている。
画素回路57は、複数の画素トランジスタ59と、画素電極561とを含んで構成されるが、以降、これら画素回路57を構成する回路素子のうち画素電極561を除いたものを、回路素子群58と呼ぶ。
つまり、回路素子群58は、具体的には、上述のメモリセル51、第1スイッチング回路52、第2スイッチング回路53、第1トランスファゲート54、および第2トランスファゲート55で構成される。
このような回路素子群58は、以上のアドレス線11、走査線12、第1駆動線31、第2駆動線32、高電位電源線Vdd、低電位電源線Vss、第1データ線21、および第2データ線22の交差に対して、一定の位置に設けられている。
As shown in FIG. 4, the element substrate 60 includes the address lines 11, the scanning lines 12, the first drive lines 31, and the second drive lines 32 extending in the horizontal direction in FIG. A potential power supply line Vss is formed, and a pixel circuit 57 is formed corresponding to the pixel 50.
The pixel circuit 57 includes a plurality of pixel transistors 59 and a pixel electrode 561. Hereinafter, among the circuit elements constituting the pixel circuit 57, the pixel element 561 is excluded from the circuit element group 58. Call it.
That is, the circuit element group 58 specifically includes the memory cell 51, the first switching circuit 52, the second switching circuit 53, the first transfer gate 54, and the second transfer gate 55 described above.
Such a circuit element group 58 includes the address line 11, the scanning line 12, the first drive line 31, the second drive line 32, the high-potential power line Vdd, the low-potential power line Vss, the first data line 21, and the like. It is provided at a fixed position with respect to the intersection of the second data lines 22.

また、アドレス線11は、第1データ線21および第2データ線22に沿って延びるアドレス幹線111と、このアドレス幹線111から走査線12に沿って延びるアドレス枝線112と、を備える。   The address line 11 includes an address trunk line 111 extending along the first data line 21 and the second data line 22, and an address branch line 112 extending from the address trunk line 111 along the scanning line 12.

本実施形態において、画素トランジスタ59は、プレーナ型ポリシリコンTFTであり、各画素50は、このTFTを複数含んで構成される。
具体的には、上述の第1スイッチング回路52を構成するTFT521、522、第2スイッチング回路53を構成するTFT531、532、メモリセル51のインバータ511、512を構成するTFT、第1トランスファゲート54を構成するTFT、および、第2トランスファゲート55を構成するTFTは、プレーナ型ポリシリコンTFTで形成されている。
In the present embodiment, the pixel transistor 59 is a planar polysilicon TFT, and each pixel 50 includes a plurality of TFTs.
Specifically, the TFTs 521 and 522 constituting the first switching circuit 52, the TFTs 531 and 532 constituting the second switching circuit 53, the TFTs constituting the inverters 511 and 512 of the memory cell 51, and the first transfer gate 54 are provided. The constituting TFT and the TFT constituting the second transfer gate 55 are formed of a planar type polysilicon TFT.

以下、液晶パネルAAの具体的な構造について説明する。
まず、素子基板60について説明する。
素子基板60は、図5に示すように、ガラス基板68を有し、このガラス基板68上のTFTが形成される領域には、p−Si(多結晶シリコン)およびnp−Siからなる半導体層61が形成されている。
半導体層61の上およびガラス基板68の上には、表示領域Aの全面に亘ってゲート絶縁膜62が形成される。
Hereinafter, a specific structure of the liquid crystal panel AA will be described.
First, the element substrate 60 will be described.
As shown in FIG. 5, the element substrate 60 includes a glass substrate 68, and a region where TFTs are formed on the glass substrate 68 is made of p-Si (polycrystalline silicon) and n + p-Si. A semiconductor layer 61 is formed.
A gate insulating film 62 is formed over the entire surface of the display region A on the semiconductor layer 61 and the glass substrate 68.

ゲート絶縁膜62上には、半導体層61に対向して、ゲート電極591が形成される。
また、ゲート絶縁膜62上には、上述のアドレス線11を構成するアドレス枝線112、走査線12、第1駆動線31、および第2駆動線32のほか、高電位電源線Vddおよび低電位電源線Vssが形成される。
なお、図示しないが、図5のゲート電極591には、上述の端子P1や端子P2からの配線が接続される。
A gate electrode 591 is formed on the gate insulating film 62 so as to face the semiconductor layer 61.
Further, on the gate insulating film 62, in addition to the address branch lines 112, the scanning lines 12, the first drive lines 31, and the second drive lines 32 that constitute the address lines 11, the high potential power supply line Vdd and the low potential are provided. A power supply line Vss is formed.
Although not illustrated, the gate electrode 591 in FIG. 5 is connected to the wiring from the terminal P1 or the terminal P2.

ゲート電極591、アドレス枝線112、走査線12、第1駆動線31、および第2駆動線32、高電位電源線Vdd、低電位電源線Vss、およびゲート絶縁膜62上には、層間絶縁膜63が被覆される。   On the gate electrode 591, the address branch line 112, the scanning line 12, the first drive line 31, the second drive line 32, the high potential power supply line Vdd, the low potential power supply line Vss, and the gate insulating film 62, an interlayer insulating film 63 is coated.

ゲート絶縁膜62および層間絶縁膜63には、半導体層61と後述のソース電極592とを電気的に接続するためのコンタクトホール621と、半導体層61と後述のドレイン電極593とを電気的に接続するためのコンタクトホール622と、が形成される。   A contact hole 621 for electrically connecting the semiconductor layer 61 and a source electrode 592 described later is electrically connected to the gate insulating film 62 and the interlayer insulating film 63, and a semiconductor layer 61 and a drain electrode 593 described later are electrically connected. Contact holes 622 are formed.

層間絶縁膜63の上には、ソース電極592およびドレイン電極593が形成される。
ドレイン電極593は、後述のコンタクトホール641が形成される位置まで延長されている。また、層間絶縁膜63の上には、上述の第1データ線21および第2データ線22が形成される。
なお、図示しないが、図5のソース電極592には、上述の第1駆動線31や第2駆動線32が接続される。
以上により、上述の回路素子群58が形成される。
A source electrode 592 and a drain electrode 593 are formed on the interlayer insulating film 63.
The drain electrode 593 is extended to a position where a contact hole 641 described later is formed. Further, the above-described first data line 21 and second data line 22 are formed on the interlayer insulating film 63.
Although not shown, the first drive line 31 and the second drive line 32 described above are connected to the source electrode 592 in FIG.
Thus, the circuit element group 58 described above is formed.

また、以上により、図6に示すように、第1データ線21および第2データ線22は、層間絶縁膜63を挟んで、上述のアドレス枝線112、走査線12、第1駆動線31、および第2駆動線32、高電位電源線Vdd、および低電位電源線Vssに対して交差することとなる。   Further, as described above, as shown in FIG. 6, the first data line 21 and the second data line 22 have the address branch lines 112, the scanning lines 12, the first drive lines 31, And the second drive line 32, the high potential power supply line Vdd, and the low potential power supply line Vss.

層間絶縁膜63上には、図5および図6に示すように、回路素子群58の8列ごとに、アドレス線11を構成するアドレス幹線111が形成されている。アドレス幹線111とアドレス枝線112とは、その交差部において、層間絶縁膜63を貫通するコンタクト113で電気的に接続されている。
これにより、各アドレス線11は、当該アドレス幹線111の両側に4列ずつ配置された画素回路57にX信号(アドレス信号)を供給して、走査線12で選択される領域として8列の画素50を指定可能である。
On the interlayer insulating film 63, as shown in FIGS. 5 and 6, the address trunk lines 111 constituting the address lines 11 are formed for every eight columns of the circuit element group 58. The address trunk line 111 and the address branch line 112 are electrically connected by a contact 113 penetrating the interlayer insulating film 63 at the intersection.
As a result, each address line 11 supplies X signals (address signals) to the pixel circuits 57 arranged in four columns on both sides of the address trunk line 111, and eight columns of pixels are selected as regions selected by the scanning lines 12. 50 can be specified.

ソース電極592、ドレイン電極593、第1データ線21、第2データ線22、アドレス幹線111および層間絶縁膜63上には、絶縁膜としての平坦化膜64が形成される。
平坦化膜64には、ドレイン電極593と後述の画素電極561とを電気的に接続するためのコンタクトホール641が形成されている。
A planarizing film 64 as an insulating film is formed on the source electrode 592, the drain electrode 593, the first data line 21, the second data line 22, the address trunk line 111, and the interlayer insulating film 63.
A contact hole 641 for electrically connecting the drain electrode 593 and a pixel electrode 561 described later is formed in the planarization film 64.

平坦化膜64上には、コンタクトホール641が形成された領域を除いて、画素電極561が形成される領域の全面に亘って、入射光を反射する反射膜65が形成される。
この反射膜65上およびコンタクトホール641から露出するドレイン電極593には、ITO(Indium Tin Oxide)やIZO(Indium Zinc Oxide)などの透明電極からなる上述の画素電極561が形成されている。この画素電極561は、コンタクトホール641の内部も被覆しており、これにより、ドレイン電極593に電気的に接続される。
画素電極561上には、ポリイミド膜などの有機膜からなる配向膜(図示省略)が形成されている。
On the planarizing film 64, a reflective film 65 that reflects incident light is formed over the entire area where the pixel electrode 561 is formed, except for the area where the contact hole 641 is formed.
On the reflection film 65 and the drain electrode 593 exposed from the contact hole 641, the above-described pixel electrode 561 made of a transparent electrode such as ITO (Indium Tin Oxide) or IZO (Indium Zinc Oxide) is formed. The pixel electrode 561 also covers the inside of the contact hole 641, and is thereby electrically connected to the drain electrode 593.
An alignment film (not shown) made of an organic film such as a polyimide film is formed on the pixel electrode 561.

上述のように、回路素子群58が形成される層には、アドレス線11のアドレス幹線111が回路素子群58の8列ごとに形成されるため、回路素子群58の幅をa1とし、アドレス幹線111が形成される間隙の幅をcとすると、回路素子群58の8列ごとの幅は、8(a1)+cとなる。   As described above, since the address trunk line 111 of the address line 11 is formed in every eight columns of the circuit element group 58 in the layer where the circuit element group 58 is formed, the width of the circuit element group 58 is a1, and the address When the width of the gap in which the trunk line 111 is formed is c, the width of every eight rows of the circuit element group 58 is 8 (a1) + c.

これに対し、画素電極561が形成される層には、アドレス幹線111のような配線は存在しない。そのため、画素電極561の幅をb1とすると、以下の等式が成立する。   On the other hand, there is no wiring like the address trunk line 111 in the layer where the pixel electrode 561 is formed. Therefore, if the width of the pixel electrode 561 is b1, the following equation is established.

8(a1)+c=8(b1)   8 (a1) + c = 8 (b1)

したがって、図4に示すように、回路素子群58の画素電極561に対する相対位置は、隣接する画素回路57同士で異なっている。
なお、回路素子群58の長さをa2、画素電極561の長さをb2とすると、a2とb2とは等しくなっている。
Therefore, as shown in FIG. 4, the relative position of the circuit element group 58 with respect to the pixel electrode 561 differs between adjacent pixel circuits 57.
When the length of the circuit element group 58 is a2 and the length of the pixel electrode 561 is b2, a2 and b2 are equal.

ここで、各回路素子群58において、メモリセル51、第1スイッチング回路52、第2スイッチング回路53、第1トランスファゲート54、および第2トランスファゲート55の位置は一定であり、図4に示すように、コンタクトホール641も、回路素子群58の一定の位置に形成されている。
したがって、上述したように、回路素子群58の画素電極561に対する相対位置は、隣接する画素回路57同士で異なっているから、コンタクトホール641の画素電極561に対する相対位置も、隣接する画素回路57同士で異なることとなる。
このように、アドレス線11や走査線12が延在する方向で隣接する画素同士では、コンタクトホール641の相対位置は異なっている。
Here, in each circuit element group 58, the positions of the memory cell 51, the first switching circuit 52, the second switching circuit 53, the first transfer gate 54, and the second transfer gate 55 are constant, as shown in FIG. Further, the contact hole 641 is also formed at a fixed position in the circuit element group 58.
Therefore, as described above, the relative position of the circuit element group 58 with respect to the pixel electrode 561 is different between the adjacent pixel circuits 57. Therefore, the relative position of the contact hole 641 with respect to the pixel electrode 561 is also different between the adjacent pixel circuits 57. It will be different.
Thus, the relative positions of the contact holes 641 are different between adjacent pixels in the direction in which the address lines 11 and the scanning lines 12 extend.

第1データ線21や第2データ線22が延在する方向で隣接する画素同士では、コンタクトホール641は、画素の境界線(例えば、本実施形態では第1駆動線31)に対して、対称に配置(ミラー配置)されている。
また、コンタクトホール641と同様に、画素回路57を構成するその他の回路素子も、画素の境界線(例えば、本実施形態では第1駆動線31)に対して、対称に配置(ミラー配置)されている。
In adjacent pixels in the direction in which the first data line 21 and the second data line 22 extend, the contact hole 641 is symmetric with respect to the boundary line of the pixel (for example, the first drive line 31 in the present embodiment). (Mirror arrangement).
Similarly to the contact hole 641, other circuit elements constituting the pixel circuit 57 are also arranged symmetrically (mirror arrangement) with respect to the pixel boundary line (for example, the first drive line 31 in the present embodiment). ing.

次に、対向基板70について説明する。
対向基板70は、ガラス基板74を有し、このガラス基板74のうち画素電極561の境界に対向する位置には、ブラックマトリクスを成す遮光膜71が形成される。
ガラス基板74および遮光膜71上には、カラーフィルタの着色層72が形成される。
カラーフィルタの着色層72上には、画素電極561に対向するITO(Indium Tin Oxide)やIZO(Indium Zinc Oxide)などの透明導電膜からなる対向電極562が形成される。対向電極562上には、配向膜(図示省略)が形成されている。
Next, the counter substrate 70 will be described.
The counter substrate 70 has a glass substrate 74, and a light shielding film 71 that forms a black matrix is formed at a position facing the boundary of the pixel electrode 561 in the glass substrate 74.
A colored layer 72 of a color filter is formed on the glass substrate 74 and the light shielding film 71.
On the coloring layer 72 of the color filter, a counter electrode 562 made of a transparent conductive film such as ITO (Indium Tin Oxide) or IZO (Indium Zinc Oxide) is formed to face the pixel electrode 561. An alignment film (not shown) is formed on the counter electrode 562.

素子基板60と対向基板70との間には、液晶層が形成され、この液晶層は、素子基板60および対向基板70の周囲に形成された図示しないシール材により封止されている。   A liquid crystal layer is formed between the element substrate 60 and the counter substrate 70, and this liquid crystal layer is sealed with a sealing material (not shown) formed around the element substrate 60 and the counter substrate 70.

素子基板60および対向基板70の表面には、図示しない位相差板や偏光板が設けられている。   A phase difference plate and a polarizing plate (not shown) are provided on the surfaces of the element substrate 60 and the counter substrate 70.

次に、電気光学装置1の表示について説明する。
電気光学装置1は、全反射型の表示を行う。すなわち、図5中矢印で示すように、外部から入射した周囲光は、対向基板70の偏光板(図示省略)で直線偏光となり、ガラス基板74、カラーフィルタの着色層72、対向電極562を透過して、液晶層に入射する。液晶層に入射した光は、画素電極561を透過して、反射膜65で反射され、再び画素電極561を透過して、液晶層を通過する。この液晶層を通過する間に、印加電圧に応じて偏光方向が回転される。液晶層を通過した光は、再び、対向電極562、カラーフィルタの着色層72、およびガラス基板74を透過して、対向基板70の偏光板に達する。偏光板に達した光は、液晶による偏光方向の回転量に応じて、偏光板を透過する。
Next, display of the electro-optical device 1 will be described.
The electro-optical device 1 performs total reflection display. That is, as indicated by arrows in FIG. 5, ambient light incident from the outside becomes linearly polarized light by the polarizing plate (not shown) of the counter substrate 70, and is transmitted through the glass substrate 74, the colored layer 72 of the color filter, and the counter electrode 562. Then, it enters the liquid crystal layer. The light incident on the liquid crystal layer passes through the pixel electrode 561, is reflected by the reflective film 65, passes through the pixel electrode 561 again, and passes through the liquid crystal layer. While passing through the liquid crystal layer, the polarization direction is rotated according to the applied voltage. The light that has passed through the liquid crystal layer again passes through the counter electrode 562, the color filter coloring layer 72, and the glass substrate 74, and reaches the polarizing plate of the counter substrate 70. The light that has reached the polarizing plate is transmitted through the polarizing plate according to the amount of rotation in the polarization direction by the liquid crystal.

このような全反射型の電気光学装置1は、メモリセル51、スイッチング回路52、53、トランスファゲート54、55などの回路上に画素電極561を形成できるので、画素電極561の有効面積を、メモリセル51やその配線などの面積に影響されることなく、十分に広く確保でき、しかもバックライトなどの光源も不要であるため、高輝度の表示を、低い消費電力で実現できる。   Since the total reflection type electro-optical device 1 can form the pixel electrode 561 on a circuit such as the memory cell 51, the switching circuits 52 and 53, and the transfer gates 54 and 55, the effective area of the pixel electrode 561 can be reduced to the memory. A sufficiently wide area can be secured without being affected by the area of the cell 51 and its wiring, and a light source such as a backlight is not required, so that high-luminance display can be realized with low power consumption.

本実施形態によれば、以下のような効果がある。
(1)複数の画素トランジスタ59と画素電極561とを含んで画素回路57を構成し、コンタクトホール641の画素電極561に対する相対位置を、隣接する画素回路57同士で異ならせた。よって、コンタクトホール641が表示品質に与える影響を分散させて、表示画面にちらつきが発生するのを抑制できる。
According to this embodiment, there are the following effects.
(1) The pixel circuit 57 is configured to include a plurality of pixel transistors 59 and the pixel electrode 561, and the relative positions of the contact holes 641 with respect to the pixel electrode 561 are different between adjacent pixel circuits 57. Accordingly, the influence of the contact hole 641 on the display quality can be dispersed, and the occurrence of flickering on the display screen can be suppressed.

(2)アドレス線11をアドレス幹線111およびアドレス枝線112で構成し、回路素子群58が形成される層において、このアドレス幹線111を8列の回路素子群58ごとに配置した。これにより、回路素子群58の配置間隔を変更することなく、画素電極561の配置間隔をアドレス幹線111の幅の分だけ大きくできる。そのため、回路素子群58に対する画素電極561の相対位置を、隣接する画素回路57同士で異ならせることができる。よって、コンタクトホール641を回路素子群58に対して略一定の位置に形成しても、隣接する画素回路57同士において、コンタクトホール641の画素電極561に対する相対位置は異なることになる。したがって、コンタクトホール641の画素電極561に対する相対位置を、隣接する画素回路57同士で容易に異ならせて、表示画面にちらつきが発生するのを容易に抑制できる。   (2) The address line 11 is composed of the address trunk line 111 and the address branch line 112, and the address trunk line 111 is arranged for each of the eight circuit element groups 58 in the layer where the circuit element group 58 is formed. Thereby, the arrangement interval of the pixel electrodes 561 can be increased by the width of the address trunk line 111 without changing the arrangement interval of the circuit element group 58. Therefore, the relative position of the pixel electrode 561 with respect to the circuit element group 58 can be made different between adjacent pixel circuits 57. Therefore, even if the contact hole 641 is formed at a substantially constant position with respect to the circuit element group 58, the relative position of the contact hole 641 with respect to the pixel electrode 561 is different between adjacent pixel circuits 57. Therefore, the relative position of the contact hole 641 with respect to the pixel electrode 561 can be easily made different between the adjacent pixel circuits 57, and the occurrence of flickering on the display screen can be easily suppressed.

<変形例>
なお、本発明は前記実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
例えば、前記実施形態では、アドレス幹線111を回路素子群58と同層に設けることで、このアドレス幹線111の幅の分、回路素子群58の配置間隔を大きくしたが、これに限らない。すなわち、アドレス幹線111を設けずに、単に、回路素子群の配置間隔を大きくしてもよい。
また、前記実施形態では、液晶に印加する駆動電圧を保持するために、SRAMであるメモリセル51を設けたが、これに限らず、DRAMである蓄積容量を設けてもよい。
<Modification>
It should be noted that the present invention is not limited to the above-described embodiment, and modifications, improvements, etc. within a scope that can achieve the object of the present invention are included in the present invention.
For example, in the above embodiment, the address trunk line 111 is provided in the same layer as the circuit element group 58 to increase the arrangement interval of the circuit element group 58 by the width of the address trunk line 111. However, the present invention is not limited to this. That is, the arrangement interval of the circuit element groups may be simply increased without providing the address trunk line 111.
In the embodiment, the memory cell 51 that is an SRAM is provided to hold the drive voltage applied to the liquid crystal. However, the present invention is not limited to this, and a storage capacitor that is a DRAM may be provided.

また、液晶としては、TN(Twisted Nematic)液晶やSTN(Super Twisted Nematic)液晶などが挙げられる。
また、前記各実施形態では、本発明を電気光学物質として液晶を用いたが、これに限らず、液晶以外の電気光学物質を用いた電気光学装置にも適用できる。例えば、着色された液体とこの液体に分散された白色の粒子とを含むマイクロカプセルを電気光学物質として用いた電気泳動表示パネル、極性が相違する領域毎に異なる色に塗り分けられたツイストボールを電気光学物質として用いたツイストボールディスプレイパネル、黒色トナーを電気光学物質として用いたトナーディスプレイパネル、あるいは、ヘリウムやネオン等の高圧ガスを電気光学物資として用いたプラズマディスプレイパネルなど各種の電気光学装置に対しても、上記実施形態と同様に本発明が適用され得る。
また、前記実施形態では、画素トランジスタ59として、ポリシリコンTFTを用いたが、これに限らず、アモルファスシリコンTFTを用いてもよい。
また、液晶の表示モードとしては、IPS(In-Plane Switching)やFFS(Fringe-Field Switching)などでもよい。
Examples of the liquid crystal include TN (Twisted Nematic) liquid crystal and STN (Super Twisted Nematic) liquid crystal.
In each of the above-described embodiments, the liquid crystal is used as the electro-optical material. However, the present invention is not limited to this, and can be applied to an electro-optical device using an electro-optical material other than the liquid crystal. For example, an electrophoretic display panel using a microcapsule containing a colored liquid and white particles dispersed in the liquid as an electro-optical material, and a twist ball that is separately applied to different colors for areas of different polarity Various electro-optical devices such as a twist ball display panel used as an electro-optical material, a toner display panel using black toner as an electro-optical material, or a plasma display panel using a high-pressure gas such as helium or neon as an electro-optical material. In contrast, the present invention can be applied similarly to the above embodiment.
In the above embodiment, a polysilicon TFT is used as the pixel transistor 59. However, the present invention is not limited to this, and an amorphous silicon TFT may be used.
The liquid crystal display mode may be IPS (In-Plane Switching), FFS (Fringe-Field Switching), or the like.

<応用例>
次に、上述した実施形態に係る電気光学装置1を適用した電子機器について説明する。
図7は、電気光学装置1を適用した携帯電話機の構成を示す斜視図である。携帯電話機3000は、複数の操作ボタン3001およびスクロールボタン3002、ならびに電気光学装置1を備える。スクロールボタン3002を操作することによって、電気光学装置1に表示される画面がスクロールされる。
<Application example>
Next, an electronic apparatus to which the electro-optical device 1 according to the above-described embodiment is applied will be described.
FIG. 7 is a perspective view showing a configuration of a mobile phone to which the electro-optical device 1 is applied. The cellular phone 3000 includes a plurality of operation buttons 3001, scroll buttons 3002, and the electro-optical device 1. By operating the scroll button 3002, the screen displayed on the electro-optical device 1 is scrolled.

なお、電気光学装置1が適用される電子機器としては、図7に示すものの他、パーソナルコンピュータ、情報携帯端末、デジタルスチルカメラ、液晶テレビ、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、タッチパネルを備えた機器などが挙げられる。そして、これらの各種電子機器の表示部として、前述した電気光学装置が適用可能である。   As an electronic apparatus to which the electro-optical device 1 is applied, in addition to those shown in FIG. 7, a personal computer, an information portable terminal, a digital still camera, a liquid crystal television, a viewfinder type, a monitor direct view type video tape recorder, a car navigation system. Examples of the apparatus include a device, a pager, an electronic notebook, a calculator, a word processor, a workstation, a video phone, a POS terminal, and a touch panel. The electro-optical device described above can be applied as a display unit of these various electronic devices.

本発明の一実施形態に係る電気光学装置の構成を示すブロック図である。1 is a block diagram illustrating a configuration of an electro-optical device according to an embodiment of the invention. FIG. 前記電気光学装置の画素のトランジスタレベルの回路図である。FIG. 3 is a circuit diagram of a transistor level of a pixel of the electro-optical device. 前記電気光学装置を構成する液晶パネルの拡大平面図である。FIG. 3 is an enlarged plan view of a liquid crystal panel constituting the electro-optical device. 前記電気光学装置の液晶パネルの平面図である。2 is a plan view of a liquid crystal panel of the electro-optical device. FIG. 前記電気光学装置の液晶パネルの部分断面図である。FIG. 3 is a partial cross-sectional view of a liquid crystal panel of the electro-optical device. 前記電気光学装置の液晶パネルにおける画素電極と各配線との関係を示す斜視図である。FIG. 4 is a perspective view illustrating a relationship between a pixel electrode and each wiring in a liquid crystal panel of the electro-optical device. 上述した電気光学装置を適用した携帯電話機を示す斜視図である。It is a perspective view which shows the mobile telephone to which the electro-optical device mentioned above is applied.

符号の説明Explanation of symbols

1…電気光学装置、11…アドレス線、12…走査線、21…第1データ線(データ線)、22…第2データ線(データ線)、57…画素回路、59…画素トランジスタ(スイッチング素子)、60…素子基板(第1の基板)、64…平坦化膜(絶縁膜)、70…対向基板(第2の基板)、111…アドレス幹線、112…アドレス枝線、561…画素電極、コンタクトホール…641、3000…携帯電話機(電子機器)。   DESCRIPTION OF SYMBOLS 1 ... Electro-optical device, 11 ... Address line, 12 ... Scan line, 21 ... 1st data line (data line), 22 ... 2nd data line (data line), 57 ... Pixel circuit, 59 ... Pixel transistor (switching element) ), 60... Element substrate (first substrate), 64... Flattening film (insulating film), 70 .. counter substrate (second substrate), 111... Address trunk line, 112... Address branch line, 561. Contact hole ... 641, 3000 ... mobile phone (electronic equipment).

Claims (3)

複数の走査線と、これら複数の走査線と交差する複数のデータ線と、前記複数の走査線および前記複数のデータ線の交差に対応して設けられた複数の画素回路と、を有する第1の基板と、前記第1の基板に対向して設けられた第2の基板と、前記第1の基板および前記第2の基板の間に挟持された液晶と、を備えた液晶装置であって、
前記画素回路は、スイッチング素子と、このスイッチング素子にコンタクトホールを介して電気的に接続された画素電極と、を備え、
前記コンタクトホールの前記画素電極に対する相対位置は、隣接する画素回路同士で異なることを特徴とする電気光学装置。
A plurality of scan lines; a plurality of data lines intersecting with the plurality of scan lines; and a plurality of pixel circuits provided corresponding to the intersection of the plurality of scan lines and the plurality of data lines. And a liquid crystal sandwiched between the first substrate and the second substrate, and a liquid crystal device comprising: a second substrate provided opposite to the first substrate; and a liquid crystal sandwiched between the first substrate and the second substrate. ,
The pixel circuit includes a switching element and a pixel electrode electrically connected to the switching element via a contact hole,
2. The electro-optical device according to claim 1, wherein a relative position of the contact hole with respect to the pixel electrode is different between adjacent pixel circuits.
請求項1に記載の電気光学装置において、
前記画素電極は、前記スイッチング素子、前記走査線、および前記データ線が形成される層の上に、絶縁層を介して形成され、
前記コンタクトホールは、前記スイッチング素子に対して略一定の位置に形成され、
前記第1の基板は、前記走査線で選択される領域を指定するアドレス線を備え、
前記アドレス線は、前記データ線に沿って延びるアドレス幹線と、このアドレス幹線から前記走査線に沿って延びるアドレス枝線と、を備え、
前記アドレス幹線は、前記スイッチング素子の所定数ごとに配置されることを特徴とする電気光学装置。
The electro-optical device according to claim 1.
The pixel electrode is formed on the layer where the switching element, the scanning line, and the data line are formed via an insulating layer,
The contact hole is formed at a substantially constant position with respect to the switching element,
The first substrate includes an address line for designating a region selected by the scanning line,
The address line includes an address trunk line extending along the data line, and an address branch line extending from the address trunk line along the scanning line,
The electro-optical device, wherein the address trunk line is arranged for each predetermined number of the switching elements.
請求項1または2に記載の電気光学装置を備えた電子機器。
An electronic apparatus comprising the electro-optical device according to claim 1.
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