JP2007081032A - Method of manufacturing semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To inexpensively form a SOI (Silicon-On-Insulator) structure on part of a semiconductor substrate without using selective epitaxial growth. <P>SOLUTION: A first single crystal semiconductor layer 3a and a second single crystal semiconductor layer 4a are sequentially formed on a SOI structure formation region R2 on the semiconductor substrate 1 by means of epitaxial growth, and in addition, a first amorphous semiconductor layer 3b and a second amorphous semiconductor layer 4b are sequentially formed on an element separation oxide film 2 formed around the SOI structure formation region R2 and on an unexposed region R1. Thereafter, the second single crystal semiconductor layer 4a, the second amorphous semiconductor layer 4b, the first single crystal semiconductor layer 3a and the first amorphous semiconductor layer 3b are etched with a resist pattern R1 as a mask, thereby forming an aperture 7 for exposing part of the semiconductor substrate 1 on the SOI structure formation region R2. In addition, the first amorphous semiconductor layer 3b and the second amorphous semiconductor layer 4b on the element separation oxide film 2 are removed. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は半導体装置の製造方法に関し、特に、SOI(Silicon On Insulator)基板上に形成された電界効果型トランジスタの製造方法に適用して好適なものである。   The present invention relates to a method for manufacturing a semiconductor device, and is particularly suitable for application to a method for manufacturing a field effect transistor formed on an SOI (Silicon On Insulator) substrate.

SOI基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース/ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型SOIトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、SOIトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、SOI基板としては、例えば、特許文献1、2に開示されているように、SIMOX(Separation by Implanted Oxgen)基板や貼り合わせ基板などが用いられている。   Field effect transistors formed on an SOI substrate are attracting attention because of their ease of element isolation, latch-up freeness, and low source / drain junction capacitance. In particular, since a fully depleted SOI transistor can operate at low power consumption and at high speed and can be easily driven at a low voltage, research for operating the SOI transistor in a fully depleted mode has been actively conducted. Here, as the SOI substrate, for example, as disclosed in Patent Documents 1 and 2, a SIMOX (Separation by Implanted Oxgen) substrate or a bonded substrate is used.

また、非特許文献1には、バルク基板上にSOI層を形成することで、SOIトランジスタを低コストで形成できる方法が開示されている。この非特許文献1に開示された方法では、Si基板上にSi/SiGe層を成膜し、Si/SiGe層に第1の溝を形成する。そして、第1の溝に支持体を埋め込んだ後、SiGe層を支持体から露出させる第2の溝を形成し、SiとSiGeとの選択比の違いを利用してSiGe層のみを選択的に除去することにより、Si基板とSi層との間に空洞部を形成する。そして、空洞部内に露出したSiの熱酸化を行うことにより、Si基板とSi層との間にSiO2層を埋め込み、Si基板とSi層との間にBOX層を形成する。 Non-Patent Document 1 discloses a method by which an SOI transistor can be formed at a low cost by forming an SOI layer over a bulk substrate. In the method disclosed in Non-Patent Document 1, a Si / SiGe layer is formed on a Si substrate, and a first groove is formed in the Si / SiGe layer. And after embedding a support body in the 1st groove | channel, the 2nd groove | channel which exposes a SiGe layer from a support body is formed, and only a SiGe layer is selectively utilized using the difference in the selection ratio of Si and SiGe. By removing, a cavity is formed between the Si substrate and the Si layer. Then, by performing thermal oxidation of Si exposed in the cavity, an SiO 2 layer is embedded between the Si substrate and the Si layer, and a BOX layer is formed between the Si substrate and the Si layer.

この非特許文献1に開示された方法では、SOIトランジスタとバルクトランジスタとを1つのウェハ内に同時に形成することができる。この場合、SiGe層をウェハ全面に成膜するのではなく、選択エピタキシャル成長にてSOIトランジスタ形成領域にのみSiGe層を成膜する。ここで、選択エピタキシャル成長では、SOIトランジスタ形成領域以外に堆積したアモルファス半導体を除去するために、塩素ガスが必要になる。ここで、使用済みの塩素ガスは有害であるため、無害化処理が必要になる。この無害化処理では、例えば、除外剤としてZnOを用いて以下の反応を起こさせることにより、使用済みの塩素ガスを吸収させることができる。
Cl2+ZnO→ZnCl2+1/2O2
また、廃棄物となった除外剤は焼却処理などによって処理され埋め立てられる。
特開2002−299591号公報 特開2000−124092号公報 T.Sakai et al.“Separation by Bonding Si Islands(SBSI) for LSI Application”,S econd International GiGe Technology and Device Meeting,Meeting Abstract,pp.230 −231,May(2004)
In the method disclosed in Non-Patent Document 1, an SOI transistor and a bulk transistor can be simultaneously formed in one wafer. In this case, the SiGe layer is not formed on the entire surface of the wafer, but is formed only on the SOI transistor formation region by selective epitaxial growth. Here, in selective epitaxial growth, chlorine gas is required to remove the amorphous semiconductor deposited outside the SOI transistor formation region. Here, since used chlorine gas is harmful, detoxification treatment is required. In this detoxification treatment, for example, used chlorine gas can be absorbed by causing the following reaction using ZnO as an excluding agent.
Cl 2 + ZnO → ZnCl 2 + 1 / 2O 2
Also, the excluding agent that has become waste is disposed of by being incinerated.
JP 2002-299951 A Japanese Patent Application Laid-Open No. 2000-124092 T.A. Sakai et al. “Separation by Bonding Si Islands (SBSI) for LSI Applications”, Second International GiGe Technology and Device Meeting, Meeting Abstracts, p. 230 -231, May (2004)

しかしながら、SIMOX基板を製造するには、シリコンウェハに高濃度の酸素をイオン注入することが必要となる。また、貼り合わせ基板を製造するには、2枚のシリコンウェハを貼り合わせた後、シリコンウェハの表面を研磨する必要がある。このため、SOIトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。   However, in order to manufacture a SIMOX substrate, it is necessary to ion-implant high concentration oxygen into a silicon wafer. In order to manufacture a bonded substrate, it is necessary to polish the surface of the silicon wafer after bonding two silicon wafers. For this reason, the SOI transistor has a problem that the cost is increased as compared with a field effect transistor formed in a bulk semiconductor.

また、イオン注入や研磨では、SOI層の膜厚のばらつきが大きく、完全空乏型SOIトランジスタを作製するためにSOI層を薄膜化すると、電界効果型トランジスタの特性を安定化させることが困難であるという問題があった
また、非特許文献1に開示された方法では、SOIトランジスタ形成領域にのみSiGe層を成膜するために選択エピタキシャル成長が用いられるため、塩素ガスを除外するために必要とされるエネルギーや環境への悪影響が大きいという問題があった。
Also, in ion implantation and polishing, the variation in the thickness of the SOI layer is large, and it is difficult to stabilize the characteristics of the field effect transistor when the SOI layer is thinned in order to produce a fully depleted SOI transistor. Further, in the method disclosed in Non-Patent Document 1, selective epitaxial growth is used to form a SiGe layer only in the SOI transistor formation region, so that it is necessary to exclude chlorine gas. There was a problem that the negative effect on energy and the environment was great.

そこで、本発明の目的は、選択エピタキシャル成長を用いることなく、半導体基板上の一部の領域にSOI構造を安価に形成することが可能な半導体装置の製造方法を提供することである。   SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a semiconductor device that can form an SOI structure in a partial region on a semiconductor substrate at low cost without using selective epitaxial growth.

上述した課題を解決するために、本発明の一態様に係る半導体装置の製造方法によれば、開口部が形成された絶縁層を半導体基板のチップ領域および一チップ分の面積に満たない周辺領域にそれぞれ形成する工程と、エピタキシャル成長にて第1アモルファス半導体層を前記絶縁層上に堆積させながら、前記開口部を介して露出された半導体基板上に第1単結晶半導体層を形成する工程と、エピタキシャル成長にて第2アモルファス半導体層を前記第1アモルファス半導体層上に堆積させながら、前記第1単結晶半導体層よりもエッチングレートが小さな材料で構成された第2単結晶半導体層を前記第1単結晶半導体層上に形成する工程と、前記第1単結晶半導体層および第2単結晶半導体層の側壁を露出させる第1露出部を形成する工程と、前記第1露出部に埋め込まれ、前記第2単結晶半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第1単結晶半導体層の一部を前記支持体および前記第2単結晶半導体層から露出させる第2露出部を形成する工程と、前記第2露出部を介して第1単結晶半導体層を選択的にエッチングすることにより、前記第1単結晶半導体層が除去された空洞部を前記半導体基板と前記第2単結晶半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする。   In order to solve the above-described problem, according to a method for manufacturing a semiconductor device according to an aspect of the present invention, an insulating layer in which an opening is formed has a chip region of a semiconductor substrate and a peripheral region less than the area of one chip. Forming each of the first single crystal semiconductor layer on the semiconductor substrate exposed through the opening while depositing the first amorphous semiconductor layer on the insulating layer by epitaxial growth; While depositing a second amorphous semiconductor layer on the first amorphous semiconductor layer by epitaxial growth, a second single crystal semiconductor layer made of a material having an etching rate smaller than that of the first single crystal semiconductor layer is formed on the first single crystal semiconductor layer. Forming on the crystalline semiconductor layer; forming a first exposed portion exposing the sidewalls of the first single crystal semiconductor layer and the second single crystal semiconductor layer; Forming a support embedded in the first exposed portion and supporting the second single crystal semiconductor layer on the semiconductor substrate; and a part of the first single crystal semiconductor layer in the support and the second Forming the second exposed portion exposed from the single crystal semiconductor layer; and selectively etching the first single crystal semiconductor layer through the second exposed portion to remove the first single crystal semiconductor layer. A step of forming a hollow portion between the semiconductor substrate and the second single crystal semiconductor layer, and a step of forming a buried insulating layer embedded in the hollow portion.

これにより、第1単結晶半導体層上に第2単結晶半導体層が積層された場合においても、第2露出部を介してエッチングガスまたはエッチング液を第1単結晶半導体層に接触させることが可能となり、第2単結晶半導体層を残したまま、第1および第2単結晶半導体層間の選択比の違いを利用して第1単結晶半導体層を除去することが可能となるとともに、第2単結晶半導体層下の空洞部内に埋め込まれた埋め込み絶縁層を形成することができる。また、第2単結晶半導体層を半導体基板上で支持する支持体を設けることにより、第2単結晶半導体層下に空洞部が形成された場合においても、第2単結晶半導体層が半導体基板上に脱落することを防止することができる。さらに、エピタキシャル成長にて第1アモルファス半導体層を絶縁層上に堆積させながら、開口部を介して露出された半導体基板上に第1単結晶半導体層を形成することにより、半導体基板上の一部の領域に第1単結晶半導体層および第2単結晶半導体層を形成する場合においても、選択エピタキシャル成長を用いる必要がなくなる。また、第1アモルファス半導体層および第2アモルファス半導体層が絶縁層上に堆積された場合においても、第1露出部を形成する際に第1アモルファス半導体層および第2アモルファス半導体層を一括してエッチング除去することが可能となるとともに、一チップ分の面積に満たない周辺領域にも開口部が形成された絶縁層を形成することで、一チップ分の面積に満たない周辺領域に形成される第1アモルファス半導体層および第2アモルファス半導体層の面積を縮小することができる。   Thereby, even when the second single crystal semiconductor layer is stacked on the first single crystal semiconductor layer, the etching gas or the etchant can be brought into contact with the first single crystal semiconductor layer through the second exposed portion. Thus, the first single crystal semiconductor layer can be removed using the difference in the selection ratio between the first and second single crystal semiconductor layers while the second single crystal semiconductor layer remains, and the second single crystal semiconductor layer can be removed. A buried insulating layer buried in the cavity under the crystalline semiconductor layer can be formed. In addition, by providing a support that supports the second single crystal semiconductor layer on the semiconductor substrate, the second single crystal semiconductor layer is formed on the semiconductor substrate even when a cavity is formed below the second single crystal semiconductor layer. Can be prevented from falling off. Furthermore, by depositing the first amorphous semiconductor layer on the insulating layer by epitaxial growth and forming the first single crystal semiconductor layer on the semiconductor substrate exposed through the opening, a part of the semiconductor substrate is formed. Even when the first single crystal semiconductor layer and the second single crystal semiconductor layer are formed in the region, it is not necessary to use selective epitaxial growth. Further, even when the first amorphous semiconductor layer and the second amorphous semiconductor layer are deposited on the insulating layer, the first amorphous semiconductor layer and the second amorphous semiconductor layer are collectively etched when the first exposed portion is formed. The insulating layer having an opening formed in the peripheral region less than the area of one chip can be removed, so that the first region formed in the peripheral region less than the area of one chip is formed. The areas of the first amorphous semiconductor layer and the second amorphous semiconductor layer can be reduced.

このため、第2単結晶半導体層の欠陥の発生を低減させつつ、第2単結晶半導体層を埋め込み絶縁層上に配置することが可能となり、第2単結晶半導体層の品質を損なうことなく、第2単結晶半導体層と半導体基板との間の絶縁を図ることが可能となるとともに、埋め込み絶縁層上に配置された第2単結晶半導体層を半導体基板上の一部の領域に形成した場合においても、塩素ガスを用いる必要がなくなる。この結果、SOI基板を用いることなく、第2単結晶半導体層上にSOIトランジスタを形成することが可能となり、SOIトランジスタの低価格化を実現することが可能となるとともに、塩素ガスを除外するために必要とされるエネルギーや環境への悪影響を低減することができる。   Therefore, it is possible to dispose the second single crystal semiconductor layer on the buried insulating layer while reducing the occurrence of defects in the second single crystal semiconductor layer, and without damaging the quality of the second single crystal semiconductor layer, When it is possible to achieve insulation between the second single crystal semiconductor layer and the semiconductor substrate, and the second single crystal semiconductor layer disposed on the buried insulating layer is formed in a partial region on the semiconductor substrate In this case, it is not necessary to use chlorine gas. As a result, an SOI transistor can be formed on the second single crystal semiconductor layer without using an SOI substrate, so that the SOI transistor can be reduced in price and chlorine gas is excluded. Can reduce the adverse effects on the energy and the environment required.

また、一チップ分の面積に満たない周辺領域に形成される第1アモルファス半導体層および第2アモルファス半導体層の面積を縮小することにより、第1アモルファス半導体層および第2アモルファス半導体層が微小な破片として存在することを防止することが可能となり、パーティクルやゴミとしてウェハの表面に付着することを防止することができる。   Further, by reducing the areas of the first amorphous semiconductor layer and the second amorphous semiconductor layer formed in the peripheral region less than the area for one chip, the first amorphous semiconductor layer and the second amorphous semiconductor layer are minute fragments. It is possible to prevent the particles from adhering to the surface of the wafer as particles or dust.

また、本発明の一態様に係る半導体装置の製造方法によれば、開口部が形成された絶縁層を半導体基板上に形成する工程と、エピタキシャル成長にて第1アモルファス半導体層を前記絶縁層上に堆積させながら、前記開口部を介して露出された半導体基板上に第1単結晶半導体層を形成する工程と、エピタキシャル成長にて第2アモルファス半導体層を前記第1アモルファス半導体層上に堆積させながら、前記第1単結晶半導体層よりもエッチングレートが小さな材料で構成された第2単結晶半導体層を前記第1単結晶半導体層上に形成する工程と、前記第1単結晶半導体層および第2単結晶半導体層の側壁を露出させる第1露出部を前記半導体基板のチップ領域および一チップ分の面積に満たない周辺領域に形成するとともに、前記絶縁層上に堆積された第1アモルファス半導体層および第2アモルファス半導体層を前記半導体基板のチップ領域および一チップ分の面積に満たない周辺領域から除去する工程と、前記第1露出部に埋め込まれ、前記第2単結晶半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第1単結晶半導体層の一部を前記支持体および前記第2単結晶半導体層から露出させる第2露出部を形成する工程と、前記第2露出部を介して第1単結晶半導体層を選択的にエッチングすることにより、前記第1単結晶半導体層が除去された空洞部を前記半導体基板と前記第2単結晶半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする。   According to the method for manufacturing a semiconductor device of one embodiment of the present invention, the step of forming the insulating layer having the opening on the semiconductor substrate and the first amorphous semiconductor layer on the insulating layer by epitaxial growth are provided. Forming a first single crystal semiconductor layer on the semiconductor substrate exposed through the opening while depositing, and depositing a second amorphous semiconductor layer on the first amorphous semiconductor layer by epitaxial growth, Forming a second single crystal semiconductor layer formed of a material having an etching rate lower than that of the first single crystal semiconductor layer on the first single crystal semiconductor layer; and the first single crystal semiconductor layer and the second single crystal semiconductor layer. Forming a first exposed portion exposing a side wall of the crystalline semiconductor layer in a chip region of the semiconductor substrate and a peripheral region less than an area of one chip, and the insulating layer Removing the first amorphous semiconductor layer and the second amorphous semiconductor layer deposited on the semiconductor substrate from a chip region of the semiconductor substrate and a peripheral region less than an area for one chip, embedded in the first exposed portion, Forming a support for supporting two single crystal semiconductor layers on the semiconductor substrate; and a second exposed portion for exposing a part of the first single crystal semiconductor layer from the support and the second single crystal semiconductor layer Forming the cavity, and selectively etching the first single crystal semiconductor layer through the second exposed portion, thereby removing the cavity from which the first single crystal semiconductor layer has been removed from the semiconductor substrate and the second And a step of forming between the single crystal semiconductor layer and a step of forming a buried insulating layer embedded in the cavity.

これにより、半導体基板上の一部の領域に第1単結晶半導体層および第2単結晶半導体層を形成する場合においても、選択エピタキシャル成長を用いる必要がなくなるとともに、第1アモルファス半導体層および第2アモルファス半導体層が絶縁層上に堆積された場合においても、第1露出部を形成する際に、半導体基板上のチップ領域だけでなく一チップ分の面積に満たない周辺領域についても、第1アモルファス半導体層および第2アモルファス半導体層を一括してエッチング除去することができる。このため、埋め込み絶縁層上に配置された第2単結晶半導体層を半導体基板上の一部の領域に形成した場合においても、塩素ガスを用いる必要がなくなり、塩素ガスを除外するために必要とされるエネルギーや環境への悪影響を低減することが可能となるとともに、第1アモルファス半導体層および第2アモルファス半導体層が微小な破片としてウェハの表面に付着することを防止しつつ、埋め込み絶縁層上に配置された第2単結晶半導体層を半導体基板上の一部の領域に形成することが可能となる。   Accordingly, even when the first single crystal semiconductor layer and the second single crystal semiconductor layer are formed in a part of the region on the semiconductor substrate, it is not necessary to use selective epitaxial growth, and the first amorphous semiconductor layer and the second amorphous semiconductor layer are eliminated. Even when the semiconductor layer is deposited on the insulating layer, when forming the first exposed portion, not only the chip region on the semiconductor substrate but also the peripheral region less than the area for one chip is used for the first amorphous semiconductor. The layer and the second amorphous semiconductor layer can be collectively etched away. For this reason, even when the second single crystal semiconductor layer disposed on the buried insulating layer is formed in a partial region on the semiconductor substrate, it is not necessary to use chlorine gas, and it is necessary to exclude chlorine gas. On the buried insulating layer while preventing the first amorphous semiconductor layer and the second amorphous semiconductor layer from adhering to the surface of the wafer as minute debris. The second single crystal semiconductor layer disposed on the semiconductor substrate can be formed in a partial region on the semiconductor substrate.

また、本発明の一態様に係る半導体装置の製造方法によれば、開口部が形成された絶縁層を半導体基板上に形成する工程と、エピタキシャル成長にて第1アモルファス半導体層を前記絶縁層上に堆積させながら、前記開口部を介して露出された半導体基板上に第1単結晶半導体層を形成する工程と、エピタキシャル成長にて第2アモルファス半導体層を前記第1アモルファス半導体層上に堆積させながら、前記第1単結晶半導体層よりもエッチングレートが小さな材料で構成された第2単結晶半導体層を前記第1単結晶半導体層上に形成する工程と、前記第1単結晶半導体層および第2単結晶半導体層の側壁を露出させる第1露出部を形成する工程と、前記第1露出部に埋め込まれ、前記第2単結晶半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第1単結晶半導体層の一部を前記支持体および前記第2単結晶半導体層から露出させる第2露出部を前記半導体基板のチップ領域および一チップ分の面積に満たない周辺領域に形成するとともに、前記絶縁層上に堆積された支持体、第1アモルファス半導体層および第2アモルファス半導体層を前記半導体基板のチップ領域および一チップ分の面積に満たない周辺領域から除去する工程と、前記第2露出部を介して第1単結晶半導体層を選択的にエッチングすることにより、前記第1単結晶半導体層が除去された空洞部を前記半導体基板と前記第2単結晶半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする。   According to the method for manufacturing a semiconductor device of one embodiment of the present invention, the step of forming the insulating layer having the opening on the semiconductor substrate and the first amorphous semiconductor layer on the insulating layer by epitaxial growth are provided. Forming a first single crystal semiconductor layer on the semiconductor substrate exposed through the opening while depositing, and depositing a second amorphous semiconductor layer on the first amorphous semiconductor layer by epitaxial growth, Forming a second single crystal semiconductor layer formed of a material having an etching rate lower than that of the first single crystal semiconductor layer on the first single crystal semiconductor layer; and the first single crystal semiconductor layer and the second single crystal semiconductor layer. Forming a first exposed portion for exposing a side wall of the crystalline semiconductor layer; and supporting the second single crystal semiconductor layer embedded in the first exposed portion on the semiconductor substrate. Forming a body, and a second exposed portion for exposing a part of the first single crystal semiconductor layer from the support and the second single crystal semiconductor layer to a chip area and an area of one chip of the semiconductor substrate The support, the first amorphous semiconductor layer, and the second amorphous semiconductor layer deposited on the insulating layer are formed in a peripheral region that is less than the peripheral region less than the chip region of the semiconductor substrate and the area of one chip. And removing the cavity from which the first single crystal semiconductor layer has been removed by selectively etching the first single crystal semiconductor layer through the second exposed portion, and removing the first single crystal semiconductor layer through the second exposed portion. The method includes a step of forming between the crystal semiconductor layer and a step of forming a buried insulating layer embedded in the cavity.

これにより、半導体基板上の一部の領域に第1単結晶半導体層および第2単結晶半導体層を形成する場合においても、選択エピタキシャル成長を用いる必要がなくなるとともに、第1アモルファス半導体層および第2アモルファス半導体層が絶縁層上に堆積された場合においても、第2露出部を形成する際に、半導体基板上のチップ領域だけでなく一チップ分の面積に満たない周辺領域についても、第1アモルファス半導体層および第2アモルファス半導体層を一括してエッチング除去することができる。このため、埋め込み絶縁層上に配置された第2単結晶半導体層を半導体基板上の一部の領域に形成した場合においても、塩素ガスを用いる必要がなくなり、塩素ガスを除外するために必要とされるエネルギーや環境への悪影響を低減することが可能となるとともに、第1アモルファス半導体層および第2アモルファス半導体層が微小な破片としてウェハの表面に付着することを防止しつつ、埋め込み絶縁層上に配置された第2単結晶半導体層を半導体基板上の一部の領域に形成することが可能となる。   Accordingly, even when the first single crystal semiconductor layer and the second single crystal semiconductor layer are formed in a part of the region on the semiconductor substrate, it is not necessary to use selective epitaxial growth, and the first amorphous semiconductor layer and the second amorphous semiconductor layer are eliminated. Even when the semiconductor layer is deposited on the insulating layer, when forming the second exposed portion, not only the chip region on the semiconductor substrate but also the peripheral region less than the area of one chip is used for the first amorphous semiconductor. The layer and the second amorphous semiconductor layer can be collectively etched away. For this reason, even when the second single crystal semiconductor layer disposed on the buried insulating layer is formed in a partial region on the semiconductor substrate, it is not necessary to use chlorine gas, and it is necessary to exclude chlorine gas. On the buried insulating layer while preventing the first amorphous semiconductor layer and the second amorphous semiconductor layer from adhering to the surface of the wafer as minute debris. The second single crystal semiconductor layer disposed on the semiconductor substrate can be formed in a partial region on the semiconductor substrate.

また、本発明の一態様に係る半導体装置の製造方法によれば、開口部が形成された絶縁層を半導体基板のチップ領域に形成するとともに、一チップ分の面積に満たない周辺領域の前記半導体基板の表面を露出させる工程と、エピタキシャル成長にて第1アモルファス半導体層を前記絶縁層上に堆積させながら、前記開口部を介して露出されたチップ領域の半導体基板および前記周辺領域の前記半導体基板上に第1単結晶半導体層を形成する工程と、エピタキシャル成長にて第2アモルファス半導体層を前記第1アモルファス半導体層上に堆積させながら、前記第1単結晶半導体層よりもエッチングレートが小さな材料で構成された第2単結晶半導体層を前記第1単結晶半導体層上に形成する工程と、前記第1単結晶半導体層および第2単結晶半導体層の側壁を露出させる第1露出部を形成する工程と、前記第1露出部に埋め込まれ、前記第2単結晶半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第1単結晶半導体層の一部を前記支持体および前記第2単結晶半導体層から露出させる第2露出部を形成する工程と、前記第2露出部を介して第1単結晶半導体層を選択的にエッチングすることにより、前記第1単結晶半導体層が除去された空洞部を前記半導体基板と前記第2単結晶半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする。   According to the method for manufacturing a semiconductor device of one embodiment of the present invention, the insulating layer in which the opening is formed is formed in the chip region of the semiconductor substrate, and the semiconductor in the peripheral region less than the area for one chip is formed. A step of exposing a surface of the substrate; and a first amorphous semiconductor layer is deposited on the insulating layer by epitaxial growth, and the semiconductor substrate in the chip region exposed through the opening and the semiconductor substrate in the peripheral region Forming a first single crystal semiconductor layer and a material having a lower etching rate than the first single crystal semiconductor layer while depositing the second amorphous semiconductor layer on the first amorphous semiconductor layer by epitaxial growth. Forming the formed second single crystal semiconductor layer on the first single crystal semiconductor layer, and the first single crystal semiconductor layer and the second single crystal Forming a first exposed portion that exposes a side wall of the conductor layer; forming a support embedded in the first exposed portion and supporting the second single crystal semiconductor layer on the semiconductor substrate; Forming a second exposed portion exposing a part of the first single crystal semiconductor layer from the support and the second single crystal semiconductor layer; and selecting the first single crystal semiconductor layer via the second exposed portion Etching to form a cavity from which the first single crystal semiconductor layer has been removed between the semiconductor substrate and the second single crystal semiconductor layer, and buried insulation embedded in the cavity And a step of forming a layer.

これにより、半導体基板上の一部の領域に第1単結晶半導体層および第2単結晶半導体層を形成する場合においても、選択エピタキシャル成長を用いる必要がなくなるとともに、第1アモルファス半導体層および第2アモルファス半導体層が絶縁層上に堆積された場合においても、第1露出部を形成する際に、第1アモルファス半導体層および第2アモルファス半導体層を一括してエッチング除去することができる。また、一チップ分の面積に満たない周辺領域の半導体基板の表面を露出させてから、エピタキシャル成長を行うことにより、半導体基板上の周辺領域に第1単結晶半導体層および第2単結晶半導体層を形成することが可能となり、半導体基板上の周辺領域に第1多結晶半導体層および第2多結晶半導体層が形成されることを防止することができる。このため、埋め込み絶縁層上に配置された第2単結晶半導体層を半導体基板上の一部の領域に形成した場合においても、塩素ガスを用いる必要がなくなり、塩素ガスを除外するために必要とされるエネルギーや環境への悪影響を低減することが可能となるとともに、第1アモルファス半導体層および第2アモルファス半導体層が微小な破片としてウェハの表面に付着することを防止しつつ、埋め込み絶縁層上に配置された第2単結晶半導体層を半導体基板上の一部の領域に形成することが可能となる。   Accordingly, even when the first single crystal semiconductor layer and the second single crystal semiconductor layer are formed in a part of the region on the semiconductor substrate, it is not necessary to use selective epitaxial growth, and the first amorphous semiconductor layer and the second amorphous semiconductor layer are eliminated. Even when the semiconductor layer is deposited on the insulating layer, the first amorphous semiconductor layer and the second amorphous semiconductor layer can be collectively etched away when the first exposed portion is formed. Further, the first single crystal semiconductor layer and the second single crystal semiconductor layer are formed in the peripheral region on the semiconductor substrate by exposing the surface of the semiconductor substrate in the peripheral region less than the area for one chip and then performing epitaxial growth. Thus, the first polycrystalline semiconductor layer and the second polycrystalline semiconductor layer can be prevented from being formed in the peripheral region on the semiconductor substrate. For this reason, even when the second single crystal semiconductor layer disposed on the buried insulating layer is formed in a partial region on the semiconductor substrate, it is not necessary to use chlorine gas, and it is necessary to exclude chlorine gas. On the buried insulating layer while preventing the first amorphous semiconductor layer and the second amorphous semiconductor layer from adhering to the surface of the wafer as minute debris. The second single crystal semiconductor layer disposed on the semiconductor substrate can be formed in a partial region on the semiconductor substrate.

また、本発明の一態様に係る半導体装置の製造方法によれば、開口部が形成された絶縁層を半導体基板上に形成する工程と、エピタキシャル成長にて第1アモルファス半導体層を前記絶縁層上に堆積させながら、前記開口部を介して露出された半導体基板上に第1単結晶半導体層を形成する工程と、エピタキシャル成長にて第2アモルファス半導体層を前記第1アモルファス半導体層上に堆積させながら、前記第1単結晶半導体層よりもエッチングレートが小さな材料で構成された第2単結晶半導体層を前記第1単結晶半導体層上に形成する工程と、前記第1単結晶半導体層および第2単結晶半導体層の側壁を露出させる第1露出部を前記半導体基板のチップ領域に形成するとともに、前記絶縁層上に堆積された第1アモルファス半導体層および第2アモルファス半導体層を前記半導体基板のチップ領域および一チップ分の面積に満たない周辺領域から除去する工程と、前記第1露出部に埋め込まれ、前記第2単結晶半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第1単結晶半導体層の一部を前記支持体および前記第2単結晶半導体層から露出させる第2露出部を形成する工程と、前記第2露出部を介して第1単結晶半導体層を選択的にエッチングすることにより、前記第1単結晶半導体層が除去された空洞部を前記半導体基板と前記第2単結晶半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする。   According to the method for manufacturing a semiconductor device of one embodiment of the present invention, the step of forming the insulating layer having the opening formed on the semiconductor substrate, and the first amorphous semiconductor layer on the insulating layer by epitaxial growth are provided. Forming a first single crystal semiconductor layer on the semiconductor substrate exposed through the opening while depositing, and depositing a second amorphous semiconductor layer on the first amorphous semiconductor layer by epitaxial growth, Forming a second single crystal semiconductor layer made of a material having an etching rate lower than that of the first single crystal semiconductor layer on the first single crystal semiconductor layer; and the first single crystal semiconductor layer and the second single crystal semiconductor layer A first exposed portion exposing the side wall of the crystalline semiconductor layer is formed in the chip region of the semiconductor substrate, and the first amorphous semiconductor layer deposited on the insulating layer is formed. And removing the second amorphous semiconductor layer from the chip region of the semiconductor substrate and a peripheral region less than an area for one chip, and embedding the second single crystal semiconductor layer in the semiconductor substrate. Forming a support that supports the first single crystal semiconductor layer; forming a second exposed portion that exposes a part of the first single crystal semiconductor layer from the support and the second single crystal semiconductor layer; By selectively etching the first single crystal semiconductor layer through the exposed portion, a cavity from which the first single crystal semiconductor layer has been removed is formed between the semiconductor substrate and the second single crystal semiconductor layer. And a step of forming a buried insulating layer buried in the cavity.

これにより、半導体基板上の一部の領域に第1単結晶半導体層および第2単結晶半導体層を形成する場合においても、選択エピタキシャル成長を用いる必要がなくなるとともに、第1アモルファス半導体層および第2アモルファス半導体層が絶縁層上に堆積された場合においても、第1露出部を半導体基板上のチップ領域に形成する際に、半導体基板上のチップ領域だけでなく一チップ分の面積に満たない周辺領域についても、第1アモルファス半導体層および第2アモルファス半導体層を一括してエッチング除去することができる。このため、埋め込み絶縁層上に配置された第2単結晶半導体層を半導体基板上の一部の領域に形成した場合においても、塩素ガスを用いる必要がなくなり、塩素ガスを除外するために必要とされるエネルギーや環境への悪影響を低減することが可能となるとともに、第1アモルファス半導体層および第2アモルファス半導体層が微小な破片としてウェハの表面に付着することを防止しつつ、埋め込み絶縁層上に配置された第2単結晶半導体層を半導体基板上の一部の領域に形成することが可能となる。   Accordingly, even when the first single crystal semiconductor layer and the second single crystal semiconductor layer are formed in a part of the region on the semiconductor substrate, it is not necessary to use selective epitaxial growth, and the first amorphous semiconductor layer and the second amorphous semiconductor layer are eliminated. Even when the semiconductor layer is deposited on the insulating layer, when forming the first exposed portion in the chip region on the semiconductor substrate, not only the chip region on the semiconductor substrate but also the peripheral region less than the area for one chip. Also, the first amorphous semiconductor layer and the second amorphous semiconductor layer can be collectively removed by etching. For this reason, even when the second single crystal semiconductor layer disposed on the buried insulating layer is formed in a partial region on the semiconductor substrate, it is not necessary to use chlorine gas, and it is necessary to exclude chlorine gas. On the buried insulating layer while preventing the first amorphous semiconductor layer and the second amorphous semiconductor layer from adhering to the surface of the wafer as minute debris. The second single crystal semiconductor layer disposed on the semiconductor substrate can be formed in a partial region on the semiconductor substrate.

また、本発明の一態様に係る半導体装置の製造方法によれば、開口部が形成された絶縁層を半導体基板上に形成する工程と、エピタキシャル成長にて第1アモルファス半導体層を前記絶縁層上に堆積させながら、前記開口部を介して露出された半導体基板上に第1単結晶半導体層を形成する工程と、エピタキシャル成長にて第2アモルファス半導体層を前記第1アモルファス半導体層上に堆積させながら、前記第1単結晶半導体層よりもエッチングレートが小さな材料で構成された第2単結晶半導体層を前記第1単結晶半導体層上に形成する工程と、前記第1単結晶半導体層および第2単結晶半導体層の側壁を露出させる第1露出部を形成する工程と、前記第1露出部に埋め込まれ、前記第2単結晶半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第1単結晶半導体層の一部を前記支持体および前記第2単結晶半導体層から露出させる第2露出部を前記半導体基板のチップ領域に形成するとともに、前記絶縁層上に堆積された支持体、第1アモルファス半導体層および第2アモルファス半導体層を前記半導体基板のチップ領域および一チップ分の面積に満たない周辺領域から除去する工程と、前記第2露出部を介して第1単結晶半導体層を選択的にエッチングすることにより、前記第1単結晶半導体層が除去された空洞部を前記半導体基板と前記第2単結晶半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする。   According to the method for manufacturing a semiconductor device of one embodiment of the present invention, the step of forming the insulating layer having the opening on the semiconductor substrate and the first amorphous semiconductor layer on the insulating layer by epitaxial growth are provided. Forming a first single crystal semiconductor layer on the semiconductor substrate exposed through the opening while depositing, and depositing a second amorphous semiconductor layer on the first amorphous semiconductor layer by epitaxial growth, Forming a second single crystal semiconductor layer formed of a material having an etching rate lower than that of the first single crystal semiconductor layer on the first single crystal semiconductor layer; and the first single crystal semiconductor layer and the second single crystal semiconductor layer. Forming a first exposed portion for exposing a side wall of the crystalline semiconductor layer; and supporting the second single crystal semiconductor layer embedded in the first exposed portion on the semiconductor substrate. Forming a body, and forming a second exposed portion in the chip region of the semiconductor substrate for exposing a part of the first single crystal semiconductor layer from the support and the second single crystal semiconductor layer, and the insulating Removing the support deposited on the layer, the first amorphous semiconductor layer and the second amorphous semiconductor layer from the chip region of the semiconductor substrate and the peripheral region less than the area of one chip; and the second exposed portion Forming a cavity between the semiconductor substrate and the second single crystal semiconductor layer by selectively etching the first single crystal semiconductor layer through the first single crystal semiconductor layer. And a step of forming a buried insulating layer buried in the cavity.

これにより、半導体基板上の一部の領域に第1単結晶半導体層および第2単結晶半導体層を形成する場合においても、選択エピタキシャル成長を用いる必要がなくなるとともに、第1アモルファス半導体層および第2アモルファス半導体層が絶縁層上に堆積された場合においても、第2露出部を半導体基板上のチップ領域に形成する際に、半導体基板上のチップ領域だけでなく一チップ分の面積に満たない周辺領域についても、第1アモルファス半導体層および第2アモルファス半導体層を一括してエッチング除去することができる。このため、埋め込み絶縁層上に配置された第2単結晶半導体層を半導体基板上の一部の領域に形成した場合においても、塩素ガスを用いる必要がなくなり、塩素ガスを除外するために必要とされるエネルギーや環境への悪影響を低減することが可能となるとともに、第1アモルファス半導体層および第2アモルファス半導体層が微小な破片としてウェハの表面に付着することを防止しつつ、埋め込み絶縁層上に配置された第2単結晶半導体層を半導体基板上の一部の領域に形成することが可能となる。   Accordingly, even when the first single crystal semiconductor layer and the second single crystal semiconductor layer are formed in a part of the region on the semiconductor substrate, it is not necessary to use selective epitaxial growth, and the first amorphous semiconductor layer and the second amorphous semiconductor layer are eliminated. Even when the semiconductor layer is deposited on the insulating layer, when forming the second exposed portion in the chip region on the semiconductor substrate, not only the chip region on the semiconductor substrate but also the peripheral region less than the area for one chip Also, the first amorphous semiconductor layer and the second amorphous semiconductor layer can be collectively removed by etching. For this reason, even when the second single crystal semiconductor layer disposed on the buried insulating layer is formed in a partial region on the semiconductor substrate, it is not necessary to use chlorine gas, and it is necessary to exclude chlorine gas. On the buried insulating layer while preventing the first amorphous semiconductor layer and the second amorphous semiconductor layer from adhering to the surface of the wafer as minute debris. The second single crystal semiconductor layer disposed on the semiconductor substrate can be formed in a partial region on the semiconductor substrate.

また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体基板および前記第2単結晶半導体層は単結晶Si、前記第1単結晶半導体層は単結晶SiGeであることを特徴とする。
これにより、半導体基板、第2単結晶半導体層および第1単結晶半導体層間の格子整合をとることを可能としつつ、半導体基板および第2単結晶半導体層よりも第1単結晶半導体層のエッチング時の選択比を大きくすることが可能となる。このため、結晶品質の良い第2単結晶半導体層を第1単結晶半導体層上に形成することが可能となり、第2単結晶半導体層の品質を損なうことなく、第2単結晶半導体層と半導体基板との間の絶縁を図ることが可能となる。
According to the method of manufacturing a semiconductor device of one embodiment of the present invention, the semiconductor substrate and the second single crystal semiconductor layer are single crystal Si, and the first single crystal semiconductor layer is single crystal SiGe. And
Accordingly, lattice matching between the semiconductor substrate, the second single crystal semiconductor layer, and the first single crystal semiconductor layer can be achieved, and the first single crystal semiconductor layer is etched more than the semiconductor substrate and the second single crystal semiconductor layer. It is possible to increase the selection ratio. Therefore, the second single crystal semiconductor layer with good crystal quality can be formed on the first single crystal semiconductor layer, and the second single crystal semiconductor layer and the semiconductor can be formed without deteriorating the quality of the second single crystal semiconductor layer. It is possible to achieve insulation from the substrate.

以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図1(a)〜図12(a)は、本発明の第1実施形態に係る半導体装置の製造方法を示す平面図、図1(b)〜図12(b)は、図1(a)〜図12(a)のA1−A1´〜A12−A12´線でそれぞれ切断した断面図、図1(c)〜図12(c)は、図1(a)〜図12(a)のB1−B1´〜B12−B12´線でそれぞれ切断した断面図である。
Hereinafter, a semiconductor device manufacturing method according to an embodiment of the present invention will be described with reference to the drawings.
FIGS. 1A to 12A are plan views showing a method of manufacturing a semiconductor device according to the first embodiment of the present invention, and FIGS. 1B to 12B are FIGS. Sectional views cut along lines A1-A1 ′ to A12-A12 ′ in FIG. 12A, and FIGS. 1C to 12C are B1 in FIGS. 1A to 12A, respectively. It is sectional drawing cut | disconnected by the -B1'-B12-B12 'line | wire, respectively.

図1において、半導体基板1には、一ショット分が半導体基板1上で一チップ分の面積に満たない非露光領域R1および一ショット分が半導体基板1上で一チップ分の面積を超えるチップ領域R2が設けられている。
図18は、図1のウェハ全体の構成を示す平面図である。
図18において、半導体ウェハWには一チップ分の面積に対応したチップ領域R2が配置され、各チップ領域R2には、SOI構造が形成されるSOI構造形成領域R4が設けられている。また、半導体ウェハWの周囲には周辺露光領域R3が設けられている。さらに、半導体ウェハWの周辺には一ショット分が半導体基板1上で一チップ分の面積に満たない非露光領域R1が設けられている。ここで、非露光領域R1では、一ショット分が半導体基板1上で一チップ分の面積に満たないため、非露光領域R1では露光が行われず、非露光領域R1には常にレジストが残る。
In FIG. 1, a semiconductor substrate 1 includes a non-exposed region R1 in which one shot is less than the area of one chip on the semiconductor substrate 1 and a chip region in which one shot exceeds the area of one chip on the semiconductor substrate 1. R2 is provided.
FIG. 18 is a plan view showing a configuration of the entire wafer of FIG.
In FIG. 18, a chip region R2 corresponding to the area of one chip is arranged on the semiconductor wafer W, and each chip region R2 is provided with an SOI structure forming region R4 in which an SOI structure is formed. In addition, a peripheral exposure region R3 is provided around the semiconductor wafer W. Further, a non-exposure region R1 in which one shot is less than the area of one chip on the semiconductor substrate 1 is provided around the semiconductor wafer W. Here, in the non-exposure region R1, since one shot is less than the area of one chip on the semiconductor substrate 1, no exposure is performed in the non-exposure region R1, and a resist always remains in the non-exposure region R1.

そして、図1において、CVDなどの方法により半導体基板1上の全面に酸化防止膜1aを形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜1aをパターニングすることにより、チップ領域R2のSOI構造形成領域R2が酸化防止膜1aにて覆われるようにしたまま、SOI構造形成領域R2の周囲の酸化防止膜を除去する。さらに、非露光領域R1についても、パターンのないマスクを介して露光を行うことにより、非露光領域R1のレジストを除去し、SOI構造形成領域R2の周囲の酸化防止膜を除去するとともに、非露光領域R1の酸化防止膜1aを除去する。   In FIG. 1, an antioxidant film 1a is formed on the entire surface of the semiconductor substrate 1 by a method such as CVD. Then, by patterning the antioxidant film 1a using the photolithography technique and the etching technique, the SOI structure forming region R2 in the chip region R2 is covered with the antioxidant film 1a, and the SOI structure forming region R2 is covered. Remove the surrounding antioxidant film. Further, the non-exposure region R1 is also exposed through a mask having no pattern, thereby removing the resist in the non-exposure region R1, removing the antioxidant film around the SOI structure formation region R2, and non-exposure. The antioxidant film 1a in the region R1 is removed.

次に、図2に示すように、酸化防止膜1aをマスクとして半導体基板1の熱酸化を行うことにより、SOI構造形成領域R2の周囲および非露光領域R1に素子分離酸化膜2を形成する。
次に、図3に示すように、エピタキシャル成長を行うことにより、半導体基板1上のSOI構造形成領域R2に第1単結晶半導体層3aおよび第2単結晶半導体層4aを順次形成するとともに、SOI構造形成領域R2の周囲および非露光領域R1に形成された素子分離酸化膜2上に第1アモルファス半導体層3bおよび第2アモルファス半導体層4bを順次形成する。
Next, as shown in FIG. 2, by performing thermal oxidation of the semiconductor substrate 1 using the antioxidant film 1a as a mask, the element isolation oxide film 2 is formed around the SOI structure forming region R2 and in the non-exposed region R1.
Next, as shown in FIG. 3, the first single crystal semiconductor layer 3a and the second single crystal semiconductor layer 4a are sequentially formed in the SOI structure formation region R2 on the semiconductor substrate 1 by epitaxial growth, and the SOI structure is formed. A first amorphous semiconductor layer 3b and a second amorphous semiconductor layer 4b are sequentially formed around the formation region R2 and on the element isolation oxide film 2 formed in the non-exposure region R1.

ここで、エピタキシャル成長では、第1単結晶半導体層3aおよび第2単結晶半導体層4aをそれぞれ形成するための原料ガスを供給しながら、熱CVDにて第1単結晶半導体層3aおよび第2単結晶半導体層4aが半導体基板1上のSOI構造形成領域R2に成膜される。ここで、エピタキシャル成長では、第1単結晶半導体層3aおよび第2単結晶半導体層4aを半導体基板1上のSOI構造形成領域R2に成膜させる時に、SOI構造形成領域R2の周囲および非露光領域R1に形成された素子分離酸化膜2上に第1アモルファス半導体層3bおよび第2アモルファス半導体層4bが順次成膜する。そして、半導体基板1上のSOI構造形成領域R2に第1単結晶半導体層3aおよび第2単結晶半導体層4aを順次形成する時に、第1アモルファス半導体層3bおよび第2アモルファス半導体層4bをSOI構造形成領域R2の周囲および非露光領域R1に形成された素子分離酸化膜2上にそのまま残しておくことで、第1アモルファス半導体層3bおよび第2アモルファス半導体層4bを塩素ガスに晒す必要がなくなり、塩素ガスを除外するために必要とされるエネルギーや環境への悪影響を低減することができる。   Here, in the epitaxial growth, the first single crystal semiconductor layer 3a and the second single crystal are formed by thermal CVD while supplying source gases for forming the first single crystal semiconductor layer 3a and the second single crystal semiconductor layer 4a, respectively. The semiconductor layer 4a is formed in the SOI structure forming region R2 on the semiconductor substrate 1. Here, in the epitaxial growth, when the first single crystal semiconductor layer 3a and the second single crystal semiconductor layer 4a are formed in the SOI structure formation region R2 on the semiconductor substrate 1, the periphery of the SOI structure formation region R2 and the non-exposure region R1. A first amorphous semiconductor layer 3b and a second amorphous semiconductor layer 4b are sequentially formed on the element isolation oxide film 2 formed in step (b). When the first single crystal semiconductor layer 3a and the second single crystal semiconductor layer 4a are sequentially formed in the SOI structure formation region R2 on the semiconductor substrate 1, the first amorphous semiconductor layer 3b and the second amorphous semiconductor layer 4b are formed with the SOI structure. The first amorphous semiconductor layer 3b and the second amorphous semiconductor layer 4b do not need to be exposed to chlorine gas by leaving the element isolation oxide film 2 formed around the formation region R2 and the non-exposure region R1 as it is. It is possible to reduce the adverse effects on the energy and the environment required for excluding chlorine gas.

なお、第1単結晶半導体層3aは、半導体基板1および第2単結晶半導体層4aよりもエッチングレートが大きな材質を用いることができ、半導体基板1、第1単結晶半導体層3aおよび第2単結晶半導体層4aの材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどの中から選択された組み合わせを用いることができる。特に、半導体基板1がSiの場合、第1単結晶半導体層3aとしてSiGe、第2単結晶半導体層4aとしてSiを用いることが好ましい。これにより、第1単結晶半導体層3aと第2単結晶半導体層4aとの間の格子整合をとることを可能としつつ、第1単結晶半導体層3aと第2単結晶半導体層4aとの間の選択比を確保することができる。なお、第1単結晶半導体層3aとしては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第1単結晶半導体層3aの代わりに、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第1単結晶半導体層3aおよび第2単結晶半導体層4aの膜厚は、例えば、1〜100nm程度とすることができる。   The first single crystal semiconductor layer 3a can be made of a material having a higher etching rate than the semiconductor substrate 1 and the second single crystal semiconductor layer 4a, and the semiconductor substrate 1, the first single crystal semiconductor layer 3a, and the second single crystal semiconductor layer 3a can be used. As a material of the crystalline semiconductor layer 4a, for example, a combination selected from Si, Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, GaN, ZnSe, and the like can be used. In particular, when the semiconductor substrate 1 is Si, it is preferable to use SiGe as the first single crystal semiconductor layer 3a and Si as the second single crystal semiconductor layer 4a. This makes it possible to achieve lattice matching between the first single crystal semiconductor layer 3a and the second single crystal semiconductor layer 4a, and between the first single crystal semiconductor layer 3a and the second single crystal semiconductor layer 4a. The selection ratio can be ensured. As the first single crystal semiconductor layer 3a, a polycrystalline semiconductor layer, an amorphous semiconductor layer, or a porous semiconductor layer may be used in addition to the single crystal semiconductor layer. Further, instead of the first single crystal semiconductor layer 3a, a metal oxide film such as γ-aluminum oxide capable of forming a single crystal semiconductor layer by epitaxial growth may be used. Moreover, the film thickness of the 1st single crystal semiconductor layer 3a and the 2nd single crystal semiconductor layer 4a can be about 1-100 nm, for example.

次に、図4に示すように、フォトリソグラフィー技術を用いることにより、第2単結晶半導体層4aの表面の一部を露出させる開口部R1aが設けられるとともに、第2アモルファス半導体層4bの表面全体を露出させるレジストパターンR1を半導体基板1上に形成する。ここで、非露光領域R1についても、パターンのない露光を行うことにより、非露光領域R1のレジストパターンR1を除去する。   Next, as shown in FIG. 4, an opening R1a exposing a part of the surface of the second single crystal semiconductor layer 4a is provided by using a photolithography technique, and the entire surface of the second amorphous semiconductor layer 4b is provided. A resist pattern R1 that exposes is formed on the semiconductor substrate 1. Here, the resist pattern R1 in the non-exposure region R1 is also removed by performing exposure without a pattern for the non-exposure region R1.

図19は、図4のウェハ全体の構成を示す平面図である。
図19において、チップ領域R2に対しては、SOI構造形成領域R4のパターンが形成されたパターンのある露光を行うことにより、第2単結晶半導体層4aの表面の一部を露出させる開口部R1aが設けられたレジストパターンR1を半導体基板1上に形成する。また、非露光領域R1に対しては、パターンのない露光を行うことにより、非露光領域R1のレジストパターンR1を除去し、第2アモルファス半導体層4bの表面を露出させる。
FIG. 19 is a plan view showing a configuration of the entire wafer of FIG.
In FIG. 19, the chip region R2 is exposed with a pattern in which the pattern of the SOI structure formation region R4 is formed, whereby an opening R1a exposing a part of the surface of the second single crystal semiconductor layer 4a. A resist pattern R 1 provided with is formed on the semiconductor substrate 1. In addition, the resist pattern R1 in the non-exposure region R1 is removed by performing exposure without a pattern on the non-exposure region R1, and the surface of the second amorphous semiconductor layer 4b is exposed.

次に、図5に示すように、レジストパターンR1をマスクとして第2単結晶半導体層4a、第2アモルファス半導体層4b、第1単結晶半導体層3aおよび第1アモルファス半導体層3bをエッチングすることにより、SOI構造形成領域R2の半導体基板1の一部を露出させる開口部7を形成するとともに、SOI構造形成領域R2の周囲および非露光領域R1に形成された素子分離酸化膜2上の第1アモルファス半導体層3bおよび第2アモルファス半導体層4bを除去する。ここで、非露光領域R1のレジストパターンR1を除去することにより、非露光領域R1についても、素子分離酸化膜2上の第1アモルファス半導体層3bおよび第2アモルファス半導体層4bを除去することができる。そして、SOI構造形成領域R2の半導体基板1の一部を露出させる開口部7を形成するとともに、第1アモルファス半導体層3bおよび第2アモルファス半導体層4bを除去すると、レジストパターンR1を除去する。   Next, as shown in FIG. 5, the second single crystal semiconductor layer 4a, the second amorphous semiconductor layer 4b, the first single crystal semiconductor layer 3a, and the first amorphous semiconductor layer 3b are etched by using the resist pattern R1 as a mask. In addition, an opening 7 for exposing a part of the semiconductor substrate 1 in the SOI structure formation region R2 is formed, and a first amorphous layer on the element isolation oxide film 2 formed around the SOI structure formation region R2 and in the non-exposure region R1 The semiconductor layer 3b and the second amorphous semiconductor layer 4b are removed. Here, by removing the resist pattern R1 in the non-exposed region R1, the first amorphous semiconductor layer 3b and the second amorphous semiconductor layer 4b on the element isolation oxide film 2 can be removed also in the non-exposed region R1. . Then, an opening 7 for exposing a part of the semiconductor substrate 1 in the SOI structure forming region R2 is formed, and when the first amorphous semiconductor layer 3b and the second amorphous semiconductor layer 4b are removed, the resist pattern R1 is removed.

なお、SOI構造形成領域R2の半導体基板1の一部を露出させる場合、半導体基板1の表面でエッチングを止めるようにしてもよいし、半導体基板1をオーバーエッチングして半導体基板1に凹部を形成するようにしてもよい。また、開口部7の配置位置は、第2単結晶半導体層4aの素子分離領域の一部に対応させることができる。
次に、図6に示すように、CVDなどの方法により半導体基板1上の全面に支持体8を成膜する。なお、支持体8は、開口部7内における第1単結晶半導体層3aおよび第2単結晶半導体層4aの側壁にも成膜され、第2単結晶半導体層4aを半導体基板1上で支持することができる。また、支持体8の材質としては、シリコン酸化膜やシリコン窒化膜などの絶縁体を用いることができる。あるいは、支持体8の材質として、多結晶シリコンや単結晶シリコンなどの半導体を用いるようにしてもよい。
When a part of the semiconductor substrate 1 in the SOI structure formation region R2 is exposed, the etching may be stopped on the surface of the semiconductor substrate 1, or the semiconductor substrate 1 is over-etched to form a recess in the semiconductor substrate 1. You may make it do. The arrangement position of the opening 7 can correspond to a part of the element isolation region of the second single crystal semiconductor layer 4a.
Next, as shown in FIG. 6, a support 8 is formed on the entire surface of the semiconductor substrate 1 by a method such as CVD. The support 8 is also formed on the side walls of the first single crystal semiconductor layer 3a and the second single crystal semiconductor layer 4a in the opening 7, and supports the second single crystal semiconductor layer 4a on the semiconductor substrate 1. be able to. Further, as a material of the support 8, an insulator such as a silicon oxide film or a silicon nitride film can be used. Alternatively, a semiconductor such as polycrystalline silicon or single crystal silicon may be used as the material of the support 8.

次に、図7に示すように、フォトリソグラフィー技術を用いることにより、第1単結晶半導体層3aの一部を支持体8および第2単結晶半導体層4aから露出させるための開口部R2aが設けられたレジストパターンR2を半導体基板1上に形成する。
次に、図8に示すように、レジストパターンR2をマスクとして支持体8、第2単結晶半導体層4aおよび第1単結晶半導体層3aをパターニングすることにより、第1単結晶半導体層3aの一部を露出させる露出面9を形成する。そして、第1単結晶半導体層3aの一部を露出させる露出面9を形成すると、レジストパターンR2を除去する。
Next, as shown in FIG. 7, an opening R2a for exposing a part of the first single crystal semiconductor layer 3a from the support 8 and the second single crystal semiconductor layer 4a is provided by using a photolithography technique. The formed resist pattern R2 is formed on the semiconductor substrate 1.
Next, as shown in FIG. 8, the support 8, the second single crystal semiconductor layer 4a, and the first single crystal semiconductor layer 3a are patterned using the resist pattern R2 as a mask, thereby forming one of the first single crystal semiconductor layers 3a. An exposed surface 9 for exposing the part is formed. Then, when the exposed surface 9 that exposes a part of the first single crystal semiconductor layer 3a is formed, the resist pattern R2 is removed.

なお、露出面9の配置位置は、第2単結晶半導体層4aの素子分離領域の一部に対応させることができる。また、第1単結晶半導体層3aの一部を露出させる場合、第1単結晶半導体層3aの表面でエッチングを止めるようにしてもよいし、第1単結晶半導体層3aをオーバーエッチングして第1単結晶半導体層3aに凹部を形成するようにしてもよい。あるいは、露出面9が形成される第1単結晶半導体層3aを貫通させて半導体基板1の表面を露出させるようにしてもよい。ここで、第1単結晶半導体層3aのエッチングを途中で止めることにより、半導体基板1の表面が露出されることを防止することができる。このため、第1単結晶半導体層3aをエッチング除去する際に、半導体基板1がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、半導体基板1のオーバーエッチングを抑制することができる。   The arrangement position of the exposed surface 9 can correspond to a part of the element isolation region of the second single crystal semiconductor layer 4a. When a part of the first single crystal semiconductor layer 3a is exposed, the etching may be stopped at the surface of the first single crystal semiconductor layer 3a, or the first single crystal semiconductor layer 3a may be overetched to perform the etching. A recess may be formed in one single crystal semiconductor layer 3a. Alternatively, the surface of the semiconductor substrate 1 may be exposed through the first single crystal semiconductor layer 3a where the exposed surface 9 is formed. Here, it is possible to prevent the surface of the semiconductor substrate 1 from being exposed by stopping the etching of the first single crystal semiconductor layer 3a halfway. For this reason, when the first single crystal semiconductor layer 3a is removed by etching, the time during which the semiconductor substrate 1 is exposed to the etching solution or the etching gas can be reduced, and overetching of the semiconductor substrate 1 can be suppressed.

次に、図9に示すように、露出面9を介してエッチングガスまたはエッチング液を第1単結晶半導体層3aに接触させることにより、第1単結晶半導体層3aをエッチング除去し、半導体基板1と第2単結晶半導体層4aとの間に空洞部10を形成する。
ここで、開口部7内に支持体8を設けることにより、第1単結晶半導体層3aが除去された場合においても、第2単結晶半導体層4aを半導体基板1上で支持することが可能となるとともに、開口部7とは別に露出面9を設けることにより、第1単結晶半導体層3a上に第2単結晶半導体層4aが積層された場合においても、第2単結晶半導体層4a下の第1単結晶半導体層3aにエッチングガスまたはエッチング液を接触させることが可能となる。
Next, as shown in FIG. 9, the first single crystal semiconductor layer 3 a is removed by etching by bringing an etching gas or an etchant into contact with the first single crystal semiconductor layer 3 a through the exposed surface 9. A cavity 10 is formed between the first single crystal semiconductor layer 4a and the second single crystal semiconductor layer 4a.
Here, by providing the support 8 in the opening 7, the second single crystal semiconductor layer 4 a can be supported on the semiconductor substrate 1 even when the first single crystal semiconductor layer 3 a is removed. In addition, by providing the exposed surface 9 separately from the opening 7, even when the second single crystal semiconductor layer 4a is stacked on the first single crystal semiconductor layer 3a, the exposed surface 9 is provided under the second single crystal semiconductor layer 4a. An etching gas or an etching solution can be brought into contact with the first single crystal semiconductor layer 3a.

このため、第2単結晶半導体層4aの欠陥の発生を低減させつつ、第2単結晶半導体層4aを絶縁体上に配置することが可能となり、第2単結晶半導体層4aの品質を損なうことなく、第2単結晶半導体層4a半導体基板1との間の絶縁を図ることが可能となる。
なお、半導体基板1および第2単結晶半導体層4aがSi、第1単結晶半導体層3aがSiGeの場合、第1単結晶半導体層3aのエッチング液としてフッ硝酸(フッ酸、硝酸、水の混合液)を用いることが好ましい。これにより、SiとSiGeの選択比として1:100〜1000程度を得ることができ、半導体基板1および第2単結晶半導体層4aのオーバーエッチングを抑制しつつ、第1単結晶半導体層3aを除去することが可能となる。また、第1単結晶半導体層3aのエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
For this reason, it becomes possible to arrange | position the 2nd single crystal semiconductor layer 4a on an insulator, reducing generation | occurrence | production of the defect of the 2nd single crystal semiconductor layer 4a, and impairing the quality of the 2nd single crystal semiconductor layer 4a. Insulation between the semiconductor substrate 1 and the second single crystal semiconductor layer 4a can be achieved.
When the semiconductor substrate 1 and the second single crystal semiconductor layer 4a are Si and the first single crystal semiconductor layer 3a is SiGe, hydrofluoric acid (a mixture of hydrofluoric acid, nitric acid, and water) is used as an etchant for the first single crystal semiconductor layer 3a. Liquid). As a result, a Si / SiGe selection ratio of about 1: 100 to 1000 can be obtained, and the first single crystal semiconductor layer 3a is removed while suppressing overetching of the semiconductor substrate 1 and the second single crystal semiconductor layer 4a. It becomes possible to do. Further, as an etching solution for the first single crystal semiconductor layer 3a, hydrofluoric acid overwater, ammonia overwater, or hydrofluoric acid overwater may be used.

また、第1単結晶半導体層3aをエッチング除去する前に、陽極酸化などの方法により第1単結晶半導体層3aを多孔質化するようにしてもよいし、第1単結晶半導体層3aにイオン注入を行うことにより、第1単結晶半導体層3aをアモルファス化するようにしてもよい。これにより、第1単結晶半導体層3aのエッチングレートを増大させることが可能となり、第2単結晶半導体層4aのオーバーエッチングを抑制しつつ、第1単結晶半導体層3aのエッチング面積を拡大することができる。   In addition, the first single crystal semiconductor layer 3a may be made porous by a method such as anodic oxidation before the first single crystal semiconductor layer 3a is etched away, or ions may be formed in the first single crystal semiconductor layer 3a. By performing the implantation, the first single crystal semiconductor layer 3a may be made amorphous. As a result, the etching rate of the first single crystal semiconductor layer 3a can be increased, and the etching area of the first single crystal semiconductor layer 3a can be increased while suppressing overetching of the second single crystal semiconductor layer 4a. Can do.

次に、図10に示すように、半導体基板1および第2単結晶半導体層4aの熱酸化を行うことにより、半導体基板1と第2単結晶半導体層4aとの間の空洞部10に埋め込み絶縁層11を形成する。なお、空洞部10に埋め込み絶縁層11を形成した後、1000℃以上の高温アニールを行うようにしてもよい。これにより、支持体8をリフローさせることが可能となり、第2単結晶半導体層4aを上から押さえつける応力かかり、埋め込み絶縁層11を隙間なく形成することが出来る。また、埋め込み絶縁層11は空洞部10を全て埋めるように形成しても良いし、空洞部10が一部残るように形成しても良い。   Next, as shown in FIG. 10, the semiconductor substrate 1 and the second single crystal semiconductor layer 4a are thermally oxidized to embed and insulate the cavity 10 between the semiconductor substrate 1 and the second single crystal semiconductor layer 4a. Layer 11 is formed. Note that after the buried insulating layer 11 is formed in the cavity 10, high-temperature annealing at 1000 ° C. or higher may be performed. As a result, the support 8 can be reflowed, stress is applied to the second single crystal semiconductor layer 4a from above, and the buried insulating layer 11 can be formed without a gap. Further, the buried insulating layer 11 may be formed so as to fill the entire cavity 10 or may be formed so that a part of the cavity 10 remains.

また、図10の方法では、半導体基板1および第2単結晶半導体層4aの熱酸化を行うことにより、半導体基板1と第2単結晶半導体層4aとの間の空洞部10に埋め込み絶縁層11を形成する方法について説明したが、CVD法にて半導体基板1と第2単結晶半導体層4aとの間の空洞部10に絶縁膜を成膜させることにより、半導体基板1と第2単結晶半導体層4aとの間の空洞部10を埋め込み絶縁層11で埋め込むようにしてもよい。これにより、第2単結晶半導体層4aの膜減りを防止しつつ、半導体基板1と第2単結晶半導体層4aとの間の空洞部10を酸化膜以外の材料で埋め込むことが可能となる。このため、第2単結晶半導体層4aの裏面側に配置される埋め込み絶縁層11の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、第2単結晶半導体層4aの裏面側の寄生容量を低減させることができる。   In the method shown in FIG. 10, the semiconductor substrate 1 and the second single crystal semiconductor layer 4a are thermally oxidized to fill the cavity 10 between the semiconductor substrate 1 and the second single crystal semiconductor layer 4a. The method of forming the semiconductor substrate 1 and the second single crystal semiconductor is described by forming an insulating film in the cavity 10 between the semiconductor substrate 1 and the second single crystal semiconductor layer 4a by the CVD method. The cavity 10 between the layer 4a and the insulating layer 11 may be embedded. This makes it possible to bury the cavity 10 between the semiconductor substrate 1 and the second single crystal semiconductor layer 4a with a material other than the oxide film while preventing the second single crystal semiconductor layer 4a from being reduced. For this reason, it is possible to increase the thickness of the buried insulating layer 11 disposed on the back side of the second single crystal semiconductor layer 4a, and to reduce the dielectric constant. The parasitic capacitance on the back side of 4a can be reduced.

なお、埋め込み絶縁層11の材質としては、例えば、シリコン酸化膜の他、FSG(フッ化シリケートグラス)膜やシリコン窒化膜などを用いるようにしてもよい。また、埋め込み絶縁層11として、SOG(Spin On Glass)膜の他、PSG膜、BPSG膜、PAE(poly aryleneether)系膜、HSQ(hydrogen silsesquioxane)系膜、MSQ(methyl silsesquioxane)系膜、PCB系膜、CF系膜、SiOC系膜、SiOF系膜などの有機lowk膜、或いはこれらのポーラス膜を用いるようにしてもよい。   As a material of the buried insulating layer 11, for example, an FSG (fluorinated silicate glass) film or a silicon nitride film may be used in addition to the silicon oxide film. Further, as the buried insulating layer 11, in addition to an SOG (Spin On Glass) film, a PSG film, a BPSG film, a PAE (poly arylene ether) -based film, an HSQ (hydrogen silsesquioxane) -based film, an MSQ (methyl silsesquioxane) film, An organic lowk film such as a film, a CF-based film, a SiOC-based film, or a SiOF-based film, or a porous film thereof may be used.

次に、図11に示すように、エッチバックまたはCMP(化学的機械的研磨)などの方法を必要に応じて併用しながら、フォトリソグラフィー技術およびエッチング技術を用いて支持体8をエッチングすることにより、SOI構造形成領域R2の第2単結晶半導体層4aの表面を露出させる。
次に、図12に示すように、第2単結晶半導体層4aの表面の熱酸化を行うことにより、第2単結晶半導体層4aの表面にゲート絶縁膜20を形成する。そして、CVDなどの方法により、ゲート絶縁膜20が形成された第2単結晶半導体層4a上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第2単結晶半導体層4a上にゲート電極21を形成する。
Next, as shown in FIG. 11, the support 8 is etched using a photolithographic technique and an etching technique while using a method such as etch back or CMP (Chemical Mechanical Polishing) as necessary. The surface of the second single crystal semiconductor layer 4a in the SOI structure formation region R2 is exposed.
Next, as shown in FIG. 12, the surface of the second single crystal semiconductor layer 4a is thermally oxidized to form the gate insulating film 20 on the surface of the second single crystal semiconductor layer 4a. Then, a polycrystalline silicon layer is formed on the second single crystal semiconductor layer 4a on which the gate insulating film 20 is formed by a method such as CVD. Then, the gate electrode 21 is formed on the second single crystal semiconductor layer 4a by patterning the polycrystalline silicon layer using a photolithography technique and an etching technique.

次に、ゲート電極21をマスクとして、As、P、Bなどの不純物を第2単結晶半導体層4a内にイオン注入することにより、ゲート電極21の両側にそれぞれ配置された低濃度不純物導入層からなるLDD層を第2単結晶半導体層4aに形成する。そして、CVDなどの方法により、LDD層が形成された第2単結晶半導体層4a上に絶縁層を形成し、RIEなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極21の側壁にサイドウォール22をそれぞれ形成する。そして、ゲート電極21およびサイドウォール22をマスクとして、As、P、Bなどの不純物を第2単結晶半導体層4a内にイオン注入することにより、サイドウォール22の側方にそれぞれ配置された高濃度不純物導入層からなるソース/ドレイン層23a、23bを第2単結晶半導体層4aに形成する。   Next, using the gate electrode 21 as a mask, impurities such as As, P, and B are ion-implanted into the second single crystal semiconductor layer 4a, so that the low-concentration impurity introduction layers disposed on both sides of the gate electrode 21 respectively. An LDD layer to be formed is formed on the second single crystal semiconductor layer 4a. Then, an insulating layer is formed on the second single crystal semiconductor layer 4a on which the LDD layer is formed by a method such as CVD, and the insulating layer is etched back using anisotropic etching such as RIE. Side walls 22 are respectively formed on the side walls 21. Then, by using the gate electrode 21 and the side wall 22 as a mask, impurities such as As, P, and B are ion-implanted into the second single crystal semiconductor layer 4a, so that the high concentration disposed on the side of the side wall 22 is provided. Source / drain layers 23a and 23b made of an impurity introduction layer are formed in the second single crystal semiconductor layer 4a.

これにより、半導体基板1上のSOI構造形成領域R2に第1単結晶半導体層3aおよび第2単結晶半導体層4aを形成する場合においても、選択エピタキシャル成長を用いる必要がなくなるとともに、第1アモルファス半導体層3bおよび第2アモルファス半導体層4bが非露光領域R1上に堆積された場合においても、開口部7を形成する際に第1アモルファス半導体層3bおよび第2アモルファス半導体層4bを一括してエッチング除去することができる。このため、埋め込み絶縁層11上に配置された第2単結晶半導体層4aをSOI構造形成領域R2に形成した場合においても、塩素ガスを用いる必要がなくなり、塩素ガスを除外するために必要とされるエネルギーや環境への悪影響を低減することが可能となるとともに、コストアップを抑制しつつ、SOI構造とバルク構造とを同一の半導体基板1上に形成することが可能となる。   Thus, even when the first single crystal semiconductor layer 3a and the second single crystal semiconductor layer 4a are formed in the SOI structure formation region R2 on the semiconductor substrate 1, it is not necessary to use selective epitaxial growth, and the first amorphous semiconductor layer Even when the 3b and the second amorphous semiconductor layer 4b are deposited on the non-exposed region R1, the first amorphous semiconductor layer 3b and the second amorphous semiconductor layer 4b are collectively removed by etching when the opening 7 is formed. be able to. Therefore, even when the second single crystal semiconductor layer 4a disposed on the buried insulating layer 11 is formed in the SOI structure formation region R2, it is not necessary to use chlorine gas, and it is necessary to exclude chlorine gas. It is possible to reduce adverse effects on the energy and environment, and to form the SOI structure and the bulk structure on the same semiconductor substrate 1 while suppressing an increase in cost.

図13(a)〜図17(a)は、本発明の第2実施形態に係る半導体装置の製造方法を示す平面図、図13(b)〜図17(b)は、図13(a)〜図17(a)のA13−A13´〜A17−A17´線でそれぞれ切断した断面図、図13(c)〜図17(c)は、図13(a)〜図17(a)のB13−B13´〜B17−B17´線でそれぞれ切断した断面図である。   FIGS. 13A to 17A are plan views showing a method for manufacturing a semiconductor device according to the second embodiment of the present invention, and FIGS. 13B to 17B are FIGS. -Sectional drawing cut | disconnected by A13-A13'-A17-A17 'line | wire of FIG. 17 (a), respectively, FIG.13 (c) -FIG.17 (c) is B13 of FIG.13 (a) -FIG.17 (a). It is sectional drawing cut | disconnected by the -B13'-B17-B17 'line | wire, respectively.

図13において、図1から図3と同様の工程を経た後、フォトリソグラフィー技術を用いることにより、第2単結晶半導体層4aの表面の一部を露出させる開口部R11aが設けられるとともに、第2アモルファス半導体層4bの表面全体を覆うレジストパターンR11を半導体基板1上に形成する。
次に、図14に示すように、レジストパターンR11をマスクとして第2単結晶半導体層4aおよび第1単結晶半導体層3aをエッチングすることにより、SOI構造形成領域R2の半導体基板1の一部を露出させる開口部7を形成する。そして、SOI構造形成領域R2の半導体基板1の一部を露出させる開口部7を形成すると、レジストパターンR11を除去する。
In FIG. 13, after the same steps as in FIGS. 1 to 3, an opening R <b> 11 a that exposes part of the surface of the second single crystal semiconductor layer 4 a is provided by using a photolithography technique, and the second A resist pattern R11 covering the entire surface of the amorphous semiconductor layer 4b is formed on the semiconductor substrate 1.
Next, as shown in FIG. 14, by etching the second single crystal semiconductor layer 4a and the first single crystal semiconductor layer 3a using the resist pattern R11 as a mask, a part of the semiconductor substrate 1 in the SOI structure formation region R2 is etched. An opening 7 to be exposed is formed. Then, when the opening 7 exposing a part of the semiconductor substrate 1 in the SOI structure forming region R2 is formed, the resist pattern R11 is removed.

次に、図15に示すように、CVDなどの方法により半導体基板1上の全面に支持体8を成膜する。なお、支持体8は、開口部7内における第1単結晶半導体層3aおよび第2単結晶半導体層4aの側壁にも成膜され、第2単結晶半導体層4aを半導体基板1上で支持することができる。
次に、図16に示すように、フォトリソグラフィー技術を用いることにより、第1単結晶半導体層3a上の一部を避けるようにして配置されるとともに、第2アモルファス半導体層4bの表面全体を避けるように配置されたレジストパターンR12を支持体8上に形成する。ここで、非露光領域R1についても、パターンのない露光を行うことにより、非露光領域R1のレジストパターンR12を除去する。
Next, as shown in FIG. 15, a support 8 is formed on the entire surface of the semiconductor substrate 1 by a method such as CVD. The support 8 is also formed on the side walls of the first single crystal semiconductor layer 3a and the second single crystal semiconductor layer 4a in the opening 7, and supports the second single crystal semiconductor layer 4a on the semiconductor substrate 1. be able to.
Next, as shown in FIG. 16, by using a photolithography technique, it is arranged so as to avoid a part on the first single crystal semiconductor layer 3a, and the entire surface of the second amorphous semiconductor layer 4b is avoided. A resist pattern R12 arranged as described above is formed on the support 8. Here, the resist pattern R12 in the non-exposure region R1 is also removed by performing exposure without a pattern for the non-exposure region R1.

次に、図17に示すように、レジストパターンR12をマスクとして支持体8、第2単結晶半導体層4aおよび第1単結晶半導体層3aをパターニングすることにより、第1単結晶半導体層3aの一部を露出させる露出面9を形成するとともに、バルク構造形成領域R1および素子分離酸化膜2上の第1アモルファス半導体層3bおよび第2アモルファス半導体層4bを除去する。ここで、非露光領域R1のレジストパターンR12を除去することにより、非露光領域R1についても、素子分離酸化膜2上の第1アモルファス半導体層3bおよび第2アモルファス半導体層4bを除去することができる。   Next, as shown in FIG. 17, by patterning the support 8, the second single crystal semiconductor layer 4a, and the first single crystal semiconductor layer 3a using the resist pattern R12 as a mask, one of the first single crystal semiconductor layers 3a is patterned. The exposed surface 9 exposing the portion is formed, and the first amorphous semiconductor layer 3b and the second amorphous semiconductor layer 4b on the bulk structure forming region R1 and the element isolation oxide film 2 are removed. Here, by removing the resist pattern R12 in the non-exposed region R1, the first amorphous semiconductor layer 3b and the second amorphous semiconductor layer 4b on the element isolation oxide film 2 can be removed also in the non-exposed region R1. .

そして、第1単結晶半導体層3aの一部を露出させる露出面9を形成するとともに、第1アモルファス半導体層3bおよび第2アモルファス半導体層4bを除去すると、レジストパターンR12を除去する。そして、図9から図12と同様の工程を経ることにより、半導体基板1上のバルク構造形成領域R1およびSOI構造形成領域R2にトランジスタをそれぞれ形成する。   Then, the exposed surface 9 that exposes a part of the first single crystal semiconductor layer 3a is formed, and when the first amorphous semiconductor layer 3b and the second amorphous semiconductor layer 4b are removed, the resist pattern R12 is removed. Then, transistors are formed in the bulk structure formation region R1 and the SOI structure formation region R2 on the semiconductor substrate 1 through the same steps as in FIGS.

これにより、半導体基板1上のSOI構造形成領域R2に第1単結晶半導体層3aおよび第2単結晶半導体層4aを形成する場合においても、選択エピタキシャル成長を用いる必要がなくなるとともに、第1アモルファス半導体層3bおよび第2アモルファス半導体層4bがバルク構造形成領域R1上に堆積された場合においても、露出面9を形成する際に第1アモルファス半導体層3bおよび第2アモルファス半導体層4bを一括してエッチング除去することができる。このため、埋め込み絶縁層11上に配置された第2単結晶半導体層4aをSOI構造形成領域R2に形成した場合においても、塩素ガスを用いる必要がなくなり、塩素ガスを除外するために必要とされるエネルギーや環境への悪影響を低減することが可能となるとともに、コストアップを抑制しつつ、SOI構造とバルク構造とを同一の半導体基板1上に形成することが可能となる。   Thus, even when the first single crystal semiconductor layer 3a and the second single crystal semiconductor layer 4a are formed in the SOI structure formation region R2 on the semiconductor substrate 1, it is not necessary to use selective epitaxial growth, and the first amorphous semiconductor layer Even when the 3b and the second amorphous semiconductor layer 4b are deposited on the bulk structure forming region R1, the first amorphous semiconductor layer 3b and the second amorphous semiconductor layer 4b are collectively removed by etching when the exposed surface 9 is formed. can do. Therefore, even when the second single crystal semiconductor layer 4a disposed on the buried insulating layer 11 is formed in the SOI structure formation region R2, it is not necessary to use chlorine gas, and it is necessary to exclude chlorine gas. It is possible to reduce adverse effects on the energy and environment, and to form the SOI structure and the bulk structure on the same semiconductor substrate 1 while suppressing an increase in cost.

図20は、本発明の第3実施形態に係る半導体装置の製造方法を示す図である。
図20において、半導体ウェハWにはチップ領域R2が配置され、各チップ領域R2には、SOI構造形成領域R4が設けられている。また、半導体ウェハWの周囲には周辺露光領域R3が設けられている。ここで、上述した実施形態では、非露光領域R1に形成されるレジストを除去するために、パターンのない露光を行う方法について説明したが、チップ領域R2の露光に用いられるパターンのあるマスクを介して非露光領域R1の露光を行うようにしてもよい。
FIG. 20 shows a method for manufacturing a semiconductor device according to the third embodiment of the invention.
In FIG. 20, a chip region R2 is arranged on the semiconductor wafer W, and an SOI structure forming region R4 is provided in each chip region R2. In addition, a peripheral exposure region R3 is provided around the semiconductor wafer W. Here, in the above-described embodiment, the method for performing exposure without a pattern in order to remove the resist formed in the non-exposure region R1 has been described. The non-exposure region R1 may be exposed.

また、上述した実施形態では、第1アモルファス半導体層3bおよび第2アモルファス半導体層4bを非露光領域R1に形成するために、非露光領域R1に素子分離酸化膜2を形成する方法について説明したが、第1単結晶半導体層3aおよび第2単結晶半導体層4aをSOI構造形成領域R2に形成する際に、非露光領域R1の半導体基板1の表面を露出させ、非露光領域R1の半導体基板1上にも第1単結晶半導体層3aおよび第2単結晶半導体層4aを形成するようにしてもよい。   In the above-described embodiment, the method for forming the element isolation oxide film 2 in the non-exposed region R1 in order to form the first amorphous semiconductor layer 3b and the second amorphous semiconductor layer 4b in the non-exposed region R1 has been described. When the first single crystal semiconductor layer 3a and the second single crystal semiconductor layer 4a are formed in the SOI structure formation region R2, the surface of the semiconductor substrate 1 in the non-exposed region R1 is exposed, and the semiconductor substrate 1 in the non-exposed region R1 is exposed. The first single crystal semiconductor layer 3a and the second single crystal semiconductor layer 4a may also be formed thereon.

ここで、第1単結晶半導体層3aおよび第2単結晶半導体層4aは、第1アモルファス半導体層3bおよび第2アモルファス半導体層4bのエッチングレートよりも小さい。このため、第1単結晶半導体層3aおよび第2単結晶半導体層4aを非露光領域R1の半導体基板1上に形成することにより、フッ硝酸による第1単結晶半導体層3aのエッチングを行った場合においても、非露光領域R1の第1単結晶半導体層3aおよび第2単結晶半導体層4a全体が剥離することを防止することができ、非露光領域R1の第1単結晶半導体層3aおよび第2単結晶半導体層4aがパーティクルやゴミとしてウェハの表面に付着することを防止することができる。   Here, the first single crystal semiconductor layer 3a and the second single crystal semiconductor layer 4a are smaller in etching rate than the first amorphous semiconductor layer 3b and the second amorphous semiconductor layer 4b. Therefore, when the first single crystal semiconductor layer 3a and the second single crystal semiconductor layer 4a are formed on the semiconductor substrate 1 in the non-exposed region R1, the first single crystal semiconductor layer 3a is etched with hydrofluoric acid. , The entire first single crystal semiconductor layer 3a and the second single crystal semiconductor layer 4a in the non-exposed region R1 can be prevented from being peeled off. It is possible to prevent the single crystal semiconductor layer 4a from adhering to the wafer surface as particles or dust.

本発明の第1実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 1st Embodiment of this invention. 本発明の第1実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 1st Embodiment of this invention. 本発明の第1実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 1st Embodiment of this invention. 本発明の第1実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 1st Embodiment of this invention. 本発明の第1実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 1st Embodiment of this invention. 本発明の第1実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 1st Embodiment of this invention. 本発明の第1実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 1st Embodiment of this invention. 本発明の第1実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 1st Embodiment of this invention. 本発明の第1実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 1st Embodiment of this invention. 本発明の第1実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 1st Embodiment of this invention. 本発明の第1実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 1st Embodiment of this invention. 本発明の第1実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 1st Embodiment of this invention. 本発明の第2実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第2実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第2実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第2実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第2実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on 2nd Embodiment of this invention. 図1のウェハ全体の構成を示す平面図。The top view which shows the structure of the whole wafer of FIG. 図4のウェハ全体の構成を示す平面図。The top view which shows the structure of the whole wafer of FIG. 本発明の第3実施形態に係る半導体装置の製造方法を示す平面図。The top view which shows the manufacturing method of the semiconductor device which concerns on 3rd Embodiment of this invention.

符号の説明Explanation of symbols

W 半導体ウェハ、R1 非露光領域、R2 チップ領域、R3 周辺露光領域、R4 SOI構造形成領域、1 半導体基板、1a 酸化防止膜、2 素子分離酸化膜、3a 第1単結晶半導体層、4a 第2単結晶半導体層、3b 第1アモルファス半導体層、4b 第2アモルファス半導体層、R1、R2、R11、R12 レジストパターン、R1a、R2a、R11a 開口部、7 開口部、8 支持体、9 露出面、10 空洞部、11 埋め込み絶縁層、20 ゲート絶縁膜、21 ゲート電極、22 サイドウォールスペーサ、23a、23b ソース/ドレイン層   W semiconductor wafer, R1 non-exposed area, R2 chip area, R3 peripheral exposure area, R4 SOI structure forming area, 1 semiconductor substrate, 1a antioxidant film, 2 element isolation oxide film, 3a first single crystal semiconductor layer, 4a second Single crystal semiconductor layer, 3b first amorphous semiconductor layer, 4b second amorphous semiconductor layer, R1, R2, R11, R12 resist pattern, R1a, R2a, R11a opening, 7 opening, 8 support, 9 exposed surface, 10 Cavity, 11 buried insulating layer, 20 gate insulating film, 21 gate electrode, 22 side wall spacer, 23a, 23b source / drain layer

Claims (7)

開口部が形成された絶縁層を半導体基板のチップ領域および一チップ分の面積に満たない周辺領域にそれぞれ形成する工程と、
エピタキシャル成長にて第1アモルファス半導体層を前記絶縁層上に堆積させながら、前記開口部を介して露出された半導体基板上に第1単結晶半導体層を形成する工程と、
エピタキシャル成長にて第2アモルファス半導体層を前記第1アモルファス半導体層上に堆積させながら、前記第1単結晶半導体層よりもエッチングレートが小さな材料で構成された第2単結晶半導体層を前記第1単結晶半導体層上に形成する工程と、
前記第1単結晶半導体層および第2単結晶半導体層の側壁を露出させる第1露出部を形成する工程と、
前記第1露出部に埋め込まれ、前記第2単結晶半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第1単結晶半導体層の一部を前記支持体および前記第2単結晶半導体層から露出させる第2露出部を形成する工程と、
前記第2露出部を介して第1単結晶半導体層を選択的にエッチングすることにより、前記第1単結晶半導体層が除去された空洞部を前記半導体基板と前記第2単結晶半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
Forming an insulating layer in which an opening is formed in each of a chip region of a semiconductor substrate and a peripheral region less than an area for one chip;
Forming a first single crystal semiconductor layer on a semiconductor substrate exposed through the opening while depositing a first amorphous semiconductor layer on the insulating layer by epitaxial growth;
While depositing a second amorphous semiconductor layer on the first amorphous semiconductor layer by epitaxial growth, a second single crystal semiconductor layer made of a material having an etching rate smaller than that of the first single crystal semiconductor layer is formed on the first single crystal semiconductor layer. Forming on the crystalline semiconductor layer;
Forming a first exposed portion exposing sidewalls of the first single crystal semiconductor layer and the second single crystal semiconductor layer;
Forming a support embedded in the first exposed portion and supporting the second single crystal semiconductor layer on the semiconductor substrate;
Forming a second exposed portion for exposing a part of the first single crystal semiconductor layer from the support and the second single crystal semiconductor layer;
By selectively etching the first single crystal semiconductor layer through the second exposed portion, the cavity from which the first single crystal semiconductor layer has been removed is formed between the semiconductor substrate and the second single crystal semiconductor layer. A process of forming between,
And a step of forming a buried insulating layer buried in the cavity.
開口部が形成された絶縁層を半導体基板上に形成する工程と、
エピタキシャル成長にて第1アモルファス半導体層を前記絶縁層上に堆積させながら、前記開口部を介して露出された半導体基板上に第1単結晶半導体層を形成する工程と、
エピタキシャル成長にて第2アモルファス半導体層を前記第1アモルファス半導体層上に堆積させながら、前記第1単結晶半導体層よりもエッチングレートが小さな材料で構成された第2単結晶半導体層を前記第1単結晶半導体層上に形成する工程と、
前記第1単結晶半導体層および第2単結晶半導体層の側壁を露出させる第1露出部を前記半導体基板のチップ領域および一チップ分の面積に満たない周辺領域に形成するとともに、前記絶縁層上に堆積された第1アモルファス半導体層および第2アモルファス半導体層を前記半導体基板のチップ領域および一チップ分の面積に満たない周辺領域から除去する工程と、
前記第1露出部に埋め込まれ、前記第2単結晶半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第1単結晶半導体層の一部を前記支持体および前記第2単結晶半導体層から露出させる第2露出部を形成する工程と、
前記第2露出部を介して第1単結晶半導体層を選択的にエッチングすることにより、前記第1単結晶半導体層が除去された空洞部を前記半導体基板と前記第2単結晶半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
Forming an insulating layer having an opening on a semiconductor substrate;
Forming a first single crystal semiconductor layer on a semiconductor substrate exposed through the opening while depositing a first amorphous semiconductor layer on the insulating layer by epitaxial growth;
While depositing a second amorphous semiconductor layer on the first amorphous semiconductor layer by epitaxial growth, a second single crystal semiconductor layer made of a material having an etching rate smaller than that of the first single crystal semiconductor layer is formed on the first single crystal semiconductor layer. Forming on the crystalline semiconductor layer;
Forming a first exposed portion for exposing side walls of the first single crystal semiconductor layer and the second single crystal semiconductor layer in a chip region of the semiconductor substrate and a peripheral region less than an area for one chip, and on the insulating layer; Removing the first amorphous semiconductor layer and the second amorphous semiconductor layer deposited on the chip region of the semiconductor substrate and a peripheral region less than the area of one chip;
Forming a support embedded in the first exposed portion and supporting the second single crystal semiconductor layer on the semiconductor substrate;
Forming a second exposed portion for exposing a part of the first single crystal semiconductor layer from the support and the second single crystal semiconductor layer;
By selectively etching the first single crystal semiconductor layer through the second exposed portion, the cavity from which the first single crystal semiconductor layer has been removed is formed between the semiconductor substrate and the second single crystal semiconductor layer. A process of forming between,
And a step of forming a buried insulating layer buried in the cavity.
開口部が形成された絶縁層を半導体基板上に形成する工程と、
エピタキシャル成長にて第1アモルファス半導体層を前記絶縁層上に堆積させながら、前記開口部を介して露出された半導体基板上に第1単結晶半導体層を形成する工程と、
エピタキシャル成長にて第2アモルファス半導体層を前記第1アモルファス半導体層上に堆積させながら、前記第1単結晶半導体層よりもエッチングレートが小さな材料で構成された第2単結晶半導体層を前記第1単結晶半導体層上に形成する工程と、
前記第1単結晶半導体層および第2単結晶半導体層の側壁を露出させる第1露出部を形成する工程と、
前記第1露出部に埋め込まれ、前記第2単結晶半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第1単結晶半導体層の一部を前記支持体および前記第2単結晶半導体層から露出させる第2露出部を前記半導体基板のチップ領域および一チップ分の面積に満たない周辺領域に形成するとともに、前記絶縁層上に堆積された支持体、第1アモルファス半導体層および第2アモルファス半導体層を前記半導体基板のチップ領域および一チップ分の面積に満たない周辺領域から除去する工程と、
前記第2露出部を介して第1単結晶半導体層を選択的にエッチングすることにより、前記第1単結晶半導体層が除去された空洞部を前記半導体基板と前記第2単結晶半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
Forming an insulating layer having an opening on a semiconductor substrate;
Forming a first single crystal semiconductor layer on a semiconductor substrate exposed through the opening while depositing a first amorphous semiconductor layer on the insulating layer by epitaxial growth;
While depositing a second amorphous semiconductor layer on the first amorphous semiconductor layer by epitaxial growth, a second single crystal semiconductor layer made of a material having an etching rate smaller than that of the first single crystal semiconductor layer is formed on the first single crystal semiconductor layer. Forming on the crystalline semiconductor layer;
Forming a first exposed portion exposing sidewalls of the first single crystal semiconductor layer and the second single crystal semiconductor layer;
Forming a support embedded in the first exposed portion and supporting the second single crystal semiconductor layer on the semiconductor substrate;
A second exposed portion for exposing a part of the first single crystal semiconductor layer from the support and the second single crystal semiconductor layer is formed in a chip region of the semiconductor substrate and a peripheral region less than an area for one chip. And removing the support deposited on the insulating layer, the first amorphous semiconductor layer and the second amorphous semiconductor layer from the chip region of the semiconductor substrate and the peripheral region less than the area of one chip;
By selectively etching the first single crystal semiconductor layer through the second exposed portion, the cavity from which the first single crystal semiconductor layer has been removed is formed between the semiconductor substrate and the second single crystal semiconductor layer. A process of forming between,
And a step of forming a buried insulating layer buried in the cavity.
開口部が形成された絶縁層を半導体基板のチップ領域に形成するとともに、一チップ分の面積に満たない周辺領域の前記半導体基板の表面を露出させる工程と、
エピタキシャル成長にて第1アモルファス半導体層を前記絶縁層上に堆積させながら、前記開口部を介して露出されたチップ領域の半導体基板および前記周辺領域の前記半導体基板上に第1単結晶半導体層を形成する工程と、
エピタキシャル成長にて第2アモルファス半導体層を前記第1アモルファス半導体層上に堆積させながら、前記第1単結晶半導体層よりもエッチングレートが小さな材料で構成された第2単結晶半導体層を前記第1単結晶半導体層上に形成する工程と、
前記第1単結晶半導体層および第2単結晶半導体層の側壁を露出させる第1露出部を形成する工程と、
前記第1露出部に埋め込まれ、前記第2単結晶半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第1単結晶半導体層の一部を前記支持体および前記第2単結晶半導体層から露出させる第2露出部を形成する工程と、
前記第2露出部を介して第1単結晶半導体層を選択的にエッチングすることにより、前記第1単結晶半導体層が除去された空洞部を前記半導体基板と前記第2単結晶半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
Forming an insulating layer in which an opening is formed in a chip region of the semiconductor substrate, and exposing a surface of the semiconductor substrate in a peripheral region less than an area for one chip;
Forming a first single crystal semiconductor layer on the semiconductor substrate in the chip region and the peripheral region exposed through the opening while depositing the first amorphous semiconductor layer on the insulating layer by epitaxial growth And a process of
While depositing a second amorphous semiconductor layer on the first amorphous semiconductor layer by epitaxial growth, a second single crystal semiconductor layer made of a material having an etching rate smaller than that of the first single crystal semiconductor layer is formed on the first single crystal semiconductor layer. Forming on the crystalline semiconductor layer;
Forming a first exposed portion exposing sidewalls of the first single crystal semiconductor layer and the second single crystal semiconductor layer;
Forming a support embedded in the first exposed portion and supporting the second single crystal semiconductor layer on the semiconductor substrate;
Forming a second exposed portion for exposing a part of the first single crystal semiconductor layer from the support and the second single crystal semiconductor layer;
By selectively etching the first single crystal semiconductor layer through the second exposed portion, the cavity from which the first single crystal semiconductor layer has been removed is formed between the semiconductor substrate and the second single crystal semiconductor layer. A process of forming between,
And a step of forming a buried insulating layer buried in the cavity.
開口部が形成された絶縁層を半導体基板上に形成する工程と、
エピタキシャル成長にて第1アモルファス半導体層を前記絶縁層上に堆積させながら、前記開口部を介して露出された半導体基板上に第1単結晶半導体層を形成する工程と、
エピタキシャル成長にて第2アモルファス半導体層を前記第1アモルファス半導体層上に堆積させながら、前記第1単結晶半導体層よりもエッチングレートが小さな材料で構成された第2単結晶半導体層を前記第1単結晶半導体層上に形成する工程と、
前記第1単結晶半導体層および第2単結晶半導体層の側壁を露出させる第1露出部を前記半導体基板のチップ領域に形成するとともに、前記絶縁層上に堆積された第1アモルファス半導体層および第2アモルファス半導体層を前記半導体基板のチップ領域および一チップ分の面積に満たない周辺領域から除去する工程と、
前記第1露出部に埋め込まれ、前記第2単結晶半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第1単結晶半導体層の一部を前記支持体および前記第2単結晶半導体層から露出させる第2露出部を形成する工程と、
前記第2露出部を介して第1単結晶半導体層を選択的にエッチングすることにより、前記第1単結晶半導体層が除去された空洞部を前記半導体基板と前記第2単結晶半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
Forming an insulating layer having an opening on a semiconductor substrate;
Forming a first single crystal semiconductor layer on a semiconductor substrate exposed through the opening while depositing a first amorphous semiconductor layer on the insulating layer by epitaxial growth;
While depositing a second amorphous semiconductor layer on the first amorphous semiconductor layer by epitaxial growth, a second single crystal semiconductor layer made of a material having an etching rate smaller than that of the first single crystal semiconductor layer is formed on the first single crystal semiconductor layer. Forming on the crystalline semiconductor layer;
A first exposed portion that exposes sidewalls of the first single crystal semiconductor layer and the second single crystal semiconductor layer is formed in the chip region of the semiconductor substrate, and the first amorphous semiconductor layer and the first amorphous semiconductor layer deposited on the insulating layer are formed. Removing the two amorphous semiconductor layers from the chip region of the semiconductor substrate and the peripheral region less than the area for one chip;
Forming a support embedded in the first exposed portion and supporting the second single crystal semiconductor layer on the semiconductor substrate;
Forming a second exposed portion for exposing a part of the first single crystal semiconductor layer from the support and the second single crystal semiconductor layer;
By selectively etching the first single crystal semiconductor layer through the second exposed portion, the cavity from which the first single crystal semiconductor layer has been removed is formed between the semiconductor substrate and the second single crystal semiconductor layer. A process of forming between,
And a step of forming a buried insulating layer buried in the cavity.
開口部が形成された絶縁層を半導体基板上に形成する工程と、
エピタキシャル成長にて第1アモルファス半導体層を前記絶縁層上に堆積させながら、前記開口部を介して露出された半導体基板上に第1単結晶半導体層を形成する工程と、
エピタキシャル成長にて第2アモルファス半導体層を前記第1アモルファス半導体層上に堆積させながら、前記第1単結晶半導体層よりもエッチングレートが小さな材料で構成された第2単結晶半導体層を前記第1単結晶半導体層上に形成する工程と、
前記第1単結晶半導体層および第2単結晶半導体層の側壁を露出させる第1露出部を形成する工程と、
前記第1露出部に埋め込まれ、前記第2単結晶半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第1単結晶半導体層の一部を前記支持体および前記第2単結晶半導体層から露出させる第2露出部を前記半導体基板のチップ領域に形成するとともに、前記絶縁層上に堆積された支持体、第1アモルファス半導体層および第2アモルファス半導体層を前記半導体基板のチップ領域および一チップ分の面積に満たない周辺領域から除去する工程と、
前記第2露出部を介して第1単結晶半導体層を選択的にエッチングすることにより、前記第1単結晶半導体層が除去された空洞部を前記半導体基板と前記第2単結晶半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
Forming an insulating layer having an opening on a semiconductor substrate;
Forming a first single crystal semiconductor layer on a semiconductor substrate exposed through the opening while depositing a first amorphous semiconductor layer on the insulating layer by epitaxial growth;
While depositing a second amorphous semiconductor layer on the first amorphous semiconductor layer by epitaxial growth, a second single crystal semiconductor layer made of a material having an etching rate smaller than that of the first single crystal semiconductor layer is formed on the first single crystal semiconductor layer. Forming on the crystalline semiconductor layer;
Forming a first exposed portion exposing sidewalls of the first single crystal semiconductor layer and the second single crystal semiconductor layer;
Forming a support embedded in the first exposed portion and supporting the second single crystal semiconductor layer on the semiconductor substrate;
A second exposed portion for exposing a part of the first single crystal semiconductor layer from the support and the second single crystal semiconductor layer is formed in the chip region of the semiconductor substrate, and the support deposited on the insulating layer Removing the body, the first amorphous semiconductor layer and the second amorphous semiconductor layer from the chip region of the semiconductor substrate and the peripheral region less than the area of one chip;
By selectively etching the first single crystal semiconductor layer through the second exposed portion, the cavity from which the first single crystal semiconductor layer has been removed is formed between the semiconductor substrate and the second single crystal semiconductor layer. A process of forming between,
And a step of forming a buried insulating layer buried in the cavity.
前記半導体基板および前記第2単結晶半導体層は単結晶Si、前記第1単結晶半導体層は単結晶SiGeであることを特徴とする請求項1から6のいずれか1項記載の半導体装置の製造方法。   The semiconductor device according to claim 1, wherein the semiconductor substrate and the second single crystal semiconductor layer are single crystal Si, and the first single crystal semiconductor layer is single crystal SiGe. Method.
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