JP2007035675A - Semiconductor device and method of manufacturing the semiconductor device - Google Patents

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秀明 岡
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Abstract

<P>PROBLEM TO BE SOLVED: To enlarge the layout area of a semiconductor device to be formed on an insulator, without having to use an SOI substrate. <P>SOLUTION: A first semiconductor layer 12 and a second semiconductor layer 13 are successively formed on a semiconductor substrate 11. Impurities containing oxygen atoms are doped to the first semiconductor layer 12, and impurities such as boron, arsenic or phosphorus are added so as to avoid the interface between the semiconductor substrate 11 and the second semiconductor layer 13. After selectively etching and removing the second semiconductor layer 13, an embedded insulation layer 21 is formed in a cavity portion 20 between the semiconductor substrate 11 and the second semiconductor layer 13. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は半導体装置および半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタに適用して好適なものである。   The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and is particularly suitable for application to a field effect transistor formed on an SOI (Silicon On Insulator) substrate.

ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、特許文献１、２に開示されているように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｇｅｎ）基板や貼り合わせ基板などが用いられている。   Field effect transistors formed on an SOI substrate are attracting attention because of their ease of element isolation, latch-up freeness, and low source / drain junction capacitance. In particular, since a fully depleted SOI transistor can operate at low power consumption and at high speed and can be easily driven at a low voltage, research for operating the SOI transistor in a fully depleted mode has been actively conducted. Here, as the SOI substrate, for example, as disclosed in Patent Documents 1 and 2, a SIMOX (Separation by Implanted Oxgen) substrate or a bonded substrate is used.

また、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとの選択比の違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出したＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。
特開２００２−２９９５９１号公報 特開２０００−１２４０９２号公報 Ｔ．Ｓａｋａｉ ｅｔ ａｌ．“Ｓｅｐａｒａｔｉｏｎ ｂｙ ＢｏｎｄｉｎｇＳ ｉ Ｉｓｌａｎｄｓ（ＳＢＳＩ） ｆｏｒ ＬＳＩ Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅ ｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＧｉＧｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ，ｐｐ．２３０− ２３１，Ｍａｙ（２００４） Non-Patent Document 1 discloses a method by which an SOI transistor can be formed at a low cost by forming an SOI layer over a bulk substrate. In the method disclosed in Non-Patent Document 1, a Si / SiGe layer is formed on a Si substrate, and only the SiGe layer is selectively removed using a difference in selectivity between Si and SiGe. A cavity is formed between the Si substrate and the Si layer. Then, by performing thermal oxidation of Si exposed in the cavity, an SiO 2 layer is embedded between the Si substrate and the Si layer, and a BOX layer is formed between the Si substrate and the Si layer.
JP 2002-299951 A JP, 2000-124092, A Sakai et al. “Separation by Bonding Si Islands (SBSI) for LSI Applications”, Second International GiGe Technology and Meeting Abstracts, pp. 230-231, May (2004)

しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素をイオン注入することが必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせる必要がある。このため、ＳＯＩトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。
また、イオン注入や貼り合わせでは、ＳＯＩ層の膜厚のばらつきが大きく、完全空乏型ＳＯＩトランジスタを作製するためにＳＯＩ層を薄膜化すると、電界効果型トランジスタの特性ばらつきが大きくなる等の問題があった。 However, in order to manufacture a SIMOX substrate, it is necessary to ion-implant high concentration oxygen into a silicon wafer. In order to manufacture a bonded substrate, it is necessary to bond two silicon wafers. For this reason, the SOI transistor has a problem that the cost is increased as compared with a field effect transistor formed in a bulk semiconductor.
In addition, in ion implantation and bonding, there is a large variation in the thickness of the SOI layer, and when the SOI layer is thinned to produce a fully depleted SOI transistor, there are problems such as a large variation in characteristics of the field effect transistor. there were.

一方、非特許文献１に開示された方法では、ＳｉとＳｉＧｅとのエッチング時の選択比を利用してＳｉＧｅ層のみを選択的に除去するが、エッチング時の選択比の確保が容易ではなく、ＳｉＧｅ層のエッチング時にＳｉ層も一部エッチングされるため、Ｓｉ層の膜厚ばらつきを生じ、結果としてＳｉＧｅ層のエッチング距離に制限が発生し、ＳＯＩ層の幅が制約されるという問題があった。特に、ＳｉＧｅ層を一定時間だけエッチングした時点から、Ｓｉ層の増速エッチングが始まり、Ｓｉ層のエッチング量が増大するという問題があった。現時点では詳細なメカニズムは不明であるが、ＳｉＧｅ層を弗硝酸系溶液でエッチングすると、亜硝酸が生成され、Ｓｉ層の増速エッチングが加速されると考えられている。このため、Ｓｉ層の増速エッチングを抑制するために、過酸化水素水を微量添加し、エッチング過程で生成された亜硝酸を硝酸に戻す方法があるが、過酸化水素水を入れ過ぎると、ＳｉＧｅ層がエッチングされなくなり、過酸化水素水の添加量の制御が難しいという問題があった。   On the other hand, in the method disclosed in Non-Patent Document 1, only the SiGe layer is selectively removed using the selection ratio during etching of Si and SiGe, but it is not easy to ensure the selection ratio during etching. Since part of the Si layer is etched during the etching of the SiGe layer, the thickness of the Si layer varies. As a result, the etching distance of the SiGe layer is limited, and the width of the SOI layer is limited. . In particular, there has been a problem that the Si layer has been subjected to accelerated etching since the SiGe layer has been etched for a certain time, and the amount of etching of the Si layer has increased. Although the detailed mechanism is unknown at present, it is considered that when the SiGe layer is etched with a hydrofluoric acid solution, nitrous acid is generated and accelerated etching of the Si layer is accelerated. For this reason, in order to suppress accelerated etching of the Si layer, there is a method of adding a small amount of hydrogen peroxide water and returning nitrous acid generated in the etching process to nitric acid. There was a problem that the SiGe layer was not etched and it was difficult to control the amount of hydrogen peroxide solution added.

さらに、ＳｉＧｅ層のエッチングレートを上げるために、ボロンなどの不純物をＳｉＧｅ層にドーピングする方法があるが、このような不純物をＳｉＧｅ層にドーピングすると、亜硝酸の生成がさらに加速され、Ｓｉ層の増速エッチングがさらに加速されるという問題もあった。
そこで、本発明の目的は、ＳＯＩ基板を用いることなく、絶縁体上に形成される半導体層のレイアウト面積を拡大することが可能な半導体装置の製造方法を提供することである。 Further, in order to increase the etching rate of the SiGe layer, there is a method of doping the SiGe layer with impurities such as boron, but when such an impurity is doped into the SiGe layer, the generation of nitrous acid is further accelerated, There was also a problem that accelerated etching was further accelerated.
SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a semiconductor device capable of expanding the layout area of a semiconductor layer formed over an insulator without using an SOI substrate.

上述した課題を解決するために、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に積層された組成が互いに異なる半導体層間のエッチングレートの違いに基づいて、下層の半導体層を選択的に除去する半導体装置の製造方法において、前記下層の半導体層には、酸素原子が添加されていることを特徴とする。
これにより、下層の半導体層の酸素原子の添加量を精度よく制御することが可能となり、弗硝酸系溶液を用いて下層の半導体層を選択エッチングした場合においても、下層の半導体層のエッチングレートを劣化させることなく、上層の半導体層の増速エッチングを抑制することができる。このため、上層の半導体層がエッチングされることを抑制しつつ、下層の半導体層のエッチング面積を拡大することが可能となり、ＳＯＩ基板を用いることなく、絶縁体上に形成される半導体層のレイアウト面積を拡大することが可能となる。 In order to solve the above-described problem, according to a method for manufacturing a semiconductor device according to one embodiment of the present invention, a lower semiconductor layer is formed on the basis of a difference in etching rate between semiconductor layers having different compositions stacked on a semiconductor substrate. In the method for manufacturing a semiconductor device in which a layer is selectively removed, oxygen atoms are added to the lower semiconductor layer.
As a result, the amount of oxygen atoms added to the lower semiconductor layer can be accurately controlled, and the etching rate of the lower semiconductor layer can be controlled even when the lower semiconductor layer is selectively etched using a hydrofluoric acid-based solution. The accelerated etching of the upper semiconductor layer can be suppressed without deteriorating. Therefore, the etching area of the lower semiconductor layer can be increased while suppressing the etching of the upper semiconductor layer, and the layout of the semiconductor layer formed on the insulator without using the SOI substrate can be achieved. The area can be enlarged.

また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に積層された組成が互いに異なる半導体層間のエッチングレートの違いに基づいて、下層の半導体層を選択的に除去する半導体装置の製造方法において、前記下層の半導体層には、膜厚方向の界面を避けるように不純物が添加されていることを特徴とする。
これにより、半導体基板および上層の半導体層に不純物が添加されることを防止しつつ、下層の半導体層のエッチング速度を速めることができ、半導体基板および上層の半導体層の結晶品質に対する悪影響を抑制しつつ、絶縁膜上に形成可能な半導体層の幅を拡大することが可能となる。 According to the method for manufacturing a semiconductor device of one embodiment of the present invention, the lower semiconductor layer is selectively removed based on a difference in etching rate between semiconductor layers having different compositions stacked on the semiconductor substrate. In the method for manufacturing a semiconductor device, an impurity is added to the lower semiconductor layer so as to avoid an interface in a film thickness direction.
As a result, the etching rate of the lower semiconductor layer can be increased while preventing impurities from being added to the semiconductor substrate and the upper semiconductor layer, and adverse effects on the crystal quality of the semiconductor substrate and the upper semiconductor layer can be suppressed. However, the width of the semiconductor layer that can be formed on the insulating film can be increased.

また、本発明の一態様に係る半導体装置の製造方法によれば、酸素原子が添加された第１半導体層を半導体基板上に形成する工程と、前記第１半導体層よりもエッチングレートが小さな材料で構成された第２半導体層を前記第１半導体層上に形成する工程と、前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする。   According to the method for manufacturing a semiconductor device of one embodiment of the present invention, the step of forming the first semiconductor layer to which oxygen atoms are added over the semiconductor substrate, and the material having an etching rate smaller than that of the first semiconductor layer Forming a second semiconductor layer formed on the first semiconductor layer and a material having an etching rate smaller than that of the first semiconductor layer, and supporting the second semiconductor layer on the semiconductor substrate. Forming a support, forming an exposed portion exposing a part of the first semiconductor layer from the second semiconductor layer, and selectively etching the first semiconductor layer through the exposed portion. Forming a cavity from which the first semiconductor layer has been removed between the semiconductor substrate and the second semiconductor layer, and forming a buried insulating layer embedded in the cavity. And features.

これにより、第１半導体層の酸素原子の添加量を精度よく制御することが可能となり、弗硝酸系溶液を用いて第１半導体層を選択エッチングした場合においても、エッチング過程で生成された亜硝酸を硝酸に戻すことができる。このため、第１半導体層のエッチングレートを劣化させることなく、第２半導体層の増速エッチングを抑制することができ、第２半導体層がエッチングされることを抑制しつつ、第１半導体層のエッチング面積を拡大することが可能となる。   As a result, the amount of oxygen atoms added to the first semiconductor layer can be accurately controlled, and even when the first semiconductor layer is selectively etched using a hydrofluoric acid-based solution, nitrous acid generated during the etching process. Can be returned to nitric acid. Therefore, the accelerated etching of the second semiconductor layer can be suppressed without deteriorating the etching rate of the first semiconductor layer, and the etching of the second semiconductor layer can be suppressed while suppressing the etching of the first semiconductor layer. It becomes possible to enlarge an etching area.

また、本発明の一態様に係る半導体装置の製造方法によれば、膜厚方向の界面を避けるように不純物が添加された第１半導体層を半導体基板上に形成する工程と、前記第１半導体層よりもエッチングレートが小さな材料で構成された第２半導体層を前記第１半導体層上に形成する工程と、前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする。   According to the method for manufacturing a semiconductor device of one embodiment of the present invention, a step of forming a first semiconductor layer to which an impurity is added so as to avoid an interface in the film thickness direction on a semiconductor substrate, and the first semiconductor Forming a second semiconductor layer made of a material having a smaller etching rate than the first layer on the first semiconductor layer; and making a second semiconductor layer made of a material having a smaller etching rate than the first semiconductor layer. Forming a support for supporting the semiconductor substrate on the semiconductor substrate, forming an exposed portion for exposing a part of the first semiconductor layer from the second semiconductor layer, and the first semiconductor through the exposed portion. Forming a cavity from which the first semiconductor layer has been removed by selectively etching a layer between the semiconductor substrate and the second semiconductor layer; and a buried insulating layer buried in the cavity The Characterized in that it comprises the step of forming.

これにより、半導体基板および第２半導体層に不純物が添加されることを防止しつつ、第１半導体層のエッチング速度を速めることができる。このため、半導体基板および第２半導体層の結晶品質に対する悪影響を抑制しつつ、第１半導体層のエッチング面積を拡大することが可能となり、ＳＯＩ基板を用いることなく、絶縁体上に形成される第２半導体層のレイアウト面積を拡大することが可能となる。   Thereby, the etching rate of the first semiconductor layer can be increased while preventing impurities from being added to the semiconductor substrate and the second semiconductor layer. Therefore, it is possible to increase the etching area of the first semiconductor layer while suppressing adverse effects on the crystal quality of the semiconductor substrate and the second semiconductor layer, and the first semiconductor layer formed on the insulator without using the SOI substrate. It becomes possible to enlarge the layout area of two semiconductor layers.

また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１の半導体層に酸素原子が添加されたことを特徴とする。
これにより、弗硝酸系溶液を用いて第１半導体層を選択エッチングした場合においても、エッチング過程で生成された亜硝酸を硝酸に戻すことができる。特に、第１半導体層に不純物を添加したことによる、第２半導体層の増速エッチングの増大を抑制する事ができる。このため、第１半導体層のエッチングレートを劣化させることなく、第２半導体層の増速エッチングを抑制することができ、第２半導体層がエッチングされることを抑制しつつ、第１半導体層のエッチング面積を拡大することが可能となる。 In addition, according to the method for manufacturing a semiconductor device of one embodiment of the present invention, oxygen atoms are added to the first semiconductor layer.
Thereby, even when the first semiconductor layer is selectively etched using a hydrofluoric acid-based solution, nitrous acid generated in the etching process can be returned to nitric acid. In particular, an increase in accelerated etching of the second semiconductor layer due to the addition of impurities to the first semiconductor layer can be suppressed. Therefore, the accelerated etching of the second semiconductor layer can be suppressed without deteriorating the etching rate of the first semiconductor layer, and the etching of the second semiconductor layer can be suppressed while suppressing the etching of the first semiconductor layer. It becomes possible to enlarge an etching area.

また、本発明の一態様に係る半導体装置の製造方法によれば、前記不純物の濃度は、１０18〜１０21（ｃｍ-3）であることを特徴とする。
これにより、第１半導体層のエッチング速度を速めることができ、第１半導体層のエッチング面積を拡大することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記不純物は、ボロン、砒素、燐の中から選択されることを特徴とする。 In addition, according to the method for manufacturing a semiconductor device of one embodiment of the present invention, the concentration of the impurity is 10 18 to 10 21 (cm −3 ).
Thereby, the etching rate of the first semiconductor layer can be increased, and the etching area of the first semiconductor layer can be increased.
In the method for manufacturing a semiconductor device according to one embodiment of the present invention, the impurity is selected from boron, arsenic, and phosphorus.

これにより、第１半導体層のエッチング速度を速めることができ、第１半導体層のエッチング面積を拡大することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記酸素原子の濃度は、１０17〜１０19（ｃｍ-3）であることを特徴とする。
これにより、弗硝酸系溶液を用いて第１半導体層を選択エッチングした場合においても、第１半導体層のエッチングレートを劣化させることなく、エッチング過程で生成された亜硝酸を硝酸に戻すことができ、第２半導体層の増速エッチングを抑制することができる。 Thereby, the etching rate of the first semiconductor layer can be increased, and the etching area of the first semiconductor layer can be increased.
According to the method for manufacturing a semiconductor device of one embodiment of the present invention, the concentration of the oxygen atoms is 10 17 to 10 19 (cm −3 ).
As a result, even when the first semiconductor layer is selectively etched using a hydrofluoric acid-based solution, nitrous acid generated in the etching process can be returned to nitric acid without deteriorating the etching rate of the first semiconductor layer. Further, the accelerated etching of the second semiconductor layer can be suppressed.

また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１半導体層に添加される酸素は、少なくとも前記第１半導体層の成膜後にイオン注入法によって導入されることを特徴とする。
これにより、第１半導体層中に、原子状の酸素を効率良く添加する事ができ、亜硝酸を硝酸に戻す反応を、効率的に進める事ができる。 According to the method for manufacturing a semiconductor device of one embodiment of the present invention, oxygen added to the first semiconductor layer is introduced by an ion implantation method at least after the formation of the first semiconductor layer. And
Thereby, atomic oxygen can be efficiently added to the first semiconductor layer, and the reaction of returning nitrous acid to nitric acid can be efficiently advanced.

また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１半導体層はＳｉＧｅ、前記第２半導体層はＳｉであることを特徴とする。
これにより、第１半導体層と第２半導体層との間の格子整合をとることを可能としつつ、第１半導体層と第２半導体層との間でのエッチング時の選択比を確保することが可能となる。このため、結晶品質の良い第２半導体層を第１半導体層上に形成することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。 According to the method for manufacturing a semiconductor device of one embodiment of the present invention, the first semiconductor layer is SiGe, and the second semiconductor layer is Si.
Thus, it is possible to ensure the lattice matching between the first semiconductor layer and the second semiconductor layer, and to ensure the selection ratio at the time of etching between the first semiconductor layer and the second semiconductor layer. It becomes possible. For this reason, it becomes possible to form the second semiconductor layer with good crystal quality on the first semiconductor layer, and insulation between the second semiconductor layer and the semiconductor substrate is achieved without impairing the quality of the second semiconductor layer. It becomes possible.

また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１半導体層のＧｅ濃度が前記半導体基板と前記第１半導体層との界面寄りの位置でピークを持つことを特徴とする。
これにより、Ｇｅが第２半導体層に拡散することを抑制することができ、Ｇｅによる第２半導体層の汚染を抑制しつつ、第１半導体層のエッチング速度を向上させることができる。 Further, according to the method of manufacturing a semiconductor device according to one aspect of the present invention, the Ge concentration of the first semiconductor layer has a peak at a position near the interface between the semiconductor substrate and the first semiconductor layer. To do.
Thereby, the diffusion of Ge into the second semiconductor layer can be suppressed, and the etching rate of the first semiconductor layer can be improved while suppressing contamination of the second semiconductor layer by Ge.

また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１半導体層に添加される不純物の濃度が前記半導体基板と前記第１半導体層との界面寄りの位置でピークを持つことを特徴とする。
これにより、第１半導体層に添加される不純物が第２半導体層に拡散することを抑制することができ、不純物による第２半導体層の汚染を抑制しつつ、第１半導体層のエッチング面積を拡大することができる。 According to the method for manufacturing a semiconductor device of one embodiment of the present invention, the concentration of the impurity added to the first semiconductor layer has a peak at a position near the interface between the semiconductor substrate and the first semiconductor layer. It is characterized by that.
Thereby, it is possible to suppress the impurity added to the first semiconductor layer from diffusing into the second semiconductor layer, and to increase the etching area of the first semiconductor layer while suppressing contamination of the second semiconductor layer by the impurity. can do.

また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１半導体層に添加される不純物は、前記第１半導体層の成膜時に同時にドーピングされることを特徴とする。
これにより、第１半導体層に添加される不純物の濃度プロファイルを精度よく制御することが可能となり、第１半導体層に添加される不純物の膜厚方向の位置を精度よく設定することが可能となる。 In addition, according to the method for manufacturing a semiconductor device of one embodiment of the present invention, the impurity added to the first semiconductor layer is doped at the same time when the first semiconductor layer is formed.
As a result, the concentration profile of the impurity added to the first semiconductor layer can be accurately controlled, and the position of the impurity added to the first semiconductor layer in the film thickness direction can be accurately set. .

以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１（ａ）〜図９（ａ）は、本発明の一実施形態に係る半導体装置の製造方法を示す平面図、図１（ｂ）〜図９（ｂ）は、図１（ａ）〜図９（ａ）のＡ１−Ａ１´〜Ａ９−Ａ９´線でそれぞれ切断した断面図、図１（ｃ）〜図９（ｃ）は、図１（ａ）〜図９（ａ）のＢ１−Ｂ１´〜Ｂ９−Ｂ９´線でそれぞれ切断した断面図である。 Hereinafter, a semiconductor device manufacturing method according to an embodiment of the present invention will be described with reference to the drawings.
FIGS. 1A to 9A are plan views showing a method for manufacturing a semiconductor device according to an embodiment of the present invention, and FIGS. 1B to 9B are FIGS. Cross-sectional views cut along lines A1-A1 ′ to A9-A9 ′ in FIG. 9A, and FIGS. 1C to 9C are cross-sectional views taken along B1- in FIGS. 1A to 9A, respectively. It is sectional drawing cut | disconnected by the B1'-B9-B9 'line | wire, respectively.

図１において、半導体基板１１上にはエピタキシャル成長にて第１半導体層１２が形成され、第１半導体層１２上にはエピタキシャル成長にて第２半導体層１３が形成されている。なお、第１半導体層１２は、半導体基板１１および第２半導体層１３よりもエッチングレートが大きな材質を用いることができ、半導体基板１１、第１半導体層１２および第２半導体層１３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１１がＳｉの場合、第１半導体層１２としてＳｉＧｅ、第２半導体層１３としてＳｉを用いることが好ましい。これにより、第１半導体層１２と第２半導体層１３との間の格子整合をとることを可能としつつ、第１半導体層１２と第２半導体層１３との間の選択比を確保することができる。また、第１半導体層１２としては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第１半導体層１２の代わり、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第１半導体層１２および第２半導体層１３の膜厚は、例えば、１０〜２００ｎｍ程度とすることができる。   In FIG. 1, a first semiconductor layer 12 is formed on a semiconductor substrate 11 by epitaxial growth, and a second semiconductor layer 13 is formed on the first semiconductor layer 12 by epitaxial growth. The first semiconductor layer 12 can be made of a material having an etching rate larger than that of the semiconductor substrate 11 and the second semiconductor layer 13, and the material of the semiconductor substrate 11, the first semiconductor layer 12 and the second semiconductor layer 13 can be used. For example, a combination selected from Si, Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, GaN, ZnSe, and the like can be used. In particular, when the semiconductor substrate 11 is Si, it is preferable to use SiGe as the first semiconductor layer 12 and Si as the second semiconductor layer 13. Thereby, it is possible to ensure the lattice matching between the first semiconductor layer 12 and the second semiconductor layer 13 while ensuring the selection ratio between the first semiconductor layer 12 and the second semiconductor layer 13. it can. Further, as the first semiconductor layer 12, a single crystal semiconductor layer, a polycrystalline semiconductor layer, an amorphous semiconductor layer, or a porous semiconductor layer may be used. Instead of the first semiconductor layer 12, a metal oxide film such as γ-aluminum oxide capable of forming a single crystal semiconductor layer by epitaxial growth may be used. Moreover, the film thickness of the 1st semiconductor layer 12 and the 2nd semiconductor layer 13 can be about 10-200 nm, for example.

ここで、第１半導体層１２には、酸素原子を添加するようにしてもよいし、半導体基板１１および第２半導体層１３との界面を避けるようにしてボロン、砒素、燐などの不純物を添加するようにしてもよい。なお、酸素原子を含む不純物の添加量は１０17〜１０19（ｃｍ-3）であることが好ましく、ボロン、砒素、燐などの不純物の添加量は１０18〜１０21（ｃｍ-3）であることが好ましい。 Here, oxygen atoms may be added to the first semiconductor layer 12, or impurities such as boron, arsenic, and phosphorus are added so as to avoid the interface between the semiconductor substrate 11 and the second semiconductor layer 13. You may make it do. Note that the addition amount of impurities including oxygen atoms is preferably 10 17 to 10 19 (cm −3 ), and the addition amount of impurities such as boron, arsenic, and phosphorus is 10 18 to 10 21 (cm −3 ). Preferably there is.

ここで、酸素原子を第１半導体層１２に添加することにより、第１半導体層１２への酸素原子の添加量を精度よく制御することが可能となり、弗硝酸系溶液を用いて第１半導体層１２を選択エッチングした場合においても、エッチング過程で生成された亜硝酸を効率的に硝酸に戻すことができる。このため、第１半導体層１２のエッチングレートを劣化させることなく、第２半導体層１３の増速エッチングを抑制することができ、第２半導体層１３がエッチングされることを抑制しつつ、第１半導体層１２のエッチング面積を拡大することが可能となる。   Here, by adding oxygen atoms to the first semiconductor layer 12, the amount of oxygen atoms added to the first semiconductor layer 12 can be accurately controlled, and the first semiconductor layer can be formed using a hydrofluoric acid-based solution. Even when 12 is selectively etched, nitrous acid generated in the etching process can be efficiently returned to nitric acid. For this reason, the accelerated etching of the second semiconductor layer 13 can be suppressed without deteriorating the etching rate of the first semiconductor layer 12, and the first semiconductor layer 13 can be suppressed from being etched while being suppressed. The etching area of the semiconductor layer 12 can be enlarged.

また、半導体基板１１および第２半導体層１３との界面を避けるようにしてボロン、砒素、燐などの不純物を添加することにより、半導体基板１１および第２半導体層１３に不純物が添加されることを防止しつつ、第１半導体層１２のエッチング速度を速めることができる。このため、半導体基板１１および第２半導体層１３の結晶品質に対する悪影響を抑制しつつ、第１半導体層１２のエッチング面積を拡大することが可能となり、ＳＯＩ基板を用いることなく、絶縁体上に形成される第２半導体層１３のレイアウト面積を拡大することが可能となる。   In addition, by adding impurities such as boron, arsenic, and phosphorus so as to avoid the interface between the semiconductor substrate 11 and the second semiconductor layer 13, the impurities are added to the semiconductor substrate 11 and the second semiconductor layer 13. The etching rate of the first semiconductor layer 12 can be increased while preventing this. Therefore, it is possible to increase the etching area of the first semiconductor layer 12 while suppressing the adverse effect on the crystal quality of the semiconductor substrate 11 and the second semiconductor layer 13, and it is formed on the insulator without using the SOI substrate. The layout area of the second semiconductor layer 13 to be formed can be increased.

また、ボロン、砒素、燐などの不純物に加えて、酸素原子を添加することは有効である。第１半導体層にこれらの不純物を添加したことによる、第２半導体層の増速エッチングの増大を、第１半導体層に酸素原子を添加する事で、抑制する事ができる。このため、第１半導体層のエッチングレートを劣化させることなく、第２半導体層の増速エッチングを抑制することができ、第２半導体層がエッチングされることを抑制しつつ、第１半導体層のエッチング面積を拡大することが可能となる。   It is also effective to add oxygen atoms in addition to impurities such as boron, arsenic, and phosphorus. The increase in accelerated etching of the second semiconductor layer due to the addition of these impurities to the first semiconductor layer can be suppressed by adding oxygen atoms to the first semiconductor layer. Therefore, the accelerated etching of the second semiconductor layer can be suppressed without deteriorating the etching rate of the first semiconductor layer, and the etching of the second semiconductor layer can be suppressed while suppressing the etching of the first semiconductor layer. It becomes possible to enlarge an etching area.

図１０は、本発明の一実施形態に係る不純物の濃度プロファイルを示す図である。
図１０において、半導体基板１１がＳｉ基板、第１半導体層１２がＳｉＧｅ層、第２半導体層１３がＳｉ層の場合を例にとると、Ｓｉ基板およびＳｉ層との界面を避けるようにしてＳｉＧｅ層の不純物の濃度プロファイルＰ１を設定することができる。これにより、Ｓｉ基板およびＳｉ層に不純物が添加されることを防止しつつ、ＳｉＧｅ層のエッチング速度を速めることができる。 FIG. 10 is a diagram showing an impurity concentration profile according to an embodiment of the present invention.
In FIG. 10, when the case where the semiconductor substrate 11 is a Si substrate, the first semiconductor layer 12 is a SiGe layer, and the second semiconductor layer 13 is a Si layer is taken as an example, the interface between the Si substrate and the Si layer is avoided. The impurity concentration profile P1 of the layer can be set. Thereby, the etching rate of the SiGe layer can be increased while preventing impurities from being added to the Si substrate and the Si layer.

図１１は、本発明の一実施形態に係る不純物の濃度プロファイルのその他の例を示す図である。
図１１において、半導体基板１１がＳｉ基板、第１半導体層１２がＳｉＧｅ層、第２半導体層１３がＳｉ層の場合を例にとると、Ｓｉ基板およびＳｉ層との界面を避けるようにしてＳｉＧｅ層の不純物の濃度プロファイルＰ２を設定するとともに、ＳｉＧｅ層に添加される不純物の濃度がＳｉ基板とＳｉＧｅ層との界面寄りの位置でピークを持つようにすることができる。これにより、ＳｉＧｅ層に添加される不純物がＳｉ層に拡散することを抑制することができ、不純物によるＳｉ層の汚染を抑制しつつ、ＳｉＧｅ層のエッチング速度を速めることができる。 FIG. 11 is a diagram showing another example of an impurity concentration profile according to an embodiment of the present invention.
In FIG. 11, when the semiconductor substrate 11 is a Si substrate, the first semiconductor layer 12 is a SiGe layer, and the second semiconductor layer 13 is a Si layer, for example, the SiGe is avoided so as to avoid the interface between the Si substrate and the Si layer. The impurity concentration profile P2 of the layer can be set, and the concentration of the impurity added to the SiGe layer can have a peak at a position near the interface between the Si substrate and the SiGe layer. Thereby, the impurity added to the SiGe layer can be prevented from diffusing into the Si layer, and the etching rate of the SiGe layer can be increased while suppressing the contamination of the Si layer by the impurities.

図１２は、本発明の一実施形態に係る不純物およびＧｅの濃度プロファイルを示す図である。
図１２において、半導体基板１１がＳｉ基板、第１半導体層１２がＳｉＧｅ層、第２半導体層１３がＳｉ層の場合を例にとると、Ｓｉ基板およびＳｉ層との界面を避けるようにしてＳｉＧｅ層の不純物の濃度プロファイルＰ３を設定するとともに、ＳｉＧｅ層に添加される不純物の濃度がＳｉ基板とＳｉＧｅ層との界面寄りの位置でピークを持つようにすることができる。また、ＳｉＧｅ層のＧｅ濃度がＳｉ基板とＳｉＧｅ層との界面寄りの位置でピークを持つようにＧｅの濃度プロファイルＰ４を設定することができる。これにより、ＳｉＧｅ層に添加される不純物およびＳｉＧｅ層のＧｅがＳｉ層に拡散することを抑制することができ、不純物およびＧｅによるＳｉ層の汚染を抑制しつつ、ＳｉＧｅ層のエッチング速度を速めることができる。 FIG. 12 is a diagram showing impurity and Ge concentration profiles according to an embodiment of the present invention.
In FIG. 12, when the semiconductor substrate 11 is a Si substrate, the first semiconductor layer 12 is a SiGe layer, and the second semiconductor layer 13 is a Si layer, for example, the SiGe is avoided by avoiding the interface between the Si substrate and the Si layer. The impurity concentration profile P3 of the layer can be set, and the concentration of the impurity added to the SiGe layer can have a peak at a position near the interface between the Si substrate and the SiGe layer. Further, the Ge concentration profile P4 can be set so that the Ge concentration of the SiGe layer has a peak at a position near the interface between the Si substrate and the SiGe layer. Thereby, it is possible to suppress the impurity added to the SiGe layer and the Ge of the SiGe layer from diffusing into the Si layer, and to increase the etching rate of the SiGe layer while suppressing contamination of the Si layer by the impurity and Ge. Can do.

なお、ボロン、砒素、燐などの不純物を第１半導体層１２に添加する場合、ＣＶＤなどによる第１半導体層１２の成膜時に同時に不純物をドーピングすることが好ましい。これにより、第１半導体層１２に添加される不純物の濃度プロファイルを精度よく制御することが可能となり、第１半導体層１２に添加される不純物の膜厚方向の位置を精度よく設定することが可能となる。   When an impurity such as boron, arsenic, or phosphorus is added to the first semiconductor layer 12, it is preferable to dope the impurity at the same time when the first semiconductor layer 12 is formed by CVD or the like. As a result, the concentration profile of the impurity added to the first semiconductor layer 12 can be accurately controlled, and the position of the impurity added to the first semiconductor layer 12 in the film thickness direction can be accurately set. It becomes.

また、酸素原子は、少なくとも第１半導体層１２を成膜後に、イオン注入法で導入する事が好ましい。これにより、第１半導体層に原子状の酸素を効率良く導入する事が可能となり、選択エッチング過程で生成される亜硝酸を硝酸に戻す反応を効率的に進める事ができる。
そして、第２半導体層１３の熱酸化により第２半導体層１３の表面に犠牲酸化膜１４を形成する。そして、ＣＶＤなどの方法により、犠牲酸化膜１４上の全面に酸化防止膜１５を形成する。なお、酸化防止膜１５としては、例えば、シリコン窒化膜を用いることができ、酸化防止膜としての機能のほかに、ＣＭＰ（化学的機械研磨）による平坦化プロセスのストッパー層として機能させる事もできる。 In addition, oxygen atoms are preferably introduced by an ion implantation method after forming the first semiconductor layer 12 at least. Thereby, atomic oxygen can be efficiently introduced into the first semiconductor layer, and the reaction of returning nitrous acid generated in the selective etching process to nitric acid can be efficiently advanced.
Then, a sacrificial oxide film 14 is formed on the surface of the second semiconductor layer 13 by thermal oxidation of the second semiconductor layer 13. Then, an antioxidant film 15 is formed on the entire surface of the sacrificial oxide film 14 by a method such as CVD. As the antioxidant film 15, for example, a silicon nitride film can be used, and in addition to the function as the antioxidant film, it can also function as a stopper layer in a planarization process by CMP (Chemical Mechanical Polishing). .

次に、図２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜１５、犠牲酸化膜１４、第２半導体層１３および第１半導体層１２をパターニングすることにより、半導体基板１１の一部を露出させる溝１６を形成する。なお、半導体基板１１の一部を露出させる場合、半導体基板１１の表面でエッチングを止めるようにしてもよいし、半導体基板１１をオーバーエッチングして半導体基板１に凹部を形成するようにしてもよい。また、溝１６の配置位置は、第２半導体層１３の素子分離領域の一部に対応させることができる。   Next, as shown in FIG. 2, the semiconductor substrate 11 is patterned by patterning the antioxidant film 15, the sacrificial oxide film 14, the second semiconductor layer 13, and the first semiconductor layer 12 using a photolithography technique and an etching technique. A groove 16 for exposing a part of the groove 16 is formed. When a part of the semiconductor substrate 11 is exposed, the etching may be stopped on the surface of the semiconductor substrate 11, or the semiconductor substrate 11 may be over-etched to form a recess in the semiconductor substrate 1. . Further, the arrangement position of the groove 16 can correspond to a part of the element isolation region of the second semiconductor layer 13.

そして、ＣＶＤなどの方法によって、第１半導体層１２および第２半導体層１３の側壁にキャップ層１７を形成する事が好ましい。ここで、キャップ層１７としては、例えば、シリコン酸化膜あるいはシリコン膜などを用いることができる。そして、第１半導体層１２および第２半導体層１３の側壁にキャップ層１７が形成された状態で、第１半導体層１２および第２半導体層１３の一部を熱酸化する。キャップ層１７を形成した後で、第１半導体層１２および第２半導体層１３の熱酸化を施すことで、第１半導体層１２に含まれる成分が外方拡散する事を抑制しつつ、少なくとも第２半導体層１３の側壁に界面準位の少ない半導体／酸化膜界面を形成することができる。同時に、第１半導体層１２に含まれる成分にて周囲が汚染されることを抑制することができる。   The cap layer 17 is preferably formed on the side walls of the first semiconductor layer 12 and the second semiconductor layer 13 by a method such as CVD. Here, as the cap layer 17, for example, a silicon oxide film or a silicon film can be used. Then, a part of the first semiconductor layer 12 and the second semiconductor layer 13 is thermally oxidized with the cap layer 17 formed on the side walls of the first semiconductor layer 12 and the second semiconductor layer 13. After the cap layer 17 is formed, the first semiconductor layer 12 and the second semiconductor layer 13 are subjected to thermal oxidation, so that the components contained in the first semiconductor layer 12 are prevented from diffusing outwardly, and at least the first 2 A semiconductor / oxide film interface with few interface states can be formed on the side wall of the semiconductor layer 13. At the same time, it is possible to prevent the surroundings from being contaminated by components contained in the first semiconductor layer 12.

次に、図３に示すように、ＣＶＤなどの方法により基板全面が覆われるようにして溝１６内に埋め込まれた支持体１８を成膜する。なお、支持体１８は、溝１６内における第１半導体層１２および第２半導体層１３の側壁にも成膜され、第２半導体層１３を半導体基板１１上で支持することができる。基板全体を覆うように形成された支持体１８は、第２半導体層１３の撓み等を抑制して、平坦性を保ったまま第２半導体層１３を支持する必要がある。そのため、その機械的な強度を確保する意味で、４００ｎｍ以上の膜厚にすることが好ましい。また、支持体１８の材質としては、シリコン酸化膜などの絶縁体を用いることができる。   Next, as shown in FIG. 3, a support 18 embedded in the groove 16 is formed so as to cover the entire surface of the substrate by a method such as CVD. The support 18 is also formed on the side walls of the first semiconductor layer 12 and the second semiconductor layer 13 in the groove 16, and can support the second semiconductor layer 13 on the semiconductor substrate 11. The support 18 formed so as to cover the entire substrate needs to support the second semiconductor layer 13 while maintaining the flatness by suppressing the bending of the second semiconductor layer 13 and the like. Therefore, it is preferable to set the film thickness to 400 nm or more in order to ensure the mechanical strength. Further, as the material of the support 18, an insulator such as a silicon oxide film can be used.

次に、図４に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体１８、酸化防止膜１５、犠牲酸化膜１４、第２半導体層１３および第１半導体層１２をパターニングすることにより、第１半導体層１２の一部を露出させるとともに、溝１６に接続された溝１９を形成する。ここで、溝１９の配置位置は、第２半導体層１３の素子分離領域の一部に対応させることができる。   Next, as shown in FIG. 4, by patterning the support 18, the antioxidant film 15, the sacrificial oxide film 14, the second semiconductor layer 13, and the first semiconductor layer 12 using photolithography technology and etching technology, A part of the first semiconductor layer 12 is exposed, and a groove 19 connected to the groove 16 is formed. Here, the arrangement position of the groove 19 can correspond to a part of the element isolation region of the second semiconductor layer 13.

なお、第１半導体層１２の一部を露出させる場合、第１半導体層１２の表面でエッチングを止めるようにしてもよいし、第１半導体層１２をオーバーエッチングして第１半導体層１２に凹部を形成するようにしてもよい。あるいは、溝１９内の第１半導体層１２を貫通させて半導体基板１１の表面を露出させるようにしてもよい。ここで、第１半導体層１２のエッチングを途中で止めることにより、溝１９内の半導体基板１１の表面が露出されることを防止することができる。このため、第１半導体層１２をエッチング除去する際に、溝１９内の半導体基板１１がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝１９内の半導体基板１１のオーバーエッチングを抑制することができる。   When a part of the first semiconductor layer 12 is exposed, the etching may be stopped on the surface of the first semiconductor layer 12, or the first semiconductor layer 12 is over-etched to form a recess in the first semiconductor layer 12. May be formed. Alternatively, the surface of the semiconductor substrate 11 may be exposed through the first semiconductor layer 12 in the groove 19. Here, by stopping the etching of the first semiconductor layer 12 halfway, it is possible to prevent the surface of the semiconductor substrate 11 in the groove 19 from being exposed. Therefore, when the first semiconductor layer 12 is removed by etching, the time during which the semiconductor substrate 11 in the groove 19 is exposed to the etching solution or the etching gas can be reduced, and the overetching of the semiconductor substrate 11 in the groove 19 can be reduced. Can be suppressed.

次に、図５に示すように、溝１９を介してエッチングガスまたはエッチング液を第１半導体層１２に接触させることにより、第１半導体層１２をエッチング除去し、半導体基板１１と第２半導体層１３との間に空洞部２０を形成する。
ここで、溝１６内に支持体１８を設けることにより、第１半導体層１２が除去された場合においても、第２半導体層１３を半導体基板１１上で支持することが可能となるとともに、溝１６とは別に溝１９を設けることにより、第２半導体層１３下の第１半導体層１２にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層１３の品質を損なうことなく、第２半導体層１３と半導体基板１１との間の絶縁を図ることが可能となる。 Next, as shown in FIG. 5, the first semiconductor layer 12 is removed by etching by bringing an etching gas or an etchant into contact with the first semiconductor layer 12 through the groove 19, and the semiconductor substrate 11 and the second semiconductor layer are removed. A cavity 20 is formed between the first and second cavities 13.
Here, by providing the support 18 in the groove 16, the second semiconductor layer 13 can be supported on the semiconductor substrate 11 even when the first semiconductor layer 12 is removed, and the groove 16. By providing the groove 19 separately, the etching gas or the etchant can be brought into contact with the first semiconductor layer 12 below the second semiconductor layer 13. For this reason, it is possible to achieve insulation between the second semiconductor layer 13 and the semiconductor substrate 11 without impairing the quality of the second semiconductor layer 13.

なお、半導体基板１１および第２半導体層１３がＳｉ、第１半導体層１２がＳｉＧｅの場合、第１半導体層１２のエッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用いることが好ましい。これにより、半導体基板１１および第２半導体層１３のオーバーエッチングを抑制しつつ、第１半導体層１２を除去することが可能となる。また、第１半導体層１２のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。   When the semiconductor substrate 11 and the second semiconductor layer 13 are Si and the first semiconductor layer 12 is SiGe, hydrofluoric acid (a mixed solution of hydrofluoric acid, nitric acid, and water) is used as the etchant for the first semiconductor layer 12. preferable. Thereby, it is possible to remove the first semiconductor layer 12 while suppressing overetching of the semiconductor substrate 11 and the second semiconductor layer 13. Further, as the etchant for the first semiconductor layer 12, hydrofluoric acid overwater, ammonia overwater, hydrofluoric acid overwater, or the like may be used.

ここで、半導体基板１１がＳｉ基板、第１半導体層１２がＳｉＧｅ層、第２半導体層１３がＳｉ層の場合、酸素原子を第１半導体層１２に添加することにより、弗硝酸系溶液を用いて第１半導体層１２を選択エッチングした場合においても、エッチング過程で生成された亜硝酸を硝酸に戻すことができ、第２半導体層１３の増速エッチングを抑制することができる。   Here, when the semiconductor substrate 11 is a Si substrate, the first semiconductor layer 12 is a SiGe layer, and the second semiconductor layer 13 is a Si layer, an oxygen atom is added to the first semiconductor layer 12 to use a hydrofluoric acid-based solution. Even when the first semiconductor layer 12 is selectively etched, the nitrous acid generated in the etching process can be returned to nitric acid, and the accelerated etching of the second semiconductor layer 13 can be suppressed.

あるいは、半導体基板１１および第２半導体層１３との界面を避けるようにしてボロン、砒素、燐などの不純物を添加することにより、半導体基板１１および第２半導体層１３に不純物が添加されることを防止しつつ、第１半導体層１２のエッチング速度を速めることができ、半導体基板１１および第２半導体層１３の結晶品質に対する悪影響を抑制しつつ、第１半導体層１２のエッチング面積を拡大することが可能となる。   Alternatively, impurities are added to the semiconductor substrate 11 and the second semiconductor layer 13 by adding impurities such as boron, arsenic, and phosphorus so as to avoid the interface between the semiconductor substrate 11 and the second semiconductor layer 13. The etching rate of the first semiconductor layer 12 can be increased while preventing the adverse effect on the crystal quality of the semiconductor substrate 11 and the second semiconductor layer 13, and the etching area of the first semiconductor layer 12 can be increased. It becomes possible.

更に、ボロン、砒素、燐などの不純物に加えて、酸素原子を添加する事で、第１半導体層にこれらの不純物を添加したことによる、第２半導体層の増速エッチングの増大を、第１半導体層に酸素原子を添加する事で、抑制する事ができる。このため、第１半導体層のエッチングレートを劣化させることなく、第２半導体層の増速エッチングを抑制することができ、第２半導体層がエッチングされることを抑制しつつ、第１半導体層のエッチング面積を拡大することが可能となる。   Further, by adding oxygen atoms in addition to impurities such as boron, arsenic, and phosphorus, the increase in the speed-up etching of the second semiconductor layer by adding these impurities to the first semiconductor layer This can be suppressed by adding oxygen atoms to the semiconductor layer. Therefore, the accelerated etching of the second semiconductor layer can be suppressed without deteriorating the etching rate of the first semiconductor layer, and the etching of the second semiconductor layer can be suppressed while suppressing the etching of the first semiconductor layer. It becomes possible to enlarge an etching area.

また、第１半導体層１２をエッチング除去する前に、陽極酸化などの方法により第１半導体層１２を多孔質化するようにしてもよいし、第１半導体層１２にイオン注入を行うことにより、第１半導体層１２をアモルファス化するようにしてもよい。これにより、第１半導体層１２のエッチングレートを増大させることが可能となり、第１半導体層１２のエッチング面積を拡大することができる。   Further, before the first semiconductor layer 12 is removed by etching, the first semiconductor layer 12 may be made porous by a method such as anodic oxidation, or by ion implantation into the first semiconductor layer 12, The first semiconductor layer 12 may be made amorphous. Thereby, the etching rate of the first semiconductor layer 12 can be increased, and the etching area of the first semiconductor layer 12 can be expanded.

次に、図６に示すように、半導体基板１１および第２半導体層１３の熱酸化を行うことにより、半導体基板１１と第２半導体層１３との間の空洞部２０に埋め込み絶縁層２１を形成する。その際、第２半導体層１３の側壁も酸化される。なお、半導体基板１１および第２半導体層１３の熱酸化にて埋め込み絶縁層２１を形成する場合、埋め込み性を向上させるために、反応律速となる低温のウェット酸化を用いることが好ましい。また、空洞部２０に埋め込み絶縁層２１を形成した後、１１００℃以上の高温アニールを行うようにしてもよい。これにより、埋め込み絶縁層２１をリフローさせることが可能となり、埋め込み絶縁層２１のストレスを緩和させることが可能となるとともに、第２半導体層２３との境界における界面準位を減らすことができる。また、埋め込み絶縁層２１は空洞部２０を全て埋めるように形成しても良いし、空洞部２０が一部残るように形成しても良い。   Next, as shown in FIG. 6, the buried insulating layer 21 is formed in the cavity 20 between the semiconductor substrate 11 and the second semiconductor layer 13 by performing thermal oxidation of the semiconductor substrate 11 and the second semiconductor layer 13. To do. At that time, the side wall of the second semiconductor layer 13 is also oxidized. In the case where the buried insulating layer 21 is formed by thermal oxidation of the semiconductor substrate 11 and the second semiconductor layer 13, it is preferable to use low-temperature wet oxidation that is reaction-controlled in order to improve the embeddability. Further, after the buried insulating layer 21 is formed in the cavity 20, high temperature annealing at 1100 ° C. or higher may be performed. Thereby, the buried insulating layer 21 can be reflowed, the stress of the buried insulating layer 21 can be relieved, and the interface state at the boundary with the second semiconductor layer 23 can be reduced. Further, the buried insulating layer 21 may be formed so as to fill the entire cavity 20 or may be formed so that the cavity 20 remains partially.

また、図６の方法では、半導体基板１１および第２半導体層１３の熱酸化を行うことにより、半導体基板１１と第２半導体層１３との間の空洞部２０に埋め込み絶縁層２１を形成する方法について説明したが、ＣＶＤ法にて半導体基板１１と第２半導体層１３との間の空洞部２０に絶縁膜を成膜させることにより、半導体基板１１と第２半導体層１３との間の空洞部２０を埋め込み絶縁層２１で埋め込むようにしてもよい。これにより、第２半導体層１３の膜減りを防止しつつ、半導体基板１１と第２半導体層１３との間の空洞部２０を酸化膜以外の材料で埋め込むことが可能となる。このため、第２半導体層１３の裏面側に配置される埋め込み絶縁層２１の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、第２半導体層１３の裏面側の寄生容量を低減させることができる。   In the method of FIG. 6, the buried insulating layer 21 is formed in the cavity 20 between the semiconductor substrate 11 and the second semiconductor layer 13 by performing thermal oxidation of the semiconductor substrate 11 and the second semiconductor layer 13. The cavity portion between the semiconductor substrate 11 and the second semiconductor layer 13 is formed by forming an insulating film in the cavity portion 20 between the semiconductor substrate 11 and the second semiconductor layer 13 by the CVD method. 20 may be embedded in the embedded insulating layer 21. Thereby, it is possible to fill the cavity 20 between the semiconductor substrate 11 and the second semiconductor layer 13 with a material other than the oxide film while preventing the second semiconductor layer 13 from being reduced. Therefore, it is possible to increase the thickness of the buried insulating layer 21 disposed on the back surface side of the second semiconductor layer 13 and to reduce the dielectric constant, so that the back surface side of the second semiconductor layer 13 can be reduced. Parasitic capacitance can be reduced.

なお、埋め込み絶縁層２１の材質としては、例えば、シリコン酸化膜の他、ＦＳＧ（フッ化シリケートグラス）膜やシリコン窒化膜などを用いるようにしてもよい。また、埋め込み絶縁層１１として、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜の他、ＰＳＧ膜、ＢＰＳＧ膜、ＰＡＥ（ｐｏｌｙ ａｒｙｌｅｎｅｅｔｈｅｒ）系膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＭＳＱ（ｍｅｔｈｙｌ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＰＣＢ系膜、ＣＦ系膜、ＳｉＯＣ系膜、ＳｉＯＦ系膜などの有機ｌｏｗｋ膜、或いはこれらのポーラス膜を用いるようにしてもよい。   As a material of the buried insulating layer 21, for example, an FSG (fluorinated silicate glass) film or a silicon nitride film may be used in addition to the silicon oxide film. Further, as the buried insulating layer 11, in addition to an SOG (Spin On Glass) film, a PSG film, a BPSG film, a PAE (poly arylene ether) -based film, an HSQ (hydrogen silsesquioxane) -based film, an MSQ (methyl silsesquioxane) film, An organic lowk film such as a film, a CF-based film, a SiOC-based film, or a SiOF-based film, or a porous film thereof may be used.

また、第２半導体層１３上に酸化防止膜１５を設けることで、第２半導体層１３の表面が熱酸化されることを防止しつつ、第２半導体層１３の裏面側に埋め込み絶縁層２１を形成することが可能となり、第２半導体層１３の膜減りを抑制することが可能となる。
また、溝１６、１９の配置位置を第２半導体層１３の素子分離領域に対応させることにより、第２半導体層１３の横方向および縦方向の素子分離を一括して行うことが可能となるとともに、溝１６内に支持体１８を埋め込むことにより、第２半導体層１３を半導体基板１上で支持する支持体１８をアクティブ領域に確保する必要がなくなる。このため、工程増を抑制しつつ、ＳＯＩトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。 Further, by providing the antioxidant film 15 on the second semiconductor layer 13, the embedded insulating layer 21 is formed on the back surface side of the second semiconductor layer 13 while preventing the surface of the second semiconductor layer 13 from being thermally oxidized. Thus, the second semiconductor layer 13 can be prevented from being reduced.
Further, by making the arrangement positions of the grooves 16 and 19 correspond to the element isolation regions of the second semiconductor layer 13, it becomes possible to collectively perform the element isolation in the horizontal direction and the vertical direction of the second semiconductor layer 13. By embedding the support 18 in the groove 16, it is not necessary to secure the support 18 that supports the second semiconductor layer 13 on the semiconductor substrate 1 in the active region. Therefore, an SOI transistor can be formed while suppressing an increase in the number of processes, and an increase in chip size can be suppressed, so that the cost of the SOI transistor can be reduced.

次に、図７に示すように、ＣＶＤなどの方法により支持体１８上の全面が覆われるようにして溝１９内に埋め込まれた埋め込み絶縁膜２２を成膜する。
次に、図８に示すように、ＣＭＰまたはエッチバックなどの方法にて埋め込み絶縁膜２２、支持体１８を薄膜化するとともに、酸化防止膜をストッパー層として、ＣＭＰによる平坦化を止める。続いて、犠牲酸化膜１４および酸化防止膜１５を除去することにより、第２半導体層１３の表面を露出させる。 Next, as shown in FIG. 7, a buried insulating film 22 buried in the groove 19 is formed so as to cover the entire surface of the support 18 by a method such as CVD.
Next, as shown in FIG. 8, the buried insulating film 22 and the support 18 are thinned by a method such as CMP or etch back, and planarization by CMP is stopped using the antioxidant film as a stopper layer. Subsequently, the sacrificial oxide film 14 and the antioxidant film 15 are removed to expose the surface of the second semiconductor layer 13.

次に、図９に示すように、第２半導体層１３の表面の熱酸化を行うことにより、第２半導体層１３の表面にゲート絶縁膜２３を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２３が形成された第２半導体層１３上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層１３上にゲート電極２４を形成する。   Next, as shown in FIG. 9, the surface of the second semiconductor layer 13 is thermally oxidized to form a gate insulating film 23 on the surface of the second semiconductor layer 13. Then, a polycrystalline silicon layer is formed on the second semiconductor layer 13 on which the gate insulating film 23 is formed by a method such as CVD. Then, the gate electrode 24 is formed on the second semiconductor layer 13 by patterning the polycrystalline silicon layer using a photolithography technique and an etching technique.

次に、ゲート電極２４をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層１３内にイオン注入することにより、ゲート電極２４の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を第２半導体層１３に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された第２半導体層１３上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２４の側壁にサイドウォール２５を形成する。そして、ゲート電極２４およびサイドウォール２５をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層１３内にイオン注入することにより、サイドウォール２５の側方にそれぞれ配置された高濃度不純物導入層からなるソース層２６ａおよびドレイン層２６ｂを第２半導体層１３に形成する。   Next, by using the gate electrode 24 as a mask, impurities such as As, P, and B are ion-implanted into the second semiconductor layer 13 to thereby form LDDs composed of low-concentration impurity introduction layers respectively disposed on both sides of the gate electrode 24. A layer is formed on the second semiconductor layer 13. Then, an insulating layer is formed on the second semiconductor layer 13 on which the LDD layer is formed by a method such as CVD, and the insulating layer is etched back using anisotropic etching such as RIE. Sidewalls 25 are formed on the side walls. Then, impurities such as As, P, and B are ion-implanted into the second semiconductor layer 13 using the gate electrode 24 and the sidewall 25 as a mask, thereby introducing high-concentration impurities respectively disposed on the side of the sidewall 25. A source layer 26 a and a drain layer 26 b made of layers are formed in the second semiconductor layer 13.

これにより、半導体基板１１および第２半導体層１３の結晶品質に対する悪影響を抑制しつつ、第１半導体層１２のエッチング面積を拡大することが可能となり、ＳＯＩ基板を用いることなく、埋め込み絶縁層２１上に形成される第２半導体層１３のレイアウト面積を拡大することが可能となる。
なお、上述した実施形態では、埋め込み絶縁層２１を介して半導体基板１１上に第２半導体層１３を１層分だけ積層する方法について説明したが、埋め込み絶縁層をそれぞれ介して複数の半導体層を半導体基板２１上に積層するようにしてもよい。 As a result, it is possible to increase the etching area of the first semiconductor layer 12 while suppressing adverse effects on the crystal quality of the semiconductor substrate 11 and the second semiconductor layer 13, and on the buried insulating layer 21 without using an SOI substrate. Thus, the layout area of the second semiconductor layer 13 formed can be increased.
In the above-described embodiment, the method of laminating one second semiconductor layer 13 on the semiconductor substrate 11 via the buried insulating layer 21 has been described. However, a plurality of semiconductor layers are formed via the buried insulating layer, respectively. It may be laminated on the semiconductor substrate 21.

また、上述した実施形態では、埋め込み絶縁層２１を形成する際に、第２半導体層１３の表面の熱酸化を防止するために、第２半導体層１３上に酸化防止膜１５を形成する方法について説明したが、第２半導体層１３上に酸化防止膜１５を形成することなく、埋め込み絶縁層２１を形成するようにしてもよい。この場合、埋め込み絶縁層２１の形成時に第２半導体層１３の表面に形成された絶縁膜は、エッチングまたは研磨により除去するようにしてもよい。   In the embodiment described above, a method of forming the antioxidant film 15 on the second semiconductor layer 13 in order to prevent thermal oxidation of the surface of the second semiconductor layer 13 when forming the buried insulating layer 21. As described above, the buried insulating layer 21 may be formed without forming the antioxidant film 15 on the second semiconductor layer 13. In this case, the insulating film formed on the surface of the second semiconductor layer 13 when the buried insulating layer 21 is formed may be removed by etching or polishing.

本発明の一実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on one Embodiment of this invention. 本発明の一実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on one Embodiment of this invention. 本発明の一実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on one Embodiment of this invention. 本発明の一実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on one Embodiment of this invention. 本発明の一実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on one Embodiment of this invention. 本発明の一実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on one Embodiment of this invention. 本発明の一実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on one Embodiment of this invention. 本発明の一実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on one Embodiment of this invention. 本発明の一実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on one Embodiment of this invention. 本発明の一実施形態に係る不純物の濃度プロファイルを示す図。The figure which shows the density | concentration profile of the impurity which concerns on one Embodiment of this invention. 一実施形態に係る不純物の濃度プロファイルのその他の例を示す図。The figure which shows the other example of the density | concentration profile of the impurity which concerns on one Embodiment. 一実施形態に係る不純物およびＧｅの濃度プロファイルを示す図。The figure which shows the impurity and Ge density | concentration profile which concerns on one Embodiment.

符号の説明Explanation of symbols

１１ 半導体基板、１２ 第１半導体層、１３ 第２半導体層、１４ 犠牲酸化膜、１５ 酸化防止膜、１６、１９ 溝、１７ キャップ層、１８ 支持体、２０ 空洞部、２１ 埋め込み絶縁層、２２ 埋め込み絶縁体、１３ 埋め込み絶縁膜、２３ ゲート絶縁膜、２４ ゲート電極、２５ サイドウォール、２６ａ ソース層、２６ｂ ドレイン層   DESCRIPTION OF SYMBOLS 11 Semiconductor substrate, 12 1st semiconductor layer, 13 2nd semiconductor layer, 14 Sacrificial oxide film, 15 Antioxidation film, 16, 19 Groove, 17 Cap layer, 18 Support body, 20 Cavity part, 21 Embedded insulating layer, 22 Embedded Insulator, 13 buried insulating film, 23 gate insulating film, 24 gate electrode, 25 sidewall, 26a source layer, 26b drain layer

Claims (13)

半導体基板上に積層された組成が互いに異なる半導体層間のエッチングレートの違いに基づいて、下層の半導体層を選択的に除去する半導体装置の製造方法において、
前記下層の半導体層には、酸素原子が添加されていることを特徴とする半導体装置の製造方法。 In a method for manufacturing a semiconductor device for selectively removing a lower semiconductor layer based on a difference in etching rate between semiconductor layers having different compositions stacked on a semiconductor substrate,
A method of manufacturing a semiconductor device, wherein oxygen atoms are added to the lower semiconductor layer. 半導体基板上に積層された組成が互いに異なる半導体層間のエッチングレートの違いに基づいて、下層の半導体層を選択的に除去する半導体装置の製造方法において、
前記下層の半導体層には、膜厚方向の界面を避けるように不純物が添加されていることを特徴とする半導体装置の製造方法。 In a method for manufacturing a semiconductor device for selectively removing a lower semiconductor layer based on a difference in etching rate between semiconductor layers having different compositions stacked on a semiconductor substrate,
An impurity is added to the lower semiconductor layer so as to avoid an interface in the film thickness direction. 酸素原子が添加された第１半導体層を半導体基板上に形成する工程と、
前記第１半導体層よりもエッチングレートが小さな材料で構成された第２半導体層を前記第１半導体層上に形成する工程と、
前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする半導体装置の製造方法。 Forming a first semiconductor layer doped with oxygen atoms on a semiconductor substrate;
Forming a second semiconductor layer made of a material having an etching rate smaller than that of the first semiconductor layer on the first semiconductor layer;
Forming a support made of a material having an etching rate smaller than that of the first semiconductor layer and supporting the second semiconductor layer on the semiconductor substrate;
Forming an exposed portion for exposing a part of the first semiconductor layer from the second semiconductor layer;
Forming a cavity from which the first semiconductor layer is removed between the semiconductor substrate and the second semiconductor layer by selectively etching the first semiconductor layer through the exposed portion;
And a step of forming a buried insulating layer buried in the cavity. 膜厚方向の界面を避けるように不純物が添加された第１半導体層を半導体基板上に形成する工程と、
前記第１半導体層よりもエッチングレートが小さな材料で構成された第２半導体層を前記第１半導体層上に形成する工程と、
前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする半導体装置の製造方法。 Forming a first semiconductor layer doped with an impurity on a semiconductor substrate so as to avoid an interface in a film thickness direction;
Forming a second semiconductor layer made of a material having an etching rate smaller than that of the first semiconductor layer on the first semiconductor layer;
Forming a support made of a material having an etching rate smaller than that of the first semiconductor layer and supporting the second semiconductor layer on the semiconductor substrate;
Forming an exposed portion for exposing a part of the first semiconductor layer from the second semiconductor layer;
Forming a cavity from which the first semiconductor layer is removed between the semiconductor substrate and the second semiconductor layer by selectively etching the first semiconductor layer through the exposed portion;
And a step of forming a buried insulating layer buried in the cavity. 前記第１の半導体層に酸素原子が添加されたことを特徴とする請求項４記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 4, wherein oxygen atoms are added to the first semiconductor layer. 前記不純物の濃度は、１０18〜１０21（ｃｍ-3）であることを特徴とする請求項４または５記載の半導体装置の製造方法。 6. The method for manufacturing a semiconductor device according to claim 4, wherein the impurity concentration is 10 < 18 > to 10 < 21 > (cm <-3 >). 前記不純物は、ボロン、砒素、燐の中から選択されることを特徴とする請求項４から６のいずれか１項記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 4, wherein the impurity is selected from boron, arsenic, and phosphorus. 前記酸素原子の濃度は、１０17〜１０19（ｃｍ-3）であることを特徴とする請求項３または５から７のいずれか１項記載の半導体装置の製造方法。 8. The method for manufacturing a semiconductor device according to claim 3, wherein the concentration of the oxygen atoms is 10 17 to 10 19 (cm −3 ). 9. 前記第１半導体層に添加される酸素は、少なくとも前記第１半導体層の成膜後にイオン注入法によって導入されることを特徴とする請求項３または５から８のいずれか１項記載の半導体装置の製造方法。   9. The semiconductor device according to claim 3, wherein oxygen added to the first semiconductor layer is introduced by an ion implantation method at least after the first semiconductor layer is formed. Manufacturing method. 前記第１半導体層はＳｉＧｅ、前記第２半導体層はＳｉであることを特徴とする請求項３から９のいずれか１項記載の半導体装置の製造方法。   10. The method of manufacturing a semiconductor device according to claim 3, wherein the first semiconductor layer is SiGe, and the second semiconductor layer is Si. 11. 前記第１半導体層のＧｅ濃度が前記半導体基板と前記第１半導体層との界面寄りの位置でピークを持つことを特徴とする請求項１０記載の半導体装置の製造方法。   11. The method of manufacturing a semiconductor device according to claim 10, wherein the Ge concentration of the first semiconductor layer has a peak at a position near the interface between the semiconductor substrate and the first semiconductor layer. 前記第１半導体層に添加される不純物の濃度が前記半導体基板と前記第１半導体層との界面寄りの位置でピークを持つことを特徴とする請求項４から１１のいずれか１項記載の半導体装置の製造方法。   12. The semiconductor according to claim 4, wherein the concentration of the impurity added to the first semiconductor layer has a peak at a position near the interface between the semiconductor substrate and the first semiconductor layer. Device manufacturing method. 前記第１半導体層に添加される不純物は、前記第１半導体層の成膜時に同時にドーピングされることを特徴とする請求項４から１２のいずれか１項記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 4, wherein the impurity added to the first semiconductor layer is doped at the same time when the first semiconductor layer is formed.
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CN103456637A (en) * 2012-06-05 2013-12-18 中芯国际集成电路制造(上海)有限公司 SiGe source /drain region manufacturing method

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