JP2007080937A - Semiconductor device and its manufacturing method - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device having a contact hole without such troubles to deteriorate contact characteristics that there are reduced adhesiveness between wiring metal and a semiconductor layer, in a contact hole and adhesiveness between the wiring metal and the longitudinal end surface of an interlayer film and that contact resistance becomes high. <P>SOLUTION: The semiconductor device is configured such that an opening size of an interlayer film of a portion closest to a bottom of a contact hole is larger than that of a semiconductor layer, and that a step part between the interlayer film and the semiconductor layer produced by a difference between the sizes of the openings is filled with an insulating film. With such a constitution, the longitudinal end surface of the inner wall of the contact hole and the surface of the insulating film form stepless, continuous, and smooth curved surface to prevent the wiring metal in the contact hole from being divided. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は半導体装置およびその製造方法に関し、特に半導体層と配線部材とを接続するためのコンタクトホールを有する半導体装置の構造とその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a structure of a semiconductor device having a contact hole for connecting a semiconductor layer and a wiring member and a manufacturing method thereof.

半導体装置に設けるコンタクトホールとは、半導体層に設ける他の層と電気的に絶縁するための層間膜に設ける開口のことであって、ビアホールと呼ぶこともある。
コンタクトホールは、半導体基板の表面に形成する不純物拡散層や不純物を拡散してある多結晶シリコン配線などの半導体層と配線金属とを電気的に接続する役割を有する。このようなコンタクトホールの状態を定義する特性をコンタクト特性と呼ぶ。
コンタクト特性とは、半導体層と金属配線とのオーミック特性、接触抵抗特性、界面安定性、密着性などをいい、電気的な特性と物理的な特性とを総称したものである。これらのうち、接触抵抗特性は特に重要である。半導体層と金属配線とが所定の抵抗値を持つようにするものであるから、半導体装置の歩留まりや、信頼性に大きな影響を与える。 A contact hole provided in a semiconductor device is an opening provided in an interlayer film for electrical insulation from other layers provided in a semiconductor layer, and is sometimes referred to as a via hole.
The contact hole has a role of electrically connecting a semiconductor layer such as an impurity diffusion layer formed on the surface of the semiconductor substrate or a polycrystalline silicon wiring in which impurities are diffused to a wiring metal. Such a characteristic that defines the state of the contact hole is called a contact characteristic.
Contact characteristics refer to ohmic characteristics, contact resistance characteristics, interface stability, adhesion, and the like between a semiconductor layer and a metal wiring, and are a collective term for electrical characteristics and physical characteristics. Of these, the contact resistance characteristics are particularly important. Since the semiconductor layer and the metal wiring have predetermined resistance values, the yield and reliability of the semiconductor device are greatly affected.

図１１はコンタクトホール内で配線金属の被覆性が低下し、配線金属が不連続となり、断線した様子を示した従来知られている半導体装置のコンタクトホールを説明する断面図である。
１１は半導体基板、１２は半導体層、１３は層間膜、１４はコンタクトホール、１５は配線金属、１０７は半導体層１２の凹部、１０１は凹部１０７の端部、１０２はコンタクトホール１４の内壁、１３０は層間膜１３に生じた段差部である。 FIG. 11 is a cross-sectional view for explaining a contact hole of a conventionally known semiconductor device showing a state in which the coverage of the wiring metal is lowered in the contact hole, the wiring metal becomes discontinuous, and is disconnected.
11 is a semiconductor substrate, 12 is a semiconductor layer, 13 is an interlayer film, 14 is a contact hole, 15 is a wiring metal, 107 is a recess of the semiconductor layer 12, 101 is an end of the recess 107, 102 is an inner wall of the contact hole 14, 130 Are steps formed in the interlayer film 13.

半導体基板１１の材質はシリコン（Ｓｉ）である。半導体基板１１の表面には、素子を形成する領域に不純物イオン注入し、熱拡散して半導体層１２が形成してある。半導体基板１１の表面には、半導体基板１１や半導体層１２が配線金属１５と電気的に接続されないように層間膜１３が形成されている。層間膜１３には配線金属１５と半導体層１２とが電気的に接続するためのコンタクトホール１４が形成してある。コンタクトホール１４の内壁１０２は、層間膜１３のコンタクトホール１４内の縦端面となる。   The material of the semiconductor substrate 11 is silicon (Si). On the surface of the semiconductor substrate 11, impurity ions are implanted into a region where an element is to be formed and thermally diffused to form a semiconductor layer 12. An interlayer film 13 is formed on the surface of the semiconductor substrate 11 so that the semiconductor substrate 11 and the semiconductor layer 12 are not electrically connected to the wiring metal 15. A contact hole 14 for electrically connecting the wiring metal 15 and the semiconductor layer 12 is formed in the interlayer film 13. The inner wall 102 of the contact hole 14 becomes a vertical end surface in the contact hole 14 of the interlayer film 13.

コンタクトホール１４の底部の半導体層１２の表面は凹部１０７を有している。凹部１０７の外周端は、端部１０１である。端部１０１は、層間膜１３の下部に位置している。つまり、コンタクトホール１４の内壁１０２より外側に端部１０１があり、段差部１３０を形成している。
この段差部１３０によって、内壁１０２からコンタクトホール１４の底部である半導体層１２に至る部分はなだらかではない不連続面になる。このような段差部１３０が形成される理由を次に説明する。 The surface of the semiconductor layer 12 at the bottom of the contact hole 14 has a recess 107. An outer peripheral end of the recess 107 is an end 101. The end portion 101 is located below the interlayer film 13. That is, the end portion 101 is located outside the inner wall 102 of the contact hole 14, and the step portion 130 is formed.
Due to the stepped portion 130, a portion from the inner wall 102 to the semiconductor layer 12 which is the bottom of the contact hole 14 becomes a gentle discontinuous surface. The reason why such a stepped portion 130 is formed will be described next.

層間膜１３にコンタクトホール１４を開口する方法として、既に知られているプラズマエッチング法を用いる。   As a method of opening the contact hole 14 in the interlayer film 13, a known plasma etching method is used.

プラズマエッチング法では、使用する装置毎に、装置特有のプラズマ密度の２次元的な分布を持っていることにより、エッチング速度も２次元的な分布を持つ。
このような事情から、コンタクトホール１４を開口する際に、層間膜１３の表面から半導体層１２に到達するまでのエッチング処理を所定の処理条件で行っても、半導体ウェハ内にエッチングが速く終了する領域と遅くまでかかってしまう領域とができてしまう。 In the plasma etching method, each apparatus to be used has a two-dimensional distribution of the plasma density peculiar to the apparatus, so that the etching rate also has a two-dimensional distribution.
For this reason, when the contact hole 14 is opened, even if the etching process from the surface of the interlayer film 13 to the semiconductor layer 12 is performed under predetermined processing conditions, the etching is completed in the semiconductor wafer quickly. An area and an area that takes up to late will be created.

同一の半導体ウェハ内で、エッチング速度に違いが出てしまうと、コンタクトホール１
４の開口が正常に行われない領域もできてしまう。これを防ぐために、プラズマエッチング法では、層間膜１３の表面から半導体層１２の表面にまで正常にコンタクトホール１４が開口できるように、層間膜１３の膜厚とエッチング速度の商より算出される理論上のエッチング処理時間より長い処理時間を設定する。 If the etching rate differs within the same semiconductor wafer, contact hole 1
An area where the opening of 4 is not normally performed is also formed. In order to prevent this, in the plasma etching method, a theory calculated from the quotient of the film thickness of the interlayer film 13 and the etching rate so that the contact hole 14 can be normally opened from the surface of the interlayer film 13 to the surface of the semiconductor layer 12. A processing time longer than the above etching processing time is set.

このような設定条件では、エッチング速度が速い領域においては、設定した処理時間よりも短い時間で層間膜１３のエッチング処理が終了してしまうから、エッチング速度が遅い領域でエッチングが終了するときには、半導体層１２の表面をエッチングしてしまう。この現象をオーバーエッチングという。 オーバーエッチングが進むと、半導体層１２の表面に凹部１０７形成される。   Under such setting conditions, in the region where the etching rate is high, the etching process of the interlayer film 13 is completed in a time shorter than the set processing time. The surface of the layer 12 is etched. This phenomenon is called overetching. As over-etching progresses, a recess 107 is formed on the surface of the semiconductor layer 12.

オーバーエッチング状態では、半導体層１２の横方向にもエッチングが進行するから、半導体層１２の外周端である端部１０１は、層間膜１３の下部にまで達してしまう。
このようにして、コンタクトホール１４の内壁１０２は半導体層１２と連続な面にはならず、段差部１３０が形成される。 In the over-etched state, etching proceeds in the lateral direction of the semiconductor layer 12, so that the end portion 101 that is the outer peripheral end of the semiconductor layer 12 reaches the lower portion of the interlayer film 13.
In this way, the inner wall 102 of the contact hole 14 does not become a continuous surface with the semiconductor layer 12, and the stepped portion 130 is formed.

次に、この段差部１３０の影響を説明する。コンタクトホール１４の形成工程後の配線金属１５の成膜工程において、段差部１３０は、家屋の屋根の庇のような役割となり、配線金属１５は、一様に成膜できなくなってしまう。図１１はこの状態を示しており、配線金属１５は、内壁１０２の表面とコンタクトホール１４の底部とに分断されてしまう。   Next, the influence of this step part 130 will be described. In the film forming process of the wiring metal 15 after the process of forming the contact hole 14, the stepped portion 130 functions like a roof of a house, and the wiring metal 15 cannot be formed uniformly. FIG. 11 shows this state, and the wiring metal 15 is divided into the surface of the inner wall 102 and the bottom of the contact hole 14.

近年、半導体装置は、搭載する半導体素子の微細化に伴う回路の高集積化に伴い、コンタクトホールは微細化する傾向にある。微細化したコンタクトホール１４では、その開口径と層間膜１３の厚みとの比が大きくなる。
つまり、仮に微細化していない半導体装置と微細化している半導体装置との層間膜１３の膜厚が同じであったとしても、コンタクトホール１４の開口径が小さくなることから、コンタクトホール１４の底部においては、配線金属１５が到達しにくくなる。この部分において、半導体層１２がオーバーエッチングされている部分があると、配線金属１５の成膜が不均一になり、より分断が起きやすくなる。 2. Description of the Related Art In recent years, semiconductor devices have a tendency to make contact holes finer as the circuit becomes highly integrated as semiconductor elements to be mounted become finer. In the miniaturized contact hole 14, the ratio between the opening diameter and the thickness of the interlayer film 13 is increased.
In other words, even if the film thickness of the interlayer film 13 between the semiconductor device that is not miniaturized and the semiconductor device that is miniaturized is the same, the opening diameter of the contact hole 14 is reduced. Is difficult for the wiring metal 15 to reach. In this portion, if there is a portion where the semiconductor layer 12 is over-etched, the formation of the wiring metal 15 becomes non-uniform, and the separation is more likely to occur.

コンタクトホール１４内で発生する配線金属１５の分断は、配線金属１５自体の断線と同義であるから、信号が正常に伝達しないという現象である。このような現象は、半導体装置の歩留まりを大きく低下させ、同時に半導体装置の信頼性も低下させる。これらは、改善すべき深刻な問題であって、この問題を解決するための従来知られているコンタクトホールの改良案は、多くの提案をみるものである（例えば、特許文献１参照。）。   The disconnection of the wiring metal 15 that occurs in the contact hole 14 is synonymous with the disconnection of the wiring metal 15 itself, and thus is a phenomenon in which a signal is not transmitted normally. Such a phenomenon greatly reduces the yield of the semiconductor device, and at the same time reduces the reliability of the semiconductor device. These are serious problems to be improved, and many known proposals for improving contact holes in order to solve this problem see many proposals (see, for example, Patent Document 1).

特許文献１に示した従来技術を図１２を用いて説明する。図１２は、特許文献１に示した従来技術を説明しやすいようにその趣旨を逸脱しない範囲で書き直した断面図である。図１２において、すでに説明した同一の構成には同一の番号を付与している。   The prior art disclosed in Patent Document 1 will be described with reference to FIG. FIG. 12 is a cross-sectional view rewritten within a range not departing from the gist of the prior art shown in Patent Document 1 so as to facilitate explanation. In FIG. 12, the same numbers are assigned to the same configurations already described.

コンタクトホール１４の底部の半導体層１２の表面には、コンタクトホール１４の開口径より小さい凹部１１７が形成されている。
凹部１１７の外周端である端部１０１は、コンタクトホール１４の内壁１０２の内側（コンタクトホール１４の中心側）に位置しているために、図１１に示した従来知られているコンタクトホール１４の段差部１３０は形成されない。 A recess 117 smaller than the opening diameter of the contact hole 14 is formed on the surface of the semiconductor layer 12 at the bottom of the contact hole 14.
Since the end 101 which is the outer peripheral end of the recess 117 is located inside the inner wall 102 of the contact hole 14 (on the center side of the contact hole 14), the conventionally known contact hole 14 shown in FIG. The step portion 130 is not formed.

また、上述のような構成を実現するために、特許文献１に示した従来技術では、層間膜１３にコンタクトホール１４をプラズマエッチング法を用いて形成する工程において、プラズマエッチングする際に、コンタクトホール１４の内壁１０２にシリコン（Ｓｉ）と炭素（Ｃ）と弗素（Ｆ）とからなる高分子膜を成膜させながら層間膜１３をエッチングし、
開口後、高分子膜を除去する製造方法が提案されている。 In order to realize the above-described configuration, in the prior art disclosed in Patent Document 1, in the step of forming the contact hole 14 in the interlayer film 13 using the plasma etching method, the contact hole is used when performing plasma etching. The interlayer film 13 is etched while forming a polymer film made of silicon (Si), carbon (C), and fluorine (F) on the inner wall 102 of the film 14,
A manufacturing method for removing the polymer film after opening has been proposed.

特開平１１−２９７８２８号公報(第６頁、第１図)Japanese Patent Laid-Open No. 11-297828 (page 6, FIG. 1)

特許文献１に示した従来技術では、図１１に示したような段差部１３０は形成されないため、この部分での配線金属１５の分断はないという利点はあるものの、コンタクト特性の中のオーミック特性が悪化してしまうという問題があった。すなわち、凹部１１７の端部１０１がコンタクトホール１４の内部にあるために、その底部が均一でなく２段階の形状となってしまう。このため、端部１０１で電界集中が起きるなど、半導体と金属との均一な接触を妨げてしまうのである。
言うまでもないが、この端部１０１の形状を半導体ウェハ全面に渡り制御することは難しく、これによっても、半導体装置の均一なコンタクト特性を維持することができないのである。 In the prior art shown in Patent Document 1, since the stepped portion 130 as shown in FIG. 11 is not formed, there is an advantage that the wiring metal 15 is not divided at this portion, but the ohmic characteristic in the contact characteristic is There was a problem of getting worse. That is, since the end portion 101 of the concave portion 117 is inside the contact hole 14, the bottom portion thereof is not uniform and has a two-stage shape. For this reason, electric field concentration occurs at the end portion 101, which prevents uniform contact between the semiconductor and the metal.
Needless to say, it is difficult to control the shape of the end portion 101 over the entire surface of the semiconductor wafer, and this also makes it impossible to maintain uniform contact characteristics of the semiconductor device.

また、コンタクトホール１４の底部では、高分子膜の残渣により、有効接触面積が縮小し、接触抵抗特性が悪化するという問題もあった。
詳しく説明する。この高分子膜の残渣は、その製造方法に関係する問題である。 特許文献１に示した従来技術は、コンタクトホール１４の内壁１０２に高分子膜を成膜させながら層間膜１３をエッチングするという方法を用いているが、高分子膜は、四弗化メタン（ＣＦ４）と酸素（Ｏ２）との混合ガスを用いたプラズマによるエッチング処理で除去している。プラズマは、コンタクトホール１４の開口径が小さくなるほどその底部に入り込みにくくなるから、コンタクトホール１４の底部では、高分子膜が除去されずに残る残渣が発生してしまうのである。
この高分子膜の残渣は、コンタクトホール１４の内部で配線金属１５と半導体層１２などとの接触面積を低下させる。このように有効接触面積が縮小することにより、接触抵抗が高くなり、コンタクト特性のうちの接触抵抗特性が悪化してしまうのである。 Further, at the bottom of the contact hole 14, there is a problem that the effective contact area is reduced due to the polymer film residue, and the contact resistance characteristics are deteriorated.
explain in detail. The residue of the polymer film is a problem related to the manufacturing method. The prior art disclosed in Patent Document 1 uses a method of etching the interlayer film 13 while forming a polymer film on the inner wall 102 of the contact hole 14. The polymer film is made of tetrafluoromethane (CF 4 ) and removed by plasma etching using a mixed gas of oxygen (O 2 ). Since the plasma is less likely to enter the bottom of the contact hole 14 as the opening diameter becomes smaller, a residue is generated at the bottom of the contact hole 14 without removing the polymer film.
The residue of the polymer film reduces the contact area between the wiring metal 15 and the semiconductor layer 12 in the contact hole 14. By reducing the effective contact area in this way, the contact resistance is increased, and the contact resistance characteristic among the contact characteristics is deteriorated.

また、この高分子膜の残渣は、炭素（Ｃ）と弗素（Ｆ）とからなる低エネルギー表面をもつ膜であるため、配線金属１５と半導体層１２および層間膜１３との密着性を低下させる。
これらの密着性が低下すると、配線金属１５の成膜後の外部からの衝撃や熱処理による熱膨張、高分子膜の残渣のガス化などにより、配線金属１５と半導体層１２や層間膜１３との界面において隙間を発生させてしまう。
このような隙間は、配線金属１５に通電したときに配線金属１５のマイグレーション耐性を低下させる。さらに、プラグ配線においては、コンタクトホール１４に埋め込んだプラグ金属と半導体層１２や層間膜１３との密着性が悪くなり、プラグ金属が抜け落ちてしまうといった不具合が生じる。いずれの場合においても、配線の信頼性を大きく低下させてしまうのである。 Further, since the polymer film residue is a film having a low energy surface made of carbon (C) and fluorine (F), the adhesion between the wiring metal 15, the semiconductor layer 12 and the interlayer film 13 is lowered. .
When these adhesions are lowered, the wiring metal 15 and the semiconductor layer 12 and the interlayer film 13 are caused by external impact after the wiring metal 15 is formed, thermal expansion due to heat treatment, gasification of the polymer film residue, and the like. A gap is generated at the interface.
Such a gap reduces the migration resistance of the wiring metal 15 when the wiring metal 15 is energized. Further, in the plug wiring, the adhesion between the plug metal buried in the contact hole 14 and the semiconductor layer 12 or the interlayer film 13 is deteriorated, and the plug metal is lost. In either case, the reliability of the wiring is greatly reduced.

このような問題は、コンタクトホール１４の開口径が小さくなる微細化した半導体装置においては、より顕著になるのである。   Such a problem becomes more prominent in a miniaturized semiconductor device in which the opening diameter of the contact hole 14 is reduced.

本発明が解決しようとする課題は、コンタクトホール内での配線金属と半導体層との密着性と、配線金属と層間膜の縦端面との密着性が低下してしまう点と、コンタクト抵抗が高くなってしまう点など、コンタクト特性を悪化させることのないコンタクトホールを有する半導体装置を提供することにある。   The problem to be solved by the present invention is that the adhesion between the wiring metal and the semiconductor layer in the contact hole and the adhesion between the wiring metal and the vertical end surface of the interlayer film are reduced, and the contact resistance is high. It is an object of the present invention to provide a semiconductor device having a contact hole that does not deteriorate contact characteristics, such as the fact that

上記課題を解決するために本発明の半導体装置は、次のような構成を採用する。   In order to solve the above problems, the semiconductor device of the present invention employs the following configuration.

半導体層上部に層間膜を有し、層間膜に半導体層まで達するコンタクトホールを備え、コンタクトホール内の半導体層の表面は凹部形状を有する半導体装置であって、
凹部の直径は、コンタクトホールの底部に最も近い部分の開口径より大きく、凹部の端部からコンタクトホールの底部に最も近い部分の内壁まで絶縁膜を有し、絶縁膜は、コンタクトホールの内壁と段差なく連続した曲面を有していることを特徴とする。 The semiconductor device has an interlayer film on the upper part of the semiconductor layer, the interlayer film includes a contact hole reaching the semiconductor layer, and the surface of the semiconductor layer in the contact hole has a concave shape,
The diameter of the recess is larger than the opening diameter of the portion closest to the bottom of the contact hole, and has an insulating film from the end of the recess to the inner wall of the portion closest to the bottom of the contact hole. It has a continuous curved surface without a step.

半導体層は、半導体基板の表面に形成する不純物拡散層または半導体基板上部に設ける多結晶半導体層であることを特徴とする。   The semiconductor layer is an impurity diffusion layer formed on the surface of the semiconductor substrate or a polycrystalline semiconductor layer provided on the semiconductor substrate.

コンタクトホールは、層間膜の上部側の開口径より半導体層側の開口径が小さいテーパー形状を有していることを特徴とする。   The contact hole has a tapered shape in which the opening diameter on the semiconductor layer side is smaller than the opening diameter on the upper side of the interlayer film.

コンタクトホールの層間膜の最下部から仮想線を延長し、仮想線が半導体層と接する部分の近辺の半導体層には、金属と半導体との合金層を設けることを特徴とする。   An imaginary line is extended from the lowermost part of the interlayer film of the contact hole, and an alloy layer of a metal and a semiconductor is provided in the semiconductor layer near the portion where the imaginary line is in contact with the semiconductor layer.

金属は化学的特長として酸化物を還元する性質を有する金属であることを特徴とする。   The metal is characterized by being a metal having a property of reducing oxides as a chemical feature.

上記課題を解決するために本発明の半導体装置は、次のような製造方法を採用する。   In order to solve the above problems, the semiconductor device of the present invention employs the following manufacturing method.

半導体基板または半導体層の上部に層間膜を形成する工程と、層間膜にコンタクトホールを形成する工程と、コンタクトホールの底部に露出した半導体基板または半導体層の表面にコンタクトホールの開口径より直径が大きい凹部を形成する工程と、凹部の表面に絶縁膜を成膜する工程と、凹部の端部からコンタクトホールの内壁まで絶縁膜を残し、その他の絶縁膜を除去するエッチング工程と、エッチング工程により半導体基板または半導体層の表面にできたダメージ層を回復させる回復用熱処理工程と、コンタクトホールの内部に配線部材を成膜する配線部材成膜工程とを有することを特徴とする。   A step of forming an interlayer film on the top of the semiconductor substrate or semiconductor layer; a step of forming a contact hole in the interlayer film; and a surface of the semiconductor substrate or semiconductor layer exposed at the bottom of the contact hole having a diameter larger than that of the contact hole. A process for forming a large recess, a process for forming an insulating film on the surface of the recess, an etching process for leaving the insulating film from the end of the recess to the inner wall of the contact hole, and removing the other insulating film, and an etching process. It is characterized by having a recovery heat treatment step for recovering a damaged layer formed on the surface of the semiconductor substrate or semiconductor layer, and a wiring member film forming step for forming a wiring member inside the contact hole.

熱処理工程と配線部材成膜工程との間に、コンタクトホールの内壁を覆うように高融点金属を成膜し熱処理する高融点金属形成工程を有することを特徴とする。   Between the heat treatment step and the wiring member film formation step, a refractory metal formation step is performed in which a refractory metal film is formed and heat-treated so as to cover the inner wall of the contact hole.

本発明の半導体装置のコンタクトホール底部は、コンタクトホールの内壁の縦端面と底部の半導体層に形成される凹部の表面との間にできる段差部に絶縁膜を形成することによって、コンタクトホール内を段差がない連続した面で構成する。
このような構成にすることによって、コンタクトホール底部における配線金属の被覆性が向上し、コンタクトホール底部における配線の分断が発生しないという効果がある。
また、コンタクトホールの内壁の縦端面および半導体層の表面には高分子膜が無いため、コンタクトホール内部において、配線金属と半導体層や層間膜との密着性が向上するという効果がある。
さらに、コンタクトホール底部の半導体層の表面には高分子膜の残渣がないため、有効接触面積を縮小させることがなく、接触抵抗特性が悪化しないのである。 The bottom of the contact hole of the semiconductor device of the present invention is formed in the contact hole by forming an insulating film at a step formed between the vertical end surface of the inner wall of the contact hole and the surface of the recess formed in the bottom semiconductor layer. It consists of a continuous surface with no steps.
With such a configuration, there is an effect that the coverage of the wiring metal at the bottom of the contact hole is improved, and the wiring is not divided at the bottom of the contact hole.
Further, since there is no polymer film on the vertical end face of the inner wall of the contact hole and the surface of the semiconductor layer, there is an effect that adhesion between the wiring metal and the semiconductor layer or interlayer film is improved inside the contact hole.
Furthermore, since there is no polymer film residue on the surface of the semiconductor layer at the bottom of the contact hole, the effective contact area is not reduced and the contact resistance characteristics do not deteriorate.

以下、図面を用いて本発明を実施するための最適な形態の半導体装置の構造とその製造方法とを説明する。   Hereinafter, a structure of a semiconductor device and a manufacturing method thereof in an optimum mode for carrying out the present invention will be described with reference to the drawings.

[本発明の第１の実施形態の構造説明：図１〜図２]
図１と図２とを用いて本発明の第１の実施形態の半導体装置の構造を説明する。図１は
、本発明の半導体装置の断面図である。図２は、本発明の特徴である絶縁膜を説明するための図であって、図１に示すコンタクトホールの底部角を拡大した図である。図２の右側がコンタクトホールの中心方向である。図２（ａ）は、層間膜の角の段差部を説明する図であって、図２（ｂ）は、段差部を覆うように設ける絶縁膜を説明する図である。 [Description of Structure of First Embodiment of the Present Invention: FIGS. 1 to 2]
The structure of the semiconductor device according to the first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a cross-sectional view of a semiconductor device of the present invention. FIG. 2 is a view for explaining the insulating film that is a feature of the present invention, and is an enlarged view of the bottom corner of the contact hole shown in FIG. The right side of FIG. 2 is the center direction of the contact hole. FIG. 2A is a diagram for explaining a corner step portion of the interlayer film, and FIG. 2B is a diagram for explaining an insulating film provided so as to cover the step portion.

図において、１１は半導体基板、１２は半導体層、１３は層間膜、１４はコンタクトホール、１５は配線金属、１６は絶縁膜、１０７は半導体層１２の凹部、１０１は凹部１０７の端部、１０２はコンタクトホール１４の内壁、１３０は層間膜１３に生じた段差部である。段差部１３０は、図では層間膜１３の角部付近を矢印で指し示しているが、層間膜１３の角部分に生じる段差そのものである。なお、従来技術と同一の構成には同一の番号を付与している。   In the figure, 11 is a semiconductor substrate, 12 is a semiconductor layer, 13 is an interlayer film, 14 is a contact hole, 15 is a wiring metal, 16 is an insulating film, 107 is a recess of the semiconductor layer 12, 101 is an end of the recess 107, 102 Is an inner wall of the contact hole 14, and 130 is a step formed in the interlayer film 13. The step portion 130 is indicated by an arrow near the corner portion of the interlayer film 13 in the drawing, but is a step portion that occurs at the corner portion of the interlayer film 13. In addition, the same number is provided to the same structure as a prior art.

図１に示すように、半導体基板１１に素子領域となる箇所に半導体層１２が形成してある。半導体基板１１の上部には層間膜１３が形成してある。半導体層１２の上部の層間膜１３にはコンタクトホール１４が形成してある。
コンタクトホール１４の底部の半導体層１２の表面には凹部１０７が形成してある。 As shown in FIG. 1, a semiconductor layer 12 is formed in a semiconductor substrate 11 at a location that becomes an element region. An interlayer film 13 is formed on the semiconductor substrate 11. A contact hole 14 is formed in the interlayer film 13 on the semiconductor layer 12.
A recess 107 is formed on the surface of the semiconductor layer 12 at the bottom of the contact hole 14.

図２（ａ）に示すように、半導体層１２の表面の凹部１０７の端部１０１は、層間膜１３の下側にあって、コンタクトホール１４の内壁１０２より外側（コンタクトホール１４の中心とは反対の方向）にある。つまり、凹部１０７の開口径は、コンタクトホール１４の底部にもっとも近い部分の開口径より大きい。このような形状は、層間膜１３の角部分に段差１３０を形成する。この段差１３０は、層間膜１３が凹部１０７に対して家屋の屋根の庇のように張り出す形状を有している。
図２（ｂ）に示すように、絶縁膜１６は、この庇の下に設けており、凹部１０７の端部１０１と層間膜１３の角部分との間に形成し、段差部１３０を埋めるように形成している。 As shown in FIG. 2A, the end 101 of the recess 107 on the surface of the semiconductor layer 12 is below the interlayer film 13 and outside the inner wall 102 of the contact hole 14 (what is the center of the contact hole 14? In the opposite direction). That is, the opening diameter of the recess 107 is larger than the opening diameter of the portion closest to the bottom of the contact hole 14. Such a shape forms a step 130 at the corner of the interlayer film 13. The step 130 has a shape in which the interlayer film 13 protrudes from the recess 107 like a roof of a house.
As shown in FIG. 2 (b), the insulating film 16 is provided under this ridge and is formed between the end portion 101 of the recess 107 and the corner portion of the interlayer film 13 so as to fill the stepped portion 130. Is formed.

このような形状によって、コンタクトホール１４の内壁１０２から絶縁膜１６のコンタクトホール１４側の面までは、段差のない連続したなめらかな曲面を有するようになる。つまり、コンタクトホール１４の内部は、層間膜１３の上部から半導体層１２までも段差がなく連続したなめらかな形状を有するのである。
したがって、コンタクトホール１４の内部に形成する配線金属１５には、分断が生じることもないのである。 With such a shape, the inner wall 102 of the contact hole 14 and the surface on the contact hole 14 side of the insulating film 16 have a continuous and smooth curved surface without a step. That is, the inside of the contact hole 14 has a smooth and continuous shape without a step from the upper part of the interlayer film 13 to the semiconductor layer 12.
Therefore, the wiring metal 15 formed inside the contact hole 14 is not divided.

図１と図２とに示すように、コンタクトホール１４の内部が、段差のない連続したなめらかな形状を有することにより、配線金属１５がコンタクトホール１４の底部においてこの部分を完全に被覆することができるため、配線金属１５の被覆性が向上することによりコンタクトホール１４が微細化し開口径が小さくなったとしても安定したコンタクト特性が得られる。   As shown in FIGS. 1 and 2, the contact hole 14 has a continuous and smooth shape without a step, so that the wiring metal 15 can completely cover this portion at the bottom of the contact hole 14. Therefore, even if the contact hole 14 is miniaturized and the opening diameter is reduced by improving the coverage of the wiring metal 15, stable contact characteristics can be obtained.

図１と図２とでは、半導体層１２として半導体基板１１に形成した不純物拡散層を例にあげて説明したが、半導体基板１１の上部に設ける多結晶シリコンに不純物を拡散させた多結晶半導体層を半導体層１２と考えてもよいことは言うまでもない。   1 and 2, the impurity diffusion layer formed in the semiconductor substrate 11 as the semiconductor layer 12 has been described as an example. However, a polycrystalline semiconductor layer in which impurities are diffused into polycrystalline silicon provided on the semiconductor substrate 11 is described. Needless to say, the semiconductor layer 12 may be considered.

また、図１と図２とに示す構造では、コンタクトホール１４の内壁１０２は、半導体基板１１に対して図面上垂直な形状を例にして説明したが、これに限定されない。コンタクトホール１４において、層間膜１３の上部側の開口径より半導体層１２側の開口径が小さい形状であってもよいのである。
このように、内壁１０２がテーパー形状を有していると、配線金属１５はさらにコンタクトホール１４の底部を被覆しやすくなり、これにより、さらに接触抵抗特性が向上する
のである。 In the structure shown in FIGS. 1 and 2, the inner wall 102 of the contact hole 14 has been described by taking the shape perpendicular to the semiconductor substrate 11 as an example, but the present invention is not limited to this. The contact hole 14 may have a shape in which the opening diameter on the semiconductor layer 12 side is smaller than the opening diameter on the upper side of the interlayer film 13.
As described above, when the inner wall 102 has a tapered shape, the wiring metal 15 more easily covers the bottom of the contact hole 14, thereby further improving the contact resistance characteristics.

[本発明の第１の実施の形態の製造方法の説明：図３〜図６]
次に、図１と図２とに示す本発明の第１の実施形態の半導体装置の製造方法を図３から図６の断面図を用いて説明する。 [Description of Manufacturing Method of First Embodiment of the Present Invention: FIGS. 3 to 6]
Next, a method of manufacturing the semiconductor device according to the first embodiment of the present invention shown in FIGS. 1 and 2 will be described with reference to the cross-sectional views of FIGS.

まず、図３に示すように、シリコンの単結晶からなる半導体基板１１の表面の素子領域に不純物をイオン注入し、このイオン注入後、１０００℃近傍の温度で熱処理を行い、イオン注入した不純物を半導体基板１１の内部に拡散させ半導体層１２を形成する。不純物としては、リン（Ｐ）、ボロン（Ｂ）、砒素（Ａｓ）などを用いる。
次に、半導体基板１１上に層間膜１３を知られている化学的気相成長法（ＣＶＤ法）で成膜する。層間膜１３としてリンがドーピングされている硝子膜（ＰＳＧ）と、リンとボロンとがドーピングされている硝子膜（ＢＰＳＧ）との積層膜を用いる。 First, as shown in FIG. 3, impurities are ion-implanted into the element region on the surface of the semiconductor substrate 11 made of a single crystal of silicon, and after this ion implantation, a heat treatment is performed at a temperature near 1000 ° C. A semiconductor layer 12 is formed by diffusing inside the semiconductor substrate 11. As the impurity, phosphorus (P), boron (B), arsenic (As), or the like is used.
Next, an interlayer film 13 is formed on the semiconductor substrate 11 by a known chemical vapor deposition method (CVD method). A laminated film of a glass film (PSG) doped with phosphorus and a glass film (BPSG) doped with phosphorus and boron is used as the interlayer film 13.

次に、層間膜１３の上部に感光性樹脂１７を塗布し、知られているホトリソグラフィ技術を用いて、パターニングを行なう。このパターニングは、コンタクトホール１４を設ける位置に感光性樹脂１７を開口するように行なう。   Next, a photosensitive resin 17 is applied on the interlayer film 13, and patterning is performed using a known photolithography technique. This patterning is performed so that the photosensitive resin 17 is opened at a position where the contact hole 14 is provided.

次に、図４に示すように、パターニングされた感光性樹脂１７をマスクとして、知られているプラズマエッチング法を用いて、層間膜１３にコンタクトホール１４を形成する。
このとき、コンタクトホール１４の底部の半導体層１２の表面をエッチングし、凹部１０７を形状する。このエッチングは、凹部１０７の端部１０１が層間膜１３の下部に位置するまでエッチングする。これにより、内壁１０２と凹部１０７とが不連続面となり、段差部１３０が形成される。
なお、この凹部１０７の形成は、オーバーエッチングにより行っても構わない。コンタクトホール１４を形成後、剥離剤を用いて感光性樹脂１７を剥離除去する。 Next, as shown in FIG. 4, a contact hole 14 is formed in the interlayer film 13 by using a known plasma etching method using the patterned photosensitive resin 17 as a mask.
At this time, the surface of the semiconductor layer 12 at the bottom of the contact hole 14 is etched to form the recess 107. This etching is performed until the end portion 101 of the recess 107 is positioned below the interlayer film 13. Thereby, the inner wall 102 and the recessed part 107 become a discontinuous surface, and the step part 130 is formed.
Note that the recess 107 may be formed by over-etching. After the contact hole 14 is formed, the photosensitive resin 17 is removed by using a release agent.

次に、図５に示すように、知られている酸化処理を行い、コンタクトホール１４の底部の半導体層１２の表面にシリコン酸化膜１８を形成する。
シリコン酸化膜１８の膜厚は、凹部１０７の端部１０１とコンタクトホール１４の内壁１０２との直線距離をｔとしたとき、ｔとほぼ同じ膜厚で成膜する。
酸化処理の一例としては、８００℃〜９５０℃の温度で、水素と酸素とを燃焼させた水の雰囲気で酸化を行なうウェット酸化法を用いる。
ウェット酸化法を用いる理由は、１０００℃近傍の温度で、酸素または酸素と窒素との混合ガスで行なうドライ酸化法に比べ、低温でシリコン酸化膜１８を成膜できることと、酸化膜の成膜速度が速いため、半導体層１２内の不純物の再拡散を最小限に止めることができるためである。
半導体層１２内の不純物の再拡散が問題にならない場合は、ドライ酸化法を用いてもよい。 Next, as shown in FIG. 5, a known oxidation process is performed to form a silicon oxide film 18 on the surface of the semiconductor layer 12 at the bottom of the contact hole 14.
The film thickness of the silicon oxide film 18 is approximately the same as t, where t is the linear distance between the end 101 of the recess 107 and the inner wall 102 of the contact hole 14.
As an example of the oxidation treatment, a wet oxidation method is used in which oxidation is performed in an atmosphere of water in which hydrogen and oxygen are burned at a temperature of 800 ° C. to 950 ° C.
The reason why the wet oxidation method is used is that the silicon oxide film 18 can be formed at a temperature lower than that of dry oxidation performed at a temperature near 1000 ° C. using oxygen or a mixed gas of oxygen and nitrogen, and the film formation rate of the oxide film. This is because re-diffusion of impurities in the semiconductor layer 12 can be minimized.
If re-diffusion of impurities in the semiconductor layer 12 does not become a problem, a dry oxidation method may be used.

次に、図６に示すように、知られているアルゴン（Ａｒ）イオンを用いたスパッタエッチング法を用いて、コンタクトホール１４底部に成膜したシリコン酸化膜１８を除去する。スパッタエッチング法は、アルゴン（Ａｒ）イオンを用いた異方性の強い物理的なエッチング法であるため、コンタクトホール１４の底部にもっとも近い部分の開口径とほぼ同じ領域のシリコン酸化膜１８をエッチング除去する。
この工程によって、コンタクトホール１４内の層間膜１３の段差部１３０を埋めている部分のシリコン酸化膜１８が残り、このシリコン酸化膜１８が絶縁膜１６となるのである。
この絶縁膜１６により、内壁１０２と絶縁膜１６のコンタクトホール１４の内部側の端面とが連続面になり、段差がなく連続したなめらかな曲面形状となる。 Next, as shown in FIG. 6, the silicon oxide film 18 formed on the bottom of the contact hole 14 is removed by using a known sputter etching method using argon (Ar) ions. Since the sputter etching method is a highly anisotropic physical etching method using argon (Ar) ions, the silicon oxide film 18 in the region substantially the same as the opening diameter of the portion closest to the bottom of the contact hole 14 is etched. Remove.
By this step, the silicon oxide film 18 in the portion of the contact hole 14 that fills the step portion 130 of the interlayer film 13 remains, and this silicon oxide film 18 becomes the insulating film 16.
With this insulating film 16, the inner wall 102 and the end face of the insulating film 16 on the inner side of the contact hole 14 become a continuous surface, and have a continuous and smooth curved surface with no steps.

コンタクトホール１４の底部において、エッチングで形成した凹部１０７の表面には、シリコンの結晶の乱れによるダメージ層（図示せず）が形成されてしまう。このため、このダメージ層を回復するための回復用熱処理を行う。その条件は、不活性ガス雰囲気で７００℃〜１０００℃の急速加熱処理を行うというものである。急速加熱方法としては、例えば、ハロゲンランプを使用するランプアニール装置を用いるが、もちろんこの装置に限定はせず、加熱できる他の装置を用いても構わない。
ダメージ層を回復させる理由は、ダメージ層が高抵抗部分となるため、後に形成する配線金属１５と半導体層１２との接触抵抗が高くなってしまうことを防止するためである。 At the bottom of the contact hole 14, a damage layer (not shown) due to disorder of silicon crystals is formed on the surface of the recess 107 formed by etching. Therefore, a recovery heat treatment is performed to recover the damaged layer. The condition is that a rapid heat treatment at 700 ° C. to 1000 ° C. is performed in an inert gas atmosphere. As a rapid heating method, for example, a lamp annealing apparatus using a halogen lamp is used, but of course, the apparatus is not limited to this apparatus, and another apparatus capable of heating may be used.
The reason for recovering the damaged layer is to prevent the contact resistance between the wiring metal 15 to be formed later and the semiconductor layer 12 from increasing because the damaged layer becomes a high resistance portion.

次に、配線金属１５を知られているスパッタ法を用いて成膜し、知られているホトリソグラフィ技術とエッチング技術とにより、配線金属１５をパターニングする。
配線金属１５として、アルミニウム（Ａｌ）にシリコン（Ｓｉ）が１％程度含有している金属を用いるが、配線金属１５の材料はこれに限定せず、銅（Ｃｕ）などを用いてもよいことは周知である。このような工程を行うと、図１に示すような構成になるのである。 Next, the wiring metal 15 is formed using a known sputtering method, and the wiring metal 15 is patterned by a known photolithography technique and etching technique.
As the wiring metal 15, a metal containing about 1% of silicon (Si) in aluminum (Al) is used, but the material of the wiring metal 15 is not limited to this, and copper (Cu) or the like may be used. Is well known. If such a process is performed, it will become a structure as shown in FIG.

[本発明の第２の実施形態の構造説明：図７〜図１０]
次に、図７を用いて本発明の半導体装置の第２の実施形態を説明する。図７は、その断面を模式的に示すものである。なお、１９は高融点金属膜、２０はシリサイド層である。また、既に説明した同一の構成には同一の番号を付与している。 [Description of Structure of Second Embodiment of the Present Invention: FIGS. 7 to 10]
Next, a second embodiment of the semiconductor device of the present invention will be described with reference to FIG. FIG. 7 schematically shows a cross section thereof. Note that 19 is a refractory metal film, and 20 is a silicide layer. Also, the same number is assigned to the same configuration already described.

コンタクトホール１４の底部の構造については、既に説明しているとおりであるが、本発明の第２の実施形態の特徴は、配線金属１５の下部に高融点金属膜１９を設け、凹部１０７の表面にシリサイド層２０を形成している点である。
配線金属１５と高融点金属膜１９とは、積層構造になっており、コンタクトホール１４の底部では、半導体層１２の凹部１０７のシリコン（Ｓｉ）と高融点金属膜１９とが反応してできた反応生成物であるシリサイド層２０が形成されている。このシリサイド層２０は、金属と半導体との合金層である。 The structure of the bottom of the contact hole 14 has already been described, but the feature of the second embodiment of the present invention is that a refractory metal film 19 is provided below the wiring metal 15 and the surface of the recess 107 is formed. The point is that the silicide layer 20 is formed.
The wiring metal 15 and the refractory metal film 19 have a laminated structure, and silicon (Si) in the recess 107 of the semiconductor layer 12 and the refractory metal film 19 are reacted at the bottom of the contact hole 14. A silicide layer 20 which is a reaction product is formed. The silicide layer 20 is an alloy layer of metal and semiconductor.

図８から図１０を用いて詳しく説明する。図８は、コンタクトホール１４の内部の凹部１０７の端部１０１近辺を拡大した図であって、まだ高融点金属膜１９とシリサイド層２０とを有していない状態を示している。図９は、高融点金属膜１９を形成した状態を示している。図１０は、熱処理によってシリサイド層２０を形成した状態を示している。１００は絶縁膜１６のコンタクトホール１４の中心側の端部である。
絶縁膜１６の端部１００は、コンタクトホール１４の中心に向かうほどその膜厚が薄くなっている。
絶縁膜１６は、シリコン酸化膜で構成している。その上部に、高融点金属膜１９を形成し熱処理を施すことにより、端部１００の絶縁膜１６は高融点金属膜１９により還元しシリコン化するとともに、この部分をシリサイド化するのである。その様子を図９と図１０とに示す。図１０に示すように、凹部１０７の端部１０１に近い側の絶縁膜１６は、その膜厚が厚いためにシリサイド化されずにそのまま残るのである。 This will be described in detail with reference to FIGS. FIG. 8 is an enlarged view of the vicinity of the end portion 101 of the recess 107 inside the contact hole 14 and shows a state where the refractory metal film 19 and the silicide layer 20 are not yet provided. FIG. 9 shows a state where the refractory metal film 19 is formed. FIG. 10 shows a state in which the silicide layer 20 is formed by heat treatment. Reference numeral 100 denotes an end of the insulating film 16 on the center side of the contact hole 14.
The film thickness of the end portion 100 of the insulating film 16 decreases toward the center of the contact hole 14.
The insulating film 16 is composed of a silicon oxide film. By forming a refractory metal film 19 on the upper portion and performing a heat treatment, the insulating film 16 at the end 100 is reduced by the refractory metal film 19 to be siliconized, and this portion is silicided. This is shown in FIGS. 9 and 10. FIG. As shown in FIG. 10, the insulating film 16 on the side close to the end portion 101 of the recess 107 remains as it is without being silicided because of its thick film thickness.

絶縁膜１６がシリサイド化される部分は、コンタクトホール１４の底部にもっとも近い部分の層間膜１３の最下部からコンタクトホール１４の底部に向かって仮想線を延長し、この仮想線が半導体層１２と接する部分までである。この近辺の半導体層１２からコンタクトホール１４の中心に向かって、一様にシリサイド層２０が形成されるのである。   The portion where the insulating film 16 is silicided extends a virtual line from the lowermost portion of the interlayer film 13 closest to the bottom of the contact hole 14 toward the bottom of the contact hole 14, and this virtual line is connected to the semiconductor layer 12. Up to the touching part. The silicide layer 20 is uniformly formed from the semiconductor layer 12 in the vicinity toward the center of the contact hole 14.

高融点金属膜１９は、例えば、チタン（Ｔｉ）やチタン窒化（ＴｉＮ）膜との積層構造の膜を用いることができる。チタン（Ｔｉ）は、強い還元性を持つ金属であるから、酸化物と接触することで酸化物を還元する特性を有している。
このような高融点金属膜１９は、例えば、アルミニウム（Ａｌ）を主成分とする配線金属１５が半導体層１２の内部へ拡散しないように、拡散防止膜としての役割も持っている。 As the refractory metal film 19, for example, a film having a laminated structure with a titanium (Ti) or titanium nitride (TiN) film can be used. Titanium (Ti) is a metal having strong reducibility, and thus has a characteristic of reducing the oxide by contacting with the oxide.
Such a refractory metal film 19 also serves as a diffusion preventing film so that, for example, the wiring metal 15 mainly composed of aluminum (Al) does not diffuse into the semiconductor layer 12.

シリサイド層２０の抵抗値は、金属に近く十分に低いため、接触抵抗値は増加しない。このような構成とすることにより、コンタクトホールの接触抵抗特性を向上させることができる。特に、微細化しコンタクトホールの開口径が小さい半導体装置は、接触抵抗値が大きくなるから、本発明の第２の実施形態の構成は、よりコンタクト特性を向上させる。   Since the resistance value of the silicide layer 20 is sufficiently low near a metal, the contact resistance value does not increase. With such a configuration, the contact resistance characteristics of the contact hole can be improved. In particular, a semiconductor device having a smaller size and a smaller opening diameter of a contact hole has a larger contact resistance value, and therefore the configuration of the second embodiment of the present invention further improves contact characteristics.

［本発明の第２の実施形態の製造方法の説明：図７〜図１０］
次に、本発明の第２の実施形態の半導体装置の製造方法を説明する。図７に示した本発明の第２実施形態の製造方法を再び図８から図１０を用いて説明する。
半導体基板１１上にコンタクトホール１４を形成し、絶縁膜１６を形成するまでの工程は、既に説明してあるので省略する。 [Description of Manufacturing Method of Second Embodiment of the Present Invention: FIGS. 7 to 10]
Next, a method for manufacturing a semiconductor device according to the second embodiment of the present invention will be described. The manufacturing method of the second embodiment of the present invention shown in FIG. 7 will be described again with reference to FIGS.
The steps from the formation of the contact hole 14 on the semiconductor substrate 11 to the formation of the insulating film 16 have already been described and will be omitted.

図８に示すように、スパッタエッチング法でコンタクトホール１４の底部の半導体層１２の表面に形成したシリコン酸化膜１８を除去することで、残った部分が絶縁膜１６となるが、この絶縁膜１６のコンタクトホール１４の中心側の端部１００は、その膜厚が非常に薄くなっている。   As shown in FIG. 8, the silicon oxide film 18 formed on the surface of the semiconductor layer 12 at the bottom of the contact hole 14 is removed by sputter etching, so that the remaining portion becomes the insulating film 16. The end portion 100 on the center side of the contact hole 14 is very thin.

次に、図９に示すように、高融点金属膜１９を知られているスパッタ法を用いて成膜する。高融点金属膜１９として、チタン（Ｔｉ）とチタン窒化膜（ＴｉＮ）膜との積層膜を用いる。   Next, as shown in FIG. 9, a refractory metal film 19 is formed using a known sputtering method. As the refractory metal film 19, a laminated film of titanium (Ti) and titanium nitride film (TiN) film is used.

次に、図１０に示すように、不活性ガス雰囲気で４５０℃〜７００℃の熱処理を行う。不活性ガスとして、窒素ガスを用いる。また、熱処理は、ハロゲンランプを用いたランプアニール装置を用いて行う。もちろんこの装置に限定はせず、加熱できる他の装置を用いても構わない。   Next, as shown in FIG. 10, heat treatment is performed at 450 ° C. to 700 ° C. in an inert gas atmosphere. Nitrogen gas is used as the inert gas. The heat treatment is performed using a lamp annealing apparatus using a halogen lamp. Of course, the apparatus is not limited to this, and other apparatuses capable of heating may be used.

この工程により、高融点金属膜１９のチタン（Ｔｉ）は、絶縁膜１６の端部１００の薄いシリコン酸化膜を還元しシリコン（Ｓｉ）にするとともに、このシリコン（Ｓｉ）とシリサイド化反応を起こす。同時に、コンタクトホール１４の底部においても、高融点金属膜１９のチタン（Ｔｉ）と接触している半導体層１２の表面でシリサイド化反応を起こし、図１０に示すようなシリサイド層２０を形成する。   Through this step, titanium (Ti) of the refractory metal film 19 reduces the thin silicon oxide film at the end 100 of the insulating film 16 to silicon (Si) and causes a silicidation reaction with the silicon (Si). . At the same time, a silicidation reaction occurs at the bottom of the contact hole 14 on the surface of the semiconductor layer 12 in contact with the titanium (Ti) of the refractory metal film 19 to form a silicide layer 20 as shown in FIG.

次に、配線金属１５を知られているスパッタ法を用いて成膜し、知られているホトリソグラフィ技術とエッチング技術とにより、配線金属１５をパターニングする。
配線金属１５として、アルミニウム（Ａｌ）主材料とし、銅（Ｃｕ）が０．５％程度含有している金属を用いる。このような工程を行うと、図７に示すような構成になるのである。 Next, the wiring metal 15 is formed using a known sputtering method, and the wiring metal 15 is patterned by a known photolithography technique and etching technique.
As the wiring metal 15, a metal containing aluminum (Al) as a main material and containing about 0.5% of copper (Cu) is used. When such a process is performed, the configuration shown in FIG. 7 is obtained.

ところで、既に図６を用いて説明した通り、絶縁膜１６を形成する際のエッチング時に、アルゴン（Ａｒ）イオンを用いたスパッタエッチング法を用いることにより、コンタクトホール１４底部の半導体層１２の表面にダメージ層ができてしまう。このダメージ層を回復するため回復用熱処理を行うが、シリサイド層２０を形成した後の熱処理とこの回復用熱処理とを同時に行うこともできる。
このようにすることにより、回復用熱処理の工程を別途設ける必要がなくなり、工程を短縮することができる。 By the way, as already described with reference to FIG. 6, by using a sputter etching method using argon (Ar) ions at the time of etching when forming the insulating film 16, the surface of the semiconductor layer 12 at the bottom of the contact hole 14 is formed. Damage layer will be created. A recovery heat treatment is performed to recover the damaged layer, but the heat treatment after the silicide layer 20 is formed and the recovery heat treatment can be performed simultaneously.
By doing in this way, it is not necessary to separately provide a heat treatment process for recovery, and the process can be shortened.

本発明の半導体装置は、コンタクトホールの底部の端部に絶縁膜を設けることにより、コンタクトホール内を段差部のない連続したなめらかな曲面にすることができる。このため、高いコンタクト特性を要求される半導体装置に適用することができる。特に、高集積化した半導体装置に好適である。   In the semiconductor device of the present invention, by providing an insulating film at the bottom end of the contact hole, the contact hole can be formed into a continuous and smooth curved surface without a stepped portion. Therefore, it can be applied to a semiconductor device that requires high contact characteristics. In particular, it is suitable for highly integrated semiconductor devices.

本発明の半導体装置の第１の実施の形態を説明する断面図である。1 is a cross-sectional view illustrating a first embodiment of a semiconductor device of the present invention. 本発明の半導体装置の第１の実施の形態を詳細に説明する断面図である。1 is a cross-sectional view illustrating a first embodiment of a semiconductor device of the present invention in detail. 本発明の半導体装置の第１の実施の形態のコンタクトホールを形成する製造工程を説明する断面図である。It is sectional drawing explaining the manufacturing process which forms the contact hole of 1st Embodiment of the semiconductor device of this invention. 本発明の半導体装置の第１の実施の形態のコンタクトホールを形成する製造工程を説明する断面図である。It is sectional drawing explaining the manufacturing process which forms the contact hole of 1st Embodiment of the semiconductor device of this invention. 本発明の半導体装置の第１の実施の形態のシリコン酸化膜を成膜する製造工程を説明する断面図である。It is sectional drawing explaining the manufacturing process which forms the silicon oxide film of 1st Embodiment of the semiconductor device of this invention. 本発明の半導体装置の第１の実施の形態の絶縁膜を形成する製造工程を説明する断面図である。It is sectional drawing explaining the manufacturing process which forms the insulating film of 1st Embodiment of the semiconductor device of this invention. 本発明の半導体装置の第２の実施の形態を説明する断面図である。It is sectional drawing explaining 2nd Embodiment of the semiconductor device of this invention. 本発明の半導体装置の第２の実施の形態の絶縁膜を形成する構成と製造工程とを説明する断面図である。It is sectional drawing explaining the structure and manufacturing process which form the insulating film of 2nd Embodiment of the semiconductor device of this invention. 本発明の半導体装置の第２の実施の形態の高融点金属膜の構成とその成膜の製造工程とを説明する断面図である。It is sectional drawing explaining the structure of the refractory metal film of 2nd Embodiment of the semiconductor device of this invention, and the manufacturing process of the film-forming. 本発明の半導体装置の第２の実施の形態のシリサイド層の構成とその形成のための製造工程とを説明する断面図である。It is sectional drawing explaining the structure of the silicide layer of the 2nd Embodiment of the semiconductor device of this invention, and the manufacturing process for the formation. 従来の知られている半導体装置を説明する断面図である。It is sectional drawing explaining the conventionally known semiconductor device. 従来技術の半導体装置を説明する断面図である。It is sectional drawing explaining the semiconductor device of a prior art.

符号の説明Explanation of symbols

１１ 半導体基板
１２ 半導体層
１３ 層間膜
１４ コンタクトホール
１５ 配線金属
１６ 絶縁膜
１７ 感光性樹脂
１８ シリコン酸化膜
１９ 高融点金属膜
２０ シリサイド層
１００ 絶縁膜１６の端部
１０１ 端部
１０２ コンタクトホール１４の内壁
１０７ 半導体層１２の凹部
１３０ 段差部 DESCRIPTION OF SYMBOLS 11 Semiconductor substrate 12 Semiconductor layer 13 Interlayer film 14 Contact hole 15 Wiring metal 16 Insulating film 17 Photosensitive resin 18 Silicon oxide film 19 Refractory metal film 20 Silicide layer 100 End part 101 of insulating film 16 End part 102 Inner wall of contact hole 14 107 Recessed portion 130 of semiconductor layer 12 Stepped portion

Claims (7)

半導体層上部に層間膜を有し、該層間膜に該半導体層まで達するコンタクトホールを備え、該コンタクトホール内の前記半導体層の表面は凹部形状を有する半導体装置であって、
前記凹部の直径は、前記コンタクトホールの底部に最も近い部分の開口径より大きく、
前記凹部の端部から前記コンタクトホールの底部に最も近い部分の内壁まで絶縁膜を有し、
前記絶縁膜は、前記コンタクトホールの内壁と段差なく連続した曲面を有していることを特徴とする半導体装置。 A semiconductor device having an interlayer film above the semiconductor layer, the interlayer film having a contact hole reaching the semiconductor layer, and a surface of the semiconductor layer in the contact hole having a concave shape;
The diameter of the recess is larger than the opening diameter of the portion closest to the bottom of the contact hole,
Having an insulating film from the end of the recess to the inner wall of the portion closest to the bottom of the contact hole;
The semiconductor device according to claim 1, wherein the insulating film has a curved surface that is continuous with an inner wall of the contact hole without a step. 前記半導体層は、半導体基板の表面に形成する不純物拡散層または半導体基板上部に設ける多結晶半導体層であることを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the semiconductor layer is an impurity diffusion layer formed on a surface of a semiconductor substrate or a polycrystalline semiconductor layer provided on the semiconductor substrate. 前記コンタクトホールは、前記層間膜の上部側の開口径より前記半導体層側の開口径が小さいテーパー形状を有していることを特徴とする請求項１または２に記載の半導体装置。   The semiconductor device according to claim 1, wherein the contact hole has a tapered shape in which an opening diameter on the semiconductor layer side is smaller than an opening diameter on an upper side of the interlayer film. 前記コンタクトホールの前記層間膜の最下部から仮想線を延長し、該仮想線が前記半導体層と接する部分の近辺の前記半導体層には、金属と半導体との合金層を設けることを特徴とする請求項１から３のいずれか１つに記載の半導体装置。   An imaginary line is extended from the lowermost part of the interlayer film of the contact hole, and an alloy layer of a metal and a semiconductor is provided in the semiconductor layer near the portion where the imaginary line is in contact with the semiconductor layer. The semiconductor device according to claim 1. 前記金属は化学的特長として酸化物を還元する性質を有する金属であることを特徴とする請求項４記載の半導体装置。   5. The semiconductor device according to claim 4, wherein the metal is a metal having a property of reducing an oxide as a chemical feature. 半導体基板または半導体層の上部に層間膜を形成する工程と、
前記層間膜にコンタクトホールを形成する工程と、
前記コンタクトホールの底部に露出した前記半導体基板または前記半導体層の表面に前記コンタクトホールの開口径より直径が大きい凹部を形成する工程と、
前記凹部の表面に絶縁膜を成膜する工程と、
前記凹部の端部から前記コンタクトホールの内壁まで前記絶縁膜を残し、その他の前記絶縁膜を除去するエッチング工程と、
前記エッチング工程により前記半導体基板または前記半導体層の表面にできたダメージ層を回復させる回復用熱処理工程と、
前記コンタクトホールの内部に配線部材を成膜する配線部材成膜工程とを有することを特徴とする半導体装置の製造方法。 Forming an interlayer film on top of the semiconductor substrate or semiconductor layer;
Forming a contact hole in the interlayer film;
Forming a recess having a diameter larger than the opening diameter of the contact hole on the surface of the semiconductor substrate or the semiconductor layer exposed at the bottom of the contact hole;
Forming an insulating film on the surface of the recess;
An etching step of leaving the insulating film from the end of the recess to the inner wall of the contact hole, and removing the other insulating film;
A heat treatment process for recovery for recovering a damaged layer formed on the surface of the semiconductor substrate or the semiconductor layer by the etching process;
A method of manufacturing a semiconductor device, comprising: a wiring member film forming step of forming a wiring member inside the contact hole. 前記熱処理工程と前記配線部材成膜工程との間に、前記コンタクトホールの内壁を覆うように高融点金属を成膜し熱処理する高融点金属形成工程を有することを特徴とする請求項６に記載の半導体装置の製造方法。   The refractory metal forming step of forming a refractory metal film so as to cover an inner wall of the contact hole and heat-treating between the heat treatment step and the wiring member film formation step. Semiconductor device manufacturing method.
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JP2014089380A (en) * 2012-10-31 2014-05-15 Seiko Epson Corp Electro-optic device, method for manufacturing electro-optic device, and electronic equipment
CN106158902A (en) * 2015-04-01 2016-11-23 群创光电股份有限公司 Display floater

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