JP2007047775A

JP2007047775A - 半導体装置及びその駆動方法

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Publication number: JP2007047775A
Application number: JP2006194663A
Authority: JP
Inventors: Atsushi Umezaki; 敦司梅崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2005-07-14
Filing date: 2006-07-14
Publication date: 2007-02-22
Anticipated expiration: 2026-07-14
Also published as: JP5132097B2

Abstract

【課題】信号線からビデオ信号を駆動トランジスタに印加する毎に、信号線の電位が変化すると、信号線の寄生容量により充放電が行われるため消費電力が大きくなってしまうという問題があった。
【解決手段】画素へのビデオ信号の入力を選択するゲート信号線、及び画素にビデオ信号を入力するソース信号線を備えた表示部の構成において、ソース信号線に直列に挿入され、ゲート信号線で画素が選択されていないときにオンとなり、画素が選択されている場合にはオフとなるように制御されるスイッチを設ける。それにより、ソース信号線の充放電に影響する寄生容量が、ソースドライバの出力から画素への書込みが選択されている画素までのソース信号線にしか影響しなくなり、ソース信号線の充放電による消費電力の増大を小さくし低消費電力化を図ることができる。
【選択図】図１

Description

本発明はトランジスタを含んで構成される半導体装置及びその駆動方法に関する。特に、薄膜トランジスタ（以下、「ＴＦＴ」ともいう）を含んで構成される画素を備えた半導体装置及びその駆動方法に関する。

近年、液晶の電気光学特性やエレクトロルミネセンスで発光する素子を用いた薄型のディスプレー（フラットパネルディスプレーとも呼ばれる）が注目を集め、市場の拡大が見込まれている。薄型ディスプレーとして、ガラス基板上に形成したＴＦＴで画素を構成する、所謂アクティブマトリクス型のディスプレーが重要視されている。特に、多結晶シリコン膜でチャネル部を形成するＴＦＴは、従来のアモルファスシリコン膜を用いたＴＦＴよりも電界効果移動度が高いので、高速動作が可能となっている。そのため、画素が形成された基板と同一の基板上にＴＦＴを用いて形成した駆動回路によって、画素の制御を行うことが可能となっている。ＴＦＴによって画素と機能回路をガラス基板上に一体形成したディスプレーは、部品点数の削減や製造工程の簡略化による歩留まり向上、生産性の向上など多くの利点が見込まれている。

エレクトロルミネセンス素子（以下、本明細書では「ＥＬ素子」ともいう）とＴＦＴを組み合わせたアクティブマトリクス型のディスプレー（以下、「ＥＬディスプレー」ともいう）は、薄型化や軽量化を図ることができ、次世代のディスプレーとして注目が集まっている。このディスプレーは、１〜２インチの小型のものから４０インチを超える大型ディスプレーの開発も検討されている。

ＥＬ素子の発光輝度はＥＬ素子に流れる電流値と比例関係にある。そのため、ＥＬ素子を表示媒体として用いたＥＬディスプレーでは、電流で階調表現をすることができるとされている。階調表現の方法として、２本の電源線の間にＥＬ素子とＴＦＴ（以下、「駆動ＴＦＴ」ともいう）とを直列に接続した構成において、飽和状態で動作する駆動ＴＦＴの、ゲートとソースの間の電圧を変化させ、ＥＬ素子に流れる電流値を制御する方法が知られている（例えば、特許文献１参照）。また、電流値を一定として、ＥＬ素子に電流が流れる時間を制御して階調を表現する駆動方法も知られている（例えば、特許文献２参照）。
特開２００３−２７１０９５号公報特開２００２−５１４３２０号公報

しかしながら、従来の画素構成では、駆動ＴＦＴ（駆動トランジスタ）のゲートにビデオ信号を出力する配線（以下、「信号線」ともいう）からビデオ信号を印加する毎に信号線の電位が変化すると、信号線の寄生容量により充放電が行われるため消費電力が大きくなってしまうという問題がある。

本発明は、このような問題点に鑑み、ＴＦＴを用いる半導体装置の低消費電力化を図ることを目的とする。

本発明は、ビデオ信号が入力される画素と、ビデオ信号が入力される画素を選択するゲート信号線及び画素にビデオ信号を入力するソース信号線を備えた半導体装置である。この半導体装置は、ソース信号線に直列に挿入されていて、ゲート信号線で画素が選択されていないときにオンとなり、画素が選択されている場合にはオフとなるように制御されるスイッチとを有している。

本発明の一は、ビデオ信号が入力され、行方向及び列方向に配列された複数の画素と、行方向に延びる配線であって複数の画素へのビデオ信号の入力を選択する複数のゲート信号線と、列方向に延びる配線であって複数の画素へビデオ信号を入力する複数のソース信号線とを有する半導体装置である。そして、複数の画素のそれぞれに対応し、複数のソース線に直列に挿入され、複数のゲート信号線によって選択されていない行をオンとし、複数のゲート信号線によって選択された行をオフするように制御される複数のスイッチを有している。

本発明の一は、ビデオ信号が入力される画素と、画素へのビデオ信号の入力を選択するゲート信号線と、画素にビデオ信号を入力するソース信号線と、ソース信号線に直列に挿入され、ゲート信号線で、画素が選択されていない場合にはオンとなり、画素が選択されている場合にはオフとなるように制御される第１のトランジスタとを備えた半導体装置である。画素は、発光素子を含み、ビデオ信号に応じて発光素子の発光及び非発光の状態を制御する発光制御回路と、ソース及びドレインの一方が第１のトランジスタと接続し、他方が発光制御回路と接続する第２のトランジスタとを有している。

本発明の一は、ビデオ信号が入力され、行方向及び列方向に配列された複数の画素と、行方向に延びる配線であって複数の画素へのビデオ信号の入力を選択する複数のゲート信号線と、列方向に延びる配線であって複数の画素へビデオ信号を入力する複数のソース信号線とを備えた半導体装置である。そして、複数の画素のそれぞれに対応し、複数のソース信号線に直列に挿入され、複数のゲート信号線によって選択されていない行をオンとし、複数のゲート信号線によって選択された行をオフするように制御される複数の第１のトランジスタとを備えた半導体装置である。当該画素は、発光素子を含み、ビデオ信号に応じて発光素子の発光及び非発光の状態を制御する発光制御回路と、ソース及びドレインの一方が第１のトランジスタと接続し、他方が発光制御回路と接続する第２のトランジスタを有している。

本発明の一は、ビデオ信号が入力される画素と、画素へのビデオ信号の入力を選択する第１のゲート信号線と、第１のゲート信号線とは反転した電位を持つ第２のゲート信号線と、画素にビデオ信号を入力するソース信号線と、ソース信号線に直列に挿入され、第２のゲート信号線の電位がゲートに印加される第１のトランジスタとを備えた半導体装置である。画素は発光素子を含み、ビデオ信号に応じて発光素子の発光及び非発光の状態を制御する発光制御回路と、ソース及びドレインの一方が第１のトランジスタと接続し、他方が発光制御回路と接続し、第１のゲート信号線とゲートが接続する第２のトランジスタとを有している。

本発明の一は、ビデオ信号が入力される画素と、画素へのビデオ信号の入力を選択する第１のゲート信号線と、画素にビデオ信号を入力するソース信号線と、ソース信号線に直列に挿入される第１のトランジスタと、第１のトランジスタのゲートに接続される第２のゲート信号線を備えた半導体装置である。画素は発光素子を含み、ビデオ信号に応じて発光素子の発光及び非発光の状態を制御する発光制御回路と、ソース及びドレインの一方がソース信号線と接続し、他方が発光制御回路と接続し、第１のゲート信号線とゲートが接続する第２のトランジスタとを含み、第１のゲート信号線と第２のゲート信号線のそれぞれは、第１のゲート信号線に接続する第２のトランジスタがオンとなるときに、第２のゲート信号線によって選択された行の第１のトランジスタをオフとし、第１のゲート信号線に接続する記第２のトランジスタがオフとなるときに、第２のゲート信号線によって選択された行の第１のトランジスタをオンとする電位を有している。

本発明に示すスイッチは、様々な形態のものを用いることができ、一例として、電気的スイッチや機械的なスイッチなどがある。つまり、電流の流れを制御できるものであればよく、特定のものに限定されず、様々なものを用いることができる。例えば、トランジスタでもよいし、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ダイオード接続のトランジスタなど）でもよいし、サイリスタでもよいし、それらを組み合わせた論理回路でもよい。よって、スイッチとしてトランジスタを用いる場合、そのトランジスタは、単なるスイッチとして動作するため、トランジスタの極性（導電型）は特に限定されない。ただし、オフ電流が少ない方が望ましい場合、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。オフ電流が少ないトランジスタとしては、ＬＤＤ領域を設けているものやマルチゲート構造にしているもの等がある。また、スイッチとして動作させるトランジスタのソース端子の電位が、低電位側電源（Ｖｓｓ、ＧＮＤ、０Ｖなど）に近い状態で動作する場合はＮチャネル型を、反対に、ソース端子の電位が、高電位側電源（Ｖｄｄなど）に近い状態で動作する場合はＰチャネル型を用いることが望ましい。なぜなら、ゲートソース間電圧の絶対値を大きくできるため、スイッチとして、動作しやすいからである。

Ｎチャネル型とＰチャネル型の両方を用いて、ＣＭＯＳ型のスイッチにしてもよい。ＣＭＯＳ型のスイッチにすると、Ｐチャネル型かＮチャネル型かのどちらかのスイッチが導通すれば電流を流すことができるため、スイッチとして機能しやすくなる。例えば、スイッチへの入力信号の電圧が高い場合でも、低い場合でも、適切に電圧を出力させることが出来る。また、スイッチをオン・オフさせるための信号の電圧振幅値を小さくすることが出来るので、消費電力を小さくすることも出来る。

なお、スイッチとしてトランジスタを用いる場合は、入力端子（ソース端子またはドレイン端子の一方）と、出力端子（ソース端子またはドレイン端子の他方）と、導通を制御する端子（ゲート端子）とを有している。一方、スイッチとしてダイオードを用いる場合は、導通を制御する端子を有していない場合がある。そのため、端子を制御するための配線を少なくすることが出来る。

本発明において、接続されているとは、電気的に接続されている場合と機能的に接続されている場合と直接接続されている場合とを含むものとする。したがって、本発明が開示する構成において、所定の接続関係以外のものも含むものとする。例えば、ある部分とある部分との間に、電気的な接続を可能とする素子（例えば、スイッチやトランジスタや容量素子やインダクタや抵抗素子やダイオードなど）が１個以上配置されていてもよい。また、機能的な接続を可能とする回路（例えば、論理回路（インバータやＮＡＮＤ回路やＮＯＲ回路など）や信号変換回路（ＤＡ変換回路やＡＤ変換回路やガンマ補正回路など）や電位レベル変換回路（昇圧回路や降圧回路などの電源回路やＨ信号やＬ信号の電位レベルを変えるレベルシフタ回路など）や電圧源や電流源や切り替え回路や増幅回路（オペアンプや差動増幅回路やソースフォロワ回路やバッファ回路など、信号振幅や電流量などを大きく出来る回路など）や信号生成回路や記憶回路や制御回路など）が間に１個以上配置されていてもよい。あるいは、間に他の素子や他の回路を挟まずに、直接接続されて、配置されていてもよい。

素子や回路を間に介さずに接続されている場合のみを含む場合は、直接接続されている、と記載するものとする。また、電気的に接続されている、と記載する場合は、電気的に接続されている場合（つまり、間に別の素子を挟んで接続されている場合）と機能的に接続されている場合（つまり、間に別の回路を挟んで接続されている場合）と直接接続されている場合（つまり、間に別の素子や別の回路を挟まずに接続されている場合）とを含むものとする。

表示素子や表示装置や発光素子や発光装置は、様々な形態を用いることが出来る。例えば、画素に配置する表示素子としては、ＥＬ素子（有機ＥＬ素子、無機ＥＬ素子又は有機物及び無機物を含むＥＬ素子）、電子放出素子、液晶素子、電子インク、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、デジタルマイクロミラーデバイス（ＤＭＤ）、圧電セラミック素子、カーボンナノチューブ、など、電気磁気的作用によりコントラストが変化する表示媒体を適用することができる。なお、ＥＬ素子を用いた表示装置としてはＥＬディスプレイ、電子放出素子を用いた表示装置としてはフィールドエミッションディスプレイ（ＦＥＤ）やＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎＥｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒＤｉｓｐｌｙ）など、液晶素子を用いた表示装置としては液晶ディスプレイ、透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、電子インクを用いた表示装置としては電子ペーパーがある。

本発明において、トランジスタは、様々な形態のトランジスタを適用させることが出来る。よって、適用可能なトランジスタの種類に限定はない。したがって、例えば、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を有する薄膜トランジスタ（ＴＦＴ）などを適用することが出来る。これらにより、製造温度が高くなくても製造できたり、低コストで製造できたり、大型基板上に製造できたり、透明基板上に製造できたり、トランジスタで光を透過させたりすることが出来る。また、半導体基板やＳＯＩ基板を用いて形成されるＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタなどを適用することが出来る。これらにより、バラツキの少ないトランジスタを製造できたり、電流供給能力の高いトランジスタを製造できたり、サイズの小さいトランジスタを製造できたり、消費電力の少ない回路を構成したりすることが出来る。また、ＺｎＯ、ａ−ＩｎＧａＺｎＯ、ＳｉＧｅ、ＧａＡｓなどの化合物半導体を有するトランジスタや、さらに、それらを薄膜化した薄膜トランジスタなどを適用することが出来る。これらにより、製造温度が高くなくても製造できたり、室温で製造できたり、耐熱性の低い基板、例えばプラスチック基板やフィルム基板に直接トランジスタを形成したりすることが出来る。また、インクジェットや印刷法を用いて作成したトランジスタなどを適用することが出来る。これらにより、室温で製造したり、真空度の低い状態で製造したり、大型基板で製造したりすることができる。また、マスク（レチクル）を用いなくても製造することが可能となるため、トランジスタのレイアウトを容易に変更することが出来る。また、有機半導体やカーボンナノチューブを有するトランジスタ、その他のトランジスタを適用することができる。これらにより、曲げることが可能な基板上にトランジスタを形成することが出来る。なお、非単結晶半導体膜には水素またはハロゲンが含まれていてもよい。また、トランジスタが配置されている基板の種類は、様々なものを用いることができ、特定のものに限定されることはない。従って例えば、単結晶基板、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、紙基板、セロファン基板、ステンレススチル基板、ステンレススチルホイル基板などに配置することが出来る。また、ある基板でトランジスタを形成し、その後、別の基板にトランジスタを移動させて、別の基板上に配置するようにしてもよい。これらの基板を用いることにより、特性のよいトランジスタを形成したり、消費電力の小さいトランジスタを形成したり、壊れにくい装置にしたり、耐熱性を持たせたりすることが出来る。

トランジスタの構成は、様々な形態をとることができる。特定の構成に限定されない。例えば、ゲート電極が２個以上になっているマルチゲート構造を用いてもよい。マルチゲート構造にすると、チャネル領域が直列に接続されるような構成となるため、複数のトランジスタが直列に接続されたような構成となる。マルチゲート構造にすることにより、オフ電流を低減したり、トランジスタの耐圧を向上させて信頼性を良くしたり、飽和領域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流があまり変化せず、フラットな特性にすることなどができる。また、チャネルの上下にゲート電極が配置されている構造でもよい。チャネルの上下にゲート電極が配置されている構造にすることにより、チャネル領域が増えるため、電流値を大きくしたり、空乏層ができやすくなってＳ値をよくしたりすることができる。チャネルの上下にゲート電極が配置されると、複数のトランジスタが並列に接続されたような構成となる。

チャネルの上にゲート電極が配置されている構造でもよいし、チャネルの下にゲート電極が配置されている構造でもよいし、正スタガ構造であってもよいし、逆スタガ構造でもよいし、チャネル領域が複数の領域に分かれていてもよいし、並列に接続されていてもよいし、直列に接続されていてもよい。また、チャネル（もしくはその一部）にソース電極やドレイン電極が重なっていてもよい。チャネル（もしくはその一部）にソース電極やドレイン電極が重なっている構造にすることにより、チャネルの一部に電荷がたまって、動作が不安定になることを防ぐことができる。また、ＬＤＤ領域があってもよい。ＬＤＤ領域を設けることにより、オフ電流を低減したり、トランジスタの耐圧を向上させて信頼性を良くしたり、飽和領域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流があまり変化せず、フラットな特性にすることができる。

本発明におけるトランジスタは、様々なタイプを用いることができ、様々な基板上に形成させることができる。したがって、回路の全てが、ガラス基板上に形成されていてもよいし、プラスチック基板に形成されていてもよいし、単結晶基板に形成されていてもよいし、ＳＯＩ基板上に形成されていてもよいし、どのような基板上に形成されていてもよい。回路の全てが同じ基板上に形成されていることにより、部品点数を減らしてコストを低減したり、回路部品との接続点数を減らして信頼性を向上させたりすることができる。あるいは、回路の一部が、ある基板に形成されており、回路の別の一部が、別の基板に形成されていてもよい。つまり、回路の全てが同じ基板上に形成されていなくてもよい。例えば、回路の一部は、ガラス基板上にトランジスタを用いて形成し、回路の別の一部は、単結晶基板上に形成し、そのＩＣチップをＣＯＧ（ＣｈｉｐＯｎＧｌａｓｓ）で接続してガラス基板上に配置してもよい。あるいは、そのＩＣチップをＴＡＢ（ＴａｐｅＡｕｔｏｍａｔｅｄＢｏｎｄｉｎｇ）やプリント基板を用いてガラス基板と接続してもよい。このように、回路の一部が同じ基板に形成されていることにより、部品点数を減らしてコストを低減したり、回路部品との接続点数を減らして信頼性を向上させたりすることができる。また、駆動電圧が高い部分や駆動周波数が高い部分は、消費電力が大きくなってしまうので、そのような部分は同じ基板に形成しないようにすれば、消費電力の向上を防ぐことができる。

本発明においては、一画素とは、明るさを制御できる要素一つ分を示すものとする。よって、一例としては、一画素とは、一つの色要素を示すものとし、その色要素一つで明るさを表現する。従って、そのときは、Ｒ（赤）Ｇ（緑）Ｂ（青）の色要素からなるカラー表示装置の場合には、画像の最小単位は、Ｒの画素とＧの画素とＢの画素との三画素から構成されるものとする。なお、色要素は、三色に限定されず、それ以上の数を用いても良いし、ＲＧＢ以外の色を用いても良い。例えば、白色を加えて、ＲＧＢＷ（Ｗは白）としてもよい。また、ＲＧＢに、例えば、イエロー、シアン、マゼンタ、エメラルドグリーン、朱色などを一色以上追加したものでもよい。また、例えばＲＧＢの中の少なくとも一色について、類似した色を追加してもよい。例えば、Ｒ、Ｇ、Ｂ１、Ｂ２としてもよい。Ｂ１とＢ２とは、どちらも青色であるが、少し吸収波長が異なっている。このような色要素を用いることにより、より実物に近い表示を行うことができたり、消費電力を低減したりすることが出来る。また、別の例としては、１つの色要素について、複数の領域を用いて明るさを制御する場合は、その領域一つ分を一画素とする。よって、一例としては、面積階調を行う場合、一つの色要素につき、明るさを制御する領域が複数あり、その全体で階調を表現するわけであるが、明るさを制御する領域の一つ分を一画素とする。よって、その場合は、一つの色要素は、複数の画素で構成されることとなる。また、その場合、画素によって、表示に寄与する領域の大きさが異なっている場合がある。また、一つの色要素につき複数ある、明るさを制御する領域において、つまり、一つの色要素を構成する複数の画素において、各々に供給する信号を僅かに異ならせるようにして、視野角を広げるようにしてもよい。

一画素（三色分）と記載する場合は、ＲとＧとＢの三画素分を一画素と考える場合であるとする。一画素（一色分）と記載する場合は、一つの色要素につき、複数の画素がある場合、それらをまとめて一画素と考える場合であるとする。

本発明において、画素は、マトリクス状に配置（配列）されている場合を含んでいる。ここで、画素がマトリクスに配置（配列）されているとは、縦方向もしくは横方向において、直線上に並んで配置されている場合や、ギザギザな線上に並んでいる場合を含んでいる。よって、例えば三色の色要素（例えばＲＧＢ）でフルカラー表示を行う場合に、ストライプ配置されている場合や、三つの色要素のドットがいわゆるデルタ配置されている場合も含むものとする。さらに、ベイヤー配置されている場合も含んでいる。また、色要素のドット毎にその表示領域の大きさが異なっていてもよい。これにより、消費電力を低下させたり、表示素子の寿命を延ばしたりすることが出来る。

トランジスタとは、それぞれ、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有しており、ドレイン領域とチャネル領域とソース領域とを介して電流を流すことが出来る。ここで、ソースとドレインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、本発明においては、ソース及びドレインとして機能する領域を、ソースもしくはドレインと呼ばない場合がある。その場合、一例としては、それぞれを第１端子、第２端子と表記する場合がある。

なお、トランジスタは、ベースとエミッタとコレクタとを含む少なくとも三つの端子を有する素子であってもよい。この場合も同様に、エミッタとコレクタとを、第１端子、第２端子と表記する場合がある。

なお、ゲートとは、ゲート電極とゲート配線（ゲート線またはゲート信号線等とも言う）とを含んだ全体、もしくは、それらの一部のことを言う。ゲート電極とは、チャネル領域やＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）領域などを形成する半導体と、ゲート絶縁膜を介してオーバーラップしている部分の導電膜のことを言う。ゲート配線とは、各画素のゲート電極の間を接続したり、ゲート電極と別の配線とを接続したりするための配線のことを言う。

ただし、ゲート電極としても機能し、ゲート配線としても機能するような部分も存在する。そのような領域は、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。つまり、ゲート電極とゲート配線とが、明確に区別できないような領域も存在する。例えば、延伸して配置されているゲート配線とオーバーラップしてチャネル領域がある場合、その領域はゲート配線として機能しているが、ゲート電極としても機能していることになる。よって、そのような領域は、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。

ゲート電極と同じ材料で形成され、ゲート電極とつながっている領域も、ゲート電極と呼んでも良い。同様に、ゲート配線と同じ材料で形成され、ゲート配線とつながっている領域も、ゲート配線と呼んでも良い。このような領域は、厳密な意味では、チャネル領域とオーバーラップしていなかったり、別のゲート電極と接続させる機能を有してなかったりする場合がある。しかし、製造マージンなどの関係で、ゲート電極やゲート配線と同じ材料で形成され、ゲート電極やゲート配線とつながっている領域がある。よって、そのような領域もゲート電極やゲート配線と呼んでも良い。

例えば、マルチゲートのトランジスタにおいて、１つのトランジスタのゲート電極と、別のトランジスタのゲート電極とは、ゲート電極と同じ材料で形成された導電膜で接続される場合が多い。そのような領域は、ゲート電極とゲート電極とを接続させるための領域であるため、ゲート配線と呼んでも良いが、マルチゲートのトランジスタを１つのトランジスタであると見なすことも出来るため、ゲート電極と呼んでも良い。つまり、ゲート電極やゲート配線と同じ材料で形成され、それらとつながって配置されているものは、ゲート電極やゲート配線と呼んでも良い。
また、例えば、ゲート電極とゲート配線とを接続してさせている部分の導電膜も、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。

ゲート端子とは、ゲート電極の領域や、ゲート電極と電気的に接続されている領域について、その一部分のことを言う。

ソースとは、ソース領域とソース電極とソース配線（ソース線またはソース信号線等とも言う）とを含んだ全体、もしくは、それらの一部のことを言う。ソース領域とは、Ｐ型不純物（ボロンやガリウムなど）やＮ型不純物（リンやヒ素など）が多く含まれる半導体領域のことを言う。従って、少しだけＰ型不純物やＮ型不純物が含まれる領域、いわゆる、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）領域は、ソース領域には含まれない。ソース電極とは、ソース領域とは別の材料で形成され、ソース領域と電気的に接続されて配置されている部分の導電層のことを言う。ただし、ソース電極は、ソース領域も含んでソース電極と呼ぶこともある。ソース配線とは、各画素のソース電極の間を接続したり、ソース電極と別の配線とを接続したりするための配線のことを言う。

しかしながら、ソース電極としても機能し、ソース配線としても機能するような部分も存在する。そのような領域は、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。つまり、ソース電極とソース配線とが、明確に区別できないような領域も存在する。例えば、延伸して配置されているソース配線とオーバーラップしてソース領域がある場合、その領域はソース配線として機能しているが、ソース電極としても機能していることになる。よって、そのような領域は、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。

また、ソース電極と同じ材料で形成され、ソース電極とつながっている領域や、ソース電極とソース電極とを接続する部分も、ソース電極と呼んでも良い。また、ソース領域とオーバーラップしている部分も、ソース電極と呼んでも良い。同様に、ソース配線と同じ材料で形成され、ソース配線とつながっている領域も、ソース配線と呼んでも良い。このような領域は、厳密な意味では、別のソース電極と接続させる機能を有していたりすることがない場合がある。しかし、製造マージンなどの関係で、ソース電極やソース配線と同じ材料で形成され、ソース電極やソース配線とつながっている領域がある。よって、そのような領域もソース電極やソース配線と呼んでも良い。

また、例えば、ソース電極とソース配線とを接続してさせている部分の導電膜も、ソース電極と呼んでも良いし、ソース配線と呼んでも良い。

ソース端子とは、ソース領域の領域や、ソース電極や、ソース電極と電気的に接続されている領域について、その一部分のことを言う。なお、ドレインについては、ソースと同様である。

本発明において、半導体装置とは半導体素子（トランジスタやダイオードなど）を含む回路を有する装置をいう。また、半導体特性を利用することで機能しうる装置全般でもよい。また、表示装置とは、表示素子（液晶素子や発光素子など）を有する装置のことを言う。なお、液晶素子やＥＬ素子などの表示素子を含む複数の画素やそれらの画素を駆動させる周辺駆動回路が同一基板上に形成された表示パネル本体のことでもよい。また、ワイヤボンディングやバンプなどによって基板上に配置された周辺駆動回路、いわゆるチップオングラス（ＣＯＧ）を含んでいても良い。さらに、フレキシブルプリントサーキット（ＦＰＣ）やプリント配線基板（ＰＷＢ）が取り付けられたもの（ＩＣや抵抗素子や容量素子やインダクタやトランジスタなど）も含んでもよい。さらに、偏光板や位相差板などの光学シートを含んでいても良い。さらに、バックライト（導光板やプリズムシートや拡散シートや反射シートや光源（ＬＥＤや冷陰極管など）を含んでいても良い）を含んでいても良い。
また、発光装置とは、特にＥＬ素子やＦＥＤで用いる素子などの自発光型の表示素子を有している表示装置をいう。液晶表示装置とは、液晶素子を有している表示装置をいう。

本発明において、「ある物の上に形成されている」あるいは、「〜上に形成されている」というように、「〜の上に」あるいは、「〜上に」という記載については、ある物の上に直接接していることに限定されない。直接接してはいない場合、つまり、間に別のものが挟まっている場合も含むものとする。従って例えば、「層Ａの上に（もしくは層Ａ上に）層Ｂが形成されている」という場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが形成されている場合とを含むものとする。また、「〜の上方に」という記載についても同様であり、ある物の上に直接接していることに限定されず、間に別のものが挟まっている場合も含むものとする。従って例えば、「層Ａの上方に層Ｂが形成されている」という場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが形成されている場合とを含むものとする。なお、「〜の下に」あるいは、「〜の下方に」の場合についても同様であり、直接接している場合と、接していない場合とを含むこととする。

本明細書において、「ソース信号線」とは、画素の動作を制御するためのビデオ信号をソースドライバから伝達する手段としてソースドライバの出力に接続されている配線のことを指している。

本明細書において、「ゲート信号線」とは、画素へのビデオ信号の書込みを選択、非選択を制御するための走査信号をゲートドライバから伝達する手段としてゲートドライバの出力に接続されている配線のことを指している。

本発明によれば、ゲート信号線で選択された画素にソース信号線からビデオ信号を書き込み、ゲート信号線で選択されていない画素のスイッチング素子をオンとして、ゲート信号線に選択された画素のスイッチング素子をオフとすることにより、ソース信号線の寄生容量の影響を抑制することができる。すなわち、ソース信号線の充放電に影響する寄生容量が、ソースドライバの出力から画素への書込みが選択されている画素までのソース信号線にしか影響しなくなる。こうして、ソース信号線の充放電による消費電力の増大を小さくし低消費電力化を図ることができる。

本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

（第１の実施形態）
本発明に係る半導体装置の第１の構成について、図１を参照して説明する。

図１において、複数の画素１０３は行方向及び列方向に配列している。ソースドライバ１０１は、入力された制御信号に応じてビデオ信号を出力する回路を備えている。ソースドライバ１０１は、書き込みが選択された画素１０３に、ビデオ信号を、ソース信号線１０７を介して入力する。ゲートドライバ１０２は、ゲートドライバ１０２に入力された制御信号に応じてゲート信号線１０８を走査し、ビデオ信号を書込む画素を選択する回路を備えている。画素１０３には、発光ユニット１０４と、ゲート信号線１０８によりオン又はオフが選択されるスイッチ１０５及びスイッチ１０６を含まれている。この二つのスイッチは、スイッチ１０５がオンの場合はスイッチ１０６がオフし、スイッチ１０５がオフの場合はスイッチ１０６がオンするように動作する。なお、発光ユニット１０４は、発光素子と、発光素子を制御する回路を含んでいる。

この構成の半導体装置において、ソースドライバ１０１からソース信号線１０７を介して、ビデオ信号を画素１０３に書き込む場合の動作について説明する。この場合、ビデオ信号が入力される画素１０３は、スイッチ１０５がオフし、スイッチ１０６がオンとなっている。そして、ソースドライバ１０１からソース信号線１０７を介して発光ユニット１０４にビデオ信号が入力される。

次に、ビデオ信号を画素１０３に書き込まない場合の動作について説明する。この場合、ビデオ信号を書き込まれない画素１０３は、スイッチ１０５がオンとなり、スイッチ１０６がオフとなっている。そのため、ソースドライバ１０１からソース信号線１０７を介して発光ユニット１０４にビデオ信号が書き込まれることはない。

ソースドライバ１０１から出力されるビデオ信号は、電圧信号又は電流信号のどちらの場合であっても同様に適用することができる。また、画素にビデオ信号を入力する構成であれば、画素の内部構成に限定は無い。例えば、駆動トランジスタの閾値電圧を補正するような回路、画像を鮮明にするための発光素子の発光の有無を決定する回路、時分割階調に用いられる駆動トランジスタをオフにするための消去用トランジスタなどがあっても良い。また、これらを制御するための信号線を追加されていても良い。さらに、画素に電流でビデオ信号を入力するときなどに用いられる、画素に電圧をプリチャージをするための電源線が追加されていても良い。また、必要に応じて電源線や信号線が追加されていても良い。電源線は電圧を供給しも良いし、電流を供給しても良い。信号線は電圧で制御されていても良いし、電流で制御されていても良い。

本実施形態は、ビデオ信号を書き込む画素１０３のスイッチ１０５をオフすることにより、ソースドライバ１０１の出力からみたソース信号線１０７の寄生容量の影響は、ビデオ信号を書き込む画素１０３までしか影響しない。そのため、ソース信号線１０７の寄生容量への充放電による消費電力の増大を抑制することができる。

また、ソースドライバ１０１の出力からみたソース信号線１０７の寄生容量の影響は、ビデオ信号を書き込む画素１０３までしか影響しないことにより、ビデオ信号の画素１０３への書き込み時間は短縮される。この画素１０３を、電流入力型で動作させる場合には大きな利点となる。

このように、本実施の形態によれば、ソース信号線の充放電に影響する寄生容量が、ソースドライバの出力から画素への書込みが選択されている画素までのソース信号線にしか影響しなくなる。それにより、ソース信号線の充放電による消費電力の増大を小さくし低消費電力化を図ることができる。

（第２の実施形態）
本発明に係る半導体装置の第２の構成について、図２を参照して説明する。

図２において、複数の画素２０３は行方向及び列方向に配列している。ソースドライバ２０１は、入力された制御信号に応じてビデオ信号を出力する回路であり、ビデオ信号をソース信号線２０７を介して書き込みが選択された画素２０３に入力する。ゲートドライバ２０２はゲートドライバ２０２に入力された制御信号に応じてゲート信号線２０８及びインバータ２１０を介してゲート信号線２０８の反転した電位を出力するゲート信号線２０９を走査し、ビデオ信号を書込む画素を選択する。

画素２０３は、発光素子と発光素子を制御するための回路を含む発光ユニット２０４と、ゲート信号線２０８によりオン、又はオフが選択されるスイッチ２０６及びゲート信号線２０９によりオン、又はオフが選択されるスイッチ２０５を含んでいる。また、スイッチ２０５がオンの場合はスイッチ２０６がオフし、スイッチ２０５がオフの場合はスイッチ２０６がオンするように動作する。

ソースドライバ２０１からソース信号線２０７を介して、ビデオ信号を画素２０３に書き込む場合の動作について説明する。この場合、ビデオ信号が書き込まれる画素２０３は、スイッチ２０５がオフとなり、スイッチ２０６がオンとなっている。そして、ソースドライバ２０１からソース信号線２０７を介して発光ユニット２０４にビデオ信号が書き込まれる。

次に、ビデオ信号を画素２０３に書き込まない場合の動作について説明する。この場合、ビデオ信号が書き込まれない画素２０３は、スイッチ２０５がオンとなり、スイッチ２０６がオフとなっている。そのため、ソースドライバ２０１からソース信号線２０７を介して発光ユニット２０４にビデオ信号が書き込まれることはない。

本実施形態は、スイッチ２０５とスイッチ２０６をそれぞれ反転した信号で制御することにより、スイッチ２０５及びスイッチ２０６の特性が同じでも、スイッチ２０５がオンの場合はスイッチ２０６がオフし、スイッチ２０５がオフの場合はスイッチ２０６がオンとすることができる。

また、ゲート信号線２０８及びゲート信号線２０９と、スイッチ２０５及びスイッチ２０６との接続関係を逆としても良い。すなわち、スイッチ２０５はゲート信号線２０８によりオン及びオフが制御され、スイッチ２０６はゲート信号線２０９によりオン及びオフが制御されるようにしても良い。

ソースドライバ２０１から出力されるビデオ信号は、電圧信号又は電流信号のどちらの場合であっても同様に適用することができる。また、画素にビデオ信号を入力する構成であれば、画素の内部構成に限定は無い。例えば、駆動トランジスタの閾値電圧を補正するような回路、画像を鮮明にするための発光素子の発光の有無を決定する回路、時分割階調に用いられる駆動トランジスタをオフにするための消去用トランジスタなどがあっても良い。また、これらを制御するための信号線を追加されていても良い。さらに、画素に電流でビデオ信号を入力するときなどに用いられる画素に電圧をプリチャージをするための電源線が追加されていても良い。また、必要に応じて電源線や信号線が追加されていても良い。電源線は電圧を供給しも良いし、電流を供給しても良い。信号線は電圧で制御されていても良いし、電流で制御されていても良い。

本実施形態は、ビデオ信号を書き込む画素２０３のスイッチ２０５をオフすることにより、ソースドライバ２０１の出力からみたソース信号線２０７の寄生容量の影響は、ビデオ信号を書き込む画素２０３までしか影響しない。そのため、ソース信号線２０７の寄生容量への充放電による消費電力の増大を抑制することができる。

また、ソースドライバ２０１の出力からみたソース信号線２０７の寄生容量の影響は、ビデオ信号を書き込む画素２０３までしか影響しないことにより、ビデオ信号の画素２０３への書き込み時間は短縮される。この画素２０３を、電流入力型で動作させる場合には大きな利点となる。

このように、本実施の形態によれば、ソース信号線の充放電に影響する寄生容量が、ソースドライバの出力から画素への書込みが選択されている画素までのソース信号線までにしか影響しなくなる。それにより、ソース信号線の充放電による消費電力の増大を小さくし低消費電力化を図ることができる。

（第３の実施形態）
本発明に係る半導体装置の第３の構成について、図３を参照して説明する。

図３において、複数の画素３０３は行方向及び列方向に配列している。ソースドライバ３０１は、入力された制御信号に応じてビデオ信号を出力する回路であり、ビデオ信号をソース信号線３０７を介して書き込みが選択された画素３０３に入力する。ゲートドライバ３０２は、ゲートドライバ３０２に入力された制御信号に応じてゲート信号線３０８を走査し、ビデオ信号を書込む画素を選択する。

画素３０３は、発光素子と発光素子を制御するための回路を含む発光ユニット３０４と、ＴＦＴ３０５と、ＴＦＴ３０６とを含んでいる。ＴＦＴ３０５はソース信号線３０７に直列に挿入されており、ＴＦＴ３０６はソースとドレインのうち一方がＴＦＴ３０５と接続し、ソースとドレインのうち他方が発光ユニット３０４と接続している。ＴＦＴ３０５及びＴＦＴ３０６のゲートは、ゲート信号線３０８と接続し、ゲート信号線３０８により、当該ＴＦＴのオン又はオフが選択される。図３では、ＴＦＴ３０５はＰチャネル型ＴＦＴとし、ＴＦＴ３０６はＮチャネル型ＴＦＴとしているため、ＴＦＴ３０５がオンの場合はＴＦＴ３０６がオフし、ＴＦＴ３０５がオフの場合はＴＦＴ３０６がオンする。また、ゲート信号線３０８が画素３０３を選択しているときにＴＦＴ３０５をオフし、ＴＦＴ３０６をオンするように動作する。

ＴＦＴ３０５及びＴＦＴ３０６は異なる極性となっていればよく、例えば、ＴＦＴ３０５をＮチャネル型とする場合、ＴＦＴ３０６はＰチャネル型とすれば良い。また、ＴＦＴ３０５をＰチャネル型とする場合には、ＴＦＴ３０６はＮチャネル型とすれば良い。

ソースドライバ３０１からソース信号線３０７を介して、ビデオ信号を画素３０３に書き込む場合の動作について説明する。この場合、ビデオ信号を書き込まれる画素３０３は、ＴＦＴ３０５がオフとなり、ＴＦＴ３０６がオンとなっている。そして、ソースドライバ３０１からソース信号線３０７を介して発光ユニット３０４にビデオ信号が書き込まれる。

ビデオ信号を画素３０３に書き込まない場合の動作について説明する。この場合、ビデオ信号を書き込まれない画素３０３は、ＴＦＴ３０５がオンとなり、ＴＦＴ３０６がオフとなっている。そのため、ソースドライバ３０１からソース信号線３０７を介して発光ユニット３０４にビデオ信号が書き込まれることはない。

本実施形態におけるソースドライバから出力されるビデオ信号は電圧で出力されても良いし、電流で出力されても良い。また、画素構成は画素にビデオ信号を入力する画素構成であれば良い。例えば、駆動トランジスタの閾値電圧を補正するような回路や画像を鮮明にするための発光素子の発光の有無を決定する回路や時分割階調に用いられる駆動トランジスタをオフにするための消去用トランジスタなどがあっても良い。また、これらを制御するための信号線を追加しても良いし、画素に電流でビデオ信号を入力するときなどに用いられる画素に電圧をプリチャージをするための電源線を追加しても良い。

また、必要に応じて電源線や信号線を追加しても良い。電源線は電圧を供給しも良いし、電流を供給しても良い。信号線は電圧で制御されていても良いし、電流で制御されていても良い。

本実施形態は、ビデオ信号を書き込む画素３０３のＴＦＴ３０５をオフすることにより、ソースドライバ３０１の出力からみたソース信号線３０７の寄生容量の影響は、ビデオ信号を書き込む画素３０３までしか影響しない。そのため、ソース信号線３０７の寄生容量への充放電による消費電力の増大を抑制することができる。

また、ソースドライバ３０１の出力からみたソース信号線３０７の寄生容量の影響は、ビデオ信号を書き込む画素３０３までしか影響しないことにより、ビデオ信号の画素３０３への書き込み時間は短縮される。この画素３０３を、電流入力型で動作させる場合には大きな利点となる。

（第４の実施形態）
本発明に係る半導体装置の第４の構成について、図４を参照して説明する。

図４において、複数の画素４０３は行方向及び列方向に配列している。ソースドライバ４０１は、入力された制御信号に応じてビデオ信号を出力する回路であり、ビデオ信号をソース信号線４０７を介して書き込みが選択された画素４０３に入力する。ゲートドライバ４０２はゲートドライバ４０２に入力された制御信号に応じてゲート信号線４０８を走査し、ビデオ信号を書込む画素を選択する。

画素４０３は、発光素子と発光素子を制御するための回路を含む発光ユニット４０４と、ＴＦＴ４０５と、ＴＦＴ４０６とを含んでいる。ＴＦＴ４０５はソース信号線４０７に直列に挿入されており、ＴＦＴ４０６はソースとドレインのうち一方がＴＦＴ４０５と接続し、ソースとドレインのうち他方が発光ユニット４０４と接続している。ＴＦＴ４０５及びＴＦＴ４０６はゲートがゲート信号線４０８と接続し、ゲート信号線４０８によりオン又はオフが選択される。ＴＦＴ４０５はＮチャネル型ＴＦＴとし、ＴＦＴ４０６はＰチャネル型ＴＦＴとしているため、ＴＦＴ４０５がオンの場合はＴＦＴ４０６がオフし、ＴＦＴ４０５がオフの場合はＴＦＴ４０６がオンする。また、ゲート信号線４０８が画素４０３を選択しているときにＴＦＴ４０５をオフし、ＴＦＴ４０６をオンする。

また、ＴＦＴ４０５及びＴＦＴ４０６は別の極性となっていればよく、例えばＴＦＴ４０５をＰチャネル型、ＴＦＴ４０６をＮチャネル型としても良い。

ソースドライバ４０１からソース信号線４０７を介して、ビデオ信号を画素４０３に書き込む場合の動作について説明する。この場合、ビデオ信号を書き込まれる画素４０３は、ＴＦＴ４０５がオフとなり、ＴＦＴ４０６がオンとなっている。そして、ソースドライバ４０１からソース信号線４０７を介して発光ユニット４０４にビデオ信号が書き込まれる。

ビデオ信号を画素４０３に書き込まない場合の動作について説明する。この場合、ビデオ信号を書き込まれない画素４０３は、ＴＦＴ４０５がオンとなり、ＴＦＴ４０６がオフとなっている。そのため、ソースドライバ４０１からソース信号線４０７を介して発光ユニット４０４にビデオ信号が書き込まれることはない。

本実施形態におけるソースドライバから出力されるビデオ信号は電圧で出力されても良いし、電流で出力されても良い。また、画素構成は画素にビデオ信号を入力する画素構成であれば良い。例えば、駆動トランジスタの閾値電圧を補正するような回路や画像を鮮明にするための発光素子の発光の有無を決定する回路や時分割階調に用いられる駆動トランジスタをオフにするための消去用トランジスタなどがあってもよい。また、これらを制御するための信号線を追加しても良いし、画素に電流でビデオ信号を入力するときなどに用いられる画素に電圧をプリチャージをするための電源線を追加しても良い。

本実施形態は、ビデオ信号を書き込む画素４０３のＴＦＴ４０５をオフすることにより、ソースドライバ４０１の出力からみたソース信号線４０７の寄生容量の影響は、ビデオ信号を書き込む画素４０３までしか影響しない。そのため、ソース信号線４０７の寄生容量への充放電による消費電力の増大を抑制することができる。

また、ソースドライバ４０１の出力からみたソース信号線４０７の寄生容量の影響は、ビデオ信号を書き込む画素４０３までしか影響しないことにより、ビデオ信号の画素４０３への書き込み時間は短縮される。この画素４０３を、電流入力型で動作させる場合には大きな利点となる。

（第５の実施形態）
本発明に係る半導体装置の第５の構成について、図５を参照して説明する。

図５において、複数の画素５０３は行方向及び列方向に配列している。ソースドライバ５０１は、入力された制御信号に応じてビデオ信号を出力する回路であり、ビデオ信号をソース信号線５０７を介して書き込みが選択された画素５０３に入力する。ゲートドライバ５０２はゲートドライバ５０２に入力された制御信号に応じてゲート信号線５０８及びインバータ５１０を介してゲート信号線５０８の反転した電位を出力するゲート信号線５０９を走査し、ビデオ信号を書込む画素を選択する。

画素５０３は、発光素子と、発光素子を制御するための回路を含む発光ユニット５０４と、ＴＦＴ５０５と、ＴＦＴ５０６とを含んでいる。ＴＦＴ５０５はソース信号線５０７に直列に挿入されており、ＴＦＴ５０６はソースとドレインのうち一方がＴＦＴ５０５と接続し、ソースとドレインのうち他方が発光ユニット５０４と接続している。ＴＦＴ５０５のゲートはゲート信号線５０９と接続し、ＴＦＴ５０６のゲートはゲート信号線５０８と接続し、ＴＦＴ５０５はゲート信号線５０９によりオン又はオフが選択され、ＴＦＴ５０６は、ゲート信号線５０８によりオン又はオフが選択される。ＴＦＴ５０５及びＴＦＴ５０６は、Ｎチャネル型としているため、ＴＦＴ５０５がオンの場合はＴＦＴ５０６がオフし、ＴＦＴ５０５がオフの場合はＴＦＴ５０６がオンするように動作する。

また、ＴＦＴ５０５及びＴＦＴ５０６は同じ極性となっていればよく、例えば、ＴＦＴ５０５及びＴＦＴ５０６をＰチャネル型としても良い。

ソースドライバ５０１からソース信号線５０７を介して、ビデオ信号を画素５０３に書き込む場合の動作について説明する。この場合、ビデオ信号を書き込まれる画素５０３は、ＴＦＴ５０５がオフとなり、ＴＦＴ５０６がオンとなっている。そして、ソースドライバ５０１からソース信号線５０７を介して発光ユニット５０４にビデオ信号が書き込まれる。

ビデオ信号を画素５０３に書き込まない場合の動作について説明する。この場合、ビデオ信号を書き込まれない画素５０３は、ＴＦＴ５０５がオンとなり、ＴＦＴ５０６がオフとなっている。そのため、ソースドライバ５０１からソース信号線５０７を介して発光ユニット５０４にビデオ信号が書き込まれることはない。

本実施形態におけるソースドライバから出力されるビデオ信号は電圧で出力されても良いし、電流で出力されても良い。また、画素構成は画素にビデオ信号を入力する画素構成であれば良い。例えば、駆動トランジスタの閾値電圧を補正するような回路や画像を鮮明にするための発光素子の発光の有無を決定する回路や時分割階調に用いられる駆動トランジスタをオフにするための消去用トランジスタなどがあっても良い。また、これらを制御するための信号線を追加しても良い。画素に電流でビデオ信号を入力するときなどに用いられる画素に電圧をプリチャージをするための電源線を追加しても良い。

本実施形態は、ビデオ信号を書き込む画素５０３のＴＦＴ５０５をオフすることにより、ソースドライバ５０１の出力からみたソース信号線５０７の寄生容量の影響は、ビデオ信号を書き込む画素５０３までしか影響しない。そのため、ソース信号線５０７の寄生容量への充放電による消費電力の増大を抑制することができる。

また、ソースドライバ５０１の出力からみたソース信号線５０７の寄生容量の影響は、ビデオ信号を書き込む画素５０３までしか影響しないことにより、ビデオ信号の画素５０３への書き込み時間は短縮される。この画素５０３を、電流入力型で動作させる場合には大きな利点となる。

（第６の実施形態）
本発明に係る半導体装置の第６の構成について、図６を参照して説明する。

図６において、複数の画素６０３は行方向及び列方向に配列している。ソースドライバ６０１は、入力された制御信号に応じてビデオ信号を出力する回路であり、ビデオ信号をソース信号線６０７を介して書き込みが選択された画素６０３に入力する。ゲートドライバ６０２はゲートドライバ６０２に入力された制御信号に応じてゲート信号線６０８及びインバータ６１０を介してゲート信号線６０８の反転した電位を出力するゲート信号線６０９を走査し、ビデオ信号を書込む画素を選択する。

画素６０３は、発光素子と発光素子を制御するための回路を含む発光ユニット６０４と、ＴＦＴ６０５とＴＦＴ６０６とを含んでいる。ＴＦＴ６０５はソース信号線６０７に直列に挿入されており、ＴＦＴ６０６はソースとドレインのうち一方がＴＦＴ６０５と接続し、ソースとドレインのうち他方が発光ユニット６０４と接続している。ＴＦＴ６０５のゲートはゲート信号線６０９と接続し、ＴＦＴ６０６のゲートはゲート信号線６０８と接続し、ＴＦＴ６０５はゲート信号線６０９によりオン又はオフが選択され、ＴＦＴ６０６はゲート信号線６０８によりオン又はオフが選択される。ＴＦＴ６０５及びＴＦＴ６０６は、Ｐチャネル型としているため、ＴＦＴ６０５がオンの場合はＴＦＴ６０６がオフし、ＴＦＴ６０５がオフの場合はＴＦＴ６０６がすることを特徴とする表示装置である。

また、ＴＦＴ６０５及びＴＦＴ６０６は同じ極性となっていればよく、例えば、ＴＦＴ６０５及びＴＦＴ６０６をＮチャネル型としても良い。

ソースドライバ６０１からソース信号線６０７を介して、ビデオ信号を画素６０３に書き込む場合の動作について説明する。この場合、ビデオ信号を書き込まれる画素６０３は、ＴＦＴ６０５がオフとなり、ＴＦＴ６０６がオンとなっている。そして、ソースドライバ６０１からソース信号線６０７を介して発光ユニット６０４にビデオ信号が書き込まれる。

ビデオ信号を画素６０３に書き込まない場合の動作について説明する。この場合、ビデオ信号を書き込まれない画素６０３は、ＴＦＴ６０５がオンとなり、ＴＦＴ６０６がオフとなっている。そのため、ソースドライバ６０１からソース信号線６０７を介して発光ユニット６０４にビデオ信号が書き込まれることはない。

第１の実施形態、第２の実施形態、第３の実施形態、第４の実施形態、第５の実施形態、及び第６の実施形態において説明した発光ユニットの構成は特に限定しない。また、すでに述べているようにソースドライバから出力されるビデオ信号は電圧で出力されても良いし、電流で出力されても良い。いずれにしても、画素は、ビデオ信号が入力されることによって動作するものであれば良い。

本実施形態は、ビデオ信号を書き込む画素６０３のＴＦＴ６０５をオフすることにより、ソースドライバ６０１の出力からみたソース信号線６０７の寄生容量の影響は、ビデオ信号を書き込む画素６０３までしか影響しない。そのため、ソース信号線６０７の寄生容量への充放電による消費電力の増大を抑制することができる。

また、ソースドライバ６０１の出力からみたソース信号線６０７の寄生容量の影響は、ビデオ信号を書き込む画素６０３までしか影響しないことにより、ビデオ信号の画素６０３への書き込み時間は短縮される。この画素６０３を、電流入力型で動作させる場合には大きな利点となる。

（第７の実施形態）
第１の実施形態乃至第６の実施形態において適用できる発光ユニットの構成例を図７を参照して説明する。

図７において、ＴＦＴ７０１はＰチャネル型トランジスタであり、容量素子７０２は一対の電極を持つ容量素子である。発光素子７０３は一対の電極を持つ発光素子であり、対向電極７０４は発光素子７０３の他方の電極である。電源線７０５はＴＦＴ７０１を介して発光素子７０３の一方の電極に電源を供給する電源線であり、信号入力線７０６は発光ユニットにビデオ信号を入力するための信号線である。本発光ユニットは発光素子７０３と発光素子７０３の発光及び非発光を制御する発光制御回路を有する。

電源線７０５は、ＴＦＴ７０１のソースとドレインのうち一方と接続され、ＴＦＴ７０１のソースとドレインのうち他方は発光素子７０３の一方の電極と接続され、ＴＦＴ７０１のゲートは信号入力線７０６及び容量素子７０２の一方の電極と接続され、容量素子７０２の他方の電極は電源線７０５と接続されている。

電源線７０５は対向電極７０４より高い電位に設定し、信号入力線７０６は、書き込みを行う発光ユニットにビデオ信号を入力する。

次に、ビデオ信号を書き込む場合の動作について説明する。ビデオ信号は信号入力線７０６から入力され、容量素子７０２にビデオ信号が保持される。そして、容量素子７０２に保持された電位、電源線７０５の電位及び発光素子７０３の一方の電位との関係により、発光素子７０３に流れる電流値及び発光輝度が決定する。すなわち、ＴＦＴ７０１のソースとゲート間の電位及びソースとドレイン間の電位により発光素子７０３に流れる電流値及び発光輝度が決定する。また、発光時間により階調（輝度）を表現する時間階調駆動の場合、ＴＦＴ７０１をスイッチとして動作させ、ビデオ信号によりＴＦＴ７０１のオン及びオフを制御し、階調（輝度）を表現しても良い。

本実施の形態に係る発光ユニットは、図１で示す発光ユニット１０４、図２で示す発光ユニット２０４、図３で示す発光ユニット３０４、図４で示す発光ユニット４０４、図５で示す発光ユニット５０４、図６で示す発光ユニット６０４として適用することができる。それにより、ソース信号線の充放電に影響する寄生容量が、ソースドライバの出力から画素への書込みが選択されている画素までのソース信号線にしか影響しなくなる。それにより、ソース信号線の充放電による消費電力の増大を小さくし低消費電力化を図ることができる。

（第８の実施形態）
第１の実施形態乃至第６の実施形態において適用できる発光ユニットの構成例を図８を参照して説明する。

図８において、ＴＦＴ８０１はＮチャネル型トランジスタであり、容量素子８０２は一対の電極を持つ容量素子である。発光素子８０３は一対の電極を持つ発光素子であり、対向電極８０４は発光素子８０３の他方の電極である。電源線８０５はＴＦＴ８０１を介して発光素子８０３の一方の電極に電源を供給する電源線であり、信号入力線８０６は発光ユニットにビデオ信号を入力するための信号線である。本発光ユニットは発光素子８０３と発光素子８０３の発光及び非発光を制御する発光制御回路を有する。

電源線８０５はＴＦＴ８０１のソースとドレインのうち一方と接続され、ＴＦＴ８０１のソースとドレインのうち他方は発光素子８０３の一方の電極と接続され、ＴＦＴ８０１のゲートは信号入力線８０６及び容量素子８０２の一方の電極と接続され、容量素子８０２の他方の電極は電源線８０５と接続されている。

電源線８０５は対向電極８０４より高い電位に設定し、信号入力線８０６は、書き込みを行う発光ユニットにビデオ信号を入力する。

ビデオ信号を書き込む場合の動作について説明する。ビデオ信号は信号入力線８０６から入力され、容量素子８０２にビデオ信号が保持される。そして、容量素子８０２に保持された電位、電源線８０５の電位及び発光素子８０３の一方の電位との関係により、発光素子８０３に流れる電流値及び発光輝度が決定する。すなわち、ＴＦＴ８０１のソースとゲート間の電位及びソースとドレイン間の電位により発光素子８０３に流れる電流値及び発光輝度が決定する。また、発光時間により発光階調を表現する時間階調駆動の場合、ＴＦＴ８０１をスイッチとして動作させ、ビデオ信号によりＴＦＴ８０１のオン及びオフを制御し、発光階調を表現しても良い。

（第９の実施形態）
第１の実施形態乃至第６の実施形態において適用できる発光ユニットの構成例を図９を参照して説明する。

図９において、ＴＦＴ９０１はＰチャネル型トランジスタであり、スイッチ９０２はオン、又はオフをゲート信号線９０７により制御されるスイッチである。容量素子９０３は一対の電極を持つ容量素子であり、発光素子９０４は一対の電極を持つ発光素子であり、対向電極９０５は発光素子９０４の電極である。電源線９０６はＴＦＴ９０１を介して発光素子９０４の一方の電極に電源を供給する電源線であり、信号入力線９０８は発光ユニットにビデオ信号を入力するための信号線である。本発光ユニットは発光素子９０４と発光素子９０４の発光及び非発光を制御する発光制御回路を有する。

電源線９０６はＴＦＴ９０１のソースとドレインのうち一方と接続され、ＴＦＴ９０１のソースとドレインのうち他方は発光素子９０４の一方の電極と接続されている。ＴＦＴ９０１のゲートは信号入力線９０８、容量素子９０３の一方の電極及びスイッチ９０２の一方の端子と接続され、容量素子９０３の他方の電極は電源線９０６と接続されている。ＴＦＴ９０１はゲート信号線９０７によりオン及びオフが制御される。

電源線９０６は対向電極９０５より高い電位に設定し、信号入力線９０８は、書き込みを行う発光ユニットにビデオ信号を入力する。

一例として、時間階調駆動を用いて発光階調を表現するときの駆動について説明する。本実施形態では、書き込み期間と消去期間とに分けて駆動する駆動法を説明する。しかしこれに限定するものではなく、ビデオ信号の電位を変化させることで発光輝度を変えても良いし、ビデオ信号として電流で入力しても良い。

上記に示した書き込み期間について説明する。ビデオ信号は信号入力線９０８から入力され、ビデオ信号はＨレベル及びＬレベルの２値の電位とし、容量素子９０３にビデオ信号が保持される。このとき、ＴＦＴ９０１はスイッチとして動作するので、容量素子９０３に保持された電位によりＴＦＴ９０１のオン及びオフが制御する。すなわち、発光素子９０４の発光時間を制御する。このときスイッチ９０２はオフとする。

上記に示した消去期間について説明する。スイッチ９０２をオンとし、容量素子９０３に電源線９０６の電位を保持し、ＴＦＴ９０１のゲートとソースの間の電位差を０Ｖ付近にすることでＴＦＴ９０１をオフすることができる。すなわち、発光素子９０４をビデオ信号に関係なく非発光とすることができる。

（第１０の実施形態）
第１の実施形態乃至第６の実施形態において適用できる発光ユニットの構成例を図１０を参照して説明する。

図１０において、ＴＦＴ１００１はＮチャネル型トランジスタであり、スイッチ１００２はオン、又はオフをゲート信号線１００７により制御されるスイッチである。容量素子１００３は一対の電極を持つ容量素子であり、発光素子１００４は一対の電極を持つ発光素子であり、対向電極１００５は発光素子１００４の電極である。電源線１００６はＴＦＴ１００１を介して発光素子１００４の一方の電極に電源を供給する電源線であり、ゲート信号線１００７はビデオ信号の書込みが可能か否かを選択するゲート信号線であり、信号入力線１００８は発光ユニットにビデオ信号を入力するための信号線である。本発光ユニットは発光素子１００４と発光素子１００４の発光及び非発光を制御する発光制御回路を有する。

電源線１００６はＴＦＴ１００１のソースとドレインのうち一方と接続され、ＴＦＴ１００１のソースとドレインのうち他方は発光素子１００４の一方の電極と接続されている。ＴＦＴ１００１のゲートは信号入力線１００８、容量素子１００３の一方の電極及びスイッチ１００２の一方の端子と接続され、容量素子１００３の他方の電極は電源線１００６と接続されている。ＴＦＴ１００１はゲート信号線１００７によりオン及びオフが制御される。

電源線１００６は対向電極１００５より低い電位に設定し、信号入力線１００８は、書き込みを行う発光ユニットにビデオ信号を入力する。

上記に示した書き込み期間について説明する。ビデオ信号は信号入力線１００８から入力され、ビデオ信号はＨレベル及びＬレベルの２値の電位とし、容量素子１００３にビデオ信号が保持される。このとき、ＴＦＴ１００１はスイッチとして動作するので、容量素子１００３に保持された電位によりＴＦＴ１００１のオン及びオフが制御する。すなわち、発光素子１００４の発光時間を制御する。このときスイッチ１００２はオフとする。

上記に示した消去期間について説明する。スイッチ１００２をオンとし、容量素子１００３に電源線１００６の電位を保持し、ＴＦＴ１００１のゲートとソースの間の電位差を０Ｖ付近にすることでＴＦＴ１００１をオフすることができる。すなわち、発光素子１００４をビデオ信号に関係なく非発光とすることができる。

（第１１の実施形態）
第１の実施形態乃至第６の実施形態において適用できる発光ユニットの構成例を図１１を参照して説明する。

図１１において、ＴＦＴ１１０１はＰチャネル型トランジスタであり、ダイオード１１０２は入力をゲート信号線１１０７とし、出力をＴＦＴ１１０１のゲートとするダイオードである。容量素子１１０３は一対の電極を持つ容量素子であり、発光素子１１０４は一対の電極を持つ発光素子であり、対向電極１１０５は発光素子１１０４の他方の電極である。電源線１１０６はＴＦＴ１１０１を介して発光素子１１０４の一方の電極に電源を供給する電源線であり、ゲート信号線１１０７はビデオ信号の書込みを可能か否かを選択するゲート信号線であり、信号入力線１１０８は発光ユニットにビデオ信号を入力するための信号線である。本発光ユニットは発光素子１１０４と発光素子１１０４の発光及び非発光を制御する発光制御回路を有する。

電源線１１０６はＴＦＴ１１０１のソースとドレインのうち一方と接続され、ＴＦＴ１１０１のソースとドレインのうち他方は発光素子１１０４の一方の電極と接続されている。ＴＦＴ１１０１のゲートは信号入力線１１０８、容量素子１１０３の一方の電極及びダイオード１１０２の出力と接続され、容量素子１１０３の他方の電極は電源線１１０６と接続されている。ダイオード１１０２の入力はゲート信号線１１０７と接続されている。

電源線１１０６は対向電極１１０５より高い電位に設定し、信号入力線１１０８は、書き込みを行う発光ユニットにビデオ信号を入力する。

一例として時間階調駆動を用いて発光階調を表現するときの駆動について説明する。本実施形態では、書き込み期間と消去期間とに分けて駆動する駆動法を説明する。しかしこれに限定するものではなく、ビデオ信号の電位を変化させることで発光輝度を変えても良いし、ビデオ信号として電流で入力しても良い。

上記に示した書き込み期間について説明する。ビデオ信号は信号入力線１１０８から入力され、ビデオ信号はＨレベル及びＬレベルの２値の電位とし、容量素子１１０３にビデオ信号が保持される。このとき、ＴＦＴ１１０１はスイッチとして動作するので、容量素子１１０３に保持された電位によりＴＦＴ１１０１のオン及びオフが制御する。すなわち、発光素子１１０４の発光時間を制御する。このときゲート信号線１１０７は容量素子１１０３に保持された電位より低い電位としておくので、ビデオ信号の電位に影響しない。

上記に示した消去期間について説明する。ゲート信号線１１０７の電位をＴＦＴ１１０１をオフさせる電位とする。ゲート信号線１１０７の電位を電源線１１０６の電位、又は電源線１１０６の電位以上とすることで、ゲート信号線１１０７の電位が容量素子１１０３に保持される。それにより、ＴＦＴ１１０１のゲートとソースの間の電位差を０Ｖ、又はそれ以上にすることができるためＴＦＴ１１０１をオフすることができる。すなわち、発光素子１１０４をビデオ信号に関係なく非発光とすることができる。

（第１２の実施形態）
第１の実施形態乃至第６の実施形態において適用できる発光ユニットの構成例を図１２を参照して説明する。

図１２において、ＴＦＴ１２０１はＮチャネル型トランジスタであり、ダイオード１２０２は入力をＴＦＴ１２０１のゲートとし、出力をゲート信号線１２０７とするダイオードである。容量素子１２０３は一対の電極を持つ容量素子であり、発光素子１２０４は一対の電極を持つ発光素子であり、対向電極１２０５は発光素子１２０４の他方の電極である。電源線１２０６はＴＦＴ１２０１を介して発光素子１２０４の一方の電極に電源を供給する電源線であり、ゲート信号線１２０７はビデオ信号の書込みを可能か否かを選択するゲート信号線であり、信号入力線１２０８は発光ユニットにビデオ信号を入力するための信号線である。本発光ユニットは発光素子１２０４と発光素子１２０４の発光及び非発光を制御する発光制御回路を有する。

電源線１２０６はＴＦＴ１２０１のソースとドレインのうち一方と接続され、ＴＦＴ１２０１のソースとドレインのうち他方は発光素子１２０４の一方の電極と接続されている。ＴＦＴ１２０１のゲートは信号入力線１２０８、容量素子１２０３の一方の電極及びダイオード１２０２の入力と接続され、容量素子１２０３の他方の電極は電源線１２０６と接続されている。ダイオード１２０２の出力はゲート信号線１２０７と接続されている。

電源線１２０６は対向電極１２０５より低い電位に設定し、信号入力線１２０８は、書き込みを行う発光ユニットにビデオ信号を入力する。

上記に示した書き込み期間について説明する。ビデオ信号は信号入力線１２０８から入力され、ビデオ信号はＨレベル及びＬレベルの２値の電位とし、容量素子１２０３にビデオ信号が保持される。このとき、ＴＦＴ１２０１はスイッチとして動作するので、容量素子１２０３に保持された電位によりＴＦＴ１２０１のオン及びオフを制御する。すなわち、発光素子１２０４の発光時間を制御する。このときゲート信号線１２０７は容量素子１２０３に保持された電位より高い電位としておくので、ビデオ信号の電位に影響しない。

上記に示した消去期間について説明する。ゲート信号線１２０７の電位をＴＦＴ１２０１をオフさせる電位とする。ゲート信号線１２０７の電位を電源線１２０６の電位、又は電源線１２０６の電位以下とすることで、ゲート信号線１２０７の電位が容量素子１２０３に保持される。それにより、ＴＦＴ１２０１のゲートとソースの間の電位差を０Ｖ、又はそれ以下にすることができるためＴＦＴ１２０１をオフすることができる。すなわち、発光素子１２０４をビデオ信号に関係なく非発光とすることができる。

（第１３の実施形態）
第１の実施形態乃至第６の実施形態において適用できる発光ユニットの構成例を図１３を参照して説明する。

図１３において、ＴＦＴ１３０１及びＴＦＴ１３０２はＰチャネル型トランジスタであり、容量素子１３０３及び容量素子１３０４は一対の電極を持つ容量素子である。発光素子１３０５及び発光素子１３０６は一対の電極を持つ発光素子であり、対向電極１３０７は発光素子１３０５及び発光素子１３０６の電極である。電源線１３０８はＴＦＴ１３０１を介して発光素子１３０５に電源を供給及びＴＦＴ１３０２を介して発光素子１３０６に電源を供給する電源線である。信号入力線１３０９及び信号入力線１３１０は発光ユニットにビデオ信号を入力するための信号線である。本発光ユニットは発光素子１３０５，１３０６と発光素子１３０５，１３０６の発光及び非発光を制御する発光制御回路を有する。

電源線１３０８はＴＦＴ１３０１のソースとドレインのうち一方、及びＴＦＴ１３０２のソースとドレインのうち一方と接続されている。ＴＦＴ１３０１のソースとドレインのうち他方は発光素子１３０５の一方の電極と接続され、ＴＦＴ１３０２のソースとドレインのうち他方は発光素子１３０６の一方の電極と接続されている。ＴＦＴ１３０１のゲートは信号入力線１３１０及び容量素子１３０３の一方の電極と接続されている。ＴＦＴ１３０２のゲートは信号入力線１３０９及び容量素子１３０４の一方の電極と接続されている。容量素子１３０３の他方の電極及び容量素子１３０４の他方の電極は電源線１３０８と接続されている。

電源線１３０８は対向電極１３０７より高い電位に設定し、信号入力線１３０９及び１３１０は、書き込みを行う発光ユニットにビデオ信号を入力する。

一例として、面積階調駆動と時間階調駆動とを用いて発光階調を表現するときの駆動について説明する。本実施形態では、書き込み期間と消去期間とに分けて駆動する駆動法を説明する。しかしこれに限定するものではなく、ビデオ信号の電位を変化させることで発光輝度を変えても良いし、ビデオ信号として電流で入力しても良い。

上記に示した書き込み期間について説明する。ビデオ信号は信号入力線１３０９及び信号入力線１３１０から入力され、ビデオ信号はＨレベル及びＬレベルの２値の電位とし、信号入力線１３０９から入力されたビデオ信号は容量素子１３０４に保持され、信号入力線１３１０から入力されたビデオ信号は容量素子１３０３に保持される。このとき、ＴＦＴ１３０１及び１３０２はスイッチとして動作するので、容量素子１３０３に保持された電位によりＴＦＴ１３０１のオン及びオフが制御され、容量素子１３０４に保持された電位によりＴＦＴ１３０２のオン及びオフが制御する。すなわち、発光素子１３０５及び発光素子１３０６の発光時間を制御する。

上記に示した消去期間について説明する。消去期間において、信号入力線から入力されるビデオ信号により、容量素子１３０３及び容量素子１３０４にＬレベルの電位を保持することにより、ＴＦＴ１３０１及びＴＦＴ１３０２のゲートとソースの間の電位差を０Ｖ付近、又はそれ以下とすることでＴＦＴ１３０１及びＴＦＴ１３０２をオフすることができる。すなわち、発光素子１３０５及び１３０６を非発光とすることができる。

また、第９の実施形態において説明したように電源線１３０８の電位を容量素子１３０３及び容量素子１３０４に保持することで、発光素子１３０５及び発光素子１３０６を非発光とすることができる。また、第１１の実施形態において説明したようにダイオードを設け入力にゲート信号線、出力にＴＦＴ１３０１及びＴＦＴ１３０２のゲートとし、消去期間にゲート信号線の電位をＴＦＴ１３０１及びＴＦＴ１３０２をオフさせる電位とすることで、発光素子１３０５及び発光素子１３０６を非発光とすることができる。

また、本実施形態において、画素一つに二つの異なる発光面積を持った発光素子１３０５及び発光素子１３０６を有している。そのため、発光素子１３０５及び発光素子１３０６の発光輝度を別々に制御すれば、信号入力線１３０９及び信号入力線１３１０で表現できる発光階調以上の発光階調を表現することができる。

また、本実施形態において、発光素子を２つ用いて面積階調駆動を行う場合の構成を示したがこれに限定されるものではなく、発光素子は複数であればよく、３つでも、４つでも良い。その場合表現できる階調が増えるため、なお鮮明に階調を表現することができる。

（第１４の実施形態）
第１の実施形態乃至第６の実施形態において適用できる発光ユニットの構成例を図１４を参照して説明する。

図１４において、ＴＦＴ１４０１及びＴＦＴ１４０２はＮチャネル型トランジスタであり、容量素子１４０３及び容量素子１４０４は一対の電極を持つ容量素子である。発光素子１４０５及び発光素子１４０６は一対の電極を持つ発光素子であり、対向電極１４０７は発光素子１４０５及び発光素子１４０６の電極である。電源線１４０８はＴＦＴ１４０１を介して発光素子１４０５に電源を供給及びＴＦＴ１４０２を介して発光素子１４０６に電源を供給する電源線である。信号入力線１４０９及び信号入力線１４１０は発光ユニットにビデオ信号を入力するための信号線である。本発光ユニットは発光素子１４０５，１４０６と発光素子１４０５，１４０６の発光及び非発光を制御する発光制御回路を有する。

電源線１４０８はＴＦＴ１４０１のソースとドレインのうち一方、及びＴＦＴ１４０２のソースとドレインのうち一方と接続されている。ＴＦＴ１４０１のソースとドレインのうち他方は発光素子１４０５の一方の電極と接続されている。ＴＦＴ１４０２のソースとドレインのうち他方は発光素子１４０６の一方の電極と接続されている。ＴＦＴ１４０１のゲートは信号入力線１４１０及び容量素子１４０３の一方の電極と接続されている。ＴＦＴ１４０２のゲートは信号入力線１４０９及び容量素子１４０４の一方の電極と接続されている。容量素子１４０３の他方の電極及び容量素子１４０４の他方の電極は電源線１４０８と接続されている。

電源線１４０８は対向電極１４０７より低い電位に設定し、信号入力線１４０９及び１４１０は、書き込みを行う発光ユニットにビデオ信号を入力する。

上記に示した書き込み期間について説明する。ビデオ信号は信号入力線１４０９及び信号入力線１４１０から入力され、ビデオ信号はＨレベル（高電位）及びＬレベル（低電位）の２値の電位とし、信号入力線１４０９から入力されたビデオ信号は容量素子１４０４に保持され、信号入力線１４１０から入力されたビデオ信号は容量素子１４０３に保持される。このとき、ＴＦＴ１４０１、及び１４０２はスイッチとして動作するので、容量素子１４０３に保持された電位によりＴＦＴ１４０１のオン及びオフが制御され、容量素子１４０４に保持された電位によりＴＦＴ１４０２のオン及びオフが制御する。すなわち、発光素子１４０５及び発光素子１４０６の発光時間を制御する。

上記に示した消去期間について説明する。消去期間において、信号入力線から入力されるビデオ信号により、容量素子１４０３及び容量素子１４０４にＬレベルの電位を保持することにより、ＴＦＴ１４０１及びＴＦＴ１４０２のゲートとソースの間の電位差を０Ｖ付近、又はそれ以下とすることでＴＦＴ１４０１及びＴＦＴ１４０２をオフすることができる。すなわち、発光素子１４０５及び１４０６を非発光とすることができる。

第９の実施形態において説明したように電源線１４０８の電位を容量素子１４０３及び容量素子１４０４に保持することで発光素子１４０５及び発光素子１４０６を非発光とすることができる。第１１の実施形態において説明したようにダイオードを設け入力にゲート信号線、出力にＴＦＴ１４０１及びＴＦＴ１４０２のゲートとし、消去期間にゲート信号線の電位をＴＦＴ１４０１及びＴＦＴ１４０２をオフさせる電位とすることで、発光素子１４０５及び発光素子１４０６を非発光とすることができる。

本実施形態において、画素一つに二つの異なる発光面積を持った発光素子１４０５及び発光素子１４０６を有している。そのため、発光素子１４０５及び発光素子１４０６の発光輝度を別々に制御すれば、信号入力線１４０９及び信号入力線１４１０で表現できる発光階調以上の発光階調を表現することができる。

本実施形態において、発光素子を２つ用いて面積階調駆動を行う場合の構成を示したがこれに限定されるものではなく、発光素子は複数であれば良い。発光素子の数に応じて表現できる階調が増えるため、なお鮮明に階調を表現することができる。

（第１５の実施形態）
第１の実施形態乃至第６の実施形態において適用できる発光ユニットの構成例を図１５を参照して説明する。

図１５において、ＴＦＴ１５０１はＰチャネル型トランジスタであり、スイッチ１５０２及びスイッチ１５０３はゲート信号線１５１１によりオン、又はオフ制御されるスイッチである。スイッチ１５０４はゲート信号線１５１２によりオン、又はオフが制御されるスイッチであり、容量素子１５０５及び容量素子１５０６は一対の電極を持つ容量素子である。発光素子１５０７は一対の電極を持つ発光素子であり、対向電極１５０８は発光素子１５０７の一方の電極であり、電源線１５０９はスイッチ１５０４及びＴＦＴ１５０１を介して発光素子１５０７の一方の電極に電源を供給する電源線である。電源線１５１０は基準の電位を供給するための電源線であり、ゲート信号線１５１１はスイッチ１５０２及びスイッチ１５０３を制御するための信号線である。ゲート信号線１５１２はスイッチ１５０４を制御するための信号線であり、信号入力線１５１３は発光ユニットにビデオ信号を入力するための信号線である。本発光ユニットは発光素子１５０７と発光素子１５０７の発光及び非発光を制御する発光制御回路を有する。

電源線１５０９はスイッチ１５０４の一方の端子及び容量素子１５０６の一方の電極と接続されている。スイッチ１５０４の他方の端子はＴＦＴ１５０１のソースとドレインのうち一方、及びスイッチ１５０２の一方の端子と接続されている。ＴＦＴ１５０１のソースとドレインのうち他方は発光素子１５０７の一方の電極と接続されている。ＴＦＴ１５０１のゲートは容量素子１５０５の一方の電極及びスイッチ１５０３の一方の端子と接続されている。スイッチ１５０３の他方の端子は電源線１５１０と接続されている。スイッチ１５０２の他方の端子は、容量素子１５０６の他方の電極と、容量素子１５０５の他方の電極及び信号入力線１５１３と接続されている。スイッチ１５０２及びスイッチ１５０３はゲート信号線１５１１にオン及びオフが制御され、スイッチ１５０４はゲート信号線１５１２にオン及びオフが制御されている。

電源線１５０９は対向電極１５０８より高い電位に設定し、電源線１５１０は任意の一定電位に設定し、信号入力線１５１３は、書き込みを行う発光ユニットにビデオ信号を入力する。また、ビデオ信号は電圧で入力する。

本実施形態の駆動方法は、閾値電圧取得期間、ビデオ信号書き込み期間、発光期間とに分けて駆動するため、それぞれの期間の動作について以下に示す。

閾値電圧取得期間の本実施形態の動作について説明する。まず、信号入力線１５１３からはビデオ信号は入力されていない状態とし、スイッチ１５０２及びスイッチ１５０３はオンとし、スイッチ１５０４はオフとしている。ここで、容量素子１５０５の一方の電極は電源線１５１０の電位となり、容量素子１５０５の他方の電極及び容量素子１５０６の他方の電極は電源線１５１０の電位とＴＦＴ１５０１の閾値電圧との和の電位となる。

ビデオ信号書き込み期間の本実施形態の動作について説明する。まず、信号入力線１５１３からはビデオ信号を入力し、スイッチ１５０２及びスイッチ１５０３はオフとし、スイッチ１５０４はオフとしている。ここで、容量素子１５０５の他方の電極は信号入力線１５１３から入力された電位となり、容量素子１５０５の一方の電極は電源線１５１０の電位とビデオ信号の電位との和からＴＦＴ１５０１の閾値電圧を差し引いた電位となる。

発光期間の本実施形態の動作について説明する。まず、信号入力線１５１３からはビデオ信号は入力されていない状態とし、スイッチ１５０２及びスイッチ１５０３はオフとし、スイッチ１５０４はオンとしているため、容量素子１５０５の一方の電極の電位は保持される。ここで、容量素子１５０５の一方の電極は電源線１５１０の電位とビデオ信号の電位との和からＴＦＴ１５０１の閾値電圧を差し引いた電位となっているため、ＴＦＴ１５０１の閾値電圧のバラツキを補正したゲートとソースとの間の電位に応じた電流が発光素子１５０７に流れることで発光素子１５０７を発光させることができる。

また、階調表現は、入力されるビデオ信号に応じて、ＴＦＴ１５０１のゲートとソースとの間の電位を決定することで、発光素子１５０７に流れる電流を制御して行う。

（第１６の実施形態）
第１の実施形態乃至第６の実施形態において適用できる発光ユニットの構成例を図１６を参照して説明する。

図１６において、ＴＦＴ１６０１はＰチャネル型ＴＦＴであり、スイッチ１６０２はゲート信号線１６１０によりオン、又はオフが制御されるスイッチであり、スイッチ１６０３はゲート信号線１６０９によりオン、又はオフが制御されるスイッチである。容量素子１６０４及び容量素子１６０５は一対の電極を持つ容量素子であり、発光素子１６０６は一対の電極を持つ発光素子であり、対向電極１６０７は発光素子１６０６の一方の電極である。電源線１６０８はＴＦＴ１６０１及びスイッチ１６０２を介して発光素子１６０６の一方の電極に電源を供給する電源線である。ゲート信号線１６０９はスイッチ１６０３を制御するための信号線であり、ゲート信号線１６１０はスイッチ１６０２を制御するための信号線であり、信号入力線１６１１は発光ユニットにビデオ信号を入力するための信号線である。本発光ユニットは発光素子１６０６と発光素子１６０６の発光及び非発光を制御する発光制御回路を有する。

電源線１６０８はＴＦＴ１６０１のソースとドレインうち一方、及び容量素子１６０４の一方の電極と接続されている。ＴＦＴ１６０１のソースとドレインうち他方はスイッチ１６０２の一方の端子及びスイッチ１６０３の一方の端子と接続されている。ＴＦＴ１６０１のゲートは容量素子１６０４の他方の電極と、容量素子１６０５の一方の電極及びスイッチ１６０３の他方の端子と接続されている。スイッチ１６０２の他方の端子は発光素子１６０６の一方の電極と接続されている。容量素子１６０５の他方の電極は信号入力線１６１１と接続されている。スイッチ１６０２はゲート信号線１６１０にオン及びオフが制御され、スイッチ１６０３はゲート信号線１６０９にオン及びオフが制御されている。

電源線１６０８は対向電極１６０７より高い電位に設定し、信号入力線１６１１は、書き込みを行う発光ユニットにビデオ信号を入力する。また、ビデオ信号は電圧で入力する。

閾値電圧取得期間の本実施形態の動作について説明する。まず、信号入力線１６１１からはビデオ信号は入力されていない状態とし、スイッチ１６０２及びスイッチ１６０３はオフとしている。ここで、容量素子１６０４の他方の電極及び容量素子１６０５の一方の電極は電源線１６０８の電位からＴＦＴ１６０１の閾値電圧を差し引いた電位となる。

ビデオ信号書き込み期間の本実施形態の動作について説明する。まず、信号入力線１６１１からはビデオ信号を入力し、スイッチ１６０２はオフし、スイッチ１６０３はオンとしている。ここで、容量素子１６０５の他方の電極は入力されたビデオ信号の電位となり、容量素子１６０４の他方の電極及び容量素子１６０５の一方の電極は電源線１６０８の電位とビデオ信号の電位との和からＴＦＴ１６０１の閾値電圧を差し引いた電位となる。

発光期間の本実施形態の動作について説明する。まず、信号入力線１６１１からはビデオ信号は入力されていない状態とし、スイッチ１６０２及びスイッチ１６０３はオフとしているため、容量素子１６０４の他方の電極及び容量素子１６０５の一方の電極の電位は保持される。ここで、容量素子１６０４の他方の電極及び容量素子１６０５の一方の電極は電源線１６０８の電位とビデオ信号の電位との和からＴＦＴ１６０１の閾値電圧を差し引いた電位となる。そのため、ＴＦＴ１６０１の閾値電圧のバラツキを補正したゲートとソースとの間の電位に応じた電流が発光素子１６０６に流れることで発光素子１６０６を発光させることができる。

また、階調表現は、入力されるビデオ信号に応じて、ＴＦＴ１６０１のゲートとソースとの間の電位を決定することで、発光素子１６０６に流れる電流を制御して行う。

（第１７の実施形態）
第１の実施形態乃至第６の実施形態において適用できる発光ユニットの構成例を図１７を参照して説明する。

図１７において、ＴＦＴ１７０１はＰチャネル型トランジスタであり、スイッチ１７０２はゲート信号線１７０８によりオン、又はオフが制御されるスイッチであり、スイッチ１７０３はゲート信号線１７０９によりオン又はオフが制御されるスイッチである。容量素子１７０４は一対の電極を持つ容量素子であり、発光素子１７０５は一対の電極を持つ発光素子であり、対向電極１７０６は発光素子１７０５の電極である。電源線１７０７はスイッチ１７０２及びＴＦＴ１７０１を介して発光素子１７０５の一方の電極に電源を供給する電源線である。ゲート信号線１７０８はスイッチ１７０２を制御するための信号線であり、ゲート信号線１７０９はスイッチ１７０３を制御するための信号線であり、信号入力線１７１０は発光ユニットにビデオ信号を入力するための信号線である。本発光ユニットは発光素子１７０５と発光素子１７０５の発光及び非発光を制御する発光制御回路を有する。

電源線１７０７はスイッチ１７０２の一方の端子と接続されている。スイッチ１７０２の他方の端子はＴＦＴ１７０１のソースとドレインうち一方、容量素子１７０４の一方の電極及び信号入力線１７１０と接続されている。ＴＦＴ１７０１のソースとドレインうち他方は発光素子１７０５の一方の電極及びスイッチ１７０３の一方の端子と接続されている。ＴＦＴ１７０１のゲートは容量素子１７０４の他方の電極及びスイッチ１７０３の他方の端子と接続されている。スイッチ１７０２はゲート信号線１７０８にオン及びオフが制御され、スイッチ１７０３はゲート信号線１７０９にオン及びオフが制御されている。

電源線１７０７は対向電極１７０６より高い電位に設定し、信号入力線１７１０は、書き込みを行う発光ユニットにビデオ信号を入力する。また、ビデオ信号は電流で入力する。

本実施形態の駆動方法は、ビデオ信号書き込み期間、発光期間とに分けて駆動するため、それぞれの期間の動作について以下に示す。

ビデオ信号書き込み期間の本実施形態の動作について説明する。まず、信号入力線１７１０からはビデオ信号を入力し、スイッチ１７０２はオフとし、スイッチ１７０３はオンとしている。ここで、容量素子１７０４には入力したビデオ信号に対応した電位が保持される。また、ビデオ信号は電流で入力しているため、発光素子１７０５に流れる電流はＴＦＴ１７０１の閾値電圧のバラツキの影響を受けない。

発光期間の本実施形態の動作について説明する。まず、信号入力線１７１０からはビデオ信号は入力されていない状態とし、スイッチ１７０２はオンとし、スイッチ１７０３はオフとしている。ここで、容量素子１７０４の一方の電極及びＴＦＴ１７０１のソースとドレインのうち一方には電源線１７０７の電位が印加されるため、容量素子１７０４の他方の電極の電位は保持される。ここで、容量素子１７０４の他方の電極はビデオ信号書き込み期間に書込まれた電位を保持するため、ＴＦＴ１７０１の閾値電圧のバラツキを補正したゲートとソースとの間の電位に応じた電流が発光素子１７０５に流れることで発光素子１７０５を発光させることができる。

また、階調表現は、入力されるビデオ信号に応じて、ＴＦＴ１７０１のゲートとソースとの間の電位を決定することで、発光素子１７０５に流れる電流を制御して行う。

（第１８の実施形態）
第１の実施形態乃至第６の実施形態において適用できる発光ユニットの構成例を図１８を参照して説明する。

図１８において、ＴＦＴ１８０１はＰチャネル型トランジスタであり、スイッチ１８０２はゲート信号線１８０９によりオン、又はオフが制御されるスイッチであり、スイッチ１８０３はゲート信号線１８０８によりオン、又はオフが制御されるスイッチである。容量素子１８０４は一対の電極を持つ容量素子であり、発光素子１８０５は一対の電極を持つ発光素子であり、対向電極１８０６は発光素子１８０５の他方の電極である。電源線１８０７はＴＦＴ１８０１及びスイッチ１８０２を介して発光素子１８０５の一方の電極に電源を供給する電源線である。ゲート信号線１８０８はスイッチ１８０３を制御する信号線であり、ゲート信号線１８０９はスイッチ１８０２を制御する信号線であり、信号入力線１８１０は発光ユニットにビデオ信号を入力するための信号線である。本発光ユニットは発光素子１８０５と発光素子１８０５の発光及び非発光を制御する発光制御回路を有する。

電源線１８０７はＴＦＴ１８０１のソースとドレインうち一方及び容量素子１８０４の一方の電極と接続されている。ＴＦＴ１８０１のソースとドレインのうち他方はスイッチ１８０２の一方の端子、スイッチ１８０３の一方の端子及び信号入力線１８１０と接続されている。スイッチ１８０２の他方の端子は発光素子１８０５の一方の電極と接続されている。ＴＦＴ１８０１のゲートは容量素子１８０４の他方の電極及びスイッチ１８０３の他方の端子と接続されている。スイッチ１８０２はゲート信号線１８０９にオン及びオフが制御されている。スイッチ１８０３はゲート信号線１８０８にオン及びオフが制御されている。

電源線１８０７は対向電極１８０６より高い電位に設定し、信号入力線１８１０は、書き込みを行う発光ユニットにビデオ信号を入力する。また、ビデオ信号は電流で入力する。

ビデオ信号書き込み期間の本実施形態の動作について説明する。まず、信号入力線１８１０からはビデオ信号を入力し、スイッチ１８０２はオフとし、スイッチ１８０３はオンとしている。ここで、容量素子１８０４には入力したビデオ信号に対応した電位が保持される。また、ビデオ信号は電流で入力しているため、発光素子１８０５に流れる電流はＴＦＴ１８０１の閾値電圧のバラツキの影響を受けない。

発光期間の本実施形態の動作について説明する。まず、信号入力線１８１０からはビデオ信号は入力されていない状態とし、スイッチ１８０２はオンとし、スイッチ１８０３はオフとしている。ここで、容量素子１８０４の一方の電極及びＴＦＴ１８０１のソースとドレインのうち一方には電源線１８０７の電位が印加されるため、容量素子１８０４の他方の電極の電位は保持される。ここで、容量素子１８０４の他方の電極はビデオ信号書き込み期間に書込まれた電位を保持するため、ＴＦＴ１８０１の閾値電圧のバラツキを補正したゲートとソースとの間の電位に応じた電流が発光素子１８０５に流れることで発光素子１８０５を発光させることができる。

また、階調表現は、入力されるビデオ信号に応じて、ＴＦＴ１８０１のゲートとソースとの間の電位を決定することで、発光素子１８０５に流れる電流を制御して行う。

（第１９の実施形態）
第１の実施形態乃至第６の実施形態において適用できる発光ユニットの構成例を図１９を参照して説明する。

図１９において、ＴＦＴ１９０１はＰチャネル型トランジスタであり、スイッチ１９０２はゲート信号線１９０８によりオン、又はオフが制御されるスイッチであり、スイッチ１９０３はゲート信号線１９０９によりオン、又はオフが制御されるスイッチである。容量素子１９０４は一対の電極を持つ容量素子であり、発光素子１９０５は一対の電極を持つ発光素子であり、対向電極１９０６は発光素子１９０５の他方の電極である。電源線１９０７はＴＦＴ１９０１及びスイッチ１９０３を介して発光素子１９０５の一方の電極に電源を供給する電源線である。ゲート信号線１９０８はスイッチ１９０２を制御する信号線であり、ゲート信号線１９０９はスイッチ１９０３を制御する信号線であり、信号入力線１９１０は発光ユニットにビデオ信号を入力するための信号線である。本発光ユニットは発光素子１９０５と発光素子１９０５の発光及び非発光を制御する発光制御回路を有する。

電源線１９０７はＴＦＴ１９０１のソースとドレインのうち一方と接続されている。ＴＦＴ１９０１のソースとドレインのうち他方はスイッチ１９０３の一方の端子及びスイッチ１９０２の一方の端子と接続されている。スイッチ１９０３の他方の端子は発光素子１９０５の一方の電極と接続されている。ＴＦＴ１９０１のゲートはスイッチ１９０２の他方の端子及び容量素子１９０４の一方の電極と接続されている。容量素子１９０４の他方の電極は信号入力線１９１０と接続されている。スイッチ１９０２はゲート信号線１９０８にオン及びオフが制御されている。スイッチ１９０３はゲート信号線１９０９にオン及びオフが制御されている。

電源線１９０７は対向電極１９０６より高い電位に設定し、信号入力線１９１０は、書き込みを行う発光ユニットにビデオ信号を入力する。また、ビデオ信号は電圧で入力する。

閾値電圧取得期間とビデオ信号書き込み期間の本実施形態の動作について説明する。まず、信号入力線１９１０からはビデオ信号を入力し、スイッチ１９０２はオンとし、スイッチ１９０３はオフとしている。ここで、容量素子１９０４の一方の電極は電源線１９０７の電位からＴＦＴ１９０１の閾値電圧を差し引いた電位となる。容量素子１９０４の他方の電極はビデオ信号の電位となる。

発光期間の本実施形態の動作について説明する。まず、信号入力線１９１０からは三角波が入力され、スイッチ１９０２はオフとし、スイッチ１９０３はオンとしている。ここで、容量素子１９０４の一方の電極は電源線１９０７の電位からＴＦＴ１９０１の閾値電圧を差し引いた電位と信号入力線１９１０の電位との差となるため、閾値電圧取得期間とビデオ信号書き込み期間で入力したビデオ信号の電位により発光時間が変化する。

また、階調表現は、入力されるビデオ信号に応じて、ＴＦＴ１９０１のゲートとソースとの間の電位を決定することで、発光素子１９０５に流れる電流を制御して行う。

（第２０の実施形態）
第１の実施形態乃至第６の実施形態において適用できる発光ユニットの構成例を図２０を参照して説明する。

図２０において、ＴＦＴ２００１及びＴＦＴ２００２はＰチャネル型トランジスタであり、スイッチ２００３はゲート信号線２００８によりオン、又はオフが制御されるスイッチである。容量素子２００４は一対の電極を持つ容量素子であり、発光素子２００５は一対の電極を持つ発光素子であり、対向電極２００６は発光素子２００５の他方の電極である。電源線２００７はＴＦＴ２００１を介して発光素子２００５の一方の電極に電源を供給する電源線であり、ゲート信号線２００８はスイッチ２００３を制御する信号線であり、信号入力線２００９はビデオ信号を入力するための信号線である。本発光ユニットは発光素子２００５と発光素子２００５の発光及び非発光を制御する発光制御回路を有する。

電源線２００７はＴＦＴ２００１のソースとドレインのうち一方、ＴＦＴ２００２のソースとドレインのうち一方及び容量素子２００４の一方の電極と接続されている。ＴＦＴ２００１のソースとドレインのうち他方は発光素子２００５の一方の電極と接続されている。ＴＦＴ２００２のソースとドレインのうち他方はスイッチ２００３の一方の端子及び信号入力線２００９と接続されている。ＴＦＴ２００１のゲートはＴＦＴ２００２のゲート及び容量素子２００４の他方の電極及びスイッチ２００３の他方の端子と接続されている。スイッチ２００３はゲート信号線２００８にオン及びオフが制御されている。

電源線２００７は対向電極２００６より高い電位に設定し、信号入力線２００９は、書き込みを行う発光ユニットにビデオ信号を入力する。また、ビデオ信号は電流で入力する。

ビデオ信号書き込み期間の本実施形態の動作について説明する。まず、信号入力線２００９からはビデオ信号を入力し、スイッチ２００３はオンとしている。ここで、容量素子２００４には入力したビデオ信号に対応した電位が保持される。また、ビデオ信号は電流で入力しているため、発光素子２００５に流れる電流はＴＦＴ２００２の閾値電圧のバラツキの影響を受けない。

発光期間の本実施形態の動作について説明する。まず、信号入力線２００９からビデオ信号は入力されていない状態とし、スイッチ２００３はオフとしているため、容量素子２００４の他方の電極の電位は保持される。ここで、容量素子２００４の他方の電極はビデオ信号書き込み期間に書込まれた電位を保持するため、ＴＦＴ２００２の閾値電圧のバラツキを補正することとなる。また、ＴＦＴ２００１のゲートとＴＦＴ２００２のゲート及びソースとドレインのうち一方は共通となっており、ＴＦＴ２００１とＴＦＴ２００２の閾値電圧を同じとすれば、ＴＦＴ２００１の閾値電圧のバラツキを補正したゲートとソースとの間の電位に応じた電流が発光素子２００５に流れることで発光素子２００５を発光させることができる。

また、階調表現は、入力されるビデオ信号に応じて、ＴＦＴ２００１及びＴＦＴ２００２のゲートとソースとの間の電位を決定することで、発光素子２００５に流れる電流を制御して行う。

（第２１の実施形態）
第１の実施形態乃至第６の実施形態において適用できる発光ユニットの構成例を図２１を参照して説明する。

図２１において、ＴＦＴ２１０１はＮチャネル型トランジスタであり、スイッチ２１０２はゲート信号線２１０７にオン、又はオフが制御がされるスイッチである。容量素子２１０３は一対の電極を持つ容量素子であり、発光素子２１０４は一対の電極を持つ発光素子であり、対向電極２１０５は発光素子２１０４の電極である対向電極でる。電源線２１０６はＴＦＴ２１０１を介して発光素子２１０４の一方の電極に電源を供給する電源線であり、ゲート信号線２１０７はスイッチ２１０２を制御するための信号線であり、信号入力線２１０８は発光ユニットにビデオ信号を入力するための信号線である。本発光ユニットは発光素子２１０４と発光素子２１０４の発光及び非発光を制御する発光制御回路を有する。

電源線２１０６はＴＦＴ２１０１のソースとドレインうち一方、及びスイッチ２１０２の一方の端子と接続されている。ＴＦＴ２１０１のソースとドレインのうち他方は発光素子２１０４の一方の電極と、容量素子２１０３の一方の電極及び信号入力線２１０８と接続されている。ＴＦＴ２１０１のゲートはスイッチ２１０２の他方の端子及び容量素子２１０３の他方の電極と接続され、スイッチ２１０２はゲート信号線２１０７にオン及びオフが制御されている。

電源線２１０６は対向電極２１０５より低い電位に設定し、信号入力線２１０８は、書き込みを行う発光ユニットにビデオ信号を入力する。また、ビデオ信号は電流で入力する。

ビデオ信号書き込み期間の本実施形態の動作について説明する。まず、信号入力線２１０８からはビデオ信号を入力し、スイッチ２１０２はオンとしている。ここで、容量素子２１０３には入力したビデオ信号に対応した電位が保持される。また、ビデオ信号は電流で入力しているため、発光素子２１０４に流れる電流はＴＦＴ２１０１の閾値電圧のバラツキの影響を受けない。

発光期間の本実施形態の動作について説明する。まず、信号入力線２１０８からビデオ信号は入力されない状態とし、スイッチ２１０２はオフとしているため、容量素子２１０３の他方の電極の電位は保持される。ここで、容量素子２１０３の他方の電極はビデオ信号書き込み期間に保持された電位となるため、ＴＦＴ２１０１の閾値電圧のバラツキを補正したゲートとソースとの間の電位に応じた電流が発光素子２１０４に流れることで発光素子２１０４を発光させることができる。

また、階調表現は、入力されるビデオ信号に応じて、ＴＦＴ２１０１のゲートとソースとの間の電位を決定することで、発光素子２１０４に流れる電流を制御して行う。

（第２２の実施形態）
第１の実施形態乃至第６の実施形態において適用できる発光ユニットの構成例を図２２を参照して説明する。

図２２において、ＴＦＴ２２０１はＮチャネル型トランジスタであり、スイッチ２２０２はゲート信号線２２０７にオン、又はオフが制御がされるスイッチである。容量素子２２０３は一対の電極を持つ容量素子であり、発光素子２２０４は一対の電極を持つ発光素子であり、対向電極２２０５は発光素子２２０４の電極である対向電極である。電源線２２０６はＴＦＴ２２０１を介して発光素子２２０４の一方の電極に電源を供給する電源線であり、ゲート信号線２２０７はスイッチ２２０２を制御するための信号線であり、信号入力線２２０８は発光ユニットにビデオ信号を入力するための信号線である。本発光ユニットは発光素子２２０４と発光素子２２０４の発光及び非発光を制御する発光制御回路を有する。

電源線２２０６はＴＦＴ２２０１のソースとドレインのうち一方、及びスイッチ２２０２の一方の端子と接続されている。ＴＦＴ２２０１のソースとドレインうち他方は発光素子２２０４の一方の電極及び容量素子２２０３の一方の電極と接続されている。ＴＦＴ２２０１のゲートはスイッチ２２０２の他方の端子、容量素子２２０３の他方の電極及び信号入力線２２０８と接続されている。スイッチ２２０２はゲート信号線２２０７にオン及びオフが制御されている。

電源線２２０６は対向電極２２０５より低い電位に設定し、信号入力線２２０８は、書き込みを行う発光ユニットにビデオ信号を入力する。また、ビデオ信号は電圧で入力する。

閾値電圧取得期間の本実施形態の動作について説明する。まず、信号入力線２２０８からはビデオ信号されない状態として、スイッチ２２０２をオンとする。ここで、容量素子２２０３の他方の電極と発光素子２２０４の他方の電極との間にＴＦＴ２２０１の閾値電圧が保持されることになる。

ビデオ信号書き込み期間の本実施形態の動作について説明する。まず、信号入力線２２０８からはビデオ信号を入力し、スイッチ２２０２はオフとしている。ここで、容量素子２２０３の他方の電極はおよそビデオ信号の電位からＴＦＴ２２０１の閾値電圧を差し引いた電位となる。

発光期間の本実施形態の動作について説明する。まず、信号入力線２２０８からはビデオ信号は入力されていない状態とし、スイッチ２２０２はオフとしているため、容量素子２２０３の他方の電極の電位は保持される。ここで、容量素子２２０３の他方の電極の電位は対向電極２２０５の電位とビデオ信号の電位の和からＴＦＴ２２０１の閾値電圧を差し引いた電位となるため、ＴＦＴ２２０１の閾値電圧のバラツキを補正したゲートとソースとの間に応じた電流が発光素子２２０４に流れることで発光素子２２０４を発光させることができる。

また、階調表現は、入力されるビデオ信号に応じて、ＴＦＴ２２０１のゲートとソースとの間の電位を決定することで、発光素子２２０４に流れる電流を制御して行う。

（第２３の実施形態）
第１の実施形態乃至第６の実施形態において適用できる発光ユニットの構成例を図２３を参照して説明する。

図２３において、ＴＦＴ２３０１及びＴＦＴ２３０２はＮチャネル型トランジスタであり、スイッチ２３０３はゲート信号線２３０８にオン、又はオフが制御されるスイッチである。容量素子２３０４は一対の電極を持つ容量素子であり、発光素子２３０５は一対の電極を持つ発光素子であり、対向電極２３０６は発光素子２３０５の他方の電極である。電源線２３０７はＴＦＴ２３０１を介して発光素子２３０５の一方の電極に電源を給する電源線であり、ゲート信号線２３０８はスイッチ２３０３を制御する信号線であり、信号入力線２３０９はビデオ信号を入力するための信号線である。本発光ユニットは発光素子２３０５と発光素子２３０５の発光及び非発光を制御する発光制御回路を有する。

電源線２３０７はＴＦＴ２３０１のソースとドレインのうち一方と接続されている。ＴＦＴ２３０１のソースとドレインのうち他方は発光素子２３０５の一方の電極及びＴＦＴ２３０２のソースとドレインのうち他方と接続されている。ＴＦＴ２３０１のゲートはＴＦＴ２３０２のゲートと、容量素子２３０４の一方の電極、信号入力線２３０９及びスイッチ２３０３の一方の端子と接続されている。ＴＦＴ２３０２のソースとドレインのうち一方はスイッチ２３０３の他方の端子と接続されている。スイッチ２３０３はゲート信号線２３０８にオン及びオフが制御されている。

電源線２３０７は対向電極２３０６より高い電位に設定し、信号入力線２３０９は、書き込みを行う発光ユニットにビデオ信号を入力する。また、ビデオ信号は電流で入力する。

ビデオ信号書き込み期間の本実施形態の動作について説明する。まず、信号入力線２３０９からはビデオ信号を入力し、スイッチ２３０３はオンとしている。ここで、容量素子２３０４には入力したビデオ信号に対応した電位が保持される。また、ビデオ信号は電流で入力しているため、発光素子２３０４に流れる電流はＴＦＴ２３０２の閾値電圧のバラツキの影響を受けない。

発光期間の動作について説明する。まず、信号入力線２３０９からビデオ信号は入力されていない状態とし、スイッチ２３０３はオフとしているため、容量素子２３０４の他方の電極の電位は保持される。ここで、容量素子２３０４の他方の電極はビデオ信号書き込み期間に書込まれた電位を保持するため、ＴＦＴ２３０２の閾値電圧のバラツキを補正することとなる。また、ＴＦＴ２３０１のゲートとＴＦＴ２３０２のゲート及びソースとドレインのうち一方は共通となっており、ＴＦＴ２３０１とＴＦＴ２３０２の閾値電圧を同じとすれば、ＴＦＴ２３０１の閾値電圧のバラツキを補正したゲートとソースとの間の電位に応じた電流が発光素子２３０５に流れることで発光素子２３０５を発光させることができる。

また、階調表現は、入力されるビデオ信号に応じて、ＴＦＴ２３０１のゲートとソースとの間の電位を決定することで、発光素子２３０５に流れる電流を制御して行う。

（第２４の実施形態）
本発明は、第１の実施形態乃至第６の実施形態で説明した通り、ソース信号線にスイッチ若しくはスイッチとして機能するＴＦＴを設けている。そのため、画素の構成は、第７の実施形態乃至第２３の実施形態で示す画素以外にも、ソース信号線を介してビデオ信号を供給するものであれば、同様に適用することが出来る。また、液晶ディスプレーなどソース信号線から振幅を持った電圧及び電流を出力されているものにも適応可能である。

ソース信号線に設けるスイッチは、第３の実施形態乃至第６の実施形態ではｎチャネル型トランジスタ、又はｐチャネル型トランジスタを使用しているが、アナログスイッチであっても良い。

スイッチング素子の一例としてトランジスタを用いた例を示したが、本発明はこれに限定されるものではない。スイッチング素子としては、電流のながれを制御できる素子であれば、電気的スイッチでも機械的スイッチでも良い。スイッチング素子として、ダイオードを用いても良いし、ダイオードとトランジスタを組み合わせた論理回路を用いても良い。

また、本発明において、スイッチング素子として適用可能なトランジスタの種類に限定はなく、非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いたＴＦＴ、半導体基板やＳＯＩ基板を用いて形成されるＭＯＳ型トランジスタを適用することができる。その他にも、接合型トランジスタ、バイポーラトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタ、その他のトランジスタを適用することができる。また、トランジスタが形成される基板の種類に限定はなく、単結晶基板、ＳＯＩ基板、石英基板、ガラス基板、樹脂基板などを自由に用いることができる。

トランジスタは単なるスイッチング素子として動作させるため、極性（導電型）は特に限定されず、Ｎ型トランジスタでもＰ型トランジスタでもどちらでも良い。ただし、オフ電流が少ない方が望ましい場合、オフ電流が少ない特性のトランジスタを用いることが望ましい。オフ電流が少ないトランジスタとしては、チャネル形成領域とソース又はドレイン領域との間に低濃度で導電型を付与する不純物元素が添加された領域（ＬＤＤ領域という。）が設けられたトランジスタがある。

また、トランジスタのソースの電位が低電位側電源に近い状態で動作する場合には、当該トランジスタはＮ型とするのが望ましい。反対に、トランジスタのソースの電位が高電位側電源に近い状態で動作する場合には、当該トランジスタはＰ型とするのが望ましい。このような構成とすることによって、トランジスタのゲートとソース間の電圧の絶対値を大きくできるので、当該トランジスタをスイッチとして動作させやすい。なお、Ｎ型トランジスタとＰ型トランジスタとの両方を用いて、ＣＭＯＳ型のスイッチング素子としても良い。

また、第１の実施形態、第２の実施形態、第３の実施形態、第４の実施形態、第５の実子形態、及び第６の実施形態において、ブロック図の中の回路構成は、本文中で説明した駆動ができさえすれば、どのような回路構成でも可能である。

本実施例では、トランジスタと発光素子で構成される発光ユニットの構造について、その一例を説明する。本実施例の構造は、図７乃至図２３で示した発光ユニットについて適用することができるものである。

図７における信号入力線７０６は、図１のソース信号線１０７、図２のソース信号線２０７、図３のソース信号線３０７、図４のソース信号線４０７、図５のソース信号線５０７、及び図６のソース信号線６０７に相当する。

図８における信号入力線８０６は、図１のソース信号線１０７、図２のソース信号線２０７、図３のソース信号線３０７、図４のソース信号線４０７、図５のソース信号線５０７、及び図６のソース信号線６０７に相当する。

図９における信号入力線９０８は、図１のソース信号線１０７、図２のソース信号線２０７、図３のソース信号線３０７、図４のソース信号線４０７、図５のソース信号線５０７、及び図６のソース信号線６０７に相当する。

図１０における信号入力線１００８は、図１のソース信号線１０７、図２のソース信号線２０７、図３のソース信号線３０７、図４のソース信号線４０７、図５のソース信号線５０７、及び図６のソース信号線６０７に相当する。

図１１における信号入力線１１０８は、図１のソース信号線１０７、図２のソース信号線２０７、図３のソース信号線３０７、図４のソース信号線４０７、図５のソース信号線５０７、及び図６のソース信号線６０７に相当する。

図１２における信号入力線１２０８は、図１のソース信号線１０７、図２のソース信号線２０７、図３のソース信号線３０７、図４のソース信号線４０７、図５のソース信号線５０７、及び図６のソース信号線６０７に相当する。

図１３における信号入力線１３０９、又は信号入力線１３１０は、図１のソース信号線１０７、図２のソース信号線２０７、図３のソース信号線３０７、図４のソース信号線４０７、図５のソース信号線５０７、及び図６のソース信号線６０７に相当する。

図１４における信号入力線１４０９、又は信号入力線１４１０は、図１のソース信号線１０７、図２のソース信号線２０７、図３のソース信号線３０７、図４のソース信号線４０７、図５のソース信号線５０７、及び図６のソース信号線６０７に相当する。

図１５における信号入力線１５１３は、図１のソース信号線１０７、図２のソース信号線２０７、図３のソース信号線３０７、図４のソース信号線４０７、図５のソース信号線５０７、及び図６のソース信号線６０７に相当する。

図１６における信号入力線１６１１は、図１のソース信号線１０７、図２のソース信号線２０７、図３のソース信号線３０７、図４のソース信号線４０７、図５のソース信号線５０７、及び図６のソース信号線６０７に相当する。

図１７における信号入力線１７１０は、図１のソース信号線１０７、図２のソース信号線２０７、図３のソース信号線３０７、図４のソース信号線４０７、図５のソース信号線５０７、及び図６のソース信号線６０７に相当する。

図１８における信号入力線１８１０は、図１のソース信号線１０７、図２のソース信号線２０７、図３のソース信号線３０７、図４のソース信号線４０７、図５のソース信号線５０７、及び図６のソース信号線６０７に相当する。

図１９における信号入力線１９１０は、図１のソース信号線１０７、図２のソース信号線２０７、図３のソース信号線３０７、図４のソース信号線４０７、図５のソース信号線５０７、及び図６のソース信号線６０７に相当する。

図２０における信号入力線２００９は、図１のソース信号線１０７、図２のソース信号線２０７、図３のソース信号線３０７、図４のソース信号線４０７、図５のソース信号線５０７、及び図６のソース信号線６０７に相当する。

図２１における信号入力線２１０８は、図１のソース信号線１０７、図２のソース信号線２０７、図３のソース信号線３０７、図４のソース信号線４０７、図５のソース信号線５０７、及び図６のソース信号線６０７に相当する。

図２２における信号入力線２２０８は、図１のソース信号線１０７、図２のソース信号線２０７、図３のソース信号線３０７、図４のソース信号線４０７、図５のソース信号線５０７、及び図６のソース信号線６０７に相当する。

図２３における信号入力線２３０９は、図１のソース信号線１０７、図２のソース信号線２０７、図３のソース信号線３０７、図４のソース信号線４０７、図５のソース信号線５０７、及び図６のソース信号線６０７に相当する。

なお、図７乃至図２３で示したその他の配線は、図１乃至図６においては図示していない。

図２４（Ａ）において、基板２４００としては、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板等を用いることができる。また、ステンレスを含む金属基板又は半導体基板の表面に絶縁膜を形成したものを用いても良い。プラスチック等の可撓性を有する合成樹脂からなる基板を用いても良い。基板２４００の表面を、ＣＭＰ法などの研磨により平坦化しておいても良い。

下地膜２４０１としては、酸化シリコン、窒化シリコン又は窒化酸化シリコンなどの絶縁膜を用いることができる。下地膜２４０１によって、基板２４００に含まれるＮａなどのアルカリ金属やアルカリ土類金属が半導体層２４０２に拡散しＴＦＴ２４１０の特性に悪影響をおよぼすのを防ぐことができる。図２４では、下地膜２４０１を単層の構造としているが、２層あるいはそれ以上の複数層で形成しても良い。なお、石英基板など不純物の拡散がさして問題とならない場合は、下地膜２４０１を必ずしも設ける必要はない。

半導体層２４０２及び半導体層２４１２としては、パターニングされた結晶性半導体膜や非晶質半導体膜を用いることができる。結晶性半導体膜は非晶質半導体膜を結晶化して得ることができる。結晶化方法としては、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法等を用いることができる。半導体層２４０２は、チャネル形成領域と、導電型を付与する不純物元素が添加された一対の不純物領域とを有する。なお、チャネル形成領域と一対の不純物領域との間に、不純物元素が低濃度で添加された不純物領域を有していても良い。半導体層２４１２には、全体に導電型を付与する不純物元素が添加された構成とすることができる。

第１の絶縁膜２４０３としては、酸化シリコン、窒化シリコン又は窒化酸化シリコン等を用い、単層又は複数の膜を積層させて形成することができる。

なお、第１の絶縁膜２４０３として水素を含む膜を用い、半導体層２４０２を水素化しても良い。

ゲート電極２４０４及び電極２４１４としてはＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた一種の元素又は該元素を複数含む合金若しくは化合物からなる単層又は積層構造を用いることができる。

ＴＦＴ２４１０は、半導体層２４０２とゲート電極２４０４、及び半導体層２４０２とゲート電極２４０４の間の第１の絶縁膜２４０３とによって構成される。図２４では、画素を構成するＴＦＴとして、発光素子２４１５の第１の電極２４０７に接続されたＴＦＴ２４１０のみを示したが、複数のＴＦＴを有する構成としても良い。また、本実施例では、ＴＦＴ２４１０をトップゲート型のトランジスタとして示したが、半導体層の下方にゲート電極を有するボトムゲート型のトランジスタであっても良いし、半導体層の上下にゲート電極を有するデュアルゲート型のトランジスタであっても良い。

容量素子２４１１は、第１の絶縁膜２４０３を誘電体とし、第１の絶縁膜２４０３を挟んで対向する半導体層２４１２と電極２４１４とを一対の電極として構成される。なお、図２４では、容量素子として、一対の電極の一方をＴＦＴ２４１０の半導体層２４０２と同時に形成される半導体層２４１２とし、他方の電極を、ＴＦＴ２４１０のゲート電極２４０４と同時に形成される電極２４１４とした例を示したが、この構成に限定されない。

第２の絶縁膜２４０５としては、無機絶縁膜や有機絶縁膜の単層又は積層を用いることができる。無機絶縁膜としては、ＣＶＤ法により形成された酸化シリコン膜や、ＳＯＧ（ＳｐｉｎＯｎＧｌａｓｓ）法により塗布された酸化シリコン膜などを用いることができ、有機絶縁膜としてはポリイミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）、アクリル又はポジ型感光性有機樹脂、ネガ型感光性有機樹脂等の膜を用いることができる。

また、第２の絶縁膜２４０５として、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される材料を用いることができる。この材料の置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いても良い。又は置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いても良い。

なお、第２の絶縁膜２４０５の表面を高密度プラズマによって処理し、窒化させても良い。高密度プラズマは、高い周波数のマイクロ波、例えば２．４５ＧＨｚを使うことによって生成される。なお、高密度プラズマとしては電子密度が１×１０^１１ｃｍ^−３以上１×１０^１３ｃｍ^−３以下であり、電子温度が０．２ｅＶ以上２．０ｅＶ以下（より好ましくは０．５ｅＶ以上１．５ｅＶ以下）であるものを用いる。このように低電子温度が特徴である高密度プラズマは、活性種の運動エネルギーが低いため、従来のプラズマ処理に比べプラズマダメージが少なく欠陥が少ない膜を形成することができる。高密度プラズマ処理の際、基板２４００は３５０℃から４５０℃の温度とする。また、高密度プラズマを発生させる装置において、マイクロ波を発生するアンテナから基板２４００までの距離を２０ｎｍ〜８０ｍｍ（好ましくは２０ｎｍ〜６０ｍｍ）とする。

窒素と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、又は窒素と水素と希ガス雰囲気下、又はＮＨ_３と希ガス雰囲気下などの窒素雰囲気下において、上記高密度プラズマ処理を行い第２の絶縁膜２４０５表面を窒化する。高密度プラズマにより窒化処理により形成された第２の絶縁膜２４０５表面には窒素や、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの元素が混入している。例えば、第２の絶縁膜２４０５として酸化シリコン膜や酸化窒化シリコン膜を用い、当該膜の表面を高密度プラズマで処理することによって窒化シリコン膜を形成する。こうして形成した窒化シリコン膜に含まれる水素を用いて、ＴＦＴ２４１０の半導体層２４０２の水素化を行っても良い。なお当該水素化処理は、前述した第１の絶縁膜２４０３中の水素を用いた水素化処理と組み合わせても良い。

なお、上記高密度プラズマ処理によって形成された窒化膜の上に更に絶縁膜を形成して、第２の絶縁膜２４０５としても良い。

電極２４０６としてはＡｌ、Ｎｉ、Ｃ、Ｗ、Ｍｏ、Ｔｉ、Ｐｔ、Ｃｕ、Ｔａ、Ａｕ、Ｍｎから選ばれた一種の元素又は該元素を複数含む合金からなる単層又は積層構造を用いることができる。

第１の電極２４０７及び第２の電極２４１７の一方もしくは両方を透明電極とすることができる。透明電極としては、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物などを用いることができる。勿論、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物なども用いることができる。

発光層は、正孔注入輸送層、発光層、電子注入輸送層など、機能の異なる複数の層を用いて構成することが好ましい。

正孔注入輸送層は、ホール輸送性の有機化合物材料と、その有機化合物材料に対して電子受容性を示す無機化合物材料とを含む複合材料で形成することが好ましい。このような構成とすることで、本来内在的なキャリアをほとんど有さない有機化合物に多くのホールキャリアが発生し、極めて優れたホール注入性・輸送性が得られる。この効果により、従来よりも駆動電圧を低くすることができる。また、駆動電圧の上昇を招くことなく正孔注入輸送層を厚くすることができるため、ゴミ等に起因する発光素子の短絡も抑制することができる。

ホール輸送性の有機化合物材料としては、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］トリフェニルアミン（略称：ＭＴＤＡＴＡ）、１，３，５−トリス［Ｎ，Ｎ−ジ（ｍ−トリル）アミノ］ベンゼン（略称：ｍ−ＭＴＤＡＢ）、Ｎ，Ｎ’−ジフェニル−Ｎ，Ｎ’−ビス（３−メチルフェニル）−１，１’−ビフェニル−４，４’−ジアミン（略称：ＴＰＤ）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＮＰＢ）などが挙げられるが、これらに限定されることはない。

電子受容性を示す無機化合物材料としては、酸化チタン、酸化ジルコニウム、酸化バナジウム、酸化モリブデン、酸化タングステン、酸化レニウム、酸化ルテニウム、酸化亜鉛などが挙げられる。特に酸化バナジウム、酸化モリブデン、酸化タングステン、酸化レニウムは真空蒸着が可能で扱いやすいため、好適である。

電子注入輸送層は、電子輸送性の有機化合物材料を用いて形成する。具体的には、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ_３）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ_３）などが挙げられるが、これらに限定されることはない。

発光層は、９，１０−ジ（２−ナフチル）アントラセン（略称：ＤＮＡ）、９，１０−ジ（２−ナフチル）−２−ｔｅｒｔ−ブチルアントラセン（略称：ｔ−ＢｕＤＮＡ）、４，４’−ビス（２，２−ジフェニルビニル）ビフェニル（略称：ＤＰＶＢｉ）、クマリン３０、クマリン６、クマリン５４５、クマリン５４５Ｔ、ペリレン、ルブレン、ペリフランテン、２，５，８，１１−テトラ（ｔｅｒｔ−ブチル）ペリレン（略称：ＴＢＰ）、９，１０−ジフェニルアントラセン（略称：ＤＰＡ）、５，１２−ジフェニルテトラセン、４−（ジシアノメチレン）−２−メチル−［ｐ−（ジメチルアミノ）スチリル］−４Ｈ−ピラン（略称：ＤＣＭ１）、４−（ジシアノメチレン）−２−メチル−６−［２−（ジュロリジン−９−イル）エテニル］−４Ｈ−ピラン（略称：ＤＣＭ２）、４−（ジシアノメチレン）−２，６−ビス［ｐ−（ジメチルアミノ）スチリル］−４Ｈ−ピラン（略称：ＢｉｓＤＣＭ）等が挙げられる。また、ビス［２−（４’，６’−ジフルオロフェニル）ピリジナト−Ｎ，Ｃ^２’］イリジウム（ピコリナート）（略称：ＦＩｒｐｉｃ）、ビス｛２−［３’，５’−ビス（トリフルオロメチル）フェニル］ピリジナト−Ｎ，Ｃ^２’｝イリジウム（ピコリナート）（略称：Ｉｒ（ＣＦ_３ｐｐｙ）_２（ｐｉｃ））、トリス（２−フェニルピリジナト−Ｎ，Ｃ^２’）イリジウム（略称：Ｉｒ（ｐｐｙ）_３）、ビス（２−フェニルピリジナト−Ｎ，Ｃ^２’）イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｐｐｙ）_２（ａｃａｃ））、ビス［２−（２’−チエニル）ピリジナト−Ｎ，Ｃ^３’］イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｔｈｐ）_２（ａｃａｃ））、ビス（２−フェニルキノリナト−Ｎ，Ｃ^２’）イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｐｑ）_２（ａｃａｃ））、ビス［２−（２’−ベンゾチエニル）ピリジナト−Ｎ，Ｃ^３’］イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｂｔｐ）_２（ａｃａｃ））などの燐光を放出できる化合物用いることもできる。

その他に、発光層の形成に用いることができる高分子系の電界発光材料は、ポリパラフェニレンビニレン系、ポリパラフェニレン系、ポリチオフェン系、ポリフルオレン系が挙げられる。

発光層を形成する母体材料として、無機材料を用いることができる。無機材料としては、亜鉛、カドミウム、ガリウムなど金属材料の硫化物、酸化物、窒化物を用いることが好ましい。例えば、硫化物として、硫化亜鉛（ＺｎＳ）、硫化カドミウム（ＣｄＳ）、硫化カルシウム（ＣａＳ）、硫化イットリウム（Ｙ_２Ｓ_３）、硫化ガリウム（Ｇａ_２Ｓ_３）、硫化ストロンチウム（ＳｒＳ）、硫化バリウム（ＢａＳ）などを用いることができる。酸化物としては、酸化亜鉛（ＺｎＯ）、酸化イットリウム（Ｙ_２Ｏ_３）などを用いることができる。また、窒化物としては、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）などを用いることができる。さらに、セレン化亜鉛（ＺｎＳｅ）、テルル化亜鉛（ＺｎＴｅ）なども用いることができ、硫化カルシウム−ガリウム（ＣａＧａ_２Ｓ_４）、硫化ストロンチウム−ガリウム（ＳｒＧａ_２Ｓ_４）、硫化バリウム−ガリウム（ＢａＧａ_２Ｓ_４）、などの３元系の混晶であっても良い。

不純物元素としては、金属イオンの内殻電子遷移を利用した発光中心を形成するものとして、マンガン（Ｍｎ）、銅（Ｃｕ）、サマリウム（Ｓｍ）、テルビウム（Ｔｂ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、ユーロピウム（Ｅｕ）、セリウム（Ｃｅ）、プラセオジウム（Ｐｒ）などの金属元素を用いることができる。なお、電荷補償として、フッ素（Ｆ）、塩素（Ｃｌ）などのハロゲン元素が添加されていても良い。

また、ドナー−アクセプタ再結合を利用した発光中心として、第一の不純物元素及び第二の不純物元素を含む発光材料を用いることができる。第一の不純物元素としては、例えば、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、白金（Ｐｔ）などの金属元素、珪素（Ｓｉ）などを用いることができる。第二の不純物元素は、例えば、フッ素（Ｆ）、塩素（Ｃｌ）、臭素（Ｂｒ）、ヨウ素（Ｉ）、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）などを用いることができる。

発光材料は固相反応、すなわち、母体材料及び不純物元素を秤量し、乳鉢で混合、電気炉で加熱して反応させる方法により、母体材料に不純物元素を含有させる。例えば、母体材料と、第一の不純物元素又は第一の不純物元素を含む化合物と、第二の不純物元素又は第二の不純物元素を含む化合物をそれぞれ秤量し、乳鉢で混合した後、電気炉で加熱、焼成を行う。焼成温度は、７００〜１５００℃が好ましい。温度が低すぎる場合は固体反応が進まず、温度が高すぎる場合は母体材料が分解してしまうからである。なお、粉末状態で焼成を行っても良いが、ペレット状態で焼成を行うことが好ましい。

また、固相反応を利用する場合の不純物元素として、第一の不純物元素と第二の不純物元素で構成される化合物を組み合わせて用いても良い。この場合、不純物元素が拡散されやすく固相反応が進みやすくなるため、均一な発光材料を得ることができる。さらに余分な不純物元素が入らないため、純度の高い発光材料が得ることができる。第一の不純物元素と第二の不純物元素で構成される化合物としては、例えば、フッ化銅（ＣｕＦ_２）、塩化銅（ＣｕＣｌ）、ヨウ化銅（ＣｕＩ）、臭化銅（ＣｕＢｒ）、窒化銅（Ｃｕ_３Ｎ）、リン化銅（Ｃｕ_３Ｐ）、フッ化銀（ＣｕＦ）、塩化銀（ＣｕＣｌ）、ヨウ化銀（ＣｕＩ）、臭化銀（ＣｕＢｒ）、塩化金（ＡｕＣｌ_３）、臭化金（ＡｕＢｒ_３）、塩化白金（ＰｔＣｌ_２）などを用いることができる。また、第二の不純物元素の代わりに第三の不純物元素を含んだ発光材料を用いても良い。

第三の不純物元素は、例えば、リチウム（Ｌｉ）、ナトリウム（Ｎａ）、カリウム（Ｋ）、ルビジウム（Ｒｂ）、セシウム（Ｃｓ）、窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）などを用いることができる。これらの不純物元素の濃度は、母体材料に対して０．０１〜１０ｍｏｌ％であれば良く、好ましくは０．１〜５ｍｏｌ％の範囲である。

高い電気導電性を有する発光材料としては、母体材料として、上述した材料を用い、上述した第一の不純物元素及び第二の不純物元素及び第三の不純物元素を含む発光材料を添加した発光材料を用いることができる。これらの不純物元素の濃度は、母体材料に対して０．０１〜１０ｍｏｌ％であれば良く、好ましくは０．１〜５ｍｏｌ％の範囲であれば良い。

第二の不純物元素と第三の不純物元素で構成される化合物としては、例えば、フッ化リチウム（ＬｉＦ）、塩化リチウム（ＬｉＣｌ）、ヨウ化リチウム（ＬｉＩ）、臭化銅（ＬｉＢｒ）、塩化ナトリウム（ＮａＣｌ）などのハロゲン化アルカリ、窒化ホウ素（ＢＮ）、窒化アルミニウム（ＡｌＮ）、アルミニウムアンチモン（ＡｌＳｂ）、ガリウムリン（ＧａＰ）、ガリウムヒ素（ＧａＡｓ）、インジウムリン（ＩｎＰ）、インジウムヒ素（ＩｎＡｓ）、インジウムアンチモン（ＩｎＳｂ）などを用いることができる。

母体材料として、上述した材料を用い、上述した第一の不純物元素及び第二の不純物元素及び第三の不純物元素を含む発光材料を用いた発光層は、高電界により加速されたホットエレクトロンを必要とすることなく、発光することが可能である。つまり、発光素子に高電圧を印加する必要がなくなるため、低駆動電圧で動作可能な発光素子を得ることができる。また、低駆動電圧で発光可能であるため、消費電力も低減された発光素子を得ることができる。また、さらに他の発光中心となる元素が含まれていても良い。

また、母体材料として上述した材料を用い、第二の不純物元素及び第三の不純物元素及び上述した金属イオンの内殻電子遷移を利用した発光中心を含む発光材料を用いることができる。この場合、発光中心となる金属イオンは、母体材料に対して０．０５〜５原子％であることが好ましい。また、第二の不純物元素の濃度は、母体材料に対して０．０５〜５原子％であることが好ましい。また、第三の不純物元素の濃度は、母体材料に対して０．０５〜５原子％であることが好ましい。このような構成の発光材料は、低電圧で発光可能である。よっって、低駆動電圧で発光可能な発光素子を得ることができるため、消費電力が低減された発光素子を得ることができる。また、さらに他の発光中心となる元素が含まれていても良い。このような発光材料を用いることにより、発光素子の輝度劣化を抑制することができる。また、トランジスタを用いて低電圧で駆動することができる。

いずれにしても、発光層の層構造は変化しうるものであり、特定の正孔又は電子注入輸送層や発光層を備えていない代わりに、もっぱらこの目的用の電極層を備えたり、発光性の材料を分散させて備えたりする変形は、発光素子としての目的を達成し得る範囲において許容されうるものである。

第１の電極２４０７及び第２の電極２４１７の他方は、透光性を有さない材料で形成されていても良い。例えば、ＬｉやＣｓ等のアルカリ金属、及びＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、これらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉ、Ｍｇ：Ｉｎなど）、及びこれらの化合物（ＣａＦ_２）の他、ＹｂやＥｒ等の希土類金属を用いることができる。

第３の絶縁膜２４０８としては、第２の絶縁膜２４０５と同様の材料を用いて形成することができる。第３の絶縁膜２４０８は、第１の電極２４０７の端部を覆うように第１の電極２４０７の周辺に形成され、隣り合う画素において発光層２４０９を分離する機能を有する。

発光層２４０９は、一又は複数の層で構成されている。複数の層で構成されている場合、これらの層は、キャリア輸送特性の観点から正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層などに分類することができる。なお各層の境目は必ずしも明確である必要はなく、互いの層を構成している材料が一部混合し、界面が不明瞭になっている場合もある。各層には、有機系の材料、無機系の材料を用いることが可能である。有機系の材料として、高分子系、中分子系、低分子系のいずれの材料も用いることが可能である。

発光素子２４１５は、発光層２４０９と、発光層２４０９を介して重なる第１の電極２４０７及び第２の電極２４１７とによって構成される。第１の電極２４０７及び第２の電極２４１７の一方が陽極に相当し、他方が陰極に相当する。発光素子２４１５は、陽極と陰極の間にしきい値電圧より大きい電圧が順バイアスで印加されると、陽極から陰極に電流が流れて発光する。

次に、図２４（Ｂ）の構成について説明する。なお、図２４（Ａ）と同じ部分は同じ符号を用いて示し、説明は省略する。

図２４（Ｂ）は、図２４（Ａ）において、第２の絶縁膜２４０５と第３の絶縁膜２４０８の間に絶縁膜２４１８を有する構成である。電極２４０６と第１の電極２４０７とは、絶縁膜２４１８に設けられたコンタクトホールにおいて電極２４１６によって接続されている。

絶縁膜２４１８は、第２の絶縁膜２４０５と同様の構成とすることができる。電極２４１６は、電極２４０６と同様の構成とすることができる。

本実施例は、図７乃至図２３で示す発光ユニットの構造についての一例を示している。すなわち、図２４（Ａ）、（Ｂ）で示すＴＦＴ２４１０、容量素子２４１１、発光素子２４１５を用いて、図７乃至図２３で示す発光ユニットを構成することができる。その発光ユニットは、図１で示す発光ユニット１０４、図２で示す発光ユニット２０４、図３で示す発光ユニット３０４、図４で示す発光ユニット４０４、図５で示す発光ユニット５０４、図６で示す発光ユニット６０４として適用することができる。それにより、ソース信号線の充放電に影響する寄生容量が、ソースドライバの出力から画素への書込みが選択されている画素までのソース信号線にしか影響しなくなる。それにより、ソース信号線の充放電による消費電力の増大を小さくし低消費電力化を図ることができる。

本実施例は、トランジスタの半導体層に水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）を用いた場合について説明する。図２８にはトップゲートのトランジスタ、図２９及び図３０にはボトムゲートのトランジスタの場合について示す。

水素化アモルファスシリコンを半導体層に用いたトップゲート構造のトランジスタの断面を図２８（ａ）に示す。図に示すように、基板２８０１上に下地膜２８０２が形成されている。さらに下地膜２８０２上に画素電極２８０３が形成されている。また、画素電極２８０３と同層に同じ材料からなる第１の電極２８０４が形成されている。

基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜２８０２としては、窒化アルミ（ＡｌＮ）や酸化シリコン（ＳｉＯ_２）、酸化窒化シリコン（ＳｉＯ_ｘＮ_ｙ）などの単層やこれらの積層を用いることができる。

また、下地膜２８０２上に配線２８０５及び配線２８０６が形成され、画素電極２８０３の端部が配線２８０５で覆われている。配線２８０５及び配線２８０６の上部にＮ型の導電型を有するＮ型半導体層２８０７及びＮ型半導体層２８０８が形成されている。また、配線２８０５と配線２８０６の間であって、下地膜２８０２上に半導体層２８０９が形成されている。そして、半導体層２８０９の一部はＮ型半導体層２８０７及びＮ型半導体層２８０８上にまで延長されている。なお、この半導体層は水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）等の非結晶性を有する半導体膜、微結晶シリコン（μｃ−Ｓｉ：Ｈ）等で形成されている。また、半導体層２８０９上にゲート絶縁膜２８１０が形成されている。また、ゲート絶縁膜２８１０と同層の同じ材料からなる絶縁膜２８１１が第１の電極２８０４上にも形成されている。なお、ゲート絶縁膜２８１０としては酸化シリコン膜や窒化シリコン膜などが用いられる。

また、ゲート絶縁膜２８１０上に、ゲート電極２８１２が形成されている。また、ゲート電極２８１２と同層に同じ材料でなる第２の電極２８１３が第１の電極２８０４上に絶縁膜２８１１を介して形成されている。第１の電極２８０４及び第２の電極２８１３で絶縁膜２８１１を挟まれた容量素子２８１９が形成されている。また、画素電極２８０３の端部、駆動トランジスタ２８１８及び容量素子２８１９を覆い、層間絶縁膜２８１４が形成されている。

層間絶縁膜２８１４及びその開口部に位置する画素電極２８０３上に有機化合物を含む層２８１５及び対向電極２８１６が形成され、画素電極２８０３と対向電極２８１６とで有機化合物を含む層２８１５が挟まれた領域では発光素子２８１７が形成されている。

また、図２８（ａ）に示す第１の電極２８０４を図２８（ｂ）に示すように第１の電極２８２０で形成しても良い。第１の電極２８２０は配線２８０５及び２８０６と同層の同一材料で形成されている。

また、水素化アモルファスシリコンを半導体層に用いたボトムゲート構造のトランジスタを用いた半導体装置のパネルの部分断面を図２９に示す。

基板２９０１上にゲート電極２９０３が形成されている。また、ゲート電極２９０３と同層に同じ材料からなる第１の電極２９０４が形成されている。ゲート電極２９０３の材料にはリンが添加された多結晶シリコンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物であるシリサイドでも良い。

また、ゲート電極２９０３及び第１の電極２９０４を覆うようにゲート絶縁膜２９０５が形成されている。ゲート絶縁膜２９０５としては酸化シリコン膜や窒化シリコン膜などが用いられる。

また、ゲート絶縁膜２９０５上に、半導体層２９０６が形成されている。また、半導体層２９０６と同層に同じ材料からなる半導体層２９０７が形成されている。基板はガラス基板、石英基板、セラミック基板などを用いることができる。

半導体層２９０６上にはＮ型の導電性を有するＮ型半導体層２９０８、Ｎ型半導体層２９０９が形成され、半導体層２９０７上にはＮ型半導体層２９１０が形成されている。

Ｎ型半導体層２９０８、Ｎ型半導体層２９０９にはそれぞれ配線２９１１、配線２９１２が形成され、Ｎ型半導体層２９１０上には配線２９１１及び配線２９１２と同層の同一材料からなる導電層２９１３が形成されている。

半導体層２９０７、Ｎ型半導体層２９１０及び導電層２９１３からなる第２の電極が構成される。なお、この第２の電極と第１の電極２９０４でゲート絶縁膜２９０５を挟み込んだ構造の容量素子２９２０が形成されている。

また、配線２９１１の一方の端部は延在し、その延在した配線２９１１上部に接して画素電極２９１４が形成されている。

また、画素電極２９１４の端部、駆動トランジスタ２９１９及び容量素子２９２０を覆うように絶縁層２９１５が形成されている。

画素電極２９１４及び絶縁層２９１５上には有機化合物を含む層２９１６及び対向電極２９１７が形成され、画素電極２９１４と対向電極２９１７とで有機化合物を含む層２９１６が挟まれた領域では発光素子２９１８が形成されている。

容量素子の第２の電極の一部となる半導体層２９０７及びＮ型半導体層２９１０は設けるなくても良い。つまり第２の電極は導電層２９１３とし、第１の電極２９０４と導電層２９１３でゲート絶縁膜が挟まれた構造の容量素子としても良い。

なお、図２９（ａ）において、配線２９１１を形成する前に画素電極２９１４を形成することで、図２９（ｂ）に示すような、画素電極２９１４と同層で同じ材料からなる第２の電極２９２１と第１の電極２９０４でゲート絶縁膜２９０５が挟まれた構造の容量素子２９２０を形成することができる。

なお、図２９では、逆スタガ型のチャネルエッチ構造のトランジスタについて示したが、もちろんチャネル保護構造のトランジスタでも良い。チャネル保護構造のトランジスタの場合について、図３０（ａ）、（ｂ）を用いて説明する。

図３０（ａ）に示すチャネル保護型構造のトランジスタは図２９（ａ）に示したチャネルエッチ構造の駆動トランジスタ２９１９の半導体層２９０６のチャネルが形成される領域上にエッチングのマスクとなる絶縁層３００１が設けられている点が異なり、他の共通しているところは共通の符号を用いている。

また、同様に、図３０（ｂ）に示すチャネル保護型構造のトランジスタは図２９（ｂ）に示したチャネルエッチ構造の駆動トランジスタ２９１９の半導体層２９０６のチャネルが形成される領域上にエッチングのマスクとなる絶縁層３００１が設けられている点が異なり、他の共通しているところは共通の符号を用いている。

本発明の画素を構成するトランジスタの半導体層（チャネル形成領域やソース領域やドレイン領域など）に非晶質半導体膜を用いることで、製造コストを削減することができる。例えば、図２８〜図３０に示す画素構成を用いることで非晶質半導体膜を適用することが可能である。

なお、本発明の画素構成の適用することができるトランジスタの構造や、容量素子の構造は上述した構成に限られず、さまざまな構成のトランジスタの構造や、容量素子の構造のものを用いることができる。

図２８にはトップゲートのトランジスタ、図２９及び図３０にはボトムゲートのトランジスタの場合を示している。本実施例は、図７乃至図２３で示す発光ユニットの構造についての一例を示している。すなわち、図２８で示す駆動トランジスタ２８１８、容量素子２８１９、発光素子２８１７、或いは、図２９及び図３０で示す駆動トランジスタ２９１９、容量素子２９２０、発光素子２９１８を用いて、図７乃至図２３で示す発光ユニットを構成することができる。その発光ユニットは、図１で示す発光ユニット１０４、図２で示す発光ユニット２０４、図３で示す発光ユニット３０４、図４で示す発光ユニット４０４、図５で示す発光ユニット５０４、図６で示す発光ユニット６０４として適用することができる。それにより、ソース信号線の充放電に影響する寄生容量が、ソースドライバの出力から画素への書込みが選択されている画素までのソース信号線にしか影響しなくなる。それにより、ソース信号線の充放電による消費電力の増大を小さくし低消費電力化を図ることができる。

本実施例では、実施例１及び実施例２に適用することのできるトランジスタ等の作製方法として、プラズマ処理を用いて半導体装置を作製する方法について説明する。

図３１は、トランジスタを含む半導体装置の構造例を示した図である。なお、図３１において、図３１（Ｂ）は図３１（Ａ）のａ−ｂ間の断面図に相当し、図３１（Ｃ）は図３１（Ａ）のｃ−ｄ間の断面図に相当する。

図３１に示す半導体装置は、基板４６０１上に絶縁膜４６０２を介して設けられた半導体膜４６０３ａ、４６０３ｂと、当該半導体膜４６０３ａ、４６０３ｂ上にゲート絶縁膜４６０４を介して設けられたゲート電極４６０５を有している。さらに、ゲート電極を覆って設けられた絶縁膜４６０６、４６０７と、半導体膜４６０３ａ、４６０３ｂのソース領域又はドレイン領域と電気的に接続し且つ絶縁膜４６０７上に設けられた導電膜４６０８とを有している。なお、図３１においては、半導体膜４６０３ａの一部をチャネル領域として用いたＮチャネル型トランジスタ４６１０ａと半導体膜４６０３ｂの一部をチャネル領域として用いたＰチャネル型トランジスタ４６１０ｂとを設けた場合を示しているが、この構成に限られない。例えば、図３１では、Ｎチャネル型トランジスタ４６１０ａにＬＤＤ領域を設け、Ｐチャネル型トランジスタ４６１０ｂにはＬＤＤ領域を設けていないが、両方に設けた構成としても良いし両方に設けない構成とすることも可能である。

なお、本実施例では、上記基板４６０１、絶縁膜４６０２、半導体膜４６０３ａ及び４６０３ｂ、ゲート絶縁膜４６０４、絶縁膜４６０６又は絶縁膜４６０７のうち少なくともいずれか一層に、プラズマ処理を用いて酸化又は窒化を行うことにより半導体膜又は絶縁膜を酸化又は窒化することによって、図３１に示した半導体装置を作製する。このように、プラズマ処理を用いて半導体膜又は絶縁膜を酸化又は窒化することによって、当該半導体膜又は絶縁膜の表面を改質し、ＣＶＤ法やスパッタリング法により形成した絶縁膜と比較してより緻密な絶縁膜を形成することができるため、ピンホール等の欠陥を抑制し半導体装置の特性等を向上させることが可能となる。

本実施例では、上記図３１における半導体膜４６０３ａ及び４６０３ｂ又はゲート絶縁膜４６０４にプラズマ処理を行い、当該半導体膜４６０３ａ及び４６０３ｂ又はゲート絶縁膜４６０４を酸化又は窒化することによって半導体装置を作製する方法について図面を参照して説明する。なお、以下の説明において、図３２（Ａ１）乃至図３２（Ｄ１）は、図３１（Ａ）におけるａ−ｂ間の断面図に相当する。また、図３２（Ａ２）乃至図３２（Ｄ２）は、図３１（Ａ）におけるｃ−ｄ間の断面図に相当する。これは、図３３乃至図３７についても同様である。

はじめに、基板上に設けられた島状の半導体膜において、当該島状の半導体膜の端部を直角に近い形状で設ける場合について示す。

まず、基板４６０１上に島状の半導体膜４６０３ａ、４６０３ｂを形成する（図３２（Ａ１）、（Ａ２））。島状の半導体膜４６０３ａ、４６０３ｂは、基板４６０１上にあらかじめ形成された絶縁膜４６０２上にスパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉ_ｘＧｅ_１−ｘ等）等を用いて非晶質半導体膜を形成する。そして、当該非晶質半導体膜を結晶化させ、半導体膜を選択的にエッチングすることにより設けることができる。なお、非晶質半導体膜の結晶化は、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法又はこれら方法を組み合わせた方法等により行うことができる。なお、図３２（Ａ１）、（Ａ２）では、島状の半導体膜４６０３ａ、４６０３ｂの端部を直角に近い形状（θ＝８５〜１００°）で設ける。

次に、プラズマ処理を行い半導体膜４６０３ａ、４６０３ｂを酸化又は窒化することによって、当該半導体膜４６０３ａ、４６０３ｂの表面にそれぞれ酸化膜又は窒化膜４６２１ａ、４６２１ｂ（以下、絶縁膜４６２１ａ、絶縁膜４６２１ｂとも記す）を形成する（図３２（Ｂ１）、（Ｂ２））。例えば、半導体膜４６０３ａ、４６０３ｂとしてＳｉを用いた場合、絶縁膜４６２１ａ及び絶縁膜４６２１ｂとして、酸化シリコン（ＳｉＯｘ）又は窒化シリコン（ＳｉＮｘ）が形成される。また、プラズマ処理により半導体膜４６０３ａ、４６０３ｂを酸化させた後に、再度プラズマ処理を行うことによって窒化させても良い。この場合、半導体膜４６０３ａ、４６０３ｂに接して酸化シリコン（ＳｉＯｘ）が形成され、当該酸化シリコンの表面に窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。なお、プラズマ処理により半導体膜を酸化する場合には、酸素雰囲気下（例えば、酸素（Ｏ_２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下又は酸素と水素（Ｈ_２）と希ガス雰囲気下又は一酸化二窒素と希ガス雰囲気下）でプラズマ処理を行う。一方、プラズマ処理により半導体膜を窒化する場合には、窒素雰囲気下（例えば、窒素（Ｎ_２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下又は窒素と水素と希ガス雰囲気下又はＮＨ_３と希ガス雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いても良い。そのため、絶縁膜４６２１ａ、４６２１ｂは、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含んでおり、Ａｒを用いた場合には絶縁膜４６２１ａ、４６２１ｂにＡｒが含まれている。

また、プラズマ処理は、上記ガスの雰囲気中において、プラズマの電子密度が１×１０^１１ｃｍ^−３以上１×１０^１３ｃｍ^−３以下であり、プラズマの電子温度が０．５ｅＶ以上１．５ｅＶ以下で行う。プラズマの電子密度が高密度であり、基板４６０１上に形成された被処理物（ここでは、半導体膜４６０３ａ、４６０３ｂ）付近での電子温度が低いため、被処理物に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が１×１０^１１ｃｍ^−３以上と高密度であるため、プラズマ処理を用いて、被処理物を酸化又は窒化することよって形成される酸化物又は窒化膜は、ＣＶＤ法やスパッタリング法等により形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な膜を形成することができる。また、プラズマの電子温度が１ｅＶ以下と低いため、従来のプラズマ処理や熱酸化法と比較して低温度で酸化又は窒化処理を行うことができる。たとえば、ガラス基板の歪点温度よりも１００度以上低い温度でプラズマ処理を行っても十分に酸化又は窒化処理を行うことができる。なお、プラズマを形成するための周波数としては、マイクロ波（２．４５ＧＨｚ）等の高周波を用いることができる。なお、以下に特に断らない場合は、プラズマ処理として上記条件を用いて行うものとする。

次に、絶縁膜４６２１ａ、４６２１ｂを覆うようにゲート絶縁膜４６０４を形成する（図３２（Ｃ１）、（Ｃ２））。ゲート絶縁膜４６０４は、スパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いて、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素又は窒素を有する絶縁膜の単層構造、又はこれらの積層構造で設けることができる。例えば、半導体膜４６０３ａ、４６０３ｂとしてＳｉを用い、プラズマ処理により当該Ｓｉを酸化させることによって当該半導体膜４６０３ａ、４６０３ｂの表面に絶縁膜４６２１ａ、４６２１ｂとして酸化シリコンを形成した場合、当該絶縁膜４６２１ａ、４６２１ｂ上にゲート絶縁膜として酸化シリコン（ＳｉＯｘ）を形成する。また、上記図３２（Ｂ１）、（Ｂ２）において、プラズマ処理により半導体膜４６０３ａ、４６０３ｂを酸化又は窒化することによって形成された絶縁膜４６２１ａ、４６２１ｂの膜厚が十分である場合には、当該絶縁膜４６２１ａ、４６２１ｂをゲート絶縁膜として用いることも可能である。

次に、ゲート絶縁膜４６０４上にゲート電極４６０５等を形成することによって、島状の半導体膜４６０３ａ、４６０３ｂをチャネル領域として用いたＮチャネル型トランジスタ４６１０ａ、Ｐチャネル型トランジスタ４６１０ｂを有する半導体装置を作製することができる（図３２（Ｄ１）、（Ｄ２））。

このように、半導体膜４６０３ａ、４６０３ｂ上にゲート絶縁膜４６０４を設ける前に、プラズマ処理により半導体膜４６０３ａ、４６０３ｂの表面を酸化又は窒化することによって、チャネル領域の端部４６５１ａ、４６５１ｂ等におけるゲート絶縁膜４６０４の被覆不良に起因するゲート電極と半導体膜のショート等を防止することができる。島状の半導体膜の側端部が略垂直（θ＝８５〜１００°）に切り立っている場合には、ゲート絶縁膜を形成したときにその側端部をうまく被覆できない問題がある。しかしながら、あらかじめ半導体膜の表面にプラズマ処理を用いて酸化又は窒化しておくことによって、半導体膜の側端部におけるゲート絶縁膜の被覆不良等を防止することが可能となる。

また、上記図３２（Ｃ１）、（Ｃ２）において、ゲート絶縁膜４６０４を形成した後にプラズマ処理を行うことによって、ゲート絶縁膜４６０４を酸化又は窒化させても良い。この場合、半導体膜４６０３ａ、４６０３ｂを覆うように形成されたゲート絶縁膜４６０４（図３３（Ａ１）、（Ａ２））にプラズマ処理を行い、ゲート絶縁膜４６０４を酸化又は窒化することによって、ゲート絶縁膜４６０４の表面に酸化膜又は窒化膜（以下、絶縁膜４６２３とも記す）を形成する（図３３（Ｂ１）、（Ｂ２））。プラズマ処理の条件は、上記図３２（Ｂ１）、（Ｂ２）と同様に行うことができる。また、絶縁膜４６２３は、プラズマ処理に用いた希ガスを含んでおり、例えばＡｒを用いた場合には絶縁膜４６２３にＡｒが含まれている。

また、図３３（Ｂ１）、（Ｂ２）において、一旦酸素雰囲気下でプラズマ処理を行うことによりゲート絶縁膜４６０４を酸化させた後に、再度窒素雰囲気下でプラズマ処理を行うことにより窒化させても良い。この場合、半導体膜４６０３ａ、４６０３ｂ上に酸化シリコン（ＳｉＯｘ）又は酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）が形成され、ゲート電極４６０５に接して窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。その後、絶縁膜４６２３上にゲート電極４６０５等を形成することによって、島状の半導体膜４６０３ａ、４６０３ｂをチャネル領域として用いたＮチャネル型トランジスタ４６１０ａ、Ｐチャネル型トランジスタ４６１０ｂを有する半導体装置を作製することができる（図３３（Ｃ１）、（Ｃ２））。このように、ゲート絶縁膜にプラズマ処理を行うことにより、当該ゲート絶縁膜の表面を酸化又は窒化することによって、ゲート絶縁膜の表面を改質し緻密な膜を形成することができる。プラズマ処理を行うことによって得られた絶縁膜は、ＣＶＤ法やスパッタリング法で形成された絶縁膜と比較して緻密でピンホール等の欠陥も少ないため、トランジスタの特性を向上させることができる。

なお、図３３においては、あらかじめ半導体膜４６０３ａ、４６０３ｂにプラズマ処理を行うことによって、当該半導体膜４６０３ａ、４６０３ｂの表面を酸化又は窒化させた場合を示したが、半導体膜４６０３ａ、４６０３ｂにプラズマ処理を行わずにゲート絶縁膜４６０４を形成した後にプラズマ処理を行う方法を用いても良い。このように、ゲート電極を形成する前にプラズマ処理を行うことによって、ゲート絶縁膜の被覆不良により露出した半導体膜を酸化又は窒化することができるため不良の発生を防止することができる。すなわち、半導体膜の端部におけるゲート絶縁膜の被覆不良に起因するゲート電極と半導体膜のショート等を防止することができる。

このように、島状の半導体膜の端部を直角に近い形状で設けた場合であっても、半導体膜又はゲート絶縁膜にプラズマ処理を行い、当該半導体膜又はゲート絶縁膜を酸化又は窒化することによって、半導体膜の端部におけるゲート絶縁膜の被覆不良に起因するゲート電極と半導体膜のショート等を防止することができる。

次に、基板上に設けられた島状の半導体膜において、当該島状の半導体膜の端部をテーパー形状（θ＝３０〜８５°）で設ける場合について示す。

まず、基板４６０１上に島状の半導体膜４６０３ａ、４６０３ｂを形成する（図３４（Ａ１）、（Ａ２））。島状の半導体膜４６０３ａ、４６０３ｂは、基板４６０１上にあらかじめ形成された絶縁膜４６０２上にスパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉ_ｘＧｅ_１−ｘ等）等を用いて非晶質半導体膜を形成し、それを結晶化したものである。非晶質半導体膜の結晶化は、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法などにより行う。なお、図３４（Ａ１）、（Ａ２）では、島状の半導体膜の端部をテーパー形状（θ＝３０〜８５°）にエッチング加工している。

次に、半導体膜４６０３ａ、４６０３ｂを覆うようにゲート絶縁膜４６０４を形成する（図３４（Ｂ１）、（Ｂ２））。ゲート絶縁膜４６０４は、スパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いて、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素又は窒素を有する絶縁膜の単層構造、又はこれらの積層構造で設けることができる。

次に、プラズマ処理を行いゲート絶縁膜４６０４を酸化又は窒化することによって、当該ゲート絶縁膜４６０４の表面にそれぞれ酸化膜又は窒化膜（以下、絶縁膜４６２４とも記す）を形成する（図３４（Ｃ１）、（Ｃ２））。なお、プラズマ処理の条件は上記と同様に行うことができる。例えば、ゲート絶縁膜４６０４として酸化シリコン（ＳｉＯｘ）又は酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）を用いた場合、酸素雰囲気下でプラズマ処理を行いゲート絶縁膜４６０４を酸化する。当該絶縁膜は、ゲート絶縁膜の表面にはＣＶＤ法やスパッタリング法等により形成されたゲート絶縁膜と比較してピンホール等の欠陥の少ない緻密な膜を形成することができる。一方、窒素雰囲気下でプラズマ処理を行いゲート絶縁膜４６０４を窒化することによって、ゲート絶縁膜４６０４の表面に絶縁膜４６２４として窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）を設けることができる。また、一旦酸素雰囲気下でプラズマ処理を行うことによりゲート絶縁膜４６０４を酸化させた後に、再度窒素雰囲気下でプラズマ処理を行うことにより窒化させても良い。また、絶縁膜４６２４は、プラズマ処理に用いた希ガスを含んでおり、例えばＡｒを用いた場合には絶縁膜４６２４中にＡｒが含まれている。

次に、ゲート絶縁膜４６０４上にゲート電極４６０５等を形成することによって、島状の半導体膜４６０３ａ、４６０３ｂをチャネル領域として用いたＮチャネル型トランジスタ４６１０ａ、Ｐチャネル型トランジスタ４６１０ｂを有する半導体装置を作製することができる（図３４（Ｄ１）、（Ｄ２））。

このように、ゲート絶縁膜にプラズマ処理を行うことにより、ゲート絶縁膜の表面に酸化膜又は窒化膜からなる絶縁膜を設け、ゲート絶縁膜の表面の改質をすることができる。プラズマ処理を行うことによって酸化又は窒化された絶縁膜は、ＣＶＤ法やスパッタリング法で形成されたゲート絶縁膜と比較して緻密でピンホール等の欠陥も少ないため、トランジスタの特性を向上させることができる。また、半導体膜の端部をテーパー形状とすることによって、半導体膜の端部におけるゲート絶縁膜の被覆不良に起因するゲート電極と半導体膜のショート等を抑制することができるが、ゲート絶縁膜を形成した後にプラズマ処理を行うことによって、より一層ゲート電極と半導体膜のショート等を防止することができる。

次に、図３４とは、異なる半導体装置の作製方法に関して図面を参照して説明する。具体的には、テーパー形状を有する半導体膜の端部に選択的にプラズマ処理を行う場合に関して示す。

まず、基板４６０１上に島状の半導体膜４６０３ａ、４６０３ｂを形成する（図３５（Ａ１）、（Ａ２））。島状の半導体膜４６０３ａ、４６０３ｂは、基板４６０１上にあらかじめ形成された絶縁膜４６０２上にスパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉ_ｘＧｅ_１−ｘ等）等を用いて非晶質半導体膜を形成したものを結晶化したものである。レジスト４６２５ａ、４６２５ｂは、半導体膜を島状にエッチングするために用いている。なお、非晶質半導体膜の結晶化は、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法又はこれら方法を組み合わせた方法等により行うことができる。

次に、半導体膜のエッチングのために使用したレジスト４６２５ａ、４６２５ｂを除去する前に、プラズマ処理を行い島状の半導体膜４６０３ａ、４６０３ｂの端部を選択的に酸化又は窒化することによって、当該半導体膜４６０３ａ、４６０３ｂの端部にそれぞれ酸化膜又は窒化膜（以下、絶縁膜４６２６とも記す）を形成する（図３５（Ｂ１）、（Ｂ２））。プラズマ処理は、上述した条件下で行う。また、絶縁膜４６２６は、プラズマ処理に用いた希ガスを含んでいる。

次に、半導体膜４６０３ａ、４６０３ｂを覆うようにゲート絶縁膜４６０４を形成する（図３５（Ｃ１）、（Ｃ２））。ゲート絶縁膜４６０４は、上記と同様に設けることができる。

次に、ゲート絶縁膜４６０４上にゲート電極４６０５等を形成することによって、島状の半導体膜４６０３ａ、４６０３ｂをチャネル領域として用いたＮチャネル型トランジスタ４６１０ａ、Ｐチャネル型トランジスタ４６１０ｂを有する半導体装置を作製することができる（図３５（Ｄ１）、（Ｄ２））。

半導体膜４６０３ａ、４６０３ｂの端部をテーパー形状に設けた場合、半導体膜４６０３ａ、４６０３ｂの一部に形成されるチャネル領域の端部４６５２ａ、４６５２ｂもテーパー形状となり半導体膜の膜厚やゲート絶縁膜の膜厚が中央部分と比較して変化するため、トランジスタの特性に影響を及ぼす場合がある。そのため、ここではプラズマ処理によりチャネル領域の端部を選択的に酸化又は窒化して、当該チャネル領域の端部となる半導体膜に絶縁膜を形成することによって、チャネル領域の端部に起因するトランジスタへの影響を低減することができる。

なお、図３５では、半導体膜４６０３ａ、４６０３ｂの端部に限ってプラズマ処理により酸化又は窒化を行った例を示したが、もちろん上記図３４（Ｃ１）、（Ｃ２）で示したようにゲート絶縁膜４６０４にもプラズマ処理を行って酸化又は窒化させて絶縁膜４６２４を形成しても良い（図３７（Ａ１）、（Ａ２））。

次に、上記とは異なる半導体装置の作製方法に関して図面を参照して説明する。具体的には、テーパー形状を有する半導体膜にプラズマ処理を行う場合に関して示す。

まず、基板４６０１上に上記と同様に島状の半導体膜４６０３ａ、４６０３ｂを形成する（図３６（Ａ１）、（Ａ２））。

次に、プラズマ処理を行い半導体膜４６０３ａ、４６０３ｂを酸化又は窒化することによって、当該半導体膜４６０３ａ、４６０３ｂの表面にそれぞれ酸化膜又は窒化膜（以下、絶縁膜４６２７ａ、絶縁膜４６２７ｂとも記す）を形成する（図３６（Ｂ１）、（Ｂ２））。プラズマ処理は上述した条件下で同様に行うことができる。例えば、半導体膜４６０３ａ、４６０３ｂとしてＳｉを用いた場合、絶縁膜４６２７ａ及び絶縁膜４６２７ｂとして、酸化シリコン（ＳｉＯｘ）又は窒化シリコン（ＳｉＮｘ）が形成される。また、プラズマ処理により半導体膜４６０３ａ、４６０３ｂを酸化させた後に、再度プラズマ処理を行うことによって窒化させても良い。この場合、半導体膜４６０３ａ、４６０３ｂに接して酸化シリコン（ＳｉＯｘ）又は酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）が形成され、当該酸化シリコンの又は酸化窒化シリコン表面に窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。そのため、絶縁膜４６２７ａ、４６２７ｂは、プラズマ処理に用いた希ガスを含んでいる。なお、プラズマ処理を行うことにより半導体膜４６０３ａ、４６０３ｂの端部も同時に酸化又は窒化される。

次に、絶縁膜４６２７ａ、４６２７ｂを覆うようにゲート絶縁膜４６０４を形成する（図３６（Ｃ１）、（Ｃ２））。ゲート絶縁膜４６０４は、スパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いて、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素又は窒素を有する絶縁膜の単層構造、又はこれらの積層構造で設けることができる。例えば、半導体膜４６０３ａ、４６０３ｂとしてＳｉを用いてプラズマ処理により酸化させることによって、当該半導体膜４６０３ａ、４６０３ｂ表面に絶縁膜４６２７ａ、４６２７ｂとして酸化シリコンを形成した場合、当該絶縁膜４６２７ａ、４６２７ｂ上にゲート絶縁膜として酸化シリコン（ＳｉＯｘ）を形成する。

次に、ゲート絶縁膜４６０４上にゲート電極４６０５等を形成することによって、島状の半導体膜４６０３ａ、４６０３ｂをチャネル領域として用いたＮチャネル型トランジスタ４６１０ａ、Ｐチャネル型トランジスタ４６１０ｂを有する半導体装置を作製することができる（図３６（Ｄ１）、（Ｄ２））。

半導体膜の端部をテーパー形状に設けた場合、半導体膜の一部に形成されるチャネル領域の端部もテーパー形状となるため、半導体素子の特性に影響を及ぼす場合がある。そのため、プラズマ処理により半導体膜を酸化又は窒化することによって、結果的にチャネル領域の端部も酸化又は窒化されるため半導体素子への影響を低減することができる。

なお、図３６では、半導体膜４６０３ａ、４６０３ｂに限ってプラズマ処理により酸化又は窒化を行った例を示したが、もちろん上記図３４（Ｃ１）、（Ｃ２）で示したようにゲート絶縁膜４６０４にプラズマ処理を行って酸化又は窒化させて絶縁膜４６２４を形成することも可能である（図３７（Ｂ１）、（Ｂ２））。この場合、一旦酸素雰囲気下でプラズマ処理を行うことによりゲート絶縁膜４６０４を酸化させた後に、再度窒素雰囲気下でプラズマ処理を行うことにより窒化させても良い。この場合、半導体膜４６０３ａ、４６０３ｂ上に酸化シリコン（ＳｉＯｘ）又は酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）が形成され、ゲート電極４６０５に接して窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。

なお、本実施例では、上記図３１における半導体膜４６０３ａ及び４６０３ｂ又はゲート絶縁膜４６０４にプラズマ処理を行い、当該半導体膜４６０３ａ及び４６０３ｂ又はゲート絶縁膜４６０４を酸化又は窒化を行ったが、プラズマ処理を用いて酸化又は窒化を行う層は、これに限定されない。例えば、基板４６０１又は絶縁膜４６０２にプラズマ処理を行っても良いし、絶縁膜４６０７にプラズマ処理を行っても良い。

なお、本実施例で述べた内容は、実施例１又は実施例２で述べた内容と自由に組み合わせて実施することができる。

本実施例では、実施例１及び実施例２に適用することのできるトランジスタ等の作製方法として、ハーフトーン方式について説明する。

図３８はトランジスタ、容量素子、抵抗素子を含む半導体装置の断面構造を示す図である。図３８は、Ｎチャネル型トランジスタ５４０１、Ｎチャネル型トランジスタ５４０２、容量素子５４０４、抵抗素子５４０５、Ｐチャネル型トランジスタ５４０３が示されている。各トランジスタと容量素子は半導体層５５０５、絶縁層５５０８を有し、各トランジスタはさらにゲート電極５５０９を備えている。ゲート電極５５０９は、第１導電層５５０３と第２導電層５５０２の積層構造で形成されている。また、図３９（Ａ）〜（Ｅ）は、図３８で示すトランジスタ、容量素子、抵抗素子に対応する上面図であり、合わせて参照することができる。

図３８において、Ｎチャネル型トランジスタ５４０１は、低濃度ドレイン（ＬＤＤ）構造とも呼ばれ、ソース及びドレイン領域を形成する不純物領域５５０６の不純物濃度よりも低濃度にドープされた不純物領域５５０７が半導体層５５０５に形成されている。不純物領域５５０６と不純物領域５５０７には、Ｎチャネル型トランジスタ５４０１を構成する場合、Ｎ型を付与する不純物としてリンなどが添加されている。ＬＤＤ領域はホットエレクトロン劣化や短チャネル効果を抑制する手段として形成される。

図３９（Ａ）で示すように、Ｎチャネル型トランジスタ５４０１のゲート電極５５０９において、第１導電層５５０３は、第２導電層５５０２の両側に広がって形成されている。この場合において、第１導電層５５０３の膜厚は、第２導電層５５０２の膜厚よりも薄く形成されている。第１導電層５５０３の厚さは、１０〜１００ｋＶの電界で加速されたイオン種を通過させることが可能な厚さに形成されている。不純物領域５５０７はゲート電極５５０９の第１導電層５５０３と重なるように形成されている。すなわち、ゲート電極５５０９とオーバーラップするＬＤＤ領域を形成している。この構造は、ゲート電極５５０９において、第２導電層５５０２をマスクとして、第１導電層５５０３を通して一導電型の不純物を添加することにより、自己整合的に不純物領域５５０７を形成している。すなわち、ゲート電極とオーバーラップするＬＤＤ領域を自己整合的に形成している。

図３８において、Ｎチャネル型トランジスタ５４０２は、不純物領域５５０６の片側に不純物領域５５０６の不純物濃度よりも低濃度にドープされた不純物領域５５０７が半導体層５５０５に形成されている。図３９（Ｂ）で示すように、Ｎチャネル型トランジスタ５４０２のゲート電極５５０９において、第１導電層５５０３は、第２導電層５５０２の片側に広がって形成されている。この場合も同様に、第２導電層５５０２をマスクとして、第１導電層５５０３を通して一導電型の不純物を添加することにより、自己整合的にＬＤＤ領域を形成することができる。

不純物領域５５０６の片側にＬＤＤを有するトランジスタは、ソース及びドレイン電極間に正電圧のみ、もしくは負電圧のみが印加されるトランジスタに適用すれば良い。具体的には、インバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、ラッチ回路といった論理ゲートを構成するトランジスタや、センスアンプ、定電圧発生回路、ＶＣＯといったアナログ回路を構成するトランジスタに適用すれば良い。

図３８において、容量素子５４０４は、第１導電層５５０３と半導体層５５０５とで絶縁層５５０８を挟んで形成されている。容量素子５４０４を形成する半導体層５５０５には、不純物領域５５１０と不純物領域５５１１を備えている。不純物領域５５１１は、半導体層５５０５において第１導電層５５０３とのみ重なる位置に形成される。また、不純物領域５５１０は配線５５０４とコンタクトする。不純物領域５５１１は、第１導電層５５０３を通して一導電型の不純物を添加することができるので、不純物領域５５１０と不純物領域５５１１に含まれる不純物濃度は同じにすることもできるし、異ならせることも可能である。いずれにしても、容量素子５４０４において、半導体層５５０５は電極として機能させるので、一導電型の不純物を添加して低抵抗化しておくことが好ましい。また、第１導電層５５０３は、図３９（Ｃ）に示すように、第２導電層５５０２を補助的な電極として利用することにより、電極として十分に機能させることができる。このように、第１導電層５５０３と第２導電層５５０２を組み合わせた複合的な電極構造とすることにより、容量素子５４０４を自己整合的に形成することができる。

図３８において、抵抗素子５４０５は、第１導電層５５０３によって形成されている。第１導電層５５０３は３０ｎｍ〜１５０ｎｍ程度の厚さに形成されるので、その幅や長さを適宜設定して抵抗素子を構成することができる。

抵抗素子は、高濃度に不純物元素を含む半導体層や、膜厚の薄い金属層によって構成すれば良い。抵抗値が膜厚、膜質、不純物濃度、活性化率などに依存する半導体層に対して、金属層は、膜厚、膜質で抵抗値が決定するため、ばらつきが小さく好ましい。抵抗素子５４０５の上面図を図３９（Ｄ）に示す。

図３８において、Ｐチャネル型トランジスタ５４０３は、半導体層５５０５に不純物領域５５１２を備えている。この不純物領域５５１２は、配線５５０４とコンタクトするソース及びドレイン領域を形成する。ゲート電極５５０９の構成は第１導電層５５０３と第２導電層５５０２が重畳した構成となっている。Ｐチャネル型トランジスタ５４０３はＬＤＤ領域を設けないシングルドレイン構造のトランジスタである。Ｐチャネル型トランジスタ５４０３を形成する場合、不純物領域５５１２にはＰ型を付与する不純物として硼素などが添加される。一方、不純物領域５５１２にリンを添加すればシングルドレイン構造のＮチャネル型トランジスタとすることもできる。Ｐチャネル型トランジスタ５４０３の上面図を図３９（Ｅ）に示す。

半導体層５５０５及びゲート絶縁層５５０８の一方若しくは双方に対してマイクロ波で励起され、電子温度が２ｅＶ以下、イオンエネルギーが５ｅＶ以下、電子密度が１×１０^１１〜１×１０^１３ｃｍ^−３程度である高密度プラズマ処理によって酸化又は窒化処理しても良い。このとき、基板温度を３００〜４５０℃とし、酸化雰囲気（Ｏ_２、Ｎ_２Ｏなど）又は窒化雰囲気（Ｎ_２、ＮＨ_３など）で処理することにより、半導体層５５０５とゲート絶縁層５５０８の界面の欠陥準位を低減することができる。ゲート絶縁層５５０８対してこの処理を行うことにより、この絶縁層の緻密化を図ることができる。すなわち、荷電欠陥の生成を抑えトランジスタのしきい値電圧の変動を抑えることができる。また、トランジスタを３Ｖ以下の電圧で駆動させる場合には、このプラズマ処理により酸化若しくは窒化された絶縁層をゲート絶縁層５５０８として適用することができる。また、トランジスタの駆動電圧が３Ｖ以上の場合には、このプラズマ処理で半導体層５５０５の表面に形成した絶縁層とＣＶＤ法（プラズマＣＶＤ法若しくは熱ＣＶＤ法）で堆積した絶縁層とを組み合わせてゲート絶縁層５５０８を形成することができる。また、同様にこの絶縁層は、容量素子５４０４の誘電体層としても利用することができる。この場合、このプラズマ処理で形成された絶縁層は、１ｎｍ〜１０ｎｍの厚さで形成され、緻密な膜であるので、大きな電荷容量を持つ容量素子を形成することができる。

図３８及び図３９を参照して説明したように、膜厚の異なる導電層を組み合わせることにより、さまざまな構成の素子を形成することができる。第１導電層のみが形成される領域と、第１導電層と第２導電層が積層されている領域は、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスク又はレチクルを用いて形成することができる。すなわち、フォトリソグラフィー工程において、フォトレジストを露光する際に、フォトマスクの透過光量を調節して、現像されるレジストマスクの厚さを異ならせる。この場合、フォトマスク又はレチクルに解像度限界以下のスリットを設けて上記複雑な形状を有するレジストを形成しても良い。また、現像後に約２００℃のベークを行ってフォトレジスト材料で形成されるマスクパターンを変形させても良い。

また、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスク又はレチクルを用いることにより、第１導電層のみが形成される領域と、第１導電層と第２導電層が積層されている領域を連続して形成することができる。図３９（Ａ）に示すように、第１導電層のみが形成される領域を半導体層上に選択的に形成することができる。このような領域は、半導体層上において有効であるが、それ以外の領域（ゲート電極と連続する配線領域）では必要がない。このフォトマスク若しくはレチクルを用いることにより、配線部分は、第１導電層のみの領域を作らないで済むので、配線密度を実質的に高めることができる。

図３８及び図３９の場合には、第１導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）又はモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物を３０〜５０ｎｍの厚さで形成する。また、第２導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）又はモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物で３００〜６００ｎｍの厚さに形成する。例えば、第１導電層と第２導電層をそれぞれ異なる導電材料を用い、後に行うエッチング工程でエッチングレートの差が生じるようにする。一例として、第１導電層をＴａＮを用い、第２導電層としてタングステン膜を用いることができる。

本実施例では、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスク又はレチクルを用いて、電極構造の異なるトランジスタ、容量素子、抵抗素子を、同じパターニング工程によって作り分けることができることを示している。これにより、回路の特性に応じて、形態の異なる素子を、工程を増やすことなく作り込み、集積化することができる。

なお、本実施例で述べた内容は、実施例１〜実施例３で述べた内容と自由に組み合わせて実施することができる。

本実施例では、実施例１及び実施例２に適用することのできるトランジスタ等の作製方法する際のマスクパターンの例について、図４０〜図４２を参照して説明する。

図４０（Ａ）で示す半導体層５６１０、５６１１はシリコン若しくはシリコンを成分とする結晶性の半導体で形成することが好ましい。例えば、シリコン膜をレーザアニールなどによって結晶化された多結晶シリコン、単結晶シリコンなどが適用される。その他にも半導体特性を示す、金属酸化物半導体、アモルファスシリコン、有機半導体を適用することも可能である。

この場合、最初に形成する半導体層は絶縁表面を有する基板の全面若しくは一部（トランジスタの半導体領域として画定されるよりも広い面積を有する領域）に形成する。そして、フォトリソグラフィー技術によって、半導体層上にマスクパターンを形成する。そのマスクパターンを利用して半導体層をエッチング処理することにより、トランジスタのソース及びドレイン領域及びチャネル形成領域を含む特定形状の島状の半導体層５６１０、５６１１を形成する。その半導体層５６１０、５６１１はレイアウトの適切さを考慮して決められる。

図４０（Ａ）で示す半導体層５６１０、５６１１を形成するためのフォトマスクは、図４０（Ｂ）に示すマスクパターン５６３０を備えている。このマスクパターン５６３０は、フォトリソグラフィー工程で用いるレジストがポジ型かネガ型かで異なる。ポジ型レジストを用いる場合には、図４０（Ｂ）で示すマスクパターン５６３０は、遮光部として作製される。マスクパターン５６３０は、多角形の頂部Ａを切り欠いた形状となっている。また、屈曲部Ｂにおいては、その角部が直角とならないように複数段に渡って屈曲する形状にしている。

図４０（Ｂ）で示すマスクパターン５６３０は、フォトリソグラフィー工程によって、その形状が図４０（Ａ）で示す半導体層５６１０、５６１１に反映される。その場合、マスクパターン５６３０と相似の形状が転写されても良いが、マスクパターン５６３０の頂部Ａや屈曲部Ｂがさらに丸みを帯びるように転写されていても良い。すなわち、マスクパターン５６３０よりもさらにパターン形状をなめらかにした丸め部を半導体層５６１０、５６１１に形成することもできる。

半導体層５６１０、５６１１の上には、酸化シリコン若しくは窒化シリコンを少なくとも一部に含む絶縁層が形成される。この絶縁層を形成する目的の一つはゲート絶縁層である。そして、図４１（Ａ）で示すように、半導体層と一部が重なるようにゲート配線５７１２、５７１３、５７１４を形成する。ゲート配線５７１２は半導体層５６１０に対応して形成される。ゲート配線５７１３は半導体層５６１０、５６１１に対応して形成される。また、ゲート配線５７１４は半導体層５６１０、５６１１に対応して形成される。ゲート配線は、金属層又は導電性の高い半導体層を成膜し、フォトリソグラフィー技術によってその形状を絶縁層上に作り込む。

このゲート配線を形成するためのフォトマスクは、図４１（Ｂ）に示すマスクパターン５７３１を備えている。このマスクパターン５７３１は、コーナー部の外側及び内側が、鋭角に折れ曲がらないように成形されている。すなわち、コーナー部の外側の頂部を切り欠き、内側を充填することによって、コーナー部が直角に折れ曲がらないパターンとなっている。

図４１（Ｂ）で示すマスクパターン５７３１は、その形状が、図４１（Ａ）で示すゲート配線５７１２、５７１３、５７１４に反映される。その場合、マスクパターン５７３１と相似の形状が転写されても良いが、マスクパターン５７３１の角部がさらに丸みを帯びるように転写されていても良い。すなわち、マスクパターン５７３１よりもさらにパターン形状をなめらかにした、丸め部を設けても良い。配線のパターンに尖った部分があると、ドライエッチングの際に、そこに電界が集中して異常放電が発生し微粉が生成されるといった不良が発生する。この場合、配線パターンの角部を丸めることで、そのような不良を無くすことが可能である。また、洗浄工程において、角部がなめらかな配線パターンは、屈曲する部分に微粉末が滞留しないで、きれいに洗い流すことができるといった利点もある。

層間絶縁層はゲート配線５７１２、５７１３、５７１４の次に形成される層である。層間絶縁層は酸化シリコンなどの無機絶縁材料若しくポリイミドやアクリル樹脂などを使った有機絶縁材料を使って形成する。この層間絶縁層とゲート配線５７１２、５７１３、５７１４の間には窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を介在させても良い。また、層間絶縁層上にも窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を設けても良い。この絶縁層は、外因性の金属イオンや水分などトランジスタにとっては良くない不純物により半導体層やゲート絶縁層を汚染するのを防ぐことができる。

層間絶縁層には所定の位置に開孔が形成されている。例えば、下層にあるゲート配線や半導体層に対応して設けられる。金属若しくは金属化合物の一層若しくは複数層で形成される配線層は、フォトリソグラフィー技術によってマスクパターンが形成され、エッチング加工により所定のパターンに形成される。そして、図４２（Ａ）で示すように、半導体層と一部が重なるように配線５８１５〜５８２０を形成する。配線はある特定の素子間を連結する。配線は特定の素子と素子の間を直線で結ぶのではなく、レイアウトの制約上屈曲部が含まれる。また、コンタクト部やその他の領域において配線幅が変化する。コンタクト部では、コンタクトホールが配線幅と同等若しくは大きい場合には、その部分で配線幅が広がるように変化する。

この配線５８１５〜５８２０を形成するためのフォトマスクは、図４２（Ｂ）に示すマスクパターン５８３２を備えている。この場合においても、配線は、そのコーナー部に丸みを設けることで、上述したように、ドライエッチングの際の異常放電による微粉の発生や、洗浄工程における微粉末の残留を防ぐことができる。

図４２（Ａ）には、Ｎチャネル型トランジスタ５８２１〜５８２４、Ｐチャネル型トランジスタ５８２５、５８２６が形成されている。Ｎチャネル型トランジスタ５８２３とＰチャネル型トランジスタ５８２５及びＮチャネル型トランジスタ５８２４とＰチャネル型トランジスタ５８２６はインバータ５８２７、５８２８を構成している。なお、この６つのトランジスタを含む回路はＳＲＡＭを形成している。これらのトランジスタの上層には、窒化シリコンや酸化シリコンなどの絶縁層が形成されていても良い。

なお、本実施形態で述べた内容は、実施例１〜実施例４で述べた内容と自由に組み合わせて実施することができる。

本実施例では、画素の形成された基板の封止を行った構成について、図２５を用いて説明する。図２５（Ａ）は、画素の形成された基板を封止することによって形成されたパネルの上面図であり、図２５（Ｂ）、図２５（Ｃ）はそれぞれ図２５（Ａ）のＡ−Ａ’における断面図である。図２５（Ｂ）と図２５（Ｃ）とは、異なる方法で封止を行った例である。

図２５（Ａ）乃至図２５（Ｃ）において、基板２５０１上には、複数の画素を有する画素部２５０２が配置され、画素部２５０２を囲むようにしてシール材２５０６が設けられシール材２５０７が貼り付けられている。画素の構造については、上述の発明を実施するための最良の形態や、実施例１で示した構成を用いることができる。

図２５（Ｂ）の表示パネルでは、図２５（Ａ）のシール材２５０７は、対向基板２５２１に相当する。シール材２５０６を接着層として用いて透明な対向基板２５２１が貼り付けられ、基板２５０１、対向基板２５２１及びシール材２５０６によって密閉空間２５２２が形成される。対向基板２５２１には、カラーフィルタ２５２０と該カラーフィルタを保護する保護膜２５２３が設けられる。画素部２５０２に配置された発光素子から発せられる光は、該カラーフィルタ２５２０を介して外部に放出される。密閉空間２５２２は、不活性な樹脂もしくは液体などで充填される。なお、密閉空間２５２２に充填する樹脂として、吸湿材を分散させた透光性を有する樹脂を用いても良い。また、シール材２５０６と密閉空間２５２２に充填される材料とを同一の材料として、対向基板２５２１の接着と画素部２５０２の封止とを同時に行っても良い。

図２５（Ｃ）に示した表示パネルでは、図２５（Ａ）のシール材２５０７は、シール材２５２４に相当する。シール材２５０６を接着層として用いてシール材２５２４が貼り付けられ、基板２５０１、シール材２５０６及びシール材２５２４によって密閉空間２５０８が形成される。シール材２５２４には予め凹部の中に吸湿剤２５０９が設けられ、上記密閉空間２５０８の内部において、水分や酸素等を吸着して清浄な雰囲気に保ち、発光素子の劣化を抑制する役割を果たす。この凹部は目の細かいメッシュ状のカバー材２５１０で覆われている。カバー材２５１０は空気や水分は通すが、吸湿剤２５０９は通さない。なお、密閉空間２５０８は、窒素もしくはアルゴン等の希ガスで充填しておけばよく、不活性であれば樹脂もしくは液体で充填することも可能である。

基板２５０１上には、画素部２５０２等に信号を伝達するための入力端子部２５１１が設けられ、該入力端子部２５１１へはＦＰＣ２５１２（フレキシブルプリントサーキット）を介して映像信号等の信号が伝達される。入力端子部２５１１では、基板２５０１上に形成された配線とＦＰＣ２５１２に設けられた配線とを、導電体を分散させた樹脂（異方性導電樹脂：ＡＣＦ）を用いて電気的に接続してある。

画素部２５０２が形成された基板２５０１上に、画素部２５０２に信号を入力する駆動回路が一体形成されていても良い。画素部２５０２に信号を入力する駆動回路をＩＣチップで形成し、基板２５０１上にＣＯＧ（ＣｈｉｐＯｎＧｌａｓｓ）で接続しても良いし、ＩＣチップをＴＡＢ（ＴａｐｅＡｕｔｏＢｏｎｄｉｎｇ）やプリント基板を用いて基板２５０１上に配置しても良い。

本実施例は、第１−６の実施形態と実施例１〜実施例５と自由に組み合わせて実施することができる。

本発明は、パネルに、パネルに信号を入力する回路を実装した表示モジュールに適用することができる。

図２６はパネル２６００と回路基板２６０４を組み合わせた表示モジュールを示している。図２６では、回路基板２６０４上にコントローラ２６０５や信号分割回路２６０６などが形成されている例を示した。回路基板２６０４上に形成される回路はこれに限定されない。パネルを制御する信号を生成する回路であればどのような回路が形成されていても良い。

回路基板２６０４上に形成されたこれらの回路から出力された信号は、接続配線２６０７によってパネル２６００に入力される。

パネル２６００は、画素部２６０１と、ソースドライバ２６０２と、ゲートドライバ２６０３とを有する。パネル２６００の構成は、実施例１や実施例２等で示した構成と同様とすることができる。図２６では、画素部２６０１が形成された基板と同一基板上に、ソースドライバ２６０２及びゲートドライバ２６０３が形成されている例を示した。しかし、本発明の表示モジュールはこれに限定されない。画素部２６０１が形成された基板と同一基板上にゲートドライバ２６０３のみが形成され、ソースドライバ２６０２は回路基板上に形成されていても良い。ソースドライバ及びゲートドライバの両方が回路基板上に形成されていても良い。

このような表示モジュールを組み込んで、様々な電子機器の表示部を形成することができる。

本実施例は、第１−６の実施形態と実施例１〜実施例７と自由に組み合わせて実施することができる。

本発明は、様々な電子機器に適用することができる。電子機器としては、カメラ（ビデオカメラ、デジタルカメラ等）、プロジェクター、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、ナビゲーションシステム、カーステレオ、パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話又は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。電子機器の例を図２７に示す。

図２７（Ａ）は、パーソナルコンピュータであり、本体２７１１、筐体２７１２、表示部２７１３、キーボード２７１４、外部接続ポート２７１５、ポインティングマウス２７１６等を含む。本発明は、表示部２７１３に適用される。本発明を用いることによって、表示部の消費電力を低減することができる。

図２７（Ｂ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２７２１、筐体２７２２、第１の表示部２７２３、第２の表示部２７２４、記録媒体読み込み部２７２５（ＤＶＤ等）、操作キー２７２６、スピーカー部２７２７等を含む。第１の表示部２７２３は主として画像情報を表示し、第２の表示部２７２４は主として文字情報を表示する。本発明は、第１の表示部２７２３、第２の表示部２７２４に適用される。本発明を用いることによって、表示部の消費電力を低減することができる。

図２７（Ｃ）は携帯電話であり、本体２７３１、音声出力部２７３２、音声入力部２７３３、表示部２７３４、操作スイッチ２７３５、アンテナ２７３６等を含む。本発明は、表示部２７３４に適用される。本発明を用いることによって、表示部の消費電力を低減することができる。

図２７（Ｄ）はカメラであり、本体２７４１、表示部２７４２、筐体２７４３、外部接続ポート２７４４、リモコン受信部２７４５、受像部２７４６、バッテリー２７４７、音声入力部２７４８、操作キー２７４９等を含む。本発明は、表示部２７４２に適用される。本発明を用いることによって、表示部の消費電力を低減することができる。

本実施は、第１−６の実施形態と実施例１乃至実施例７と自由に組み合わせて実施することができる。

第１の実施形態を示す図。第２の実施形態を示す図。第３の実施形態を示す図。第４の実施形態を示す図。第５の実施形態を示す図。第６の実施形態を示す図。第７の実施形態を示す図。第８の実施形態を示す図。第９の実施形態を示す図。第１０の実施形態を示す図。第１１の実施形態を示す図。第１２の実施形態を示す図。第１３の実施形態を示す図。第１４の実施形態を示す図。第１５の実施形態を示す図。第１６の実施形態を示す図。第１７の実施形態を示す図。第１８の実施形態を示す図。第１９の実施形態を示す図。第２０の実施形態を示す図。第２１の実施形態を示す図。第２２の実施形態を示す図。第２３の実施形態を示す図。実施例１を示す図。実施例６を示す図。実施例７を示す図。実施例８を示す図。実施例２を示す図。実施例２を示す図。実施例２を示す図。実施例３を示す図。実施例３を示す図。実施例３を示す図。実施例３を示す図。実施例３を示す図。実施例３を示す図。実施例３を示す図。実施例４を示す図。実施例４を示す図。実施例５を示す図。実施例５を示す図。実施例５を示す図。

符号の説明

１０１ソースドライバ
１０２ゲートドライバ
１０３画素
１０４発光ユニット
１０５スイッチ
１０６スイッチ
１０７ソース信号線
１０８ゲート信号線
２０１ソースドライバ
２０２ゲートドライバ
２０３画素
２０４発光ユニット
２０５スイッチ
２０６スイッチ
２０７ソース信号線
２０８ゲート信号線
２０９ゲート信号線
２１０インバータ
３０１ソースドライバ
３０２ゲートドライバ
３０３画素
３０４発光ユニット
３０５ＴＦＴ
３０６ＴＦＴ
３０７ソース信号線
３０８ゲート信号線
４０１ソースドライバ
４０２ゲートドライバ
４０３画素
４０４発光ユニット
４０５ＴＦＴ
４０６ＴＦＴ
４０７ソース信号線
４０８ゲート信号線
５０１ソースドライバ
５０２ゲートドライバ
５０３画素
５０４発光ユニット
５０５ＴＦＴ
５０６ＴＦＴ
５０７ソース信号線
５０８ゲート信号線
５０９ゲート信号線
５１０インバータ
６０１ソースドライバ
６０２ゲートドライバ
６０３画素
６０４発光ユニット
６０５ＴＦＴ
６０６ＴＦＴ
６０７ソース信号線
６０８ゲート信号線
６０８ゲート信号線
６０９ゲート信号線
６１０インバータ
７０１ＴＦＴ
７０２容量素子
７０３発光素子
７０４対向電極
７０５電源線
７０６信号入力線
８０１ＴＦＴ
８０２容量素子
８０３発光素子
８０４対向電極
８０５電源線
８０６信号入力線
９０１ＴＦＴ
９０２スイッチ
９０３容量素子
９０４発光素子
９０５対向電極
９０６電源線
９０７ゲート信号線
９０８信号入力線
１００１ＴＦＴ
１００２スイッチ
１００３容量素子
１００４発光素子
１００５対向電極
１００６電源線
１００７ゲート信号線
１００８信号入力線
１１０１ＴＦＴ
１１０２ダイオード
１１０３容量素子
１１０４発光素子
１１０５対向電極
１１０６電源線
１１０７ゲート信号線
１１０８信号入力線
１２０１ＴＦＴ
１２０２ダイオード
１２０３容量素子
１２０４発光素子
１２０５対向電極
１２０６電源線
１２０７ゲート信号線
１２０８信号入力線
１３０１ＴＦＴ
１３０２ＴＦＴ
１３０３容量素子
１３０４容量素子
１３０５発光素子
１３０６発光素子
１３０７対向電極
１３０８電源線
１３０９信号入力線
１３１０信号入力線
１４０１ＴＦＴ
１４０２ＴＦＴ
１４０３容量素子
１４０４容量素子
１４０５発光素子
１４０６発光素子
１４０７対向電極
１４０８電源線
１４０９信号入力線
１４１０信号入力線
１５０１ＴＦＴ
１５０２スイッチ
１５０３スイッチ
１５０４スイッチ
１５０５容量素子
１５０６容量素子
１５０７発光素子
１５０８対向電極
１５０９電源線
１５１０電源線
１５１１ゲート信号線
１５１２ゲート信号線
１５１３信号入力線
１６０１ＴＦＴ
１６０２スイッチ
１６０３スイッチ
１６０４容量素子
１６０５容量素子
１６０６発光素子
１６０７対向電極
１６０８電源線
１６０９ゲート信号線
１６１０ゲート信号線
１６１１信号入力線
１７０１ＴＦＴ
１７０２スイッチ
１７０３スイッチ
１７０４容量素子
１７０５発光素子
１７０６対向電極
１７０７電源線
１７０８ゲート信号線
１７０９ゲート信号線
１７１０信号入力線
１８０１ＴＦＴ
１８０２スイッチ
１８０３スイッチ
１８０４容量素子
１８０５発光素子
１８０６対向電極
１８０７電源線
１８０８ゲート信号線
１８０９ゲート信号線
１８１０信号入力線
１９０１ＴＦＴ
１９０２スイッチ
１９０３スイッチ
１９０４容量素子
１９０５発光素子
１９０６対向電極
１９０７電源線
１９０８ゲート信号線
１９０９ゲート信号線
１９１０信号入力線
２００１ＴＦＴ
２００２ＴＦＴ
２００３スイッチ
２００４容量素子
２００５発光素子
２００６対向電極
２００７電源線
２００８ゲート信号線
２００９信号入力線
２１０１ＴＦＴ
２１０２スイッチ
２１０３容量素子
２１０４発光素子
２１０５対向電極
２１０６電源線
２１０７ゲート信号線
２１０８信号入力線
２２０１ＴＦＴ
２２０２スイッチ
２２０３容量素子
２２０４発光素子
２２０５対向電極
２２０６電源線
２２０７ゲート信号線
２２０８信号入力線
２３０１ＴＦＴ
２３０２ＴＦＴ
２３０３スイッチ
２３０４容量素子
２３０５発光素子
２３０６対向電極
２３０７電源線
２３０８ゲート信号線
２３０９信号入力線
２４００基板
２４０１下地膜
２４０２半導体層
２４０３絶縁膜
２４０４ゲート電極
２４０５絶縁膜
２４０６第１の電極
２４０７第１の電極
２４０８絶縁膜
２４０９発光層
２４１０ＴＦＴ
２４１１容量素子
２４１２半導体層
２４１４電極
２４１５発光素子
２４１６第２の電極
２４１７第２の電極
２４１８絶縁膜
２５０１基板
２５０２画素部
２５０６シール材
２５０７シール材
２５０８密閉空間
２５０９吸湿剤
２５１０カバー材
２５１１入力端子部
２５１２ＦＰＣ
２５２０カラーフィルタ
２５２１対向基板
２５２２密閉空間
２５２３保護膜
２５２４シール材
２６００パネル
２６０１画素部
２６０２ソースドライバ
２６０３ゲートドライバ
２６０４回路基板
２６０５コントローラ
２６０６信号分割回路
２６０７接続配線
２８０１基板
２８０２下地膜
２８０３画素電極
２８０４第１の電極
２８０５配線
２８０６配線
２８０７Ｎ型半導体層
２８０８Ｎ型半導体層
２８０９半導体層
２８１０ゲート絶縁膜
２８１１絶縁膜
２８１２ゲート電極
２８１３第２の電極
２８１４層間絶縁膜
２８１５有機化合物を含む層
２８１６対向電極
２８１７発光素子
２８１８駆動トランジスタ
２８１９容量素子
２８２０第１の電極
２９０１基板
２９０３ゲート電極
２９０４第１の電極
２９０５ゲート絶縁膜
２９０６半導体層
２９０７半導体層
２９０８Ｎ型半導体層
２９０９Ｎ型半導体層
２９１０Ｎ型半導体層
２９１１配線
２９１２配線
２９１３導電層
２９１４画素電極
２９１５絶縁層
２９１６有機化合物を含む層
２９１７対向電極
２９１８発光素子
２９１９駆動トランジスタ
２９２０容量素子
２９２１第２の電極
３００１絶縁層
４６０１基板
４６０２絶縁膜
４６０３ａ半導体膜
４６０３ｂ半導体膜
４６０４ゲート絶縁膜
４６０５ゲート電極
４６０６絶縁膜
４６０７絶縁膜
４６０８導電膜
４６１０ａＮチャネル型トランジスタ
４６１０ｂＰチャネル型トランジスタ
４６２１ａ絶縁膜
４６２１ｂ絶縁膜
４６２３絶縁膜
４６２４絶縁膜
４６２５ａレジスト
４６２５ｂレジスト
４６２６絶縁膜
４６２７ａ絶縁膜
４６２７ｂ絶縁膜
４６５１ａチャネル領域の端部
４６５１ｂチャネル領域の端部
４６５２ａチャネル領域の端部
４６５２ｂチャネル領域の端部
５４０１Ｎチャネル型トランジスタ
５４０２Ｎチャネル型トランジスタ
５４０３Ｐチャネル型トランジスタ
５４０４容量素子
５４０５抵抗素子
５５０２導電層
５５０３導電層
５５０４配線
５５０５半導体層
５５０６不純物領域
５５０７不純物領域
５５０８絶縁層
５５０９ゲート電極
５５１０不純物領域
５５１１不純物領域
５５１２不純物領域
５６１０半導体層
５６１１半導体層
５６３０マスクパターン
５７１２ゲート配線
５７１３ゲート配線
５７１４ゲート配線
５７３１マスクパターン
５８１５配線
５８１６配線
５８１７配線
５８１８配線
５８１９配線
５８２０配線
５８２１Ｎチャネル型トランジスタ
５８２３Ｎチャネル型トランジスタ
５８２４Ｎチャネル型トランジスタ
５８２５Ｐチャネル型トランジスタ
５８２６Ｐチャネル型トランジスタ
５８２７インバータ
５８２８インバータ
５８３２マスクパターン

Claims

ビデオ信号が入力される画素と、
前記画素へのビデオ信号の入力を選択するゲート信号線と、
前記画素にビデオ信号を入力するソース信号線と、
前記ソース信号線に直列に挿入され、前記ゲート信号線で前記画素が選択されていない場合にはオンとなり、前記画素が選択されている場合にはオフとなるように制御されるスイッチとを有すること
を特徴とする半導体装置。
ビデオ信号が入力され、行方向及び列方向に配列された複数の画素と、
行方向に延びる配線であって前記複数の画素へのビデオ信号の入力を選択する複数のゲート信号線と、
列方向に延びる配線であって前記複数の画素へビデオ信号を入力する複数のソース信号線と、
前記複数の画素のそれぞれに対応し、前記複数のソース線に直列に挿入され、前記複数のゲート信号線によって選択されていない行のスイッチをオンとし、前記複数のゲート信号線によって選択された行のスイッチがオフするように制御される複数のスイッチとを有すること
を特徴とする半導体装置。
請求項１又は請求項２において、前記スイッチはアナログスイッチであることを有することを特徴とする半導体装置。
ビデオ信号が入力される画素と、
前記画素へのビデオ信号の入力を選択するゲート信号線と、
前記画素にビデオ信号を入力するソース信号線と、
前記ソース信号線に直列に挿入され、前記ゲート信号線で、前記画素が選択されていない場合にはオンとなり、前記画素が選択されている場合にはオフとなるように制御される第１のトランジスタと、を備え、
前記画素は、発光素子を含み、ビデオ信号に応じて前記発光素子の発光及び非発光の状態を制御する発光制御回路と、ソース及びドレインの一方が前記第１のトランジスタと接続し、他方が前記発光制御回路と接続する第２のトランジスタとを有すること
を特徴とする半導体装置。
ビデオ信号が入力され、行方向及び列方向に配列された複数の画素と、
行方向に延びる配線であって前記複数の画素へのビデオ信号の入力を選択する複数のゲート信号線と、
列方向に延びる配線であって前記複数の画素へビデオ信号を入力する複数のソース信号線と、
前記複数の画素のそれぞれに対応し、前記複数のソース信号線に直列に挿入され、前記複数のゲート信号線によって選択されていない行をオンとし、前記複数のゲート信号線によって選択された行をオフするように制御される複数の第１のトランジスタと、を備え、
前記画素は、発光素子を含み、ビデオ信号に応じて前記発光素子の発光及び非発光の状態を制御する発光制御回路と、ソース及びドレインの一方が前記第１のトランジスタと接続し、他方が前記発光制御回路と接続する第２のトランジスタとを有すること
を特徴とする半導体装置。
請求項４又は請求項５において、
前記第１のトランジスタ及び前記第２のトランジスタの一方がｐチャネル型トランジスタであるとき、他方はｎチャネル型トランジスタであること
を特徴とする半導体装置。
ビデオ信号が入力される画素と、
前記画素へのビデオ信号の入力を選択する第１のゲート信号線と、前記第１のゲート信号線とは反転した電位を持つ第２のゲート信号線と、
前記画素にビデオ信号を入力するソース信号線と、
前記ソース信号線に直列に挿入され、前記第２のゲート信号線の電位がゲートに印加される第１のトランジスタと、を備え、
前記画素は、発光素子を含み、ビデオ信号に応じて前記発光素子の発光及び非発光の状態を制御する発光制御回路と、ソース及びドレインの一方が前記第１のトランジスタと接続し、他方が前記発光制御回路と接続し、前記第１のゲート信号線とゲートが接続する第２のトランジスタとを有すること
を特徴とする半導体装置。
ビデオ信号が入力される画素と、
前記画素へのビデオ信号の入力を選択する第１のゲート信号線と、
前記画素にビデオ信号を入力するソース信号線と、
前記ソース信号線に直列に挿入される第１のトランジスタと、
前記第１のトランジスタのゲートに接続される第２のゲート信号線を備え、
前記画素は、発光素子を含み、ビデオ信号に応じて前記発光素子の発光及び非発光の状態を制御する発光制御回路と、ソース及びドレインの一方が前記ソース信号線と接続し、他方が前記発光制御回路と接続し、前記第１のゲート信号線とゲートが接続する第２のトランジスタとを含み、
前記第１のゲート信号線と前記第２のゲート信号線のそれぞれは、前記第１のゲート信号線に接続する前記第２のトランジスタがオンとなるときに、前記第２のゲート信号線によって選択された行の前記第１のトランジスタをオフとし、前記第１のゲート信号線に接続する記第２のトランジスタがオフとなるときに、前記第２のゲート信号線によって選択された行の前記第１のトランジスタをオンとする電位を有していること
を特徴とする半導体装置。
請求項７又は請求項８において、
前記第１のトランジスタ及び前記第２のトランジスタの一方がｐチャネル型トランジスタであるとき、他方はｎチャネル型トランジスタであること
を特徴とする半導体装置。
請求項１乃至請求項９のいずれか一項において、
前記画素は表示媒体として発光素子を有していることを特徴とする半導体装置。
請求項１乃至請求項９のいずれか一項において、
前記画素は表示媒体としてＥＬ素子を有していることを特徴とする半導体装置。
請求項１乃至請求項９のいずれか一項において、
前記画素は表示媒体として液晶素子を有していることを特徴とする半導体装置。