JP2007028113A - データ処理ユニット - Google Patents

Abstract

【課題】データ処理ユニットにおいて、構成の複雑化を回避しながら、データの転送を可及的に高速化する。
【解決手段】受信したデータを記憶する受信バッファメモリ２１，２２と、その受信バッファメモリ２１，２２のデータを読出して処理するデータ処理部３と、そのデータ処理部３にて処理されたデータを他のデータ処理ユニットへ送信出力するために記憶する送信バッファメモリ２３，２４とが備えられたデータ処理ユニットにおいて、データ処理部３が受信バッファメモリ２１，２２に記憶保持されているデータを読出して処理した後に送信バッファメモリ２３，２４へ書込む標準処理と、前記受信したデータを送信バッファメモリ２３，２４又は受信バッファメモリ２１，２２の何れか一方に記憶保持し、データ処理部３を通過することなく他のデータ処理ユニットへ送信出力するバイパス処理とに切換え操作可能に構成されている。
【選択図】図１

Description

本発明は、受信したデータを一時的に記憶保持する受信バッファメモリと、その受信バッファメモリに記憶保持されているデータを読出して処理するデータ処理部と、そのデータ処理部にて処理されたデータを他のデータ処理ユニットへ送信出力するために一時的に記憶保持する送信バッファメモリと、通信制御部とが備えられたデータ処理ユニットに関する。

かかるデータ処理ユニットは、種々に異なるデータ処理機能、あるいは、同一のデータ処理機能を有するデータ処理ユニットを接続してデータの授受を行えるようにすることで、所定の目的を達成するシステムを構築するものである。
このようなシステムでは、下記特許文献１にも記載のように、受信したデータを一時的に保持する受信バッファメモリと、送信出力するためのデータを一時的に保持する送信バッファメモリとを備える構成とする場合が多く、受信バッファメモリに書込まれたデータを読出してデータ処理部で処理し、処理の完了したデータを送信バッファメモリに書込んで他のデータ処理ユニットへ送信出力する。

処理ユニット間のデータの転送形式としては、上記のように処理ユニット内のデータ処理部にて所定の処理を実行して転送する場合の他、その処理ユニットのデータ処理部での処理を実行せずに単にデータを通過させるだけの場合もあり得る。
このような単にデータを通過させるだけのいわゆるバイパス処理を実行する場合、従来、例えば、下記特許文献１に記載のように、受信バッファメモリや送信バッファメモリの他にバイパス処理用の専用のバッファメモリを備えて、受信バッファメモリや送信バッファメモリに対してデータの読み書きを行わずにデータを転送する構成や、単にデータを受信バッファメモリ，データ処理部，送信バッファメモリと順次に通過させて送信出力する構成が考えられている。
特開平６−２７６２０５号公報

しかしながら、バイパス処理専用のバッファメモリを備える構成では、装置構成の複雑化を招いてしまうことになり、一方、バイパス処理専用のバッファメモリを備えずに、単にデータを受信バッファメモリ，データ処理部，送信バッファメモリと順次に通過させる構成では、そのデータの転送のために遅延時間が発生してしまうことになる。
本発明は、かかる実情に鑑みてなされたものであって、その目的は、構成の複雑化を回避しながら、データの転送を可及的に高速化する点にある。

本出願の第１の発明は、受信したデータを一時的に記憶保持する受信バッファメモリと、その受信バッファメモリに記憶保持されているデータを読出して処理するデータ処理部と、そのデータ処理部にて処理されたデータを他のデータ処理ユニットへ送信出力するために一時的に記憶保持する送信バッファメモリと、通信制御部とが備えられたデータ処理ユニットにおいて、前記受信したデータを前記送信バッファメモリへ入力させる信号経路、又は、前記受信バッファメモリから出力されたデータを他のデータ処理ユニットへ送信出力するための信号経路が備えられ、前記通信制御部は、前記データ処理部が前記受信バッファメモリに記憶保持されているデータを読出して処理した後に前記送信バッファメモリへ書込む標準処理と、前記受信したデータを前記送信バッファメモリ又は前記受信バッファメモリの何れか一方に記憶保持し、その受信したデータを記憶保持した前記送信バッファメモリ又は前記受信バッファメモリから、前記データ処理部を通過することなく他のデータ処理ユニットへ送信出力するバイパス処理とに切換え操作可能に構成されている。

すなわち、受信したデータをそのまま他のデータ処理ユニットへ転送するだけのバイパス処理として、送信バッファメモリ又は受信バッファメモリのうちの一方に、受信バッファメモリ及び送信バッファメモリの双方の働きを持たせることで、他方のバッファメモリやデータ処理部を経ずに他のデータ処理ユニットへデータを送信出力するのである。

又、本出願の第２の発明は、上記第１の発明の構成に加えて、前記送信バッファメモリに記憶保持されているデータのうちのひとまとまりで送信される一群のデータを識別するための識別情報とその識別情報により特定される一群のデータの属性を示すステータス情報とを記憶保持する送信側メモリ制御レジスタが備えられ、前記受信バッファメモリに記憶保持されているデータのうちのひとまとまりで受信した一群のデータを識別するための識別情報とその識別情報により特定される一群のデータの属性を示すステータス情報とを記憶保持する受信側メモリ制御レジスタが備えられ、前記一群のデータとその一群のデータの前記識別情報とをまとめて受信及び送信するように構成されている。

すなわち、受信バッファメモリを制御するために、受信バッファメモリに記憶保持されているデータがどのような状態にあるかを管理するための構成と、送信バッファメモリを制御するために、送信バッファメモリに記憶保持されているデータがどのような状態にあるかを管理するための構成とについて、これらの構成の基本的な枠組みが共通となるようにすることで、前記バイパス処理において、送信バッファメモリが受信バッファメモリとしての役割をも兼ねる際に、あるいは逆に、受信バッファメモリが送信バッファメモリとしての役割をも兼ねる際に、それらに記憶保持されているデータがどのような状態にあるかを管理するための送信側メモリ制御レジスタ又は受信側メモリ制御レジスタについても、一方が他方の役割を兼ねることができるようにしている。
これによって、前記バイパス処理のために格別のバッファメモリ管理用のレジスタが必要となるのを回避できる。
更に、送受信するデータの構成形態を、本来の送信対象のデータである前記一群のデータとそれの識別情報とをまとめた形態として、バイパス処理においてもその識別情報をそのまま利用してデータの転送を行うことで、転送制御のための制御構成が複雑化するのを回避できる。

又、本出願の第３の発明は、上記第２の発明の構成に加えて、データの送信出力先からの受信確認情報を受け取るまで前記送信バッファメモリに送信済みのデータを記憶保持させ、且つ、前記受信確認情報の受取り状況に基づいて前記データの送信出力先がデータを適正に受信していないと判断したときに前記送信バッファメモリのデータを再送信するように構成され、前記送信側メモリ制御レジスタは、前記ステータス情報として、前記一群のデータの存否の情報と、データの送信状況と前記受信確認情報の受取り状況との関係を示す情報とを記憶保持するように構成され、前記受信側メモリ制御レジスタは、前記ステータス情報として、前記一群のデータの存否の情報を記憶保持するように構成され、前記バイパス処理において、前記受信したデータを前記送信バッファメモリに記憶保持し、且つ、その送信バッファメモリに記憶保持されている前記一群のデータのステータス情報を前記送信側メモリ制御レジスタに記憶保持させるように構成されている。

この送信バッファメモリを管理するための情報を保持する送信側メモリ制御レジスタは、前記一群のデータの存否の情報と、データの送信状況と送信出力先の処理ユニットから送られてくる前記受信確認情報の受取り状況との関係を示す情報とを記憶保持し、何らかの理由で他のデータ処理ユニットへのデータ送信が失敗したときに、これらの記憶情報を利用して再送信できるようにしてデータ通信の信頼性を向上させている。
一方、受信バッファメモリを管理するための情報を保持する受信側メモリ制御レジスタは、送信側メモリ制御レジスタほどの情報量を必要とせず、前記一群のデータの存否の情報だけを保持する。
従って、送信側メモリ制御レジスタは、受信側メモリ制御レジスタの機能をカバーする構成となっている。
そこで、前記バイパス処理において、受信したデータを記憶保持させるのに受信側バッファメモリではなく送信バッファメモリを用いて、その送信バッファメモリから他のデータ処理ユニットへデータを送信出力するというデータの転送形態を採り、送信側メモリ制御レジスタに受信側メモリ制御レジスタとしての役割も負わせる。

又、本出願の第４の発明は、上記第３の発明の構成に加えて、前記送信バッファメモリは、前記一群のデータを複数群について記憶保持可能に構成され、前記送信バッファメモリに記憶保持されている複数群のデータの送出順序と前記データの再送信の対象となった前記一群のデータとを前記識別情報によって管理する送出順序管理部が備えられ、前記受信バッファメモリは、前記一群のデータを複数群について記憶保持可能に構成され、前記受信バッファメモリに記憶保持されている複数群のデータの読出し順序を前記識別情報によって管理する読出し順序管理部が備えられて構成されている。

すなわち、送信バッファメモリ及び受信バッファメモリの何れもが複数群のデータを記憶保持できるようにする関係で、それらのバッファメモリから何れの群のデータを読出すかの順序を管理する必要があり、更に、送信バッファメモリについては、上記のデータの再送信のために通常のデータ送出順序とは別に再送信が必要なデータ群の識別情報を管理する必要がある。
このため、前記送信バッファメモリに記憶保持されている複数群のデータの送出順序と前記データの再送信の対象となった前記一群のデータとを前記識別情報によって管理する送出順序管理部が備えられ、又、前記受信バッファメモリに記憶保持されている複数群のデータの読出し順序を前記識別情報によって管理する読出し順序管理部が備えられている。
このような構成としているため、前記バイパス処理において受信バッファメモリに受信したデータを書込もうとすると、受信バッファメモリに対応して備えられている読出し順序管理部に、送出順序管理部に備えられている再送信の対象となったデータ群を管理するための機能を別途付加する必要があるのに対して、前記バイパス処理において受信したデータを送信バッファメモリに書込んで他のデータ処理ユニットへ転送する構成とすることで、そのような機能の付加を必要としない。

上記第１の発明によれば、前記バイパス処理として、送信バッファメモリ又は受信バッファメモリのうちの一方から、他方のバッファメモリやデータ処理部を経ずに他のデータ処理ユニットへデータを送信出力するので、データの伝送経路を短縮してデータの転送を可及的に高速化することができ、しかも、そのような伝送のために付加的な装置要素が必要となるのを極力回避して、構成の複雑化を回避できる。
又、上記第２の発明によれば、前記バイパス処理において、前記バイパス処理のために格別のバッファメモリ管理用のレジスタが必要となるのを回避できるので、装置構成の複雑化を一層抑制することができる。
又、上記第３の発明によれば、前記バイパス処理において、受信したデータを記憶保持させるのに送信バッファメモリを用いて、その送信バッファメモリから他のデータ処理ユニットへデータを送信出力するというデータの転送形態を採り、送信側メモリ制御レジスタに受信側メモリ制御レジスタとしての役割も負わせるので、装置構成の複雑化を更に抑制することができる。
又、上記第４の発明によれば、前記バイパス処理において送信バッファメモリに受信したデータを書込んで他のデータ処理ユニットへ転送する構成とすることとあいまって、装置構成の複雑化を回避できる。

以下、本発明のデータ処理ユニットを複数個接続してデータ処理システムを構成した場合の実施の形態を図面に基づいて説明する。
本実施の形態では、データ処理ユニットＡ，Ｂ，Ｃの３個のデータ処理ユニットを接続してデータ処理システムを構成する場合を例示して説明する。
各データ処理ユニットＡ，Ｂ，Ｃは、例えば複雑な画像処理の処理部分を分担して担当するものであり、具体的な処理内容が異なるので、その担当する処理を行う箇所の回路構成は異なるものであるが、処理対象のデータをやり取りするための構成は共通である。
すなわち、各データ処理ユニットＡ，Ｂ，Ｃのうちのデータ処理ユニットＢについてのみブロック図として構成を示す図１のように、各データ処理ユニットＡ，Ｂ，Ｃには、チャンネル１（以下、「ｃｈ１」と略記する）の通信回路１とチャンネル２（以下、「ｃｈ２」と略記する）の通信回路２とを備え、更に、通信回路１，２からデータを受け取って（読出して）処理するデータ処理部３を備えている。
データ処理部３は、各データ処理ユニットＡ，Ｂ，Ｃ間で、担当する処理部分に応じて異なる回路構成となっているが、通信回路１及び通信回路２の構成は共通としてある。
データ処理ユニットＢのｃｈ１の通信回路１は、データ処理ユニットＡのｃｈ２の通信回路２と通信を行い、データ処理ユニットＢのｃｈ２の通信回路２は、データ処理ユニットＣのｃｈ１の通信回路１と通信を行う。
データ処理ユニットＡのｃｈ１の通信回路１及びデータ処理ユニットＣのｃｈ２の通信回路２は、夫々、他の制御機器等と接続されている。
これらの通信回路１，２は、１対１全二重双方向通信を行うように構成されている。
尚、データ処理ユニットＡ，Ｃにおいて、接続される他の機器が存在しない場合、あるいは、他の入出力形態を採る場合は、データ処理ユニットＡのｃｈ１の通信回路１あるいはデータ処理ユニットＣのｃｈ２の通信回路２は備える必要はない。

〔データ処理ユニットの全体構成〕
以下、データ処理ユニットＢについて、その構成と動作とを説明する。
ｃｈ１の通信回路１には、データ受信部１１とデータ送信部１２とが備えられ、ｃｈ２の通信回路２にも、データ受信部１３とデータ送信部１４とが備えられている。詳しくは後述するが、データ受信部１１とデータ受信部１３とは同一構成であり、又、データ送信部１２とデータ送信部１４とは同一構成であり、何れも通信の相手先とデータの流れる方向とが異なるのみである。
データ受信部１１，１３には受信したデータを一時的に記憶保持する受信バッファメモリ２１，２２が夫々備えられ、データ送信部１２，１４にはデータ処理部３にて処理されたデータを他のデータ処理ユニットＡ，Ｃへ送信出力するために一時的に記憶保持する送信バッファメモリ２３，２４が夫々備えられている。

データ処理ユニットＢにおけるデータの流れを図１において白抜きの矢印で示すが、データ処理ユニットＢにおけるデータの流れには、基本的な流れであるパイプライン状態の流れと、Ｕターン状態の流れと、バイパス状態の流れとがある。
パイプライン状態の流れは、データ処理ユニットＡからデータ処理ユニットＣに向けてのあるいはその逆方向への流れであり、具体的には、ｃｈ１の通信回路１のデータ受信部１１でデータ処理ユニットＡからデータを受け取ってデータ処理部３へ渡し、データ処理部３にて処理の完了したデータをｃｈ２の通信回路２のデータ送信部１４へ書込んでデータ処理ユニットＣへ送信する流れと、この流れの逆方向の流れである、ｃｈ２の通信回路２のデータ受信部１３でデータ処理ユニットＣからデータを受け取ってデータ処理部３へ渡し、データ処理部３にて処理の完了したデータをｃｈ１の通信回路１のデータ送信部１２へ書込んでデータ処理ユニットＡへ送信する流れとがある。

Ｕターン状態の流れは、データ処理ユニットＡから受け取ったデータをデータ処理ユニットＡに返す流れ、あるいは、データ処理ユニットＣから受け取ったデータをデータ処理ユニットＣに返す流れであり、具体的には、ｃｈ１の通信回路１のデータ受信部１１でデータ処理ユニットＡからデータを受け取ってデータ処理部３へ渡し、データ処理部３にて処理の完了したデータをｃｈ１の通信回路１のデータ送信部１２へ書込んでデータ処理ユニットＡへ送信する流れと、ｃｈ２の通信回路２のデータ受信部１３でデータ処理ユニットＣからデータを受け取ってデータ処理部３へ渡し、データ処理部３にて処理の完了したデータをｃｈ２の通信回路２のデータ送信部１４へ書込んでデータ処理ユニットＣへ送信する流れとがある。
上記パイプライン状態及び上記Ｕターン状態の動作は、データ処理部３が受信バッファメモリ２１，２２に記録保持されているデータを読出して処理した後に送信バッファメモリ２３，２４へ書込む標準処理となっている。

上記標準処理においては、データ処理ユニットＢにおいてデータ処理部３を通過させてデータ処理を行うことによりデータ処理ユニットＢの本来の機能を発揮させるデータの流れであるのに対して、バイパス状態の流れは、データ処理ユニットＢに入力されたデータがデータ処理部３には入力されず、データ処理部３を迂回して出力されるデータの流れであり、具体的には、データ処理ユニットＡから送られてきたデータをｃｈ２の通信回路２のデータ送信部１４で受取り、そのままデータ処理ユニットＣへ送信する流れと、データ処理ユニットＣから送られてきたデータをｃｈ１の通信回路１のデータ送信部１２で受取り、そのままデータ処理ユニットＡへ送信する流れである。すなわち、受信したデータを送信バッファメモリ２３，２４に記憶保持し、その受信したデータを記憶保持した送信バッファメモリ２３，２４から、データ処理部３を通過することなく他のデータ処理ユニットＡ，Ｃへ送信出力するバイパス処理である。
尚、このとき、データ処理ユニットＡから送られてきたデータの受信にｃｈ１の通信回路１が全く関与しないわけではなく、通信回路１のデータ受信部１１に備えられた受信バッファメモリ２１には受信したデータは書込まれないということであり、データの受信に際し、データ受信部１１の機能の一部は使用される。
又同様に、データ処理ユニットＣから送られてきたデータの受信にｃｈ２の通信回路２が全く関与しないわけではなく、通信回路２のデータ受信部１３に備えられた受信バッファメモリ２２には受信したデータは書込まれないということであり、データの受信に際し、データ受信部１３の機能の一部は使用される。これらについて、詳しくは後述する。

このようなデータの流れをパイプライン状態，Ｕターン状態及びバイパス状態の３パターンに切換える操作はデータ処理ユニットＡ，Ｃでも可能であり、これらの切換え操作は、図１に示す通信制御部ＴＣの制御下で実行される。
通信制御部ＴＣは、データの流れをパイプライン状態，Ｕターン状態及びバイパス状態に切換えることで、２つのデータ処理ユニットＡ，Ｂ，Ｃ夫々の処理機能を利用した多様なデータ処理形態を実現することができる。
具体的には、データ処理ユニットＡ，Ｂ，Ｃのデータ処理部３においてデータの処理が実行されたことを夫々『Ａ』，『Ｂ』，『Ｃ』と表記し、データ処理ユニットＡ，Ｂ，Ｃのデータ処理部３においてデータの処理が実行されないこと（バイパス状態としていること）を夫々（Ａ），（Ｂ），（Ｃ）と表記すると、最も基本的な処理パターンとしては、データ処理ユニットＡに入力されたデータを『Ａ』→『Ｂ』→『Ｃ』とデータ処理してデータ処理ユニットＣから出力することができる。
便宜上、データ処理ユニットＡからデータ処理ユニットＣに向かう方向を順方向、データ処理ユニットＣからデータ処理ユニットＡに向かう方向を逆方向と表現して、更に他の処理パターンを例示すると、『Ａ』→（Ｂ）→『Ｃ』とする処理パターン（データ処理ユニットＢをバイパス状態としている）、『Ａ』→『Ｂ』→『Ｃ』→（Ｂ）→（Ａ）とする処理パターン（データ処理ユニットＣをＵターン状態とすると共に、データ処理ユニットＡ，Ｂの逆方向側をバイパス状態としている）、『Ａ』→（Ｂ）→『Ｃ』→『Ｂ』→（Ａ）とする処理パターン（データ処理ユニットＣをＵターン状態とすると共に、データ処理ユニットＡの逆方向側及びデータ処理ユニットＢの順方向側をバイパス状態としている）等の各種の処理パターンを構成できる。もちろん、データ処理ユニットＣから処理対象のデータが入力される処理パターンも構成し得る。

〔通信回路１，２の構成〕
次に、通信回路１，２の内部構成について説明する。
具体構成の説明に先立って、通信回路１，２によるデータの送受信形態の概要について、図４に基づいて説明する。
異なるデータ処理ユニット間での通信回路１，２によるデータ通信は、図４（ａ）に示すように、本来の送信したいデータに複数種類の通信制御用データを付加した「フレーム」を単位として行う。
各フレームは、図４（ａ）に示すように、先頭にフレームの先頭部分であることを示す「フレーム検出コード」ブロック１００が位置し、その後に、送信するデータに関する情報により構成される「フレームステータス」ブロック１０１が位置し、更に送信対象のデータである「データ」ブロック１０２が続く。この「データ」ブロック１０２には複数データが含まれ、各データ処理部３にて処理対象となるデータの他、各データ処理部３の動作を規定する制御用のデータを含めることもできる。
「データ」ブロック１０２の後のフレームの後端には、データが適正に転送されたか否かを検証するためのデータを含める「フレームチェックコード」ブロック１０３が位置する。
上記のフレームを単位として送受信することで、「データ」ブロック１０２に含まれる一群のデータがひとまとまりで送信されることになる。

各フレーム（より厳密には、各フレームに含まれる前記一群のデータ）には識別情報が付されている。
データ処理ユニットＡとデータ処理ユニットＢとの間の通信を模式的に示す図４（ｂ）において「フレーム＃１」，「フレーム＃２」，……と示すように、前記識別情報は連続番号により構成され、識別情報が付された各フレームが連続的に且つ相互に送受信される。この識別情報は、例えば「１」〜「１０」のように、若い番号から順に連続番号が付され、「１０」の次は再び「１」に戻る。
以下、説明の都合上、前記識別情報を「識別番号」と表記する。
各フレームの「フレームステータス」ブロック１０１の情報はこの識別番号により構成され、具体的には、そのフレームの識別番号（以下において、「送信フレーム識別番号」と称する）と受信したフレームの識別番号とを合わせたものである。
この「受信したフレームの識別番号」とは、そのフレームの送信開始時点において、通信の相手方から受信した最新のフレームの識別番号である。以下において、この「受信したフレームの識別番号」を「受信確認識別番号」と称する。
このように、受信確認識別番号をフレームの送信元へ送り返すことで、その送信元はどのフレームまで適正に送信できたかを識別する受信確認情報として利用することができる。
以下において、この「フレームステータス」ブロック１０１に記述される送信フレーム識別番号と受信確認識別番号とを合わせた制御用のデータを「フレームステータス」と称する。

次に、通信回路１，２の具体構成について説明する。
図２及び図３は図１の通信回路１，２の内部構成をより詳細に図示したものであり、図２には、ｃｈ１の通信回路１のデータ受信部１１とｃｈ２の通信回路２のデータ送信部１４とを示し、図３には、ｃｈ２の通信回路２のデータ受信部１３とｃｈ１の通信回路１のデータ送信部１２とを示している。
上述のように、データ受信部１１とデータ受信部１３とは同一構成であり、又、データ送信部１２とデータ送信部１４とは同一構成である。従って、図２と図３とは、データの流れの方向（すなわち、接続先）が異なるだけで、全く対象な構成となっている。
以下、説明の便宜上、データ受信部１１とデータ受信部１３とで同一の構成要素について同一の符号を付し、又、データ送信部１２とデータ送信部１４とについても同様の扱いとして説明する。

〔データ受信部１１，１３の構成〕
データ受信部１１，１３には、受信した図４（ａ）に示す構成のフレームから本来の送信対象のデータ（「データ」ブロック１０２のデータ）とそれ以外の制御用のデータとを分離する受信フレーム分離回路３１と、受信フレーム分離回路３１から送られてくるフレームステータスの情報（「フレームステータス」ブロック１０１の情報）等から受信したフレームのデータを受入れるか否かを判別するフィルタ回路３２と、上記の受信バッファメモリ２１，２２と、受信バッファメモリ２１，２２を管理するためのレジスタ群であるメモリセル制御レジスタ３３と、受信バッファメモリ２１，２２から読出すデータを特定するためのリードオーダカウンタ３４と、受信側において通信動作を制御する受信側通信プロトコル制御部３７とが備えられている。
図２及び図３では、通信回路１のデータ受信部１１に備えられる受信側通信プロトコル制御部３７を「ｃｈ１受信側通信プロトコル制御部」と表記し、通信回路２のデータ受信部１３に備えられる受信側通信プロトコル制御部３７を「ｃｈ２受信側通信プロトコル制御部」と表記している。

受信バッファメモリ２１，２２は、図２及び図３において「メモリセル＃１」〜「メモリセル＃４」として示すように、４つのメモリセルから構成され、各メモリセルの夫々が１つのフレームに載せてひとまとまりで送られてくる一群のデータを記憶保持する。換言すると、受信バッファメモリ２１，２２は、前記一群のデータを複数群（具体的には、４群）について記憶保持可能に構成されている。
メモリセル制御レジスタ３３は、受信バッファメモリ２１，２２が４つのメモリセルを備えているのに対応して、各メモリセルの夫々に対応したレジスタを備えている。
メモリセル制御レジスタ３３の各レジスタは、１つのフレーム内の一群のデータを識別するための識別情報（具体的には、識別番号）と、その識別情報により特定される一群のデータの属性を示すステータス情報とを記憶保持し、メモリセル制御レジスタ３３は受信側メモリ制御レジスタＲＲとして機能する。このステータス情報は、対応するメモリセルに有効な前記一群のデータが記憶保持されている状態を「データ有り」として、有効な前記一群のデータが記憶保持されていない状態を「データ無し」として記憶される。
更に、受信バッファメモリ２１，２２のデータ入力側には、入力されてきたデータを４つのメモリセルのうちの何れか１つへ出力するように切換える入力側切換え回路３５が備えられ、受信バッファメモリ２１，２２の出力側には、４つのメモリセルのうちの何れか１つを選択してデータを出力するための出力側切換え回路３６が備えられている。

〔データ送信部１２，１４の構成〕
データ送信部１２，１４には、データ処理部３から受け取った１フレーム分のデータに識別番号（これがフレームの識別番号となる）を付けるライトオーダカウンタ４１と、上記の送信バッファメモリ２３，２４と、送信バッファメモリ２３，２４を管理するためのレジスタ群であるメモリセル制御レジスタ４２と、送信バッファメモリ２３，２４から読出すデータを特定するためのリードオーダカウンタ４３と、送信バッファメモリ２３，２４から受け取ったデータによって図４（ａ）の構成のフレームを編成して出力する送信フレーム生成回路４４と、送信側において通信動作を制御する送信側通信プロトコル制御部４９とが備えられている。
図２及び図３では、通信回路１のデータ送信部１２に備えられる送信側通信プロトコル制御部４９を「ｃｈ１送信側通信プロトコル制御部」と表記し、通信回路２のデータ送信部１４に備えられる送信側通信プロトコル制御部４９を「ｃｈ２送信側通信プロトコル制御部」と表記している。

送信バッファメモリ２３，２４は、図２及び図３において「メモリセル＃１」〜「メモリセル＃４」として示すように、受信バッファメモリ２１，２２と同様に、４つのメモリセルから構成され、各メモリセルの夫々が１つのフレームに載せてひとまとまりで送信する一群のデータを記憶保持する。換言すると、送信バッファメモリ２３，２４は、前記一群のデータを複数群（具体的には、４群）について記憶保持可能に構成されている。
メモリセル制御レジスタ４２は、送信バッファメモリ２３，２４が４つのメモリセルを備えているのに対応して、各メモリセルの夫々に対応したレジスタを備えている。
メモリセル制御レジスタ４２の各レジスタは、１つのフレーム内の一群のデータを識別するための識別情報（具体的には、識別番号）と、その識別情報により特定される一群のデータの属性を示すステータス情報とを記憶保持し、メモリセル制御レジスタ４２は送信側メモリ制御レジスタＳＲとして機能する。
更に、送信バッファメモリ２３，２４のデータ入力側には、入力されてきたデータを４つのメモリセルのうちの何れか１つへ出力するように切換える入力側切換え回路４５が備えられ、送信バッファメモリ２３，２４の出力側には、４つのメモリセルのうちの何れか１つを選択してデータを出力するための出力側切換え回路４６が備えられている。これらについても、受信側と同様の構成となっている。
この他に、データ送信部１２，１４には、上記のバイパス状態において、データ送信部１２，１４が受け取るデータをデータ処理部３からのデータとデータ受信部１１，１３からのデータとに切換えるための受取りデータ切換え回路４７と、メモリセル制御レジスタ４２が受け取るデータをライトオーダカウンタ４１からのデータとフィルタ回路３２からのデータとに切換えるための入力識別情報切換え回路４８とが備えられている。
すなわち、データ受信部１１，１３が受信したデータを、受信バッファメモリ２１，２２を経ずに、送信バッファメモリ２３，２４へ入力させる信号経路ＢＰが備えられている。

〔データ受信部１１，１３の基本動作〕
次に、上記パイプライン状態及び上記Ｕターン状態におけるデータ受信部１１，１３の基本動作を説明する。
受信フレーム分離回路３１が、フレーム（図４（ａ）を参照）の先頭の「フレーム検出コード」ブロック１００のデータによってフレームデータの受取り開始を検知することで、１つのフレームのデータを受け取ると、そのフレームの「フレームステータス」ブロック１０１のデータであるフレームステータスと本来の送信対象のデータである「データ」ブロック１０２のデータとを分離して、フレームステータスのデータをフィルタ回路３２へ送り、「データ」ブロック１０２のデータ及び「フレームチェックコード」ブロック１０３のデータを入力側切換え回路３５へ出力する。

フィルタ回路３２は、受信フレーム分離回路３１から受け取ったフレームステータスから上記の送信フレーム識別番号を抽出して、メモリセル制御レジスタ３３へ送る。
送信フレーム識別番号を受け取ったメモリセル制御レジスタ３３は、受信バッファメモリ２１，２２の４つのメモリセルに対応する４つのレジスタのうちの空きのもの（ステータス情報が「データ無し」となっているレジスタ）に受け取った送信フレーム識別番号を書込み、その送信フレーム識別番号を書込んだレジスタに対応するメモリセルに受信フレーム分離回路３１から送られてくるデータを書込むように入力側切換え回路３５の接続状態を設定する。但し、この時点では、送信フレーム識別番号を書込んだレジスタのステータス情報は「データ無し」の状態を維持させる。

この状態で、受信バッファメモリ２１，２２のメモリセルへの前記一群のデータ等の書込みが完了すると、フィルタ回路３２は、書込んだメモリセルのデータを参照して、受信の完了した「データ」ブロック１０２のデータと「フレームチェックコード」ブロック１０３のデータとを対比することで、通信エラーを発生することなく受信できたか否かを解析し、通信エラーを発生することなく受信できた場合には、更に、送信フレーム識別番号が、受信バッファメモリ２１，２２から識別番号に従ってデータを読出す上で支障のない範囲内に存在しているか否かを確認して、支障のない範囲内に存在していれば、メモリセル制御レジスタ３３の該当レジスタのステータス情報を「データ有り」に書き換えて、送信されてきたデータを正式に受け取ると共に、受け取ったフレームの送信フレーム識別番号及び受信確認識別番号を受信側通信プロトコル制御部３７へ送る。尚、通信エラーが発生したと判断した場合には、その旨を示す信号を送信フレーム識別番号として受信側通信プロトコル制御部３７へ送る。
送信フレーム識別番号及び受信確認識別番号をフィルタ回路３２から受け取った受信側通信プロトコル制御部３７は、その受け取った送信フレーム識別番号及び受信確認識別番号を同じ通信回路１，２の送信側通信プロトコル制御部４９へ、すなわち、データ受信部１１の受信側通信プロトコル制御部３７であればデータ送信部１２の送信側通信プロトコル制御部４９へ、データ受信部１３の受信側通信プロトコル制御部３７であればデータ送信部１４の送信側通信プロトコル制御部４９へ送信する。
送信側通信プロトコル制御部４９へ送られた送信フレーム識別番号は、受信確認識別番号として、その送信フレーム識別番号を生成した通信の相手先の通信回路１，２へ送り返すのに利用され、又、送信側通信プロトコル制御部４９へ送られた受信確認識別番号は、送信側通信プロトコル制御部４９において、１つのフレームのデータが適正に受信されたことを確認するのに利用される。

受信フレーム分離回路３１が受信する後続のフレームについても上記の処理が繰り返され、受信フレーム分離回路３１が受け取ったフレームに含まれる送信対象のデータが受信バッファメモリ２１，２２に順次に書込まれていくと、それと並行して、受信バッファメモリ２１，２２のデータが読出されて、データ処理部３へ出力される。
受信バッファメモリ２１，２２からのデータの読出しは、リードオーダカウンタ３４が管理する。
上述のようにフレームの識別番号が「１」〜「１０」の範囲で付されるときは、リードオーダカウンタ３４はその範囲でカウントを実行する。
リードオーダカウンタ３４は、メモリセル制御レジスタ３３を参照して、カウント値と一致する識別番号のデータがいずれかのメモリセルに存在していれば、そのメモリセルのデータを出力するように出力側切換え回路３６の接続を切換え、メモリセルからのデータの送出が完了するとカウント値をインクリメント（＋１）してカウントアップし、「１０」の次は「１」に戻る。
一方、メモリセル制御レジスタ３３にカウント値と一致する識別番号が記憶されていなければ、その識別番号のデータが入力されてくるまで、その時点のカウント値を保持したまま待機する。
このような処理を行うことによって、受信バッファメモリ２１，２２からは識別番号が連続する状態でデータが出力されて行き、送信時のデータの並び順が適正に維持された状態でデータ処理部３へ送られて行く。
従って、リードオーダカウンタ３４は、受信バッファメモリ２１，２２に記憶保持されている複数群のデータの読出し順序を前記識別情報（具体的には、識別番号）によって管理する読出し順序管理部ＲＯとして機能する。

〔データ送信部１２，１４の基本動作〕
次に、上記パイプライン状態及び上記Ｕターン状態におけるデータ送信部１２，１４の基本動作を説明する。
この基本動作においては、受取りデータ切換え回路４７はデータ処理部３の出力データを送信バッファメモリ２３，２４に向けて送る状態に接続されており、又、入力識別情報切換え回路４８はライトオーダカウンタ４１の出力をメモリセル制御レジスタ４２へ送る状態に接続されている。
データ処理部３は、上記フレームの「データ」ブロック１０２のデータ量を単位として繰り返しデータを出力し、ライトオーダカウンタ４１は、データ処理部３が１フレーム分のデータを出力するたびにそれを検出してカウント値をインクリメント（＋１）してカウントアップして行く。

ライトオーダカウンタ４１のカウント値の範囲は、フレームの識別番号の範囲に一致させてあり、上述の場合では「１」〜「１０」の範囲で、「１０」の次は「１」に戻ってカウントアップする。
ライトオーダカウンタ４１のカウント値はメモリセル制御レジスタ４２へ入力され、そのカウント値を受け取ったメモリセル制御レジスタ４２は、送信バッファメモリ２３，２４の４つのメモリセルに対応する４つのレジスタのうちの空きのものに受け取ったカウント値を書込み、そのカウント値を書込んだレジスタに対応するメモリセルにデータ処理部３から送られてくるデータを書込むように入力側切換え回路４５の接続状態を設定する。
これによってデータ処理部３から送られてくるデータが、順次に送信バッファメモリ２３，２４のメモリセルへ書込まれて行き、メモリセル制御レジスタ４２へ書込まれるライトオーダカウンタ４１のカウント値は、１フレームとしてひとまとまりで送信される一群のデータの識別情報（具体的には、識別番号）となる。

送信バッファメモリ２３，２４からのデータの読出しは、リードオーダカウンタ４３が管理する。
ライトオーダカウンタ４１により「１」〜「１０」のカウント値が出力されるときは、リードオーダカウンタ４３はその範囲でカウントを実行する。
リードオーダカウンタ４３は、メモリセル制御レジスタ４２を参照して、カウント値と一致する識別番号のデータがいずれかのメモリセルに存在していれば、そのメモリセルのデータを出力するように出力側切換え回路４６の接続を切換え、メモリセルからのデータの出力が完了するとカウント値をインクリメント（＋１）してカウントアップし、「１０」の次は「１」に戻る。
一方、メモリセル制御レジスタ４２にカウント値と一致する識別番号が記憶されていなければ、その識別番号のデータが入力されてくるまで、その時点のカウント値を保持したまま待機する。

このような処理を行うことによって、送信バッファメモリ２３，２４からは識別番号が連続する状態で送信フレーム生成回路４４へデータが出力されて行く。
リードオーダカウンタ４３からは、この送信バッファメモリ２３，２４からのデータの送出とタイミングを合わせて、送出される１フレーム分のデータに対応する識別番号が送信フレーム生成回路４４へ出力される。
送信フレーム生成回路４４は、送信バッファメモリ２３，２４から受け取ったデータによって「フレームチェックコード」ブロック１０３に記述するデータを生成して、その生成したデータと、送信バッファメモリ２３，２４やリードオーダカウンタ４３から受け取ったデータとを合わせて、図４（ａ）に示す構成のフレームを生成する。
このフレームの生成においては、リードオーダカウンタ４３から受け取った識別番号を送信フレーム識別番号とし、同じ通信回路１，２の受信側通信プロトコル制御部３７から受け取った送信フレーム識別番号を受信確認識別番号として両者を合体させて、「フレームステータス」ブロック１０１に記述するデータを生成する。
このようにフレームを生成すると、通信の相手先の通信回路１，２へ生成したフレームを送出する。

上述のデータ受信部１１，１３及びデータ送信部１２，１４の基本動作におけるフレームステータスの取扱いをまとめると、データ処理ユニットＡとデータ処理ユニットＢとの間の通信を例示して示す図４（ｃ）のように、受信したフレームのフレームステータスから送信フレーム識別番号を抜き出して、その送信フレーム識別番号をそのまま受信確認識別番号として利用してフレームを構成し、そのフレームによるデータ送信に便乗して受信確認識別番号を通信の相手側に送り返している。
この操作を通信当事者間で相互に行うことで、適正にデータが送信されたか否かを相互に確認できる。

データ送信部１２，１４の送信側通信プロトコル制御部４９は、この受信確認識別番号を受け取って、適正に送信できたことを確認したときは、その受信確認識別番号と同一の識別番号を保持しているメモリセル制御レジスタ４２のデータを消去し、その消去した識別番号に対応している送信バッファメモリ２３，２４のメモリセルに後続のデータを書込み可能な状態とする。
一方、受信確認識別番号を受け取ることができず、適正にデータが送信されなかったフレームについては再送信を実行する。
このため、メモリセル制御レジスタ４２は、データの送信先から送られてきた受信確認情報（具体的には、上記の受信確認識別番号）を送信側通信プロトコル制御部４９が受け取って、適正にデータが送信されたことを確認できるまで、送信済みのデータの識別番号をレジスタに保持すると共に、その識別番号に対応するメモリセルには新たなデータを書込まずに送信済みのデータを保持する。
受信確認識別番号は、データの送信後、２フレーム以内に戻って来る関係になっており、その期間内に同じ通信回路１，２の受信側通信プロトコル制御部３７から受信確認識別番号を受け取らなかったとき、送信側通信プロトコル制御部４９は、受信確認識別番号を受け取れなかったフレームの識別番号をリードオーダカウンタ４３に備えられているレジスタ（リトライオーダレジスタ４３ａ）に書込む。
リードオーダカウンタ４３は、上記の基本動作において、カウント値をインクリメントするときに、リトライオーダレジスタ４３ａに識別番号が書込まれていれば、その識別番号に対応するメモリセルのデータ送信を優先して実行し、再送信が完了するとリトライオーダレジスタ４３ａをクリアする。
従って、再送信の対象として登録されたデータは優先して送信出力されることになる。
再送信したフレームについての受信確認識別番号を受け取ることができたときは、上記と同様に、メモリセル制御レジスタ４２の該当データを消去して送信バッファメモリ２３，２４に後続のデータを受入れ可能な状態とする。
従って、リードオーダカウンタ４３は、送信バッファメモリ２３，２４に記憶保持されている複数群のデータの送出順序とデータの再送信がの対象となった一群のデータとを前記識別情報（具体的には、識別番号）によって管理する送出順序管理部ＳＯとして機能する。

〔バイパス状態での動作〕
次に、バイパス状態での動作について説明する。
上記のパイプライン状態あるいはＵターン状態からバイパス状態への移行は、通信制御部ＴＣが受取りデータ切換え回路４７及び入力識別情報切換え回路４８に対して、バイパス切換え信号を送信して、それらの接続状態を切換えることにより実行される。
すなわち、受取りデータ切換え回路４７については、データ処理部３の出力データを送信バッファメモリ２３，２４に向けて送る接続状態から、受信フレーム分離回路３１の出力データを送信バッファメモリ２３，２４に向けて送る接続状態に切換え、入力識別情報切換え回路４８については、ライトオーダカウンタ４１の出力をメモリセル制御レジスタ４２へ送る接続状態から、フィルタ回路３２の出力をメモリセル制御レジスタ４２へ送る状態に切換えることによってバイパス状態に移行する。
更に、バイパス状態においては、メモリセル制御レジスタ３３の機能が停止される。
このバイパス状態への移行は、データ処理ユニットＡからデータ処理ユニットＣに向かう順方向とデータ処理ユニットＣからデータ処理ユニットＡに向かう逆方向とで独立に行うことができる。

バイパス状態においても、受信フレーム分離回路３１，フィルタ回路３２及び受信側通信プロトコル制御部３７自体の動作は、上述の基本動作の場合と変わるところがなく、受信フレーム分離回路３１が、フレームステータスのデータをフィルタ回路３２へ送る。「データ」ブロック１０２等のデータについても上記の基本動作と同様にして出力される。

フィルタ回路３２は、受信フレーム分離回路３１から受け取ったフレームステータスから上記の送信フレーム識別番号を抽出して、メモリセル制御レジスタ３３へ接続される信号線に出力する。
このバイパス状態では、受取りデータ切換え回路４７の接続状態が上述のように設定されていることにより、フィルタ回路３２から出力される送信フレーム識別番号は、機能を停止しているメモリセル制御レジスタ３３ではなく、メモリセル制御レジスタ４２へ入力される。

メモリセル制御レジスタ３３とメモリセル制御レジスタ４２とは、何れも図５に示す構成としてあり、各レジスタが対応するメモリセルの識別番号（＃１〜＃４）を記録してある「メモリＩＤ」部２０１と、メモリセルに記憶保持されているデータの属性を示すステータス情報を記憶保持するメモリセルステータスレジスタ２０２と、メモリセルに記憶保持されているデータの識別番号を記憶保持する識別番号レジスタ２０３とから構成されている。
更に具体的には、メモリセルステータスレジスタ２０２に記憶保持されるステータス情報は、受信側メモリ制御レジスタＲＲであるメモリセル制御レジスタ３３では、上述のように、対応するメモリセルに有効な前記一群のデータが記憶されているか否か（「データ有り」か「データ無し」か）を示す情報であり、送信側メモリ制御レジスタＳＲであるメモリセル制御レジスタ４２では、対応するメモリセルに有効な前記一群のデータが記憶されているか否かを示す情報に加えて、対応するメモリセルに記憶されているデータが、「送信待ち」の状態、「送信完了後で受信確認待ち」の状態、あるいは、適正にデータ送信を行えなかったことに伴う「再送信待ち」の３状態のうちの何れの状態であるかを示す情報を記憶保持する。尚、この３状態のうちの何れの状態であるかを示す情報は、データの送信状況と前記受信確認情報の受取り状況との関係を示す情報になっている。
従って、メモリセル制御レジスタ４２はメモリセル制御レジスタ３３の機能をそのまま代行することが可能であり、フィルタ回路３２から送られてきた送信フレーム識別番号が、メモリセル制御レジスタ４２の空きの（ステータス情報が「データ無し」となっているレジスタの）レジスタの識別番号レジスタ２０３に書込まれる。
これに伴って、メモリセル制御レジスタ４２は、データ処理部３からデータを受け取るのと同様にして、入力側切換え回路４５の接続状態を設定する。但し、この時点では、送信フレーム識別番号を書込んだレジスタのステータス情報は「データ無し」の状態を維持させる。

この後のフィルタ回路３２の処理は上記基本動作と同様であり、送信バッファメモリ２３，２４のメモリセルへの前記一群のデータ等の書込みが完了すると、書込んだメモリセルのデータを参照して、受信の完了した「データ」ブロック１０２のデータと「フレームチェックコード」ブロック１０３のデータとを対比することで、通信エラーを発生することなく受信できたか否かを解析し、通信エラーを発生することなく受信できた場合には、更に、送信フレーム識別番号が、送信バッファメモリ２３，２４から識別番号に従ってデータを読出す上で支障のない範囲内に存在しているか否かを確認して、支障のない範囲内に存在していれば、メモリセル制御レジスタ４２の該当レジスタのステータス情報を「データ有り」に書き換えて、送信されてきたデータを正式に受け取ると共に、受け取ったフレームの送信フレーム識別番号及び受信確認識別番号を受信側通信プロトコル制御部３７へ送る。尚、通信エラーが発生したと判断した場合には、その旨を示す信号を送信フレーム識別番号として受信側通信プロトコル制御部３７へ送る。
送信フレーム識別番号及び受信確認識別番号をフィルタ回路３２から受け取った受信側通信プロトコル制御部３７の動作も上記基本動作と同様で、その受け取った送信フレーム識別番号及び受信確認識別番号を同じ通信回路１，２の送信側通信プロトコル制御部４９へ送信する。送信フレーム識別番号及び受信確認識別番号を受け取った送信側通信プロトコル制御部４９の動作も上記基本動作と同様である。
メモリセル制御レジスタ４２のステータス情報が「データ有り」に書き換えられた後は、上記の基本動作において、データ処理部３からデータを受取り、ライトオーダカウンタ４１にて識別番号が設定されたのと同様の扱いで、メモリセルからデータが読出されて送信出力されて行く。

〔別実施形態〕
以下、本発明の別実施形態を列記する。
（１）上記実施の形態では、前記バイパス処理（前記バイパス状態での処理）において、データ受信部１１，１３が受信したデータを受信バッファメモリ２１，２２ではなく、送信バッファメモリ２３，２４へ書込む場合を例示しているが、データ受信部１１，１３が受信したデータを受信バッファメモリ２１，２２へ書込み、その受信バッファメモリ２１，２２からデータ処理部３及び送信バッファメモリ２３，２４を通過することなく他のデータ処理ユニットＡ，Ｃへ送信するように構成しても良い。

このような構成とするには、上記実施の形態において、メモリセル制御レジスタ３３をメモリセル制御レジスタ４２と同一構成とすると共に、リードオーダカウンタ３４をリードオーダカウンタ４３と同一構成とし、出力側切換え回路３６の出力を送信フレーム生成回路４４へ入力させる信号経路、すなわち、受信バッファメモリ２１，２２から出力されたデータを他のデータ処理ユニットＡ，Ｃへ送信出力させるための信号経路を備えさせ、更に、メモリセル制御レジスタ３３に送信側通信プロトコル制御部４９と同等の機能を併せ持たせる構成とすれば良い。

（２）上記実施の形態では、各データ処理ユニットＡ，Ｂ，Ｃが互いに異なる処理を実行する場合を例示しているが、各データ処理ユニットＡ，Ｂ，Ｃが同じ処理を実行して負荷を分散させるような場合にも本発明を適用できる。
（３）上記実施の形態では、送信バッファメモリ２３，２４及び受信バッファメモリ２１，２２は何れも４群のデータを記憶できるように４つのメモリセルを備える場合を例示しているが、このメモリセルの数は適宜に変更可能であり、又、必ずしも送信バッファメモリ２３，２４と受信バッファメモリ２１，２２とでメモリセルの数を一致させなくても良い。

本発明の実施の形態にかかるデータ処理ユニットの概略ブロック構成図 本発明の実施の形態にかかる要部詳細ブロック図 本発明の実施の形態にかかる要部詳細ブロック図 本発明の実施の形態にかかるフレームの構成及びそれの授受を説明する図 本発明の実施の形態にかかるメモリセル制御レジスタの概略構成図

符号の説明

３ データ処理部
２１，２２ 受信バッファメモリ
２３，２４ 送信バッファメモリ
ＲＯ 読出し順序管理部
ＲＲ 受信側メモリ制御レジスタ
ＳＯ 送出順序管理部
ＳＲ 送信側メモリ制御レジスタ
ＴＣ 通信制御部

Claims (4)

1. 受信したデータを一時的に記憶保持する受信バッファメモリと、その受信バッファメモリに記憶保持されているデータを読出して処理するデータ処理部と、そのデータ処理部にて処理されたデータを他のデータ処理ユニットへ送信出力するために一時的に記憶保持する送信バッファメモリと、通信制御部とが備えられたデータ処理ユニットであって、
   前記受信したデータを前記送信バッファメモリへ入力させる信号経路、又は、前記受信バッファメモリから出力されたデータを他のデータ処理ユニットへ送信出力するための信号経路が備えられ、
   前記通信制御部は、
   前記データ処理部が前記受信バッファメモリに記憶保持されているデータを読出して処理した後に前記送信バッファメモリへ書込む標準処理と、
   前記受信したデータを前記送信バッファメモリ又は前記受信バッファメモリの何れか一方に記憶保持し、その受信したデータを記憶保持した前記送信バッファメモリ又は前記受信バッファメモリから、前記データ処理部を通過することなく他のデータ処理ユニットへ送信出力するバイパス処理とに切換え操作可能に構成されているデータ処理ユニット。
2. 前記送信バッファメモリに記憶保持されているデータのうちのひとまとまりで送信される一群のデータを識別するための識別情報とその識別情報により特定される一群のデータの属性を示すステータス情報とを記憶保持する送信側メモリ制御レジスタが備えられ、
   前記受信バッファメモリに記憶保持されているデータのうちのひとまとまりで受信した一群のデータを識別するための識別情報とその識別情報により特定される一群のデータの属性を示すステータス情報とを記憶保持する受信側メモリ制御レジスタが備えられ、
   前記一群のデータとその一群のデータの前記識別情報とをまとめて受信及び送信するように構成されている請求項１記載のデータ処理ユニット。
3. データの送信出力先からの受信確認情報を受け取るまで前記送信バッファメモリに送信済みのデータを記憶保持させ、且つ、前記受信確認情報の受取り状況に基づいて前記データの送信出力先がデータを適正に受信していないと判断したときに前記送信バッファメモリのデータを再送信するように構成され、
   前記送信側メモリ制御レジスタは、前記ステータス情報として、前記一群のデータの存否の情報と、データの送信状況と前記受信確認情報の受取り状況との関係を示す情報とを記憶保持するように構成され、
   前記受信側メモリ制御レジスタは、前記ステータス情報として、前記一群のデータの存否の情報を記憶保持するように構成され、
   前記バイパス処理において、前記受信したデータを前記送信バッファメモリに記憶保持し、且つ、その送信バッファメモリに記憶保持されている前記一群のデータのステータス情報を前記送信側メモリ制御レジスタに記憶保持させるように構成されている請求項２記載のデータ処理ユニット。
4. 前記送信バッファメモリは、前記一群のデータを複数群について記憶保持可能に構成され、
   前記送信バッファメモリに記憶保持されている複数群のデータの送出順序と前記データの再送信の対象となった前記一群のデータとを前記識別情報によって管理する送出順序管理部が備えられ、
   前記受信バッファメモリは、前記一群のデータを複数群について記憶保持可能に構成され、
   前記受信バッファメモリに記憶保持されている複数群のデータの読出し順序を前記識別情報によって管理する読出し順序管理部が備えられて構成されている請求項３記載のデータ処理ユニット。

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