JP2007027556A

JP2007027556A - Method for manufacturing semiconductor device

Info

Publication number: JP2007027556A
Application number: JP2005210067A
Authority: JP
Inventors: Ryosuke Matsumoto; 良輔松本
Original assignee: Fuji Electric Device Technology Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2005-07-20
Filing date: 2005-07-20
Publication date: 2007-02-01
Anticipated expiration: 2025-07-20
Also published as: JP5002920B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method for manufacturing a semiconductor device provided with a MOS gate structure capable of excellently and stably controlling the threshold value of gate voltage, even if breakdown voltage of the gate voltage is highly increased by forming a thick gate oxide film. <P>SOLUTION: The method for manufacturing the semiconductor device having the MOS structure where the gate insulating film with thickness of 100 nm or thicker is formed by LPCVD process on the surface of a region containing boron as a dopant element. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

この発明は、縦型パワーＭＯＳＦＥＴ，ＩＧＢＴ，スイッチング電源用ＩＣ、自動車パワー系駆動用ＩＣ、フラットパネルディスプレー駆動用ＩＣなど、高耐圧・大電流を制御する集積回路に適する低オン抵抗のパワーＭＯＳＦＥＴとそれを制御するＣＭＯＳ回路を構成するＭＯＳＦＥＴとを集積した半導体装置およびその製造方法に関し、特に、パワーＭＯＳＦＥＴは半導体基板表面に形成されたトレンチ内にゲート電極を設けたトレンチ型ラテラルパワーＭＯＳＦＥＴ（ＴＬＰＭ）であり、トレンチ構造のパワーＭＯＳＦＥＴとＣＭＯＳ回路を構成するプレーナ構造のＭＯＳＦＥＴであって、厚膜ゲート絶縁膜を有するＭＯＳ構造を有する半導体装置の製造方法に関する。 The present invention relates to a power MOSFET having a low on-resistance suitable for an integrated circuit for controlling a high withstand voltage and a large current, such as a vertical power MOSFET, IGBT, switching power supply IC, automobile power system driving IC, flat panel display driving IC, etc. More particularly, the power MOSFET is a trench type lateral power MOSFET (TLPM) in which a gate electrode is provided in a trench formed on the surface of a semiconductor substrate. The present invention relates to a method for manufacturing a semiconductor device having a trench structure power MOSFET and a planar structure MOSFET that constitutes a CMOS circuit and having a MOS structure having a thick gate insulating film.

携帯機器の急速な普及、通信技術の高度化などに伴い、パワーＭＯＳＦＥＴを内蔵したパワーＩＣの重要性は高まっている。従来のパワーＭＯＳＦＥＴ単体と制御駆動回路との組み合わせに対し、横型パワーＭＯＳＦＥＴを制御回路に集積することにより、小型化、低消費電力化、高信頼性化、低コスト化などが期待されているため、ＣＭＯＳプロセスをベースにした高性能横型ＭＯＳＦＥＴの開発が精力的に進められている。
このような半導体装置の一つとして、高耐圧ゲート電圧とするための厚膜ゲート絶縁膜と低ゲート電圧しきい値とするための薄いゲート絶縁膜とをそれぞれ熱酸化により形成したＭＯＳＦＥＴを同一半導体基板上に形成したものが知られている（特許文献１）。
図１３は、そのようなＣＭＯＳを構成するプレーナ横型ＭＯＳＦＥＴとトレンチ横型パワーＭＯＳＦＥＴを集積した従来の半導体装置の要部断面図であり、以下この半導体装置を前記図１３に沿って説明する。以下の説明ではトレンチ横型パワーＭＯＳＦＥＴとを単にトレンチＭＯＳＦＥＴと呼び、プレーナ横型ＭＯＳＦＥＴを単にプレーナＭＯＳＦＥＴと呼ぶこととする。なお、ＣＭＯＳ部はｎチャネルのプレーナＭＯＳＦＥＴとｐチャネルのプレーナＭＯＳＦＥＴで構成される。 With the rapid spread of portable devices and the advancement of communication technology, the importance of power ICs incorporating power MOSFETs is increasing. Compared to the conventional combination of a power MOSFET and a control drive circuit, the integration of a lateral power MOSFET in the control circuit is expected to reduce the size, power consumption, reliability, and cost. Development of a high-performance lateral MOSFET based on a CMOS process has been vigorously advanced.
As one of such semiconductor devices, a MOSFET in which a thick gate insulating film for achieving a high breakdown voltage gate voltage and a thin gate insulating film for achieving a low gate voltage threshold are formed by thermal oxidation, respectively, is the same semiconductor. What was formed on the board | substrate is known (patent document 1).
FIG. 13 is a cross-sectional view of a main part of a conventional semiconductor device in which a planar lateral MOSFET and a trench lateral power MOSFET constituting such a CMOS are integrated. The semiconductor device will be described with reference to FIG. In the following description, the trench lateral power MOSFET is simply referred to as a trench MOSFET, and the planar lateral MOSFET is simply referred to as a planar MOSFET. The CMOS portion is composed of an n-channel planar MOSFET and a p-channel planar MOSFET.

ｐ半導体基板１０１に、ＣＭＯＳを構成するプレーナＭＯＳＦＥＴとトレンチＭＯＳＦＥＴを形成するｐウェル領域１０２、１０４とｎウェル領域１０３、１０５をそれぞれ形成し、プレーナＭＯＳＦＥＴを形成するｐウェル領域１０４上とｎウェル領域１０５上に１７μｍ程度の薄いゲート酸化膜１２５、１２６を介してポリシリコンなどでゲート電極１２０、１２１を形成し、このゲート電極１２０、１２１の側壁にスペーサ１２２を形成してＬＤＤ構造（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ構造）のｎソース領域またはｎドレイン領域になるｎソース／ドレイン領域１２９とｐソース領域またはｐドレイン領域になるｐソース／ドレイン領域１３０をそれぞれ形成する。
トレンチＭＯＳＦＥＴを形成するｐウェル領域１０２とｎウェル領域１０３に、トレンチ１０７、１０８をそれぞれ形成し、トレンチ１０７、１０８内にｎドレイン領域１１０とｐドレイン領域１１１をそれぞれ形成し、トレンチ１０７、１０８の側壁に６２ｎｍ程度の厚いゲート酸化膜１２３、１２４を介して低抵抗ポリシリコンなどからなるゲート電極１１８、１１９を形成し、トレンチ１０７、１０８の外側表面にトレンチ１０７と接するｎソース領域１２７、ｐソース領域１２８を形成し、ゲート電極１１８、１１９の内側を層間絶縁膜１３１の酸化膜で充填し、この酸化膜に開孔してｎドレイン領域１１０、ｐドレイン領域１１１とに接続するようにタングステンなどのプラグ導体１３２、１３３を充填し、プラグ導体１３２、１３３上にドレイン電極１３４、１３５を、ソース領域１２７、１２８上にソース電極１３６、１３７をアルミニウムなどで形成し、さらにプレーナＭＯＳＦＥＴのｎソース／ドレイン領域１２９上およびｐソース／ドレイン領域１３０上にそれぞれソース／ドレイン電極１３８、１３９をアルミニウムなどで形成する。 A p-type semiconductor substrate 101 is formed with p-well regions 102 and 104 and n-well regions 103 and 105 for forming a planar MOSFET and a trench MOSFET constituting the CMOS, respectively, and on the p-well region 104 and an n-well region for forming the planar MOSFET. Gate electrodes 120 and 121 are formed of polysilicon or the like through thin gate oxide films 125 and 126 of about 17 μm on 105, and spacers 122 are formed on the side walls of the gate electrodes 120 and 121 to form an LDD structure (Lightly Doped Drain). An n source / drain region 129 that becomes an n source region or an n drain region and a p source / drain region 130 that becomes a p source region or a p drain region are formed.
Trenches 107 and 108 are respectively formed in the p well region 102 and the n well region 103 forming the trench MOSFET, and an n drain region 110 and a p drain region 111 are formed in the trenches 107 and 108, respectively. Gate electrodes 118 and 119 made of low-resistance polysilicon or the like are formed on the sidewalls through thick gate oxide films 123 and 124 having a thickness of about 62 nm, and n source regions 127 and p sources that are in contact with the trenches 107 on the outer surfaces of the trenches 107 and 108. A region 128 is formed, and the insides of the gate electrodes 118 and 119 are filled with the oxide film of the interlayer insulating film 131. Tungsten or the like is formed so as to open the oxide film and connect to the n drain region 110 and the p drain region 111. Plug conductors 132 and 133 are filled, and the plug conductors 132 and 1 3, drain electrodes 134 and 135 are formed on the source regions 127 and 128, and source electrodes 136 and 137 are formed on the source regions 127 and 128 with aluminum or the like, and further on the n source / drain region 129 and the p source / drain region 130 of the planar MOSFET Source / drain electrodes 138 and 139 are formed of aluminum or the like.

プレーナＭＯＳＦＥＴの薄いゲート酸化膜１２５、１２６を１７ｎｍ程度とすることで０．８Ｖ±０．１Ｖ程度の低ゲートしきい値電圧とすることができ、トレンチＭＯＳＦＥＴの厚いゲート酸化膜１２３、１２４を６２ｎｍ程度とすることで所定のゲートしきい値電圧と６０Ｖ以上の高いゲート耐圧を得ることができる。
一方、さらに厚い１００ｎｍの熱酸化膜をゲート酸化膜とする場合、ホウ素（ボロン）が酸化膜中に吸い出されて偏析するために、ゲート酸化膜に沿う領域、すなわちチャネル領域でホウ素の濃度が下がる現象が存在する記載が見られる（特許文献２−００１４欄）。
また、リンイオンのドーズ量３×１０^１３ｃｍ^−２によるウェルの形成とそのチャネルの形成とその不純物濃度を低く抑えるため、ドーズ量１．５×１０^１３ｃｍ^−２ボロンイオンを注入する記載がある（特許文献３−００５０欄）。またさらに、ＬＰＣＶＤ法により、２．５〜６．０μｍのシリコン酸化膜からなるゲート絶縁膜を形成するという記載もある（特許文献３−００５１欄）。
特開２００４−２５３４７０号公報特開平２００４−１１９６１６号公報特開平１１−１１１９８０号公報 By setting the thin gate oxide films 125 and 126 of the planar MOSFET to about 17 nm, a low gate threshold voltage of about 0.8 V ± 0.1 V can be obtained, and the thick gate oxide films 123 and 124 of the trench MOSFET can be set to 62 nm. By setting the degree, a predetermined gate threshold voltage and a high gate breakdown voltage of 60 V or higher can be obtained.
On the other hand, when a thicker 100 nm thermal oxide film is used as the gate oxide film, boron (boron) is absorbed into the oxide film and segregates, so that the concentration of boron in the region along the gate oxide film, that is, in the channel region is low. There is a description that there is a phenomenon of decreasing (Patent Document 2-0014 column).
In addition, there is a description of implanting a dose amount of 1.5 × 10 ¹³ cm ⁻² boron ions in order to suppress the formation of a well with a dose amount of 3 × 10 ¹³ cm ⁻² of phosphorus ions, the formation of the channel, and the impurity concentration thereof. (Patent Document 3-0050 column). Furthermore, there is a description that a gate insulating film made of a silicon oxide film of 2.5 to 6.0 μm is formed by LPCVD (Patent Document 3-0051 column).
JP 2004-253470 A Japanese Patent Laid-Open No. 2004-119616 Japanese Patent Laid-Open No. 11-11980

しかしながら、前記特許文献１に記載されている、高ゲート電圧しきい値とするための厚膜ゲート絶縁膜と低ゲート電圧しきい値とするための薄いゲート絶縁膜とをそれぞれ有するＭＯＳＦＥＴを同一半導体基板上に形成した半導体装置は、ゲート酸化膜を厚膜にすると、製造条件をいろいろ変えてもそのゲート電圧しきい値（Ｖｔｈ）を目的の値にすることが容易ではなかった。
その理由を説明する。熱酸化により形成された厚膜ゲート酸化膜の場合、そのゲート電圧しきい値（Ｖｔｈ）をコントロールするには、ゲート電圧が高くなりすぎないように、たとえば、Ｐチャネル型ＭＯＳＦＥＴではＮウェルのリンの不純物濃度を低くコントロールする必要がある。しかし、リンの不純物濃度が５．０×１０^１２ｃｍ^−３程度のように低濃度のＮウェルの場合は、ゲート電圧しきい値（Ｖｔｈ）を低く抑えられるが、ゲート酸化膜（熱酸化膜）により、チャネル長が短くなるショートチャネルの問題が生じる。リンの不純物濃度が２．０×１０^１３ｃｍ^−３程度の高濃度ではショートチャネルは生じないが、ゲート電圧しきい値（Ｖｔｈ）が大きくなりすぎる。そこで、従来でも、前記Ｖｔｈを抑えショートチャネルも起こさないようにするために、Ｎウェルの表面にＢＦ_２のイオン注入を行って表面のみを実質的な低不純物濃度Ｎウェル層とするチャネル層形成法を行っていた。その場合でも、ゲート電圧しきい値（Ｖｔｈ）をある程度大きくしようとゲート酸化膜（熱酸化膜）を厚くしても、前記特許文献２の記載にも見られるように、注入したボロンの吸出し効果が大きくなり、思うようなＶｔｈのコントロール効果が得られなかった。 However, the MOSFETs described in Patent Document 1 each having a thick gate insulating film for setting a high gate voltage threshold and a thin gate insulating film for setting a low gate voltage threshold are the same semiconductor. In the semiconductor device formed on the substrate, when the gate oxide film is made thick, it is not easy to set the gate voltage threshold value (Vth) to the target value even if the manufacturing conditions are changed.
The reason will be explained. In the case of a thick gate oxide film formed by thermal oxidation, in order to control the gate voltage threshold (Vth), for example, in a P-channel MOSFET, an N-well phosphorous layer is used so that the gate voltage does not become too high. It is necessary to control the impurity concentration of the low. However, in the case of an N well having a low concentration such as an impurity concentration of phosphorus of about 5.0 × 10 ¹² cm ⁻³ , the gate voltage threshold (Vth) can be kept low, but a gate oxide film (thermal oxide film) ) Causes a short channel problem that shortens the channel length. When the impurity concentration of phosphorus is as high as about 2.0 × 10 ¹³ cm ⁻³ , a short channel does not occur, but the gate voltage threshold (Vth) becomes too large. Therefore, conventionally, in order to suppress the Vth and prevent the occurrence of a short channel, ion implantation of BF ₂ is performed on the surface of the N well so that only the surface becomes a substantially low impurity concentration N well layer. I was doing the law. Even in such a case, even if the gate oxide film (thermal oxide film) is made thicker to increase the gate voltage threshold (Vth) to some extent, as shown in the description of Patent Document 2, the sucked-out effect of implanted boron As a result, the desired Vth control effect could not be obtained.

後者のＮウェルの表面へのＢＦ_２を用いたボロンのイオン注入の場合についてさらに説明すると、Ｎウェルの表面へのボロンのドーズ量が少量である場合は、ボロンイオンがシリコン基板から熱酸化膜中へ多量に偏析するため、しきい値を適正に制御することが難しくなる。また、ボロンのドーズ量が多量である場合は、熱酸化膜の熱履歴によりボロンイオンが深く入りすぎるため、チャネルリークがおきてパンチスルーを招きやすい。だからといって、前記熱履歴を避けて熱酸化膜形成後にボロン（ＢＦ_２）のイオン注入を行うと、熱酸化膜にイオン注入による欠陥が形成されゲート酸化膜の特性を著しく劣化させるので、その方法は採用し難いなどの問題がある。
本発明は、以上述べた問題点に鑑みてなされたものであり、本発明の目的とするところは、前記の問題点を解決して、厚膜ゲート酸化膜を形成することによりゲート電圧の高耐圧化を図っても、良好に安定してゲート電圧のしきい値をコントロールできるＭＯＳゲート構造を備える半導体装置の製造方法を提供することにある。 The case of boron ion implantation using BF ₂ to the surface of the latter N well will be further described. When the dose of boron to the surface of the N well is small, boron ions are transferred from the silicon substrate to the thermal oxide film. Due to segregation in large amounts, it becomes difficult to control the threshold appropriately. Further, when the boron dose is large, boron ions are too deep due to the thermal history of the thermal oxide film, so that channel leaks easily occur and punch through is likely to occur. However, if boron (BF ₂ ) ion implantation is performed after the thermal oxide film is formed while avoiding the thermal history, defects due to ion implantation are formed in the thermal oxide film and the characteristics of the gate oxide film are remarkably deteriorated. There are problems such as difficulty in hiring.
The present invention has been made in view of the above-mentioned problems, and an object of the present invention is to solve the above problems and form a thick gate oxide film to increase the gate voltage. An object of the present invention is to provide a method of manufacturing a semiconductor device having a MOS gate structure that can control the threshold value of the gate voltage stably and stably even when the breakdown voltage is reduced.

特許請求の範囲の請求項１記載の本発明によれば、前記目的は、ＭＯＳゲート構造を有する半導体装置の製造方法において、不純物元素としてボロンを含有する領域の表面に、１００ｎｍ以上の厚さのゲート絶縁膜をＬＰＣＶＤ法により形成する半導体装置の製造方法とすることにより、達成される。
特許請求の範囲の請求項２記載の本発明によれば、半導体基板の表面層に形成されるｎ型半導体領域の表面をボロンのイオン注入により高抵抗化する工程と、高抵抗化された前記ｎ型半導体領域表面に厚さ１００ｎｍ以上のゲート絶縁膜をＬＰＣＶＤ法で形成する工程とを含む半導体装置の製造方法とすることによっても、前記目的は達成される。
特許請求の範囲の請求項３記載の本発明によれば、ボロンイオンのドーズ量が１．０×１０^１２ｃｍ^−２以上である請求項２記載の半導体装置の製造方法とすることが好ましい。 According to the first aspect of the present invention, the object of the present invention is to provide a method for manufacturing a semiconductor device having a MOS gate structure having a thickness of 100 nm or more on the surface of a region containing boron as an impurity element. This is achieved by adopting a semiconductor device manufacturing method in which the gate insulating film is formed by LPCVD.
According to the second aspect of the present invention, the step of increasing the resistance of the surface of the n-type semiconductor region formed in the surface layer of the semiconductor substrate by boron ion implantation, and the step of increasing the resistance The object can also be achieved by a method for manufacturing a semiconductor device including a step of forming a gate insulating film having a thickness of 100 nm or more on the surface of an n-type semiconductor region by LPCVD.
According to the present invention as set forth in claim 3, it is preferable that the method for manufacturing a semiconductor device according to claim 2, wherein a dose amount of boron ions is 1.0 × 10 ¹² cm ⁻² or more.

特許請求の範囲の請求項４記載の本発明によれば、前記ＬＰＣＶＤ絶縁膜がＨＴＯ酸化膜である請求項１乃至３のいずれか一項に記載の半導体装置の製造方法とすることが望ましい。
特許請求の範囲の請求項５記載の本発明によれば、前記ＬＰＣＶＤ絶縁膜の形成後、８００℃乃至９００℃の温度範囲の熱酸化工程により、厚さの範囲が１０ｎｍ乃至２０ｎｍの熱酸化膜が形成される請求項１乃至４のいずれか一項に記載の半導体装置の製造方法とすることが好適である。
特許請求の範囲の請求項６記載の本発明によれば、半導体基板にトレンチを形成する工程と、該トレンチ内にＭＯＳゲート構造を形成する工程を備える求項１乃至５のいずれか一項に記載の半導体装置の製造方法とすることがより好ましい。 According to the fourth aspect of the present invention, it is preferable that the LPCVD insulating film is an HTO oxide film, and the method for manufacturing a semiconductor device according to any one of the first to third aspects is employed.
According to the present invention of claim 5, a thermal oxide film having a thickness range of 10 nm to 20 nm is formed by a thermal oxidation process at a temperature range of 800 ° C. to 900 ° C. after the formation of the LPCVD insulating film. It is preferable that the semiconductor device manufacturing method according to any one of claims 1 to 4 is formed.
According to the present invention of claim 6, according to any one of claims 1 to 5, comprising a step of forming a trench in a semiconductor substrate and a step of forming a MOS gate structure in the trench. More preferably, the manufacturing method of the semiconductor device described is used.

本発明によれば、厚膜ゲート酸化膜を形成することによりゲート電圧の高耐圧化を図る場合でも、良好に安定してゲート電圧のしきい値をコントロールできるＭＯＳゲート構造を備える半導体装置の製造方法を提供することができる。 According to the present invention, a semiconductor device having a MOS gate structure capable of controlling the gate voltage threshold value stably and stably even when the gate voltage is increased by forming a thick gate oxide film is manufactured. A method can be provided.

図１は、この発明の実施例１の半導体装置の要部断面図である。この図は、ＣＭＯＳ部を構成するプレーナ横型ＭＯＳＦＥＴとトレンチ横型パワーＭＯＳＦＥＴを集積したデバイスの断面模式図を示す。以下の説明ではトレンチ横型パワーＭＯＳＦＥＴを単にトレンチＭＯＳＦＥＴと呼び、プレーナ横型ＭＯＳＦＥＴを単にプレーナＭＯＳＦＥＴと呼ぶこととする。なお、ＣＭＯＳ部はｎチャネルのプレーナＭＯＳＦＥＴとｐチャネルのプレーナＭＯＳＦＥＴで構成される。
ｐ半導体基板１に、ＣＭＯＳ用プレーナＭＯＳＦＥＴとトレンチＭＯＳＦＥＴとをそれぞれ構成するためのｐウェル領域２、４とｎウェル領域３、５をそれぞれ備え、これらの領域のうち、ｐウェル領域４上とｎウェル領域５上に、減圧ＣＶＤ法による１７μｍ程度の薄いゲート酸化膜２５、２６を介してポリシリコンなどでゲート電極２０、２１と、このゲート電極２０、２１の側壁にスペーサ２２を形成してＬＤＤ構造（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ構造）のｎソース領域およびｎドレイン領域になるｎソース／ドレイン領域２９とｐソース領域およびｐドレイン領域になるｐソース／ドレイン領域３０とをそれぞれ備える。 1 is a cross-sectional view of a principal part of a semiconductor device according to Embodiment 1 of the present invention. This figure shows a schematic cross-sectional view of a device in which a planar lateral MOSFET and a trench lateral power MOSFET constituting a CMOS portion are integrated. In the following description, the trench lateral power MOSFET is simply referred to as a trench MOSFET, and the planar lateral MOSFET is simply referred to as a planar MOSFET. The CMOS portion is composed of an n-channel planar MOSFET and a p-channel planar MOSFET.
A p semiconductor substrate 1 is provided with p well regions 2 and 4 and n well regions 3 and 5 for constituting a CMOS planar MOSFET and a trench MOSFET, respectively. On the well region 5, gate electrodes 20 and 21 are formed of polysilicon or the like through thin gate oxide films 25 and 26 of about 17 μm by low pressure CVD, and spacers 22 are formed on the side walls of the gate electrodes 20 and 21 to form LDD. An n source / drain region 29 to be an n source region and an n drain region of a structure (Lightly Doped Drain structure) and a p source / drain region 30 to be a p source region and a p drain region are provided.

トレンチＭＯＳＦＥＴを形成するｐウェル領域２とｎウェル領域３に、トレンチ７、８をそれぞれ有し、トレンチ７、８内にはｎドレイン領域１０（およびｎソース領域）とｐドレイン領域１１（およびｐソース領域）をそれぞれ備える。トレンチ７の側壁には減圧ＣＶＤ法による１００μｍ以上の厚いゲート酸化膜２３、２４を介してポリシリコンなどでゲート電極１８、１９を有している。トレンチ７、８の外側表面にトレンチ７と接するｎソース領域２７（およびｎドレイン領域）、ｐソース領域２８（およびｐドレイン領域）を有する。前記ゲート電極１８、１９の内側に充填されている層間絶縁膜３１は開孔されてポリシリコンまたはタングステンなどでプラグ導体３２、３３が充填され、さらにアルミニウムなどからなるドレイン電極３４、３５、ソース電極３６、３７ソース／ドレイン電極３８、３９が形成されている。 The p well region 2 and the n well region 3 forming the trench MOSFET have trenches 7 and 8, respectively. The trenches 7 and 8 have an n drain region 10 (and n source region) and a p drain region 11 (and p). Source regions). On the side wall of the trench 7, gate electrodes 18 and 19 made of polysilicon or the like are provided via thick gate oxide films 23 and 24 of 100 μm or more by low pressure CVD. The n source region 27 (and n drain region) and the p source region 28 (and p drain region) in contact with the trench 7 are provided on the outer surfaces of the trenches 7 and 8. The interlayer insulating film 31 filled inside the gate electrodes 18 and 19 is opened and filled with plug conductors 32 and 33 with polysilicon or tungsten, and further drain electrodes 34 and 35 made of aluminum or the like, and a source electrode. 36, 37 source / drain electrodes 38, 39 are formed.

本発明にかかる半導体装置によれば、プレーナＭＯＳＦＥＴの薄いゲート酸化膜２５、２６を１７ｎｍ程度とすることで０．８Ｖ±０．１Ｖ程度の低ゲートしきい値電圧とすることができ、トレンチＭＯＳＦＥＴに厚いゲート酸化膜２３、２４を１００ｎｍ程度としても、所定のゲートしきい値電圧のコントロールと６０Ｖ以上の高いゲート耐圧を得ることができる。本発明によれば、厚いゲート酸化膜を減圧ＣＶＤ法により形成するので、酸化膜によるボロンの吸出し効果による不純物濃度の変動が無くなり、１００ｎｍ乃至３００ｎｍの範囲とすることが容易にできるだけでなく、ゲート電圧のしきい値のコントロールも容易になる。また、ゲート耐圧も１００Ｖ程度まで高くすることができる。
図２〜図１０を用いて、前述の本発明の実施例にかかる半導体装置の製造方法を説明する。この製造方法は図１の半導体装置であって、ＣＭＯＳ部（プレーナＭＯＳＦＥＴでｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴを含む）とトレンチＭＯＳＦＥＴが同一半導体基板に形成される半導体装置の製造方法である。 According to the semiconductor device of the present invention, by setting the thin gate oxide films 25 and 26 of the planar MOSFET to about 17 nm, a low gate threshold voltage of about 0.8V ± 0.1V can be obtained. Even if the thick gate oxide films 23 and 24 are set to about 100 nm, a predetermined gate threshold voltage control and a high gate breakdown voltage of 60 V or more can be obtained. According to the present invention, since the thick gate oxide film is formed by the low pressure CVD method, the impurity concentration does not fluctuate due to the boron absorption effect by the oxide film, and the range of 100 nm to 300 nm can be easily set. Control of the voltage threshold is also facilitated. Also, the gate breakdown voltage can be increased to about 100V.
A method of manufacturing a semiconductor device according to the above-described embodiment of the present invention will be described with reference to FIGS. This manufacturing method is the manufacturing method of the semiconductor device of FIG. 1 in which a CMOS portion (including a n-channel MOSFET and a p-channel MOSFET as a planar MOSFET) and a trench MOSFET are formed on the same semiconductor substrate.

まず、ｐ半導体基板１の表面層に選択的にｐウェル領域２、４、ｎウェル領域３、５を形成する。ｐ半導体基板１の不純物濃度を適正に選定した場合はｐウェル領域２、４は必ずしも形成する必要はない（図２）。
つぎに、トレンチＭＯＳＦＥＴを形成する部分に、例えば４００ｎｍの酸化膜６（熱酸化膜、または、堆積酸化膜）をマスクにトレンチ７、８を形成し、この酸化膜６をマスクとしてトレンチ７、８を形成する（図３）。
つぎに、トレンチの底部７ａ、８ａ底面に、選択的にｎおよびｐドレイン領域（ｎまたはｐソース領域）を形成し、素子分離するためのＬＯＣＯＳ９（選択酸化膜）を形成する。この際、必要に応じて、図示しないフィールドイオン注入や、ＣＭＯＳ部にパンチスルー防止用イオン注入を行う場合もある（図４）。 First, p well regions 2 and 4 and n well regions 3 and 5 are selectively formed on the surface layer of the p semiconductor substrate 1. When the impurity concentration of the p semiconductor substrate 1 is appropriately selected, the p well regions 2 and 4 are not necessarily formed (FIG. 2).
Next, trenches 7 and 8 are formed in a portion where the trench MOSFET is to be formed using, for example, a 400 nm oxide film 6 (thermal oxide film or deposited oxide film) as a mask, and trenches 7 and 8 are formed using this oxide film 6 as a mask. (FIG. 3).
Next, n and p drain regions (n or p source regions) are selectively formed on the bottom surfaces of the bottoms 7a and 8a of the trench, and a LOCOS 9 (selective oxide film) for element isolation is formed. At this time, field ion implantation (not shown) or punch-through prevention ion implantation may be performed in the CMOS portion as necessary (FIG. 4).

つぎに、犠牲酸化膜１２を形成し、符号１３によって示すイオン注入などによりチャネル領域１４を形成する。このチャネル領域１４の形成はゲート電圧しきい値を調整するためである（図５）。この際、ゲート電圧しきい値をコントロール可能かどうかについて、前もって、実験によりドーズ量を次に説明するように３種類変えて調べた。
（実験結果）
前記実験内容および結果について説明する。図１０に示すような実験パターンで、厚膜ゲート絶縁膜として、それぞれ１００ｎｍの熱酸化膜とＨＴＯ（ＨｉｇｈＴｅｍｐｅｒａｔｕｒｅＯｘｉｄｅ）酸化膜を有する実験用ＭＯＳゲート構造を形成し、ゲート電圧―ゲート電流の関係を測定し、ゲート電圧しきい値をチャネル領域の作成条件によって制御可能であるかを確認した。熱酸化膜の場合の結果を図１１、ＨＴＯ酸化膜の場合の結果を図１２にそれぞれ示す。 Next, a sacrificial oxide film 12 is formed, and a channel region 14 is formed by ion implantation indicated by reference numeral 13. The channel region 14 is formed in order to adjust the gate voltage threshold (FIG. 5). At this time, whether or not the gate voltage threshold value can be controlled was examined in advance by changing the dose amount by three types as described below.
(Experimental result)
The contents and results of the experiment will be described. In the experimental pattern as shown in FIG. 10, an experimental MOS gate structure having a thermal oxide film of 100 nm and an HTO (High Temperature Oxide) oxide film is formed as a thick gate insulating film, and the relationship between gate voltage and gate current is formed. Was measured, and it was confirmed whether the gate voltage threshold could be controlled by the channel region creation conditions. FIG. 11 shows the result in the case of the thermal oxide film, and FIG. 12 shows the result in the case of the HTO oxide film.

前記実験用ＭＯＳゲート構造は、ｐ半導体基板５０に形成されるドーズ量６×１０^１２ｃｍ^−２のＮウェル５１と、このＮウェル５１の表面に３．５μｍ長のチャネル領域となる領域を挟むように形成されるｐ型オフセット領域５２と、Ｎウェル領域へのＢＦ_２を用いたボロンイオン注入により形成したチャネル領域５３と、このチャネル領域５３を覆うゲート絶縁膜５４とから構成される。ｐ型オフセット領域５２はドーズ量３．０×１０^１５ｃｍ^−２の高濃度で浅い拡散領域の５２−１とドーズ量１．２×１０^１３ｃｍ^−２の低濃度で深い拡散領域の５２−２を含む。チャネル領域の形成条件は、ドーズ量で、１．０×１０^１２ｃｍ^−２、１．２×１０^１２ｃｍ^−２、１．４×１０^１２ｃｍ^−２の３種類で行った。
図１１に示すゲート電圧電流波形（縦軸は電流Ｉｄ（Ａ）を、横軸は電圧Ｖｇ（Ｖ）を表す）から、熱酸化膜で厚膜ゲート酸化膜を形成すると、ボロンイオンの偏析が起きるため、前記３種類のいずれのドーズ量でも、電圧電流波形はほとんど変わらないことから、チャネル領域のドーズ量を変えてもしきい値を効果的に制御できないことがわかる。一方、厚膜ゲート酸化膜としてＨＴＯ酸化膜を用いた図１２に示す電圧電流波形からは、ドーズ量によって波形がシフトし、効果的にしきい値制御ができることがわかる。この結果、Ｎウェルへのボロンのイオン注入によってチャネル層の不純物濃度を実質的に低下させ、高抵抗にできるので、当初のＮウェルの不純物濃度を高くできるので、チャネル長を短くすることが可能になり、パターンの高密度化が可能になり、電流容量の増大に寄与することができる。図１１、１２で、１．Ｅ−０１Ａとあるは１．０×１０^−１アンペア、を表し、１．０Ｅ１２または１．００Ｅ＋１２とあるは１．０×１０^１２ｃｍ^−２を表す。その他の同様の記載も前述と同じ。要するに、本発明にかかる厚膜ゲート酸化膜は特に１００ｎｍ以上とすると、熱酸化膜で１００ｎｍ以上のゲート酸化膜とした場合、ボロンの偏析によりゲート電圧しきい値の制御が困難であったのを、本発明によれば、ボロンの偏析がないので、ゲートしきい値の制御が可能になるというものである。従って、膜厚１００ｎｍ未満では、次第に前述の効果は減少していく。前述の図１１、１２ではＮウェル領域にｐチャネル領域を形成する場合について説明したが、Ｐウェル領域にｎチャネルを形成する場合も、ＬＰＣＶＤ（ＬｏｗＰｒｅｓｓｕｒｅＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法による厚膜ゲート酸化膜を形成すれば、酸化膜によるボロン偏析によるゲート電圧しきい値の変動を心配する必要が無いので、Ｐウェル領域の不純物濃度を制御するだけで、問題なくゲート電圧のしきい値制御ができる。 In the experimental MOS gate structure, an N well 51 having a dose amount of 6 × 10 ¹² cm ⁻² formed in the p semiconductor substrate 50 and a region to be a 3.5 μm long channel region are sandwiched between the surfaces of the N well 51. The p-type offset region 52 thus formed, a channel region 53 formed by boron ion implantation using BF ₂ into the N well region, and a gate insulating film 54 covering the channel region 53 are configured. The p-type offset region 52 is a high concentration and shallow diffusion region 52-1 with a dose amount of 3.0 × 10 ¹⁵ cm ⁻² and a low concentration and deep diffusion region 52− with a dose amount of 1.2 × 10 ¹³ cm ^−2. 2 is included. The channel region was formed at three doses of 1.0 × 10 ¹² cm ⁻² , 1.2 × 10 ¹² cm ⁻² and 1.4 × 10 ¹² cm ⁻² in terms of dose.
From the gate voltage current waveform shown in FIG. 11 (the vertical axis represents the current Id (A) and the horizontal axis represents the voltage Vg (V)), when a thick gate oxide film is formed with a thermal oxide film, segregation of boron ions occurs. As a result, the voltage / current waveform hardly changes at any of the three types of doses, and it can be seen that the threshold cannot be effectively controlled even if the dose of the channel region is changed. On the other hand, from the voltage / current waveform shown in FIG. 12 using the HTO oxide film as the thick gate oxide film, it can be seen that the threshold value can be effectively controlled by the waveform shifting depending on the dose. As a result, the impurity concentration of the channel layer can be substantially reduced by boron ion implantation into the N well, and the resistance can be increased, so that the impurity concentration of the initial N well can be increased, so that the channel length can be shortened. Thus, the density of the pattern can be increased and the current capacity can be increased. 11 and 12, 1. E-01A represents 1.0 × 10 ⁻¹ ampere, and 1.0E12 or 1.00E + 12 represents 1.0 × 10 ¹² cm ⁻² . Other similar descriptions are the same as described above. In short, if the thick gate oxide film according to the present invention is 100 nm or more, it is difficult to control the gate voltage threshold due to the segregation of boron when the thermal oxide film is a gate oxide film of 100 nm or more. According to the present invention, since there is no segregation of boron, the gate threshold value can be controlled. Therefore, when the film thickness is less than 100 nm, the above-described effect gradually decreases. 11 and 12, the case where the p-channel region is formed in the N-well region has been described. However, even when the n-channel is formed in the P-well region, a thick gate oxide film formed by LPCVD (Low Pressure Chemical Vapor Deposition) is used. Since there is no need to worry about fluctuations in the gate voltage threshold due to boron segregation due to the oxide film, it is possible to control the threshold of the gate voltage without problems only by controlling the impurity concentration in the P well region.

前記図５の説明の続きに戻る。トレンチＭＯＳゲート構造の形成のためにトレンチ７、８側壁にイオン注入する場合はイオン注入１３の打ち込み角度を例えば４５°にして打ち込むことにより、本発明によれば、適宜、目的のトレンチＭＯＳＦＥＴのしきい値になるようにイオン注入のドーズ量を１．０×１０^１２ｃｍ^−２に調節して行うことができる（図５）。
つぎに、犠牲酸化膜１２を除去した後、第一の酸化膜１５をＬＰＣＶＤ（減圧ＣＶＤ）法により１００ｎｍ堆積させ、トレンチＭＯＳＦＥＴのトレンチ７、８部を例えばフォトレジスト１６でマスクして、ＣＭＯＳ形成領域上とトレンチ７、８の外側領域上の第一の酸化膜１５を弗酸緩衝溶液によりエッチングして除去する。このエッチングでは、異方性エッチングと異なり、ＣＭＯＳ形成領域の表面およびトレンチＭＯＳＦＥＴのソース形成領域表面を荒らしたりダメージを与えたりすることはない。前記減圧ＣＶＤ酸化膜は好ましくはＨＴＯ膜とする（図６）。 Returning to the continuation of the description of FIG. When ions are implanted into the sidewalls of the trenches 7 and 8 in order to form the trench MOS gate structure, the implantation angle of the ion implantation 13 is implanted at, for example, 45 °. The dose of ion implantation can be adjusted to 1.0 × 10 ¹² cm ⁻² so as to be a threshold value (FIG. 5).
Next, after removing the sacrificial oxide film 12, a first oxide film 15 is deposited to a thickness of 100 nm by LPCVD (low pressure CVD), and the trenches 7 and 8 of the trench MOSFET are masked with, for example, a photoresist 16 to form a CMOS. The first oxide film 15 on the region and on the outer region of the trenches 7 and 8 is removed by etching with a hydrofluoric acid buffer solution. In this etching, unlike the anisotropic etching, the surface of the CMOS formation region and the surface of the source formation region of the trench MOSFET are not roughened or damaged. The low-pressure CVD oxide film is preferably an HTO film (FIG. 6).

つぎに、第二の酸化膜１７を８００℃から９００℃の温度範囲で例えば１７ｎｍ形成する。第二の酸化膜１７は減圧ＣＶＤ法による堆積酸化膜でも、熱酸化膜でもよい。熱酸化膜の場合は、第一の酸化膜１５のシリコン基板界面にも形成されるが、第二の酸化膜が熱酸化膜の場合の膜厚が１０ｎｍ〜２０ｎｍの範囲ならば、ボロンイオンの偏析を最小限に抑えることができるだけでなく、シリコン酸化膜界面の安定化およびＣＶＤ酸化膜中の欠陥の回復もされる等の利点があるため、ゲート絶縁膜としては好ましい。第二の酸化膜を減圧ＣＶＤ酸化膜で形成する場合は熱酸化膜の形成を省略することもできる。
この結果、ＣＭＯＳ部領域上には第二の酸化膜１７のみの薄い酸化膜、トレンチＭＯＳＦＥＴ形成領域には第一と第二の酸化膜１５、１７を積層した厚い酸化膜が形成される。ただし、厚い酸化膜の膜厚は前記第一絶縁膜１５の厚さを１００ｎｍとしてもに積層形成される第二の絶縁膜１７（厚さ１７ｎｍ）が熱酸化膜の場合は成長速度が遅くなるので、積層して積算どおりには膜厚は増加しない（図７）。ここでは、第一の酸化膜の厚さを１００ｎｍとしたが、このトレンチＭＯＳＦＥＴにおいては、必要により３００ｎｍ程度にまで膜厚を増加させることができる。 Next, the second oxide film 17 is formed in a temperature range of 800 ° C. to 900 ° C., for example, 17 nm. The second oxide film 17 may be a deposited oxide film by a low pressure CVD method or a thermal oxide film. In the case of a thermal oxide film, it is also formed at the silicon substrate interface of the first oxide film 15. However, if the thickness of the second oxide film is a thermal oxide film in the range of 10 nm to 20 nm, boron ions Not only can segregation be minimized, but also there are advantages such as stabilization of the interface of the silicon oxide film and recovery of defects in the CVD oxide film, so that it is preferable as a gate insulating film. When the second oxide film is formed of a low pressure CVD oxide film, the formation of the thermal oxide film can be omitted.
As a result, a thin oxide film of only the second oxide film 17 is formed on the CMOS region, and a thick oxide film in which the first and second oxide films 15 and 17 are stacked is formed in the trench MOSFET formation region. However, when the thickness of the first insulating film 15 is set to 100 nm, the growth rate is slow when the second insulating film 17 (thickness 17 nm) formed by lamination is a thermal oxide film. Therefore, the film thickness does not increase as the layers are stacked (FIG. 7). Here, the thickness of the first oxide film is 100 nm. However, in this trench MOSFET, the film thickness can be increased to about 300 nm if necessary.

つぎに、ゲート電極１８、１９、２０、２１を形成するためのポリシリコンを全面に形成する。ＣＭＯＳ部のゲート電極形成領域のポリシリコンをフォトレジストなどでマスクしてポリシリコンを異方性エッチングによりエッチバックすると、トレンチＭＯＳＦＥＴ部のトレンチ側壁部のゲート電極１８、１９はエッチングの異方性のために残るので、ＣＭＯＳ部のゲート電極２０、２１と共に同時に形成される。このとき、より確実な電極形成のためにＣＭＯＳ部のゲート電極２０、２１とトレンチＭＯＳＦＥＴ部のゲート電極１８、１９を、それぞれ専用のフォトマスクを用いて、別々に形成してもよい（図８）。
つぎに、ＣＭＯＳ部にゲート電極２０、２１をマスクとして、不純物濃度が低い領域を形成し、その後、例えばＣＶＤ法で１５０ｎｍの酸化膜を堆積させ、通常のＣＭＯＳプロセスにしたがって、ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）によりこの酸化膜をエッチングしてＣＭＯＳ部のゲート電極側面にスペーサ２２を形成する。このスペーサを形成するときに、露出している第二の酸化膜１７も除去される。このスペーサ２２とゲート電極２０、２１をマスクに不純物濃度の高い領域を拡散すると、ＣＭＯＳ部にＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）構造と言われるｎおよびｐソース／ドレイン領域２９、３０が形成され、同時にトレンチＭＯＳＦＥＴ部のｎおよびｐソース領域２７、２８（ｎまたはｐドレイン領域）も形成される（図９）。 Next, polysilicon for forming the gate electrodes 18, 19, 20, 21 is formed on the entire surface. When the polysilicon in the gate electrode formation region of the CMOS portion is masked with a photoresist or the like and the polysilicon is etched back by anisotropic etching, the gate electrodes 18 and 19 on the trench sidewalls of the trench MOSFET portion are etched anisotropically. Therefore, it is formed simultaneously with the gate electrodes 20 and 21 of the CMOS portion. At this time, the gate electrodes 20 and 21 of the CMOS portion and the gate electrodes 18 and 19 of the trench MOSFET portion may be separately formed using a dedicated photomask for more reliable electrode formation (FIG. 8). ).
Next, a region having a low impurity concentration is formed in the CMOS portion using the gate electrodes 20 and 21 as a mask, and then an oxide film of 150 nm is deposited by, for example, a CVD method, and RIE (Reactive Ion Etching) is performed according to a normal CMOS process. This oxide film is etched to form a spacer 22 on the side surface of the gate electrode of the CMOS portion. When the spacer is formed, the exposed second oxide film 17 is also removed. When a region having a high impurity concentration is diffused using the spacer 22 and the gate electrodes 20 and 21 as masks, n and p source / drain regions 29 and 30 called LDD (Lightly Doped Drain) structures are formed in the CMOS portion, and trenches are simultaneously formed. N and p source regions 27 and 28 (n or p drain regions) of the MOSFET part are also formed (FIG. 9).

つぎに、図１に示す層間絶縁膜３１となる酸化膜を、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法などで形成し、その後、層間絶縁膜３１をエッチバックしてトレンチ７、８に開孔部を設ける。つぎに、前記開孔部にｎドレイン領域１０、ｐドレイン領域１１とそれぞれ接続されるプラグ導体３２、３３をＣＶＤ法などによりポリシリコンで埋め込む。ここで、ポリシリコンの下に図示しないバリアメタル（ＴｉＮ／Ｔｉ）を堆積させてもよい。つぎに、トレンチＭＯＳＦＥＴのｎソース領域２７およびｐソース領域２８にコンタクトした前記プラグ導体上にソース電極３６、３７を、ｎドレイン領域１０およびｐドレイン領域１１にコンタクトした前記導体プラグ上にドレイン電極３４、３５を、およびポリシリコンゲート電極に接続されるゲート電極パッドをそれぞれアルミニウムなどで形成する。 Next, an oxide film to be the interlayer insulating film 31 shown in FIG. 1 is formed by a CVD (Chemical Vapor Deposition) method or the like, and then the interlayer insulating film 31 is etched back to provide openings in the trenches 7 and 8. . Next, plug conductors 32 and 33 respectively connected to the n drain region 10 and the p drain region 11 are embedded in the opening with polysilicon by a CVD method or the like. Here, a barrier metal (TiN / Ti) (not shown) may be deposited under the polysilicon. Next, source electrodes 36 and 37 are formed on the plug conductor in contact with the n source region 27 and the p source region 28 of the trench MOSFET, and a drain electrode 34 is formed on the conductor plug in contact with the n drain region 10 and the p drain region 11. , 35, and gate electrode pads connected to the polysilicon gate electrode, respectively, are formed of aluminum or the like.

このように、異なる膜厚のゲート酸化膜を持つツインゲート構造とする場合でも、ＣＭＯＳ部を構成するプレーナＭＯＳＦＥＴのゲートしきい値電圧の低電圧化とトレンチＭＯＳＦＥＴのゲート耐圧コントロールとゲート電圧の高耐圧化を図ることができる。
以上の実施例の説明では、トレンチゲート構造を有するＭＯＳＦＥＴについて説明したが、本発明はトレンチ構造の有無には直接的には係わらないので、非トレンチの通常のＭＯＳＦＥＴにも適用きる。また、ツインゲートタイプでなくてもよく、ＭＯＳ構造を有していれば、適用可能であるので、たとえば、縦型ＭＯＳＦＥＴやＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｓｉｓｔｏｒ）などの厚膜ゲート酸化膜にも適用できる。 As described above, even in the case of a twin gate structure having gate oxide films having different thicknesses, the gate threshold voltage of the planar MOSFET constituting the CMOS portion is lowered, the gate breakdown voltage control of the trench MOSFET and the gate voltage are increased. The breakdown voltage can be increased.
In the above description of the embodiment, a MOSFET having a trench gate structure has been described. However, the present invention is not directly related to the presence or absence of a trench structure, and therefore can be applied to a normal MOSFET having no trench. Further, it may not be a twin gate type, and can be applied if it has a MOS structure. For example, it can be applied to a thick gate oxide film such as a vertical MOSFET or an IGBT (Insulated Gate Bipolar Transistor). .

本発明の半導体装置にかかる半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate concerning the semiconductor device of this invention. 本発明の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その１）である。It is principal part sectional drawing (the 1) which shows the manufacturing method of the semiconductor device of this invention in order of a manufacturing process. 本発明の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その２）である。It is principal part sectional drawing (the 2) of the semiconductor substrate which shows the manufacturing method of the semiconductor device of this invention in order of a manufacturing process. 本発明の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その３）である。It is principal part sectional drawing (the 3) which shows the manufacturing method of the semiconductor device of this invention in order of a manufacturing process. 本発明の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その４）である。It is principal part sectional drawing (the 4) which shows the manufacturing method of the semiconductor device of this invention in order of a manufacturing process. 本発明の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その５）である。It is principal part sectional drawing (the 5) of the semiconductor substrate which shows the manufacturing method of the semiconductor device of this invention in order of a manufacturing process. 本発明の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その６）である。It is principal part sectional drawing (the 6) of the semiconductor substrate which shows the manufacturing method of the semiconductor device of this invention in order of a manufacturing process. 本発明の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その７）である。It is principal part sectional drawing (the 7) which shows the manufacturing method of the semiconductor device of this invention in order of a manufacturing process. 本発明の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その８）である。It is principal part sectional drawing (the 8) which shows the manufacturing method of the semiconductor device of this invention in order of a manufacturing process. 実験用ＭＯＳゲート構造の断面図である。It is sectional drawing of a MOS gate structure for experiment. 従来のＭＯＳゲート構造のゲート電圧電流波形とチャネル領域形成用ボロンドーズ量との関係図である。FIG. 10 is a relationship diagram between a gate voltage current waveform of a conventional MOS gate structure and a boron region amount for forming a channel region. 本発明にかかるＭＯＳゲート構造のゲート電圧電流波形とチャネル領域形成用ボロンのドーズ量との関係図である。It is a relationship figure of the gate voltage current waveform of the MOS gate structure concerning this invention, and the dose of the boron for channel region formation. 従来の半導体装置にかかる半導体基板の要部断面図である。It is principal part sectional drawing of the semiconductor substrate concerning the conventional semiconductor device.

Explanation of symbols

１… シリコン基板、
２、４… Ｐウェル
３、５… Ｎウェル
７，８… トレンチ
１０、１１… ドレイン領域
１３… イオン注入
１４… チャネル層
１５… 第一酸化膜（厚膜酸化膜）
１８、１９ゲート電極
１７−１、１７−２バリアメタル
１８−１、１８−２埋め込みプラグ
１９−１、１９−２金属電極配線。 1 ... Silicon substrate,
2, 4 ... P well 3, 5 ... N well 7, 8 ... Trench 10, 11 ... Drain region 13 ... Ion implantation 14 ... Channel layer 15 ... First oxide film (thick film oxide film)
18, 19 Gate electrode 17-1, 17-2 Barrier metal 18-1, 18-2 Embedded plug 19-1, 19-2 Metal electrode wiring.

Claims

A manufacturing method of a semiconductor device having a MOS gate structure, wherein a gate insulating film having a thickness of 100 nm or more is formed by LPCVD on a surface of a region containing boron as an impurity element.

A step of increasing the resistance of the surface of the n-type semiconductor region formed on the surface layer of the semiconductor substrate by boron ion implantation, and a gate insulating film having a thickness of 100 nm or more on the surface of the increased resistance of the n-type semiconductor region is LPCVD. And a method of manufacturing the semiconductor device.

3. The method of manufacturing a semiconductor device according to claim 2, wherein a dose amount of boron ions is 1.0 × 10 ¹² cm ⁻² or more.

4. The method for manufacturing a semiconductor device according to claim 1, wherein the LPCVD insulating film is an HTO oxide film.

5. The thermal oxide film having a thickness range of 10 nm to 20 nm is formed by a thermal oxidation process in a temperature range of 800 ° C. to 900 ° C. after the LPCVD insulating film is formed. A method for manufacturing a semiconductor device according to claim 1.

6. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of forming a trench in the semiconductor substrate and a step of forming a MOS gate structure in the trench.