JP2007027392A - Semiconductor device and its manufacturing method - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To enhance embedding properties of a metal wiring film into a hole more than conventional so that the metal wiring film can also be embedded to a micro hole with a high aspect ratio of 1.5 or over. <P>SOLUTION: At a film forming step 63 of a TiN film, the TiN film is formed along an inner wall of the hole by sputtering. At this time, a film forming temperature is set to 150°C which is lower than conventional, thereby forming the TiN film of an amorphous structure. Thereafter, at sputter steps 64, 65, an Al alloy film is formed on a surface of the TiN film of the amorphous structure, whereby in the state where the TiN film is underlaid, the Al alloy film is embedded in a contact hole. In this manner, the underlaid TiN film of the Al alloy film is formed of the amorphous structure, whereby the surface energy of the TiN film is increased, a wettability to the Al alloy film of the TiN film can be enhanced more than conventional, and embedding properties of the Al alloy film into the hole can be enhanced more than conventional. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体装置およびその製造方法に関するものであり、特に、半導体装置の電極構造およびその製造方法に関するものである。   The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to an electrode structure of a semiconductor device and a manufacturing method thereof.

半導体装置の電極は、例えば、半導体基板上の層間絶縁膜にホールを形成し、層間絶縁膜上からホール内に至って、バリアメタルとしてのＴｉＮ／Ｔｉ層（Ｔｉ膜とＴｉＮ膜の積層膜）を形成した後、バリアメタル上に、ＰＶＤ法によってＡｌ合金膜を成膜することで、製造される。このようにＡｌ合金膜は、バリアメタルを下地として、ホール内に埋め込まれる。   For example, an electrode of a semiconductor device forms a hole in an interlayer insulating film on a semiconductor substrate, reaches the hole from the interlayer insulating film, and forms a TiN / Ti layer (a laminated film of a Ti film and a TiN film) as a barrier metal. After the formation, the Al alloy film is formed on the barrier metal by the PVD method. Thus, the Al alloy film is buried in the hole with the barrier metal as a base.

ここで、バリアメタルは、通常、アロイスパイクを防止するため、結晶性の高い緻密な膜となるように形成される。例えば、ＴｉＮ膜は、ＰＶＤ法の１つであるスパッタリング法により、２７０℃、ＤＣパワー密度を８．７Ｗ／ｃｍ2（８７ｋｗ／ｍ2）の成膜条件で形成される（例えば、特許文献１参照）。 Here, the barrier metal is usually formed to be a dense film having high crystallinity in order to prevent alloy spikes. For example, the TiN film is formed by sputtering, which is one of the PVD methods, under film formation conditions of 270 ° C. and DC power density of 8.7 W / cm 2 (87 kw / m 2 ) (for example, Patent Document 1). reference).

また、半導体装置の電極形成においては、素子の高集積化に伴いホールの微細化が図られており、Ａｌ合金膜の微細ホールへの埋め込み性の向上が要求されている。そして、微細ホールへの埋め込み性を向上させる方法としては、Ａｌ合金膜に対してリフロー処理を施したり、いわゆる高温スパッタ法によりＡｌ合金膜を成膜したりすることで、Ａｌ合金膜を高温流動化させる方法がある（例えば、特許文献１参照）。
特開平１０−１０６９７２号公報 In addition, in the formation of electrodes of semiconductor devices, holes are miniaturized as elements are highly integrated, and there is a demand for improving the filling properties of Al alloy films into fine holes. And, as a method for improving the filling property into the fine holes, the Al alloy film is subjected to a reflow process, or an Al alloy film is formed by a so-called high temperature sputtering method, so that the Al alloy film is flowed at a high temperature. (For example, refer to Patent Document 1).
Japanese Patent Laid-Open No. 10-106972

しかし、上記した方法は、アスペクト比が１．５未満のホールへのＡｌ合金膜の埋め込みに対しては有効であるが、アスペクト比が１．５以上のホールへのＡｌ合金膜の埋め込みには効果が小さかった。   However, the above method is effective for embedding an Al alloy film in a hole with an aspect ratio of less than 1.5, but for embedding an Al alloy film in a hole with an aspect ratio of 1.5 or more. The effect was small.

なお、上記した問題は、Ａｌ合金膜を電極として用いる場合に限らず、他の金属配線膜を用いる場合においても同様に発生する。   The above-mentioned problem occurs not only when the Al alloy film is used as an electrode but also when another metal wiring film is used.

本発明は、上記点に鑑み、ホールへの金属配線膜の埋め込み性を従来よりも向上可能とする半導体装置の製造方法を提供することを目的とする。また、１．５以上の高アスペクト比である微細ホールに対して、十分に金属配線膜が埋め込まれた電極構造を有する半導体装置を提供することを他の目的とする。   An object of the present invention is to provide a method for manufacturing a semiconductor device that makes it possible to improve the embedding property of a metal wiring film in a hole as compared with the conventional case. Another object of the present invention is to provide a semiconductor device having an electrode structure in which a metal wiring film is sufficiently embedded in a fine hole having a high aspect ratio of 1.5 or more.

上記目的を達成するため、本発明者は、金属配線膜の下地となる下地金属膜の金属配線膜に対する濡れ性に大きく影響する物性指標である表面エネルギーに着目した。一般に、ホールへの金属配線膜の埋め込み性は、下地金属膜の金属配線膜に対する濡れ性によって決まり、濡れ性が高いほど埋め込み性が高いからである。   In order to achieve the above object, the present inventor has focused on surface energy, which is a physical property index that greatly affects the wettability of a base metal film serving as a base of the metal wiring film to the metal wiring film. In general, the embedding property of the metal wiring film in the hole is determined by the wettability of the base metal film to the metal wiring film, and the higher the wettability, the higher the embedding property.

ここで、図８に、濡れ性を説明するための一般的な概念図を示す。なお、この図８では、固体の液体に対する濡れ性を例としている。固体表面上に液体が付着している際の固体と液体との界面がなす角度（濡れ角）θが小さいほど、濡れ性が高いという。   Here, FIG. 8 shows a general conceptual diagram for explaining wettability. In FIG. 8, the wettability with respect to a solid liquid is taken as an example. The smaller the angle (wetting angle) θ formed by the interface between the solid and the liquid when the liquid is attached to the solid surface, the higher the wettability.

そして、液体表面エネルギー（σｌ）、固体表面エネルギー（σｓ）、固体と液体との界面エネルギー（σｓｌ）および濡れ角θの関係は、次の一般式によって表される。
ｃｏｓθ＝（σｓ−σｓｌ）／σ１
この一般式より、濡れ角θを小さくするためには、ｃｏｓθを大きくすれば良く、右辺の固体表面エネルギー（σｓ）を大きくすれば良いことがわかる。したがって、濡れ性を向上させるためには、固体表面のエネルギー（σｓ）を大きくすれば良い。このことは、下地金属膜の金属配線膜に対する濡れ性にも言えることである。 The relationship among the liquid surface energy (σl), the solid surface energy (σs), the interface energy between solid and liquid (σsl), and the wetting angle θ is expressed by the following general formula.
cos θ = (σs−σsl) / σ1
From this general formula, it can be seen that in order to reduce the wetting angle θ, cos θ may be increased and the solid surface energy (σs) on the right side may be increased. Therefore, in order to improve the wettability, the solid surface energy (σs) may be increased. This is also true for the wettability of the base metal film to the metal wiring film.

そこで、本発明では、下地金属膜（２２、２３、３５）を形成する工程で、少なくとも金属配線膜（２４、３６）に接する部分がアモルファス構造である下地金属膜（２２、２３、３５）を形成することを特徴としている。   Therefore, in the present invention, in the step of forming the base metal film (22, 23, 35), the base metal film (22, 23, 35) in which at least the portion in contact with the metal wiring film (24, 36) has an amorphous structure is formed. It is characterized by forming.

このように、下地金属膜をアモルファス構造にすることで、非晶質の膜になるため、膜中に欠陥を多く含む膜となり、膜全体のエネルギーが増加する。そのため、下地金属膜の表面エネルギーを大きくすることができる。これにより、下地金属膜が結晶質構造の場合と比較して、下地金属膜の濡れ性を向上させることができる。   In this way, since the base metal film has an amorphous structure, it becomes an amorphous film, so that the film contains many defects and the energy of the entire film increases. Therefore, the surface energy of the base metal film can be increased. Thereby, the wettability of the base metal film can be improved as compared with the case where the base metal film has a crystalline structure.

この結果、ホールへの金属配線膜の埋め込み性を従来よりも向上させることができ、１．５以上の高アスペクト比である微細ホールに対しても、十分に金属配線膜を埋め込むことができる。   As a result, the embedding property of the metal wiring film in the hole can be improved as compared with the conventional case, and the metal wiring film can be sufficiently embedded even in a fine hole having a high aspect ratio of 1.5 or more.

具体的には、本発明のように、下地金属膜（２２、２３、３５）を形成する工程で、成膜温度を２００℃以下としたスパッタリング法により、下地金属膜（２２、２３、３５）を成膜することで、下地金属膜（２２、２３、３５）をアモルファス構造とすることができる。   Specifically, as in the present invention, in the step of forming the base metal film (22, 23, 35), the base metal film (22, 23, 35) is formed by a sputtering method in which the film forming temperature is set to 200 ° C. or less. By forming a film, the base metal film (22, 23, 35) can have an amorphous structure.

なお、下地金属膜を成膜するときの他の成膜条件であるターゲットパワー密度の大きさについては、下地金属膜をアモルファス構造とするために、成膜温度に応じて、任意に設定すればよい。例えば、成膜温度を２００℃とした場合では、ターゲットパワー密度を３０ｋｗ／ｍ2以下とすれば、下地金属膜をアモルファス構造とすることができる。 Note that the target power density, which is another film formation condition when forming the base metal film, can be arbitrarily set according to the film formation temperature in order to make the base metal film an amorphous structure. Good. For example, when the film formation temperature is 200 ° C., the base metal film can have an amorphous structure if the target power density is 30 kw / m 2 or less.

なお、特許請求の範囲に記載の金属配線膜に接する部分とは、下地金属膜が単層構造の場合では、表面側部分を意味し、下地金属膜がＴｉＮ／Ｔｉのように多層構造の場合では、金属配線膜に接する側の層の全部もしくはその表面側部分を意味する。   In addition, the portion in contact with the metal wiring film described in the claims means the surface side portion when the base metal film has a single layer structure, and the base metal film has a multilayer structure such as TiN / Ti. Here, it means the entire layer on the side in contact with the metal wiring film or the surface side portion thereof.

また、特許請求の範囲に記載の「金属配線膜に接する部分の全体がアモルファス構造となるように、下地金属膜を形成する」とは、積極的に、アモルファス構造となるように形成する（金属配線膜に接する部分の全体が主としてアモルファス構造となるように形成する）ことを意味する。   In addition, “form the base metal film so that the entire portion in contact with the metal wiring film has an amorphous structure” described in the claims is positively formed to have an amorphous structure (metal The entire portion in contact with the wiring film is mainly formed in an amorphous structure).

また、本発明では、半導体素子が形成された半導体基板（１）の表面上にホールを有する絶縁膜（２１、３０）を形成する工程と、ホール（２１ａ、３０ａ）の内壁に沿って、結晶質構造の下地金属膜（２２、２３、３５）を形成する工程と、下地金属膜（２２、２３、３５）の形成後に、下地金属膜（２２、２３、３５）の表面に対して物理的衝撃を与える処理を施す工程と、下地金属膜（２２、２３、３５）を下地とした状態で、ホール（２１ａ、３０ａ）内に埋め込まれ、半導体素子と電気的に接続された金属配線膜（２４、３６）を形成する工程とを備えることを特徴としている。   In the present invention, the step of forming the insulating films (21, 30) having holes on the surface of the semiconductor substrate (1) on which the semiconductor elements are formed, and the crystal along the inner walls of the holes (21a, 30a) After the formation of the base metal film (22, 23, 35) having a crystalline structure and the formation of the base metal film (22, 23, 35), the surface is physically applied to the surface of the base metal film (22, 23, 35). A step of applying an impact treatment, and a metal wiring film embedded in the holes (21a, 30a) and electrically connected to the semiconductor element (under the condition that the base metal film (22, 23, 35) is the base) And 24, 36).

このように、結晶質構造の下地金属膜（２２、２３、３５）を形成する場合では、下地金属膜の形成後に、下地金属膜の表面に対して物理的衝撃を与える処理を施すことで、金属膜表面に結晶欠陥を発生させることができ、金属膜表面の固体表面エネルギーを増加させることができる。これにより、下地金属膜が単に結晶質構造とされた場合と比較して、下地金属膜の濡れ性を向上させることができる。   Thus, in the case of forming the base metal film (22, 23, 35) having a crystalline structure, after the formation of the base metal film, by performing a process of giving a physical impact to the surface of the base metal film, Crystal defects can be generated on the surface of the metal film, and the solid surface energy on the surface of the metal film can be increased. Thereby, the wettability of the base metal film can be improved as compared with the case where the base metal film has a crystalline structure.

この結果、本発明によれば、ホールへの金属配線膜の埋め込み性を従来よりも向上させることができ、１．５以上の高アスペクト比である微細ホールに対しても、十分に金属配線膜を埋め込むことができる。   As a result, according to the present invention, the embedding property of the metal wiring film in the hole can be improved as compared with the conventional case, and the metal wiring film can be sufficiently applied to a fine hole having a high aspect ratio of 1.5 or more. Can be embedded.

また、下地金属膜（２２、２３、３５）の表面に対して物理的衝撃を与える処理を施す工程では、本発明のように、ホール（２１ａ、３０ａ）の側面および底面に位置する部分のうち、前記ホール（２１ａ、３０ａ）の側面に位置する部分に対してのみ、物理的衝撃を与えるように制御することが好ましい。   Further, in the step of applying a physical impact to the surface of the base metal film (22, 23, 35), as in the present invention, of the portions located on the side and bottom surfaces of the holes (21a, 30a) It is preferable to control so as to give a physical impact only to the portion located on the side surface of the hole (21a, 30a).

なお、下地金属膜（２２、２３、３５）を形成する工程では、例えば、Ｔｉ、Ｔａ、Ｃｒ、Ｚｒ、Ｍｏ、Ｍｇ、Ｍｎ、Ｆｅ、Ｎｉ、Ｗのうちのいずれか１つの金属、または、これらの金属のうちのいずれか１つの金属の窒化物もしくはケイ素化合物を用いて、下地金属膜（２２、２３、３５）を形成することができる。   In the step of forming the base metal film (22, 23, 35), for example, any one of Ti, Ta, Cr, Zr, Mo, Mg, Mn, Fe, Ni, and W, or The base metal film (22, 23, 35) can be formed using a nitride or silicon compound of any one of these metals.

また、物理的衝撃を与える処理としては、例えば、イオン注入処理、逆スパッタエッチング処理、アッシング処理等を採用することができる。   Moreover, as a process which gives a physical impact, an ion implantation process, a reverse sputter etching process, an ashing process etc. are employable, for example.

また、本発明の半導体装置は、下地金属膜（２２、２３、３５）は、少なくとも金属配線膜（２４、３６）に接する部分がアモルファス構造となっていることを特徴としている。この半導体装置は、上記した本発明の製造方法のうち、前者の製造方法により製造されるものである。   The semiconductor device of the present invention is characterized in that the base metal film (22, 23, 35) has an amorphous structure at least in contact with the metal wiring film (24, 36). This semiconductor device is manufactured by the former manufacturing method among the manufacturing methods of the present invention described above.

また、下地金属膜（２２、２３、３５）は、Ｔｉ、Ｔａ、Ｃｒ、Ｚｒ、Ｍｏ、Ｍｇ、Ｍｎ、Ｆｅ、Ｎｉ、Ｗのうちのいずれか１つの金属、または、これらの金属のうちのいずれか１つの金属の窒化物もしくはケイ素化合物で構成されていることを特徴としている。   Further, the base metal film (22, 23, 35) is made of any one of Ti, Ta, Cr, Zr, Mo, Mg, Mn, Fe, Ni, and W, or of these metals. It is characterized by being composed of any one metal nitride or silicon compound.

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。   In addition, the code | symbol in the bracket | parenthesis of each said means is an example which shows a corresponding relationship with the specific means as described in embodiment mentioned later.

（第１実施形態）
図１に、本発明の第１実施形態における半導体装置の断面図を示す。図１は、半導体基板１の表面側の一部および基板表面上の電極構造を示している。 (First embodiment)
FIG. 1 is a sectional view of a semiconductor device according to the first embodiment of the present invention. FIG. 1 shows a part of the surface side of a semiconductor substrate 1 and an electrode structure on the substrate surface.

図１に示すように、この半導体装置は、半導体素子としてのｎＭＯＳトランジスタが形成されている半導体基板１と、この半導体基板１上に形成された２層のＡｌ合金配線（１ｓｔＡｌ合金配線２、２ｎｄＡｌ合金配線３）とを備えている。   As shown in FIG. 1, this semiconductor device includes a semiconductor substrate 1 on which an nMOS transistor as a semiconductor element is formed, and two layers of Al alloy wiring (1st Al alloy wiring 2 and 2nd Al) formed on the semiconductor substrate 1. Alloy wiring 3).

半導体基板１は、その表層に形成されたＰ型ウェル層１１を有している。また、半導体基板１の主表面上には、ＬＯＣＯＳ法により形成されたフィールド絶縁膜１２が配置されている。   The semiconductor substrate 1 has a P-type well layer 11 formed on its surface layer. A field insulating film 12 formed by the LOCOS method is disposed on the main surface of the semiconductor substrate 1.

半導体基板１のうち、フィールド絶縁膜１２が配置されていないアクティブ領域の表面上には、ゲート絶縁膜１３を介して、ゲート電極１４が形成されている。Ｐ型ウェル層１１の表層のうち、ゲート電極１４の両側に位置する部位に、それぞれ、Ｎ型層とＮ+型層からなるソース領域１５と、Ｎ型層とＮ+型層からなるドレイン領域１６とが形成されている。一方、フィールド絶縁膜上には、ＰｏｌｙＳｉからなるキャパシタ電極１７が形成されている。 A gate electrode 14 is formed on the surface of the active region of the semiconductor substrate 1 where the field insulating film 12 is not disposed via a gate insulating film 13. Of the surface layer of the P-type well layer 11, the portion located on both sides of the gate electrode 14, respectively, the source region 15 made of N-type layer and the N + -type layer, a drain made of N-type layer and the N + -type layer region 16 are formed. On the other hand, a capacitor electrode 17 made of PolySi is formed on the field insulating film.

１ｓｔＡｌ合金配線２は、半導体基板１のゲート電極１４やキャパシタ電極１７の上に形成された絶縁膜２１の表面上およびコンタクトホール２１ａの内部に至って、形成されている。このため、１ｓｔＡｌ合金配線２は、コンタクトホール２１ａを介して、ソース領域１５、ドレイン領域１６と電気的に接続されている。   The 1st Al alloy wiring 2 is formed on the surface of the insulating film 21 formed on the gate electrode 14 and the capacitor electrode 17 of the semiconductor substrate 1 and into the contact hole 21a. Therefore, the 1st Al alloy wiring 2 is electrically connected to the source region 15 and the drain region 16 through the contact hole 21a.

ここで、絶縁膜２１は、例えばＢＰＳＧで構成されている。また、コンタクトホール２１ａは、絶縁膜２１のうち、ソース領域１５、ドレイン領域１６の上側に位置する部位に設けられており、図１では、半導体装置の構造を容易に理解できるように簡略化しているが、アスペクト比は１．５以上となっている。このコンタクトホール２１ａが特許請求の範囲に記載のホールに相当する。   Here, the insulating film 21 is made of, for example, BPSG. Further, the contact hole 21a is provided in a portion of the insulating film 21 located above the source region 15 and the drain region 16, and is simplified in FIG. 1 so that the structure of the semiconductor device can be easily understood. However, the aspect ratio is 1.5 or more. This contact hole 21a corresponds to the hole recited in the claims.

また、１ｓｔＡｌ合金配線２は、下地金属膜としてのＴｉ膜２２およびＴｉＮ膜２３と、金属配線膜としてのＡｌ合金膜２４と、Ｔｉ膜２５およびＴｉＮ膜２６とが順に積層された構成となっている。   The 1stAl alloy wiring 2 has a structure in which a Ti film 22 and a TiN film 23 as a base metal film, an Al alloy film 24 as a metal wiring film, a Ti film 25 and a TiN film 26 are sequentially laminated. Yes.

これらのうち、Ｔｉ膜２２およびＴｉＮ膜２３は、絶縁膜２１の表面上およびコンタクトホール２１ａの内壁（側面および底面）に沿って形成されている。Ｔｉ膜２２は全体が結晶質構造となっており、ＴｉＮ膜２３は全体がアモルファス構造となっている。   Among these, the Ti film 22 and the TiN film 23 are formed on the surface of the insulating film 21 and along the inner wall (side surface and bottom surface) of the contact hole 21a. The entire Ti film 22 has a crystalline structure, and the entire TiN film 23 has an amorphous structure.

Ａｌ合金膜２４は、ＴｉＮ膜２３の表面上に接して形成されており、Ｔｉ膜２２およびＴｉＮ膜２３を下地とした状態で、コンタクトホール２１ａの内部に埋め込まれている。Ａｌ合金膜２４は、例えば、ＡｌＳｉＣｕで構成されている。なお、Ａｌ合金膜２４の表面上に形成されているＴｉ膜２５およびＴｉＮ膜２６は、結晶質構造となっている。   The Al alloy film 24 is formed on and in contact with the surface of the TiN film 23, and is embedded in the contact hole 21a with the Ti film 22 and the TiN film 23 as a base. The Al alloy film 24 is made of, for example, AlSiCu. The Ti film 25 and the TiN film 26 formed on the surface of the Al alloy film 24 have a crystalline structure.

また、２ｎｄＡｌ合金配線３は、１ｓｔＡｌ合金配線２の上に位置する層間絶縁膜３０の表面上および層間絶縁膜３０に設けられたビアホール３０ａ内に至って形成されている。このため、２ｎｄＡｌ合金配線３は、ビアホール３０ａを介して、１ｓｔＡｌ合金配線２およびソース領域１５、ドレイン領域１６と電気的に接続されている。   The 2ndAl alloy wiring 3 is formed on the surface of the interlayer insulating film 30 located on the 1stAl alloy wiring 2 and in the via hole 30 a provided in the interlayer insulating film 30. For this reason, the 2ndAl alloy wiring 3 is electrically connected to the 1stAl alloy wiring 2, the source region 15, and the drain region 16 through the via hole 30 a.

ここで、層間絶縁膜３０は、例えば、Ｐ−ＳｉＮ膜３１、ＴＥＯＳ膜３２、ＳＯＧ膜３３、ＴＥＯＳ膜３４により構成されている。ビアホール３０ａのアスペクト比は、コンタクトホール２１ａと同様に、１．５以上となっている。このビアホール３０ａが特許請求の範囲に記載のホールに相当する。   Here, the interlayer insulating film 30 includes, for example, a P-SiN film 31, a TEOS film 32, an SOG film 33, and a TEOS film 34. The aspect ratio of the via hole 30a is 1.5 or more like the contact hole 21a. The via hole 30a corresponds to the hole described in the claims.

また、２ｎｄＡｌ合金配線３は、下地金属膜としてのＴｉ膜３５と、金属配線膜としてのＡｌ合金膜３６と、ＴｉＮ膜３７とが順に積層された構成となっている。Ｔｉ膜３５は、層間絶縁膜３０の表面上および層間絶縁膜３０に設けられたビアホール３０ａの内壁（側面および底面）に沿って形成されており、ＴｉＮ膜２３と同様に、アモルファス構造となっている。   In addition, the 2nd Al alloy wiring 3 has a structure in which a Ti film 35 as a base metal film, an Al alloy film 36 as a metal wiring film, and a TiN film 37 are sequentially laminated. The Ti film 35 is formed on the surface of the interlayer insulating film 30 and along the inner wall (side surface and bottom surface) of the via hole 30a provided in the interlayer insulating film 30, and has an amorphous structure like the TiN film 23. Yes.

Ａｌ合金膜３６は、Ｔｉ膜３５の表面上に接して形成されており、Ｔｉ膜３５を下地とした状態で、ビアホール３０ａの内部に埋め込まれている。Ａｌ合金膜３６は、例えば、ＡｌＳｉＣｕで構成されている。また、ＴｉＮ膜３７は、結晶質構造となっている。   The Al alloy film 36 is formed in contact with the surface of the Ti film 35 and is embedded in the via hole 30a with the Ti film 35 as a base. The Al alloy film 36 is made of, for example, AlSiCu. The TiN film 37 has a crystalline structure.

そして、２ｎｄＡｌ合金配線３の表面上および２ｎｄＡｌ合金配線３が配置されていない層間絶縁膜３０の表面上に、パッシベーション膜４０が形成されている。   A passivation film 40 is formed on the surface of the 2ndAl alloy wiring 3 and on the surface of the interlayer insulating film 30 where the 2ndAl alloy wiring 3 is not disposed.

次に、上記した構造の半導体装置の製造方法について、図１、２を参照しながら説明する。図２に、上記した構造の半導体装置の製造工程を示す。   Next, a method for manufacturing the semiconductor device having the above structure will be described with reference to FIGS. FIG. 2 shows a manufacturing process of the semiconductor device having the above structure.

まず、デバイス形成工程４１で、半導体基板１に、Ｐ型ウェル層１１、ゲート絶縁膜１３、ゲート電極１４、ソース領域１５、ドレイン領域１６を有するＮＭＯＳトランジスタと、フィールド絶縁膜１２上のキャパシタ１７とを形成する。   First, in the device formation step 41, an NMOS transistor having a P-type well layer 11, a gate insulating film 13, a gate electrode 14, a source region 15 and a drain region 16 on the semiconductor substrate 1, a capacitor 17 on the field insulating film 12, Form.

続いて、絶縁膜形成工程４２で、ＮＭＯＳトランジスタが形成された半導体基板１の上に、絶縁膜２１を形成する。そして、コンタクトホール加工工程４３で、絶縁膜２１のうち、ソース領域１５、ドレイン領域１６の上方に位置する部位に、コンタクトホール２１ａを形成する。このとき、コンタクトホール２１ａのアスペクト比を１．５以上とする。   Subsequently, in an insulating film forming step 42, the insulating film 21 is formed on the semiconductor substrate 1 on which the NMOS transistor is formed. Then, in a contact hole processing step 43, a contact hole 21 a is formed in a portion of the insulating film 21 located above the source region 15 and the drain region 16. At this time, the aspect ratio of the contact hole 21a is set to 1.5 or more.

その後、１ｓｔＡｌ合金配線２の成膜工程４４を行う。この工程では、例えば、スパッタリング法（以下、単にスパッタと呼ぶ）により、１ｓｔＡｌ合金配線２を形成する。また、本実施形態では、Ａｌ合金膜２４の成膜段階を２ステップに分けて行う場合（２ステップスパッタ法）を例として説明する。   Thereafter, a film forming process 44 of the 1st Al alloy wiring 2 is performed. In this step, for example, the 1st Al alloy wiring 2 is formed by a sputtering method (hereinafter simply referred to as sputtering). In the present embodiment, a case where the Al alloy film 24 is formed in two steps (two-step sputtering method) will be described as an example.

ここで、図３に、この成膜工程４４の詳細な内容を示す。また、図４に、この成膜工程で形成される１ｓｔＡｌ合金配線２を示す。なお、図４は、図１中の破線で囲まれた領域に対応している。   Here, FIG. 3 shows the detailed contents of the film forming step 44. FIG. 4 shows the 1stAl alloy wiring 2 formed in this film forming process. 4 corresponds to a region surrounded by a broken line in FIG.

図３、４に示すように、１ｓｔＡｌ合金配線２の成膜工程４４では、順に、デガス処理工程６１、Ｔｉ膜２２の成膜工程６２、ＴｉＮ膜２３の成膜工程６３、下側Ａｌ合金膜２４ａの成膜（１ｓｔステップスパッタ）工程６４、上側Ａｌ合金膜２４ｂの成膜（２ｎｄステップスパッタ）工程６５、Ｔｉ膜２５の成膜工程６６およびＴｉＮ膜２６の成膜工程６７を行う。   As shown in FIGS. 3 and 4, in the film formation process 44 of the 1st Al alloy wiring 2, a degas treatment process 61, a film formation process 62 of the Ti film 22, a film formation process 63 of the TiN film 23, and a lower Al alloy film are sequentially arranged. 24a film formation (1st step sputtering) step 64, upper Al alloy film 24b film formation (2nd step sputtering) step 65, Ti film 25 film formation step 66 and TiN film 26 film formation step 67 are performed.

具体的には、デガス処理工程６１では、例えば、３５０℃で２分間デガス処理を行う。   Specifically, in the degas treatment step 61, for example, the degas treatment is performed at 350 ° C. for 2 minutes.

Ｔｉ膜２２の成膜工程６２では、絶縁膜２１の上およびコンタクトホール２１ａの内壁に沿って、Ｔｉ膜２２を成膜する。このとき、成膜条件を、例えば、膜厚：２０ｎｍ、温度：２７０℃、ターゲットパワー（以下、単にパワーと呼ぶ）：１〜３ｋｗ、Ａｒ圧：０．９３Ｐａとする。この場合、形成されたＴｉ膜２２は結晶質構造となる。   In the Ti film 22 deposition step 62, the Ti film 22 is deposited on the insulating film 21 and along the inner wall of the contact hole 21a. At this time, the film forming conditions are, for example, a film thickness: 20 nm, a temperature: 270 ° C., a target power (hereinafter simply referred to as power): 1 to 3 kW, and an Ar pressure: 0.93 Pa. In this case, the formed Ti film 22 has a crystalline structure.

なお、パワーの値は、直径が１２インチである円形状のターゲットを用いた場合の設定値であり、パワーが１ｋｗのとき、ターゲットパワー密度は１３．７ｋｗ／ｍ2となる。後述する各成膜工程も同様である。 The power value is a set value when a circular target having a diameter of 12 inches is used. When the power is 1 kw, the target power density is 13.7 kw / m 2 . The same applies to each film forming step described later.

ＴｉＮ膜２３の成膜工程６３では、Ｔｉ膜２２の表面上にＴｉＮ膜２３を形成する。このとき、成膜条件を、膜厚：１００ｎｍ、温度：１５０℃、パワー：０．１〜３ｋｗ、Ａｒ／Ｎ2ガス比を１：１とする。なお、パワー３ｋｗのとき、ターゲットパワー密度は４１ｋｗ／ｍ2である。 In the film forming step 63 of the TiN film 23, the TiN film 23 is formed on the surface of the Ti film 22. At this time, the film forming conditions are as follows: film thickness: 100 nm, temperature: 150 ° C., power: 0.1 to 3 kw, and Ar / N 2 gas ratio is 1: 1. When the power is 3 kw, the target power density is 41 kw / m 2 .

このように、成膜温度を２７０℃よりも低い温度（１５０℃）とすることで、ＴｉＮ膜２３をアモルファス構造とすることができる。本実施形態では、このように、ＴｉＮ膜２３の成膜条件を、積極的に、ＴｉＮ膜２３がアモルファス構造となる条件としている。   Thus, the TiN film 23 can have an amorphous structure by setting the film forming temperature to a temperature lower than 270 ° C. (150 ° C.). In the present embodiment, as described above, the TiN film 23 is positively formed under the condition that the TiN film 23 has an amorphous structure.

また、下側Ａｌ合金膜２４ａの成膜工程６４では、２００℃以下の温度で、Ａｌ合金、例えば、ＡｌＳｉＣｕの１ｓｔステップスパッタを行う。これにより、ＴｉＮ膜２３の表面上に、直接、下側Ａｌ合金膜２４ａを成膜する。このとき、成膜条件を、例えば、膜厚：１５０〜２００ｎｍ、温度：１５０℃、パワー：７〜８ｋｗ、Ａｒ圧：０．９３Ｐａとする。   Further, in the film forming step 64 of the lower Al alloy film 24a, 1st step sputtering of an Al alloy, for example, AlSiCu, is performed at a temperature of 200 ° C. or lower. Thereby, the lower Al alloy film 24a is formed directly on the surface of the TiN film 23. At this time, film formation conditions are, for example, film thickness: 150 to 200 nm, temperature: 150 ° C., power: 7 to 8 kw, and Ar pressure: 0.93 Pa.

また、上側Ａｌ合金膜２４ｂの成膜工程６５では、下側Ａｌ合金膜２３の成膜工程６３よりも高温の３５０℃以上の温度で、Ａｌ合金、例えば、ＡｌＳｉＣｕの２ｎｄステップスパッタを行う。このとき、成膜条件を、例えば、膜厚：２５０〜３００ｎｍ、温度：３５０℃以上℃、パワー：７〜８ｋｗ、Ａｒ圧：０．９３Ｐａとする。   Further, in the film formation process 65 of the upper Al alloy film 24b, 2nd step sputtering of an Al alloy, for example, AlSiCu, is performed at a temperature of 350 ° C. or higher, which is higher than the film formation process 63 of the lower Al alloy film 23. At this time, film forming conditions are, for example, film thickness: 250 to 300 nm, temperature: 350 ° C. or higher, power: 7 to 8 kw, and Ar pressure: 0.93 Pa.

このようにして、図４に示すように、下側Ａｌ合金膜２４ａの表面上に、直接、上側Ａｌ合金膜２４ｂを成膜することで、Ｔｉ膜２２およびＴｉＮ膜２３を下地とした状態で、コンタクトホール２１ａの内部に埋め込まれたＡｌ合金膜２４を形成する。   In this manner, as shown in FIG. 4, the upper Al alloy film 24b is directly formed on the surface of the lower Al alloy film 24a, so that the Ti film 22 and the TiN film 23 are used as a base. Then, an Al alloy film 24 embedded in the contact hole 21a is formed.

また、Ｔｉ膜２５の成膜工程６６では、上側Ａｌ合金膜２５の上に、直接、Ｔｉ膜２５を成膜する。このとき、成膜条件を、例えば、膜厚：１５ｎｍ、温度：２７０℃、パワー：１〜３ｋｗ、Ａｒ圧：０．９３Ｐａとする。この場合、形成されたＴｉ膜２５は結晶質構造となる。   In the Ti film 25 deposition step 66, the Ti film 25 is deposited directly on the upper Al alloy film 25. At this time, the film formation conditions are, for example, film thickness: 15 nm, temperature: 270 ° C., power: 1 to 3 kW, and Ar pressure: 0.93 Pa. In this case, the formed Ti film 25 has a crystalline structure.

また、ＴｉＮ膜２６の成膜工程６７では、Ｔｉ膜２５の表面上に、ＴｉＮ膜２６を成膜する。このとき、成膜条件を、例えば、膜厚：３０ｎｍ、温度：２７０℃、パワー：３〜７ｋｗ、Ａｒ／Ｎ2ガス比を１：１とする。この場合、形成されたＴｉＮ膜２６は、結晶構造となる。 Further, in the film forming step 67 of the TiN film 26, the TiN film 26 is formed on the surface of the Ti film 25. At this time, the film forming conditions are, for example, a film thickness: 30 nm, a temperature: 270 ° C., a power: 3 to 7 kw, and an Ar / N 2 gas ratio of 1: 1. In this case, the formed TiN film 26 has a crystal structure.

このようにして、１ｓｔＡｌ合金配線２の成膜工程４４では、コンタクトホール２１ａの内部から絶縁膜２１の表面上に至って、１ｓｔＡｌ合金配線２が形成される。   Thus, in the film formation process 44 of the 1stAl alloy wiring 2, the 1stAl alloy wiring 2 is formed from the inside of the contact hole 21a to the surface of the insulating film 21.

続いて、図２に示すように、１ｓｔＡｌ合金配線２のパターン形成工程４５が行われる。この工程では、ホトリソグラフィおよびエッチング工程により、１ｓｔＡｌ合金配線２を所望のパターンとする。   Subsequently, as shown in FIG. 2, a pattern forming step 45 of the 1st Al alloy wiring 2 is performed. In this process, the 1st Al alloy wiring 2 is formed into a desired pattern by photolithography and etching processes.

続いて、層間絶縁膜３０の形成工程４６が行われる。この工程では、１ｓｔＡｌ合金配線２の表面上および１ｓｔＡｌ合金配線２が配置されていない絶縁膜２１の表面上に、層間絶縁膜３０を形成する。その後、ビアホール加工工程４７を行い、層間絶縁膜３０にビアホール３０ａを形成する。   Subsequently, a formation process 46 of the interlayer insulating film 30 is performed. In this step, an interlayer insulating film 30 is formed on the surface of the 1stAl alloy wiring 2 and on the surface of the insulating film 21 where the 1stAl alloy wiring 2 is not disposed. Thereafter, a via hole processing step 47 is performed to form a via hole 30 a in the interlayer insulating film 30.

続いて、２ｎｄＡｌ合金配線３の成膜工程４８を行う。この工程では、１ｓｔＡｌ合金配線２の成膜工程４４と同様に、２ステップスパッタ法により、Ａｌ合金膜３６を成膜する。   Subsequently, a film forming process 48 of the 2ndAl alloy wiring 3 is performed. In this step, the Al alloy film 36 is formed by a two-step sputtering method as in the film forming step 44 of the 1st Al alloy wiring 2.

ここで、図５に、この成膜工程４８の詳細な内容を示す。図５に示すように、２ｎｄＡｌ合金配線３の成膜工程４８では、順に、デガス処理工程７１、Ｔｉ膜３５の成膜工程７２、１ｓｔステップスパッタ工程７３、２ｎｄステップスパッタ工程７４、ＴｉＮ膜３７の成膜工程７５を行う。   Here, FIG. 5 shows the detailed contents of the film forming step 48. As shown in FIG. 5, in the film formation process 48 of the 2ndAl alloy wiring 3, the degas treatment process 71, the film formation process 72 of the Ti film 35, the 1st step sputtering process 73, the 2nd step sputtering process 74, and the TiN film 37 are sequentially performed. A film forming step 75 is performed.

具体的には、デガス処理工程６１では、例えば、３５０℃で２分間デガス処理を行う。   Specifically, in the degas treatment step 61, for example, the degas treatment is performed at 350 ° C. for 2 minutes.

また、Ｔｉ膜３５の成膜工程７２では、層間絶縁膜３０の表面上およびビアホール３０ａの内壁に沿って、Ｔｉ膜３５を成膜する。このとき、成膜条件を、膜厚：２０ｎｍ、温度：１５０℃、パワー：０．１〜３ｋｗ、Ａｒ圧：０．９３Ｐａとする。このように、成膜温度を２７０℃よりも低い温度（１５０℃）とすることで、Ｔｉ膜３５をアモルファス構造とすることができる。   In the Ti film 35 forming step 72, the Ti film 35 is formed on the surface of the interlayer insulating film 30 and along the inner wall of the via hole 30a. At this time, the film formation conditions are as follows: film thickness: 20 nm, temperature: 150 ° C., power: 0.1 to 3 kW, and Ar pressure: 0.93 Pa. Thus, by setting the film formation temperature to a temperature lower than 270 ° C. (150 ° C.), the Ti film 35 can have an amorphous structure.

１ｓｔステップスパッタ工程７３では、Ｔｉ膜３５の表面上に、直接、下側Ａｌ合金膜を成膜する。このときの成膜条件は、下側Ａｌ合金膜２４ａの成膜工程６４での成膜条件に対して、膜厚を２００〜４００ｎｍに変更したものであり、その他の成膜条件は同じである。   In the first step sputtering process 73, a lower Al alloy film is formed directly on the surface of the Ti film 35. The film formation conditions at this time are those in which the film thickness is changed to 200 to 400 nm with respect to the film formation conditions in the film formation step 64 of the lower Al alloy film 24a, and the other film formation conditions are the same. .

また、２ｎｄステップスパッタ工程７４での成膜条件は、上側Ａｌ合金膜２４ｂの成膜工程６５での成膜条件に対して、膜厚を５００〜７００ｎｍに変更したものであり、その他の成膜条件は同じである。   The film forming conditions in the 2nd step sputtering process 74 are those in which the film thickness is changed to 500 to 700 nm with respect to the film forming conditions in the film forming process 65 of the upper Al alloy film 24b. The conditions are the same.

また、ＴｉＮ膜３７の成膜工程７５では、Ａｌ合金膜３６の表面上に、ＴｉＮ膜３７を成膜する。このときの成膜条件は、ＴｉＮ膜２６の成膜工程６７と同じである。   In the TiN film 37 deposition step 75, the TiN film 37 is deposited on the surface of the Al alloy film 36. The film forming conditions at this time are the same as the film forming process 67 of the TiN film 26.

このようにして、２ｎｄＡｌ合金配線３の成膜工程４８が行われる。   In this way, the film forming process 48 of the 2ndAl alloy wiring 3 is performed.

続いて、図２に示すように、２ｎｄＡｌ合金配線３のパターン形成工程４９が行われる。この工程では、ホトリソグラフィおよびエッチング工程により、２ｎｄＡｌ合金配線３を所望のパターンとする。   Subsequently, as shown in FIG. 2, a pattern forming step 49 of the 2ndAl alloy wiring 3 is performed. In this step, the 2ndAl alloy wiring 3 is formed into a desired pattern by photolithography and etching steps.

その後、パッシベーション膜４０の形成工程５０を行い、２ｎｄＡｌ合金配線３および２ｎｄＡｌ合金配線３が配置されていない層間絶縁膜３０の上に、パッシベーション膜４０を形成する。続いて、アニール工程５１を行い、パッシベーション膜４０に対してアニール処理を行う。このときの条件を、例えば、４５０℃、３０分とする。   Thereafter, a passivation film 40 forming step 50 is performed, and the passivation film 40 is formed on the 2ndAl alloy wiring 3 and the interlayer insulating film 30 on which the 2ndAl alloy wiring 3 is not disposed. Subsequently, an annealing process 51 is performed, and an annealing process is performed on the passivation film 40. The conditions at this time are, for example, 450 ° C. and 30 minutes.

以上のようにして、図１に示す構造の半導体装置を製造することができる。   As described above, the semiconductor device having the structure shown in FIG. 1 can be manufactured.

次に、本実施形態の主な効果について説明する。   Next, main effects of this embodiment will be described.

上記したように、本実施形態では、１ｓｔＡｌ合金配線２の成膜工程４４のうち、ＴｉＮ膜２３の成膜工程６３において、スパッタにより、コンタクトホール２１ａの内壁に沿ってＴｉＮ膜２３を成膜しているが、このときの成膜温度を、従来よりも低い温度の１５０℃とし、パワーを０．１〜３ｋｗとすることで、アモルファス構造のＴｉＮ膜２３を形成するようにしている。   As described above, in the present embodiment, the TiN film 23 is formed along the inner wall of the contact hole 21a by sputtering in the film forming process 63 of the TiN film 23 in the film forming process 44 of the 1stAl alloy wiring 2. However, the film formation temperature at this time is set to 150 ° C., which is lower than the conventional temperature, and the power is set to 0.1 to 3 kW, so that the TiN film 23 having an amorphous structure is formed.

そして、１ｓｔステップスパッタ工程６４および２ｎｄステップスパッタ工程６５により、アモルファス構造のＴｉＮ２３の表面上にＡｌ合金膜２４を形成することで、ＴｉＮ２３を下地とした状態で、Ａｌ合金膜２４をコンタクトホール２１ａの内部に埋め込んでいる。   Then, by forming the Al alloy film 24 on the surface of the amorphous TiN 23 by the 1st step sputtering process 64 and the 2nd step sputtering process 65, the Al alloy film 24 is formed on the contact hole 21a with the TiN 23 as a base. Embedded inside.

同様に、２ｎｄＡｌ合金配線３の成膜工程４８のうち、Ｔｉ膜３５の成膜工程７２において、スパッタにより、ビアホール３０ａの内壁に沿ってＴｉ膜３５を成膜しているが、このときの成膜温度を従来よりも低い温度の１５０℃とし、パワーを０．１〜３ｋｗとすることで、アモルファス構造のＴｉ膜３５を形成するようにしている。   Similarly, in the film forming process 72 of the Ti film 35 in the film forming process 48 of the 2ndAl alloy wiring 3, the Ti film 35 is formed along the inner wall of the via hole 30a by sputtering. The Ti film 35 having an amorphous structure is formed by setting the film temperature to 150 ° C., which is lower than the conventional temperature, and the power to 0.1 to 3 kw.

そして、１ｓｔステップスパッタ工程７３および２ｎｄステップスパッタ工程７４により、アモルファス構造のＴｉ膜３５の表面上にＡｌ合金膜３６を形成することで、Ｔｉ膜３５を下地とした状態で、Ａｌ合金膜３６をビアホール３０ａの内部に埋め込んでいる。   Then, by forming the Al alloy film 36 on the surface of the amorphous Ti film 35 by the 1st step sputtering process 73 and the 2nd step sputtering process 74, the Al alloy film 36 is formed with the Ti film 35 as a base. It is buried in the via hole 30a.

このように、Ａｌ合金膜２４、Ａｌ合金膜３６のそれぞれの下地となるＴｉＮ膜２３およびＴｉ膜３５をアモルファス構造にすることで、エネルギー的に高い粒界の密度を増やすことができ、ＴｉＮ膜２３およびＴｉ膜３５の表面エネルギーを大きくすることができる。これにより、ＴｉＮ膜２３およびＴｉ膜３５のＡｌ合金膜に対する濡れ性を、結晶質構造の場合と比較して、向上させることができる。   In this way, by making the TiN film 23 and the Ti film 35 serving as the underlayers of the Al alloy film 24 and the Al alloy film 36 into an amorphous structure, the density of grain boundaries with high energy can be increased, and the TiN film 23 and the surface energy of the Ti film 35 can be increased. Thereby, the wettability with respect to the Al alloy film of the TiN film 23 and the Ti film 35 can be improved as compared with the case of the crystalline structure.

この結果、本実施形態によれば、Ａｌ合金膜２４およびＡｌ合金膜３６のコンタクトホール２１ａおよびビアホール３０ａへの埋め込み性を従来よりも向上させることができる。したがって、例えば、１．５以上の高アスペクト比である微細なコンタクトホール２１ａおよびビアホール３０ａに対しても、それぞれ、Ａｌ合金膜２４およびＡｌ合金膜３６を十分に埋め込むことができる。   As a result, according to the present embodiment, the embeddability of the Al alloy film 24 and the Al alloy film 36 in the contact hole 21a and the via hole 30a can be improved as compared with the prior art. Therefore, for example, the Al alloy film 24 and the Al alloy film 36 can be sufficiently embedded in the fine contact hole 21a and the via hole 30a having a high aspect ratio of 1.5 or more, respectively.

（第２実施形態）
第１実施形態では、Ａｌ合金膜２４およびＡｌ合金膜３６の下地となるＴｉＮ膜２３およびＴｉ膜３５をアモルファス構造とすることで、ＴｉＮ膜２３およびＴｉ膜３５の表面エネルギーを大きくする場合を説明したが、本実施形態では、ＴｉＮ膜２３およびＴｉ膜３５の表面に物理的衝撃を与えることで、ＴｉＮ膜２３およびＴｉ膜３５の表面エネルギーを大きくする場合を例として説明する。なお、以下では、第１実施形態と異なる点を中心に説明する。 (Second Embodiment)
In the first embodiment, the case where the surface energy of the TiN film 23 and the Ti film 35 is increased by making the TiN film 23 and the Ti film 35 serving as the base of the Al alloy film 24 and the Al alloy film 36 have an amorphous structure will be described. However, in the present embodiment, a case where the surface energy of the TiN film 23 and the Ti film 35 is increased by applying a physical impact to the surfaces of the TiN film 23 and the Ti film 35 will be described as an example. In the following, the description will be focused on differences from the first embodiment.

本実施形態の半導体装置は、図１中の１ｓｔＡｌ合金配線２のＴｉＮ膜２３および２ｎｄＡｌ合金配線３のＴｉ膜３５が結晶質構造となっている点が第１実施形態と異なっている。   The semiconductor device of this embodiment is different from that of the first embodiment in that the TiN film 23 of the 1stAl alloy wiring 2 and the Ti film 35 of the 2ndAl alloy wiring 3 in FIG. 1 have a crystalline structure.

図６に、本実施形態における半導体装置の製造工程の一部を示す。図６は、図４に対応する図である。本実施形態では、第１実施形態で説明した製造方法を、以下のように、変更する。   FIG. 6 shows a part of the manufacturing process of the semiconductor device in the present embodiment. FIG. 6 corresponds to FIG. In the present embodiment, the manufacturing method described in the first embodiment is changed as follows.

図２に示す１ｓｔＡｌ合金配線の成膜工程４４のうち、図３に示すＴｉＮ膜２３の成膜工程６３において、成膜温度を２７０℃、パワーを３〜７ｋｗに変更する。これにより、結晶質構造のＴｉＮ膜２３を形成する。   In the film forming process 44 of the 1stAl alloy wiring shown in FIG. 2, in the film forming process 63 of the TiN film 23 shown in FIG. 3, the film forming temperature is changed to 270 ° C. and the power is changed to 3 to 7 kW. Thereby, a TiN film 23 having a crystalline structure is formed.

そして、ＴｉＮ膜２３の成膜工程６３と、１ｓｔステップスパッタ工程６４との間に、イオン注入処理工程を追加する。このとき、図６に示すように、イオン注入方向を半導体基板の表面に対して垂直（図中上下方向）でなく、斜め方向とする。また、コンタクトホール２１ａ内では、ＴｉＮ膜２３のホールの側面および底面に位置する部分のうち、ホールの側壁に位置する部分のみに対してイオン注入する。なお、イオンは種々のものを用いることができる。   Then, an ion implantation process is added between the film forming process 63 of the TiN film 23 and the 1st step sputtering process 64. At this time, as shown in FIG. 6, the ion implantation direction is not perpendicular to the surface of the semiconductor substrate (up and down direction in the figure) but oblique. Also, in the contact hole 21a, ions are implanted only into the portion located on the side wall of the hole among the portions located on the side and bottom surfaces of the hole of the TiN film 23. Various ions can be used.

このようにして、結晶質構造のＴｉＮ膜２３の表面に対して、物理的衝撃を与えることで、コンタクトホール２１ａの底面に位置する部分を除く、ＴｉＮ膜２３の表面側部分２３ａに結晶欠陥を生じさせる。   In this way, by applying a physical impact to the surface of the TiN film 23 having a crystalline structure, crystal defects are caused in the surface side portion 23a of the TiN film 23 excluding the portion located on the bottom surface of the contact hole 21a. Cause it to occur.

また、同様に、図２に示す２ｎｄＡｌ合金配線の成膜工程４８のうち、図５に示すＴｉ膜３５の成膜工程７２において、成膜温度を２７０℃、パワーを１〜３ｋｗに変更する。これにより、結晶質構造のＴｉ膜３５を形成する。   Similarly, in the film forming step 48 of the 2ndAl alloy wiring shown in FIG. 2, the film forming temperature is changed to 270 ° C. and the power is changed to 1 to 3 kW in the film forming step 72 of the Ti film 35 shown in FIG. Thereby, a Ti film 35 having a crystalline structure is formed.

そして、図５に示すＴｉ膜３５の成膜工程７２と１ｓｔステップスパッタ工程７３との間に、上記と同様に、イオン注入処理工程を追加する。このようにして、結晶質構造のＴｉ膜３５の表面に対して、物理的衝撃を与えることで、ビアホールの底面に位置する部分を除く、Ｔｉ膜３５の表面側部分に結晶欠陥を生じさせる。   Then, an ion implantation process is added between the Ti film 35 forming process 72 and the 1st step sputtering process 73 shown in FIG. In this manner, by applying a physical impact to the surface of the Ti film 35 having a crystalline structure, crystal defects are generated in the surface side portion of the Ti film 35 excluding the portion located on the bottom surface of the via hole.

次に、本実施形態の主な効果について説明する。   Next, main effects of this embodiment will be described.

（１）上記したように、Ａｌ合金膜２４およびＡｌ合金膜３６の下地となるＴｉＮ膜２３およびＴｉ膜３５を結晶質構造とした場合では、本実施形態のように、イオン注入処理を施すことで、表面に結晶欠陥を生じさせることができる。   (1) As described above, in the case where the TiN film 23 and the Ti film 35 which are the bases of the Al alloy film 24 and the Al alloy film 36 have a crystalline structure, an ion implantation process is performed as in the present embodiment. Thus, crystal defects can be generated on the surface.

このため、ＴｉＮ膜２３およびＴｉ膜３５が単に結晶構造となっている場合、すなわち、正常な結晶質構造となっている場合と比較して、ＴｉＮ膜２３およびＴｉ膜３５の固体表面エネルギーを増加させることができ、ＴｉＮ膜２３およびＴｉ膜３５の濡れ性を、正常な結晶質構造となっている場合と比較して、向上させることができる。この結果、本実施形態においても、第１実施形態と同様の効果を有する。   For this reason, the solid surface energy of the TiN film 23 and the Ti film 35 is increased as compared with the case where the TiN film 23 and the Ti film 35 have a simple crystal structure, that is, a normal crystalline structure. Therefore, the wettability of the TiN film 23 and the Ti film 35 can be improved as compared with the case where the normal crystalline structure is obtained. As a result, this embodiment also has the same effect as the first embodiment.

（２）また、本実施形態では、イオン注入処理工程において、ＴｉＮ膜２３のうちのコンタクトホール２１ａの側面に位置する部分と、Ｔｉ膜３５のうちのビアホールの側面に位置する部分に対してのみ、イオン注入するように、制御するようにしている。   (2) In the present embodiment, in the ion implantation process, only the portion of the TiN film 23 positioned on the side surface of the contact hole 21a and the portion of the Ti film 35 positioned on the side surface of the via hole are used. , So that the ion implantation is controlled.

これにより、ＴｉＮ膜２３のうちのコンタクトホール２１ａの底面に位置する部分と、Ｔｉ膜３５のうちのビアホールの底面に位置する部分については、イオン注入による物理的ダメージが与えられないようにすることができる。この結果、ホール内にＡｌ合金膜を形成したとき、Ａｌ合金膜２４、３６におけるＡｌの（１１１）結晶面方位の結晶性を高く維持することができる。   This prevents physical damage due to ion implantation from being applied to the portion of the TiN film 23 located on the bottom surface of the contact hole 21a and the portion of the Ti film 35 located on the bottom surface of the via hole. Can do. As a result, when an Al alloy film is formed in the hole, the crystallinity of the Al (111) crystal plane orientation in the Al alloy films 24 and 36 can be maintained high.

（他の実施形態）
（１）第１実施形態では、ＴｉＮ膜２３の成膜工程６３と、Ｔｉ膜３５の成膜工程７２のそれぞれにおいて、スパッタの成膜温度を１５０℃とする場合を例として説明したが、２００℃以下であれば、他の温度とすることもできる。このように、成膜温度を２００℃以下とすることで、Ａｌ合金膜の下地となるＴｉＮ膜２３、Ｔｉ膜３５をアモルファス構造とすることができることが本発明者の実験結果よりわかっている。 (Other embodiments)
(1) In the first embodiment, the case where the deposition temperature of sputtering is set to 150 ° C. in each of the deposition process 63 of the TiN film 23 and the deposition process 72 of the Ti film 35 has been described as an example. If it is below ℃, it can also be made into other temperature. As described above, it is known from the experiment results of the present inventor that the TiN film 23 and the Ti film 35 which are the bases of the Al alloy film can have an amorphous structure by setting the film forming temperature to 200 ° C. or less.

なお、ＴｉＮ膜２３、Ｔｉ膜３５をスパッタにより成膜するときの他の成膜条件であるターゲットパワー密度の大きさも、ＴｉＮ膜２３、Ｔｉ膜３５をアモルファス構造とするために必要な条件であるが、成膜温度によって、ＴｉＮ膜２３、Ｔｉ膜３５をアモルファス構造とすることができるターゲットパワー密度の設定範囲は異なる。したがって、ターゲットパワー密度については、成膜温度に応じて、ＴｉＮ膜２３、Ｔｉ膜３５をアモルファス構造とすることができるように、任意に設定する。   Note that the target power density, which is another film forming condition for forming the TiN film 23 and the Ti film 35 by sputtering, is also a necessary condition for making the TiN film 23 and the Ti film 35 have an amorphous structure. However, the target power density setting range in which the TiN film 23 and the Ti film 35 can have an amorphous structure varies depending on the deposition temperature. Therefore, the target power density is arbitrarily set according to the film formation temperature so that the TiN film 23 and the Ti film 35 can have an amorphous structure.

ここで、図７に、ＴｉＮ膜２３の成膜工程６３において、スパッタの成膜温度を２００℃とした場合におけるターゲットパワー密度と、ＴｉＮの結晶性およびＡｌ合金膜のカバレッジとの関係を示す。図７中のＸＲＤ（Ｘ線回折）測定結果は、測定用に形成した単層膜を評価した結果である。また、図７中のカバレッジは、実際に製造した半導体装置について測定した結果であり、測定したホール内のＡｌ合金膜の薄い部分の膜厚についての正規の膜厚に対する割合を示したものである。   FIG. 7 shows the relationship between the target power density and the TiN crystallinity and the coverage of the Al alloy film when the sputtering deposition temperature is 200 ° C. in the TiN film deposition process 63. The XRD (X-ray diffraction) measurement result in FIG. 7 is a result of evaluating a single layer film formed for measurement. In addition, the coverage in FIG. 7 is a result of measurement of an actually manufactured semiconductor device, and shows a ratio of the thickness of the thin portion of the Al alloy film in the measured hole to the normal film thickness. .

図７より、ターゲットパワー密度が３０ｋｗ／ｍ2以下であれば、ＸＲＤピーク値は１０2ｃｐｓ以下、すなわち、ＴｉＮ膜はアモルファス構造であり、カバレッジがほぼ１００％となることがわかる。 FIG. 7 shows that when the target power density is 30 kw / m 2 or less, the XRD peak value is 10 2 cps or less, that is, the TiN film has an amorphous structure, and the coverage is almost 100%.

これに対して、ターゲットパワー密度が５０ｋｗ／ｍ2以上のとき、ＸＲＤピーク値は１０5ｃｐｓ以上、すなわち、ＴｉＮ膜が結晶質構造であり、カバレッジが４０％以下となることがわかる。 On the other hand, when the target power density is 50 kw / m 2 or more, the XRD peak value is 10 5 cps or more, that is, the TiN film has a crystalline structure and the coverage is 40% or less.

また、ターゲットパワー密度が３０〜５０ｋｗ／ｍ2の間（４０ｋｗ／ｍ2）にＸＲＤピーク値およびカバレッジの変曲点が存在する。 Further, the inflection point of the XRD peak and coverage between the target power density is 30~50kw / m 2 (40kw / m 2) is present.

この結果より、成膜温度を２００℃とする場合では、ＴｉＮ膜をアモルファス構造とし、Ａｌ合金膜のカバレッジを１００％とするためには、ターゲットパワー密度を３０ｋｗ／ｍ2以下に設定すれば良いことがわかる。なお、カバレッジが１００％でなく、例えば８０％のときでも、Ａｌ合金膜の埋め込み性は良好であり、製品に対して要求される品質等に応じて、ターゲットパワー密度の最大許容値が決定する。 From this result, when the film formation temperature is 200 ° C., the target power density may be set to 30 kw / m 2 or less in order to make the TiN film an amorphous structure and the coverage of the Al alloy film to 100%. I understand that. Even when the coverage is not 100%, for example 80%, the embeddability of the Al alloy film is good, and the maximum allowable value of the target power density is determined according to the quality required for the product. .

また、成膜温度が低いほど、ＴｉＮ膜をアモルファス構造とするために設定するターゲットパワー密度の許容範囲は広くなる傾向がある。すなわち、成膜温度を１５０℃とした場合では、上記したＴｉＮ膜２３の成膜工程６３のように、ターゲットパワー密度を４１ｋｗ／ｍ2以下とすれば、ＴｉＮ膜をアモルファス構造とすることができる。 Further, the lower the deposition temperature, the wider the allowable range of the target power density set for making the TiN film have an amorphous structure. That is, when the film forming temperature is 150 ° C., the TiN film can be made to have an amorphous structure by setting the target power density to 41 kw / m 2 or less as in the film forming step 63 of the TiN film 23 described above. .

なお、ＴｉＮ膜２３だけでなく、Ｔｉ膜３５についても、上記と同様のことが言える。   The same applies to the Ti film 35 as well as the TiN film 23.

（２）第１実施形態では、１ｓｔＡｌ合金配線２において、下地金属膜としてのＴｉ膜２２およびＴｉＮ膜２３のうち、ＴｉＮ膜２３のみをアモルファス構造とする場合を例として説明したが、Ｔｉ膜２２もアモルファス構造とすることもできる。   (2) In the first embodiment, the case where only the TiN film 23 has an amorphous structure among the Ti film 22 and the TiN film 23 as the base metal film in the 1stAl alloy wiring 2 has been described as an example. Can also have an amorphous structure.

この場合、Ｔｉ膜２２の成膜工程６２における成膜条件を、例えば、温度：１５０℃、パワー：０．１〜３ｋｗに変更する。   In this case, the film formation conditions in the film formation process 62 of the Ti film 22 are changed to, for example, temperature: 150 ° C. and power: 0.1 to 3 kW.

（３）第１実施形態では、１ｓｔＡｌ合金配線２のＴｉＮ膜２３と、２ｎｄＡｌ合金配線３のＴｉ膜３５の全体をアモルファス構造とする場合を例として説明したが、ＴｉＮ膜２３およびＴｉ膜３５のＡｌ合金膜に接する表面側部分の全体をアモルファス構造とすることもできる。   (3) In the first embodiment, the case where the entire TiN film 23 of the 1stAl alloy wiring 2 and the Ti film 35 of the 2ndAl alloy wiring 3 have an amorphous structure has been described as an example, but the TiN film 23 and the Ti film 35 The entire surface side portion in contact with the Al alloy film can also have an amorphous structure.

この場合、例えば、成膜条件を、初め、温度：２７０℃、パワー：３〜７ｋｗとし、途中から、温度：１５０℃、パワー：０．１〜３ｋｗに変更する。   In this case, for example, the film forming conditions are initially set to temperature: 270 ° C. and power: 3 to 7 kW, and the temperature is changed to 150 ° C. and power: 0.1 to 3 kW from the middle.

（４）第２実施形態では、イオン注入処理工程において、ＴｉＮ膜２３、Ｔｉ膜３５のうち、ホールの側壁に位置する部分のみに対してイオン注入処理を施す場合を例として説明したが、ホール内のＴｉＮ膜２３、Ｔｉ膜３５の全面に対して、イオン注入処理を施すこともできる。   (4) In the second embodiment, in the ion implantation process, the case where the ion implantation process is performed only on the portion of the TiN film 23 and the Ti film 35 located on the side wall of the hole has been described as an example. An ion implantation process may be performed on the entire surfaces of the TiN film 23 and the Ti film 35 therein.

（５）第２実施形態では、イオン注入処理により、ＴｉＮ膜２３、Ｔｉ膜３５の表面に、物理的衝撃を与える場合を例として説明したが、他の方法を採用することもできる。例えば、逆スパッタエッチ処理や、アッシング処理を採用することもできる。なお、これらの場合、イオン種やガス種は問わず、適宜、最適なものを選択すればよい。   (5) In the second embodiment, the case where physical impact is applied to the surfaces of the TiN film 23 and the Ti film 35 by ion implantation has been described as an example, but other methods may be employed. For example, a reverse sputter etching process or an ashing process can be employed. In these cases, the optimum species may be selected as appropriate regardless of the ion species or gas species.

（６）上記した各実施形態では、下地金属膜として、１ｓｔＡｌ合金配線２では、Ｔｉ膜２２およびＴｉＮ膜２３を用い、２ｎｄＡｌ合金配線３では、Ｔｉ膜３５を用いる場合を例として説明したが、下地金属膜として、ＴｉＮ膜のみを用いることもできる。また、下地金属膜をＴｉ膜２２およびＴｉＮ膜２３の２層だけでなく、３以上の多層とすることもできる。   (6) In each of the above-described embodiments, the case where the Ti film 22 and the TiN film 23 are used in the 1stAl alloy wiring 2 and the Ti film 35 is used in the 2ndAl alloy wiring 3 has been described as an example of the base metal film. Only the TiN film can be used as the base metal film. Further, the base metal film can be not only two layers of the Ti film 22 and the TiN film 23 but also three or more multilayers.

また、下地金属膜を多層、単層のどちらの構造とした場合においても、多層の各層もしくは単層をＴｉもしくはＴｉＮ以外の金属単体もしくは金属化合物で構成することもできる。例えば、Ｔａ、Ｃｒ、Ｚｒ、Ｍｏ、Ｍｇ、Ｍｎ、Ｆｅ、Ｎｉ、Ｗのうちのいずれか１つの金属、または、これらの金属のうちのいずれか１つの金属の窒化物もしくはケイ素化合物で構成することもできる。   Further, regardless of whether the base metal film has a multi-layer or single-layer structure, each multi-layer or single layer can be composed of a single metal or a metal compound other than Ti or TiN. For example, it is composed of any one metal of Ta, Cr, Zr, Mo, Mg, Mn, Fe, Ni, W, or a nitride or silicon compound of any one of these metals. You can also.

なお、下地金属膜を多層構造とした場合、第１実施形態では、少なくとも、Ａｌ合金膜に接する層の全部もしくはその層のＡｌ合金膜側の部分をアモルファス構造とし、第２実施形態ではＡｌ合金膜に接する層の表面に対して物理的衝撃を与える処理を施すことで、それぞれ、上記した第１、第２実施形態と同様の効果が得られる。   When the base metal film has a multi-layer structure, in the first embodiment, at least all of the layer in contact with the Al alloy film or a portion of the Al alloy film side of the layer has an amorphous structure. In the second embodiment, the Al alloy By performing a process of giving a physical impact to the surface of the layer in contact with the film, the same effects as those of the first and second embodiments described above can be obtained.

（７）上記した各実施形態では、Ａｌ合金膜２４、３６の形成方法として、２ステップスパッタ法を用いる場合を例として説明したが、この方法に限らず、他のスパッタ法を用いて、Ａｌ合金膜を形成することもできる。例えば、２ステップに分けていない通常のスパッタ法や、さらにステップ数を増やしたスパッタ法等によりＡｌ合金膜２４、３６を形成することもできる。また、スパッタ法に限らず、他のＰＶＤ法を用いることもできる。   (7) In each of the above-described embodiments, the case where the two-step sputtering method is used as the method for forming the Al alloy films 24 and 36 has been described as an example. However, the present invention is not limited to this method. An alloy film can also be formed. For example, the Al alloy films 24 and 36 can be formed by a normal sputtering method that is not divided into two steps, a sputtering method in which the number of steps is further increased, or the like. Moreover, not only a sputtering method but another PVD method can also be used.

（８）上記した各実施形態では、Ａｌ合金膜２４、３６を、ＡｌＳｉＣｕで構成する場合を例として説明したが、他のＡｌ合金で構成することもできる。例えば、ＡｌＣｕ、ＡｌＳｉ等により構成することもできる。   (8) In each of the embodiments described above, the case where the Al alloy films 24 and 36 are made of AlSiCu has been described as an example. However, the Al alloy films 24 and 36 may be made of other Al alloys. For example, it can be composed of AlCu, AlSi, or the like.

また、金属配線膜として、Ａｌ合金膜２４、３６の代わりに、Ａｌ膜、Ｃｕ膜もしくはＣｕ合金膜を用いることもできる。なお、これらの金属配線膜は、スパッタ等のＰＶＤ法により形成される。   Further, as the metal wiring film, an Al film, a Cu film, or a Cu alloy film can be used instead of the Al alloy films 24 and 36. These metal wiring films are formed by a PVD method such as sputtering.

（９）上記した実施形態では、半導体基板１に、半導体素子として、ＮＭＯＳトランジスタが形成されている場合を例として説明したが、ＰＭＯＳトランジスタ、バイポーラトランジスタ等の他の半導体素子が形成されている半導体装置に対しても、本発明を適用することができる。   (9) In the above-described embodiment, the case where an NMOS transistor is formed as a semiconductor element on the semiconductor substrate 1 has been described as an example. However, a semiconductor in which another semiconductor element such as a PMOS transistor or a bipolar transistor is formed. The present invention can also be applied to an apparatus.

（１０）上記した各実施形態では、コンタクトホール２１ａ、ビアホール３０ａのアスペクト比を１．５以上とした場合を例として説明したが、これらのアスペクト比を１．４以下とする場合においても、本発明を適用することができる。   (10) In each of the above-described embodiments, the case where the aspect ratio of the contact hole 21a and the via hole 30a is set to 1.5 or more has been described as an example. The invention can be applied.

本発明の第１実施形態における半導体装置の断面図である。It is sectional drawing of the semiconductor device in 1st Embodiment of this invention. 図１の半導体装置の製造工程を示すフローチャートである。2 is a flowchart showing a manufacturing process of the semiconductor device of FIG. 図２中の１ｓｔＡｌ合金配線の成膜工程４４の内容を説明するためのフローチャートである。3 is a flowchart for explaining the contents of a film forming step 44 for a 1stAl alloy wiring in FIG. 2. 図２中の１ｓｔＡｌ合金配線の成膜工程４４の段階における半導体装置の部分断面図である。FIG. 3 is a partial cross-sectional view of a semiconductor device at a stage of a film forming process 44 for a 1stAl alloy wiring in FIG. 2. 図２中の２ｎｄＡｌ合金配線の成膜工程４８の内容を説明するためのフローチャートである。3 is a flowchart for explaining the contents of a film forming step 48 for a 2ndAl alloy wiring in FIG. 2. 第２実施形態における１ｓｔＡｌ合金配線の成膜工程４４の段階における半導体装置の部分断面図である。It is a fragmentary sectional view of a semiconductor device in the stage of film formation process 44 of 1stAl alloy wiring in a 2nd embodiment. スパッタの成膜温度を２００℃とした場合におけるターゲットパワー密度と、ＴｉＮの結晶性およびＡｌ合金膜のカバレッジとの関係を示す図である。It is a figure which shows the relationship between the target power density in case the film-forming temperature of a sputter | spatter is 200 degreeC, the crystallinity of TiN, and the coverage of an Al alloy film. 濡れ性を説明するための概念図である。It is a conceptual diagram for demonstrating wettability.

符号の説明Explanation of symbols

１…半導体基板、２…１ｓｔＡｌ合金配線、３…２ｎｄＡｌ合金配線、
２１…絶縁膜、２１ａ…コンタクトホール、
２２、２５、３５…Ｔｉ膜、２３、２６、３７…ＴｉＮ膜、
３０…層間絶縁膜、３０ａ…ビアホール。

DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate, 2 ... 1stAl alloy wiring, 3 ... 2ndAl alloy wiring,
21 ... Insulating film, 21a ... Contact hole,
22, 25, 35 ... Ti film, 23, 26, 37 ... TiN film,
30 ... interlayer insulating film, 30a ... via hole.

Claims (7)

半導体素子が形成された半導体基板（１）の表面上に、ホール（２１ａ、３０ａ）を有する絶縁膜（２１、３０）を形成する工程と、
前記ホール（２１ａ、３０ａ）の内壁に沿って、下地金属膜（２２、２３、３５）を形成する工程と、
前記下地金属膜（２２、２３、３５）を下地とした状態で、前記ホール（２１ａ、３０ａ）内に埋め込まれ、前記半導体素子と電気的に接続された金属配線膜（２４、３６）を形成する工程とを備え、
前記下地金属膜（２２、２３、３５）を形成する工程では、少なくとも前記金属配線膜（２４、３６）に接する部分の全体がアモルファス構造となるように、前記下地金属膜（２２、２３、３５）を形成することを特徴とする半導体装置の製造方法。 Forming an insulating film (21, 30) having holes (21a, 30a) on the surface of the semiconductor substrate (1) on which the semiconductor element is formed;
Forming a base metal film (22, 23, 35) along the inner wall of the hole (21a, 30a);
Metal wiring films (24, 36) embedded in the holes (21 a, 30 a) and electrically connected to the semiconductor elements are formed with the base metal films (22, 23, 35) as the base. Comprising the steps of:
In the step of forming the base metal film (22, 23, 35), the base metal film (22, 23, 35) is formed so that at least the entire portion in contact with the metal wiring film (24, 36) has an amorphous structure. ) Is formed, a method for manufacturing a semiconductor device. 前記下地金属膜（２２、２３、３５）を形成する工程では、成膜温度を２００℃以下としたスパッタリング法により、前記下地金属膜（２２、２３、３５）を成膜することを特徴とする請求項１に記載の半導体装置の製造方法。 In the step of forming the base metal film (22, 23, 35), the base metal film (22, 23, 35) is formed by a sputtering method with a film formation temperature of 200 ° C. or lower. A method for manufacturing a semiconductor device according to claim 1. 半導体素子が形成された半導体基板（１）の表面上にホール（２１ａ、３０ａ）を有する絶縁膜（２１、３０）を形成する工程と、
前記ホール（２１ａ、３０ａ）の内壁に沿って、結晶質構造の下地金属膜（２２、２３、３５）を形成する工程と、
前記下地金属膜（２２、２３、３５）の形成後に、前記下地金属膜（２２、２３、３５）の表面に対して物理的衝撃を与える処理を施す工程と、
前記下地金属膜（２２、２３、３５）を下地とした状態で、前記ホール（２１ａ、３０ａ）内に埋め込まれ、前記半導体素子と電気的に接続された金属配線膜（２４、３６）を形成する工程とを備えることを特徴とする半導体装置の製造方法。 Forming an insulating film (21, 30) having holes (21a, 30a) on the surface of the semiconductor substrate (1) on which the semiconductor element is formed;
Forming a base metal film (22, 23, 35) having a crystalline structure along the inner wall of the hole (21a, 30a);
A step of applying a physical shock to the surface of the base metal film (22, 23, 35) after the formation of the base metal film (22, 23, 35);
Metal wiring films (24, 36) embedded in the holes (21 a, 30 a) and electrically connected to the semiconductor elements are formed with the base metal films (22, 23, 35) as the base. A method of manufacturing a semiconductor device. 前記下地金属膜（２２、２３、３５）の表面に対して物理的衝撃を与える処理を施す工程では、前記下地金属膜（２２、２３、３５）の前記ホール（２１ａ、３０ａ）の側面および底面に位置する部分のうち、前記ホール（２１ａ、３０ａ）の側面に位置する部分に対してのみ、物理的衝撃を与えるように制御することを特徴とする請求項３に記載の半導体装置の製造方法。 In the step of applying a physical impact to the surface of the base metal film (22, 23, 35), side and bottom surfaces of the holes (21a, 30a) of the base metal film (22, 23, 35). 4. The method of manufacturing a semiconductor device according to claim 3, wherein a physical impact is applied only to a portion located on a side surface of the hole (21 a, 30 a) among the portions located in the hole. . 前記下地金属膜（２２、２３、３５）を形成する工程では、Ｔｉ、Ｔａ、Ｃｒ、Ｚｒ、Ｍｏ、Ｍｇ、Ｍｎ、Ｆｅ、Ｎｉ、Ｗのうちのいずれか１つの金属、または、これらの金属のうちのいずれか１つの金属の窒化物もしくはケイ素化合物を用いて、前記下地金属膜（２２、２３、３５）を形成することを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置の製造方法。 In the step of forming the base metal film (22, 23, 35), any one of Ti, Ta, Cr, Zr, Mo, Mg, Mn, Fe, Ni, and W, or these metals 5. The base metal film (22, 23, 35) is formed by using a nitride or silicon compound of any one of the metals according to claim 1. A method for manufacturing a semiconductor device. 半導体素子が形成された半導体基板（１）の表面上に形成され、ホール（２１ａ、３０ａ）を有する絶縁膜（２１、３０）と、
前記絶縁膜（２１、３０）の前記ホール（２１ａ、３０ａ）の内壁に沿って形成された下地金属膜（２２、２３、３５）と、
前記下地金属膜（２２、２３、３５）を下地として、前記ホール（２１ａ、３０ａ）内に埋め込まれ、前記半導体素子と電気的に接続された金属配線膜（２４、３６）とを備える半導体装置において、
前記下地金属膜（２２、２３、３５）は、少なくとも前記金属配線膜（２４、３６）に接する部分がアモルファス構造となっていることを特徴とする半導体装置。 An insulating film (21, 30) formed on the surface of the semiconductor substrate (1) on which the semiconductor element is formed and having holes (21a, 30a);
A base metal film (22, 23, 35) formed along an inner wall of the hole (21a, 30a) of the insulating film (21, 30);
A semiconductor device comprising metal wiring films (24, 36) embedded in the holes (21a, 30a) and electrically connected to the semiconductor element, with the base metal films (22, 23, 35) as a base. In
The semiconductor device according to claim 1, wherein the base metal film (22, 23, 35) has an amorphous structure at least in contact with the metal wiring film (24, 36). 前記下地金属膜（２２、２３、３５）は、Ｔｉ、Ｔａ、Ｃｒ、Ｚｒ、Ｍｏ、Ｍｇ、Ｍｎ、Ｆｅ、Ｎｉ、Ｗのうちのいずれか１つの金属、または、これらの金属のうちのいずれか１つの金属の窒化物もしくはケイ素化合物で構成されていることを特徴とする請求項６に記載の半導体装置。

The base metal film (22, 23, 35) is made of any one of Ti, Ta, Cr, Zr, Mo, Mg, Mn, Fe, Ni, and W, or any of these metals. 7. The semiconductor device according to claim 6, wherein the semiconductor device is made of one metal nitride or silicon compound.

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