KR100605933B1 - Method for fabricating semiconductor device - Google Patents

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Abstract

본 발명은 반도체 기판의 WEE 영역에서의 금속층 플레이크의 발생을 억제시켜 반도체 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것으로서,The present invention relates to a method of manufacturing a semiconductor device that can suppress the occurrence of metal layer flakes in the WEE region of the semiconductor substrate to improve the electrical characteristics and reliability of the semiconductor device,

본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상에 비아홀을 구비하는 층간절연막을 형성하는 단계;와, 상기 비아홀을 충분히 채우도록 상기 층간절연막 상에 금속층을 적층하는 단계;와, 상기 층간절연막이 드러나도록 상기 금속층을 평탄화하여 비아홀 내에 플러그를 형성하는 단계;와, 상기 기판의 에지 부분에 보호막을 형성하는 단계;와, 상기 보호막막을 포함한 기판 전면 상에 상부배선용 금속층을 적층한 다음, 선택적으로 패터닝하여 상부배선을 형성하는 단계를 포함하는 것을 특징으로 한다.A method of manufacturing a semiconductor device according to the present invention includes the steps of forming an interlayer insulating film having via holes on a semiconductor substrate; and laminating a metal layer on the interlayer insulating film to sufficiently fill the via holes. Forming a plug in the via hole by flattening the metal layer to be exposed; and forming a protective film on an edge portion of the substrate; and laminating an upper wiring metal layer on the entire surface of the substrate including the protective film, and then selectively And patterning the upper wirings.

SOG, 플레이크, 플러그SOG, Flake, Plug

Description

반도체 소자의 제조방법{Method for fabricating semiconductor device} Method for fabricating semiconductor device {Method for fabricating semiconductor device}             

도 1a 및 1b는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.1A and 1B are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 2a 내지 2d는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.2A to 2D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.

도 3은 본 발명의 SOG막 형성 공정을 도시한 개념도.3 is a conceptual diagram showing a SOG film forming process of the present invention.

<도면의 주요 부분에 대한 설명>Description of the main parts of the drawing

201 : 반도체 기판 202 : 층간절연막201: semiconductor substrate 202: interlayer insulating film

203 : 비아홀 204 : Ti막203: via hole 204: Ti film

205 : TiN막 206 : 플러그205 TiN film 206 Plug

207 : 보호막207: shield

본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 반도체 기판의 웨이퍼 에지 노광(WEE, Wafer Edge Exposure) 영역에서의 금속층 플레이크의 발생을 억제시켜 반도체 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to suppress the occurrence of metal layer flakes in a wafer edge exposure (WEE) region of a semiconductor substrate, thereby improving electrical characteristics and reliability of the semiconductor device. The present invention relates to a method for manufacturing a semiconductor device.

최근, 반도체소자의 고집적화가 진행됨에 따라 반도체소자의 설계 룰(rule)이 미세화되면서 모스(MOS) 트랜지스터의 소스/드레인의 사이즈 및 게이트 전극의 선폭과 금속 배선의 선폭이 축소되고 있다. 특히, 금속 배선의 선폭이 축소되면 게이트 금속과 금속 배선을 콘택시키거나 소스/드레인과 금속 배선을 콘택시키기 위한 콘택홀의 사이즈도 함께 축소된다. 이렇게 되면, 게이트 전극과 금속 배선의 콘택 저항이 증가하므로 금속 배선의 저항이 증가하고 결국에는 반도체소자의 동작 속도가 늦어지게 된다. 따라서, 반도체 소자의 특성 개선을 이루기 위해서는 금속 배선의 저항과 반도체 소자의 동작 속도 향상이라는 상충되는 두 가지 인자의 조화가 요구된다.In recent years, as the integration of semiconductor devices increases, the design rules of semiconductor devices become finer, and thus the source / drain size of the MOS transistor, the line width of the gate electrode, and the line width of the metal wiring are reduced. In particular, when the line width of the metal wiring is reduced, the size of the contact hole for contacting the gate metal and the metal wiring or contacting the source / drain and the metal wiring is also reduced. In this case, since the contact resistance of the gate electrode and the metal wiring increases, the resistance of the metal wiring increases, and eventually, the operation speed of the semiconductor device becomes slow. Therefore, in order to improve the characteristics of the semiconductor device, a combination of two conflicting factors, the resistance of the metal wiring and the operation speed of the semiconductor device, is required.

최근에 미세 선폭을 구현하기 위한 한 방법으로서 화학적 기상 증착(Chemical Vapor Deposition) 공정에 의한 텅스텐층 매립 방법이 도입되었다. 이 방법은 콘택홀을 텅스텐층으로 매립한 후 상기 텅스텐층의 상부에 알루미늄 재질의 상호연결을 형성해주는 금속배선 형성방법을 주로 이용하고 있다.Recently, a method of embedding a tungsten layer by a chemical vapor deposition process has been introduced as a method for realizing fine line width. This method mainly uses a metal wiring forming method in which a contact hole is filled with a tungsten layer and then an aluminum interconnect is formed on top of the tungsten layer.

한편, 반도체 소자 제조에 있어서 반도체 기판의 에치 부분을 노광하는 웨이퍼 에지 노광(Wafer Edge Exposure, WEE)이 적용되는데, 상기 웨이퍼 에지 노광은 반도체 기판의 에지 부위에 도포된 불필요한 감광액을 노광시키는 것을 말한다. 통 상적으로 반도체 기판의 에지 부위는 노광이 불필요한 영역이기는 하나 반도체 기판의 유효 영역과의 밀도차로 인해 반도체 소자의 특성 저하 등을 방지하기 위하여 노광 공정이 수행된다. 이와 같은 웨이퍼 에지 노광이 적용되는 부위는 기판 에지로부터 1∼3mm 범위의 영역에 해당된다. Meanwhile, in manufacturing a semiconductor device, a wafer edge exposure (WEE) for exposing an etched portion of a semiconductor substrate is applied. The wafer edge exposure refers to exposing an unnecessary photoresist applied to an edge portion of a semiconductor substrate. Typically, the edge portion of the semiconductor substrate is a region where exposure is unnecessary, but an exposure process is performed to prevent deterioration of characteristics of the semiconductor device due to a difference in density from the effective region of the semiconductor substrate. The site where such wafer edge exposure is applied corresponds to an area of 1 to 3 mm from the substrate edge.

이상 설명한 바에 근거하여 종래의 텅스텐층 매립 공정을 설명하면 다음과 같다. 도 1a 및 1b는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정단면도이다.Based on the above description, the conventional tungsten layer embedding process is as follows. 1A and 1B are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

먼저, 도 1a에 도시한 바와 같이 반도체 기판(101) 상에 층간절연막(102)을 형성한 후, 상기 반도체 기판 상의 하부배선(도시하지 않음)과의 콘택을 위한 비아홀(103)을 형성한다. 이어, 통상 Ti/TiN의 이중층(104, 105)으로 구성되는 장벽금속층을 상기 비아홀 및 층간절연막 상에 형성한 다음, 상기 비아홀(103)을 충분히 채우도록 상기 장벽금속층 상에 텅스텐층(106)을 매립한다. 이와 같은 상태에서, 도 1b에 도시한 바와 같이 상기 화학기계적연마 공정을 이용하여 텅스텐층(106)을 상기 층간절연막(102)에 평탄화시켜 상기 비아홀 내에 플러그(106a)를 형성한다. 이후, 도면에 도시하지 않았지만 플러그를 포함한 층간절연막 상에 금속층을 적층하고 선택적으로 패터닝하여 상부배선을 형성하면 종래 기술에 따른 반도체소자 제조공정은 완료된다.First, as shown in FIG. 1A, an interlayer insulating film 102 is formed on a semiconductor substrate 101, and then a via hole 103 for contact with a lower wiring (not shown) on the semiconductor substrate is formed. Subsequently, a barrier metal layer, which is usually composed of Ti / TiN double layers 104 and 105, is formed on the via hole and the interlayer insulating layer, and then a tungsten layer 106 is formed on the barrier metal layer to sufficiently fill the via hole 103. Landfill In this state, as shown in FIG. 1B, the tungsten layer 106 is planarized on the interlayer insulating layer 102 by using the chemical mechanical polishing process to form a plug 106a in the via hole. Subsequently, although not shown in the drawings, a semiconductor layer manufacturing process according to the prior art is completed when the upper layer is formed by stacking and selectively patterning a metal layer on an interlayer insulating film including a plug.

종래의 반도체소자 제조방법에 있어서, 상기 비아홀 및 층간절연막 상에 텅 스텐과 같은 금속층을 적층한 다음, 화학기계적연마 공정을 적용하여 비아홀 내에 플러그를 형성하는 방법을 택하고 있으며, 이후 상기 플러그 및 층간절연막 상에 상부배선용 금속층을 스퍼터링 등의 방법을 통해 소정 두께만큼 적층하게 된다. In a conventional semiconductor device manufacturing method, a metal layer such as tungsten is laminated on the via hole and the interlayer insulating layer, and then a plug is formed in the via hole by applying a chemical mechanical polishing process. The upper wiring metal layer is laminated on the insulating film by a predetermined thickness by a method such as sputtering.

그러나, 상기 웨이퍼 에지 노광(WEE) 공정이 적용되는 기판 에지로부터 1∼3mm에 해당하는 영역(이하 WEE 영역이라 칭함)에 있어서, 상기 텅스텐에 대한 화학기계적연마 공정 수행시 기판에 가해지는 기계적 압력이 기판 중심부에 비해 다소 미약하여 층간절연막 상의 텅스텐이 완벽히 제거되지 않고 잔류하는 문제점이 있다.However, in a region corresponding to 1 to 3 mm (hereinafter referred to as WEE region) from the substrate edge to which the wafer edge exposure (WEE) process is applied, the mechanical pressure applied to the substrate during the chemical mechanical polishing process for the tungsten is There is a problem in that the tungsten on the interlayer insulating film is not completely removed but remains slightly weaker than the center of the substrate.

상기 WEE 영역에 잔류하는 텅스텐과 같은 금속층은 스퍼터링을 이용하는 후속의 상부배선용 금속층 적층시, 스퍼터링되어 타겟으로부터 떨어져 나온 금속 입자들과 충돌하여 텅스텐 금속층이 미립의 플레이크(flake) 형태로 떨어져 나오게 된다. 이와 같은 텅스텐 플레이크는 기판 내부 즉, WEE 영역 내측의 기판 중심부 쪽으로도 이동되어 재증착하게 된다. 플레이크가 재증착된 상태에서 상부배선용 금속층 증착 공정이 완료되고 포토리소그래피 공정 및 식각 공정을 통하여 상부배선으로 패터닝되는데, 이 때 상기 식각 공정 수행시 재증착된 플레이크가 속한 부분은 여타 금속층에 비해 물리적 결합력이 약하기 때문에 식각에 의해 쉽게 뜯겨져 나오게 된다. 그 결과, 단선 또는 단락을 유발하여 반도체 소자의 전기적 특성을 악화시키고 신뢰도를 담보할 수 없게 된다.The metal layer, such as tungsten, remaining in the WEE region will collide with the metal particles sputtered away from the target during subsequent stacking of the metal layer for the upper wiring using sputtering, causing the tungsten metal layer to fall off in the form of fine flakes. Such tungsten flakes are also moved toward and re-deposited inside the substrate, i.e., inside the WEE region. In the state where the flakes are redeposited, the metallization process for the upper wiring is completed and patterned into the upper wiring through the photolithography process and the etching process, where the portion of the flakes which are redeposited during the etching process is physically bonded to other metal layers. Because of its weakness, it is easily torn off by etching. As a result, disconnection or short circuit may be caused to deteriorate the electrical characteristics of the semiconductor device and to ensure reliability.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 반도체 기판의 WEE 영역에서의 금속층 플레이크의 발생을 억제시켜 반도체 소자의 전기적 특 성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.
The present invention has been made to solve the above problems, and provides a method for manufacturing a semiconductor device that can improve the electrical characteristics and reliability of the semiconductor device by suppressing the occurrence of metal layer flakes in the WEE region of the semiconductor substrate For the purpose of

상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 반도체 기판 상에 비아홀을 구비하는 층간절연막을 형성하는 단계; 상기 비아홀을 충분히 채우도록 상기 층간절연막 상에 금속층을 적층하는 단계; 상기 층간절연막이 드러나도록 상기 금속층을 평탄화하여 비아홀 내에 플러그를 형성하는 단계; 상기 기판의 에지 부분에 SOG 보호막을 형성하는 단계; 상기 보호막을 포함한 기판 전면 상에 상부배선용 금속층을 적층한 다음, 선택적으로 패터닝하여 상부배선을 형성하는 단계를 포함하는 것을 특징으로 한다.A semiconductor device manufacturing method of the present invention for achieving the above object comprises the steps of forming an interlayer insulating film having a via hole on a semiconductor substrate; Depositing a metal layer on the interlayer insulating film to sufficiently fill the via hole; Forming a plug in a via hole by planarizing the metal layer to expose the interlayer insulating film; Forming an SOG protective film on an edge portion of the substrate; And laminating an upper wiring metal layer on the entire surface of the substrate including the protective film, and then selectively patterning the upper wiring to form the upper wiring.

바람직하게는, 상기 보호막은 SOG막으로 형성할 수 있다.Preferably, the protective film may be formed of an SOG film.

바람직하게는, 상기 보호막은 기판 에지로부터 1∼3mm 이내의 영역에 형성할 수 있다.Preferably, the protective film may be formed in a region within 1 to 3 mm from the edge of the substrate.

바람직하게는, 상기 SOG막은 300∼1000Å의 두께로 형성할 수 있다.Preferably, the SOG film may be formed to a thickness of 300 to 1000 GPa.

본 발명의 특징에 따르면, 플러그를 형성하기 위한 화학기계적연마 공정 수행 후 기판 에지 영역 즉, WEE 영역에 소정 두께의 SOG막 등으로 보호막을 형성시킴으로써 후속의 상부배선용 금속층 적층시 WEE 영역에 잔류하는 금속층이 스퍼터링에 의해 떨어져 나오는 것을 방지할 수 있게 된다.According to an aspect of the present invention, after performing a chemical mechanical polishing process for forming a plug, a protective layer is formed on the substrate edge region, that is, the WEE region, by using a SOG film having a predetermined thickness. It can be prevented from falling off by this sputtering.

이하, 도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법을 상세히 설명하기로 한다. 도 2a 내지 2d는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. 2A to 2D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.

먼저 도 2a에 도시한 바와 같이, 반도체 기판(201) 예를 들어, 단결정 실리콘 기판을 준비한다. 도면에 도시하지 않았지만 상기 반도체 기판(201)에는 메모리 소자나 로직 소자를 위한 트랜지스터 등의 요소들이 형성되어 있고 이들의 상부에는 소정의 콘택을 통해 금속배선이 형성되어 있음은 자명한 사실이다.First, as shown in FIG. 2A, a semiconductor substrate 201, for example, a single crystal silicon substrate is prepared. Although not shown in the drawings, it is obvious that elements such as transistors for a memory device or a logic device are formed in the semiconductor substrate 201, and metal wirings are formed on the semiconductor substrate through predetermined contacts.

이와 같은 상태에서, 상기 반도체 기판(201) 상에 산화막과 같은 재질로 층간절연막(202)을 형성한다. 상기 층간절연막(202)은 5000∼12000Å 정도의 두께로 적층한다. 이어, 상기 층간절연막(202)을 화학기계적연마 공정을 통해 평탄화시킨 다음, 통상의 포토리소그래피 공정 및 식각 공정을 이용하여 상기 반도체 기판의 콘택홀 부분 즉, 금속 배선의 소정 영역이 드러나도록 상기 층간절연막을 제거하여 비아홀(203)을 형성한다.In this state, the interlayer insulating film 202 is formed on the semiconductor substrate 201 using the same material as the oxide film. The interlayer insulating film 202 is laminated to a thickness of about 5000 to 12000 Å. Subsequently, the interlayer insulating layer 202 is planarized through a chemical mechanical polishing process, and then a contact hole portion of the semiconductor substrate, that is, a predetermined region of the metal wiring is exposed using a conventional photolithography process and an etching process. To remove the via hole 203 is formed.

상기 비아홀이 형성된 상태에서, 도 2b에 도시한 바와 같이 상기 비아홀(203)의 저면, 측면 및 상기 층간절연막(202)의 표면 상에 장벽금속층을 구성하는 Ti막(204)을 형성한다. 이 때, 상기 Ti막이 형성되는 영역은 기판 에지 부위의 소정 영역 즉, WEE 영역을 포함한 기판 전면에 형성할 수도 있고 상기 WEE 영역을 제외한 기판 상에 형성할 수도 있다. 여기서, 상기 WEE 영역은 기판의 끝으로부터 1∼3mm 정도 이내의 영역에 해당된다. In the state where the via hole is formed, a Ti film 204 constituting a barrier metal layer is formed on the bottom, side surfaces of the via hole 203 and the surface of the interlayer insulating film 202 as shown in FIG. 2B. In this case, a region where the Ti film is formed may be formed on a predetermined region of the substrate edge portion, that is, the entire surface of the substrate including the WEE region or on the substrate except the WEE region. Here, the WEE region corresponds to a region within about 1 to 3 mm from the end of the substrate.

한편, 상기 Ti막(204)의 적층은 이온 금속 플라즈마(Ionized Metal Plasma) 방법 또는 콜리메이터(Collimator) 스퍼터링 방법을 이용할 수 있다. 그리고, 상기 Ti막을 적층한 상태에서 소정의 열처리 챔버 내에서 급속 열처리 공정(Rapid Thermal Process, RTP)을 적용하여 Ti막의 표면 상태를 안정화시킬 수 있다.Meanwhile, the Ti film 204 may be stacked by using an ionized metal plasma method or a collimator sputtering method. The surface state of the Ti film may be stabilized by applying a rapid thermal process (RTP) in a predetermined heat treatment chamber in the Ti film stacked state.

이어서, 상기 Ti막(204)을 포함한 기판 전면에 TiN막(205)을 형성한다. 상기 TiN막(205)의 형성은 MOCVD(Metal Organic Chemical Vapor Deposition) 방법을 이용할 수 있다. 구체적으로, 테트라키스 디메틸아미도티타늄(Tetrakis Di-Methyl-Amido-Titanium) 가스를 전구체(precursor)로 사용하여 상기 Ti막 상에 TiN막을 기상 증착시킨다. 그런 다음, 상기 TiN막 내에 탄소(C)와 같은 불순물 함유량을 최소화시키고 TiN막의 치밀화(densification)를 위해 소정의 플라즈마 처리를 진행한다. 이와 같은 과정을 거쳐 Ti/TiN(204, 205)의 이중층으로 구성되는 장벽금속층을 완성할 수 있다. 물론 상기와 같은 이중층 이외에 장벽금속층을 Ti의 단일막으로 구성할 수도 있다.Subsequently, a TiN film 205 is formed over the entire substrate including the Ti film 204. The TiN film 205 may be formed using a metal organic chemical vapor deposition (MOCVD) method. Specifically, a TiN film is vapor-deposited on the Ti film by using Tetrakis Di-Methyl-Amido-Titanium gas as a precursor. Then, a predetermined plasma treatment is performed to minimize the impurity content such as carbon (C) in the TiN film and to densify the TiN film. Through this process, a barrier metal layer composed of a double layer of Ti / TiN 204 and 205 can be completed. Of course, in addition to the above double layer, the barrier metal layer may be formed of a single film of Ti.

상기 장벽금속층이 완성된 상태에서, 도 2c에 도시한 바와 같이 상기 비아홀을 포함한 기판 전면 상에 플러그 형성을 위한 금속층 예를 들어, 텅스텐층을 적층한다. 그런 다음, 상기 층간절연막이 드러나도록 상기 텅스텐층을 화학기계적연마 공정을 통하여 평탄화시켜 플러그(206)를 형성한다.In the state in which the barrier metal layer is completed, a metal layer, for example, a tungsten layer, for forming a plug is stacked on the entire surface of the substrate including the via hole as shown in FIG. 2C. Then, the tungsten layer is planarized through a chemical mechanical polishing process so that the interlayer insulating film is exposed to form a plug 206.

이어, 도 2d에 도시한 바와 같이 상기 WEE 영역의 층간절연막(202) 상에 보호막(207)을 형성한다. 상기 보호막(207)으로 SOG막을 사용할 수 있다. SOG막을 사용하는 경우, 반도체 기판을 척(chuck) 상에 안착시킨 상태에서 스핀 코팅(Spin coating) 방법을 이용하여 상기 WEE 영역의 층간절연막 상에 SOG(Spin On Glass)막 을 300∼1000Å의 두께로 코팅한다(도 3 참조). 이때, 코팅되는 SOG막이 WEE 영역 이내의 부위 즉, 기판 내부로 유입되는 것을 방지하기 위해 SOG막 코팅시 반도체 기판을 100∼1000rpm 정도의 속도로 회전시키는 것이 바람직하다. 이에 따라, 반도체 기판의 둘레를 따라 기판 에지로부터 1∼3mm 이내의 영역에는 SOG막이 코팅된다. 이어서, 상기 SOG막을 200∼500℃의 온도에서 열처리함으로써 안정화시킨다. 상기 열처리는 급속 어닐링, 급속 열처리, 퍼니스(furnace)에서의 어닐링, 이빔 큐어링(E-Beam curing) 등을 이용할 수 있다.Next, as shown in FIG. 2D, a protective film 207 is formed on the interlayer insulating film 202 of the WEE region. An SOG film may be used as the passivation film 207. In the case of using an SOG film, a spin on glass (SOG) film having a thickness of 300 to 1000 mW is formed on the interlayer insulating film of the WEE region by using a spin coating method while the semiconductor substrate is seated on the chuck. Coated with (see FIG. 3). At this time, it is preferable to rotate the semiconductor substrate at a speed of about 100 to 1000 rpm during coating of the SOG film in order to prevent the SOG film to be coated is introduced into the area within the WEE region, that is, the substrate. Accordingly, the SOG film is coated in a region within 1 to 3 mm from the edge of the substrate along the circumference of the semiconductor substrate. Subsequently, the SOG film is stabilized by heat treatment at a temperature of 200 to 500 ° C. The heat treatment may use rapid annealing, rapid heat treatment, annealing in a furnace, E-Beam curing, or the like.

이와 같이 텅스텐에 대한 화학기계적연마 공정 후 WEE 영역의 층간절연막 상에 보호막 예를 들어, SOG막을 형성시킴으로써 WEE 영역의 층간절연막 상에 존재할 수 있는 텅스텐 잔류물이 후속의 상부배선용 금속층 증착시 스퍼터링에 의해 떨어져 나가는 문제점을 방지할 수 있게 된다.As such, by forming a protective film, eg, an SOG film, on the interlayer insulating film in the WEE region after the chemical mechanical polishing process for tungsten, tungsten residues that may be present on the interlayer insulating film in the WEE region are formed by sputtering during subsequent deposition of the metal layer for the upper wiring. The problem of falling off can be prevented.

이어, 도면에 도시하지 않았지만 상기 기판 상에 상부배선용 금속층을 스퍼터링 등의 방법을 통해 적층한 다음, 선택적으로 패터닝하여 상부배선을 형성하는 등의 통상의 반도체 소자 단위 제조공정을 진행하면 본 발명에 따른 반도체 소자의 제조방법은 완료된다.Subsequently, although not shown in the drawings, a conventional semiconductor device unit manufacturing process, such as forming an upper wiring by stacking a metal layer for upper wiring on the substrate by a method such as sputtering, and then selectively patterning, according to the present invention, The manufacturing method of the semiconductor device is completed.

본 발명에 따른 반도체 소자의 제조방법은 다음과 같은 효과가 있다.The method of manufacturing a semiconductor device according to the present invention has the following effects.

플러그를 형성하기 위한 화학기계적연마 공정 수행 후 기판 에지 영역 즉, WEE 영역에 소정 두께의 SOG막을 형성시킴으로써 후속의 상부배선용 금속층 적층시 WEE 영역에 잔류하는 금속층이 스퍼터링에 의해 떨어져 나오는 것을 방지할 수 있게 된다. 이에 따라, 단선, 단락의 문제점을 해결할 수 있게 되어 반도체 소자의 전기적 특성 및 신뢰성을 담보할 수 있게 된다.

After performing the chemical mechanical polishing process for forming the plug, a SOG film having a predetermined thickness is formed in the substrate edge region, that is, the WEE region, to prevent the metal layer remaining in the WEE region from coming off by sputtering during the subsequent lamination of the metal layer for the upper wiring. do. Accordingly, the problems of disconnection and short circuit can be solved, thereby ensuring the electrical characteristics and reliability of the semiconductor device.

Claims (4)

반도체 기판 상에 비아홀을 구비하는 층간절연막을 형성하는 단계;Forming an interlayer insulating film having via holes on the semiconductor substrate; 상기 비아홀을 충분히 채우도록 상기 층간절연막 상에 금속층을 적층하는 단계;Depositing a metal layer on the interlayer insulating film to sufficiently fill the via hole; 상기 층간절연막이 드러나도록 상기 금속층을 평탄화하여 비아홀 내에 플러그를 형성하는 단계;Forming a plug in a via hole by planarizing the metal layer to expose the interlayer insulating film; 상기 기판의 에지 부분에 SOG 보호막을 스핀코팅하여 형성하는 단계;Forming a SOG protective film by spin coating an edge portion of the substrate; 상기 보호막을 포함한 기판 전면 상에 상부배선용 금속층을 적층한 다음, 선택적으로 패터닝하여 상부배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.And depositing an upper wiring metal layer on the entire surface of the substrate including the passivation layer, and then selectively patterning the upper wiring to form the upper wiring. 삭제delete 제 1 항에 있어서, 상기 보호막은 기판 에지로부터 1∼3mm 이내의 영역에 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of manufacturing a semiconductor device according to claim 1, wherein the protective film is formed in a region within 1 to 3 mm from the edge of the substrate. 제 1 항에 있어서, 상기 보호막은 300∼1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of manufacturing a semiconductor device according to claim 1, wherein the protective film is formed to a thickness of 300 to 1000 GPa.
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