JP2007013933A

JP2007013933A - クロック生成回路及びそれを備えた半導体装置

Info

Publication number: JP2007013933A
Application number: JP2006137878A
Authority: JP
Inventors: Takeshi Nagata; 剛長多
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2005-05-30
Filing date: 2006-05-17
Publication date: 2007-01-18

Abstract

【課題】供給される信号と帰還信号が一定の位相になるよう負帰還により調整を行う回路において、供給される信号がない場合、外部からのノイズにより、クロックの周波数が変動し通信に不具合が生じる問題を課題とする。
【解決手段】ＰＬＬ回路と、発振回路とを有し、ＰＬＬ回路からの信号と、発振回路からの信号との出力を切り替えるためのスイッチが設け、受信信号が無い場合にＰＬＬ回路との接続を発振回路との接続に切り替える。
【選択図】図１

Description

本発明は、クロック生成回路及びそれを備えた半導体装置に関する。

近年、同一の絶縁表面上に様々な回路が集積された半導体の開発が進められており、供給される信号に同期した任意の周波数のクロックを生成する回路（以下、クロック生成回路）として、フェーズ・ロックド・ループ回路（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ回路、以下ＰＬＬ回路）が知られている。

ＰＬＬ回路は可変周波数発振器を実装し、発振器の出力を帰還信号にして、供給される信号との位相比較を行う。そして、ＰＬＬ回路は、供給される信号と帰還信号が一定の位相になるよう負帰還により調整を行う。この調整にかかる時間がロック時間である。

ロック時間は通常、ＰＬＬ回路の内部のループ・フィルタの時定数で決定される。時定数が長ければ（遮断周波数が低いと）ゆっくりと、短ければ（遮断周波数が高いと）すばやくロックされる。ロック時間が小さければ、信号が供給されて短時間で調整することが可能であるが、供給された信号にノイズがのった場合も影響を受けるため調整が不安定になる。このような状況の中で、回路動作条件及び製造条件の変動によらずにロック時間の短縮を図ったＰＬＬ回路が知られている（例えば、特許文献１参照。）。
特開２００１−２５１１８６号公報

しかしながら従来のＰＬＬ回路は、図１７に示すように、位相比較器１７１１、ループ・フィルタ１７１２（ＬｏｏｐＦｉｌｔｅｒ、以下ＬＦ）、電圧制御発振器１７１３（以下、ＶＣＯ（ＶｏｌｔａｇｅＣｏｎｔｒｏｌｌｅｄＯｓｃｉｌｌａｔｏｒ）とも呼ぶ。）、及び分周器１７１４を有し、ＰＬＬ回路に入力される可変の周波数の信号（図１７のＩＮＰＵＴに対応）を帰還信号にして、供給される信号との位相比較を行う。そして、ＰＬＬ回路は、供給される信号と帰還信号が一定の位相になるよう負帰還により調整を行う。

図１７において、位相比較器１７１１は、外部から入力される信号Ｆｓと分周器１７１４から入力される信号Ｆｏ／Ｎとの位相差を検出する。ループ・フィルタ１７１２は、位相比較器１７１１から供給される信号から交流成分を取り除いた信号Ｖｉｎを生成する。電圧制御発振器１７１３は、ループ・フィルタ１７１２から入力される信号Ｖｉｎに基づき、信号Ｆｏを出力する。分周器１７１４は、電圧制御発振器１７１３から入力される信号ＦｏをＮ分の１に分周した信号Ｆｏ／Ｎを出力する。

この場合、ＰＬＬ回路は外部からの可変の周波数の信号Ｆｓを受信している場合は、受信信号と位相比較を行っているため安定して同期したクロックを生成する。しかし、外部からの可変の周波数の信号Ｆｓを受信していない場合、ＰＬＬ回路はＰＬＬ回路自身が出力するクロックにより自己発振を保たなければならない。

このため電源の変動等のノイズが混入すると自己発振が不安定な状態になり、一定の安定したクロックを生成できなくなる。そのため、外部からの安定した電源が供給されない場合は、受信が終了し送信を行っている最中にクロックの周波数が変動し通信に不具合が生じていた。

図１８に従来のＰＬＬ回路が受信信号に同期してクロックを生成している例を示す。この例では、図１７の位相比較器１７１１が排他的論理和をとる回路、例えば図１８（ａ）に示すＥｘｃｌｕｓｉｖｅＯＲ回路（以下、ＸＯＲ回路）の場合であるとする。また図１８（ｂ）において、ｄａｔａが受信信号、ｄｃｌｏｃｋ（Ｄｉｖｉｄｅｃｌｏｃｋ）が分周器１７１４の出力でありフィードバックされて位相比較器に入力されている信号、ｃｌｏｃｋはＶＣＯ１７１３の出力である。図１８（ｂ）に示すように、ＰＬＬ回路に入力される受信信号ｄａｔａに入力がない、もしくは一定の状態（ＨレベルもしくはＬレベル）がながく続く場合、ＰＬＬ回路の負帰還がかからず、自走発振であるため、電源のノイズ等でＰＬＬ回路の出力が不安定になるとｃｌｏｃｋが止まってしまうといった問題があった。

本発明は上述の諸問題を鑑みて案出されたものであり、上記問題を解決するクロック生成回路、並びに半導体装置を提供するものである。

本発明のクロック生成回路の一は、ＰＬＬ回路と、発振回路とを有し、ＰＬＬ回路の出力部との接続、又は発振回路との接続を切り替えて信号出力部に接続するためのスイッチが設けられている構成とする。

また、別の本発明のクロック生成回路の一は、ＰＬＬ回路と、発振回路とを有し、入力信号と、または発振回路の信号とを切り替えてＰＬＬ回路の信号入力部に入力するためのスイッチが設けられている構成とする。

また、別の本発明のクロック生成回路の一は、ＰＬＬ回路と、発振回路と、判定回路とを有し、判定回路は、信号入力部において、受信開始信号の受信から受信終了信号の受信までの第１の期間と、受信開始信号の受信から受信終了信号の受信以外の第２の期間を判定する回路であり、第１の期間においてはＰＬＬ回路との接続を選択し、第２の期間においては発振回路との接続を選択して信号出力部に接続するためのスイッチが設けられている構成とする。

また、別の本発明のクロック生成回路の一は、ＰＬＬ回路と、発振回路と、判定回路とを有し、判定回路は、信号入力部において、受信開始信号の受信から受信終了信号の受信までの第１の期間と、受信開始信号の受信から受信終了信号の受信以外の第２の期間を判定する回路であり、第１の期間においては入力信号を選択し、第２の期間においては発振回路の信号を選択してＰＬＬ回路の信号入力部に入力するためのスイッチが設けられている構成とする。

また、本発明において、ＰＬＬ回路は、位相比較器、ループ・フィルタ、電圧制御発振器、及び分周器を有する構成としてもよい。

また、本発明において、ＰＬＬ回路は、プリスケーラ、スワローカウンタを有する構成としてもよい。

また、本発明において、発振回路は、リングオシレーターである構成としてもよい。

また、本発明の半導体装置の一は、アンテナを備え無線通信により信号の送受信を行う半導体装置であって、アンテナにより受信した信号から駆動電力を生成する整流回路と、アンテナにより受信した信号を復調する復調回路と、該復調信号に同期したクロック信号を生成するクロック生成回路を有し、クロック生成回路は、ＰＬＬ回路と、発振回路とを有し、ＰＬＬ回路の出力部との接続、又は発振回路との接続を切り替えてクロック生成回路の信号出力部に接続するためのスイッチが設けられている構成とする。

また、別の本発明の半導体装置の一は、アンテナを備え無線通信により信号の送受信を行う半導体装置であって、アンテナにより受信した信号から駆動電力を生成する整流回路と、アンテナにより受信した信号を復調する復調回路と、該復調信号に同期したクロック信号を生成するクロック生成回路を有し、クロック生成回路は、ＰＬＬ回路と、発振回路とを有し、クロック生成回路の入力信号と、または発振回路の信号とを切り替えてＰＬＬ回路の信号入力部に入力するためのスイッチが設けられている構成とする。

また、別の本発明の半導体装置の一は、アンテナを備え無線通信により信号の送受信を行う半導体装置であって、アンテナにより受信した信号から駆動電力を生成する整流回路と、アンテナにより受信した信号を復調する復調回路と、該復調信号に同期したクロック信号を生成するクロック生成回路を有し、クロック生成回路は、ＰＬＬ回路と、発振回路と、判定回路とを有し、判定回路は、信号入力部において、受信開始信号の受信から受信終了信号の受信までの第１の期間と、受信開始信号の受信から受信終了信号の受信以外の第２の期間を判定する回路であり、第１の期間においてはＰＬＬ回路との接続を選択し、第２の期間においては発振回路との接続を選択して信号出力部に接続するためのスイッチが設けられている構成とする。

また、別の本発明の半導体装置の一は、アンテナを備え無線通信により信号の送受信を行う半導体装置であって、アンテナにより受信した信号から駆動電力を生成する整流回路と、アンテナにより受信した信号を復調する復調回路と、該復調信号に同期したクロック信号を生成するクロック生成回路を有し、クロック生成回路は、ＰＬＬ回路と、発振回路と、判定回路とを有し、判定回路は、信号入力部において、受信開始信号の受信から受信終了信号の受信までの第１の期間と、受信開始信号の受信から受信終了信号の受信以外の第２の期間を判定する回路であり、第１の期間においてはクロック生成回路の入力信号を選択し、第２の期間においては発振回路の信号を選択してＰＬＬ回路の信号入力部に入力するためのスイッチが設けられている構成とする。

本発明によって、電源の変動等に起因するノイズの混入に強く、かつ受信信号がない状態であっても安定してクロックを生成する回路を実現できる。

また、本発明は、入力された信号を復調する際に使用するクロックを生成する回路と、出力する信号を変調する際に使用するクロックを生成する回路とを別に設ける構成を具備するクロック生成回路である。そのため、入力信号が受けてない時でも、出力する信号を変調する際のクロックを安定して生成することができる。

また、本発明は、出力する信号を変調する際には、発振回路によってクロック信号を生成するため、ＰＬＬ回路における位相比較器を介するが必要ない構成を取り得る。そのため、ＰＬＬ回路におけるクロックの生成を停止することができ、消費電力が低減できる。

本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面で共通して用いる。

（実施の形態１）
図１に本実施の形態に係るクロック生成回路を示す。このクロック生成回路は、２種類のクロック生成回路として、ＰＬＬ回路１１５、発振回路１１６を有している。ＰＬＬ回路１１５は、位相比較器１１１、ループ・フィルタ１１２、電圧制御発振器１１３（以下、ＶＣＯ（ＶｏｌｔａｇｅＣｏｎｔｒｏｌｌｅｄＯｓｃｉｌｌａｔｏｒ）とも呼ぶ。）及び分周器１１４を有している。位相比較器１１１は、外部から入力される信号Ｆｓと分周器１１４から入力される信号Ｆｏ／Ｎとの位相差を検出する。ループ・フィルタ１１２は、位相比較器１１１から供給される信号から交流成分を取り除いた信号Ｖｉｎを生成する。電圧制御発振器１１３は、ループ・フィルタ１１２から入力される信号Ｖｉｎに基づき、信号Ｆｏを出力する。分周器１１４は、電圧制御発振器１１３から入力される信号ＦｏをＮ分の１に分周した信号Ｆｏ／Ｎを出力する。また、切り替えスイッチ１１８は、ＰＬＬ回路１１５または発振回路１１６と、クロック生成回路の出力ＯＵＴとの接続を切り替えることができる。切り替えスイッチ１１８の制御は入力信号ＩＮＰＵＴより切り替えを判断する判定回路１１７でおこなっている。

なお、本実施の形態に係るＰＬＬ回路は、電圧制御発振器１１３を有し、位相比較器１１１、ループ・フィルタ１１２及び分周器１１４は、用途に応じて適時に設けられるものである。

なお、位相比較器１１１が原理的には乗算器なので、アナログ位相比較器（ＤＢＭ（ＤｏｕｂｌｅＢａｌａｎｃｅｄＭｉｘｅｒ）など）やディジタル位相比較器（ＸＯＲ、ＲＤフリップフロップ、あるいは電流出力タイプのもの）に置き換えることができる。

同様に、ループ・フィルタは、高周波成分の除去が役割するものであれば良く、パッシブ・ループ・フィルタ（ローパスフィルタ、ラグリードフィルタ）やアクティブ・ループ・フィルタに置き換えることができる。

また、分周器は出力周波数を１／Ｎ倍するものなので、これを入れることで入力信号のＮ倍の周波数Ｆｏを得ることができる。動作周波数の高いプリスケーラ（固定分周器）を入れれば高い周波数のＦｏを得ることができる。分周器において、プログラマブル分周器を設ける構成にすれば、任意の周波数Ｆｏを得ることができる。

また、本実施の形態において、水晶発振器を用いて入力周波数Ｆｓを入れる構成としてもよい。水晶発振器を設ける構成とすることによって入力信号としてきれいな波形の信号を入力することができ、出力波形がきれいなものを得ることができる。またはＬＣ共振回路によって、入力周波数Ｆｓをいれてもよい。ＬＣ共振回路を設けることによって、クロック生成回路を小型化でき、例えばＲＦＩＤ用タグ等に搭載することができる。

また、本実施の形態に係るＰＬＬ回路は、その他の構成要素を有していてもよく、例えば、スワローカウンタ等を有してもよい。例えば、スワローカウンタを設ける構成にすれば、任意の周波数Ｆｏを得ることができる。

また、位相比較器１１１が含む単位回路２０１の構成について、図２を参照して説明する。単位回路２０１は、ＮＯＲ回路２０２、トランジスタ２０３〜２０８を有する。また、単位回路２０１は、２つの入力端子（図面ではｉｎ１、ｉｎ２と表記）と１つの出力端子（図面ではｏｕｔと表記）を有する。単位回路２０１は、入力端子ｉｎ１と入力端子ｉｎ２の各々に同じ信号が入力されると、出力端子ｏｕｔから、Ｈレベルの信号を出力する。また、入力端子ｉｎ１と入力端子ｉｎ２の各々に異なる信号が入力されると、出力端子ｏｕｔから、Ｌレベルの信号を出力する。つまり、単位回路２０１は、入力端子ｉｎ１に入力される信号と入力端子ｉｎ２に入力される信号の位相を比較し、その結果に基づき、出力端子ｏｕｔから信号を出力する。なお、単位回路２０１の構成はこの構成に制約されず、他の公知の構成のものを用いてもよい。

また、分周器１１４が含む単位回路３０１の構成について、図３を参照して説明する。単位回路３０１は、インバータ回路３０２、ＮＡＮＤ回路３０３〜３０９、インバータ回路３１０、３１１を有する。また、単位回路３０１は、４つの入力端子（図面ではｉｎ１、ｉｎ２、ｉｎ３、ｉｎ４と表記）と２つの出力端子（図面ではｏｕｔ１、ｏｕｔ２と表記）を有する。単位回路３０１は、ＮＡＮＤ回路３０４、３０５からなるラッチ、ＮＡＮＤ回路３０６、３０７からなるラッチ、ＮＡＮＤ回路３０８、３０９からなるラッチの、合わせて３つのラッチを有する。そして、入力端子ｉｎ１からセット信号が入力され、入力端子ｉｎ２からデータ信号が入力され、入力端子ｉｎ３からクロック信号が入力され、入力端子ｉｎ４からリセット信号が入力されると、出力端子ｏｕｔ１からデータ信号を出力し、出力端子ｏｕｔ２からデータ信号を出力する。なお、上記の構成は、セット／リセット型のＤフリップフロップ回路であるが、本発明はこの構成に制約されず、例えば、ＪＫフリップフロップ回路、Ｔフリップフロップ回路を用いてもよい。

また、図４にクロック生成回路で使用している発振回路１１６の例を示す。発振回路４０１は、Ｎチャネル型トランジスタ４１１とＰチャネル型トランジスタ４２１が直列に接続され、この２つのトランジスタのゲートが接続されているインバータ構成を含み、このインバータを一単位としてこれを複数含んだ構成である。図４において発振回路４０１は、５段構成（５単位）であるが、これに限定されるものでない。複数のインバータは入力と出力が接続され、最終段の出力が初段のインバータの入力端子に接続されたループ構造している。このループ内のインバータの数について、発振回路から信号を発振するためには、奇数個のインバータで構成される必要がある。

また、電圧制御発振器１１３の入力電圧Ｖｉｎに対する出力周波数Ｆの特性を図５に示す。ＶＣＯは入力電圧Ｖｉｎに対応した周波数Ｆを出力する。入力される入力電圧が高ければ、ＶＣＯは高い周波数の信号を出力し、入力される入力電圧が低ければ、低い周波数の信号を出力する。

図６にＰＬＬ回路が受信信号に同期して正常にクロックを生成している例を示す。この例では、図１の位相比較器１１１がＸＯＲの場合（図６（Ａ）を参照）である。図６（Ｂ）において、ｄａｔａが受信信号、ｄｃｌｏｃｋが分周器１１４の出力でありフィードバックされて位相比較器１１１に入力されている信号、ｃｌｏｃｋは電圧制御発振器１１３の出力である。この例では、分周器１１４は２分周（Ｎ＝２）である。

図６においては、ｔ１のタイミングで、ｄａｔａ及びｃｌｏｃｋの立ち下がり（本発明では、信号がＨレベルからＬレベルに変化する動作を立ち下がりと呼ぶ）が同期し、正常なクロックを出力している。

図７にＲＦＩＤ標準化団体ＥＰＣｇｌｏｂａｌが規定している８６０ＭＨｚ〜９３０ＭＨｚのＣｌａｓｓ１−Ｔａｇが規定する、論理値”０”をｄａｔａとして入力した場合の、ＰＬＬ回路のロックの様子をしめす。ｔ１において、受信信号ｄａｔａの立ち下がりとＰＬＬ回路出力のｃｌｏｃｋの立ち上がりが、図６（Ｂ）のように同じ時間になく、同期していない。このため、電圧制御発振器１１３の出力周波数が速くなるようにＸＯＲは高い電圧Ｖｉｎを出力する。この結果ｔ２において、ｄａｔａとｃｌｏｃｋが同期することになる。

図７においては、ｄａｔａの入力（ＬｏｗｏｒＨｉｇｈ）があるため、位相比較器１１により演算し負帰還をかけることができる。しかし、前述の図８（Ｂ）のように受信信号ｄａｔａに入力がない、もしくは一定の状態（ＨｉｇｈｏｒＬｏｗ）が長く続く場合、ＰＬＬ回路の負帰還がかからず、自走発振の状態となる。そのため、電源のノイズ等で不安定になるとｃｌｏｃｋが止まってしまう場合や、クロックが幅を持った出力を行い正常な動作ができなくなってしまう場合がある。

次に、図８に本実施の形態に係るクロック生成回路の動作のフローチャートを示し、本発明のクロック生成回路の動作について説明する。

まず、クロック生成回路の入力端子において、受信開始信号が入力される（図８（Ａ））。次に、クロック生成回路中の判定回路１１７が切り換えスイッチ１１８をＰＬＬ回路１１５側にし、ＰＬＬ回路１１５が動作し、ＰＬＬ回路はクロックを生成する（図８（Ｂ））。そしてクロック生成回路において、受信終了信号を受信する（図８（Ｃ））と判定回路１１７が切り換えスイッチ１１８を発振回路１１６側にする。そして、クロック生成回路において、発振回路はクロックを出力する（図８（Ｄ））。このため、ＰＬＬ回路１１５において、受信信号が受信されない図８（Ｂ）のような動作を行うことになったとしても、本発明のクロック生成回路は発振回路に切り替えて動作を行うことができる。

なお、本明細書においては、クロック生成回路が受信開始信号を受信してから受信終了信号を受信するまでの期間を第１の期間と呼ぶ。また、クロック生成回路が受信開始信号を受信してから受信終了信号を受信する以外の期間を第２の期間と呼ぶ。

上述の図８においては、切り替えスイッチ１１８は、第１の期間においてＰＬＬ回路からクロックを生成し、そのクロックをクロック生成回路からの出力とするため、切り替えスイッチをＰＬＬ回路との接続に切り替える。また、切り替えスイッチ１１８は、第２の期間において発振回路からクロックを生成し、そのクロックをクロック生成回路からの出力とするため、切り替えスイッチを発振回路との接続に切り替える。

本実施の形態におけるクロック生成回路は、第１の期間と第２の期間でＰＬＬ回路からのクロックの出力と発振回路からのクロックの出力とを切り替えて動作を行うことができるため、電源の変動等に起因するノイズの混入に強く、かつ受信信号がない状態であっても安定してクロックを生成する回路を実現できる。

また、本実施の形態におけるクロック生成回路は、第１の期間において入力された信号を復調する際に使用するクロックを生成する回路と、第２の期間において出力する信号を変調する際に使用するクロックを生成する回路とを別に設ける構成を具備するクロック生成回路である。そのため、入力信号が受けてない時でも、出力する信号を変調する際のクロックを安定して生成することができる。

また、本実施の形態におけるクロック生成回路は、第２の期間において出力する信号を変調する際には、発振回路によってクロック信号を生成するため、ＰＬＬ回路における位相比較器を介するが必要ない構成を取り得る。このときは、接続に関与しないＰＬＬ回路もしくは発振回路の一方をＧＮＤ電位に接続すればよい。そのため、ＰＬＬ回路におけるクロックの生成を停止することができ、消費電力が低減できる。

なお、本実施の形態は、他の実施の形態、実施例と自由に組み合わせることができる。

（実施の形態２）
図９に本実施の形態に係るクロック生成回路を示す。このクロック生成回路は、２種類のクロック生成回路として、ＰＬＬ回路９１５、発振回路９１６を有している。ＰＬＬ回路９１５は、位相比較器９１１、ループ・フィルタ９１２、電圧制御発振器９１３（以下、ＶＣＯ（ＶｏｌｔａｇｅＣｏｎｔｒｏｌｌｅｄＯｓｃｉｌｌａｔｏｒ）とも呼ぶ。）及び分周器９１４を有している。位相比較器９１１は、外部から入力される信号Ｆｓと分周器９１４から入力される信号Ｆｏ／Ｎとの位相差を検出する。ループ・フィルタ９１２は、位相比較器９１１から供給される信号から交流成分を取り除いた信号Ｖｉｎを生成する。電圧制御発振器９１３は、ループ・フィルタ９１２はから入力される信号Ｖｉｎに基づき、信号Ｆｏを出力する。分周器９１４は、電圧制御発振器９１３から入力される信号ＦｏをＮ分の１に分周した信号Ｆｏ／Ｎを出力する。また、ＰＬＬ回路９１５、発振回路９１６は切り換えスイッチ９１８によって入力信号ＩＮＰＵＴを切り換えることができ、この制御は入力信号ＩＮＰＵＴより切り替えを判断する判定回路９１７でおこなっている。

なお、実施の形態１で示した図１との違いは、切り換えスイッチ９１８が入力側に設けられていることである。

なお、本実施の形態に係るＰＬＬ回路は、電圧制御発振器９１３を有し、位相比較器９１１、ループ・フィルタ９１２及び分周器９１４は、用途に応じて適時に設けられるものである。

なお、位相比較器９１１が原理的には乗算器なので、アナログ位相比較器（ＤＢＭ（ＤｏｕｂｌｅＢａｌａｎｃｅｄＭｉｘｅｒ）など）やディジタル位相比較器（ＸＯＲ、ＲＤフリップフロップ、あるいは電流出力タイプのもの）に置き換えることができる。

また、本実施の形態において、水晶発振器を用いて入力周波数Ｆｏを入れる構成としてもよい。水晶発振器を設ける構成とすることによって入力信号としてきれいな波形の信号を入力することができ、出力波形がきれいなものを得ることができる。またはＬＣ共振回路によって、入力周波数Ｆｏをいれてもよい。ＬＣ共振回路を設けることによって、クロック生成回路を小型化でき、例えばＲＦＩＤ用タグ等に搭載することができる。

また、位相比較器９１１の構成については、実施の形態１で示した図２と同様であるためここでは詳述しない。

また、分周器９１４の構成については、実施の形態１で示した図３と同様であるためここでは詳述しない。

また、クロック生成回路で使用している発振回路９１６については、実施の形態１で示した図４と同様であるためここでは詳述しない。

また、電圧制御発振器９１３の入力電圧Ｖｉｎに対する出力周波数Ｆの特性については、実施の形態１で示した図５と同様であるためここでは詳述しない。

また、本実施のおける判定回路、及び切り替えスイッチの動作については、実施の形態１で示した図８のフローチャートと同様であり動作についても、実施の形態１と同様であるため、ここでは詳述しない。必要は実施の形態１の記載を援用すればよい。

なお、本明細書においては、実施の形態１と同様に、クロック生成回路が受信開始信号を受信してから受信終了信号を受信するまでの期間を第１の期間と呼ぶ。また、クロック生成回路が受信開始信号を受信してから受信終了信号を受信する以外の期間を第２の期間と呼ぶ。

上述の図８においては、切り替えスイッチ９１８は、第１の期間においてＰＬＬ回路からクロックを生成し、そのクロックをクロック生成回路からの出力とするため、切り替えスイッチをＰＬＬ回路との接続に切り替える。また、切り替えスイッチ９１８は、第２の期間において発振回路からクロックを生成し、そのクロックをクロック生成回路からの出力とするため、切り替えスイッチを発振回路との接続に切り替える。

図１０は、無線通信を使って信号の送受信をする半導体装置の構成を示す。この半導体装置５０１は、リーダ／ライタ装置５０９と無線通信を行う機能を備えている。リーダ／ライタ装置５０９は、通信回線で接続されていて、コンピュータの制御により、若しくはコンピュータの端末として半導体装置５０１とデータの通信を行う機能を備えている。また、リーダ／ライタ装置５０９は、ネットワークから独立して半導体装置５０１と通信を行う構成としても良い。

半導体装置５０１は共振回路５０２、電源回路５０３、クロック生成回路５０４、復調回路５０５、制御回路５０６、メモリ部５０７、符号化及び変調回路５０８を有する。共振回路５０２、電源回路５０３はアナログ回路で構成され、制御回路５０６及びメモリ部５０７はデジタル回路で構成されている。クロック生成回路５０４、復調回路５０５、符号化及び変調回路５０８は、アナログ部分とデジタル部分を有する。なお、共振回路５０２に代えて、アンテナを用いてもかまわない。

これらの回路はトランジスタを含んで構成されている。トランジスタは単結晶基板に形成されるＭＯＳトランジスタの他、薄膜トランジスタ（ＴＦＴ）で構成することもできる。図１１はこれらの回路を構成するトランジスタの断面構造を示す図である。図１１は、ｎチャネル型トランジスタ１２０１、ｎチャネル型トランジスタ１２０２、容量素子１２０４、抵抗素子１２０５、ｐチャネル型トランジスタ１２０３が示されている。各トランジスタは半導体層１３０５、絶縁層１３０８、ゲート電極１３０９を備えている。ゲート電極１３０９は、第１導電層１３０３と第２導電層１３０２の積層構造で形成されている。また、図１２（Ａ）〜（Ｅ）は、図１１で示すトランジスタ、容量素子、抵抗素子に対応する上面図であり合わせて参照することができる。

図１１において、ｎチャネル型トランジスタ１２０１は、チャネル長方向（キャリアの流れる方向）において、半導体層１３０５に配線１３０４と接続された不純物領域１３０６と、その不純物濃度よりも低濃度にドープされた不純物領域１３０７が形成されている。不純物領域１３０７は低濃度ドレイン（ＬＤＤ）とも呼ばれている。不純物領域１３０６と不純物領域１３０７には、ｎチャネル型トランジスタ１２０１を構成する場合、ｎ型を付与する不純物としてリンなどが添加されている。ＬＤＤはホットエレクトロン劣化や短チャネル効果を抑制する手段として形成される。

図１２（Ａ）で示すように、ｎチャネル型トランジスタ１２０１のゲート電極１３０９において、第１導電層１３０３は、第２導電層１３０２の両側に広がって形成されている。この場合において、第１導電層１３０３の膜厚は、第２導電層の膜厚よりも薄く形成されている。第１導電層１３０３の厚さは、１０〜１００ｋＶの電界で加速されたイオン種を通過させることが可能な厚さに形成されている。不純物領域１３０７はゲート電極１３０９の第１導電層１３０３と重なるように形成されている。すなわち、ゲート電極１３０９とオーバーラップするＬＤＤ領域を形成している。この構造は、ゲート電極１３０９において、第２導電層１３０２をマスクとして、第１導電層１３０３を通して一導電型の不純物を添加することにより、自己整合的に不純物領域１３０７を形成している。すなわち、ゲート電極とオーバーラップするＬＤＤを自己整合的に形成している。

チャネル形成領域の両側にＬＤＤ有するトランジスタは、図１０における電源回路５０３の整流用のＴＦＴや、論理回路に用いられるトランスミッションゲート（アナログスイッチとも呼ぶ）を構成するトランジスタに適用される。これらのＴＦＴは、ソース、ドレイン電極に正負両方の電圧が印加されるため、ゲート電極の両側にＬＤＤを設けることが好ましい。

図１１において、ｎチャネル型トランジスタ１２０２は、半導体層１３０５に配線１３０４と接続されたソース及びドレイン領域を形成する不純物領域１３０６と、その不純物濃度よりも低濃度にドープされた不純物領域１３０７が形成されている。不純物領域１３０７は、チャネル形成領域の片側に、不純物領域１３０６と接するように設けられている。図１２（Ｂ）で示すように、ｎチャネル型トランジスタ１２０２のゲート電極１３０９において、第１導電層１３０３は、第２導電層１３０２の片側に広がって形成されている。この場合も同様に、第２導電層１３０２をマスクとして、第１導電層１３０３を通して一導電型の不純物を添加することにより、自己整合的にＬＤＤを形成することができる。

チャネル形成領域の片側にＬＤＤを有するトランジスタは、ソース及びドレイン電極間に正電圧のみ、もしくは負電圧のみが印加されるトランジスタに適用すればよい。具体的には、インバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、ラッチ回路といった論理ゲートを構成するトランジスタや、センスアンプ、定電圧発生回路、ＶＣＯといったアナログ回路を構成するトランジスタに適用すればよい。

図１１において、容量素子１２０４は、第１導電層１３０３と半導体層１３０５とで絶縁層１３０８を挟んで形成されている。容量素子１２０４を形成する半導体層１３０５には、不純物領域１３１０と不純物領域１３１１を備えている。不純物領域１３１１は、半導体層１３０５において第１導電層１３０３と重なる位置に形成される。また、不純物領域１３１０は配線１３０４とコンタクトを形成する。不純物領域１３１１は、第１導電層１３０３を通して一導電型の不純物を添加することができるので、不純物領域１３１０と不純物領域１３１１に含まれる不純物濃度は同じにすることもできるし、異ならせることも可能である。いずれにしても、容量素子１２０４において、半導体層１３０５は電極として機能させるので、一導電型の不純物を添加して低抵抗化しておくことが好ましい。また、第１導電層１３０３は、図１２（Ｃ）に示すように、第２導電層１３０２を補助的な電極として利用することにより、電極として十分に機能させることができる。このように、第１導電層１３０３と第２導電層１３０２を組み合わせた複合的な電極構造とすることにより、容量素子１２０４を自己整合的に形成することができる。

容量素子は、図１０において、電源回路５０３が有する保持容量、あるいは共振回路５０２が有する共振容量として用いられる。特に、共振容量は、容量素子の２端子間に正負両方の電圧が印加されるため、２端子間の電圧の正負によらず容量として機能することが必要である。

図１１において、抵抗素子１２０５は、第１導電層１３０３によって形成されている。第１導電層１３０３は３０〜１５０ｎｍ程度の厚さに形成されるので、その幅や長さを適宜設定して抵抗素子を構成することができる。

抵抗素子は、図１０において変調回路５０８が有する抵抗負荷として用いられる。また、ＶＣＯなどで電流を制御する場合の負荷としても用いられる場合がある。抵抗素子は、高濃度に不純物元素を含む半導体層や、膜厚の薄い金属層によって構成すればよい。抵抗値が膜厚、膜質、不純物濃度、活性化率などに依存する半導体層に対して、金属層は、膜厚、膜質で抵抗値が決定するため、ばらつきが小さく好ましい。

図１１において、ｐチャネル型トランジスタ１２０３は、半導体層１３０５に不純物領域１３１２を備えている。この不純物領域１３１２は、配線１３０４と接続されたソース及びドレイン領域を形成する。ゲート電極１３０９の構成は第１導電層１３０３と第２導電層１３０２が重畳した構成となっている。ｐチャネル型トランジスタ１２０３はＬＤＤを設けないシングルドレイン構造のトランジスタである。ｐチャネル型トランジスタ１２０３を形成する場合、不純物領域１３１２にはｐ型を付与する不純物として硼素などが添加される。一方、不純物領域１３１２にリンを添加すればシングルドレイン構造のｎチャネル型トランジスタとすることもできる。

半導体層１３０５及びゲート絶縁層１３０８の一方若しくは双方に対してマイクロ波で励起され、電子温度が２ｅＶ以下、イオンエネルギーが５ｅＶ以下、電子密度が１０^１１〜１０^１３／ｃｍ^３程度である高密度プラズマ処理によって酸化又は窒化処理しても良い。このとき、基板温度を３００〜４５０℃とし、酸化雰囲気（Ｏ_２、Ｎ_２Ｏなど）又は窒化雰囲気（Ｎ_２、ＮＨ_３など）で処理することにより、プラズマ損傷が抑制された、緻密で、膜厚が均一な絶縁膜を得ることができる。すなわち、荷電欠陥の生成を抑え、トランジスタのしきい値電圧の変動を抑えることができる。

このような高密度プラズマを用いた処理により、１〜２０ｎｍ、代表的には５〜１０ｎｍの絶縁層１３０８が半導体層１３０５に形成される。この場合の反応は、固相反応であるため、当該絶縁膜と半導体膜との界面準位密度はきわめて低くすることができる。このような、高密度プラズマ処理は、半導体膜（結晶性シリコン、或いは多結晶シリコン）を直接酸化（若しくは窒化）するため、形成される絶縁膜の厚さは理想的には、ばらつきをきわめて小さくすることができる。加えて、結晶性シリコンの結晶粒界でも酸化が強くされることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で半導体膜の表面を固相酸化することにより、結晶粒界において異常に酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。

また絶縁層１３０８は、高密度プラズマ処理によって形成される絶縁膜のみを用いても良いし、それにプラズマや熱反応を利用したＣＶＤ法で酸化シリコン、酸窒化シリコン、窒化シリコンなどの絶縁膜を堆積し、積層させても良い。いずれにしても、高密度プラズマで形成した絶縁膜をゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができる。

また、トランジスタを３Ｖ以下の電圧で駆動させる場合には、このプラズマ処理により酸化若しくは窒化された絶縁層をゲート絶縁層１３０８として用いることは好適である。また、トランジスタの駆動電圧が３Ｖ以上の場合には、このプラズマ処理で半導体層１３０５の表面に形成した絶縁層とＣＶＤ法（プラズマＣＶＤ法若しくは熱ＣＶＤ法）で堆積した絶縁層とを組み合わせてゲート絶縁層１３０８を形成することができる。また、同様にこの絶縁層は、容量素子１２０４の誘電体層としても利用することができる。この場合、このプラズマ処理で形成された絶縁層は、１〜１０ｎｍの厚さで形成され、緻密な膜であるので、大きな電荷容量を持つ容量素子を形成することができる。

なお、半導体層１３０５における半導体層の熱処理を伴った結晶化法と、連続発振レーザ若しくは１０ＭＨｚ以上の周波数で発振するレーザビームを照射する結晶化法とを組み合わせても良い。いずれにしても、連続発振レーザ若しくは１０ＭＨｚ以上の周波数で発振するレーザビームを照射することで、結晶化された半導体膜の表面を平坦なものとすることができる。それにより、ゲート絶縁膜を薄膜化することも可能であり、また、ゲート絶縁膜の耐圧を向上させることに寄与することができる。

また、半導体膜に対し、連続発振レーザ若しくは１０ＭＨｚ以上の周波数で発振するレーザビームを照射しながら一方向に走査して結晶化させて得られた半導体膜７０６〜７１０は、そのビームの走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向（チャネル形成領域が形成されたときにキャリアが流れる方向）に合わせてトランジスタを配置し、上記ゲート絶縁層を組み合わせることで、特性ばらつきが小さく、しかも電界効果移動度が高いトランジスタ（ＴＦＴ）を得ることができる。

図１１及び図１２を参照して説明したように、膜厚の異なる導電層を組み合わせることにより、さまざまな構成の素子を形成することができる。第１導電層のみが形成される領域と、第１導電層と第２導電層が積層されている領域は、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて形成することができる。すなわち、フォトリソグラフィー工程において、フォトレジストを露光する際に、フォトマスクの透過光量を調節して、現像されるレジストマスクの厚さを異ならせる。この場合、フォトマスクまたはレチクルに解像度限界以下のスリットを設けて上記複雑な形状を有するレジストを形成してもよい。また、現像後に約２００℃のベークを行ってフォトレジスト材料で形成されるマスクパターンを変形させてもよい。

また、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いることにより、第１導電層のみが形成される領域と、第１導電層と第２導電層が積層されている領域を連続して形成することができる。図１２（Ａ）に示すように、第１導電層のみが形成される領域を半導体層上に選択的に形成することができる。このような領域は、半導体層上において有効であるが、それ以外の領域（ゲート電極と連続する配線領域）では必要がない。このフォトマスク若しくはレチクルを用いることにより、配線部分は、第１導電層のみの領域を作らないで済むので、配線密度を実質的に高めることができる。

図１１及び図１２の場合には、第１導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物を３０〜５０ｎｍの厚さで形成する。また、第２導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）またはモリブデン（Ｍｏ）などの高融点金属、又は高融点金属を主成分とする合金もしくは化合物で３００〜６００ｎｍの厚さに形成する。例えば、第１導電層と第２導電層をそれぞれ異なる導電材料を用い、後に行うエッチング工程でエッチングレートの差が生じるようにする。一例として、第１導電層をＴａＮを用い、第２導電層としてタングステン膜を用いることができる。

本実施例では、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて、電極構造の異なるトランジスタ、容量素子、抵抗素子を、同じパターニング工程によって作り分けることができることを示している。これにより、回路の特性に応じて、形態の異なる素子を、工程を増やすことなく作り込み、集積化することができる。

なお、本実施例は、他の実施の形態、実施例と自由に組み合わせることができる。

図１０で示す半導体装置を構成する要素の一つとして、スタティックＲＡＭ（ＳＲＡＭ）を構成する一例について、図１３〜図１５を参照して説明する。

図１３（Ａ）で示す半導体層１０、１１はシリコン若しくはシリコンを成分とする結晶性の半導体で形成することが好ましい。例えば、シリコン膜をレーザアニールなどによって結晶化された多結晶シリコン、単結晶シリコンなどが適用される。その他にも半導体特性を示す、金属酸化物半導体、アモルファスシリコン、有機半導体を適用することも可能である。

いずれにしても、最初に形成する半導体層は絶縁表面を有する基板の全面若しくは一部（トランジスタの半導体領域として確定されるよりも広い面積を有する領域）に形成する。そして、フォトリソグラフィー技術によって、半導体層上にマスクパターンを形成する。そのマスクパターンを利用して半導体層をエッチング処理することにより、ＴＦＴのソース及びドレイン領域及びチャネル形成領域を含む特定形状の島状の半導体層１０、１１を形成する。その半導体層１０、１１はレイアウトの適切さを考慮して決められる。

図１３（Ａ）で示す半導体層１０、１１を形成するためのフォトマスクは、図１３（Ｂ）に示すマスクパターン２０００を備えている。このマスクパターン２０００は、フォトリソグラフィー工程で用いるレジストがポジ型かネガ型かで異なる。ポジ型レジストを用いる場合には、図１３（Ｂ）で示すマスクパターン２０００は、遮光部として作製される。マスクパターン２０００は、多角形の頂部Ａを削除した形状となっている。また、コーナーの内側Ｂにおいては、そのコーナーの角部が直角とならないように複数段に渡って屈曲する形状となっている。このフォトマスクのパターンは、コーナー部が削除されている。

図１３（Ｂ）で示すマスクパターン２０００は、その形状が、図１３（Ａ）で示す半導体層１０、１１に反映される。その場合、マスクパターン２０００と相似の形状が転写されても良いが、マスクパターン２０００のコーナーの角部がさらに丸みを帯びるように転写されていても良い。すなわち、マスクパターン２０００よりもさらにパターン形状をなめらかにした、丸め部を設けても良い。

半導体層１０、１１の上には、酸化シリコン若しくは窒化シリコンを少なくとも一部に含む絶縁層が形成される。この絶縁層を形成する目的の一つはゲート絶縁層である。そして、図１４（Ａ）で示すように、半導体層と一部が重なるようにゲート配線１２、１３、１４を形成する。ゲート配線１２は半導体層１０に対応して形成される。ゲート配線１３は半導体層１０、１１に対応して形成される。また、ゲート配線１４は半導体層１０、１１に対応して形成される。ゲート配線は、金属層又は導電性の高い半導体層を成膜し、フォトリソグラフィー技術によってその形状を絶縁層上に作り込む。

このゲート配線を形成するためのフォトマスクは、図１４（Ｂ）に示すマスクパターン２１００を備えている。このマスクパターン２１００は、配線の線幅の１／２以下で、線幅の１／５以上の長さにコーナー部を削除している。図１４（Ｂ）で示すマスクパターン２１００は、その形状が、図１４（Ａ）で示すゲート配線１２、１３、１４に反映される。その場合、マスクパターン２１００と相似の形状が転写されても良いが、マスクパターン２１００のコーナーの角部がさらに丸みを帯びるように転写されていても良い。すなわち、ゲート配線１２，１３，１４にマスクパターン２１００よりもさらにパターン形状をなめらかにした、丸め部を設けても良い。ゲート配線１２，１３，１４のコーナー部の外側はプラズマによるドライエッチングの際、異常放電による微粉の発生を抑えることができる。コーナー部の内側では、洗浄のときに、基板に微粉が付着していても洗浄液を配線パターンのコーナー部に滞留させずに洗い流すことができる。

層間絶縁層はゲート配線１２、１３、１４の次に形成される層である。層間絶縁層は酸化シリコンなどの無機絶縁材料若しくポリイミドやアクリル樹脂などを使った有機絶材料を使って形成する。この層間絶縁層とゲート配線１２、１３、１４の間には窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を介在させても良い。また、層間絶縁層上にも窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を設けても良い。この絶縁層は、外因性の金属イオンや水分などＴＦＴにとっては良くない不純物により半導体層やゲート絶縁層を汚染するのを防ぐことができる。

層間絶縁層には所定の位置に開孔が形成されている。例えば、下層にあるゲート配線や半導体層に対応して設けられる。金属若しくは金属化合物の一層若しくは複数層で形成される配線層は、フォトリソグラフィー技術によってマスクパターンが形成され、エッチング加工により所定のパターンに形成される。そして、図１５（Ａ）で示すように、半導体層と一部が重なるように配線１５〜２０を形成する。配線はある特定の素子間を連結する。配線は特定の素子と素子の間を直線で結ぶのではなく、レイアウトの制約上屈曲部が含まれる。また、コンタクト部やその他の領域において配線幅が変化する。コンタクト部では、コンタクトホールが配線幅と同等若しくは大きい場合には、その部分で配線幅が広がるように変化する。

この配線１５〜２０を形成するためのフォトマスクは、図１５（Ｂ）に示すマスクパターン２２００を備えている。この場合においても、配線は、Ｌ字形に折れ曲がった各コーナー部であって直角三角形の一辺が１０μｍ以下、または、配線の線幅の１／２以下で、線幅の１／５以上の長さに角部を削除し、コーナー部を丸みをおびるパターンを有せしめる。即ち、上面からみたコーナー部における配線層の外周は曲線を形成するようにする。具体的には、コーナー部の外周縁に丸みを帯びさせるため、コーナー部を挟む互いに垂直な２つの第１直線と、これら２つの第１直線と約４５度の角度をなす一つの第２直線と、で形成される直角２等辺三角形の部分に相当する配線層の一部を除去する。除去すると新たに２つの鈍角の部分が配線層に形成されるが、マスク設計や、エッチング条件を適宜設定することにより、各鈍角部分に第１直線と第２直線との両方に接する曲線が形成されるように配線層をエッチングすることが好ましい。なお、前記直角２等辺三角形の互いに等しい２辺の長さは、配線幅の１／５以上１／２以下とする。またコーナー部の内周についても、コーナー部の外周に沿って内周が丸みを帯びるよう形成する。このような配線形状は、プラズマによるドライエッチングの際、異常放電による微粉の発生を抑えることができる。また、基板を洗浄する際に、基板に微粉が付着していても、洗浄液を配線パターンのコーナー部に滞留させずに洗い流すことができ、結果として歩留まりを向上させるという効果を有する。このことは、基板上に多数の平行配線がある場合に、付着した微粉を洗浄により除去しやすくなるという利点でもある。配線の角部がラウンドをとることにより、電気的にも伝導させることが期待できる。また、多数の平行配線では、ゴミを洗い流すのにはきわめて好都合である。

図１５（Ａ）には、ｎチャネル型トランジスタ２１〜２４、ｐチャネル型トランジスタ２５、２６が形成されている。ｎチャネル型トランジスタ２３とｐチャネル型トランジスタ２５及びｎチャネル型トランジスタ２４とｐチャネル型トランジスタ２６はインバータ２７、２８を構成している。この６つのトランジスタを含む回路はＳＲＡＭを形成している。これらのトランジスタの上層には、窒化シリコンや酸化シリコンなどの絶縁層が形成されていても良い。

実施例１、実施例２で説明した半導体装置は、無線通信により情報を送受信が可能であり、それによりさまざまな用途に適用することができる。例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１６（Ａ）参照）、書籍類、包装用容器類（包装紙やボトル等、図１６（Ｂ）参照）、記録媒体（ＤＶＤ−Ｒやビデオテープ等、図１６（Ｃ）参照）、乗物類（自転車等、図１６（Ｄ）参照）、装身具（鞄や眼鏡等、図１６（Ｅ）参照）、食品類、衣類、生活用品類、電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、携帯端末等）等に貼り付けたり、埋め込んだりして活用される。例えば、紙幣、硬貨、証書類なら、その表面に貼り付けたり、埋め込んだりする。また、書籍類なら、表紙である紙に貼り付けたり、埋め込んだりする。包装容器類なら、包装容器類を構成する有機樹脂に、貼り付けたり、埋め込んだりする。また、半導体装置が含む記憶回路に識別番号を記憶させることにより半導体装置に識別機能を持たせれば、半導体装置の用途はさらに広がる。例えば、物品管理システム、認証機能システム、流通システム等に活用することにより、システムの高機能化、多機能化、付加価値化を図ることができる。

本実施例においては、本実施例３で説明した半導体装置を具備する商品を用いたビジネスモデルについて述べる。

図１９には、本実施例の具体的な摘要について述べる。具体的な半導体装置を具備する商品として、書籍やファイル、もしくはビデオテープなどに納められた映像作品などがあげられる。図１９における商品１９００は冊、号、または回をおって公表される商品群である。または特定の順に陳列することが必要な商品群である。

まず図１９（Ａ）に示すように、商品１９００にはそれぞれ半導体装置１９０１が貼り付けられている。この半導体装置１９０１は、商品内に貼り付けられていてもよいし、出荷時にあらかじめ埋め込まれていてもよい。商品１９００の情報についても、出荷時にあらかじめ入力されていてもよいし、書き換えて使用するものであってもよい。

そして、リーダ／ライタ１９０２（以下、Ｒ／Ｗと呼ぶ）を商品に対して順に走査していくことで商品１９００の位置情報（または陳列データともいう）を読み取る。このとき、商品の位置情報を読み取ることができれば、商品の載置の仕方は特に限定されない。その場合は、半導体装置のアンテナの指向性をＲ／Ｗで読み取る際に、限定されないように設計すればよい。

なお、本実施例において商品の陳列は、棚に載置する場合を想定して説明するが、これに限定されるものではないことを付記する。商品の情報を読み取れる状況であればどんな状況でも良く、乱雑に載置されていてもよいし、積み重ねられていてもよい。

そして図１９（Ｂ）に示すように、Ｒ／Ｗに読み取られた商品１９００の位置情報は、コンピュータに入力される。Ｒ／Ｗとコンピュータの接続は、無線による通信であってもよいし、有線による通信であってもよい。コンピュータ１９０３の表示部には、Ｒ／Ｗで読み取られた商品の位置データが表示される、表示される情報は、情報処理部を介してデータベースに接続され、商品の在庫状況、貸し出し情報等の商品の情報と照合された情報が表示される。この表示される情報には、商品の並び、順番、欠番等があった場合には、表示されるものであることが好適である。

勿論、コンピュータに情報を通信して、コンピュータの表示部に表示することに特に限定されない。例えば、Ｒ／Ｗに設けられた表示部に表示してもよいし、あらかじめＲ／Ｗ内に設けられた記憶部に商品に関する情報を入力しておき、商品の情報を読み取ると同時に商品の在庫状況、貸し出し情報等の商品の情報と照合された情報が表示してもよい。

次に図１９（Ｃ）に示すように、人の手によって、陳列されている商品群の整理をおこなう。このとき、機械等を用いて、商品の順番の整理を行ってもよい。この場合はＲ／Ｗでの読み取り、コンピュータのデータベースへの接続も機械で行えばよい。

図２０には、図１９に示した商品の整理、確認を、フローチャートを用いて説明する。

まず半導体装置を商品に貼り付けるステップ（Ｓ０１）がある。そして、半導体装置が有するメモリに商品の情報が書き込まれるステップ（Ｓ０２）がある。ここで全ての半導体装置に商品の情報を書き込む。

次いで、Ｒ／Ｗによって棚に陳列された商品の情報を読み込むステップ（Ｓ０３）がある。そして、商品の並び・順番、欠番を表示によって確認するステップがある。上述のように、Ｒ／Ｗに設けられた表示部によって商品の位置データを確認してもよいし、コンピュータにデータを送信して、データベースなどから他の情報を読み出して情報の確認を行ってもよい。

そして、人の手によって、陳列されている商品群の整理をおこなうステップ（Ｓ０５）がある。このとき、前記したとおり、機械等を用いて、商品の順番の整理を行ってもよい。

本発明の実施の形態１を説明する図。本発明の実施の形態１を説明する図。本発明の実施の形態１を説明する図。本発明の実施の形態１を説明する図。本発明の実施の形態１を説明する図。本発明の実施の形態１を説明する図。本発明の実施の形態１を説明する図。本発明の実施の形態１を説明する図。本発明の実施の形態２を説明する図。本発明の実施例１を説明する図。本発明の実施例１を説明する図。本発明の実施例１を説明する図。本発明の実施例２を説明する図。本発明の実施例２を説明する図。本発明の実施例２を説明する図。本発明の実施例３を説明する図。従来の形態を説明する図。従来の形態を説明する図。本発明の実施例４を説明する図。本発明の実施例４を説明する図。

符号の説明

１０半導体層
１１位相比較器
１２ゲート配線
１３ゲート配線
１４ゲート配線
１５配線
１６配線
１７配線
１８配線
１９配線
２０配線
２１ｎチャネル型トランジスタ
２２ｎチャネル型トランジスタ
２３ｎチャネル型トランジスタ
２４ｎチャネル型トランジスタ
２５ｐチャネル型トランジスタ
２６ｐチャネル型トランジスタ
２７インバータ
２８インバータ
１１１位相比較器
１１２ループ・フィルタ
１１３電圧制御発振器
１１４分周器
１１５ＰＬＬ回路
１１６発振回路
１１７判定回路
１１８スイッチ
２０１単位回路
２０２ＮＯＲ回路
２０３トランジスタ
２０４トランジスタ
２０５トランジスタ
２０６トランジスタ
２０７トランジスタ
２０８トランジスタ
３０１単位回路
３０２インバータ回路
３０３ＮＡＮＤ回路
３０４ＮＡＮＤ回路
３０５ＮＡＮＤ回路
３０６ＮＡＮＤ回路
３０７ＮＡＮＤ回路
３０８ＮＡＮＤ回路
３０９ＮＡＮＤ回路
３１０インバータ回路
３１１インバータ回路
４０１発振回路
４１１Ｎチャネル型トランジスタ
４２１Ｐチャネル型トランジスタ
５０１半導体装置
５０２共振回路
５０３電源回路
５０４クロック生成回路
５０５復調回路
５０６制御回路
５０７メモリ部
５０８変調回路
５０９リーダ／ライタ装置
５７０メモリ部
９１１位相比較器
９１２ループ・フィルタ
９１３電圧制御発振器
９１４分周器
９１５ＰＬＬ回路
９１６発振回路
９１７判定回路
９１８スイッチ
１２０１ｎチャネル型トランジスタ
１２０２ｎチャネル型トランジスタ
１２０３ｐチャネル型トランジスタ
１２０４容量素子
１２０５抵抗素子
１３０２導電層
１３０３導電層
１３０４配線
１３０５半導体層
１３０６不純物領域
１３０７不純物領域
１３０８絶縁層
１３０９ゲート電極
１３１０不純物領域
１３１１不純物領域
１３１２不純物領域
１７１１位相比較器
１７１２ループ・フィルタ
１７１３電圧制御発振器
１７１４分周器
１８１４分周器
１９００商品
１９０１半導体装置
１９０２Ｒ／Ｗ
１９０３コンピュータ
２０００マスクパターン
２１００マスクパターン
２２００マスクパターン

Claims

ＰＬＬ回路と、発振回路とを有し、
前記ＰＬＬ回路の出力部との接続、又は前記発振回路との接続を切り替えて信号出力部に接続するためのスイッチが設けられていることを特徴とするクロック生成回路。
ＰＬＬ回路と、発振回路とを有し、
入力信号と、または前記発振回路の信号とを切り替えて前記ＰＬＬ回路の信号入力部に入力するためのスイッチが設けられていることを特徴とするクロック生成回路。
ＰＬＬ回路と、発振回路と、判定回路とを有し、
前記判定回路は、信号入力部において、受信開始信号の受信から受信終了信号の受信までの第１の期間と、前記受信開始信号の受信から前記受信終了信号の受信以外の第２の期間を判定する回路であり、
前記第１の期間においては前記ＰＬＬ回路との接続を選択し、前記第２の期間においては前記発振回路との接続を選択して信号出力部に接続するためのスイッチが設けられていることを特徴とするクロック生成回路。
ＰＬＬ回路と、発振回路と、判定回路とを有し、
前記判定回路は、信号入力部において、受信開始信号の受信から受信終了信号の受信までの第１の期間と、前記受信開始信号の受信から前記受信終了信号の受信以外の第２の期間を判定する回路であり、
前記第１の期間においては入力信号を選択し、前記第２の期間においては前記発振回路の信号を選択して前記ＰＬＬ回路の信号入力部に入力するためのスイッチが設けられていることを特徴とするクロック生成回路。
請求項１乃至請求項４のいずれか一項において、
前記ＰＬＬ回路は、位相比較器、ループ・フィルタ、電圧制御発振器、及び分周器を有することを特徴とするクロック生成回路。
請求項５において、
前記ＰＬＬ回路は、プリスケーラ、スワローカウンタを有することを特徴とするクロック生成回路。
請求項１乃至請求項６のいずれか一項において、
前記発振回路は、リングオシレーターであることを特徴とするクロック生成回路。
アンテナを備え無線通信により信号の送受信を行う半導体装置であって、
前記アンテナにより受信した信号から駆動電力を生成する整流回路と、前記アンテナにより受信した信号を復調する復調回路と、該復調した信号に同期したクロック信号を生成するクロック生成回路を有し、
前記クロック生成回路は、ＰＬＬ回路と、発振回路とを有し、
前記ＰＬＬ回路の出力部との接続、又は前記発振回路との接続を切り替えて前記クロック生成回路の信号出力部に接続するためのスイッチが設けられていることを特徴とする半導体装置。
アンテナを備え無線通信により信号の送受信を行う半導体装置であって、
前記アンテナにより受信した信号から駆動電力を生成する整流回路と、前記アンテナにより受信した信号を復調する復調回路と、該復調した信号に同期したクロック信号を生成するクロック生成回路を有し、
前記クロック生成回路は、ＰＬＬ回路と、発振回路とを有し、
前記クロック生成回路の入力信号と、または前記発振回路の信号とを切り替えて前記ＰＬＬ回路の信号入力部に入力するためのスイッチが設けられていることを特徴とする半導体装置。
アンテナを備え無線通信により信号の送受信を行う半導体装置であって、
前記アンテナにより受信した信号から駆動電力を生成する整流回路と、前記アンテナにより受信した信号を復調する復調回路と、該復調した信号に同期したクロック信号を生成するクロック生成回路を有し、
前記クロック生成回路は、ＰＬＬ回路と、発振回路と、判定回路とを有し、
前記判定回路は、信号入力部において、受信開始信号の受信から受信終了信号の受信までの第１の期間と、前記受信開始信号の受信から前記受信終了信号の受信以外の第２の期間を判定する回路であり、
前記第１の期間においては前記ＰＬＬ回路との接続を選択し、前記第２の期間においては前記発振回路との接続を選択して信号出力部に接続するためのスイッチが設けられていることを特徴とする半導体装置。
アンテナを備え無線通信により信号の送受信を行う半導体装置であって、
前記アンテナにより受信した信号から駆動電力を生成する整流回路と、前記アンテナにより受信した信号を復調する復調回路と、該復調した信号に同期したクロック信号を生成するクロック生成回路を有し、
前記クロック生成回路は、ＰＬＬ回路と、発振回路と、判定回路とを有し、
前記判定回路は、信号入力部において、受信開始信号の受信から受信終了信号の受信までの第１の期間と、前記受信開始信号の受信から前記受信終了信号の受信以外の第２の期間を判定する回路であり、
前記第１の期間においては前記クロック生成回路の入力信号を選択し、前記第２の期間においては前記発振回路の信号を選択して前記ＰＬＬ回路の信号入力部に入力するためのスイッチが設けられていることを特徴とする半導体装置。
請求項８乃至請求項１１のいずれか一項において、
前記ＰＬＬ回路は、位相比較器、ループ・フィルタ、電圧制御発振器、及び分周器を有することを特徴とする半導体装置。
請求項１２において、
前記ＰＬＬ回路は、プリスケーラ、スワローカウンタを有することを特徴とする半導体装置。
請求項８乃至請求項１３のいずれか一項において、
前記発振回路は、リングオシレーターであることを特徴とする半導体装置。