KR101191678B1 - 반도체 장치 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

안테나, 비동기 카운터 및 회로를 구비한 반도체 장치가 제공된다. 안테나는 반송파를 전기 신호로 변환한다. 비동기 카운터는 복수의 플립플롭 회로들을 구비하며, 이들 각각은 복수의 박막 트랜지스터들을 갖는다. 대안적으로, 복수의 플립플롭 회로들의 각각은 단결정 실리콘으로 형성된 채널 부분을 각각 포함하는 복수의 트랜지스터들을 구비한다. 회로는 전기 신호를 사용하여 전원 전압을 발생시키고, 발생된 전력 공급 전압을 비동기 카운터에 공급한다.
Figure R1020077024548
비동기 카운터, 플립플롭 회로, 박막 트랜지스터, 단결정 실리콘, 반송파

Description

반도체 장치{Semiconductor device}
본 발명은 전자기파들을 전송 및 수신할 수 있는 반도체 장치에 관한 것이다.
최근, 전자기파들을 전송 및 수신할 수 있는 반도체 장치가 개발되었다. 이러한 반도체 장치는 또한 RFID(무선 주파수 식별: Radio Frequency IDentification), RF 칩, RF 태그, IC 칩, IC 태그, IC 라벨, 무선 칩, 무선 태그, 전자 칩, 전자 태그, 무선 처리기, 무선 메모리 등(예를 들면, 특허 문서 1을 참조한다)으로도 칭해진다.
[특허 문서 1] 일본 특허 공개 공보 제2004-282050호 (11쪽 내지 14쪽, 도 5)
전자기파들을 전송 및 수신할 수 있는 반도체 장치는 적어도, 반송파를 AC 전기 신호로 변환하는 안테나 및 안테나에 의해 변환되는 AC 전기 신호를 사용하여 전원 전압을 발생시키는 전원 공급 회로를 구비한다. 반송파는 또한 캐리어라고도 칭해지며, 오디오 신호 및 비디오 신호와 같은 저주파수 신호를 전송하기 위한 전자기파를 의미함을 유념한다.
반도체 장치가 반송파를 사용하여 전원 전압을 발생시키기 때문에, 순간 전류 소비가 높으면 전압 강하가 발생할 수 있다. 또한 전압 강하가 발생할 때, 반도체의 각 회로에서 동작 에러가 발생할 수 있다.
상술한 내용에 비추어, 본 발명의 주 목적은 순간 전류 소비를 감소시킴으로써 전압 강하가 발생하는 것을 방지하는 것이다. 본 발명의 다른 목적은, 전압 강하를 방지함으로써 동작 에러들이 발생하는 것을 방지하는 것이다. 본 발명의 또 다른 목적은, 전압 강하를 방지함으로써 반도체 장치에 안정화된 전원 공급을 제공하는 것이다.
본 발명의 반도체 장치는 반송파를 AC 전기 신호로 변환하는 안테나와, 전기 신호를 사용하여 전원 전압을 발생시키고, 생성된 전원 전압을 비동기 카운터에 공급하는 전원 공급 회로(또한 회로라고도 칭해짐), 및 비동기 카운터를 구비한다. 반도체 장치는 안테나를 사용하여 전자기파를 전송 및 수신하고, 안테나 및 전원 공급 회로를 사용하여 전원 전압을 발생시킨다.
본 발명의 반도체 장치의 제 1 구성에 따르면, 비동기 카운터는 복수의 플립플롭 회로들을 갖는다. 복수의 플립플롭 회로들의 각각은 절연 표면을 갖는 기판 위에 제공되는 복수의 박막 트랜지스터들을 갖는다. 비동기 카운터는 1 내지 100MHz의 동작 특성들을 가진다. 반송파의 주파수는 860 내지 960MHz 또는 1 내지 5GHz이다. 1 내지 100MHz의 동작 특성들을 가진 비동기 카운터는 1 내지 100MHz의 주파수를 가진 제어 신호에 따라 동작할 수 있는 비동기 카운터를 의미함을 유념한다. 절연 표면을 갖는 기판은 예를 들면 유리 또는 플라스틱으로 이루어진 기판에 대응한다.
상술된 제 1 구성은, 비동기 카운터가 복수의 박막 트랜지스터들을 갖고, 1 내지 100MHz의 동작 특성들(또한 동작 성능들이라고도 칭해짐)을 가지는 것을 특징으로 한다. 이들 특성들에 따라, 신호가 복수의 플립플롭 회로들의 한 종단에 있는 플립플롭 회로의 입력 단자에 입력되는 시간으로부터 신호가 복수의 플립플롭 회로들의 다른 종단에 있는 플립플롭 회로의 출력 단자로부터 출력되는 시간까지의 기간은 반송파의 한 사이클보다 더 길어질 수 있다. 따라서, 순간 전류 소비는 안정화된 전원 공급을 달성하기 위해 감소될 수 있다.
본 발명의 반도체 장치의 제 2 구성에 따르면, 비동기 카운터는 복수의 플립플롭 회로들을 갖는다. 복수의 플립플롭 회로들의 각각은 복수의 플립플롭 회로들의 각각은 복수의 트랜지스터들을 포함하고, 복수의 트랜지스터들의 각각은 단결정 실리콘으로 형성된 채널 부분을 포함한다. 복수의 트랜지스터들의 각각은 0.5 내지 50㎛의 채널 길이를 가진다. 반송파의 주파수는 860 내지 960MHz 또는 1 내지 5GHz이다. 단결정 실리콘으로 형성된 채널 부분을 각각 포함하는 트랜지스터들은 많은 경우들에 있어서 단결정 실리콘 기판을 각각 사용하는 트랜지스터들이다.
상술한 구성과 상이한 본 발명의 반도체 장치의 제 2 구성에 따르면, 비동기 카운터는 복수의 플립플롭 회로들을 구비한다. 복수의 플립플롭 회로들의 각각은 절연 표면을 갖는 기판 위에 제공되는 복수의 박막 트랜지스터들을 갖는다. 박막 트랜지스터들의 각각은 3 내지 100㎛의 채널 길이를 가진다. 반송파의 주파수는 13.56MHz이다.
상술된 제 2 구성에 따르면, 트랜지스터들의 구동 능력은 각각의 트랜지스터의 채널 길이를 상술된 범위 내로 설정함으로써 낮아진다. 따라서, 하나의 플립플롭 회로의 처리 기간(신호가 입력 단자에 입력되는 시간으로부터 신호가 출력 단자로부터 출력되는 시간까지의 기간)은 증가된다. 또한, 신호가 복수의 플립플롭 회로들의 한 단부에 있는 플립플롭 회로의 입력 단자에 입력되는 시간으로부터 신호가 복수의 플립플롭 회로들의 다른 단부에 있는 플립플롭 회로의 출력 단자로부터 출력되는 시간까지의 기간은 반송파의 한 사이클보다 더 길게 될 수 있다. 따라서, 순간 전류 소비는 안정화된 전원 공급을 달성하기 위해 감소될 수 있다.
본 발명의 반도체 장치의 제 3 구성에 따르면, 전원 공급 회로(또한, 제 1 회로라고도 칭해짐) 및 비동기 카운터 외에도, 지연 회로(또한, 제 2 회로라고도 칭해짐)가 제공된다. 비동기 카운터는 m(m은 자연수)개의 플립플롭 회로들을 갖는다. 지연 회로는 소자, 복수의 소자들, 복수의 인버터들, 소자 및 복수의 인버터들, 또는 복수의 소자들 및 복수의 인버터들을 포함한다. 소자는 저항소자 또는 용량소자에 대응한다. 복수의 소자들은 저항소자 및 용량소자, 복수의 저항소자들, 복수의 용량소자들, 저항소자 및 복수의 용량소자들, 복수의 저항소자들 및 용량소자, 또는 복수의 저항소자들 및 복수의 용량소자들에 대응한다. 지연 회로는 m개의 플립플롭 회로들로부터 선택된 n개의 플립플롭 회로들(n은 자연수, 1=n=m)의 출력 단자들에 접속된다.
상술된 제 3 구성에 따르면, 지연 회로는 플립플롭 회로들의 출력 단자들에 접속된다. 따라서, 신호가 복수의 플립플롭 회로들의 한 단부에 있는 플립플롭 회로의 입력 단자에 입력되는 시간으로부터 신호가 복수의 플립플롭 회로들의 다른 단부에 있는 플립플롭 회로의 출력 단자로부터 출력되는 시간까지의 기간은 반송파의 한 사이클보다 더 길게 될 수 있다. 따라서, 순간 전류 소비는 안정화된 전원 공급을 달성하기 위하여 감소될 수 있다.
본 발명의 반도체 장치는 안테나에 의해 변환된 전기 신호를 복조하기 위한 복조 회로를 구비한다. 복조 회로는 상술된 구성들 중 어느 하나를 가진 비동기 카운터를 갖는다.
본 발명의 반도체 장치는 안테나에 의해 변환된 전기 신호를 복조하는 복조 회로와, 복조 회로에 의해 복조된 신호를 해석하는 명령 해석 회로를 구비한다. 복조 회로 및 명령 해석 회로 중 하나 또는 둘 모두는 상술된 구성들 중 어느 하나를 가진 비동기 카운터를 구비한다.
본 발명의 반도체 장치는 안테나의 부하를 변조하는 변조 회로를 갖는다. 변조 회로는 상술된 구성들 중 어느 하나를 가진 비동기 카운터를 구비한다.
본 발명의 반도체 장치는 데이터를 기억하는 복수의 기억 소자들을 포함하는 기억 회로; 및 기억 회로에 및 그로부터 데이터의 기록 및 판독을 제어하는 제어 회로를 구비한다. 기억 회로 및 제어 회로 중 하나 또는 둘 모두는 상술된 구성들 중 어느 하나를 가진 비동기 카운터를 구비한다.
본 발명의 반도체 장치는 데이터를 기억하는 복수의 기억 소자들을 포함하는 기억 회로; 기억 회로에 및 그로부터 데이터의 기록 및 판독을 제어하는 제어 회로; 안테나의 부하를 변조하는 변조 회로; 및 기억 회로에 기억된 데이터를 변조 회로에 공급하는 기억 제어 회로를 구비한다. 기억 회로, 제어 회로, 변조 회로 및 기억 제어 회로 중 하나 또는 그 이상은 상술된 구성들 중 어느 하나를 가진 비동기 카운터를 구비한다.
반송파는 고정된 기간마다 변조되고, 고정된 기간은 반송파의 한 사이클이다. 트랜지스터는 하나의 채널 형성 영역 또는 복수의 채널 형성 영역들을 포함할 수 있다. 트랜지스터가 복수의 채널 형성 영역들을 포함하면, 트랜지스터의 채널 길이는 복수의 채널 형성 영역들의 채널 길이들의 총계이다.
상술된 구성들을 갖는 본 발명에 따라, 순간 전류 소비는 감소될 수 있어서, 전압 강하 또는 동작 에러들을 방지한다. 또한, 순간 전류 소비의 감소는 전원 공급이 안정화되도록 허용한다.
도 1은 본 발명의 반도체 장치의 구성을 도시한 도면.
도 2a 내지 도 2d는 본 발명의 반도체 장치의 구성을 각각 도시한 도면들.
도 3은 본 발명의 반도체 장치의 구성을 도시한 도면.
도 4a 내지 도 4c는 본 발명의 반도체 장치의 구성을 각각 도시한 도면들.
도 5a 내지 도 5c는 본 발명의 반도체 장치의 제조 단계를 각각 도시한 도면들.
도 6a 및 도 6b는 본 발명의 반도체 장치의 제조 단계를 각각 도시한 도면들.
도 7a 및 도 7b는 본 발명의 반도체 장치의 제조 단계를 각각 도시한 도면들.
도 8a 및 도 8b는 본 발명의 반도체 장치의 제조 단계를 각각 도시한 도면들.
도 9는 본 발명의 반도체 장치의 제조 단계를 도시한 도면.
도 10a 및 도 10b는 본 발명의 반도체 장치의 제조 단계를 각각 도시한 도면들.
도 11은 본 발명의 반도체 장치의 제조 단계를 도시한 도면.
도 12a 및 도 12b는 본 발명의 반도체 장치의 제조 단계를 각각 도시한 도면들.
도 13a 및 도 13b는 본 발명의 반도체 장치의 제조 단계를 각각 도시한 도면들.
도 14a 내지 도 14d는 본 발명의 반도체 장치의 구성을 각각 도시한 도면들.
도 15a 내지 도 15e는 본 발명의 반도체 장치의 구성을 각각 도시한 도면들.
본 발명이 첨부한 도면들을 참조하여 실시예 모드 및 실시예들의 방식으로 기술되지만, 다양한 변경들 및 수정들이 당업자에게 명백할 것임을 이해한다. 따라서, 그러한 변경들 및 수정들이 본 발명의 범위를 벗어나지 않는다면, 이들은 본 발명 내에 포함되는 것으로 해석되어야 한다. 본 발명의 다음의 기술에서, 동일한 부분들은 상이한 도면들에서 동일한 참조번호들로 표시됨을 유념한다.
본 발명의 반도체 장치의 구성은 도 1을 참조하여 기술된다. 본 발명의 반도체 장치(100)는 명령 해석 회로 및 기억 제어 회로를 포함하는 회로(101), 기억 회로(103), 안테나(104), 전원 공급 회로(109), 복조 회로(110) 및 변조 회로(111)를 갖는다. 반도체 장치(100)는 안테나(104) 및 전원 공급 회로(109)를 구비하도록 요구되고, 다른 소자들은 반도체 장치(100)의 응용에 따라 제공된다.
복조 회로(110)로부터 입력된 신호에 따라, 명령 해석 회로 및 기억 제어 회로를 포함하는 회로(101)는 명령들을 해석하고, 기억 회로(103)를 제어하고, 변조 회로(111)의 외부에 전송될 데이터를 출력한다.
기억 회로(103)는 기억 소자, 및 데이터의 기록 및 판독을 제어하는 제어 회로(108)를 포함하는 회로(107)를 구비한다. 기억 회로(103)는 적어도 반도체 장치(100) 자체의 식별 번호를 기억한다. 식별 번호는 다른 반도체 장치들로부터 반도체 장치(100)를 식별하는데 사용된다.
기억 회로(103)는 유기 메모리, DRAM (Dynamic Random Access Memory), SRAM (Static Random Access Memory), FeRAM (Ferroelectric Random Access Memory), 마스크 ROM (Read Only Memory), PROM (Programmable Read Only Memory), EPROM (Electrically Programmable Read Only Memory), EEPROM (Electrically Erasable Programmable Read Only Memory) 및 플래시 메모리 중 하나 이상을 구비한다. 유기 메모리는 유기 화합물을 함유한 층이 한 쌍의 도전층들 사이에 끼워지는 3층 적층 구조를 갖는다. 유기 메모리가 간단한 구조이기 때문에, 제조 단계들은 단순해질 수 있고 비용 감소가 달성될 수 있다. 그 외에도, 간단한 구조로 인해, 적층된 면적을 감소시키기가 쉽고 높은 집적화를 이끈다. 또한, 유기 메모리는 비휘발성 메모리이고 배터리를 요구하지 않는다는 이점이 있다. 따라서, 유기 메모리는 기억 회로(103)로 사용하는 것이 바람직하다.
안테나(104)는 판독기/기록기(112)로부터 공급된 반송파를 AC 전기 신호로 변환한다. 변조 회로(111)는 안테나(104)의 부하를 변조한다.
전원 공급 회로(109)는 안테나(104)에 의해 변환된 AC 전기 신호를 사용하여 전원 전압을 발생시키고, 각 회로에 전원 전압을 공급한다.
복조 회로(110)는 안테나(104)에 의해 변환된 AC 전기 신호를 복조하고 복조된 신호를 명령 해석 회로 및 기억 제어 회로를 포함하는 회로(101)에 공급한다.
변조 회로(111)는 명령 해석 회로 및 기억 제어 회로를 포함하는 회로(101)로부터 공급된 신호에 따라 안테나(104)의 부하를 변조한다.
판독기/기록기(112)는 안테나(104)의 변조된 부하를 반송파로서 수신한다. 판독기/기록기(112)는 또한 반도체 장치(100)에 반송파를 전송한다.
반송파는 판독기/기록기(112)로부터 전송된 전자기파임을 유념한다. 반송파의 주파수는 통상적으로, 통신 표준에 종속하여, 13.56MHz, 860 내지 960MHz 또는 2.45GHz이다.
명령 해석 회로 및 기억 제어 회로를 포함하는 회로(101), 기억 회로(103), 전원 공급 회로(109), 복조 회로(110) 및 변조 회로(111)의 각각은 그 구성에 의존하는 카운터(카운터 회로라고도 칭해짐)를 구비한다. 카운터는 클록 신호의 분할 회로(divider circuit)로서 사용되거나, 또는 고정된 수를 카운팅함으로써 다양한 제어 신호들을 발생시키는데 사용되는 회로이다.
카운터는 동기식 카운터 및 비동기 카운터로 분류된다. 동기식 카운터는 클록 신호와 동기하여 카운팅하는 구성을 가진다. 비동기 카운터는 클록 신호와 동기되지 않으며, 플립플롭 회로가 전 단계의 플립플롭 회로의 출력에 따라 동작하는 구성을 가진다.
본 발명은 카운터로서 비동기 카운터를 사용하는 것을 특징으로 한다. 특히, 본 발명은 하나의 카운트에 요구되는 시간이 반송파의 한 사이클보다 긴 비동기 카운터를 사용하는 것을 특징으로 한다. 클록 신호와 동기하여 동작하지 않는 비동기 카운터를 능동적으로 사용함으로써, 순간 전류 소비가 감소될 수 있고, 전압 강하 및 동작 에러들이 억제될 수 있다. 그 외에도, 순간 전류 소비의 감소는 전원 공급이 안정화되도록 허용한다.
비동기 카운터의 구성은 도 2a 내지 도 2d 및 도 3을 참조하여 이하에 기술된다.
비동기 카운터(120)는 서로 직렬로 접속되는 복수의 플립플롭 회로들(131 내지 134)을 구비한다(도 2a 참조). 복수의 플립플롭 회로들(131 내지 134)의 각각은 NAND 회로들(251 내지 256) 및 인버터 회로들(257 및 258)을 갖는다(도 3 참조). 복수의 플립플롭 회로들(131 내지 134)의 각각은 적어도 2개의 입력 단자들(도 3은 3개의 입력 단자들(1 내지 3)을 도시함) 및 2개의 출력 단자들(도 3은 2개의 출력 단자들(4 및 5)을 도시함)을 구비한다. 복수의 플립플롭 회로들(131 내지 134)의 각각은 지연 플립플롭(D-FF)이며, 여기서, 데이터 신호는 입력 단자(1)에 입력되고, 클록 신호는 입력 단자(2)에 입력되고, 세트 신호는 입력 단자(3)에 입력되며, 출력 XQ는 출력 단자(4)로부터 출력되고, 출력 Q는 출력 단자(5)로부터 출력된다. 입력 단자(3)는 반드시 제공될 필요는 없고 프리세트 신호가 입력되는 입력 단자는 부가적으로 제공될 수 있음을 유념한다.
비동기 카운터(120)에 포함된 복수의 플립플롭 회로들(131 내지 134) 중 하나는 한 단계라고 칭해질 수 있다. 예를 들면, 도 2에 도시된 4개의 플립플롭 회로들을 갖는 비동기 카운터(120)는 4 단계 비동기 카운터라고도 칭해질 수 있다.
비동기 카운터(120)에 포함된 복수의 플립플롭 회로들(131 내지 134) 중에서, 클록 신호가 입력된 제 1 단계의 플립플롭 회로는 한 단부에서의 플립플롭 회로라고 칭해질 수 있고, 마지막 단계의 플립플롭 회로는 다른 단부에서의 플립플롭 회로라고 칭해질 수 있다. 예를 들면, 비동기 카운터(120)에서, 플립플롭 회로(131)는 한 단부에서의 플립플롭 회로이고, 플립플롭 회로(134)는 다른 단부에서의 플립플롭 회로이다.
비동기 카운터(120)의 한 카운터의 기간은, 신호가 복수의 플립플롭 회로들의 한 단부에서의 플립플롭 회로의 입력 단자에 입력되는 시간으로부터 신호가 다른 단부에서의 플립플롭 회로의 출력 단자로부터 출력되는 시간까지의 기간에 대응한다. 예를 들면, 도 2에 도시된 비동기 카운터(120)에서, 한 카운터의 기간은, 신호가 플립플롭 회로(131)의 입력 단자에 입력되는 시간으로부터 신호가 플립플롭 회로(134)의 출력 단자로부터 출력되는 시간까지의 기간에 대응한다.
비동기 카운터(120)에 포함된 플립플롭 회로들은 지연 플립플롭을 사용한 구성뿐만 아니라, JK 플립플롭(JK-FF), 토글 플립플롭(T-FF), 리셋/셋 플립플롭(RF-FF), 또는 리셋/셋 토글 플립플롭(RST-FF)을 사용하는 구성과 같은 다른 알려진 회로 구성들을 가질 수 있다. 비동기 카운터(120)의 단계들의 수는 특별히 제한되지 않으며, 회로의 기능 또는 목적에 따라 결정될 수 있다.
본 발명에 사용된 비동기 카운터(120)의 한 카운터의 주기는 반송파의 한 사이클보다 길다. 비동기 카운터(120)는 다음의 3개의 구성들 중 하나를 가진다: 제 1 구성은 절연 표면을 갖는 기판 위에 제공된 박막 트랜지스터를 사용하는 것을 특징으로 하고; 제 2 구성은 트랜지스터의 크기에 의해 특징지워지고; 제 3 구성은 회로 구성에 의해 특징지워진다.
제 1 구성은 박막 트랜지스터를 사용하는 것, 특히 절연 표면을 갖는 기판 위에 제공된 박막 트랜지스터의 특성들을 능동적으로 사용하는 것을 특징으로 한다.
절연 표면을 갖는 기판 위에 형성된 박막 트랜지스터를 사용하는 비동기 카운터는 통상적으로 1 내지 100MHz의 주파수에서 동작하고, 비동기 카운터의 한 단계의 시간은 통상적으로 1 내지 100nsec이다. 비동기 카운터가 그 경우에 약 10개의 단계들을 가지면, 한 카운터의 기간은 10 내지 1000nesc이다. 한편, 860 내지 960MHz의 주파수를 가진 반송파를 사용한다면, 반송파의 한 사이클은 약 1nsec이다.
따라서, 박막 트랜지스터를 사용함으로써, 한 카운터의 기간은 반송파의 한 사이클보다 길게 될 수 있다. 결과적으로, 순간 전류 소비는 안정화된 전원 공급을 달성하도록 감소될 수 있고, 전압 강하는 억제될 수 있고, 동작 에러들이 방지될 수 있다. 이러한 효과는 860 내지 960MHz 또는 1GHz 이상의 주파수를 갖는 반송파를 이용할 때 유리하다.
단결정 실리콘으로 형성된 채널 부분을 갖는 트랜지스터가 비교를 위해 기술된다. 단결정 실리콘으로 형성된 채널 부분을 갖는 트랜지스터를 사용한 비동기 카운터는 통상적으로 1GHz 이상의 주파수에서 동작하고, 그 한 단계의 지연 시간은 통상적으로 0.01 내지 0.1nsec이다. 비동기 카운터가 그 경우 약 10개의 단계들을 가진다면, 한 카운트의 기간은 0.1 내지 1nsec이다. 한편, 860 내지 960MHz의 주파수를 가진 반송파를 사용한다면, 반송파의 한 사이클은 약 1nsec이다. 따라서, 약 10개의 단계들을 갖는 비동기 카운터의 한 카운트의 기간은 반송파의 한 사이클보다 더 짧다.
제 2 구성은 트랜지스터의 크기에 의해 특징지워진다. 비동기 카운터의 한 카운트의 기간은 비동기 카운터를 구성하는 트랜지스터의 크기를 최적화함으로써 제어될 수 있다. 일반적으로, 트랜지스터의 채널 길이가 길수록, 트랜지스터의 구동 능력이 더 낮아지고, 트랜지스터의 채널 폭이 작을수록, 트랜지스터의 구동 능력은 더 낮아진다.
예를 들면, 단결정 실리콘으로 형성되고 0.1㎛의 채널 길이를 갖는 채널 부분을 갖는 트랜지스터를 사용하는 비동기 카운터가 몇 GHz의 주파수에서 동작한다면, 비동기 카운터의 한 단계의 지연 시간은 통상적으로 0.01 내지 0.1nsec이다. 비동기 카운터가 그 경우 약 10개의 단계들을 가진다면, 한 카운트의 기간은 0.1 내지 1nsec이다. 한편, 860 내지 960MHz의 주파수를 가진 반송파를 사용한다면, 반송파의 한 사이클은 약 1nsec이다. 따라서, 약 10개의 단계들을 갖는 비동기 카운터의 한 카운트의 기간은 반송파의 한 사이클보다 더 짧다.
따라서, 본 발명의 제 2 구성에 따르면, 단결정 실리콘으로 형성된 채널 부분을 갖는 트랜지스터는 긴 채널 길이를 갖도록 설계되고, 트랜지스터의 구동 능력을 낮추게 한다. 결과적으로, 비동기 카운터의 한 단계의 지연 시간은 증가되고, 비동기 카운터의 한 카운트의 기간은 반송파의 한 사이클보다 더 길게 된다.
예를 들면, 단결정 실리콘으로 형성된 채널 부분을 갖는 트랜지스터가 0.5 내지 50㎛의 채널 길이를 갖도록 설계될 때, 약 10개의 단계들을 갖는 비동기 카운터의 한 카운트의 기간은 반송파의 한 사이클보다 더 길게 될 수 있다. 이 구성은 860 내지 960MHz 또는 1GHz 이상의 주파수를 갖는 반송파를 사용할 때 특히 유리하다.
또 다른 예로서, 절연 표면을 갖는 기판 위에 형성되고 0.5㎛의 채널 길이를 갖는 박막 트랜지스터를 사용하는 비동기 카운터가 10 내지 100MHz의 주파수에서 동작한다면, 비동기 카운터의 한 단계의 지연 시간은 통상적으로 0.1 내지 1nsec이다. 비동기 카운터가 그 경우 약 10개의 단계들을 가진다면, 한 카운트의 기간은 1 내지 10nsec이다. 한편, 13.56MHz의 주파수를 가진 반송파를 사용한다면, 반송파의 한 사이클은 약 75nsec이다. 따라서, 약 10개의 단계들을 갖는 비동기 카운터의 한 카운트의 기간은 반송파의 한 사이클보다 더 짧다.
따라서, 본 발명의 제 2 구성에 따르면, 박막 트랜지스터는 긴 채널 길이를 갖도록 설계되면, 박막 트랜지스터의 구동 능력을 낮추게 한다. 결과적으로, 비동기 카운터의 한 단계의 지연 시간은 증가되고, 비동기 카운터의 한 카운트의 기간은 반송파의 한 사이클보다 더 길게 된다. 약 10개의 단계들을 갖는 비동기 카운터의 한 카운트의 기간이 반송파의 한 사이클보다 더 길도록 하기 위하여, 박막 트랜지스터의 특성들에 의존하더라도, 박막 트랜지스터의 채널 길이는 통상적으로 3 내지 100㎛이다. 이 구성은 13.56MHz의 주파수를 갖는 반송파를 사용할 때 특히 유리하다.
보다 상세하게는, 보통의 반도체 장치에서, 비동기 카운터에 사용된 트랜지스터의 채널 길이는 주변 논리 회로에 사용된 트랜지스터의 채널 길이와 동일하다. 본 발명에 따르면, 비동기 카운터에 사용된 트랜지스터는 더 긴 채널 길이를 갖도록 설계된다. 결과적으로, 비동기 카운터의 한 단계의 지연 시간은 증가되고, 비동기 카운터의 한 카운트의 기간은 반송파의 한 사이클보다 더 길게 된다. 따라서, 반송파의 한 사이클 동안 전류 소비는 감소된다.
예를 들면, 하나 이상의 회로들(101, 103, 109, 110 및 111)에 포함된 비동기 카운터는 제 1 회로로서 칭해지고, 회로들(101, 103, 109, 110 및 111)을 구성하는 비동기 카운터 이외의 회로들은 제 2 회로라고 칭해진다. 제 2 회로는 제 1 회로와 유사하게 플립플롭 회로를 구비한다. 제 2 회로는 예를 들면, 정적(static) 레지스터 또는 시프트 레지스터에 대응한다. 상술된 제 2 구성에 따르면, 제 1 회로에 포함된 플립플롭 회로를 구성하는 트랜지스터의 채널 길이 L1은 제 2 회로에 포함된 플립플롭 회로를 구성하는 트랜지스터의 채널 길이 L2보다 더 길다.
제 3 구성은 회로 구성에 의해 특징지워진다. 제 3 구성은 지연 회로가 비동기 카운터를 구성하는 논리 회로의 출력 단자에 접속되는 것을 특징으로 한다. 보다 특히, 제 3 구성은 복수의 플립플롭 회로들(131 내지 134) 외에도 지연 회로들(121 내지 124)이 제공되는 것을 특징으로 한다(도 2a 참조). 지연 회로들(121 내지 124)은 소자, 복수의 소자들, 복수의 인버터들, 소자 및 복수의 인버터들, 또는 복수의 소자들 및 복수의 인버터들에 대응한다. 소자는 저항소자(125) 또는 용량소자(126)에 대응한다(도 2b 및 도 2c 참조). 복수의 소자들은 저항소자(125) 및 용량소자(126), 복수의 저항소자들, 복수의 용량소자들, 저항소자(125) 및 복수의 용량소자들, 복수의 저항소자들 및 용량소자(126), 또는 복수의 저항소자들 및 복수의 용량소자들에 대응한다. 복수의 인버터들은 서로 직렬로 접속되는 복수의(짝수의) 인버터 회로들(127 및 128)에 대응한다(도 2b 내지 도 2d 참조). 지연 회로들은 복수의 플립플롭 회로들의 하나 이상의 출력 단자들에 접속된다.
용량소자가 지연 회로로서 사용된다면, 다음 단계 플립플롭 회로의 입력 단자의 기생 커패시턴스(parasitic capacitance)가 사용될 수 있다. 달리 말하면, 다음 단계 논리 회로를 구성하는 트랜지스터의 채널 폭은 트랜지스터의 게이트 커패시턴스를 사용하기 위하여 증가될 수 있다. 지연 회로들(121 내지 124)을 사용하는 지연 시간은 수신될 반송파에 의존하여 결정될 수 있다.
제 1 구성, 제 2 구성 및 제 3 구성이 이 실시예 모드에서 개별적으로 기술되지만, 본 발명은 제 1 구성, 제 2 구성 및 제 3 구성으로부터 선택된 복수의 구성들을 가질 수 있다. 즉, 본 발명은 복수의 혼합된 구성들을 가질 수 있다. 비동기 카운터의 한 카운트의 기간은 복수의 구성들을 조합함으로써 반송파의 한 사이클보다 길게 될 수 있다.
[실시예 1]
본 발명의 비동기 카운터(120)에 의해 생성된 유리한 효과들은 시간과 전류 간의 관계를 보여주는 그래프를 참조하여 기술된다(도 4a 참조). 그래프는 비동기 카운터(120)가 "1111"에서 "0000"까지 변할 때의 파형을 보여준다. 비교를 위해, 그래프는 동기식 카운터의 파형과, 본 발명의 카운터와 상이한 비동기 카운터의 파형을 보여준다. 동기식 카운터 및 비동기 카운터들은 4-디지털 이진 카운터이다.
본 발명의 카운터와 상이한 비동기 카운터는 상술된 제 1 구성, 제 2 구성 및 제 3 구성 중 어느 것도 가지지 않은 비동기 카운터를 의미한다. 특히, 본 발명의 카운터와 상이한 비동기 카운터는 다음의 4개의 경우들 중 임의의 하나에 대응한다: 비동기 카운터는 박막 트랜지스터를 구비하고, 1 내지 100MHz의 주파수에서 동작하지 않는다; 비동기 카운터는 단결정 실리콘으로 형성된 채널 부분을 포함하는 트랜지스터를 구비하고 0.5 내지 50㎛의 채널 길이를 갖지 않는다; 비동기 카운터는 3 내지 100㎛의 채널 길이를 갖지 않는 박막 트랜지스터를 구비한다; 비동기 카운터는 지연 회로를 갖지 않는다.
파형(141)은 동기식 카운터의 파형이고 파형(142)은 본 발명의 카운터와 상이한 비동기 카운터이다. 파형(143) 및 파형(144)은 상술된 제 1 구성, 제 2 구성 및 제 3 구성을 갖는 비동기 카운터(120)의 파형들이다. 파형(141), 파형(142) 및 파형(143)은 한 단계의 상이한 지연 시간들을 갖는다.
파형(141)은 동기식 카운터가 한 동작에 대한 시간 A를 요구하는 것을 보여준다. 파형(141)은 또한, 한 동작 동안 동기식 카운터를 통한 최대 전류 a가 흐르는 것을 보여준다. 파형(142)은 비동기 카운터가 한 동작에 대한 시간 B를 요구하는 것과, 한 동작 동안 비동기 카운터를 통한 최대 전류 b가 흐르는 것을 보여준다. 파형(143)은 비동기 카운터(120)가 한 동작에 대한 시간 C를 요구하는 것과, 한 동작 동안 비동기 카운터(120)를 통한 최대 전류 c가 흐르는 것을 보여준다. 파형(144)은 비동기 카운터(120)가 한 동작에 대한 시간 D를 요구하는 것과, 한 동작 동안 비동기 카운터(120)를 통한 최대 전류 d가 흐르는 것을 보여준다.
시간 A, 시간 B, 시간 C 및 시간 D는 A < B < C < D를 만족하고, 전류 a, 전류 b, 전류 c 및 전류 d는 a > b > c > d를 만족한다. 이 그래프는 비동기 카운터를 사용한 본 발명에 따라, 한 카운트의 기간이 제어될 수 있고 순간 전류 소비가 감소될 수 있음을 보여준다. 이 효과는 판독기/기록기로부터 전송된 전자기파에 따라 전원 전압을 발생시키는 반도체 장치에 대해 특히 유리하다. 이것은 전자기파에 따라 전원 전압을 발생시키는 반도체 장치에서, 대량의 전류가 반송파의 한 사이클 동안 소비될 때 전압 강하 및 동작 에러들이 발생할 수 있기 때문이다.
상술된 효과는 한 동작 동안의 시간이 반송파의 한 사이클보다 길 때에만 유발될 수 있음을 유념한다. 예로서, 반송파의 한 사이클이 시간 E일 때 발생하는 전압 강하는 도 4b 및 도 4c를 참조하여 하기에 기술된다.
도 4b에서, 파형(145)은 반송파의 파형이다. 도 4c에서, 파형들(146 내지 149)은 전압 강하로 인해 전원 전압(VDD)으로부터 감소되는 전압값들을 보여준다. 정규 동작 동안 요구되는 전압값은 Va 이상이다.
파형(148) 및 파형(149)은 제 1 구성, 제 2 구성 및 제 3 구성을 갖는 비동기 카운터(120)에서 발생하는 전압 강하의 파형들이다. 파형(146)은 동기식 카운터에서 발생하는 전압 강하의 파형이고, 파형(147)은 본 발명의 제 1 구성, 제 2 구성 및 제 3 구성 중 어느 것도 가지지 않는 비동기 카운터에서 발생하는 전압 강하의 파형이다. 시간 A, 시간 B, 시간 C 및 시간 D는 A < B < E < C < D를 만족한다.
도 4c는 본 발명에서 사용된 비동기 카운터(120)의 전압값이 Va 이하로 강하되지 않는 것을 보여준다. 이것은 한 카운트의 기간이 비동기 카운터(120)한 단계의 지연 시간을 제어함으로써 반송파의 한 사이클보다 더 길게 설정되고, 반송파의 한 사이클 동안의 전류 소비가 감소될 수 있기 때문이다.
한편, 도 4c는 파형(146) 및 파형(147) 각각의 전압값이 Va 이하로 강하하는 것을 보여준다. 이것은 동기식 카운터 및 비동기 카운터의 한 카운트의 기간이 반송파의 한 사이클보다 짧고, 반송파의 한 사이클 동안의 전류 소비가 높기 때문이다.
[실시예 2]
본 발명의 반도체 장치의 제조 방법은 도면들을 참조하여 기술된다. 특히, 박막 트랜지스터, 기억 소자 및 안테나로 기능하는 도전층을 갖는 반도체 장치의 제조 방법이 도면들을 참조하여 기술된다. 박막 트랜지스터는 비동기 카운터 및 전원 공급 회로와 같은 반도체 장치의 각각의 회로를 구성하는 소자이다.
분리층(702)은 기판(701)(베이스라고도 칭해짐)의 표면 위에 형성된다(도 5a 참조). 기판(701)은 절연 표면을 갖는다. 기판(701)이 유리로 형성되면, 그것은 면적 및 형상에 특별히 제한되지 않는다. 따라서, 예를 들면, 1미터 이상의 측면을 갖는 직사각형 기판이 기판(701)으로 사용될 때, 생산성은 상당히 개선될 수 있다. 이것은 원형 단결정 실리콘 기판을 사용하는 경우에 비해 주요한 이점이 된다. 기 판(710)이 플라스틱으로 형성되면, 제조 단계들에서 온도들을 처리하는데 방해되는 열 저항 플라스틱을 사용할 필요가 있다. 유리로 형성된 기판(701) 위에 박막 트랜지스터를 형성하고, 박막 트랜지스터를 분리하며, 플라스틱 기판 위에 분리된 박막 트랜지스터를 제공하는 것이 바람직하다.
분리층(702)이 상술된 단계에서 기판(701)의 전체 표면 위에 형성되지만, 기판(701)의 전체 표면 위에 형성된 분리층(702)이 필요하다면, 선택적으로 제공되도록 포토리소그래피에 의해 패터닝될 수 있다. 또한, 분리층(702)이 기판(701)과 접촉하여 형성되지만, 절연층은 필요에 따라 기판(701)과 접촉하여 베이스로서 형성될 수 있고, 분리층(702)은 절연층과 접촉하여 형성될 수 있다.
분리층(702)을 획득하기 위하여, 단일층 또는 적층들이 텅스텐(W), 몰리브덴(Mo), 티탄(Ti), 탄탈(Ta), 니오븀(Nb), 니켈(Ni), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 및 실리콘(Si), 또는 합금 재료 또는 이러한 원소들을 주로 함유한 화합물 재료로부터 선택된 소자를 사용하여 알려진 방법(스퍼터링, 플라즈마 CVD 등)에 의해 형성된다. 분리층(702)이 실리콘을 함유한 층으로 형성된다면, 실리콘을 함유한 층은 비정질 구조, 미정질 구조, 다결정질 구조 중 어느 하나를 가질 수 있다.
절연층(703)이 분리층(702)을 커버하는 베이스로서 형성된다. 절연층(703)을 획득하기 위하여, 단일층 또는 적층들은 실리콘의 산화물 또는 실리콘의 질화물을 사용하여 알려진 방법(스퍼터링, 플라즈마 CVD 등)에 의해 형성된다. 실리콘의 산화물 재료는 실리콘(Si) 및 산소(O)를 함유한 물질이며, 실리콘 산화물, 질소를 함 유한 실리콘 산화물 등에 대응한다. 실리콘의 질화물 재료는 실리콘 및 질소(N)를 함유한 물질이며, 실리콘 질화물, 산소를 함유한 실리콘 질화물 등에 대응한다. 베이스인 절연층(703)은 기판(701)으로부터 불순물들이 들어오는 것을 방지하기 위한 차단막으로서 기능한다.
비정질 반도체층(704)은 절연층(703) 위에 형성된다. 비정질 반도체층(704)은 알려진 방법에 의해 형성된다(스퍼터링, LPCVD, 플라즈마 CVD 등). 후속적으로 비정질 반도체층(704)은 알려진 결정화 방법(레이저 결정화, RTA 또는 어닐링 용광로를 사용한 열 결정화, 결정화를 가속화하는 금속 원소를 사용한 열 결정화, 결정화를 가속화하는 금속 원소를 사용한 열 결정화와 조합된 레이저 결정화 등)에 의해 결정화되고, 그에 의해 결정화된 반도체층을 형성한다. 그 후에, 얻어진 결정 반도체층은 원하는 형상으로 패터닝되고, 그에 의해 결정 반도체층들(706 내지 710)을 형성한다(도 5b 참조).
결정 반도체층들(706 내지 710)의 예시적 제조 단계들이 하기에 기술된다. 먼저, 비정질 반도체층이 플라즈마 CVD에 의해 형성된다. 결정화를 가속화하는 금속 원소인 니켈을 함유한 용액이 비정질 반도체층의 표면 상에 유지된 후에, 비정질 반도체층은 수소제거 처리(500℃, 한 시간) 및 열 결정화(55O℃, 네 시간)를 받고, 그에 의해 결정 반도체층이 형성된다. 그 후에, 결정 반도체층은 필요에 따라 레이저 광으로 조사되고, 결정 반도체층들(706 내지 710)을 형성하기 위하여 포토리소그래피에 의해 패터닝된다. 결정 반도체층들(706 내지 710)이 레이저 결정화에 의해 형성된다면, 기체 레이저 또는 고체 상태 레이저가 사용된다. 기체 레이저 및 고채 상태 레이저는 연속파 레이저 또는 펄스형 레이저가 될 수 있다.
비정질 반도체층이 결정화를 가속화하는 금속 원소를 사용하여 결정화되면, 결정화는 단시간에 낮은 온도에서 수행될 수 있고, 결정들은 동일한 방향으로 정렬될 수 있다. 한편, 결정 반도체층들에 금속 원소들이 남아 있으므로 오프-전류는 증가하고, 특성들의 변동들을 유발한다. 따라서, 게터링 장소로서 기능하는 비정질 반도체층은 결정 반도체층들 위에 형성되는 것이 바람직하다. 게터링 장소로서 기능하는 비정질 반도체층은 인 및 아르곤과 같은 불순물 원소를 함유하도록 요구되고; 따라서 아르곤을 고농도로 함유하도록 스퍼터링하여 형성되는 것이 바람직하다. 그 후에, 금속 원소는 열처리(RTA 또는 어닐링 용광로를 사용한 열 어닐링과 같은)에 의해 비정질 반도체층에서 확산되고, 금속 원소를 함유한 비정질 반도체층은 제거된다. 결과적으로 결정 반도체층들의 금속 원소는 감소되거나 제거될 수 있다.
후속하여, 게이트 절연층(705)은 결정 반도체층들(706 내지 710)을 커버하기 위해 형성된다. 게이트 절연층(705)을 획득하기 위해, 단일층 또는 적층들이 실리콘의 산화물 또는 실리콘의 질화물을 사용하여 알려진 방법(플라즈마 CVD, 스퍼터링 등)에 의해 형성된다.
제 1 도전층 및 제 2 도전층이 게이트 절연층(705) 위에 적층된다. 제 1 도전층은 20 내지 100nm의 두께를 가지기 위하여 알려진 방법(플라즈마 CVD, 스퍼터링 등)에 의해 형성된다. 제 2 도전층은 100 내지 400nm의 두께를 가지기 위하여 알려진 방법에 의해 형성된다.
제 1 도전층 및 제 2 도전층은 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 알루미늄(A1), 구리(Cu), 및 크롬(Cr) 또는 합금 재료 또는 이들 원소들을 주로 함유한 화합물 재료로부터 선택된 소자로 형성된다. 대안적으로, 제 1 도전층 및 제 2 도전층은 인과 같은 불순물 원소로 도핑된 다결정질 실리콘에 의해 전형화된 반도체 재료로 형성된다.
제 1 도전층 및 제 2 도전층은 예를 들면, 탄탈 질화물층 및 텅스텐층, 텅스텐 질화물층 및 텅스텐층, 몰리브덴 질화물층 및 몰리브덴층 등으로 형성될 수 있다. 제 1 도전층 및 제 2 도전층이 높은 열 저항을 갖는 텅스텐 또는 탄탈 질화물로 형성된다면, 이들은 열 활성화를 위한 열처리를 받아야 할 수 있다. 3층 구조가 2층 구조 대신에 채택된다면, 몰리브덴층, 알루미늄층 및 몰리브덴층이 적층될 수 있다.
포토리소그래피에 의해 레지스트 마스크가 형성되고, 게이트 전극들로 기능하는 도전층들(716 내지 725)이 게이트 전극들 및 게이트 배선들을 형성하기 위해 에칭함으로써 형성된다.
포토리소그래피에 의해 레지스트 마스크가 형성되고, N형 도전성을 주입한 저농도의 불순물 원소가 이온 도핑 또는 이온 주입에 의해 결정 반도체층들(706 및 708)에 첨가되고, 그에 의해 불순물 영역들(711 및 713 내지 715) 및 채널 형성 영역들(780 및 782 내지 784)을 형성한다. N형 도전성을 주입한 불순물 원소는 주기율표의 15족에 속하는 원소가 될 수 있고, 예를 들면, 인(P) 또는 비소(As)가 사용될 수 있다.
포토리소그래피에 의해 레지스트 마스크가 형성되고, P형 도전성을 주입한 불순물 원소가 결정 반도체층(707)에 첨가되고, 그에 의해 불순물 영역(712) 및 채널 형성 영역(781)을 형성한다. P형 도전성을 주입한 불순물 원소로서, 예를 들면, 붕소(B)가 사용된다.
게이트 절연층(705) 및 도전층들(716 내지 725)을 커버하기 위하여 절연층이 형성된다. 절연층을 획득하기 위하여, 단일층 또는 적층들이 실리콘, 실리콘의 산화물 및 실리콘의 질화물과 같은 무기 재료를 함유한 층 또는 유기 수지와 같은 유기 재료를 함유한 층을 사용하여 알려진 방법(플라즈마 CVD, 스퍼터링 등)에 의해 형성된다. 그 후에, 절연층은 기판의 표면에 주로 수직인 방향으로 이방성 에칭함으로써 선택적으로 에칭되어, 절연층들(측벽들이라고도 칭해짐)(739 내지 743)이 도전층들(716 내지 725)의 측면들과 접촉하여 형성된다(도 5c 참조). 절연층들(739 내지 743)을 형성하는 동안, 절연층들(734 내지 738)은 절연층(705)을 에칭함으로써 형성된다. 절연층들(739 내지 743)은 LDD(Lightly Doped Drain) 영역들을 형성하기 위해 후속 도핑 단계에서 마스크들로서 사용된다.
포토리소그래피에 의해 레지스트 마스크가 형성된다. 그 후에 N형 도전성을 주입한 불순물 원소가 레지스트 마스크 및 절연층들(739 내지 743)을 마스크들로서 사용하여 결정 반도체층들(706 및 708 내지 710)에 첨가되고, 그에 의해 제 1 불순물 영역들(LDD 영역들이라고도 칭해짐)(727, 729, 731, 및 733) 및 제 2 불순물 영역들(726, 728, 730, 및 732)을 형성한다. 제 1 불순물 영역들(727, 729, 731, 및 733)에서의 불순물 원소의 농도는 제 2 불순물 영역들(726, 728, 730, 및 732)에서 의 불순물 원소의 농도보다 더 낮다. 상술된 단계들을 통해, N 채널 박막 트랜지스터들(744 및 746 내지 748) 및 P 채널 박막 트랜지스터(745)가 완성된다.
후속적으로, 절연층은 박막 트랜지스터들(744 내지 748)을 커버하기 위하여 단일층 또는 적층들로 이루어진다(도 6a 참조). 박막 트랜지스터들(744 내지 748)을 커버하는 절연층을 획득하기 위하여, 단일층 또는 적층들은 실리콘의 산화물 및 실리콘의 질화물과 같은 무기 재료, 폴리이미드, 폴리아미드, 벤조사이클로부텐, 아크릴, 에폭시 및 실록산과 같은 유기 재료 등을 사용하여 알려진 방법(SOG, 액적 토출 등)에 의해 형성된다. 실록산은 Si-O-Si 결합을 포함하는 수지에 대응한다. 실록산은 실리콘(Si) 및 산소(O)의 결합에 의해 형성된 골격으로 이루어지며, 적어도 수소(알킬 그룹 및 방향족 탄화수소와 같이)를 포함하는 유기 그룹이 치환기로서 사용된다. 대안적으로, 플루오로 그룹이 치환기로서 사용될 수 있다. 또한, 대안적으로, 플루오로 그룹 및 적어도 수소를 포함하는 유기 그룹이 치환기로서 사용될 수 있다.
박막 트랜지스터들(744 내지 748)을 커버하는 절연층이 예를 들면 3층 구조를 가지면, 실리콘 산화물을 함유한 층은 제 1 절연층(749)으로서 형성될 수 있고, 수지를 함유한 층은 제 2 절연층(750)으로서 형성될 수 있고, 실리콘 질화물을 함유한 층은 제 3 절연층(751)으로서 형성될 수 있다.
절연층들(749 내지 751)을 형성하기 전 또는 하나 이상의 절연층들(749 내지 751)을 형성한 후에, 반도체층들의 결정성의 복구, 반도체층들에 첨가된 불순물 원소들의 활성화, 및 반도체층들의 수소화를 위해 열처리가 수행될 수 있다. 열처리 로서, 열 어닐링, 레이저 어닐링, RTA 등이 채택될 수 있다.
다음에, 절연층들(749 내지 751)은 포토리소그래피에 의해 에칭되고, 그에 의해 제 2 불순물 영역들(726, 728, 730, 및 732) 및 불순물 영역(785)을 노출하기 위해 개구부들을 형성한다. 그 다음에, 도전층들은 개구부들에서 채워지도록 형성되고, 소스 배선들 또는 드레인 배선들로서 기능하는 도전층들(752 내지 761)을 형성하기 위해 패터닝된다.
도전층들(752 내지 761)을 획득하기 위하여, 단일층 또는 적층들이 티탄(Ti), 알루미늄(Al) 및 네오디뮴(Nd), 또는 합금 재료 또는 이러한 원소들을 주로 함유한 화합물 재료로부터 선택된 원소를 사용하여 알려진 방법(플라즈마 CVD, 스퍼터링 등)으로 형성된다. 알루미늄을 주로 함유한 합금 재료는 예를 들면, 알루미늄을 주로 함유하고 니켈을 함유한 재료, 알루미늄을 주로 함유하고 실리콘을 함유한 재료, 또는 알루미늄을 주로 함유하고 니켈, 탄소 및 실리콘 중 하나 이상을 함유한 재료에 대응한다. 도전층들(752 내지 761)은 예를 들면, 배리어층, 실리콘을 함유한 알루미늄층 및 배리어층의 적층 구조, 또는 배리어층, 실리콘을 함유한 알루미늄층, 티탄 질화물층 및 배리어층의 적층 구조를 채택할 수 있다. 여기에서, 실리콘을 함유한 알루미늄층은 0.1 내지 5wt%의 실리콘을 함유한다. 그 외에도, 배리어층은 티탄, 티탄의 질화물, 몰리브덴, 또는 질화물 또는 몰리브덴으로 이루어진 박막에 대응한다. 알루미늄 및 실리콘을 함유한 알루미늄은 이들이 낮은 저항값을 가지고 비용이 저렴하기 때문에, 도전층들(752 내지 761)의 재료에 최적이다. 배리어층들이 상부 및 하부층들로서 제공된다면, 알루미늄 또는 실리콘을 함유한 알루미늄의 토층(hillock)이 방지될 수 있다. 또한, 배리어층들이 높은 감소 능력을 갖는 티탄으로 형성된다면, 결정 반도체층들 위에 형성되는 것이 가능할 수 있는 자연 산화물 박막이 감소될 수 있고, 배리어층과 결정 반도체층들 사이의 접속해제가 방지될 수 있다.
후속하여, 절연층(762)은 도전층들(752 내지 761)을 커버하기 위해 형성된다(도 6b 참조). 절연층(762)을 획득하기 위하여, 단일층 또는 적층들이 무기 재료 또는 유기 재료를 사용하여 알려진 방법(SOG, 액적 토출 등)으로 형성된다. 절연층(762)은 0.75 내지 3㎛의 두께를 가지도록 형성되는 것이 바람직하다.
절연층(762)은 포토리소그래피에 의해 에칭되고, 그에 의해 도전층들(757, 759, 및 761)을 노출시키도록 개구부들을 형성한다. 그 후에, 도전층은 개구부들에서 채워지도록 형성된다. 도전층은 도전 재료를 사용하여 알려진 방법(플라즈마 CVD, 스퍼터링 등)으로 형성된다. 후속하여, 도전층은 도전층들(763 내지 765)을 형성하도록 패터닝된다.
도전층들(763 내지 765)의 각각은 기억 소자에 포함된 한 쌍의 도전층들 중 하나에 대응한다. 따라서, 도전층들(763 내지 765)의 각각은 티탄, 또는 합금 재료 또는 주로 티탄을 함유한 화합물 재료를 사용한 적층들 또는 단일층으로 이루어지는 것이 바람직하다. 티탄은 낮은 저항값을 가지기 때문에, 기억 소자의 크기가 감소될 수 있고, 높은 집적화를 유발한다. 그 외에도, 도전층들(763 내지 765)을 형성하는 포토리소그래피 단계에서는, 하부층 상의 박막 트랜지스터들(744 내지 748)을 손상시키지 않기 위하여 습식 에칭이 수행되는 것이 바람직하고, 수소 플루오르화물 또는 암모니아 과산화물 혼합물이 에천트로서 사용될 수 있다.
절연층(766)은 도전층들(763 내지 765)을 커버하기 위해 형성된다. 절연층(766)을 획득하기 위하여, 단일층 또는 적층들이 무기 재료 또는 유기 재료를 사용하여 알려진 방법(SOG, 액적 토출 등)으로 형성된다. 절연층(766)은 0.75 내지 3㎛의 두께를 가지도록 형성되는 것이 바람직하다. 그 후에, 절연층(766)은 포토리소그래피에 의해 에칭되고, 그에 의해 도전층들(763 내지 765)을 노출시키기 위해 개구부들(767 내지 769)을 형성한다.
안테나로서 기능하는 도전층(786)은 도전층(765)과 접촉하여 형성된다(도 7a 참조). 도전층(786)은 도전 재료를 사용하여 알려진 방법(플라즈마 CVD, 스퍼터링, 프린팅, 액적 토출 등)으로 형성된다. 도전층(786)은 알루미늄(Al), 티탄(Ti), 은(Ag) 및 구리(Cu), 또는 합금 재료 또는 주로 이들 원소들을 함유한 화합물 재료로부터 선택된 원소를 사용한 적층들 또는 단일층으로 이루어지는 것이 바람직하다.
특히, 도전층(786)은 은을 함유한 페이스트를 사용하여 스크린 프린팅하고 그 후에 50 내지 350℃의 온도에서 열처리를 이용함으로써 형성된다. 대안적으로, 도전층(786)은 스퍼터링에 의해 알루미늄층을 형성한 후에 알루미늄층을 패터닝함으로써 획득될 수 있다. 알루미늄층은 습식 에칭으로 패터닝된 다음, 200 내지 300℃의 온도에서 열처리를 받는 것이 바람직하다.
후속하여, 유기 화합물을 함유한 층(787)은 도전층들(763 및 764)과 접촉하여 형성된다(도 7b 참조). 유기 화합물을 함유한 층(787)은 알려진 방법(액적 토 출, 증착 등)으로 형성된다. 그 후에 도전층(771)은 유기 화합물을 함유한 층(787)과 접촉하여 형성되다. 도전층(771)은 알려진 방법(스퍼터링, 증착 등)으로 형성된다.
상술된 단계들을 통해, 도전층(763), 유기 화합물을 함유한 층(787), 및 도전층(771)을 적층함으로써 형성된 기억 소자(789); 도전층(764), 유기 화합물을 함유한 층(787), 및 도전층(771)을 적층함으로써 형성된 기억 소자(790)가 완성된다.
상술된 단계들에서, 유기 화합물을 함유한 층(787)이 높은 열 저항을 갖지 않기 때문에, 유기 화합물을 함유한 층(787)을 형성하는 단계는 안테나로서 기능하는 도전층(786)을 형성한 단계 후에 수행된다.
후속하여, 보호층으로서 기능하는 절연층(772)은 기억 소자들(789 및 790)과 안테나로서 기능하는 도전층(786)을 커버하기 위해 알려진 방법(SOG, 액적 토출 등)으로 형성된다. 절연층(772)은 DLC(Diamond Like Carbon)와 같은 탄소를 함유한 층, 실리콘 질화물을 함유한 층, 실리콘 질화물 산화물을 함유한 층, 또는 유기 재료(바람직하게, 에폭시 수지)로 형성된다.
절연층들(703, 749, 750, 751, 762 및 766)은 분리층(702)을 노출하기 위해 포토리소그래피에 의해 에칭되고, 그에 의해 개구부들(773 및 774)을 형성한다(도 8a 참조).
그 후에, 분리층(702)을 제거하기 위하여, 에천트가 개구부들(773 및 774)에 넣어진다(도 8b 참조). 할로겐 플루오르화물을 함유한 기체 또는 액체가 에천트로 서 사용된다. 예를 들면, 염소 트리플루오르화물(ClF3), 질소 트리플루오르화물(NF3), 브롬 트리플루오르화물(BrF3), 또는 수소 플루오르화물(HF)이 에천트로서 사용된다. 수소 플루오르화물이 에천트로서 사용된다면, 분리층(702)은 실리콘 산화물로 형성됨을 유념한다.
상술된 단계들을 통해, 박막 트랜지스터들(744 내지 748), 기억 소자들(789 및 790)의 소자 그룹 및 안테나로서 기능하는 도전층(786)을 포함하는 박막 집적 회로(791)는 기판(701)으로부터 분리된다.
박막 집적 회로(791)로부터 분리된 기판(701)은 비용 감소를 위해 재사용되는 것이 바람직하다. 절연층(772)은 절연층(702)이 제거된 후에 박막 집적 회로(791)가 스캐터링되는 것을 방지하기 위해 형성된다. 박막 집적 회로(791)가 작고, 얇고, 경량이기 때문에, 분리층(702)이 제거된 후에 기판(701)에 조밀하게 접착되지 않으면 스캐터링하기 쉽다. 그러나, 박막 집적 회로(791) 위에 절연층(772)을 형성함으로써, 박막 집적 회로(791)의 중량이 증가되고, 따라서, 기판(701)으로부터 박막 집적 회로(791)의 스캐터링이 방지될 수 있다. 박막 집적 회로(791) 자체는 박막이고 경량이다; 그러나, 절연층(772)을 형성함으로써, 박막 집적 회로(791)는 말리지(roll) 않고, 특정한 정도의 세기를 가질 수 있다.
다음, 박막 집적 회로(791)의 한 표면은 제 1 기판(776)에 부착되고 기판(701)으로부터 완전히 분리된다(도 9 참조). 그 후에, 박막 집적 회로(791)의 다른 표면은 제 2 기판(775)에 부착되고, 박막 집적 회로(791)는 열처리 및 압력 처 리중 하나 또는 모두를 이용함으로써 제 1 기판(776)과 제 2 기판(775)으로 밀봉된다.
제 1 기판(776)과 제 2 기판(775)의 각각은 폴리프로필렌, 폴리에스테르, 비닐, 폴리비닐 플루오르화물, 폴리비닐 염화물 등으로 이루어진 막, 섬유 재료의 페이퍼, 베이스막(폴리에스테르, 폴리아미드, 무기 증착막, 페이퍼 등)과 접착 합성 수지막(아크릴계 합성 수지, 에폭시계 합성 수지 등)의 적층막 등에 대응한다. 그 막은 열처리 및 압력 처리에 의해 표적(subject)에 부착된다. 열처리 및 압력 처리를 수행하는데 있어서, 막의 최외부 표면에 제공되는 접착층 또는, 막의 최외부 표면에 제공되고 열처리에 의해 용해되는 층(접착층이 아님)은 압력을 이용하여 부착된다.
접착층들은 제 1 기판(776)과 제 2 기판(775)의 표면 위에 제공될 수 있거나 그렇지 않을 수 있다. 각각의 접착층은 열 경화 수지, 자외선 경화 수지, 비닐 아세테이트 수지계 접착제, 비닐 공중합체 수지계 접착제, 에폭시 수지계 접착제, 우레탄 수지계 접착제, 고무계 접착제 및 아크릴 수지계 접착제와 같은 접착제를 함유한 층에 대응한다.
제 1 기판(776)과 제 2 기판(775)의 각각이 플라스틱으로 형성된다면, 양호한 설계로 쉽게 처리될 수 있고, 플라스틱으로서의 유연한 형상은 얇고 경량이며, 휘어질 수 있다. 그 외에도, 플라스틱 기판은 높은 충돌 저항을 가지며, 다양한 제품들에 쉽게 부착될 수 있고 통합될 수 있어서, 다양한 분야들에 적용할 수 있다.
상술된 구조에서, 기억 소자들(789 및 790)은 유기 화합물을 함유한 층이 한 쌍의 도전층들 사이에 제공되는 각각의 소자이다. 한 쌍의 도전층들이 단락되면, 기억 소자들(789 및 790)에 데이터가 기록된다. 한편, 그 저항차를 판독함으로써 기억 소자들(789 및 790)로부터 데이터가 판독된다. 이러한 기억 소자들(789 및 790)은 비휘발성이고, 그 데이터는 재기록될 수 없고, 데이터가 아직 기록되지 않았으면 데이터가 기록될 수 있는 것을 특징으로 한다. 또한, 기억 소자들(789 및 790)은 그들 각각이 3층 적층 구조를 가지기 때문에 쉽게 제조될 수 있다. 그 외에도, 적층 부분의 면적은 쉽게 감소될 수 있고, 따라서, 높은 집적화를 달성하기가 용이하다.
[실시예 3]
본 발명의 반도체 장치의 제조 방법은 도 10a 및 도 10b 및 도 11을 참조하여 기술된다.
박막 트랜지스터들(744 내지 748), 기억 소자들(789 및 790) 및 안테나로서 기능하는 도전층(786)은 기판(701) 위에 제공된다. 이들 소자들을 형성하는 단계들은 도전층들(801, 802, 803 및 804)이 부가적으로 제공되는 것을 제외하면, 도 5a 내지 도 7b에 도시된 단계들과 동일하다. 따라서 그 기술은 생략된다(도 10a 참조).
절연층(805)은 복수의 소자들을 커버하기 위해 형성된다. 그 후에, 절연층(805)은 도전층들(802 및 804)의 일부를 노출시키기 위해 선택적으로 제거된다.
절연층들(703, 749, 750, 751, 762, 766 및 805)은 분리층(702)을 노출시키기 위해 포토리소그래피에 의해 에칭되고, 그에 의해 개구부들(773 및 774)을 형성 한다(도 10b 참조). 후속하여, 분리층(702)을 제거하기 위해 개구부들(773 및 774)에 에천트가 넣어진다.
이방성 도전 페이스트(806)를 사용하여, 박막 집적 회로(791)는 기판(809)에 부착된다. 그 후에, 박막 집적 회로(791)는 기판(701)으로부터 분리된다(도 11 참조).
박막 집적 회로(791)가 기판(809)에 부착될 때, 도전층(802)은 도전층(807)에 전기적으로 접속되고, 도전층(804)은 도전층(808)에 전기적으로 접속됨을 유념한다. 기판(809)은 이미지를 디스플레이하기 위한 픽셀 회로 및 다른 산술 회로를 포함하고, 이들 회로들은 도전층들(807 및 808)에 전기적으로 접속된다.
[실시예 4]
본 발명의 반도체 장치의 제조 방법은 도 12a, 도 12b, 도 13a 및 도 13b를 참조하여 기술된다.
박막 트랜지스터들(744 내지 748), 기억 소자들(789 및 790) 및 안테나로서 기능하는 도전층(786)은 기판(701) 위에 제공된다. 이들 소자들을 형성하는 단계들은 도전층들(821 및 822)이 부가적으로 제공되는 것을 제외하면, 도 5a 내지 도 7b에 도시된 단계들과 동일하다; 따라서 그 기술은 생략된다(도 12a 참조). 도전층(821)은 박막 트랜지스터(744)의 소스 전극 또는 드레인 전극에 접속되고, 기판(701)과 접촉한다. 도전층(822)은 박막 트랜지스터(745)의 소스 전극 또는 드레인 전극에 접속되고, 기판(701)과 접촉한다.
절연층들(703, 749, 750, 751, 762, 766 및 772)은 분리층(702)을 노출시키 기 위해 포토리소그래피에 의해 에칭되고, 그에 의해 개구부들(773 및 774)을 형성한다(도 12b 참조). 후속적으로, 분리층(702)을 제거하기 위해 개구부들(773 및 774)에 에천트가 넣어진다.
기판(825)은 박막 집적 회로(791)의 한 표면에 부착되고, 박막 집적 회로(791)는 기판(701)으로부터 분리된다(도 13a 참조). 그 후, 박막 집적 회로(791)의 다른 표면은 이방성 도전 페이스트(806)를 가진 도전층들(807 및 808)을 포함하는 기판(809)에 부착된다(도 13b 참조). 기판(809)은 예를 들면, 이미지들을 디스플레이하기 위한 픽셀부 및 다른 산술 회로들을 포함하고, 도전층들(807 및 808)은 픽셀부 및 산술 회로들에 전기적으로 접속된다.
[실시예 5]
본 발명의 반도체 장치는 RFID, IC 태그, 무선 칩, 전자 태그 등에 대응하고, 본 발명의 반도체 장치는 IC 카드에 적용될 수 있다. 본 발명의 반도체 장치를 사용한 IC 카드는 도 14a 내지 도 14d를 참조하여 하기에 기술된다.
IC 카드에서, 박막 집적 회로(611)는 안테나로서 기능하는 도전층(612)이 그 위에 제공되는 기판(610) 위에 부착된다. 기판(610) 위의 도전층(612) 및 박막 집적 회로(611)를 구성하는 박막 트랜지스터(614)에 접속된 도전층(615)은 이방성 도전 페이스트(611)와 서로 전기적으로 접속된다(도 14c 및 도 14d 참조). 기판(610)은 플라스틱으로 형성되는 것이 바람직하다. 이에 따라, 기판(610)은 양호한 설계로 쉽게 처리될 수 있으며, 플라스틱으로서의 유연한 형상은 얇고 경량이며 휘어질 수 있다(도 14b 참조). 그 외에도, 높은 충돌 저항을 갖는 IC 카드가 제공될 수 있 다.
박막 집적 회로(611)는 상술된 실시예 모드에서 기술된 비동기 카운터뿐만 아니라, 명령 해석 회로, 기억 제어 회로, 기억 회로, 전원 공급 회로, 복조 회로 및 변조 회로 중 하나 이상을 포함할 수 있다. IC 카드는 안테나로서 기능하는 도전층(612)을 통해 판독기/기록기에 및 그로부터 전자기파들을 전송 또는 수신한다.
[실시예 6]
본 발명의 반도체 장치는 전자기파들을 전송 또는 수신하는 기능을 활용함으로써 광범위하게 이용될 수 있다. 예를 들면, 반도체 장치(51)는 페이퍼, 동전들, 유가증권들, 차용증서들, 증명서들(운전 면허, 주민등록 카드 등, 도 15a 참조), 책들, 패키징 컨테이너들(포장지, 병들 등, 도 15b 참조), 기록 미디어(DVD 소프트웨어, 비디오테이프들 등, 도 15c 참조), 차량들(자전거 등, 도 15d 참조), 악세서리들(가방들, 안경들 등, 도 15e 참조), 음식 항목들, 의류들, 리빙웨어, 전자 장치들(액정 디스플레이 디바이스, EL 디스플레이 디바이스, 텔레비전 세트, 휴대용 단말기 등) 등에 부착되거나 통합될 수 있다.
반도체 장치는 예를 들면, 지폐들, 동전들 또는 증명서들의 표면에 부착되거나 그에 통합될 수 있다. 반도체 장치는 또한, 책의 표지의 페이퍼 또는 패키징 컨테이너의 유기 수지에 부착되거나 그에 통합된다. 그 외에도, 반도체 장치가 식별 기능을 가지도록 식별 번호가 반도체 장치에 포함된 기억 회로에 기억될 때, 반도체 장치의 적용 범위는 더 증가될 수 있다. 본 발명의 반도체 장치가 예를 들면, 제품 관리 시스템, 식별 시스템, 분배 시스템 등에 적용될 때, 고기능, 다기능 및 고부가 가치를 가진 시스템이 달성될 수 있다. 이 실시예는 상술된 실시예 모드 및 실시예들과 자유롭게 조합될 수 있다.
본 출원은 2005년 3월 25일자 일본특허청에 출원되고 그 전체 내용들이 본 명세서에 참조로서 포함된 일본 특허 출원 일련 번호 제2005-088027호에 기초한다.

Claims (22)

  1. 반송파를 전기 신호로 변환하도록 구성된 안테나;
    복수의 플립플롭 회로들을 포함하는 비동기 카운터; 및
    상기 전기 신호를 사용하여 전원 전압을 생성하도록 구성되고, 상기 생성된 전원 전압을 상기 비동기 카운터에 공급하도록 구성된 전원 공급 회로를 포함하고,
    상기 복수의 플립플롭 회로들의 각각은 복수의 박막 트랜지스터들을 포함하고,
    신호가 상기 복수의 플립플롭 회로들의 일단에 있는 플립플롭 회로의 입력 단자에 입력되는 시간으로부터 신호가 상기 복수의 플립플롭 회로들의 타단에 있는 플립플롭 회로의 출력 단자로부터 출력되는 시간까지의 기간이 상기 반송파의 한 사이클보다 긴, 반도체 장치.
  2. 반송파를 전기 신호로 변환하도록 구성된 안테나;
    복수의 플립플롭 회로들을 포함하는 비동기 카운터; 및
    상기 전기 신호를 사용하여 전원 전압을 생성하도록 구성되고, 상기 생성된 전원 전압을 상기 비동기 카운터에 공급하도록 구성된 전원 공급 회로를 포함하고,
    상기 복수의 플립플롭 회로들의 각각은 단결정 실리콘으로 형성된 채널부를 각각 포함하는 복수의 트랜지스터들을 포함하고,
    상기 복수의 트랜지스터들의 각각은 0.5㎛ 내지 50㎛의 채널 길이를 가지는, 반도체 장치.
  3. 반송파를 전기 신호로 변환하도록 구성된 안테나;
    복수의 플립플롭 회로들을 포함하는 비동기 카운터; 및
    상기 전기 신호를 사용하여 전원 전압을 생성하도록 구성되고, 상기 생성된 전원 전압을 상기 비동기 카운터에 공급하도록 구성된 전원 공급 회로를 포함하고,
    상기 복수의 플립플롭 회로들의 각각은 복수의 박막 트랜지스터들을 포함하고,
    상기 복수의 박막 트랜지스터들의 각각은 3㎛ 내지 100㎛의 채널 길이를 가지고,
    신호가 상기 복수의 플립플롭 회로들의 일단에 있는 플립플롭 회로의 입력 단자에 입력되는 시간으로부터 신호가 상기 복수의 플립플롭 회로들의 타단에 있는 플립플롭 회로의 출력 단자로부터 출력되는 시간까지의 기간이 상기 반송파의 한 사이클보다 긴, 반도체 장치.
  4. 반송파를 전기 신호로 변환하도록 구성된 안테나;
    m개(m은 자연수)의 플립플롭 회로들을 포함하는 비동기 카운터;
    상기 전기 신호를 사용하여 전원 전압을 생성하도록 구성되고, 상기 생성된 전원 전압을 상기 비동기 카운터에 공급하도록 구성된 제 1 회로; 및
    제 2 회로를 포함하고,
    상기 제 2 회로는 상기 m개의 플립플롭 회로들로부터 선택된 n개의 플립플롭 회로들(n은 자연수, 1≤n≤m)의 출력 단자들에 접속되는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 비동기 카운터는 1MHz 내지 100MHz의 주파수에서 동작하도록 구성된, 반도체 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 반송파의 주파수는 860MHz 내지 960MHz 또는 1GHz 내지 5GHz인, 반도체 장치.
  7. 제 3 항에 있어서,
    상기 반송파의 주파수는 13.56MHz인, 반도체 장치.
  8. 제 1 항 또는 제 3 항에 있어서,
    상기 전원 공급 회로는 상기 복수의 박막 트랜지스터들을 포함하는, 반도체 장치.
  9. 제 1 항 또는 제 3 항에 있어서,
    상기 안테나, 상기 비동기 카운터 및 상기 전원 공급 회로는 동일한 절연 표면 위에 설치되는, 반도체 장치.
  10. 제 2 항에 있어서,
    신호가 상기 복수의 플립플롭 회로들의 일단에 있는 플립플롭 회로의 입력 단자에 입력되는 시간으로부터 신호가 상기 복수의 플립플롭 회로들의 타단에 있는 플립플롭 회로의 출력 단자로부터 출력되는 시간까지의 기간이 상기 반송파의 한 사이클보다 긴, 반도체 장치.
  11. 제 4 항에 있어서,
    상기 제 2 회로는 하나 이상의 저항소자들을 포함하는, 반도체 장치.
  12. 제 4 항에 있어서,
    상기 제 2 회로는 하나 이상의 용량소자들을 포함하는, 반도체 장치.
  13. 제 4 항에 있어서,
    상기 제 2 회로는 복수의 인버터들을 포함하는, 반도체 장치.
  14. 제 4 항에 있어서,
    상기 제 2 회로는 소자, 복수의 소자들, 복수의 인버터들, 소자 및 복수의 인버터들, 또는 복수의 소자들 및 복수의 인버터들을 포함하고,
    상기 소자는 저항소자 또는 용량소자이고,
    상기 복수의 소자들은 상기 저항소자 및 상기 용량소자, 복수의 저항소자들, 복수의 용량소자들, 상기 저항소자 및 상기 복수의 용량소자들, 상기 복수의 저항소자들 및 상기 용량소자, 또는 상기 복수의 저항소자들 및 상기 복수의 용량소자들인, 반도체 장치.
  15. 제 4 항에 있어서,
    상기 제 1 회로는 복수의 박막 트랜지스터들을 포함하는, 반도체 장치.
  16. 제 4 항에 있어서,
    상기 안테나, 상기 비동기 카운터, 상기 제 1 회로 및 상기 제 2 회로는 동일한 절연 표면 위에 설치되는, 반도체 장치.
  17. 제 4 항에 있어서,
    신호가 상기 m개의 플립플롭 회로들의 일단에 있는 플립플롭 회로의 입력 단자에 입력되는 시간으로부터 신호가 상기 m개의 플립플롭 회로들의 타단에 있는 플립플롭 회로의 출력 단자로부터 출력되는 시간까지의 기간이 상기 반송파의 한 사이클보다 긴, 반도체 장치.
  18. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 전기 신호를 복조하도록 구성된 복조 회로를 더 포함하고,
    상기 복조 회로는 상기 비동기 카운터를 포함하는, 반도체 장치.
  19. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 전기 신호를 복조하도록 구성된 복조 회로; 및
    상기 복조 회로에 의해 복조된 신호를 해석하도록 구성된 명령 해석 회로를 더 포함하고,
    상기 복조 회로 및 상기 명령 해석 회로 중 하나 또는 둘다는 상기 비동기 카운터를 포함하는, 반도체 장치.
  20. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 안테나의 부하를 변조하도록 구성된 변조 회로를 더 포함하고,
    상기 변조 회로는 상기 비동기 카운터를 포함하는, 반도체 장치.
  21. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    데이터를 기억하는 복수의 기억 소자들을 포함하는 기억 회로; 및
    상기 기억 회로에 및 상기 기억 회로로부터 데이터의 기록 및 판독을 제어하도록 구성된 제어 회로를 더 포함하고,
    상기 기억 회로 및 상기 제어 회로 중 하나 또는 둘다는 상기 비동기 카운터를 포함하는, 반도체 장치.
  22. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    데이터를 기억하는 복수의 기억 소자들을 포함하는 기억 회로;
    상기 기억 회로에 및 상기 기억 회로로부터 데이터의 기록 및 판독을 제어하도록 구성된 제어 회로;
    상기 안테나의 부하를 변조하도록 구성된 변조 회로; 및
    상기 기억 회로에 기억된 데이터를 상기 변조 회로에 공급하도록 구성된 기억 제어 회로를 더 포함하고,
    상기 기억 회로, 상기 제어 회로, 상기 변조 회로, 및 상기 기억 제어 회로 중 하나 이상은 상기 비동기 카운터를 포함하는, 반도체 장치.
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