JP2007006658A - Field-effect type power semiconductor device and semiconductor circuit using same - Google Patents
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Abstract
Description
本発明は、ノーマリオン特性またはしきい電圧が低いノーマリオフ特性を有する電界効果型パワー半導体素子または静電誘導型トランジスタに好適な半導体回路と、この半導体回路に好適な電界効果型パワー半導体素子とに関する。 The present invention relates to a field-effect power semiconductor element having a normally-on characteristic or a normally-off characteristic with a low threshold voltage or a semiconductor circuit suitable for an electrostatic induction transistor, and a field-effect power semiconductor element suitable for this semiconductor circuit. .
半導体基板にSiC(炭化珪素)やGaN(窒化ガリウム)やダイヤモンドのようなワイドバンドギャップ半導体素子はパワー半導体素子として優れた特性を有するものの、これらワイドバンドギャップ半導体素子を用いた代表的半導体素子であるJFET(接合型FET)やSIT(静電誘導型トランジスタ)やMESFET(金属−半導体FET:Metal−Semiconductor−Field−Effect−Transistor)やHFET(Heterojunction Field Effect Transistor)やHEMT(High Electron Mobility Transistor)や蓄積型FETなどは、ゲート電圧がゼロの時に電流が流れるノーマリオン特性を有する半導体素子、または、しきい電圧が低い半導体素子となるため、制御回路にパワー半導体素子を確実にオフさせるための負ゲート電圧用の電源回路が必要となっている。 Wide band gap semiconductor elements such as SiC (silicon carbide), GaN (gallium nitride), and diamond on semiconductor substrates have excellent characteristics as power semiconductor elements, but are typical semiconductor elements using these wide band gap semiconductor elements. Some JFETs (junction FETs), SITs (electrostatic induction transistors), MESFETs (Metal-Semiconductor-Field-Effect-Transistors), HFETs (Heterojunction Field Effect Transistors), and HEMTs (High Electron Mobility Transistors) And storage FETs, etc., are semiconductor elements having normally-on characteristics in which current flows when the gate voltage is zero, or semiconductor elements having a low threshold voltage, so that the power semiconductor element can be reliably turned off by the control circuit. A power supply circuit for negative gate voltage is required.
また、ゲート電圧によりチャネル部に形成される空乏層の広がりを制御することによりドレイン電流を制御する上記JFETなどの半導体素子では低温状態でゲート領域であるp型不純物半導体領域が特に活性化されにくくなるため、ゲート・ソース間に逆バイアス電圧を印加してもn型不純物半導体領域に空乏層が形成されにくくなる。このため、車載分野で要求される−20℃から−40℃以下の低温状態ではゲート・ソース間に逆バイアス電圧を印加してもドレイン電流を遮断しにくくなる。このため、−20℃から−40℃以下の低温状態では室温状態と同じ駆動方法を用いることができない。 Further, in a semiconductor element such as the above-described JFET that controls the drain current by controlling the spread of the depletion layer formed in the channel portion by the gate voltage, the p-type impurity semiconductor region that is the gate region is not particularly activated at a low temperature. Therefore, even if a reverse bias voltage is applied between the gate and the source, a depletion layer is hardly formed in the n-type impurity semiconductor region. For this reason, it is difficult to cut off the drain current even if a reverse bias voltage is applied between the gate and the source in a low temperature state of −20 ° C. to −40 ° C. required in the in-vehicle field. For this reason, in the low temperature state of −20 ° C. to −40 ° C. or lower, the same driving method as in the room temperature state cannot be used.
特許文献1にはゲート電圧がゼロボルトでもドレイン電流が流れるノーマリオンの高耐圧SiC JFETにゲート電圧がゼロボルトではドレイン電流が流れないノーマリオフの低耐圧MOSFETをカスコード接続させて、高耐圧で低損失なノーマリオフ型スイッチング素子を複合素子で実現する方法が開示されている。
特許文献2では、ノーマリオン型トランジスタであるSIT(静電誘導型トランジスタ)を安定に起動させるためにゲート電圧、ソース電圧の印加に時間差を設けたSIT起動回路が開示されている。
また、特許文献3にはノーマリオン型JFETを駆動する方法、特にゲート・ソース間ダイオードの耐圧が異なったJFETを使用してもゲート電流を低く抑えられる制御回路が開示されている。
上記従来技術において、特許文献1に記載のものは、ノーマリオン特性のJFETを通常のノーマリオフ型パワー半導体素子用回路で制御できるようになるものの、ノーマリオフ特性のパワーMOSFETがノーマリオン特性のJFETの使用数だけ必要になるため複雑になるという問題がある。
In the above prior art, the one described in
特許文献2に記載のものは、ノーマリオン型トランジスタであるSITを駆動するためにゲート電圧、ソース電圧の印加に時間差を設けたSIT用の起動回路が開示されているが、−20℃〜−40℃以下の低温で回路を起動する場合には通常のゲート・ソース間電圧範囲ではSITのドレイン電流を遮断できなくなるという問題の対策が考慮されてなかった。
特許文献3に記載のものは、変圧器を使用せずに負ゲート電圧を生成する制御回路に関しては考慮されてなかった。
The thing of
本発明の目的は、ノーマリオン特性を有するパワー半導体素子またはしきい電圧が低いパワー半導体素子を駆動するのに好適な半導体回路と、この半導体回路に好適なしきい電圧のばらつきが小さくゲート・ソース間電圧の耐圧が高い電界効果型パワー半導体素子を提供することにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor circuit suitable for driving a power semiconductor element having normally-on characteristics or a power semiconductor element having a low threshold voltage, and a variation in threshold voltage suitable for this semiconductor circuit is small. An object of the present invention is to provide a field effect power semiconductor element having a high voltage withstand voltage.
本発明は、フローティングバッテリや変圧器や通常のバッテリの数を低減するために整流素子であるダイオードとキャパシタを使用した負電源電圧発生回路を設けた。 In the present invention, a negative power supply voltage generation circuit using a diode and a capacitor as a rectifying element is provided in order to reduce the number of floating batteries, transformers and ordinary batteries.
さらに、本発明では、−20℃から−40℃以下の低温状態でパワー半導体回路を使用する場合も、負荷に大きな悪影響を与えることなくパワー半導体素子を制御するため、パワー半導体素子が接続されている高圧側電圧端子の電圧を目標電圧まで上昇する前に、電界効果型パワー半導体素子を発熱させてしきい電圧を上昇させたり、通常駆動時のゲート・ソース間電圧範囲を超える負のゲート・ソース間電圧(高い逆方向電圧)を印加してドレインリーク電流を抑制した後に高圧電源を上昇させる。 Furthermore, in the present invention, even when the power semiconductor circuit is used in a low temperature state of −20 ° C. to −40 ° C. or lower, the power semiconductor element is connected in order to control the power semiconductor element without greatly adversely affecting the load. Before raising the voltage of the high-voltage side voltage terminal to the target voltage, the field effect power semiconductor element is heated to increase the threshold voltage, or the negative gate that exceeds the gate-source voltage range during normal driving The source voltage (high reverse voltage) is applied to suppress the drain leakage current, and then the high voltage power source is raised.
さらに、本発明の半導体回路に使用する電界効果型パワー半導体素子は、ソース拡散層の形状を円形に近づけ、ゲート拡散層の濃度を低くした。 Further, in the field effect power semiconductor element used in the semiconductor circuit of the present invention, the shape of the source diffusion layer is made close to a circle, and the concentration of the gate diffusion layer is lowered.
本発明では、しきい電圧が負または低いパワー半導体素子の制御回路が簡単となり半導体回路が小型化やIC化しやすくなる。 In the present invention, the control circuit for the power semiconductor element having a negative or low threshold voltage is simplified, and the semiconductor circuit is easily downsized and integrated into an IC.
本発明の半導体回路では、第1電源電圧端子と基準電圧端子との間に少なくとも1つのパワー半導体素子を配線し、前記パワー半導体素子により電力を制御される負荷と、前記パワー半導体素子を制御する制御回路を設け、該制御回路は前記パワー半導体素子のソース電圧に対しあらかじめ定められた第1電圧離れた高圧側電圧端子と第2電圧負方向に離れた低圧側電圧端子との間で動作し、第1使用温度範囲では前記パワー半導体素子のしきい電圧は、前記第1電圧と前記第2電圧の間の電圧で、第2使用温度範囲では前記パワー半導体素子のしきい電圧は前記第1電圧と前記第2電圧の間の電圧範囲を越える電圧としてもよいようにした。これにより、パワー半導体素子の制御回路の低圧側電圧端子の電圧を−20℃〜−40℃以下でもパワー半導体素子を遮断できるような高い負電圧に設定したり、常に上記低圧側電圧端子の電圧を常に変動できるように制御するための複雑な回路を用意せずにすむ。なお、前記高圧側電圧端子は前記低圧側電圧端子より電圧が高い端子であり、前記ソース電圧に対し負方向に離れた電圧でもよい、また上記第1電圧はゼロボルトも含む電圧である。 In the semiconductor circuit of the present invention, at least one power semiconductor element is wired between the first power supply voltage terminal and the reference voltage terminal, the load whose power is controlled by the power semiconductor element, and the power semiconductor element are controlled. A control circuit is provided, and the control circuit operates between a high-voltage side voltage terminal separated from a source voltage of the power semiconductor element by a predetermined first voltage and a low-voltage side voltage terminal separated in a second negative voltage direction. In the first use temperature range, the threshold voltage of the power semiconductor element is a voltage between the first voltage and the second voltage, and in the second use temperature range, the threshold voltage of the power semiconductor element is the first voltage. The voltage may exceed the voltage range between the voltage and the second voltage. Thereby, the voltage of the low-voltage side voltage terminal of the control circuit of the power semiconductor element is set to a high negative voltage that can cut off the power semiconductor element even at −20 ° C. to −40 ° C. or less, or the voltage of the low-voltage side voltage terminal is always set. Therefore, it is not necessary to prepare a complicated circuit for controlling so that the frequency can be constantly changed. The high-voltage side voltage terminal is a terminal having a higher voltage than the low-voltage side voltage terminal, and may be a voltage that is separated in the negative direction with respect to the source voltage. The first voltage is a voltage including zero volts.
さらに、本発明の半導体回路では、基準電圧端子と前記基準電圧端子の電圧より電圧が高い第1電源電圧端子との間に少なくとも1つのパワー半導体素子と出力端子を配線し、前記パワー半導体素子を制御する制御回路を設け、前記制御回路は各々パワー半導体素子のソース電圧に対し予め定められた第1電圧離れた高圧側電圧と第2電圧負方向に離れた低圧側電圧との間で動作し、前記低圧側電圧は前記ソース電圧より低い電圧であり、前記出力端子と第2電源電圧端子との間に第1のキャパシタと第1の整流素子を直列接続させ、前記出力端子の電圧が上昇したときに前記第1のキャパシタを充電し、前記第1のキャパシタに充電して高めた電圧を前記低圧側電圧端子の電圧を負方向に増加させるように使用した。これにより、ノーマリオフ特性のパワーデバイスや、しきい電圧の低いパワーデバイスを駆動するための負電源電圧をフローティング電源や変圧器を用いずに発生させることができ、制御回路が簡単で小型にできる。 Furthermore, in the semiconductor circuit of the present invention, at least one power semiconductor element and an output terminal are wired between a reference voltage terminal and a first power supply voltage terminal whose voltage is higher than the voltage of the reference voltage terminal, and the power semiconductor element is A control circuit for controlling is provided, and each of the control circuits operates between a predetermined high voltage side voltage separated from a source voltage of the power semiconductor element and a low voltage side voltage separated in the second voltage negative direction. The low-voltage side voltage is lower than the source voltage, and a first capacitor and a first rectifying element are connected in series between the output terminal and the second power supply voltage terminal, and the voltage at the output terminal rises. In this case, the first capacitor was charged, and the voltage increased by charging the first capacitor was used to increase the voltage at the low-voltage side voltage terminal in the negative direction. As a result, a negative power supply voltage for driving a power device having a normally-off characteristic or a power device having a low threshold voltage can be generated without using a floating power supply or a transformer, and the control circuit can be made simple and compact.
さらに、本発明の半導体回路に使用するパワー半導体素子は、第1主面にトレンチで分離した第1導電型の高濃度ソース領域を設け、前記第1主面と反対側の面に第1導電型の高濃度ドレイン領域を設け、前記トレンチの底辺領域に第2導電型の高濃度ゲート領域を設け、前記トレンチの側面には前記第2導電型の高濃度ゲート領域より濃度の低い第2ゲート領域を設け、前記第2導電型の高濃度ゲート領域と前記第1導電型の高濃度ソース領域との間に印加する電圧で空乏層の広がりを制御し、前記第1導電型の高濃度ソース領域と前記第1導電型の高濃度ドレイン領域との間の抵抗を制御し、前記第1導電型の高濃度ソース領域の平面形状の横Xと縦Yの長さの比(X/Y)を1/10〜1/1にした。このため、しきい電圧のばらつきが小さく、ゲート・ソース間電圧の耐圧が高くなった。従って、通常の駆動状態のときにはゲート・ソース間電圧に印加する電圧範囲は一定でも良好なオン抵抗が得られ、ゲート・ソース間ダイオードが降伏することはない。また、しきい電圧が低下したときにはゲート・ソース間に上記ゲート電圧範囲以上に高い逆方向電圧を印加できるパワー半導体素子を実現できる。 Furthermore, the power semiconductor element used in the semiconductor circuit of the present invention is provided with a first conductivity type high-concentration source region separated by a trench on the first main surface, and the first conductive surface on the surface opposite to the first main surface. A high-concentration drain region of a type, a high-concentration gate region of a second conductivity type is provided in the bottom region of the trench, and a second gate having a lower concentration than the high-concentration gate region of the second conductivity type is provided on a side surface of the trench. Providing a region, and controlling the spread of the depletion layer with a voltage applied between the second conductivity type high concentration gate region and the first conductivity type high concentration source region; The resistance between the region and the high-concentration drain region of the first conductivity type is controlled, and the ratio of the horizontal X and vertical Y lengths of the planar shape of the high-concentration source region of the first conductivity type (X / Y) 1/10 to 1/1. For this reason, the variation in threshold voltage is small, and the withstand voltage of the gate-source voltage is high. Therefore, in a normal driving state, a good on-resistance can be obtained even if the voltage range applied to the gate-source voltage is constant, and the gate-source diode does not break down. Further, it is possible to realize a power semiconductor element capable of applying a reverse voltage higher than the gate voltage range between the gate and the source when the threshold voltage is lowered.
さらに、ゲート領域とオーミックコンタクトをとるための第1ゲート金属層より厚い第2のゲート金属層を用い、ゲートパッドと接続させて低い抵抗のゲート配線を形成できる。 Furthermore, a second gate metal layer thicker than the first gate metal layer for making ohmic contact with the gate region can be used and connected to the gate pad to form a low resistance gate wiring.
以下、本発明の詳細を図面を用いて説明する。 Hereinafter, details of the present invention will be described with reference to the drawings.
図1は、本実施例の回路図であり、図2は駆動タイミングチャートである。図3は、図1で使用されるレベルシフト回路である。パワー半導体素子101、102にはnチャネル型のJFETを使用した回路を示したが、JFET以外の他の電界効果型パワー半導体素子や静電誘導型トランジスタやHEMT(High Electron Mobility Transistor) や電流利得が高く、ベース電流が小さいバイポーラ型スイッチング素子を使用しても同様である。なお、本実施例では、パワー半導体素子101、102にノーマリオン型のSiCパワー半導体素子を用いた場合を説明する。
FIG. 1 is a circuit diagram of this embodiment, and FIG. 2 is a drive timing chart. FIG. 3 is a level shift circuit used in FIG. Although a circuit using an n-channel type JFET is shown as the
本実施例は、高圧電圧端子503と出力端子505との間には、ハイサイドスイッチ用のパワー半導体素子101を接続し、出力端子505と基準電圧端子504の間にはローサイドスイッチ用のパワー半導体素子102を配置し、前記ハイサイドスイッチ用のパワー半導体素子101と前記ローサイドスイッチ用パワー半導体素子102により電力を制御される負荷104を、出力端子505に接続したブリッジ回路である。前記ハイサイドスイッチ用のパワー半導体素子101を制御するために、ハイサイドスイッチ用の制御回路110、前記ローサイドスイッチ用のパワー半導体素子102を制御するために、ローサイドスイッチ用の制御回路111を設けてある。
In this embodiment, a high-side switch
本実施例ではハイサイドスイッチ用の制御回路110の高圧側電圧端子は、パワー半導体素子101のソース端子と同じ電位であって、出力端子505に接続してある。なお、符号510は、ハイサイドスイッチ用の制御回路110の低圧側電圧端子である。また、ローサイドスイッチ用の制御回路111の高圧側電圧端子はパワー半導体素子102のソース端子と同じ電位であって基準電圧端子504に接続している。なお、符号509は、ローサイドスイッチ用の制御回路111の低圧側電圧端子である。
In this embodiment, the high voltage side voltage terminal of the
本実施例では、電圧端子500、506、501、502、513の電圧は、バッテリ126、127、128、129により、例えば、各々100V、90V、3V、0V、−10Vに設定している。もちろん、バッテリに代えて、各電圧を発生する電源装置であってもよい。電圧端子506、501、502、513は各々電圧端子511、507、基準電圧端子504、低圧側電圧端子509とスイッチ115、116、117、118を介して接続してあるが回路の漏れ電流が無視できる場合にはスイッチ115、116、117、118を省いて常時接続しても構わない。なお、スイッチ115、116、117、118は機械式リレーを用いたスイッチでも半導体スイッチでも構わない。また、本実施例では例えば電圧端子500の電圧はバッテリ128、127、126を接続して、その合計の電圧で生成されるように図示してあるが、電圧端子500、506、501の電圧は各々別々のバッテリで独立に生成しても構わない。
In this embodiment, the voltages at the
本実施例では、出力端子505と電圧端子511との間にキャパシタ114と整流素子であるダイオード113を接続し、出力端子505が高電位になったときにキャパシタ114に充電した電圧によりハイサイドスイッチ用の制御回路110の低圧側電圧端子510の電圧を生成することである。低圧側電圧端子510の電圧はパワー半導体素子101のソース端子である出力端子505の電圧より、{(高圧電圧端子503の電圧)−(電圧端子511の電圧)−(ダイオード113の順方向電圧)}だけ低い電圧になり、キャパシタ114に充電され、負電圧用のフローティング電源として使用される。すなわち、本実施例の場合にはパワー半導体101のソース電流により、キャパシタ114を充電し、このパワー半導体素子101を制動する回路110の低圧側電圧端子510の電圧がソース電圧よりも負の電圧となるように生成している。
In this embodiment, a
このため、ハイサイドスイッチの制御回路のためにフローティングのバッテリを接続したり変圧器を用いてフローティングの電源を生成する必要がない。本実施例の場合には、パワー半導体素子101のしきい電圧は0Vと、−{(高圧電圧端子503の電圧)−(電圧端子511の電圧)−(ダイオード113の順方向電圧)}V、との間の値になっている。
For this reason, there is no need to connect a floating battery or generate a floating power supply using a transformer for the control circuit of the high side switch. In this embodiment, the threshold voltage of the
図2に駆動タイミングチャートを示す。Vddは高圧電圧端子503の電圧、Voutは出力端子505の電圧である。本実施例ではスイッチ117がオンするときとメインスイッチがオンするときが同時として示す。スイッチ116とスイッチ118をオンすると制御回路134、制御回路111の電源電圧が立ち上がり、キャパシタ114が充電されて制御回路110の電源電圧も立ち上がる。その後、スイッチ105、115をオンする。本実施例の半導体回路は、メインスイッチ投入後に高圧電圧端子503の電圧を最終目標電圧Vdd(100%)の80%の電圧であるVdd(80%)になるまで上昇させる間の、少なくとも一時期に、高圧電圧端子503からの供給電流Isupの半分以上がパワー半導体素子101のドレイン電流Ifetとなるように駆動する。この時、パワー半導体素子101に流すドレイン電流は、パワー半導体素子101に流す最大ドレイン電流の0.1% 以上のドレイン電流となる。また、このとき、出力電圧Voutは最終目標電圧Vdd(100%)の30%以下の電圧となるように高圧電圧端子503の昇圧速度を抑える。
FIG. 2 shows a drive timing chart. Vdd is the voltage at the
このため、本実施例ではインピーダンス108、109とスイッチ106、107を用いて、パワー半導体素子のドレイン電流が大きくなるときには、供給電流Isupの経路のインピーダンスを大きくして供給電流Isupを小さくする。このt2からt3の期間にパワー半導体素子に電流を流し自己発熱させ、パワー半導体素子の接合温度を上昇させて、パワー半導体素子のドレインリーク電流を低減させる。一度半導体チップが発熱すると、急速には温度が低下しないため、ドレインリーク電流を低い状態のままに保てる。ドレイン電流が減少したt3の時点でスイッチ106をオンさせることにより供給電流Isupの経路のインピーダンスを少し小さくし、キャパシタ103やパワー半導体素子の寄生容量の充電を行なう。高圧電圧端子503の電圧が目標電圧にほぼ達したt4の時点でスイッチ107をオンさせて、供給電流Isupの経路のインピーダンスをゼロにし、通常の駆動モードに移行する。
For this reason, in this embodiment, when the drain current of the power semiconductor element is increased by using the
なお、本実施例ではパワー半導体素子のしきい電圧を上げるためにパワー半導体素子の自己発熱を利用したが、ヒータによる加熱や誘導加熱などの手段を用いて高圧電圧端子503の電圧Vddを目標電圧まで上昇させる前にパワー半導体素子を加熱しても良い。なお、高圧電圧端子503の電圧を徐々に増加させる方法として、上記では、抵抗108、109とスイッチ素子105、106、107を使用して実現しているが、これら抵抗やスイッチを使用せずにチョッパ等を用いた昇圧回路を使用し、昇圧速度を制御して実現しても構わない。
In this embodiment, the self-heating of the power semiconductor element is used to increase the threshold voltage of the power semiconductor element. However, the voltage Vdd at the
従来技術の制御回路では高圧電圧端子503の電圧を上昇させるときには、パワー半導体素子はオフ駆動させ、そのときのドレイン電流はゼロからパワー半導体素子の最大電流の0.1%未満の電流にしていた。このため、−20℃〜−40℃の低温状態でしきい電圧が低下したパワー半導体素子を遮断できる条件で制御回路の低圧側電圧端子の電圧を決定しようとすると、室温状態でパワー半導体素子を遮断するために必要な低圧側電圧端子の電圧より低い電圧(高い負電圧)が必要となる。このため、ゲート駆動回路の電圧振幅を常に高くする必要があり、充放電電力が高くなる。また、常に低圧側電圧端子の電圧が最適値になるような制御回路を使用しようとすると制御回路が複雑になった。
In the control circuit of the prior art, when the voltage at the
また、従来技術の突入電流防止回路では高圧電圧端子503の電圧を上昇させるときにはパワー半導体素子はオフ駆動させるためにパワー半導体素子にはドレイン電流は流れず、供給電流Isupはキャパシタ103やパワー半導体素子101、102の寄生容量を充電させるためにのみ使われると想定してインピーダンス109等の値を選定していた。このため、従来技術の突入電流防止回路を用いてドレイン電流の遮断能力が低下したパワー半導体素子を駆動しようとするとドレインリーク電流が急に大きくなりすぎ、出力端子に印加される出力電圧Voutは最終目標電圧Vdd(100%)の30%以上の電圧となる。このため、パワー半導体素子が破壊したり負荷であるアクチュエータが誤動作する可能性があった。あるいは、過電流や過電圧の保護回路が動作し、回路の起動ができなくなるという場合があった。これに対し、本実施例ではこれらの問題を回避できる。
In the conventional inrush current prevention circuit, when the voltage at the
本実施例ではパワー半導体素子のドレイン電流遮断能力が低下する−20℃〜−40℃以下の低温状態で、パワー半導体素子を加熱してしきい電圧を上げるかあるいは、パワー半導体素子のゲート・ソース間に印加する逆電圧を一時的に増加することを同時に実施できる回路図になっているが、どちらか一つの方法だけを使用しても構わない。なお、ダイオード138は負荷から逆流する電流を防止するためのダイオードであり用途によっては不要である。すなわち、たとえばダイオード138をなくし、負荷から逆流する電流が過大となった場合には、スイッチ107、106をオフさせて抵抗108、109により負荷電流を抑制させ、負荷から逆流する電流が低下したら、まずスイッチ106をオンさせ、その後スイッチ107をオンさせるという駆動をしてもかまわない。
In this embodiment, the drain current blocking capability of the power semiconductor element is lowered. In the low temperature state of −20 ° C. to −40 ° C. or lower, the power semiconductor element is heated to increase the threshold voltage, or the gate / source of the power semiconductor element Although the circuit diagram is such that the reverse voltage applied between them can be temporarily increased at the same time, only one of the methods may be used. The
図1の端子508は入力端子で、制御信号は、制御回路134、レベルシフト回路125を通ってローサイドスイッチ用の制御回路111を制御し、さらにレベルシフト回路112を介してハイサイドスイッチ用の制御回路110を制御する。図3にレベルシフト回路125とレベルシフト回路112の構成例を示す。レベルシフト回路125は電圧端子507/基準電圧端子504の信号レベルから基準電圧端子504/低圧側電圧端子509へ電圧レベルを下げる。「H」を伝達するためにはMOSFET307をオンし、MOSFET308をオフする。これにより、ラッチ回路313がセットされて出力Q1が「H」になる。「L」を伝達するためにはMOSFET308をオンし、MOSFET307をオフする。これにより、ラッチ回路313がリセットされて出力Q1が「L」になる。レベルシフト回路112は基準電圧端子504/低圧側電圧端子509の信号レベルから出力端子505/低圧側電圧端子510の信号レベルへ電圧レベルを上げる。「H」を伝達するためにはMOSFET300をオンし、MOSFET301をオフする。これにより、ラッチ回路306がセットされて出力Q2が「H」になる。「L」を伝達するためにはMOSFET300をオンし、MOSFET301をオフする。これにより、ラッチ回路306がリセットされて出力Q2が「L」になる。
A terminal 508 in FIG. 1 is an input terminal, and a control signal passes through the
もし、電圧端子507/基準電圧端子504の電圧レベルから出力端子505/低圧側電圧端子510の電圧レベルに直接レベルシフトしようとすると電圧範囲が出力端子505の電圧状態により高電位側にも低電位側にも電圧を伝達する必要が生じるため回路が複雑になる。これに対し、本実施例では入力端子からの信号はハイサイドスイッチを制御する信号も一旦負電圧側にレベルシフトし、その後高電圧側にレベルシフトしている。すなわち、本実施例では各レベルシフト回路においてレベルシフトさせる電圧範囲が高電位側方向または低電位側方向だけとなるため、制御回路が簡単になる。なお、図3において、MOSFET307とMOSFET311の間、MOSFET308とMOSFET309の間、MOSFET304とMOSFET301の間、MOSFET302とMOSFET300の間に各々キャパシタを設けて、容量結合を利用してレベルシフトしても構わない。あるいは、パワー半導体素子を制御する信号の伝達手段として、フォトカプラのような光学的手段を用いたり、変圧器で信号を伝達しても構わない。
If a voltage level is directly shifted from the voltage level of the
メインスイッチが投入された時にパワー半導体素子101のゲート・ソース間に逆バイアス電圧が印加されない場合、すなわち、キャパシタ114が充電されてない場合にはパワー半導体素子101をオフできなくなり、高圧電圧端子503を目標電圧まで上昇させようとすると出力端子505の電圧も同時に上がる。そこで、本実施例ではメインスイッチが投入されるときには低圧側電圧端子509に接続してあるスイッチ素子であるMOSFET123をオンさせてハイサイドスイッチ用制御回路をオフ駆動できるようにした。さらに、本実施例では−20℃から−40℃以下の低温状態でパワー半導体素子101をオフしにくくなったときに、MOSFET123をオンさせ続けることにより、パワー半導体素子101の制御回路の低圧側電圧端子510を低圧側電圧端子509の電圧にとどめることができる。このため、ソース端子でもある出力端子505の電圧が上昇するとパワー半導体素子101のゲート・ソース間に通常のゲート電圧範囲を超えた低い電圧(高い逆方向電圧)が印加できるため、出力端子(ソース端子)の電圧の上昇は最小限度に抑えられる。なお、MOSFET123を用いるとパワー半導体素子101がオフ状態のときにMOSFET123をオンさせて、MOSFET123のドレイン電流が規定電流以上になったらオフする駆動をすることにより、パワー半導体素子101のゲート・ソース間ダイオードが降伏電圧となるまで、または、パワー半導体素子101のゲート・ソース間に接続したツェナーダイオード142が降伏する電圧まで低圧側電圧端子510の電圧を下げることが可能である。これにより、パワー半導体素子101のしきい電圧が低くなったときにはいつでもパワー半導体素子101をオフさせために必要な高い負のゲート・ソース間電圧を印加でき、更に、不要な電流損失を抑制できる。なお、ここではスイッチ素子123の役割をパワー半導体素子が低温になりすぎて、オフしにくくなった場合で説明したが、高温時にしきい電圧が低下して、パワー半導体素子がオフしにくくなった場合に使用しても同様の効果がある。また、スイッチ素子123は負電圧端子504に接続することが望ましいが、基準電圧端子504に接続してもかまわない。
When the reverse bias voltage is not applied between the gate and the source of the
ツェナーダイオード142は制御回路110に使用されるMOSFET119、120などを過電圧から保護するために設けてあるが、過電圧の心配がない場合には不要である。また、抵抗100はMOSFET123の電流を抑制するために設けてあるがなくても構わない。または、MOSFET123をなくし、抵抗値の大きい抵抗100だけを設けた場合には抵抗100に常に電流が流れるが、高圧電圧端子503の電圧を立ち上げる前に負の低圧側電圧端子509によりキャパシタ114を簡単に充電できてパワー半導体素子101をオフ制御できる。また、制御回路134、110、111はキャパシタとダイオードの一部は外付けになるが、スイッチ素子であるMOSFET等はワンチップに集積回路化して小型化できる。
The
なお、本実施例ではパワー半導体素子としてノーマリオン型のJFETを用いて説明したが、本発明でノーマリオン型のパワーMOSFETも含む電界効果型パワー半導体素子を対象とした一般の制御回路に対して好適である。ただし、−20℃から−40℃以下の低温状態でドレイン電流を遮断する能力が低下するJFETやSITやMES・FETや蓄積型電界効果トランジスタを用いた場合に特に好適である。 In this embodiment, a normally-on type JFET is used as the power semiconductor element. However, in the present invention, a general control circuit for a field effect type power semiconductor element including a normally-on type power MOSFET is used. Is preferred. However, it is particularly suitable when a JFET, SIT, MES • FET, or a storage field effect transistor whose ability to cut off the drain current is lowered at a low temperature of −20 ° C. to −40 ° C. is used.
図4は、本実施例の回路図である。本実施例ではハイサイドスイッチ用のパワー半導体素子101を強制的にオフさせる手段としてMOSFET123をパワー半導体素子101のゲート端子に接続してあり、さらに、パワー半導体素子101のゲート端子と低圧側電圧端子510との間に整流素子であるダイオード130を設けたことが実施例1と異なるだけで、その他は実施例1と同じである。ダイオード130がない場合には、スイッチ素子であるMOSFET120のドレイン・ソース間に存在する寄生ダイオードによりパワー半導体素子101のゲート・ソース間に高い負の電圧が印加され、低圧側電圧端子510の電圧も下がるため、図1に示した実施例1と同様の動作となる。ダイオード130があるとパワー半導体素子101のゲート・ソース間に低圧側電圧端子510より低い電圧も印加できるため、制御回路110を構成する半導体スイッチング素子の耐圧を高くしなくてもパワー半導体素子101のゲート・ソース間に高い負電圧を印加できる。
FIG. 4 is a circuit diagram of this embodiment. In this embodiment, a
図5は、本実施例の回路図である。本実施例では制御回路134を基準電圧端子504と低圧側電圧端子509の間で動作する回路にしたことが実施例1と異なる。本実施例の場合にはレベルシフト回路125がいらない利点がある。その他は実施例1と同じである。
FIG. 5 is a circuit diagram of the present embodiment. This embodiment is different from the first embodiment in that the
図6は、本実施例の回路図である。図1に示した実施例1の回路図と比べると、本実施例では高圧側電圧端子は512で、パワー半導体素子101のソース端子505より高い電圧である場合の実施例であることが異なる。このため、ハイサイドスイッチ用パワー半導体素子101とローサイドスイッチ用パワー半導体素子102のゲート・ソース間電圧範囲を負方向のみならず正方向にも印加できる。このため、パワー半導体素子101のゲート・ソース間電圧を高くでき、オン抵抗を低くできる。またパワー半導体素子101、102がノーマリオフ型の素子の場合でも使用することができる。本実施例の回路構成は、キャパシタ131と整流素子であるダイオード132を設けてあり、ハイサイドスイッチ用パワー半導体素子の高圧側電圧端子は電圧端子512になる。出力端子505が低電位になったときに、キャパシタ131に電荷が充電され電圧が高められ、この電圧により電圧端子512の電圧はパワー半導体素子101のソース端子が接続されている出力端子505の電圧より{(電圧端子507の電圧)−(ダイオード132の順方向電圧)}だけ高い値になる。ハイサイドスイッチ用パワー半導体素子の低圧側電圧端子は図4と同じで低圧側電圧端子510である。本実施例の場合には、ハイサイドスイッチ用パワー半導体素子101のしきい電圧は、{(電圧端子507の電圧)−(ダイオード132の順方向電圧)}Vと−{(高圧電圧端子503の電圧)−(電圧端子511の電圧)−(ダイオード113の順方向電圧)}Vとの間の値になっている。
FIG. 6 is a circuit diagram of this embodiment. Compared with the circuit diagram of the first embodiment shown in FIG. 1, the present embodiment differs from the first embodiment in that the high-voltage side voltage terminal is 512 and the voltage is higher than the
ローサイドスイッチ用パワー半導体素子の高圧側電圧端子は電圧端子514になる。本実施例では、ローサイドスイッチ用パワー半導体素子の高圧側電圧端子は電圧端子507にしてもよいがハイサイドスイッチ用パワー半導体素子とローサイドスイッチ用パワー半導体素子の高圧側電圧端子の電圧を揃えるために整流素子であるダイオード133を設けた。JFETの場合ゲート・ソース間の順方向電圧は、Si基板の場合には0.7V 程度、SiC基板の場合でも2.5V 程度と低い。正の電圧を高くしすぎるとゲートからドレインに電流が流れてしまうため、電圧端子507の電圧制御は大切である。
The high voltage side voltage terminal of the power semiconductor element for the low side switch is the
本回路の構成により電圧端子507の電圧を最適に制御することにより、ハイサイドスイッチ用パワー半導体素子101とローサイドスイッチ用パワー半導体素子102の両方のゲート・ソース間電圧の上限値をほぼ同じ値に設定できる。そのために、ハイサイドスイッチ用パワー半導体素子101とローサイドスイッチ用パワー半導体素子102を最適に制御できる。なお、整流素子であるダイオード133を設けた場合にはローサイドスイッチ用パワー半導体素子102のしきい電圧は{(電圧端子507の電圧)−(ダイオード133の順方向電圧)}Vと(低圧側電圧端子509の電圧)Vとの間の値にしている。
By optimally controlling the voltage at the
なお、本実施例では、パワー半導体素子としてはパワーMOSFETも含む電界効果型パワー半導体素子を対象とした一般の制御回路に対して好適である。特に、−20℃から−40℃以下の低温状態でドレイン電流を遮断する能力が低下するJFETやSITやMES・FETや蓄積型電界効果トランジスタを用いた場合に特に好適である。 In this embodiment, the power semiconductor element is suitable for a general control circuit intended for a field effect type power semiconductor element including a power MOSFET. In particular, it is particularly suitable when a JFET, SIT, MES • FET, or a storage field effect transistor whose ability to cut off the drain current is lowered in a low temperature state of −20 ° C. to −40 ° C. or lower is used.
ノーマリオフ型パワー半導体素子の場合にはゲート・ソース間電圧をゼロボルトにすればオフできるため、本実施例のように必ずしもゲート・ソース間に負電圧を印加する必要はないが、本実施例のようにパワー半導体素子のゲート・ソース間に負電圧を印加してオフさせる場合にはゲート端子に印加される雑音によりパワー半導体素子が誤ってオンすることを防止できる。その他は実施例1と同じである。 In the case of a normally-off type power semiconductor device, it can be turned off by setting the gate-source voltage to zero volt. Therefore, it is not always necessary to apply a negative voltage between the gate and the source as in this embodiment, but as in this embodiment. In addition, when a negative voltage is applied between the gate and source of the power semiconductor element to turn it off, it is possible to prevent the power semiconductor element from being turned on by mistake due to noise applied to the gate terminal. Others are the same as in the first embodiment.
図7は、本実施例の回路図である。図6に示した実施例4の回路図と比べると、本実施例では整流素子としてダイオード132の代わりにMOSFET124とコンパレータ135を使用していることが異なる。コンパレータ135は電圧端子512の電圧が電圧端子507の電圧より低くなったときにだけMOSFET124をオンさせ、電圧端子512の電圧が電圧端子507の電圧より高くなったときにだけMOSFET124をオフさせる。このため、回路は少し複雑になるが図6のダイオード132の順方向電圧降下分を低くできる。このため、本実施例では図6のダイオード133も削除できる。その他は実施例4と同じである。
FIG. 7 is a circuit diagram of this embodiment. Compared with the circuit diagram of the fourth embodiment shown in FIG. 6, the present embodiment is different in that the
図8は、本実施例の回路図である。図6に示した実施例4の回路図と比べると、本実施例ではキャパシタ114の代わりにキャパシタ136を使用していることが異なる。ハイサイドスイッチ用制御回路の低圧側電圧端子の電圧はキャパシタ136とキャパシタ131に充電される電圧の差で決まっている。本実施例の場合にはキャパシタ114はないがキャパシタ136とキャパシタ131があるため、実質的には図6と同じである。従って、本実施例の特徴とその効果は実施例4と同じである。
FIG. 8 is a circuit diagram of this embodiment. Compared to the circuit diagram of the fourth embodiment shown in FIG. 6, the present embodiment is different in that the
図9は、本実施例の回路図である。図1に示した実施例1の回路図と比べると、本実施例では、ローサイドスイッチ用パワー半導体素子102の制御回路111の低圧側電圧端子509の負電圧をバッテリ129なしで生成していることが異なる。低圧側電圧端子509の電圧を生成するために、キャパシタ114とローサイドスイッチ用の低圧側電圧端子509との間に整流素子であるダイオード139を接続してある。
FIG. 9 is a circuit diagram of this embodiment. Compared with the circuit diagram of the first embodiment shown in FIG. 1, in this embodiment, the negative voltage of the low-voltage
これにより出力端子505が高圧になったときにキャパシタ114を充電し、出力端子505が低電位になったときにキャパシタ114に充電していたエネルギーの一部をキャパシタ141を充電するために使用している。すなわち、キャパシタ141を図1に示したバッテリ129の代わりに使用している。さらに、メインスイッチが投入されて高圧電圧端子503の電圧が立ち上がる前にパワー半導体素子101、102をオフ駆動するため、図10で示されるようなチャージポンプ回路137により基準電圧端子504より負の電圧を低圧側電圧端子509に発生させて、キャパシタ141をあらかじめ充電する。図10において、MOSFET319〜323はダイオード(整流素子)として動作しており、ゲートが接続された端子がアノード、ゲートが接続されてない方の端子がカソードとして動作する。符号324から327はキャパシタで、クロックφ1とクロックφ2を逆位相で動作させて低圧側電圧端子509から基準電圧端子504に電荷を移動させることにより、低圧側電圧端子509を負電圧にする。クロック周波数は数百kHz程度から数十MHz程度にしている。また、制御回路134、110、111、チャージポンプ回路137はキャパシタとダイオードの一部は外付けになるがスイッチ素子であるMOSFET等はワンチップに集積回路化して小型化できる。その他は実施例1と同じである。
Thus, the
図11は、本実施例の回路図である。図6に示した実施例4の回路図と比べると、図9に示した実施例7と同様に、ハイサイドスイッチ用制御回路の低圧側電圧端子509の負電圧をバッテリ129なしで生成していることだけが異なっている。その他は実施例4と同じである。なお、ローサイドスイッチ用パワー半導体素子102が、ノーマリオフ型素子の場合にはチャージポンプ回路137はなくてもよい。
FIG. 11 is a circuit diagram of this embodiment. Compared with the circuit diagram of the fourth embodiment shown in FIG. 6, as in the seventh embodiment shown in FIG. 9, the negative voltage of the low-voltage
図12は、本実施例の回路図である。本実施例はパワー半導体素子101をハイサイドスイッチ回路に用いた場合である。本実施例は図9に示した実施例7においてローサイドスイッチ用のパワー半導体素子102関係の回路がないだけで、その他は実施例7と同じである。
FIG. 12 is a circuit diagram of this embodiment. In this embodiment, the
図13は、本実施例の回路図である。本実施例はパワー半導体素子102をローサイドスイッチ回路に用いた。本実施例は図9に示した実施例7においてハイサイドスイッチ用のパワー半導体素子101関係の回路がないだけで、その他は実施例7と同じである。
FIG. 13 is a circuit diagram of this embodiment. In this embodiment, the
図14は、本実施例の回路図である。図1に示した実施例1の回路図と比べると、本実施例では、図1に示したハイサイドスイッチ素子の低圧側電圧を供給する電圧端子506、511、スイッチ115をなくし、その代わり、キャパシタ143を追加してハイサイドスイッチ素子の低圧側で電圧端子510の電圧を生成していることが異なる。このため、図1の電圧端子511はなくして電圧端子507と共通に使用している。なお、バッテリ126、127はバッテリ144として集約して示す。なお、電圧端子507の電圧はバッテリ144を使用せずに電源装置で生成してもかまわない。
FIG. 14 is a circuit diagram of the present embodiment. Compared with the circuit diagram of the first embodiment shown in FIG. 1, in this embodiment, the
本実施例では、高圧電圧端子503が例えば100V、電圧端子501が例えば3Vのときに出力端子505と低圧側電圧端子510との間の電圧を10Vにするには、ツェナーダイオード142はなくてもキャパシタ114とキャパシタ143の容量比を87:10とすればよい。なお、この容量比は、寄生容量やダイオードの順方向電圧降下やパワー半導体素子のオン電圧は無視したものである。降伏電圧が10Vのツェナーダイオード142を使用することにより、上記キャパシタの容量比がずれても出力端子505と低圧側電圧端子510との間の電圧を10Vにできる。本実施例では電圧端子506、511やスイッチ115をなくしたが、その他は実施例1と同じである。
In this embodiment, when the
図15は、本実施例の回路図である。図11に示した実施例8の回路図と比べると、本実施例では、図14に示した実施例11と同様にハイサイドスイッチ用制御回路の低圧側電圧端子509の負電圧をバッテリ129なしで生成していることが異なる。このため、本実施例では、図11の電圧端子506、511やスイッチ115をなくすことができる。本実施例では、電圧端子506、511やスイッチ115がない他は、実施例8と同じである。
FIG. 15 is a circuit diagram of this embodiment. Compared with the circuit diagram of the eighth embodiment shown in FIG. 11, in this embodiment, the negative voltage at the low-voltage
図16は、本実施例の回路ブロック図である。本実施例では図15に示した実施例12を例にして、高圧電圧端子503、電圧端子507、低圧側電圧端子509の電圧を交流回路から生成する場合を示す。本実施例ではメインスイッチをオンさせるとスイッチ145、スイッチ146がオンし、変圧器152により電圧端子507、低圧側電圧端子509に電圧が生成される。さらに高圧電圧端子503用のスイッチ200は図2で説明したように高圧回路を起動する時に内部抵抗を徐々に低下するようになっており、ダイオード147からダイオード150で構成される整流回路156とキャパシタ151により脈流を低減させて、高圧電圧端子503の電圧を発生させている。本実施例では、図15に示した実施例12の回路で、スイッチ200が交流に対するスイッチ回路になっている。
FIG. 16 is a circuit block diagram of the present embodiment. In the present embodiment, the case where the voltages of the
図18は、本実施例のパワー半導体素子の平面図であり、図17は図18のA−A′部分の断面図である。本実施例の半導体素子はバンドギャップが2.0eV 以上のワイドバンドギャップ半導体であるSiCを半導体基板に用いたJFETまたはSITである。なお、ワイドバンドギャップ半導体基板には、SiCのほかにもGaN(窒化ガリウム)やダイアモンドがある。図17と図18で、符号1はドレイン電極、2は高濃度n型基板、3は低濃度n型ドレイン領域、4aは高濃度n型ソース領域、6aは高濃度p型ゲート領域、7aは低濃度p型ゲート領域、5aは高濃度n型ソース領域4aとオーミックコンタクトをとるために設けたソース電極、8aは高濃度p型ゲート領域6aとオーミックコンタクトをとるために設けたゲート電極、9aは第2のソース電極、9bは第2のゲート電極である。低濃度p型ゲート領域7aは、トレンチを形成後に斜めイオン打ち込みによりp型不純物層を形成する。符号10はゲートパッドが形成される領域である。また、ソースパッドの位置は図18には示してないが、ゲートパッドが形成される領域10と同じ平面上に形成する。
FIG. 18 is a plan view of the power semiconductor element of this example, and FIG. 17 is a cross-sectional view taken along the line AA ′ of FIG. The semiconductor element of this embodiment is a JFET or SIT using SiC, which is a wide band gap semiconductor having a band gap of 2.0 eV or more, as a semiconductor substrate. The wide band gap semiconductor substrate includes GaN (gallium nitride) and diamond in addition to SiC. 17 and 18,
ゲート・ソース間に逆バイアスの電圧が印加されると、低濃度p型ゲート領域7a、ゲート電極8aと、低濃度n型ドレイン領域3との間の空乏層が広がり、高濃度n型ソース領域4a直下のトレンチで囲まれたチャネル領域に電流が流れなくなる。逆に、ゲート・ソース間の逆バイアス電圧を低くし、しきい電圧より高いゲート電圧が印加されたときには、ドレイン・ソース間に電流が流れる。
When a reverse bias voltage is applied between the gate and the source, a depletion layer between the low-concentration p-
従来技術のパワーMOSFETの場合には、単位面積当たりのゲートの長さを長くしてオン抵抗を下げるためにセルを円形や多角形にすることが行われていた。すなわち、図18の平面寸法XとYの比率を小さくしていた。また、従来技術のJFETの場合には、ドレイン電流はチャネルの平面図サイズに比例するため、従来技術ではオン抵抗を下げるために、高濃度n型ソース領域4aを細長く形成、すなわち、平面寸法XとYの比率X:Yはできるだけ大きく取っていた。
In the case of the power MOSFET of the prior art, the cells have been made circular or polygonal in order to increase the gate length per unit area and lower the on-resistance. That is, the ratio of the planar dimensions X and Y in FIG. 18 is reduced. In the case of the prior art JFET, the drain current is proportional to the plan view size of the channel. Therefore, in the prior art, in order to reduce the on-resistance, the high-concentration n-
しかしながら、本実施例のように、トレンチを利用してゲート半導体領域を形成しgmが高い接合型FETを作る場合には、平面寸法XとYの比率を大きくすると、しきい電圧がばらつきやすくなることが判明した。また、ドレイン・ソース間の破壊ポイントが細長く形成したチャネル領域の隅に集中するためドレインの耐圧特性が図19の(I)で示すグラフのように、ソフトブレークダウン特性となることが分かった。 However, in the case where a gate semiconductor region is formed using a trench to form a junction type FET having a high gm as in this embodiment, the threshold voltage is likely to vary if the ratio of the planar dimensions X and Y is increased. It has been found. In addition, since the breakdown points between the drain and the source are concentrated at the corners of the elongated channel region, the breakdown voltage characteristics of the drain are soft breakdown characteristics as shown in the graph shown in FIG.
本実施例のJFETでは高濃度n型ソース領域4aの平面寸法XとYの比X/Yを1/10から1/1、すなわち、平面寸法XがYの10%〜100%、さらに望ましくは平面寸法XとYの比X/Yを、1/5から1/1、すなわち、平面寸法XがYの20%〜100%とした。また、トレンチ領域で囲まれるソース領域である高濃度n型ソース領域4aならびに高濃度n型ソース領域4a直下のチャネル領域を縦方向と横方向に複数個配置して、オン抵抗を低くし、大電流化した。これにより、ドレイン・ソース間の破壊ポイントの数が増加し一様化するため、図19の(II)で示すグラフのように、ドレイン電流の立ち上がり部分が急峻になって、破壊特性をハードブレークダウン化し、破壊強度を高くした。さらに、本実施例では、低濃度p型ゲート領域7a、ゲート電極8aで囲まれるチャネル領域の形状が均一化しやすくなるため、しきい電圧のばらつきが小さくなる。なお、高濃度n型ソース領域4aの平面形状は四角ではなく多角形や楕円形や円形、半円と直線を組み合わせた競技トラック形状にするとさらによい。
In the JFET of this embodiment, the ratio X / Y of the planar dimension X to Y of the high-concentration n-
素子温度が−20℃から−40℃程度の低温では、特にp型不純物が活性化しなくなりチャネル部に空乏層を形成しにくくなることが分かった。このような低温状態でもJFETを遮断させやすくするためにはゲート・ソース間に高い逆方向電圧を印加する必要がある。ソース用半導体領域とゲート用半導体領域が高濃度で接触するとゲート・ソース間ダイオードの耐圧が低くなるため、本実施例では低濃度p型ゲート領域7aを設けてゲート・ソース間ダイオードの逆方向電圧に対する耐圧を高くしている。このため、本実施例のJFETでは、−20℃から−40℃以下の低温でオフできるような高い負ゲート電圧を印加しても、ゲート・ソース間のリーク電流を無視できる。また、本構造は、JFETが高温となり、しきい電圧が低くなった場合に、高い負ゲート電圧を印加する場合にも有効である。
It has been found that when the device temperature is as low as about −20 ° C. to −40 ° C., the p-type impurity is not activated and it is difficult to form a depletion layer in the channel portion. In order to easily shut off the JFET even in such a low temperature state, it is necessary to apply a high reverse voltage between the gate and the source. When the source semiconductor region and the gate semiconductor region are in contact with each other at a high concentration, the breakdown voltage of the gate-source diode is lowered. Therefore, in this embodiment, a low-concentration p-
なお、トレンチを細く形成するために、トレンチの底のゲート用の高濃度p型ゲート領域6aにオーミックコンタクトを取るために用いるゲート電極8aは厚くできない。このため、ゲート電極8aをトレンチの上に延長させることは難しい。一方、トレンチの底の高濃度p型ゲート領域6aからゲートパッドが形成される領域10までの配線を形成するためには、トレンチの側壁に形成した低濃度p型ゲート領域7aを介してトレンチの底からトレンチの上まで接続すると簡単であるが、ゲート抵抗が高くなる。
In order to form a narrow trench, the
そこで、本実施例の半導体素子では、ゲート電極8aからゲートパッドが形成される領域10までのゲート配線抵抗を低減するために、高濃度p型ゲート領域6aにオーミックコンタクトをとるためにゲート電極8aを設け、さらにゲート電極8aより膜厚が厚い第2のゲート電極9bと接続して、ゲートパッドが形成される領域10に接続した。さらに、ソース電極の抵抗を低減するために高濃度n型ソース電極4aより膜厚が厚い第2のソース電極9aを配置している。ここで、第2のソース電極9aと第2のゲート電極9bは同一工程で形成できる。
Therefore, in the semiconductor element of this embodiment, in order to reduce the gate wiring resistance from the
また、本実施例ではドレイン・ソース間の耐圧を高くするために、トレンチの底に形成した高濃度p型領域6b、6cと、トレンチの側壁に形成した低濃度p型領域7b、7cを、トレンチの上に形成した高濃度n型領域4b、4cで分離して、フローティングのフィールドリミティングリングを形成している。高濃度n型領域4bはソース用の高濃度n型ソース領域4aと同一工程にし、高濃度p型領域6b、6cと、低濃度p型領域7b、7cはゲート用の高濃度p型領域6a、ゲート用の低濃度p型ゲート領域7aと同一工程で形成できる。なお、高濃度n型領域4a、4b、4cをp型領域7a、7b、7cと高濃度不純物同士で接触しないように離して形成する場合には、トレンチ側壁のp型領域7a、7b、7cの不純物濃度は高くても耐圧確保できるためかまわない。
In this embodiment, in order to increase the breakdown voltage between the drain and the source, the high concentration p-
以上、本実施例では電界効果型パワー半導体素子はnチャネル型の場合を説明したが、pチャネル型のパワー半導体素子の場合には回路の極性や不純物層の導電型を逆にすることにより同様な構成が実現でき、同様の効果が得られることはいうまでもない。 As described above, in this embodiment, the field effect type power semiconductor element is described as being an n-channel type. However, in the case of a p-channel type power semiconductor element, the same is achieved by reversing the polarity of the circuit and the conductivity type of the impurity layer. Needless to say, a simple structure can be realized and the same effect can be obtained.
1…ドレイン電極、2…高濃度n型基板、3…低濃度n型ドレイン領域、4a…高濃度n型ソース領域、4b、4c、4d、4e…高濃度n型領域、5a…ソース電極、5b〜5e、8b、8c、8d…金属層、6a…高濃度p型ゲート領域、6b〜6d…高濃度p型領域、7a…低濃度p型ゲート領域、7b〜7d…低濃度p型領域、8a…第1ゲート金属層、9a…第2のソース電極、9b…第2のゲート電極、9c…フィールドプレート金属層、9d…ドレインフィールドプレート金属層、10…ゲートパッドが形成される領域、11…絶縁層、100…抵抗、101、102…パワー半導体素子、103、114、131、136、141、143、151、324〜327…キャパシタ、104…負荷、105〜107、115〜118、145、146、200…スイッチ、108、109…インピーダンス、110、111、134…制御回路、112、125…レベルシフト回路、113、130、132、133、138、139、147〜150…ダイオード、119〜124…MOSFET、126〜129、144…バッテリ、135…コンパレータ、137…チャージポンプ回路、142、157…ツェナーダイオード、152…変圧器、153…交流用プラグ、154、155…電源回路、156…整流回路、300〜305、307〜312、314〜323…MOSFET、306、313…ラッチ回路、500、501、502、506、507、511〜514…電圧端子、503…高圧電圧端子、504…基準電圧端子、505…出力端子、508…入力端子、509、510…低圧側電圧端子。
DESCRIPTION OF
Claims (21)
前記パワー半導体素子により電力を制御される負荷と、
前記パワー半導体素子を制御する制御回路を設け、
該制御回路が、前記パワー半導体素子のソース端子の電圧に対して予め定めた第1電圧正方向または負方向に離れたまたは前記ソース端子の電圧と等しい高圧側電圧端子と、ソース端子の電圧に対して予め定めた第2電圧負方向に離れた低圧側電圧端子との間で動作し、
第1使用温度範囲では、前記パワー半導体素子のしきい電圧が、前記第1電圧と前記第2電圧の間の電圧であって、
第2使用温度範囲では、前記パワー半導体素子のしきい電圧が、前記第1使用温度範囲における前記第1電圧と第2電圧の間の電圧範囲を越える電圧であることを特徴とする半導体回路。 Wiring a power semiconductor element between the first power supply voltage terminal and the reference voltage terminal;
A load whose power is controlled by the power semiconductor element;
A control circuit for controlling the power semiconductor element;
The control circuit has a first voltage positive or negative direction that is predetermined with respect to the voltage of the source terminal of the power semiconductor element, or a high voltage terminal that is equal to the voltage of the source terminal, and a voltage of the source terminal. In contrast, it operates with a low-voltage side voltage terminal that is separated in the negative direction of the second voltage predetermined,
In the first operating temperature range, a threshold voltage of the power semiconductor element is a voltage between the first voltage and the second voltage,
In the second use temperature range, the threshold voltage of the power semiconductor element is a voltage exceeding the voltage range between the first voltage and the second voltage in the first use temperature range.
該パワー半導体素子を制御する制御回路を備え、
該制御回路が前記パワー半導体素子のソース端子の電圧に対し予め定めた第1電圧正方向または負方向に離れたまたは前記ソース端子の電圧と等しい高圧側電圧端子と第2電圧負方向に離れた低圧側電圧端子との間で動作し、
前記低圧側電圧端子の電圧が、前記パワー半導体素子のソース端子の電圧より低い負電圧であり、
前記出力端子と第2電源電圧端子との間に第1のキャパシタと第1の整流素子とを直列接続し、前記出力端子の電圧が上昇したときに前記第1のキャパシタを充電し、前記第1のキャパシタの電圧を用いて前記低圧側電圧端子の電圧を負方向に増加させることを特徴とする半導体回路。 Wiring a power semiconductor element and an output terminal between a reference voltage terminal and a first power supply voltage terminal having a voltage higher than the reference voltage terminal;
A control circuit for controlling the power semiconductor element;
The control circuit is separated in the positive or negative direction of the first voltage predetermined with respect to the voltage of the source terminal of the power semiconductor element or separated in the negative direction of the high voltage side voltage terminal and the second voltage in the negative direction equal to the voltage of the source terminal. Operates with the low-voltage side voltage terminal,
The voltage of the low-voltage side voltage terminal is a negative voltage lower than the voltage of the source terminal of the power semiconductor element,
A first capacitor and a first rectifying element are connected in series between the output terminal and the second power supply voltage terminal, and the first capacitor is charged when the voltage at the output terminal rises, A semiconductor circuit, wherein the voltage of the low-voltage side voltage terminal is increased in the negative direction by using the voltage of one capacitor.
前記ハイサイドスイッチ用パワー半導体素子と、ハイサイドスイッチ用制御回路が、前記ハイサイドスイッチ用パワー半導体素子のソース端子の電圧に対し予め定めた第1電圧正方向に離れた高圧側電圧端子と第2電圧負方向に離れた低圧側電圧端子との間で動作し、
前記ローサイドスイッチ用パワー半導体素子と、ローサイドスイッチ用制御回路が、前記ローサイドスイッチ用パワー半導体素子のソース端子の電圧に対し予め定めた第1電圧正方向または負方向に離れたまたは前記ソース端子の電圧と等しい高圧側電圧端子と第2電圧負方向に離れた低圧側電圧端子との間で動作し、
前記ハイサイドスイッチ用制御回路への駆動信号を、前記基準電圧端子と正の電圧端子との間の信号レベルから、前記ローサイドスイッチ用制御回路の制御信号レベルにレベルシフトして伝達することを特徴とする半導体回路。 A high-side switch power semiconductor element is connected between the first power supply voltage terminal and the output terminal, a low-side switch power semiconductor element is wired between the output terminal and the reference voltage terminal, and a load is connected to the output terminal. In the semiconductor circuit
The high-side switch power semiconductor element and the high-side switch control circuit are connected to a high-voltage side voltage terminal and a first high-voltage side voltage terminal that are separated in a positive first voltage positive direction with respect to the voltage of the source terminal of the high-side switch power semiconductor element. Operates between two low voltage terminals that are separated in the negative voltage direction,
The low-side switch power semiconductor element and the low-side switch control circuit are separated in the positive or negative direction of the first voltage predetermined with respect to the voltage of the source terminal of the low-side switch power semiconductor element, or the voltage of the source terminal Between the high voltage side voltage terminal equal to and the low voltage side voltage terminal separated in the second voltage negative direction,
A drive signal to the high-side switch control circuit is transmitted with a level shift from a signal level between the reference voltage terminal and a positive voltage terminal to a control signal level of the low-side switch control circuit. A semiconductor circuit.
前記半導体基板の第2主面に設けた第1導電型の高濃度ドレイン領域と、
前記トレンチの底辺領域に設けた第2導電型の高濃度ゲート領域と、
前記第2導電型の高濃度ゲート領域と前記第1導電型の高濃度ソース領域との間に印加する電圧で空乏層の広がりを制御し、前記第1導電型の高濃度ソース領域と前記第1導電型の高濃度ドレイン領域との間の抵抗を制御する電界効果型パワー半導体素子において、
前記第1導電型の高濃度ソース領域の平面形状の横の長さXと縦の長さYの比(X/Y)が1/10〜1/1であることを特徴とする電界効果型パワー半導体素子。 A plurality of first conductivity type high-concentration source regions separated by trenches are arranged in the vertical direction and the horizontal direction on the first main surface of the semiconductor substrate,
A high-concentration drain region of a first conductivity type provided on a second main surface of the semiconductor substrate;
A high-concentration gate region of a second conductivity type provided in a bottom region of the trench;
The spread of the depletion layer is controlled by a voltage applied between the second conductive type high concentration gate region and the first conductive type high concentration source region, and the first conductive type high concentration source region and the first conductive type In a field effect type power semiconductor device for controlling a resistance between a high conductivity drain region of one conductivity type,
A field effect type wherein the ratio (X / Y) of the horizontal length X to the vertical length Y of the planar shape of the high-concentration source region of the first conductivity type is 1/10 to 1/1. Power semiconductor element.
18. The field effect power semiconductor device according to claim 17, wherein the semiconductor substrate is a semiconductor substrate having a band gap of 2.0 eV or more.
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