JP2001345420A - Semiconductor device - Google Patents

Semiconductor device

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JP2001345420A
JP2001345420A JP2000161453A JP2000161453A JP2001345420A JP 2001345420 A JP2001345420 A JP 2001345420A JP 2000161453 A JP2000161453 A JP 2000161453A JP 2000161453 A JP2000161453 A JP 2000161453A JP 2001345420 A JP2001345420 A JP 2001345420A
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semiconductor
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JP2000161453A
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Japanese (ja)
Inventor
Toshimasa Namegawa
敏正 行川
Original Assignee
Toshiba Corp
株式会社東芝
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device that can be operated stably within a wide temperature range. SOLUTION: Heaters 12a and 12b are arranged near a differential amplifier 11, and are energized at a low temperature, thus assuring the normal operation of the differential amplifier 11 within a wide temperature range.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】この発明は、半導体装置に係り、特に温度依存性のある素子を用いて構成されたアナログ回路を含む半導体集積回路に関する。 TECHNICAL FIELD The present invention relates to a semiconductor device, a semiconductor integrated circuit including an analog circuit using the device of particular temperature dependence.

【0002】 [0002]

【従来の技術】近年、電子機器の小型化が進み、多くの携帯電子機器が登場している。 In recent years, the miniaturization of electronic devices, a number of portable electronic devices have appeared. かつての電子機器は、空調設備が整えられた部屋に設置されて、比較的安定した温度環境下で使用されてきた。 Former electronic equipment, are installed in a room with air conditioning equipment has been trimmed, it has been used under a relatively stable temperature environment. その様な電子機器に使用される半導体装置は、動作が保証される温度範囲が狭い。 Semiconductor devices used in such electronic equipment, a narrow temperature range in which operation is guaranteed. 特に、0°を下回る様な低温環境下での動作が保証されることは稀である。 In particular, it is rare that operating under 0 ° to less than such a low temperature environment is guaranteed. それは、半導体装置自身が発生する熱やセットボックス内の他の装置から発生される熱によって、高温環境下で使用されることはあっても、室温を大きく下回る低温環境下で使用されることはないからである。 It is due to heat the semiconductor device itself is generated from other devices in the heat and set-top box for generating, even be used in high temperature environments, to be used in a low-temperature environment significantly below room temperature there is no.

【0003】一方、近年の携帯電子機器は、厳冬の室外で使用されることも想定しなければならない。 [0003] On the other hand, in recent years of portable electronic equipment, it must also be assumed to be used in the severe winter of the outdoor. また、炎天下の車内に放置される等、高温環境下での動作も想定しなければならない。 Also, like to be left in the car of the scorching sun, it must also assume operation in a high-temperature environment. 更に携帯用以外の電子機器においても、セットボックスの小型化により、空調設備のない室外、例えば電柱等に設置される場合も多い。 Further also in electronic devices other than portable, the miniaturization of the set-top box, the outdoor without air conditioning, for example in many cases installed in a utility pole or the like. いずれの場合も、広範囲の温度での動作保証が求められている。 In any case, guarantee of operation over a wide range of temperatures is required.

【0004】半導体素子の様々な電気的特性は、温度依存性を持つ。 [0004] Various electrical characteristics of the semiconductor element has a temperature dependence. 例えばMOSトランジスタの場合、しきい値電圧や電流駆動能力は温度に対して負の依存性を持つ。 For example, in the case of MOS transistors, the threshold voltage and current driving capability has a negative dependency on temperature. 図20は、その様な例として、MOSトランジスタのゲート電圧(Vg)−ドレイン電流(Id)特性を示した。 Figure 20 is a such example, the gate voltage (Vg) of the MOS transistor - shows drain current (Id) characteristics. 図では、高温環境下での特性を実線で、低温環境下での特性を破線で示している。 In the figure, the characteristic in a high-temperature environment by a solid line shows the characteristics in a low temperature environment by a broken line.

【0005】一般に、ディジタル論理回路においては、 In general, the digital logic circuit,
トランジスタのしきい値電圧が上昇すると回路の動作速度は低下し、駆動能力が上昇すると回路の動作速度は向上する。 Operating speed of the circuit when the threshold voltage of the transistor is increased is reduced, the operation speed of the circuit when the driving capability is increased is improved. 低温環境下ではこれらの効果が相殺し、若干回路の速度が向上する。 Under a low temperature environment kill these effects phase, the rate of slightly circuit is improved. 逆に、しきい値電圧が低くなると回路速度は向上し、駆動能力が低下すると回路速度は低下する。 Conversely, circuit speed is improved when the threshold voltage is lowered, circuit speed when the drive capability is reduced is reduced. 高温環境下ではこれらの効果が相殺し、若干回路の速度は低下する。 In a high temperature environment kill these effects phase, the rate of slightly circuit is reduced. ディジタル論理回路の設計においては、回路の応答速度が目標値を達成できることが重要である。 In the design of digital logic circuits, it is important that the response speed of the circuit can achieve target values. 従ってディジタル論理回路においては、高温環境下の動作特性に注目し、低温環境下での動作特性にはさほどの注意を払う必要がない。 Thus in the digital logic circuit, and focused on the operating characteristics of a high-temperature environment, there is no need to pay much attention to the operating characteristics in a low temperature environment.

【0006】これに対して、アナログ回路においては、 [0006] On the other hand, in an analog circuit,
トランジスタのしきい値電圧が上昇することによる回路特性の劣化量がディジタル回路に比べて非常に大きい。 Degradation of circuit characteristic due to the threshold voltage of the transistor rises is very large compared to the digital circuit.
その例を、図21に示す差動増幅器で説明する。 An example is described by the differential amplifier shown in FIG. 21. 差動増幅器が精度よく安定して動作するためには、入力端子I For differential amplifier operates to precisely and stably, the input terminal I
N1,IN2の電位が2VtnからVCC−Vtpの範囲であることが好ましい。 N1, it is preferable IN2 potential of a range of VCC-Vtp from 2Vtn. ここで、Vtnは、NMOS Here, Vtn is, NMOS
トランジスタQN1,QN2,QN3のゲートしきい値電圧であり、VtpはPMOSトランジスタQP1,Q Is a gate threshold voltage of the transistor QN1, QN2, QN3, Vtp the PMOS transistor QP1, Q
P2のゲートしきい値電圧(絶対値)である。 P2 is a gate threshold voltage (absolute value).

【0007】トランジスタのしきい値電圧は、低温になると上昇する。 [0007] The threshold voltage of the transistor is raised to be a low temperature. 従って好ましい入力電圧範囲VCC−2 Therefore preferred input voltage range VCC-2
Vtn−Vtpは、低温になると狭くなる。 Vtn-Vtp narrows to be a low temperature. つまりアナログ回路においては、低温環境下での動作に十分に注意を払いながら回路設計を行うことが必要になる。 That is, in an analog circuit, it is necessary to perform a circuit design while paying sufficient attention to the operation in a low temperature environment.

【0008】また半導体メモリの動作を広い温度範囲で保証することは、難しい。 [0008] In addition to ensure the operation of the semiconductor memory in a wide temperature range, difficult. 具体的に、DRAMの場合について、図22及び図23を参照して説明する。 Specifically, for the case of DRAM, it will be described with reference to FIGS. 22 and 23. DRA DRA
Mのセルは、図22に示すように、一つのNMOSトランジスタと一つのキャパシタにより構成される。 Cell M, as shown in FIG. 22, composed of one NMOS transistor and one capacitor. データは、MOSトランジスタを介してキャパシタに転送される電荷の形で記憶される。 Data is stored in the form of charge transferred to the capacitor through a MOS transistor. データ読み出しは、選択されたワード線に“H”レベルを与えて、メモリセルの電荷をビット線に読み出し、これをセンスアンプSAで検知増幅することにより行われる。 Data read, giving the "H" level to the selected word line, reads the charge of the memory cell to the bit line, is it determined by the detection of amplified by the sense amplifier SA.

【0009】図23(a),(b)は、選択ワード線W [0009] Figure 23 (a), (b), the selected word line W
L1と非選択ワード線WL2に沿ったメモリセルについて、選択ワード線を立ち上げたときのビット線BLt, L1 and the memory cells along the selected word line WL2, the bit line BLt when launched selected word line,
BLc及び記憶ノードSN1,SN2の電位変化を示している。 BLc and shows the potential change of the storage node SN1, SN2. 高温環境下では、セルトランジスタのしきい値電圧が下がるため、図23(b)に矢印Bで示す方向の、非選択セルにおける記憶ノードSN2とビット線B Under a high temperature environment, since the threshold voltage of the cell transistor is lowered, in the direction indicated by the arrow B in FIG. 23 (b), the storage node in the unselected cell SN2 and the bit line B
Lcの間の漏れ電流が増大する。 Leakage current between the Lc increases. つまり、キャパシタに蓄えられた電荷の保持が高温では困難になる。 That is, holding the charge stored in the capacitor becomes difficult at high temperatures.

【0010】逆に低温では、セルトランジスタのしきい値電圧Vtnが上昇する。 [0010] At low temperatures the reverse, the threshold voltage Vtn of the cell transistor rises. ビット線の高電位状態をVB A high-potential state of the bit line VB
LH、選択ワード線の電位をVWLHとしたとき、選択されたセルのキャパシタには、VBLHまたはVWLH LH, when the VWLH the potential of the selected word line, the capacitor of the selected cell, VBLH or VWLH
−Vtnの低い方が転送される。 Lower of -Vtn is transferred. 従って低温環境下では、図23(a)に矢印Aで示すように、キャパシタを高電位状態に充電することが困難になる。 Thus, in a low temperature environment, as shown by an arrow A in FIG. 23 (a), it is difficult to charge the capacitor to a high potential state. これら二つの相反する条件をクリアするためには、製造工程においてセルトランジスタのしきい値電圧を正確にコントロールすること、ワード線高電位VWLHを十分な高電位にすること、等が必要になる。 To clear these two contradictory conditions, accurately to control the threshold voltage of the cell transistor in a manufacturing process, to the word line high potential VWLH high enough potential, it is necessary like. しかしいずれも限界があり、 But either there is a limit,
従ってDRAM等の半導体メモリの使用温度範囲は、ディジタル論理回路等に比べて、狭いものとなる。 Thus operating temperature range of the semiconductor memory such as a DRAM, compared to a digital logic circuit or the like, becomes narrow.

【0011】 [0011]

【発明が解決しようとする課題】以上のように、アナログ回路や半導体メモリでは、広い温度範囲での動作保証が難しいという問題がある。 As described above [0005] In the analog circuit, a semiconductor memory, there is a problem that the operation guaranteed in a wide temperature range is difficult. 携帯機器等の小型電子機器では、高度に集積化された半導体集積回路が用いられる。 The small electronic apparatus of a portable device such as a semiconductor integrated circuit is used, which is highly integrated. これらは、システムオンチップ(SOC)と呼ばれ、1チップ上にディジタル論理回路やアナログ回路、 These system-on called the chip (SOC), digital logic circuits and analog circuits on one chip,
DRAM等の半導体メモリが集積される。 Semiconductor memory such as DRAM are integrated. 前述のように、ディジタル論理回路やアナログ回路、半導体メモリはそれぞれ温度特性が異なるから、広い温度範囲で全ての回路を安定動作させることは、難しい。 As mentioned above, digital logic circuits and analog circuits, respectively because the temperature characteristics are different semiconductor memories, to stabilize the operation of all the circuits in a wide temperature range, difficult.

【0012】この発明は、上記事情を考慮してなされたもので、広い温度範囲で安定動作させることを可能とした半導体装置を提供することを目的としている。 [0012] The present invention has been made in consideration of the above circumstances, and its object is to provide a can and a semiconductor device that operated stably over a wide temperature range.

【0013】 [0013]

【課題を解決するための手段】この発明に係る半導体装置は、温度依存性のある素子を用いて構成されたアナログ回路と、このアナログ回路の近傍に配置されたヒータとを有することを特徴とする。 Means for Solving the Problems A semiconductor device according to the present invention, a feature in that it has an analog circuit using a device with a temperature dependence, and a heater disposed in the vicinity of the analog circuit to.

【0014】この発明によると、低温環境下で動作不安定となるアナログ回路の近傍の温度をヒータにより温度上昇させることにより、低温環境下においてもアナログ回路の安定動作を保証することが可能になる。 [0014] According to the invention, by raising the temperature by the temperature heater in the vicinity of the analog circuit to be unstable operation in a low-temperature environment, it is possible to ensure the stable operation of the analog circuits in a low temperature environment . 特にアナログ回路が、低温環境下で入力オフセットに起因して動作不安定となる差動増幅器である場合に、その差動増幅器の近傍にヒータを配置して、安定動作を実現することができる。 Particularly analog circuits, when a differential amplifier as the unstable operation due to the input offset in a low-temperature environment, by placing a heater in the vicinity of the differential amplifier, it is possible to realize a stable operation. またアナログ回路が、差動増幅器と、この差動増幅器の出力によりゲートが共通に制御される複数のトランジスタからなるカレントミラー回路と、このカレントミラー回路の各トランジスタにより定常的に電流が供給される複数の電流経路とを有する場合に、低温環境下で不安定動作の原因となるカレントミラー回路の近傍にヒータを配置することにより、やはりアナログ回路の安定動作を実現することができる。 The analog circuit, current constantly supplied with a differential amplifier, a current mirror circuit comprising a plurality of transistors whose gates are commonly controlled by the output of the differential amplifier, the respective transistors of the current mirror circuit If having a plurality of current paths, by placing the heater in the vicinity of the current mirror circuit causing unstable operation in a low-temperature environment, it is possible also to realize a stable operation of the analog circuit.

【0015】この発明において好ましくは、(a)電源投入直後の一定時間、前記ヒータに通電する制御を行う電源投入制御回路を備えるか、或いは(b)アナログ回路の近傍の温度を感知して、一定温度以下で前記ヒータに通電する制御を行う温度感知器を備える。 [0015] Preferably in the present invention, by sensing the temperature in the vicinity of (a) a predetermined time immediately after power-on, or provided with a power-on control circuit for controlling the energization to the heater, or (b) an analog circuit, comprising a temperature sensor for controlling the energizing the heater at a constant temperature or less. またこの発明において、ヒータとしては、アナログ回路において定常的に電流が流れる素子を用いることができる。 In this invention, the heater may be an element that flows current steadily in the analog circuit.

【0016】電源投入制御回路は例えば、電源電圧の立ち上がりを検出する電源電圧検出回路と、この電源電圧検出回路が電源投入を検出した後一定時間ヒータに通電させるための遅延回路とを備えて構成される。 The power-on control circuit, for example, configured with a power supply voltage detection circuit for detecting a rise of the supply voltage, and a delay circuit for energizing the fixed time heater after the power supply voltage detection circuit detects the power-on It is. 更に電源投入制御回路がヒータに通電している間、アナログ回路の動作を抑制する制御回路を備えるようにすることができる。 Further while the power-on control circuit is energized the heater, it can be made to comprise a control for suppressing circuit operation of the analog circuit.

【0017】更にこの発明において、アナログ回路がカレントミラー回路を含むバンドギャップリファレンス回路(BGR回路)を構成している場合に、カレントミラー回路の電流を検出する電流検出回路と、この電流検出回路によりカレントミラー回路のトランジスタがサブスレッショルド領域で異常安定していることが検知されたときにカレントミラー回路のトランジスタを5極管領域に強制移行させるキッカ回路とを備えることにより、B [0017] In addition this invention, when the analog circuit constitutes a band-gap reference circuit (BGR circuit) including a current mirror circuit, a current detection circuit for detecting the current of the current mirror circuit, the current detection circuit by providing a kicker circuit forcibly shifts the transistors of the current mirror circuit in the pentode region when it is detected that the transistors of the current mirror circuit is abnormal stable in the sub-threshold region, B
GR回路を異常安定状態から脱出させことができる。 The GR circuit can be allowed to escape from the abnormal stable state.

【0018】この発明に係る半導体装置はまた、メモリセルアレイと、このメモリセルアレイ上にメモリセルアレイを均等に温めるように配設されたヒータとを有することを特徴とする。 [0018] The semiconductor device according to the present invention, a memory cell array, and having a disposed a heater to warm the memory cell array on the memory cell array equally. この様にメモリセルアレイ上にヒータを配置して温めることにより、一般に使用温度範囲の狭いDRAM等の半導体メモリを広い温度範囲で使用することが可能になる。 By warming to place the heater in this manner, the memory cell on the array, it becomes possible to commonly use the semiconductor memory of the narrow DRAM or the like having temperature range over a wide temperature range.

【0019】この発明に係る半導体装置は更に、半導体チップと、この半導体チップに集積形成されたディジタル論理回路、メモリセルアレイ及びアナログ回路と、前記メモリセルアレイ上に配置されて低温時に前記メモリセルアレイを均等に温めるための第1のヒータと、前記アナログ回路の近傍に配置されて低温時に前記アナログ回路領域を温めるための第2のヒータとを有することを特徴とする。 Furthermore the semiconductor device according to the present invention, equivalent to the semiconductor chip, the semiconductor chip digital logic circuits integrated formed a memory cell array and the analog circuit, the disposed on the memory cell array of the memory cell array at a low temperature a first heater for heating the, and having a second heater for being disposed in the vicinity warm the analog circuit area at a low temperature of the analog circuit. この様に、システムオンチップ(SOC) In this way, system-on-chip (SOC)
構造の半導体装置においては、アナログ回路部とメモリセルアレイ部にそれぞれヒータを設けてそれぞれの領域を最適状態に温度調整することにより、広い温度範囲でのシステムの安定動作を保証することが可能になる。 In the semiconductor device of the structure, by adjusting the temperature of each region in an optimum state provided respectively to the memory cell array portion analog circuit unit heater, it is possible to ensure the stable operation of the system in a wide temperature range .

【0020】この発明に係る電子機器は、内部を冷却する冷却装置を備えた筐体と、この筐体内に配置された、 The electronic apparatus according to the present invention comprises a housing provided with a cooling device for cooling the interior, which is disposed in the housing,
ヒータを内蔵する半導体メモリと、前記筐体内に配置された、放熱器付きのディジタル論理LSIとを有することを特徴とする。 A semiconductor memory having a built-in heater, the housing arranged in the body, and having a digital logic LSI with the radiator.

【0021】 [0021]

【発明の実施の形態】以下、図面を参照して、この発明の実施の形態を説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, with reference to the drawings, an embodiment of the present invention. [実施の形態1]図1は、この発明をCMOS構成の差動増幅器11を含む半導体集積回路(LSI)に適用した実施の形態の等価回路であり、図2はそのレイアウトである。 First Embodiment FIG. 1 is an equivalent circuit of the embodiment in which the present invention is applied to a semiconductor integrated circuit (LSI) including a differential amplifier 11 having a CMOS structure. FIG. 2 is a layout. 差動増幅器11は、カレントミラー負荷を構成するPMOSトランジスタQP1,QP2と、差動NM Differential amplifier 11 includes PMOS transistors QP1, QP2 constituting a current mirror load, differential NM
OSトランジスタ対QN1,QN2及び電流源NMOS OS transistor pair QN1, QN2 and a current source NMOS
トランジスタQN3により構成されている。 It is configured by the transistors QN3. この差動増幅器11の近傍に、抵抗R1,R2からなるヒータ(電熱器)12a,12bが配置されている。 In the vicinity of the differential amplifier 11, resistors R1, consisting of R2 heater (electric heater) 12a, 12b are arranged.

【0022】図2に示すように、差動増幅器11及び、 As shown in FIG. 2, the differential amplifier 11 and,
抵抗R1,R2からなるヒータ12a,12bは、同じシリコン基板10に集積形成される。 Heater 12a comprising resistors R1, R2, 12b are integrally formed on the same silicon substrate 10. 図では詳細を示していないが、差動増幅器11のPMOSトランジスタQ Do not show the details in the figures but, PMOS transistor Q of the differential amplifier 11
P1,QP2はn型ウェルに、NMOSトランジスタQ P1, QP2 to the n-type well, NMOS transistor Q
N1−QN3はp型ウェルに形成される。 N1-QN3 are formed in p-type well. 図2の斜線部がゲート電極を示している。 Hatched area in FIG. 2 indicates a gate electrode. 抵抗R1,R2は、差動増幅器11の領域を挟むように、高抵抗拡散層(例えばn Resistors R1, R2 are, so as to sandwich the region of the differential amplifier 11, the high-resistance diffusion layer (e.g. n
型層)により作られる。 Produced by the mold layer). この抵抗R1,R2に電流を流すことにより発生する熱は、シリコン基板10を通して差動増幅器11に伝えられる。 Heat generated by applying an electric current to the resistors R1, R2 is transmitted to the differential amplifier 11 through the silicon substrate 10.

【0023】この実施の形態の効果を、図3を参照して具体的な問題点を明らかにしながら、以下に説明する。 [0023] The effect of this embodiment, while the apparent specific problems with reference to FIG. 3, described below.
差動増幅器が精度よく安定して動作するためには、図3 For differential amplifier operates to precisely and stably, as shown in FIG. 3
(a)に示すように、入力端子IN1,IN2の電位が、NMOSトランジスタのしきい値をVtn、PMO (A), the potential of the input terminal IN1, IN2 is the threshold value of the NMOS transistor Vtn, PMO
Sトランジスタのしきい値をVtp(絶対値)として、 The threshold value of the S transistor as Vtp (absolute value),
VCC−2Vtn−Vtpの範囲にあることが好ましい。 It is preferably in the range of VCC-2Vtn-Vtp. しかし、今日、低消費電力や素子の高信頼性を目的として、電源の低電圧化が図られている。 However, today, for the purpose of high reliability with low power consumption and device, a low voltage of the power supply is achieved. 一方で、トランジスタのしきい値電圧Vtn,Vtpは、カットオフ電流を抑える必要性から、低電圧化は進んでいない。 On the other hand, the threshold voltage Vtn of the transistor, Vtp is the need to reduce the cut-off current, low voltage is not enough. 従って、入力信号に許される電圧範囲は、プロセス技術が進むにつれて狭くなっていく。 Accordingly, the voltage range allowed for the input signal, will become narrower as the process technology advances.

【0024】例えば、25℃において、Vtn=0.5 [0024] For example, at 25 ° C., Vtn = 0.5
V,Vtp=0.6Vというトランジスタが作られ、V V, the transistor is made of Vtp = 0.6V, V
CC=2.5Vで使用されると仮定する。 Assumed to be used in the CC = 2.5V. ここで、トランジスタのしきい値電圧は製造工程のばらつきの影響を受けるため、しきい値電圧が0.1V上昇した場合にも回路が正常動作する求められるものとする。 Here, the threshold voltage of the transistor is influenced by variations in the manufacturing process, it is assumed that the threshold voltage is required to operate correctly circuit even when the increase 0.1 V. 更に電源電圧Vccは使用される装置にばらつきや電源線に流れる電流による電圧降下を考慮して、VCC=2.2Vでも回路が動作するように設計しなければならない。 Further the power supply voltage Vcc is in consideration of a voltage drop due to the current flowing through the variation or power supply line to the device used must be designed so as VCC = 2.2V even circuit operates. これらの素子余裕と電源余裕を考慮すると、図3(b)に示すように、差動増幅器の好ましい入力電圧範囲は、0.3 In view of these elements margin and power margin, as shown in FIG. 3 (b), preferably the input voltage range of the differential amplifier, 0.3
V(=2.2V−2×0.6V−0.7V)となる。 To become V (= 2.2V-2 × 0.6V-0.7V).

【0025】更にMOSトランジスタのしきい値電圧は、温度依存性を持つ。 The threshold voltage of the further MOS transistor has a temperature dependence. その様子は図4の通りである。 This state is as shown in FIG 4.
−50℃といった低温環境で動作を保証するためには、 To ensure operation at a low temperature environment such -50 ° C. is
それぞれのトランジスタのしきい値が0.1V程度上昇することを考慮しなければならない。 Threshold of each transistor must be considered to be increased by about 0.1 V. これらの低温時のしきい値電圧上昇を考慮すると、図3(c)に示すように、差動増幅器の入力信号に許容される電圧範囲は、ほぼ0V{=2.2V−2×(0.6V+0.1V)− Considering the threshold voltage increase during these low temperatures, as shown in FIG. 3 (c), the voltage range allowed for the input signal of the differential amplifier is approximately 0V {= 2.2V-2 × (0 .6V + 0.1V) -
(0.7V−0.1V)}となってしまう。 Becomes (0.7V-0.1V)}. つまり差動増幅器は、このままでは、−50℃という低温環境では精度や安定性は期待できないことになる。 That differential amplifier, in this state, would not be expected accuracy and stability in a low temperature environment of -50 ° C..

【0026】この実施の形態によると、たとえ−50℃ [0026] According to this embodiment, even -50 ° C.
という低温環境下においても、差動増幅器11の近傍に配置したヒータ12a,12bにより差動増幅器11を温めることにより、安定動作が可能になる。 Even in a low temperature environment of the heater 12a disposed in the vicinity of the differential amplifier 11, by warming the differential amplifier 11 by 12b, it is possible to stably operate. ヒータ12 Heater 12
a,12bは、単純な回路素子としてトランジスタと共に集積形成することができ、外乱に対する耐性が強い。 a, 12b may be integrally formed with the transistor as a simple circuit element, the resistance to disturbance is strong.
また複雑な素子を必要としないため、チップの製造コストも増加しない。 Moreover since it does not require a complicated device, the manufacturing cost of the chips does not increase. この実施の形態では、差動増幅器を説明したが、トランジスタのしきい値電圧の変化が特性劣化の要因となる他のアナログ回路についても同様にこの発明を適用して同様の効果が得られる。 In this embodiment has been described a differential amplifier, obtained the same effect by applying the present invention Similarly, the other analog circuit changes the threshold voltage is a factor of deterioration of characteristics of the transistor.

【0027】[実施の形態2]図5は、実施の形態2によるLSIの要部等価回路を示している。 [0027] [Embodiment 2] FIG. 5 shows a main part equivalent circuit of the LSI according to the second embodiment. 先の実施の形態と同様の差動増幅器11とこれを温めるための抵抗R Resistor R for heating this differential amplifier 11 similar to the previous embodiment
1,R2によるヒータ12a,12bを有する。 1, R2 by the heater 12a, having a 12b. この実施の形態では、ヒータ12a,12bを電源投入時のみ通電するように制御する電源投入制御回路52が更に集積されている。 In this embodiment, the power-on control circuit 52 which controls to energize the heater 12a, and 12b only at power are further integrated. 電源投入制御回路52は、電源電圧検出回路53と遅延回路54を有する。 Power-on control circuit 52 includes a power supply voltage detection circuit 53 and the delay circuit 54. 遅延回路54の出力であるウォームアップ信号WARMUPにより制御されるスイッチとして、ヒータ12a,12bに直列にNM As a switch controlled by the warm-up signal WARMUP an output of the delay circuit 54, in series with the heater 12a, 12b NM
OSトランジスタQN11,QN12が挿入されている。 OS transistor QN11, QN12 are inserted.

【0028】この実施の形態でのヒータ制御の動作を、 [0028] The operation of the heater control in this embodiment,
図6を用いて説明する。 It will be described with reference to FIG. 電源電圧検出回路53は、電源投入直後の電源電圧VCCがおよそVtn+Vtp以下の間は、PMOSトランジスタQP14がオンであり、 Power supply voltage detecting circuit 53, while the power supply voltage VCC immediately after power is less than approximately Vtn + Vtp is PMOS transistor QP14 is turned on,
電源電圧VCCと共に上昇する出力INITを出す。 Issue output INIT which increases with the supply voltage VCC. 電源電圧がおよそVtn+Vtpより高くなると、ノードN1が“L”、ノードN2が“H”となり、NMOSトランジスタQN16がオンPMOSトランジスタQP1 When the power supply voltage is higher than approximately Vtn + Vtp, the node N1 is "L", the node N2 becomes "H", NMOS transistor QN16 is turned on PMOS transistor QP1
4がオフとなって、出力INITは“L”(=VSS) 4 is turned off, the output INIT is "L" (= VSS)
になる。 become. 遅延回路54の出力WARMUPはやはり、電源電圧VCCが低い間は、ほぼ電源電圧に従って上昇する。 Output WARMUP of the delay circuit 54 is also, between the power supply voltage VCC is low, increases as approximately the power supply voltage. 電源電圧検出回路53の出力INITが“L”になると、PMOSトランジスタQP15及び抵抗R4を介してキャパシタC1に充電が始まり、抵抗R4とキャパシタC1の時定数で決まるある時間がたつと、NMOS When the output INIT of the power supply voltage detection circuit 53 becomes "L", charging starts in the capacitor C1 through the PMOS transistor QP15 and the resistor R4, the time which is determined by the time constant of the resistor R4 and the capacitor C1 passes, NMOS
トランジスタQN18がオン、PMOSトランジスタQ Transistor QN18 is turned on, PMOS transistor Q
P16がオフになり、出力WARMUPは“L”になる。 P16 is turned off, the output WARMUP becomes "L".

【0029】従って、電源投入から遅延回路54で決まる時間、ヒータ12a,12bがオンとなり、その後ヒータ12a,12bはオフになる。 [0029] Therefore, the time determined by the delay circuit 54 from the power-on, the heater 12a, 12b are turned on, then the heater 12a, 12b are turned off. 一般にアナログ回路は、スタンバイ状態でも定常的に電流を流す必要があり、この電流によりアナログ回路自身が発熱する。 In general analog circuit, it is necessary to flow a current steadily even in the standby state, the analog circuit itself generates heat by the current. 従って、アナログ回路は電源が入っていれば、安定動作が可能である。 Thus, the analog circuit When power, a stable operation is possible. 問題は、電源投入直後のチップが外気と同じ温度にある場合である。 Problematic when immediately after power-on chip is the same temperature as the outside air. この実施の形態によると、電源投入直後に一定時間ヒータを通電するように制御を行うことにより、安定動作への移行を可能としている。 According to this embodiment, by performing control so as to energize the predetermined time heater immediately after the power is turned on, thereby enabling the shift to a stable operation. そしてその後は、ヒータを切ることによって、無用な消費電流を低減することが可能になる。 And thereafter, by cutting the heater, it is possible to reduce unnecessary current consumption.

【0030】[実施の形態3]図7は、実施の形態2における電源投入制御回路52に加えて、差動増幅器11 [0030] Third Embodiment FIG. 7, in addition to the power-on control circuit 52 in the second embodiment, the differential amplifier 11
の動作を抑制する制御回路71と、更に差動増幅器11 And suppressing control circuit 71 the operation of the further differential amplifier 11
が安定動作を開始するまで、LSIチップ全体の回路動作を抑制するための制御回路72を備えている。 It is to start a stable operation, and a control circuit 72 for suppressing the LSI chip overall circuit operation. 制御回路71は、差動増幅器11の接地側端子に挿入されたN The control circuit 71 has been inserted to the ground terminal of the differential amplifier 11 N
MOSトランジスタQN21及び、出力端子と電源端子の間に挿入されたPMOSトランジスタQP21と、これらを信号WARMUPにより制御するPMOSトランジスタQP22とNMOSトランジスタQN22からなるインバータを有する。 MOS transistors QN21 and has a PMOS transistor QP21, which is inserted between the output terminal and a power supply terminal, an inverter consisting of a PMOS transistor QP22 and NMOS transistor QN22 of controlling these signals WARMUP. 制御回路72は、遅延回路54 The control circuit 72 includes a delay circuit 54
とほぼ同様の遅延回路により構成される。 When composed of substantially the same delay circuit.

【0031】この実施の形態での電源投入時の動作は次のようになる。 The operation when the power supply is turned on in this embodiment is as follows. 電源が投入されると、前述のように電源電圧検出回路53がこれを検出して出力INITを出す。 When the power is turned on, issue output INIT detects this power supply voltage detection circuit 53 as described above. 電源が安定化して信号INITが“L”になると、 When power signal INIT stabilized becomes to "L", the
遅延回路54の遅延時間で決まる時間を経過した後、信号WARMUPが“L”になる。 After a lapse of time determined by the delay time of the delay circuit 54, the signal WARMUP becomes "L". この信号WARMUP This signal WARMUP
が“H”の間、前述のようにヒータ12a,12bに通電が行われる。 Between but "H", the heater 12a, is energized 12b is performed as described above. そして、ヒータ12a,12bに通電されている間、制御回路71のNMOSトランジスタQN Then, while being energized to the heater 12a, 12b, NMOS transistors QN of the control circuit 71
21がオフ、従って差動増幅器11の接地側端子はオープンとされ、PMOSトランジスタQP21はオン、従って出力端子OUTはVCCに固定された状態に保持される。 21 is turned off, thus the ground side terminal of the differential amplifier 11 is open, PMOS transistor QP21 is turned on, thus the output terminal OUT is held in a fixed state to VCC. 即ち、差動増幅器11は、ある程度温められるまでは電流経路をオフにした待機状態とされ、回路動作が抑制される。 That is, the differential amplifier 11, until warmed somewhat is a standby state in which the off current path, the circuit operation is suppressed.

【0032】更に、制御回路72は、信号WARMUP Furthermore, the control circuit 72, the signal WARMUP
が“L”になって差動増幅器11が動作開始してから、 From the differential amplifier 11 starts operating turned but "L",
その出力OUTが安定化するまでは、レディ信号CHP Until the output OUT is stabilized, ready signal CHP
RDY(=“L”)により、チップ内の他の回路をも、 The RDY (= "L"), also the other circuits in the chip,
電流の流れない待機状態として、回路動作を抑制する。 As a wait state where current does not flow, suppressing circuit operation.
そして、制御回路72の時定数回路により決まる時間経過後にレディ信号CHPRDY=“H”を出し、チップ全体を活性状態とする。 Then, put the ready signal CHPRDY = "H" after a determined time by time constant circuit of the control circuit 72, the entire chip activated. 以上のようにこの実施の形態では、差動増幅器11は、その近傍の温度がある程度上昇した後に動作開始し、更にその出力が安定してからチップ全体の動作を開始するという制御を行うことにより、 In this embodiment as described above, the differential amplifier 11, by controlling that the temperature in the vicinity of the operation started after rising a certain extent, further its output starts to stably from the entire chip operation ,
低温環境下での差動増幅器の安定動作、更にこの差動増幅器を含む集積回路チップ全体の安定動作が可能になる。 Stable operation of the differential amplifier in a low-temperature environment, it is possible to integrated circuit chips overall stability operations further comprising the differential amplifier.

【0033】[実施の形態4]図8は、この発明をバンドギャップリファレンス回路による基準電圧発生回路(BGR回路)80を含むLSIに適用した実施の形態を示している。 [0033] [Embodiment 4] FIG. 8 shows an embodiment in which the invention is applied to a LSI including a reference voltage generating circuit (BGR circuit) 80 by the band gap reference circuit. 図9は、そのレイアウトである。 Figure 9 is a layout thereof. BGR BGR
回路は本来、電源電圧や温度に依存しない基準電圧を発生する回路である。 Circuit originally a circuit for generating a reference voltage independent of the supply voltage and temperature. 差動増幅器81の出力により制御される電流源PMOSトランジスタQP33のドレインには、2系統の電流経路82,83が接続されている。 The drain of the current source PMOS transistor QP33 which is controlled by the output of the differential amplifier 81, two systems of current paths 82 and 83 are connected. 一方の電流経路82は、抵抗R31とダイオードD1からなる。 One current path 82, a resistor R31 and a diode D1. もう一方の電流経路83は、抵抗R32,R33 The other current path 83, resistors R32, R33
とダイオードD2からなる。 And a diode D2. 一方のダイオードD1に対して、他方のダイオードD2は接合面積がN倍である。 For one of the diode D1, the other diode D2 junction area is N times.
そして、抵抗R31とダイオードD1の接続ノードは差動増幅器81の一方の入力端子aに帰還され、抵抗R3 The connection node between the resistor R31 and the diode D1 is fed back to one input terminal a of the differential amplifier 81, resistor R3
2とR33の接続ノードは差動増幅器81の他方の入力端子bに帰還されている。 Connection node 2 and R33 is fed back to the other input terminal b of the differential amplifier 81.

【0034】この実施の形態では、BGR回路80の安定動作を保証するために、BGR回路80に用いられている抵抗R31,R32,R33を、図9に示すように差動増幅器81を挟むように配置して、これを差動増幅器81を温めるヒータ82a,82bとして利用する。 [0034] In this embodiment, in order to ensure stable operation of the BGR circuit 80, a and resistors R31, R32, R33 which are used to BGR circuit 80, so as to sandwich the differential amplifier 81 as shown in FIG. 9 It is placed, which is used as a heater 82a, 82b to warm the differential amplifier 81.
前述のようにBGR回路80は本来温度依存性及び電源依存性がない基準電圧を出力するものあるが、ある条件ではこの基本性能が損なわれる。 Although BGR circuit 80 as described above is intended to output the reference voltage is not inherent temperature dependence and power dependent, the basic performance is impaired in some conditions. この点の理解を助けるために、まずBGR回路の基本動作を説明する。 To assist in understanding of this point, first described the basic operation of the BGR circuit.

【0035】一般にダイオードの電流電圧特性は、下記数1で表される。 The current-voltage characteristics of general diodes is expressed by the following equation (1).

【0036】 [0036]

【数1】I=Is(e qVf/kT −1) [Number 1] I = Is (e qVf / kT -1)

【0037】Isは飽和電流、Vfは順方向電圧、kはボルツマン定数(=1.38×10 [0037] Is is the saturation current, Vf is the forward voltage, k is the Boltzmann constant (= 1.38 × 10 -23 [J/K])、 -23 [J / K]),
qは電子電荷量(=1.6×10 -19 [C])、Tは温度である。 q is the electron charge amount (= 1.6 × 10 -19 [C ]), T is the temperature. Vf>>kT/qの条件下では、数1はより簡単に、数2で表される。 Under conditions of vf >> kT / q, the number 1 is more easily expressed by the number 2.

【0038】 [0038]

【数2】I=Ise qVf/kT [Number 2] I = Ise qVf / kT

【0039】更に数2を変形すると、数3が得られる。 [0039] With further deformation of the number 2, number 3 is obtained.

【0040】 [0040]

【数3】Vf=V T ln(I/Is) [Number 3] Vf = V T ln (I / Is)

【0041】差動増幅器81では、入力端子a,bが同電位に保持される。 [0041] In the differential amplifier 81, the input terminal a, b is maintained at the same potential. 従って、ダイオードD1の端子電圧をVfa、ダイオードD2の端子電圧をVfb、抵抗R Therefore, Vfa the terminal voltage of the diode D1, Vfb terminal voltage of the diode D2, the resistor R
33の端子間電圧をdVfとすると、次の関係が得られる。 When the 33 inter-terminal voltage of the dVf, the following relationship is obtained.

【0042】 [0042]

【数4】dVf=Vfa−Vfb [Number 4] dVf = Vfa-Vfb

【0043】ここで、抵抗R31側の経路82を流れる電流は抵抗R31により求まり、抵抗R32側の経路8 [0043] Here, the current flowing through the resistor R31 side of the path 82 is approximated by the resistor R31, the resistor R32 side of the path 8
3を流れる電流は、抵抗R32による求まる。 Current through 3, obtained by resistance R32. また抵抗R32側の電流は、N個分のダイオードに分流するから、次の関係が得られる。 The resistor R32 side of the current, since shunted to the N of the diode, the following relationship is obtained.

【0044】 [0044]

【数5】dVf=V T ln(N・R32/R31) [Number 5] dVf = V T ln (N · R32 / R31)

【0045】以上から、このBGR回路の出力基準電圧VBGRは、ダイオードのビルトイン電圧をVf1として、次の数6で表される。 [0045] From the above, the output reference voltage VBGR of the BGR circuit, the built-in voltage of the diodes as Vf1, is expressed by the following Equation 6.

【0046】 [0046]

【数6】 VBGR=Vf1+dVf(R32/R33) =Vf1+(R32/R33)V T ln(N・R32/R31) [6] VBGR = Vf1 + dVf (R32 / R33) = Vf1 + (R32 / R33) V T ln (N · R32 / R31)

【0047】Vf1は、−2mV/℃の負温度係数を持ち、V Tは、0.086mV/℃の正の温度係数を持つ。 [0047] Vf1 has a negative temperature coefficient of -2mV / ℃, V T has a positive temperature coefficient of 0.086mV / ℃. 従って、適当なダイオードの面積比Nと適当の抵抗比を選択することにより、基準電圧VBGRの温度係数をほぼ0にすることができる。 Therefore, by selecting the area ratio N and a suitable resistance ratio of suitable diodes, it is possible to make the temperature coefficient of the reference voltage VBGR substantially zero. 例えば、N=10,R31 For example, N = 10, R31
=R32=600KΩ,R33=60KΩとすることで、基準電圧VBGRの温度係数はほぼ0になる。 = R32 = 600KΩ, With R33 = 60 k-ohms, the temperature coefficient of the reference voltage VBGR becomes substantially zero.

【0048】ダイオードの順方向特性は、製造プロセスのばらつきの影響が小さいことが知られている。 Forward characteristic of the [0048] diode, it is known that the influence of variations in the manufacturing process is small. 一方抵抗は、拡散層抵抗やポリシリコン抵抗が用いられる。 Meanwhile resistance, diffusion layer resistance and the polysilicon resistor is used. これらの抵抗値は、製造工程のばらつきを抑えることは難しいが、BGR回路では抵抗の比が利用されるので、個々の抵抗のばらつきが基準電圧に与える影響は小さい。 These resistance values, it is difficult to suppress variations in manufacturing process, since in BGR circuit ratio of the resistance is utilized, the small effect that variations in the individual resistors gives the reference voltage.
BGR回路において問題になるのは、差動増幅器81のオフセットである。 The problem in BGR circuit is an offset of the differential amplifier 81. 前述のようにBGR回路80は、差動増幅器81の二つの入力端子電圧Va,Vbが同一になることを前提として正常に機能する。 BGR circuit 80 as described above, to function properly the assumption that the two input terminal voltage Va of the differential amplifier 81, Vb become the same. この二つの入力端子電圧Va,Vbに差が生じると、出力基準電圧は大きく崩れる。 The two input terminals voltages Va, the difference in Vb occurs, the output reference voltage crumble large. 例えば、Vb−Va=50mVとすると、 For example, if Vb-Va = 50 mV,
これらの電圧差は抵抗比(R32/R33)倍され、基準電圧VBGRは、500mVも上昇してしまう。 These voltage differences are resistance ratio (R32 / R33) times, the reference voltage VBGR is, 500 mV also rises.

【0049】具体的には、差動増幅器81を構成する差動NMOSトランジスタQN31,QN32の間のアンバランス及び、負荷PMOSトランジスタQP31,Q [0049] Specifically, and unbalance between the differential NMOS transistors QN31, QN32 of the differential amplifier 81, the load PMOS transistors QP31, Q
P32間のアンバランスが差動増幅器81のオフセットの原因となる。 Imbalance between P32 causes the offset of the differential amplifier 81. 特にトランジスタのサブスレッショルド特性は制御が難しいとされる項目である。 Particularly subthreshold characteristics of the transistor is an item which is difficult to control. このサブスレッショルド特性には、図10に示すような温度依存性がある。 The sub-threshold characteristics, there is a temperature dependence as shown in FIG. 10. 室温(25℃)では、図10(a)に示すように、Vg−Id特性の傾斜は、100mV/dec程度であり、これは同一チップ上で殆ど変わらない。 In room temperature (25 ° C.), as shown in FIG. 10 (a), the inclination of the Vg-Id characteristics is about 100 mV / dec, which is almost the same on the same chip. ところが低温(−50℃)になると、図10(b)に示すように、チップ上で、60mV/dec〜80mV/dec But when the temperature becomes lower (-50 ° C.), as shown in FIG. 10 (b), on the chip, 60mV / dec~80mV / dec
の間のまちまちの値を示すことが珍しくない。 It is not uncommon to exhibit mixed value between. これはM This is M
OSトランジスタのサブスレッショルド特性が僅かな欠陥に敏感であるためである。 Subthreshold characteristic of the OS transistor is because it is sensitive to small defects.

【0050】従って、室温又は高温では正常に動作していたBGR回路80が、低温環境下では全くおかしな出力を出すという現象が生じる。 [0050] Thus, BGR circuit 80 is operating normally at room temperature or high temperature, a phenomenon that gives a completely strange output resulting in a low temperature environment. この実施の形態によると、図9に示したように抵抗R31−R33を差動増幅器81の近傍に配置して、これをヒータ82a,82b According to this embodiment, the resistor R31-R33, as shown in FIG. 9 disposed in the vicinity of the differential amplifier 81, which heater 82a, 82b
として利用して差動増幅器81を温めるようにしている。 So that warm the differential amplifier 81 utilized as. これにより、特に低温環境下での差動増幅器81の入力オフセットに基づく不安定動作を解消することができる。 This makes it possible in particular to eliminate the unstable operation based on the input offset of the differential amplifier 81 in a low-temperature environment.

【0051】[実施の形態5]図11は、別の実施の形態による、BGR回路110を含むLSIである。 [0051] [Embodiment 5] FIG. 11, according to another embodiment, an LSI including a BGR circuit 110. BG BG
R回路110は、回路構成が図8とは少し異なるが、原理構成は図8と同様である。 R circuit 110 is the circuit configuration is slightly different from that of FIG. 8, the principle configuration is the same as that of FIG. 差動増幅器81によりゲートが共通に制御されるPMOSトランジスタQP41, PMOS transistor QP41 whose gate is commonly controlled by the differential amplifier 81,
QP42,QP43によりカレントミラー回路が構成され、それぞれに電流経路82,83,84が形成されている。 QP42, QP43 current mirror circuit is constituted by, and current path 82, 83, and 84 are formed, respectively. PMOSトランジスタQP41につながる電流経路82は、NMOSトランジスタQN41とダイオードD1からなる。 Current path 82 leading to the PMOS transistor QP41 is formed of an NMOS transistor QN41 and the diode D1. PMOSトランジスタQP42につながる電流経路82は、NMOSトランジスタQN42と抵抗R42及びダイオードD2(ダイオードD1のN個分)からなる。 Current path 82 leading to the PMOS transistor QP42 is composed of an NMOS transistor QN42 resistor R42 and a diode D2 (N pieces of the diode D1). PMOSトランジスタQP43につながる電流経路84は抵抗R41とダイオードD3からなる。 Current path 84 leading to the PMOS transistor QP43 is composed of a resistor R41 and a diode D3.

【0052】PMOSトランジスタQP41とNMOS [0052] PMOS transistor QP41 and NMOS
トランジスタQN41の接続ノードが差動増幅器81の一方の入力端子aに帰還され、PMOSトランジスタQ A connection node of the transistors QN41 is fed back to one input terminal a of the differential amplifier 81, PMOS transistor Q
P42とNMOSトランジスタQN42の接続ノードが他方の入力端子bに帰還される。 Connection node P42 and the NMOS transistor QN42 is fed back to the other input terminal b. 詳細説明は省くが、P Detailed description is omitted but, P
MOSトランジスタQP42と抵抗R41の接続ノードを出力端子として、抵抗R41,R42の比を適当に設定することによって温度依存性及び電源依存性のない基準電圧VBGRを発生することができる。 As MOS transistors QP42 and the output terminal connecting node of the resistor R41, the temperature dependence and the power-independent reference voltage VBGR by setting the ratio of the resistance R41, R42 suitably can be generated.

【0053】この実施の形態において問題とするのは、 [0053] to a problem in this embodiment,
カレントミラー回路を構成するPMOSトランジスタQ PMOS transistor Q to form a current mirror circuit
P41〜QP43の特性のアンバランスである。 It is an imbalance of the characteristics of the P41~QP43. カレントミラー回路は、複数のトランジスタのゲートを共通駆動することにより、それらにトランジスタ寸法比で決まる電流を流す定電流回路である。 Current mirror circuit, by common drive the gates of the transistors, a constant current circuit to flow a current determined by them to the transistor size ratio. 一般にカレントミラー回路を構成する場合、図13に示すVg−Id特性の5 In general, when a current mirror circuit, 5 a Vg-Id characteristic shown in FIG. 13
極管領域を使用することが好ましいと言われている。 The use of triode region is said to have preferred. これは、トランジスタ特性のばらつきの影響が小さいためである。 This is because the influence of variation in transistor characteristics is small.

【0054】しかし、PMOSトランジスタQP41〜 [0054] However, PMOS transistor QP41~
QP43が5極管領域で動作するように設計したとしても、これらのPMOSトランジスタQP41〜QP43 QP43 is even designed to operate in the pentode region, these PMOS transistors QP41~QP43
がサブスレッショルド領域にあるときにBGR回路11 BGR circuit 11 but when in the subthreshold region
0が異常安定してしまうという現象が見られることが、 0 be a phenomenon that results in abnormal stable can be seen,
確認されている。 It has been confirmed. これは、図13にも示したように、サブスレッショルド特性のばらつきが大きいことが原因である。 This is because, as shown in FIG. 13, it is caused by variations in the sub-threshold characteristic is large. 即ち本来は、PMOSトランジスタQP41,Q That is, originally, PMOS transistor QP41, Q
P42が5極管領域のある同じ電流値のときに初めて、 P42 is the first time when the same current value of 5 triode region,
それらの電流経路82,83の間で、Vfa=Vfb+ Between those current paths 82,83, Vfa = Vfb +
dVfなる安定点が得られるように設定される。 dVf becomes stable point is set so as to obtain. ところがPMOSトランジスタQP41,QP42の間のサブスレッショルド特性にばらつきがあると、これらのPM However PMOS transistor QP41, when there is variation in the sub-threshold characteristic between QP42, these PM
OSトランジスタQP41,QP42が図13に示すサブスレッショルド領域の異なる電流値のときに、Vfa When OS transistors QP41, QP42 is different current values ​​of the sub-threshold region shown in FIG. 13, Vfa
=Vfb+dVfなる安定条件が成立してしまうことがある。 = Sometimes Vfb + dVf become stable conditions will be satisfied. これが異常安定である。 This is the abnormal stable.

【0055】この異常安定は、PMOSトランジスタQ [0055] The abnormal stable, PMOS transistor Q
P41〜QP43に殆ど電流が流れず、出力基準電圧がVBGR=0.8Vと低い電圧状態なる。 Little current flows through the P41~QP43, the output reference voltage is VBGR = 0.8 V and a low voltage state. しかもこの現象は、トランジスタのサブスレッショルド特性のばらつきが低温におけるほど大きいという性質から、低温環境下で顕著に見られる。 Moreover, this phenomenon is variation in subthreshold characteristics of the transistor from the property that the greater the at low temperatures is remarkably seen in a low-temperature environment. このとき、BGR回路110には殆ど電流が流れていないために発熱がなく、時間が経っても回路周辺の低温状態は解消されず、BGR回路11 In this case, there is no heat generation due to the BGR circuit 110 hardly current flows, low-temperature state of the circuit around over time is not eliminated, BGR circuit 11
0は異常安定状態から脱することができない。 0 can not get out from the abnormal stable state.

【0056】そこでこの実施の形態では、BGR回路1 [0056] Therefore, in this embodiment, BGR circuit 1
10が上述した異常安定状態に落ち着くのを防止し、或いは異常安定状態から自動的に脱することができるような回路工夫をしている。 10 is a circuit device that can be disengaged automatically from preventing the settled abnormal stable state described above, or abnormal stable state. 具体的に図11の回路では、異常安定している電流を検出する電流検出回路111が設けられ、且つこの電流検出回路111の出力によりコントロールされて差動増幅器81の出力ノードの電位を強制的に引き下げるキッカ回路112が設けられている。 In the circuit of specifically 11, the abnormal stable current detection circuit 111 for detecting a current is provided that, and force the potential of the output node of the controlled differential amplifier 81 by the output of the current detecting circuit 111 It is kicker circuit 112 pulling the provided.

【0057】電流検出回路111は、PMOSトランジスタQP41〜QP43と共にカレントミラー回路を構成するPMOSトランジスタQP44と、このPMOS [0057] The current detection circuit 111 includes a PMOS transistor QP44 that constitute a current mirror circuit together with the PMOS transistor QP41~QP43, the PMOS
トランジスタQP44からの電流が供給されるダイオード接続したNMOSトランジスタQN43とから構成されている。 And an NMOS transistor QN43 Metropolitan a diode connected current from the transistor QP44 is supplied. BGR回路110が殆ど電流が流れていない異常安定状態にあるとき、電流検出回路111にも殆ど電流は流れず、電流検出回路111から得られる電流モニター出力IMONは、NMOSトランジスタのしきい値電圧以下の“L”レベルとなる。 When BGR circuit 110 is in an abnormal stable state hardly current flows almost no current flows through the current detecting circuit 111, a current monitor output IMON obtained from the current detection circuit 111 below the threshold voltage of the NMOS transistor the "L" level of.

【0058】キッカ回路112は、PMOSトランジスタQP45と抵抗R43の部分がヒータを構成している。 [0058] kicker circuit 112, portions of the PMOS transistor QP45 and the resistor R43 constitute a heater. またPMOSトランジスタQP45とカレントミラー回路を構成するPMOSトランジスタQP46とそのドレインに接続されたNMOSトランジスタQN45が設けられ、このNMOSトランジスタQN45のゲートに電流モニター出力IMONが入る。 The NMOS transistor QN45 connected PMOS transistors QP46 and its drain is provided to configure the PMOS transistor QP45 and the current mirror circuit, a current monitor output IMON enters the gate of the NMOS transistor QN45. NMOSトランジスタQN45のドレインによりゲートが制御されるNM NM whose gate is controlled by the drain of the NMOS transistor QN45
OSトランジスタQN44は、ドレインが差動増幅器8 OS transistor QN44 has a drain differential amplifier 8
1の出力ノードに接続され、ソースは接地されている。 It is connected to the first output node, and the source is grounded.

【0059】BGR回路110が正常な安定状態にある場合は、電流モニター出力IMONはNMOSトランジスタのしきい値電圧以上の“H”である。 [0059] If the BGR circuit 110 is in a normal stable state, the current monitor output IMON is above the threshold voltage of the NMOS transistor "H". このときキッカ回路112ではNMOSトランジスタQN45がオンであり、そのドレインに得られるキック信号KICKは“L”、従ってNMOSトランジスタQN44はオフである。 In this case the kicker circuit 112 NMOS transistor QN45 is turned on, kick signal KICK obtained its drain "L", NMOS transistor QN44 is therefore off. 一方、BGR回路110が異常安定状態にあると、電流モニター出力IMONが“L”であり、キッカ回路112ではNMOSトランジスタQN45がオフ、 On the other hand, when the BGR circuit 110 is in an abnormal stable state, a current monitor output IMON is "L", the kicker circuit 112 in the NMOS transistor QN45 is turned off,
従ってNMOSトランジスタQN44がオンとなって、 Therefore NMOS transistor QN44 is turned on,
差動増幅器81の出力ノードの電位を引き下げる。 Lowering the potential of the output node of the differential amplifier 81. これにより、カレントミラーを構成するPMOSトランジスタQP41〜QP44が深くオン駆動されて5極管領域に移行し、BGR回路110は正常な安定状態に移行することになる。 Thus, are PMOS transistors QP41~QP44 deeply on driving a current mirror goes to the pentode region, BGR circuit 110 will transition to the normal stable state.

【0060】またこの実施の形態の場合、キッカ回路1 [0060] In the case of this embodiment, the kicker circuit 1
12のPMOSトランジスタQP45,QP44をヒータ源として、PMOSトランジスタQP41〜QP44 12 of the PMOS transistor QP45, QP44 as a heater source, PMOS transistor QP41~QP44
の近傍に配置してこれらを温めるようにしている。 So that warm them and disposed in the vicinity of. これにより、低温環境下でのBGR回路110の異常安定への落ち着き防止、或いは異常安定状態からの脱出をより確実に行うことができる。 This makes it possible to calm prevention to abnormal stability of the BGR circuit 110 in a low-temperature environment, or to escape from the abnormality stable state more reliably.

【0061】図12は、具体的に、ヒータとして用いられるキッカ回路112のPMOSトランジスタQP45 [0061] Figure 12 is specifically, PMOS transistors of kicker circuit 112 used as a heater QP45
を、BGR回路110のカレントミラーを構成するPM The, PM constituting a current mirror of the BGR circuit 110
OSトランジスタQP41〜QP43のそれぞれの近傍に分散的に配置し、また同じくヒータとして用いられるPMOSトランジスタQP46をPMOSトランジスタQP44の近傍に配置したレイアウト例を示している。 Distributively arranged near each of the OS transistor QP41~QP43, also has likewise shows a layout example in which the PMOS transistor QP46 in the vicinity of the PMOS transistor QP44 which is used as a heater.
これにより、回路の異常安定の原因箇所であるカレントミラー回路を構成するPMOSトランジスタQP41〜 Thus, PMOS transistor QP41~ constituting the current mirror circuit is abnormal stable cause parts of the circuit
QP44の領域を全体的に温めるができ、異常安定状態からの脱出が容易になる。 The area of ​​QP44 can but overall warming facilitates escape from the abnormality stable state.

【0062】[実施の形態6]図14は、実施の形態6 [0062] Figure 14 [Embodiment 6], the embodiment 6
によるLSI140のチップレイアウトを示している。 It shows the LSI140 of chip layout by.
このLSI140は、その半導体チップ面積の主要部がディジタル論理回路141である。 This LSI140 is the main portion of the semiconductor chip area is a digital logic circuit 141. チップ周辺にアナログ回路142が配置され、このアナログ回路142を挟むようにヒータ143a,143bが配置されている。 Analog circuitry 142 is arranged around the chip, the heater 143a so as to sandwich the analog circuit 142, 143b are arranged.
またヒータ143a,143bを、アナログ回路142 The heaters 143a, the 143b, analog circuitry 142
の領域の温度に応じてコントロールするために、アナログ回路142の近傍には温度感知器144も設けられている。 To control according to the temperature of the region, it is also provided a temperature sensor 144 in the vicinity of the analog circuit 142.

【0063】この様な構成として、アナログ回路142 [0063] Examples of such a configuration, the analog circuit 142
の近くに配置されたヒータ143a,143bは、周辺温度がある程度以上低いときに温度感知器144の制御により発熱させてアナログ回路142を温めるようにする。 Heaters 143a, 143b located near the causes the heat generation by controlling the temperature sensor 144 when the ambient temperature is above a certain level low so that warm the analog circuit 142. これによりアナログ回路142は安定動作が可能になる。 Thus the analog circuit 142 to allow stable operation. ディジタル回路141は低温環境下でも動作が不安定になることはないので、この部分を温める必要はない。 Since the digital circuit 141 does not become unstable operation even in a low temperature environment, it is not necessary to warm the portion. 従って、チップのごく一部にヒータ143a,14 Therefore, the heater 143a, 14 a small portion of the chip
3bを配置すればよく、チップ全体の消費電力増大を抑えることができる。 May be arranged to 3b, it is possible to suppress the increase in power consumption of the whole chip.

【0064】更に、一般にディジタル論理回路141は高温時により多くの電流を消費する。 [0064] Further, in general digital logic circuit 141 consumes more current at high temperature. チップ全体の最大消費電力はこの高温時の状態で規定されることになるので、低温時にヒータ143a,143bが消費する電流がチップ全体の最大消費電力を増大させることはない。 Since the maximum power consumption of the entire chip will be defined in the state at the time of high temperature, is not the heater 143a at low temperatures, the current 143b is consumed to increase the maximum power consumption of the entire chip.
この様子を図15に示す。 This is shown in Figure 15. 図15では、ディジタル論理回路141の消費電力、アナログ回路142の消費電力、ヒータ143a,143bの消費電力をそれぞれ破線で示し、それらのトータルであるチップ全体の消費電力を実線で示している。 In Figure 15, the power consumption of the digital logic circuit 141, the power consumption of the analog circuit 142, shown heater 143a, 143b power consumption in broken lines, show the power consumption of the whole chip is their total by a solid line. ヒータ143a,143bの消費電力はもともとチップ全体の中では小さく、しかも低温時のみ大きくなるので、チップ全体の消費電力には大きな影響を与えないことがわかる。 Heater 143a, the power consumption of 143b originally small in the whole chip, and since increases only at a low temperature, it can be seen that no significant effect on the power consumption of the entire chip.

【0065】図16は、アナログ回路142が先の実施の形態のBGR回路110である場合について、温度感知器144の具体的な構成例を示している。 [0065] Figure 16 is for the case the analog circuit 142 is BGR circuit 110 of the previous embodiment, it shows a specific configuration example of the temperature sensor 144. この温度感知器144は、BGR回路110のカレントミラー回路を構成するPMOSトランジスタQP41〜QP44と共にカレントミラー回路を構成するPMOSトランジスタQP51と、そのドレインに接続された抵抗R44を有する。 The temperature sensor 144 has a PMOS transistor and QP51, the resistor R44 connected to its drain forming the current mirror circuit together with the PMOS transistor QP41~QP44 constituting a current mirror circuit BGR circuit 110. この抵抗R44が温度感知素子であり、抵抗4 The resistor R44 is a temperature sensing element, resistor 4
4の端子電圧が温度感知出力Vthermとなる。 4 terminal voltage is temperature sensing output Vtherm of. 差動増幅器145は、温度感知出力Vthermと、BGR Differential amplifier 145 includes a temperature sensing output Vtherm, BGR
回路110の出力である基準電圧VBGRを比較して、 Comparing the reference voltage VBGR which is the output of the circuit 110,
ヒータ制御信号Vcoolを出力する。 It outputs a heater control signal Vcool.

【0066】抵抗R44は正の温度係数を持ち、従って温度感知出力Vthermは温度と共に上昇する。 [0066] resistor R44 has a positive temperature coefficient, therefore the temperature sensing output Vtherm increases with temperature. 一方、BGR回路110の出力である基準電圧VBGRは温度依存性を持たないように制御されている。 On the other hand, the reference voltage VBGR which is the output of the BGR circuit 110 is controlled to have no temperature dependence. 従って、 Therefore,
これらの温度感知出力Vthrmと基準電圧VBGRがある温度で交差するように、抵抗R44の値を設定すると、その設定温度以下では、制御信号Vcoolは、 So as to intersect at a temperature with these temperature sensing output Vthrm and the reference voltage VBGR, by setting the value of the resistor R44, at below its setting temperature, the control signal Vcool is
“H”、設定温度を超えると制御信号Vcoolは“L”になる。 "H", the control signal Vcool exceeds the set temperature becomes "L". 制御信号Vcool=“H”によりヒータがオンとなるように制御すれば、設定温度になるまでヒータに通電するという制御が可能になる。 Is controlled so that the control signal Vcool = heater by "H" is turned on, it is possible to control that distributed to the heater until the set temperature.

【0067】具体的に例えば、設定温度25℃で、Vt [0067] In specific example, the set temperature 25 ° C., Vt
herm=VBGRとなるように、抵抗R44の値を選択する。 As a herm = VBGR, selecting the value of resistor R44. これにより、25℃より低温では、VBGR> Thus, at lower temperatures than 25 ° C., VBGR>
Vthermであって、アナログ回路142の周辺が温められる。 A Vtherm, the periphery of the analog circuit 142 is warmed. 25℃を越えると、VBGR<Vtherm Exceeds 25 ℃, VBGR <Vtherm
となってヒータはオフとなる。 The heater is turned off become. この様なヒータ制御を行うことにより、ヒータの消費電力を必要最小限に抑えて、アナログ回路の安定動作を行わせることが可能となる。 By performing such a heater control, while suppressing the power consumption of the heater to a minimum, it is possible to perform a stable operation of the analog circuit.

【0068】[実施の形態7]図17は、この発明を、 [0068] [Embodiment 7] Figure 17 is the present invention,
メモリセルアレイとしてDRAMセルアレイ150を含むメモリLSIに適用した実施の形態である。 In the form of embodiment which is applied to a memory LSI including DRAM cell array 150 as a memory cell array. DRAM DRAM
セルアレイ150は通常多くのサブセルアレイ151により構成される。 Cell array 150 is typically composed of many sub-cell array 151. この様なDRAMセルアレイ150には、信号配線を覆って絶縁膜が形成されている。 The Such DRAM cell array 150, an insulating film to cover the signal wiring is formed. この絶縁膜の上に、ヒータ152が配設される。 On the insulating film, the heater 152 is disposed. 具体的にヒータ152は、DRAMセルアレイ150の領域を均等に覆うように蛇行パターンで形成されている。 Specifically heater 152 is formed in a serpentine pattern to cover evenly region of DRAM cell array 150. ヒータ15 Heater 15
2の一端は電源VCCに接続され、他端は温度感知器1 2 One end of connected to the power supply VCC, the other end temperature sensor 1
53により制御されるNMOSトランジスタQN61を介して接地される。 It is grounded through the NMOS transistor QN61, which are controlled by 53.

【0069】温度感知器153には先の実施の形態と同様のものを用い得る。 [0069] The temperature sensor 153 may use the same as the previous embodiment. この温度感知器153により例えば、設定温度以下ではNMOSトランジスタQN61をオンとし、ヒータ152に通電されるようにする。 This, for example, by temperature sensor 153, the NMOS transistor QN61 is turned on in the following set temperature to be energized to the heater 152. これにより、DRAMセルアレイ150が低温状態にあるとき、これを全体的に均等に温めることができる。 Thus, when the DRAM cell array 150 is in the cold state, which can be generally uniformly warmed. 従って、低温環境下で生じるセルトランジスタのしきい値電圧上昇による書き込み電位低下という問題は解決される。 Therefore, a problem that write potential drop due to the threshold voltage increase of the cell transistors occurring in a low temperature environment is solved. 従ってセルトランジスタのしきい値電圧を高めに設定することができる。 Therefore it is possible to set a higher threshold voltage of the cell transistor. 一方、トランジスタのしきい値電圧を高めに設定することは、高温時のしきい値電圧低下による蓄積電荷の漏れを抑制することになるから、高温時のデータ保持特性の改善をもたらす。 Meanwhile, it is set higher threshold voltage of the transistor is rather time suppressing the leakage of accumulated charge due to the threshold voltage drop during high temperatures, resulting in improved data retention characteristics at high temperatures.

【0070】[実施の形態8]図18は、実施の形態8 [0070] [Embodiment 8] Figure 18 embodiment 8
による電子機器180の構成を示している。 It shows a configuration of an electronic device 180 according to. この電子機器180の筐体189には、ボード184に搭載されて、先の実施の形態7で説明したようなヒータが内蔵された半導体メモリであるDRAM181、CPU等のディジタル論理LSI182、I/Oインタフェース18 The housing 189 of the electronic device 180, the board 184, digital logic LSI182 such DRAM181, CPU is a semiconductor memory in which the heater as described in Embodiment 7 of the previous embodiment is incorporated, I / O interface 18
3等が配置されている。 3 or the like are arranged. ディジタル論理LSI182は一般に発熱量が大きいから、これには放熱器186が取り付けられている。 Digital logic LSI182 is because generally calorific value is large, this is the radiator 186 attached. その他、筐体189内には電源装置185が設けられ、また筐体189にはシステム全体を冷却するための冷却装置187が設けられている。 Additional, the inside of the housing 189 power supply 185 is provided, also a cooling device 187 for cooling the entire system in the housing 189 is provided.

【0071】この様な電子機器180を屋外等の低温環境下で使用した場合、冷却装置187が災いして機器内の温度が異常に低下する。 [0071] When using such an electronic device 180 in a low-temperature environment such as outdoors, the temperature of the cooling device 187 by disaster in the device is abnormally lowered. このとき、低温環境下で誤動作するDRAMが搭載されていると、システム全体が誤動作する。 At this time, the DRAM malfunction in a low-temperature environment is installed, the entire system to malfunction. この実施の形態ではDRAM181が、チップ内に実装されたヒータにより温められて正常動作するように保証されている。 DRAM181 In this embodiment, are guaranteed to operate normally warmed by implemented heater in the chip. これにより低温環境下でシステム全体が安定に動作する。 Thus the whole system in a low-temperature environment to operate stably.

【0072】この種の電子機器を低温環境下で使用可能とする他の方法として、電子機器全体を加熱する装置を実装することが容易に考えられる。 [0072] As another method to enable an electronic device of this kind in a low-temperature environment, it is readily possible to implement a device for heating the entire electronic device. しかし、この様にすると、低温環境下での動作に問題がないディジタル論理LSIや電源装置その他も同時に温めるために余計な電力を消費することになる。 However, when in this way, the operation the digital logic LSI or power supply is not a problem in the low temperature environment other also will consume extra power to warm at the same time. この実施の形態の場合、低温時に問題になる特定の半導体装置であるDRAMのみヒータ内蔵としているので、機器全体の消費電力を抑えることができる。 In this embodiment, since the heater built only DRAM is a specific semiconductor device becomes a problem at low temperatures, it is possible to suppress the power consumption of the entire device.

【0073】[実施の形態9]図19は、実施の形態9 [0073] Figure 19 [Embodiment 9], the embodiment 9
によるシステムLSI190のチップレイアウトを示している。 It shows a chip layout of a system LSI190 by. このシステムLSI190は、いわゆるシステムオンチップ(SOC)であり、半導体チップ191上に、図17の実施の形態で説明したDRAM150と、 The system LSI190 is a so-called system-on-chip (SOC), on the semiconductor chip 191, and DRAM150 described in the embodiment of FIG. 17,
図14の実施の形態で説明したLSIチップ140内の回路が共に集積されている。 Circuits in the LSI chip 140 described in the embodiment of FIG. 14 are both integrated. DRAM150には、セルアレイ上にヒータ152が配設されている。 The DRAM150, heater 152 is disposed on the array. ディジタル論理回路141の周辺に配置されたアナログ回路142 Analog circuitry 142 disposed around the digital logic circuit 141
には、これを挟むようにヒータ143a,143が配置されている。 The heater 143a, 143 are disposed so as to sandwich it.

【0074】SOCが用いられる電子機器は一般に携帯性を重視したものが多い。 [0074] electronic devices that SOC is used in many cases with an emphasis on general portability. 従って使用温度範囲が広いことが要求される。 Therefore temperature range is wide is required. また高温環境下でのディジタル論理回路の安定動作を目的としてチップ全体を冷却する工夫がなされる。 The device for cooling the entire chip for the purpose of stable operation of the digital logic circuitry in a high temperature environment is made. 例えば、熱伝導率の高い被覆材の使用や基板への熱放出効果が大きいフリップチップ実装等の工夫がそれである。 For example, contrivance such as heat-releasing effect is large flip-chip mounted to the use and the substrate of high covering material thermal conductivity is it. 一方これらの工夫は、低温環境下でのアナログ回路やDRAMの動作にとって災いとなる。 Whereas these contrivances is a disaster for the operation of the analog circuit and the DRAM in a low-temperature environment. 即ち、 In other words,
高い放熱効果により、チップ温度は外気温度と動作まで低下し、アナログ回路とDRAM回路の正常動作を困難にする。 The high heat dissipation effect, the chip temperature was lowered to work with the outside air temperature, making it difficult to normal operation of the analog circuit and the DRAM circuit. しかし、電子機器全体の温度を上げるようなヒータの実装は、電池寿命を重視する携帯用電子機器では許されない。 However, the implementation of the heater, such as to raise the temperature of the entire electronic device is not allowed in a portable electronic device to focus the battery life.

【0075】この実施の形態の場合、図14の実施の形態で説明したように、システムの電源投入時にアナログ回路142の周辺に配置されたヒータ143a,143 [0075] In this embodiment, as described in the embodiment of FIG. 14, the heater 143a, 143 disposed on the periphery of the analog circuit 142 when the system is powered on
bが発熱し、アナログ回路142の安定動作が保証される。 b is heated, a stable operation of the analog circuit 142 is ensured. このヒータ143a,143bはその後オフになるが、アナログ回路自身が発生する熱によりその近傍の温度が低下することはない。 The heater 143a, 143b is then turned off, the temperature in the vicinity thereof by the heat analog circuit itself generates is not lowered. また同じチップ上のDRAM The DRAM on the same chip
150は、その上に配設されたヒータ152により温められる。 150 is warmed by the heater 152 disposed thereon. このヒータ152は、温度感知器153により制御され、DRAM150部の温度が低温になるとオン、高温になるとオフとなる。 The heater 152 is controlled by a temperature sensor 153, it becomes the temperature of DRAM150 parts is low on and high temperatures off.

【0076】DRAM150に配置されるヒータ152 [0076] The heater 152 disposed DRAM150
とアナログ回路142の近傍に配置されるヒータ143 Heater 143 and is disposed in the vicinity of the analog circuit 142
a,143bの制御形態を異ならせることは、意味がある。 a, varying the control mode 143b are meaningful. 即ち、DRAMの場合、読み出しや書き込み動作をしていないスタンバイ状態での消費電流は1mA或いはそれ以下になる。 That is, in the case of DRAM, the current consumption in the standby state in which no read or write operation becomes 1mA or less. これはアナログ回路でのスタンバイ時の電流に非常に比べると小さく、この程度の電流では、 This small when very compared to the current in standby in the analog circuits, in the level of current,
DRAM周辺の温度低下を防止することはできない。 It is not possible to prevent a decrease in temperature of the surrounding DRAM. このため常に周辺温度を監視しながら、ヒータ制御を行うことがDRAMにとっては重要になる。 Thus while constantly monitoring the ambient temperature, to perform the heater control is important for the DRAM.

【0077】ディジタル論理回路141にはヒータを配設しない。 [0077] not provided a heater in the digital logic circuit 141. ディジタル論理回路は低温環境下でも動作が問題になることはないからである。 Digital logic circuitry is because it is not made on operation in a low temperature environment problem. この様にシステムL System L in this manner
SIにおいては、チップ内の温度をチップ内部の回路要素に応じてそれぞれ最適条件となるように制御することにより、無用な電力を消費することなく、システム全体の安定動作を保証することが可能になる。 In SI, the temperature of the chip by controlling so that the optimum conditions are in accordance with the circuitry in the chip, without consuming unnecessary power, so it is possible to ensure a stable operation of the entire system Become.

【0078】 [0078]

【発明の効果】以上述べたようにこの発明によれば、ヒータを内蔵することにより広い温度範囲で安定動作させることを可能とした半導体装置を提供することができる。 According to the present invention as described according to the present invention above, it is possible to provide a semiconductor device which enables to stably operate over a wide temperature range by a heater.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】この発明の実施の形態によるLSIにおける差動増幅器の等価回路を示す図である。 1 is a diagram showing an equivalent circuit of the differential amplifier in the LSI according to embodiments of the invention.

【図2】同実施の形態の差動増幅器のレイアウトを示す図である。 2 is a diagram showing a layout of the differential amplifier of the embodiment.

【図3】同実施の形態の差動増幅器の低温時の問題を説明するための図である。 3 is a diagram for explaining the low temperature problems of the differential amplifier of the embodiment.

【図4】MOSトランジスタのしきい値電圧の温度依存性を示す図である。 4 is a diagram showing the temperature dependency of the threshold voltage of the MOS transistor.

【図5】他の実施の形態によるLSIの差動増幅器とヒータ制御回路の構成を示す図である。 5 is a diagram showing a configuration of a differential amplifier and a heater control circuit for LSI according to another embodiment.

【図6】同実施の形態のヒータ制御の動作タイミングを示す図である。 6 is a diagram showing the operation timing of the heater control of the same embodiment.

【図7】他の実施の形態によるLSIの差動増幅器とヒータ制御回路の構成を示す図である。 7 is a diagram showing a configuration of a differential amplifier and a heater control circuit for LSI according to another embodiment.

【図8】他の実施の形態によるLSIのBGR回路の等価回路を示す図である。 8 is a diagram showing an equivalent circuit of the BGR circuit in LSI according to another embodiment.

【図9】同実施の形態のBGR回路のレイアウトを示す図である。 9 is a diagram showing a layout of the BGR circuit in the embodiment.

【図10】トランジスタのサブスレッショルド特性を示す図である。 10 is a diagram showing the subthreshold characteristic of the transistor.

【図11】他の実施の形態によるLSIのBGR回路の等価回路を示す図である。 11 is a diagram showing an equivalent circuit of the BGR circuit in LSI according to another embodiment.

【図12】同実施の形態の要部のトランジスタレイアウトを示す図である。 12 is a diagram showing a transistor layout of the main part of the embodiment.

【図13】BGR回路の異常安定を説明するためのサブスレッショルド特性を示す図である。 13 is a diagram showing the subthreshold characteristic for describing the abnormality stability of the BGR circuit.

【図14】他の実施の形態によるLSIのチップレイアウトを示す図である。 14 is a diagram showing the LSI chip layout according to another embodiment.

【図15】同実施の形態の消費電力と温度との関係を示す図である。 15 is a diagram showing the relationship between the power consumption and the temperature of the same embodiment.

【図16】他の実施の形態によるLSIのBGR回路の等価回路を示す図である。 16 is a diagram showing an equivalent circuit of the BGR circuit in LSI according to another embodiment.

【図17】他の実施の形態によるDRAMセルアレイのレイアウトを示す図である。 17 is a diagram showing a layout of a DRAM cell array according to another embodiment.

【図18】他の実施の形態による電子機器の構成を示す図である。 18 is a diagram showing a configuration of an electronic device according to another embodiment.

【図19】他の実施の形態によるシステムLSIのチップレイアウトを示す図である。 19 is a diagram showing the chip layout of a system LSI according to another embodiment.

【図20】MOSトランジスタのドレイン電流−ゲート電圧特性の温度依存性を示す図である。 [Figure 20] of the MOS transistor drain current - is a graph showing the temperature dependence of the gate voltage characteristics.

【図21】差動増幅器とその入力電圧範囲を示す図である。 21 is a diagram showing a differential amplifier and its input voltage range.

【図22】DRAMセルアレイの等価回路を示す図である。 22 is a diagram showing an equivalent circuit of the DRAM cell array.

【図23】DRAMの環境温度による問題点を説明するための特性図である。 23 is a characteristic diagram for explaining the problems in the environmental temperature of the DRAM.

【符号の説明】 DESCRIPTION OF SYMBOLS

11…差動増幅器、12a,12b…ヒータ、52…電源投入制御回路、53…電源電圧検知回路、54…遅延回路、71,72…制御回路、80…BGR回路、81 11 ... differential amplifier, 12a, 12b ... heater, 52 ... power-on control circuit, 53 ... power supply voltage detection circuit, 54 ... delay circuit, 71 and 72 ... control circuit, 80 ... BGR circuit, 81
…差動増幅器、82,83…電流経路、R31,R3 ... differential amplifier, 82, 83 ... current path, R31, R3
2,R33…抵抗(兼ヒータ)、110…BGR回路、 2, R33 ... resistance (and heater), 110 ... BGR circuit,
111…電流検出回路、112…キッカ回路、140… 111 ... current detection circuit, 112 ... kicker circuit, 140 ...
LSI、141…ディジタル論理回路、142…アナログ回路、143a,143b…ヒータ、144…温度感知器、150…DRAMセルアレイ、152…ヒータ、 LSI, 141 ... digital logic circuit, 142 ... analog circuit, 143a, 143b ... heater, 144 ... temperature sensor, 0.99 ... DRAM cell array, 152 ... heater,
153…温度感知器、190…システムLSI。 153 ... temperature sensor, 190 ... system LSI.

Claims (16)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 温度依存性のある素子を用いて構成されたアナログ回路と、 このアナログ回路の近傍に配置されたヒータとを有することを特徴とする半導体装置。 1. A semiconductor device characterized in that it comprises an analog circuit using a device with a temperature dependence, and a heater disposed in the vicinity of the analog circuit.
  2. 【請求項2】 電源投入直後の一定時間、前記ヒータに通電する制御を行う電源投入制御回路を有することを特徴とする請求項1記載の半導体装置。 2. A predetermined time immediately after power-on, the semiconductor device according to claim 1, characterized in that it has a power-on control circuit for controlling the energization to the heater.
  3. 【請求項3】 前記アナログ回路の近傍の温度を感知して、一定温度以下で前記ヒータに通電する制御を行う温度感知器を有することを特徴とする請求項1記載の半導体装置。 3. A sensing the temperature in the vicinity of the analog circuit, the semiconductor device according to claim 1, characterized in that it has a temperature sensor for controlling the energizing the heater at a constant temperature or less.
  4. 【請求項4】 半導体チップの主要面積を占めるディジタル論理回路を有することを特徴とする請求項1記載の半導体装置。 4. A semiconductor device according to claim 1, characterized in that it comprises a digital logic circuit occupying a major area of ​​the semiconductor chip.
  5. 【請求項5】 前記アナログ回路は、差動増幅器を有することを特徴とする請求項1記載の半導体装置。 Wherein said analog circuit includes the semiconductor device according to claim 1, characterized in that it has a differential amplifier.
  6. 【請求項6】 前記アナログ回路は、差動増幅器と、この差動増幅器の出力により制御されて定常的に電流が流れる電流経路とを有し、且つ前記ヒータは前記差動増幅器の近傍に配置されていることを特徴とする請求項1記載の半導体装置。 Wherein said analog circuit includes a differential amplifier, a current constantly flows through a current path is controlled by the output of the differential amplifier, and the heater is disposed in the vicinity of the differential amplifier the semiconductor device according to claim 1, characterized in that it is.
  7. 【請求項7】 前記アナログ回路は、差動増幅器と、この差動増幅器の出力によりゲートが共通に制御される複数のトランジスタからなるカレントミラー回路と、このカレントミラー回路の各トランジスタにより定常的に電流が供給される複数の電流経路とを有し、且つ前記ヒータは前記カレントミラー回路の近傍に配置されていることを特徴とする請求項1記載の半導体装置。 Wherein said analog circuit includes a differential amplifier, a current mirror circuit comprising a plurality of transistors gated by the output of the differential amplifier are commonly controlled, steadily by the transistors of the current mirror circuit and a plurality of current paths which the current is supplied, and the heater is a semiconductor device according to claim 1, characterized in that it is arranged in the vicinity of the current mirror circuit.
  8. 【請求項8】 前記ヒータとして、前記アナログ回路において定常的に電流が流れる素子が用いられていることを特徴とする請求項1記載の半導体装置。 As claimed in claim 8, wherein the heater, the semiconductor device according to claim 1, wherein the current constantly flows elements are used in the analog circuit.
  9. 【請求項9】 前記電源投入制御回路は、電源電圧の立ち上がりを検出する電源電圧検出回路と、この電源電圧検出回路が電源投入を検出した後一定時間前記ヒータに通電させるための遅延回路とを有することを特徴とする請求項2記載の半導体装置。 Wherein said power-on control circuit includes a power supply voltage detection circuit for detecting a rise of the supply voltage, and a delay circuit for energizing a predetermined time the heater after the power supply voltage detection circuit detects the power-on the semiconductor device according to claim 2, characterized in that it has.
  10. 【請求項10】 前記電源投入制御回路が前記ヒータに通電している間、前記アナログ回路の動作を抑制する制御回路を有することを特徴とする請求項2記載の半導体装置。 10. While the power-on control circuit is energized the heater, the semiconductor device according to claim 2, wherein a control for suppressing circuit operation of the analog circuit.
  11. 【請求項11】 前記差動増幅器、カレントミラー回路及びこのカレントミラー回路により電流が供給される前記複数の電流経路は、バンドギャップリファレンス回路を構成していることを特徴とする請求項7記載の半導体装置。 Wherein said differential amplifier, said plurality of current paths of current supplied by the current mirror circuit and the current mirror circuit, according to claim 7, characterized in that it constitutes a bandgap reference circuit semiconductor device.
  12. 【請求項12】 前記カレントミラー回路の電流を検出する電流検出回路と、この電流検出回路により前記カレントミラー回路のトランジスタがサブスレッショルド領域で異常安定していることが検知されたときに前記カレントミラー回路のトランジスタを5極管領域に強制移行させるキッカ回路とを有することを特徴とする請求項1 12. A current detection circuit for detecting a current of said current mirror circuit, said current mirror when said that the transistors of the current mirror circuit is abnormal stable in the subthreshold region is detected by the current detection circuit claim and having a kicker circuit forcibly shifts the transistors of the circuit in pentode region 1
    1記載の半導体装置。 1 The semiconductor device according.
  13. 【請求項13】 メモリセルアレイと、 このメモリセルアレイ上にメモリセルアレイを均等に温めるように配設されたヒータとを有することを特徴とする半導体装置。 13. A memory cell array, wherein a and a heater disposed to heat the memory cell array equally to the memory cell array.
  14. 【請求項14】 前記メモリセルアレイは、DRAMセルアレイであることを特徴とする請求項13記載の半導体装置。 14. The method of claim 13, wherein the memory cell array, a semiconductor device according to claim 13, which is a DRAM cell array.
  15. 【請求項15】 半導体チップと、 この半導体チップに集積形成されたディジタル論理回路、メモリセルアレイ及びアナログ回路と、 前記メモリセルアレイ上に配置されて低温時に前記メモリセルアレイを均等に温めるための第1のヒータと、 前記アナログ回路の近傍に配置されて低温時に前記アナログ回路領域を温めるための第2のヒータとを有することを特徴とする半導体装置。 15. A semiconductor chip, digital logic circuits integrated formed on the semiconductor chip, and the memory cell array and the analog circuit, the disposed on the memory cell array at a low temperature in the to heat the memory cell array equally first wherein a has a heater and a second heater for heating the analog circuit area at a low temperature is disposed in the vicinity of the analog circuit.
  16. 【請求項16】 内部を冷却する冷却装置を備えた筐体と、 この筐体内に配置された、ヒータを内蔵する半導体メモリと、 前記筐体内に配置された、放熱器付きのディジタル論理LSIとを有することを特徴とする電子機器。 16. A housing provided with a cooling device for cooling the interior, the housing arranged in the body, and a semiconductor memory having a built-in heater, the disposed in the housing, and digital logic LSI with the radiator an electronic apparatus, comprising a.
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