JP2006528898A - ディジタル磁気共鳴勾配プリエンファシス - Google Patents

Abstract

磁場勾配システムは、磁場勾配コイル（２０）と、磁場勾配コイル（２０）と動作可能であるように通信する磁場勾配アンプ（３０）とを有する。プリエンファシスディジタル回路（３６）はディジタル次回勾配制御信号を受信し、プリエンファシス補正項を出力する。プリエンファシスディジタル回路は、遅延ディジタル磁場勾配制御信号を生成するために選択された時間インターバルだけディジタル磁場勾配制御信号を遅延させる遅延回路（９２）を有する。複数のディジタルフィルタ（１１０）各々は、選択された時定数及び振幅パラメータを有する。ディジタルフィルタ（１１０）遅延ディジタル磁場勾配制御信号を受信し、プリエンファシス補正項を出力する。パラメータメモリ（１１４）はディジタルフィルタの少なくとも時定数と振幅パラメータを記憶する。

Description

本発明は診断イメージング技術に関する。本発明は、特に、磁気共鳴イメージングにおけるアプリケーションを見出す。しかしながら、適切な磁場勾配を用いる他の技術において又、アプリケーションを見出す。

磁気共鳴イメージングスキャナは、典型的には磁気共鳴を選択的且つ空間的に符号化するため、ＳＰＡＭＭタイプのイメージング技術におけるタグ付けを用いるため、磁気共鳴を無効にするため等のために複数の磁場勾配コイルを用いる。画像品質は、磁場勾配の適切な制御に依存する。パルス増幅非線形性、信号伝播遅延、渦電流の影響及び他の不完全性は、磁場勾配の制御に悪影響を及ぼすこととなる。磁場勾配の不完全性は、イメージングアーティファクト、解像度の低減及び他の種類の画像劣化をもたらすこととなる。信号伝播遅延は、磁場勾配と高周波パルスとの間の及びｘ、ｙ方向勾配とｚ方向勾配との間のタイムラグをもたらす。磁場勾配を変化させることにより、打ち消し勾配を生成する渦電流を生じさせる。渦勾配磁場は、パルスに意図的な非均一性を、特に、勾配パルスの上りランプ及び下りランプの終端においてオーバーシュートを導入することにより対応される。

プリエンファシス回路構成は、渦電流勾配及び磁場勾配システムの不完全性を補償するために磁場勾配制御信号を改善する。過去において、そのようなプリエンファシス回路構成は、一般に、アナログフィルタリングの形をとり、そのアナログフィルタリングは、アナログプリエンファシス回路構成に入力する前に入力信号のディジタル−アナログ変換を伴う。アナログプリエンファシス回路構成トポロジーは即座に改善されず、一時的な信号遅延の導入は即座に達成されない。大きなキャパシタ及びポテンショメータが大きいプリエンファシスダイナミックレンジをもたらすアナログ回路構成において用いられ、そのプリエンファシスダイナミックレンジはプリエンファシス回路構成のコスト及び物理的サイズを増大させる。アナログプリエンファシス補正は、キャパシタ及び他のアナログ構成要素の温度依存性のために温度と共にドリフトすることとなる。時間に対するアナログ構成要素の特性のシフトは又、プリエンファシスドリフトをもたらすこととなる。

本発明においては、上記の及び他の制限を克服する改善された装置及び方法を意図している。

一特徴に従って、磁場勾配システムを有する磁気共鳴イメージングスキャナについて開示している。磁場勾配システムは、磁場勾配コイルと磁場勾配コイルと共に動作可能であるように通信する磁場勾配増幅器とを有する。プリエンファシスディジタル回路はディジタル磁場勾配制御信号を受け、プリエンファシス補正項を出力する。プリエンファシスディジタル回路は、遅延ディジタル磁場勾配制御信号を生成するために選択された時間インターバルだけディジタル磁場勾配制御信号を遅延させる遅延回路を有する。複数のディジタルフィルタ各々は選択された時定数と振幅パラメータとを有する。ディジタルフィルタは遅延ディジタル磁場勾配制御信号を受け、プリエンファシス補正項を出力する。パラメータメモリは時定数とディジタルフィルタの振幅パラメータとを記憶する。

他の特徴に従って、磁気共鳴イメージング機器において、プリエンファシスディジタル回路は、ディジタル磁場勾配制御信号のためのプリエンファシス補正項を演算する。遅延ディジタル磁場勾配制御信号を生成するために選択された時間インターバルだけディジタル磁場勾配制御信号を遅延させるための手段を備えている。遅延磁場勾配制御信号をディジタル的にフィルタリングするための手段を備えている。そのフィルタリング手段は、選択された時定数及び振幅パラメータを各々有する複数のフィルタを実現する。そのフィルタリング手段は遅延ディジタル磁場勾配制御信号を受け、プリエンファシス補正項を出力する。パラメータメモリ手段は少なくとも時定数とディジタルフィルタリング手段の振幅パラメータとを記憶するために備えられている。

他の特徴に従って、磁気共鳴イメージングスキャナの磁場発生用コイルを制御するための方法を提供する。ディジタル磁場勾配制御信号は、遅延ディジタル磁場勾配制御信号を生成するために選択された時間インターバルだけ遅延される。遅延ディジタル磁場勾配制御信号はディジタル的にフィルタリングされる。少なくとも１つのコイル制御信号は、遅延ディジタル磁場勾配制御信号とディジタル的にフィルタリングされた遅延ディジタル磁場勾配制御信号とに基づいて構築される。磁気共鳴イメージングスキャナの磁場コイルアンプは、コイル制御信号を用いて制御される。磁場コイルアンプはコイル制御信号に基づく磁場発生コイルを励磁する。

１つの有利点は、プリエンファシス回路構成の磁気勾配システムと他のディジタル電気構成要素とのシームレスな統合にある。

他の有利点は、時間に対する構成要素の特定のドリフト及び温度変化に対するプリエンファシス回路構成の感応性の低減にある。

他の有利点は、プリエンファシスクロス項とシム項の簡単な実現にある。

他の有利点は、プリエンファシスへの選択された時間遅延の好都合な導入にある。独立した時間遅延が、ｘ、ｙ勾配制御信号及びｚ勾配制御信号の各々に対して選択されることができる。

多くの付加的有利点及び恩恵が、以下、詳述する好適な実施形態を読むことにより当業者に明らかになるであろう。

本発明は、種々の構成要素及び構成要素の配置、並びに種々の処理動作及び処理動作の構成において具体化することが可能である。添付図面は好適な実施形態の例示目的のみのためであり、本発明を制限するようにみなされるものではない。

図１を参照するに、磁気共鳴イメージングスキャナ１０は、好適には、超伝導であり、磁石１２の超伝導遷移温度以下の温度において磁石１２を維持するためにクライオシュラウディング（ｃｒｙｏｓｈｒｏｕｄｉｎｇ）１４を有する円筒形の主磁石アセンブリ１２を有する。磁石アセンブリ１２及びクライオシュラウディング１４は、患者又は他のイメージング対象物がイメージングのために位置される磁石ボア１６の内部を規定する。主磁石１２は、空間定数及び時定数を生成し、磁石ボア１６の長手方向の軸に沿って方向付けられている主磁場を均一化する。超伝導磁石に代えて、非超伝導磁石を用いることができる。更に、垂直磁石、解放磁石又は他の種類の主磁石を、図に示している水平円筒型主磁石１２に代えて用いることができる。

磁場勾配コイル２０は、磁気共鳴信号を空間的に符号化するため、磁化消去磁場勾配を生成するため、等のために磁石ボア１６において磁場勾配を生成する。好適には、磁場勾配２０は、主磁場に平行な長手軸方向を有する３つの直行座標において磁場勾配を生成するように構成されたコイルを有する。シムコイル２２は、好適には、主磁場の均一性を改善するため、主磁場の視野を広げるため、又は磁石ボア１６内の磁場を改善するために備えられている。シムコイル２２は、クライオシュラウディング１４と磁場勾配コイル２０との間に配置されているように示されているが、シムコイルは磁石ボア１６内のどこかに置かれることができる。任意に、シムコイル２２はアクティブコイルである、即ち、駆動電流により選択的に励磁されるコイルである。

全体の高周波コイルアセンブリ２４は磁気共鳴を励起するための高周波パルスを生成する。高周波コイルアセンブリ２４は又、磁気共鳴信号を検出するように機能する。任意に、付加局所高周波コイル又はパルス化高周波コイルアレイ（図示せず）が、磁石ボア１６の局所領域において磁気共鳴を励起する及び／又は検出するために含まれる。

勾配パルスアンプ３０は、選択された磁場勾配を生成するために磁場勾配コイル２０に制御された電流を供給する。任意に、シムコイルパルスアンプ３２はアクティブシムコイル２２に選択的に励磁する。磁場勾配制御器３４はパルスアンプ３０、３２を制御する。磁場制御器３４とパルスアンプ３０、３２との間に置かれたディジタルプリアンプ回路構成３６はｘ、ｙ勾配及びｚ勾配のためのディジタル制御信号３８を受け、勾配電界パルスアンプ３０を制御する改善されたディジタル制御信号出力４０を演算する。プリエンファシス信号改善は、クライオシュラウド１４及び他の場所における渦電流、勾配アンプ３０の速度制限、信号遅延又は歪等を補償する。任意に、付加制御信号４２は、磁場の不完全性の更なる補償を与えるようにアクティブシムコイル２２の選択的励磁を制御するために出力される。

３つの直交座標の勾配コイル（即ち、ｘ及びｙ方向横勾配を協調して生成するコイルの対並びに長手方向のｚ方向勾配を生成する勾配コイル）の各々は、好適には、独立した磁場勾配がｘ、ｙ及びｚ方向において生成されることができるように、対応する勾配パルスアンプ３０と磁場勾配制御器３４とを有する。

好適にはディジタルである高周波送信器４６は、選択された磁気共鳴励起を生成するために高周波コイルアセンブリ２４に高周波パルス又はパルスパケットを供給する。高周波コイルアセンブリ２４に結合された高周波受信器４８は又、磁気共鳴信号を受信する。２つ以上の高周波コイル（局所コイル又は段階的コイルアレイ）が備えられている場合、異なる高周波コイルが、磁気共鳴励起及び検出動作のために任意に用いられる。

対象物の磁気共鳴イメージングデータを取得するために、対象物は磁石ボア１６の内部であって、好適には、主磁場のアイソセンタに又はその近くに置かれる。シーケンス制御器５０は、対象物において選択された遷移状態又は定常状態磁気共鳴配位を生成するため、そのような磁気共鳴を空間的に符号化するため、磁気共鳴を選択的に消去するため、又は対象物の選択された磁気共鳴信号特性を生成するために、勾配制御器３４及び高周波送信器４６と通信する。生成された磁気共鳴信号は高周波受信器４８により検出され、ｋ空間メモリ５４に記憶される。イメージングデータは、画像メモリ５８に記憶されている画像表現を生成するために再構成処理器５６により再構成される。適切な一実施形態においては、再構成処理器５６は逆フーリエ変換再構成を実行する。

結果としての画像再構成は、映像処理器６０により処理され、好適には、パーソナルコンピュータ、ワークステーション又は他の種類のコンピュータであるユーザインターフェース６２において表示される。映像画像を生成するというより、画像表現は、プリンタドライバにより処理され、プリントされ、コンピュータネットワーク又はインターネット等において送信されることができる。好適には、ユーザインターフェース６２は又、放射線技師又は他のオペレータが磁気共鳴イメージングシーケンスを選択する、イメージングシーケンスを改善する、イメージングシーケンスを実行する等を可能にする。

図２を参照するに、ディジタルプリエンファシス回路構成３６は入力ディジタル磁場勾配制御信号３８を受信する。それらの信号３８は、入力ｘ勾配ディジタル磁場勾配制御信号３８Ｘ、入力ｙ勾配ディジタル磁場勾配制御信号３８Ｙ及び入力ｚ勾配ディジタル磁場勾配制御信号３８Ｚを有する。好適な実施形態においては、制御信号３８Ｘ、３８Ｙ及び３８Ｚ各々はディジタルサンプル当たり約１μｓｅｃのデータレートを有する一方、ディジタルプリエンファシス回路構成３６は処理されるディジタルサンプル当たり４μｓｅｃのレートで時間を計られる。速度の差の理由を明らかにするために、補間回路構成７０は、ｘ勾配制御信号３８Ｘ、ｙ勾配制御信号３８Ｙ及びｚ勾配制御信号３８それぞれのディジタルデータを蓄積するための蓄積器７２、７４、７６を有する。蓄積器７２、７４、７６は、サンプルレート当たり１μｓｅｃでサンプルを蓄積するために第１クロック８０により同期して時間を計られる。リセット信号発生器８２は、蓄積器７２、７４、７６をリセットするために４μｓｅｃ毎にリセット信号を発生させる。補間回路構成は、補間サンプル当たり４μｓｅｃのレートで補間データを出力する。

それらのサンプルレートは単なる例示である。当業者は、制御信号ディジタルサンプルレートトプリエンファシス処理レートとの間の他の差を調整するために補間回路構成７０を容易に修正することができる。所定の処理レートより整数Ｎ倍大きい制御信号サンプルレート及び所定の処理レートに対して、リセット信号発生器８２はＮ個の制御信号サンプル毎に蓄積器７２、７４、７６をリセットする。更に、当業者は、制御信号ディジタルサンプルレートトプリエンファシス処理レートとの間の非整数の割合を調整する他の補間回路構成と容易に置き換えることができる。

第２クロック８６は、例示としての４μｓｅｃの補間サンプル処理レートにおいて動作し、ディジタルプリエンファシス回路構成３６の残りを同期するように調整する。補間データは、好適な実施形態において、ｘ、ｙ及びｚ勾配制御信号それぞれに対応する３つの先入れ先出し（ＦＩＦＯ）バッファ９２、９４、９６を有するディジタル時間遅延回路構成９０に入力される。各々のＦＩＦＯ９２、９４、９６は選択された時間遅延を実行するために選択された長さを有する。例えば、３つの値の長さを有するＦＩＦＯは（３の値）ｘ（４μｓｅｃ／サンプル）＝１２μｓｅｃの遅延を与える。ＦＩＦＯバッファ９２、９４、９６の出力は時間遅延されたディジタル磁場制御信号である。有利であることに、ＦＩＦＯバッファ９２、９４、９６の各々は異なる長さと、それ故、異なる時間遅延とを有することとなる。これは、ｘ、ｙ及びｚ勾配制御信号各々が異なる且つ独立した時間遅延を有することを可能にする。時間遅延は、例えば、高周波送信器４６による高周波パルス出力と及びｘ、ｙ及びｚ勾配を互いと正確に同期するように選択される。ＦＩＦＯバッファ９２は単に例示であり、当業者は、ディジタル時間遅延回路構成９０で使用するために他のディジタル遅延回路を容易に構築することができる。

遅延ディジタル磁気制御信号は、時間遅延勾配制御信号の低周波数成分を除去するためにハイパスフィルタの集合により処理される。好適な実施形態においては、ハイパスフィルタはデータフィルタである。時間遅延ディジタルｘ勾配制御信号は、伝達関数δｘ［ｎ］９＝ｘ［ｎ］−ｘ［ｎ−１］を与えるｘ勾配デルタフィルタ１０２により処理され、ここで、ｎは現サンプルインデックスであり、ｎ−１は前サンプルインデックスであり、ｘ［ｎ］は現遅延ｘ勾配制御信号サンプルであり、ｘ［ｎ−１］は前遅延ｘ勾配制御信号サンプルである。簡単のために、時間遅延ディジタルｙ勾配制御信号は、伝達関数δｙ［ｎ］９＝ｙ［ｎ］−ｙ［ｎ−１］を与えるｙ勾配デルタフィルタ１０４により処理され、時間遅延ディジタルｚ勾配制御信号は、伝達関数δｚ［ｎ］９＝ｚ［ｎ］−ｚ［ｎ−１］を与えるｚ勾配デルタフィルタ１０６により処理される。デルタフィルタ１０２、１０４、１０６は単に例示である。当業者は、ディジタルハイパスフィルタの集合１００で使用する他の種類のディジタルハイパスフィルタを容易に構成することができる。

ハイパスフィルタにより処理されたデータは、ディジタルフィルタリング回路構成１１０にマルチプレクサ１０８により時分割多重化される。好適な実施形態においては、ディジタルフィルタリング回路構成１１０は、Ａ^−ｔ／τである一次フィルタの線形結合の近似を実行し、ここで、Ａはスケーリング定数であり、τは一次遅延定数である。パラメータ記憶部１１４は各々の一次フィルタのためのパラメータＡ及びｔを記憶する。好適な実施形態においては、パラメータ記憶部１１４は、どの入力信号（ｘ、ｙ又はｚ）がフィルタにより処理されるかを指定する各々のフィルタのための入力ソースパラメータと、６４個の一時フィルタの各々に対するフィルタ振幅Ａ及び遅延時定数ｔとを有する。入力ソースパラメータは、フィルタ入力を選択するためにマルチプレクサ１０８を制御する。アドレス選択器１１６は、第２クロック８６の４μｓｅｃ周期より６４倍速いレートで６４個のフィルタにより繰り返され、それ故、各々の一次フィルタは、第２クロック８６のクロック周期毎に１度更新される。

６４個の一次フィルタの各々に対する入力ソースパラメータとフィルタパラメータＡ及びｔとを記憶することに加えて、パラメータ記憶部１１４は、宛て先選択回路構成１２０を制御する各々のフィルタに対する宛て先パラメータを更に有する。宛て先パラメータは、フィルタ出力がどの勾配コイルに適用されるかを選択する。典型的には、宛て先パラメータは入力ソースパラメータと同じであり、それ故、そのフィルタは、制御信号値に基づく、選択されたディジタル制御信号３８Ｘ、３８Ｙ、３８Ｚを調節する。任意に、宛て先パラメータは、６４個のフィルタの１つ又はそれ以上に対する入力ソースパラメータと異なり、クロス項補正を与える（例えば、ｘ勾配フィールドに基づいてｙ勾配フィールドを調節する）。宛て先パラメータは又、アクティブシム制御を与えるシム制御信号４２であることができる。更に、宛て先パラメータは、フィルタ出力が使用されないように、０パラメータであることができる。

６４個のフィルタの出力は、ディジタル時間遅延回路構成９０により時間遅延制御信号出力を選択的に修正する。それらのフィルタは、勾配コイルパルスアンプ３０に適用される修正されたディジタル制御信号出力４０を生成するために用いられる補正項値の選択された線形結合を規定するように選択的に結合可能である。アクティブシム２２がプリエンファシス補正に組み込まれるようになっている場合、シム制御信号４２は又、１つ又はそれ以上の選択されたプリエンファシス項を結合することにより適切に生成される。任意のシム制御信号４２は、シムパルスアンプ３２を制御するために用いられる。

マルチプレクサ１０８と結合された、パラメータ記憶部１１４に含まれるプログラム可能パラメータは、ディジタルフィルタリング回路構成１１０が１つのディジタル信号処理パイプラインを用いて複数（例えば６４個）の一次ディジタルフィルタを組み入れることを可能にする。それらの一次ディジタルフィルタは、時間遅延ｘ、ｙ又はｚ勾配制御信号に適用される種々の線形結合に結合されることができる。更に、選択された線形結合は、シムコイル２２に適用される制御信号を構成するために用いられることができる。単一のディジタルフィルタリング経路により遅延ｘ、ｙ及びｚ勾配制御信号を時間領域多重化するというよりむしろ、個別のフィルタリング回路構成経路は、時間遅延ｘ、ｙ及びｚ勾配制御信号を与えられることができ、それ故、信号は並列して処理される。更に、更なる高速度に対しては、所定のｘ、ｙ又はｚシム勾配コイルに対してプリエンファシスを与えるフィルタの線形結合の成分は、個別のディジタル信号処理パイプラインを用いて演算されることができる。更なるシムコイルを支援するための更なる宛て先を付加することができる。

図３を参照するに、好適な実施形態においては、ディジタルフィルタリング回路構成１１０は、ビットシフト動作と多重化動作の組み合わせを用いて、一次フィルタＡｅ^−ｔ／τの指数関数的遅延動作と浮動小数点振幅スケーリング動作とを概算する。加算器１２４は、６４個の要素のメモリアレイ１２６のアドレス要素に記憶される最後のパス値にマルチプレクサ１０８の出力を加算する。メモリアレイ１２６は、指数関数的減衰性の反復演算で用いる６４個のプリエンファシス補正項の各々に対して１つの要素の記憶空間を有する。メモリアレイ１１６の要素は、アドレス選択器１１６を用いて６４個のフィルタのアドレッシングとの同期化状態でアクセスされる。個別の要素に示しているが、メモリアレイ１２６をパラメータアレイ１１４にメモリアレイ１２６を統合することを検討している。

乗算器１３２とビットシフタ１３４を有する指数関数的減衰推定器１３０は区分的方式で指数関数的減衰を概算する。好適な実施形態においては、修正された時間分解能が、１／４と１との間の範囲内の係数により加算器１２４の出力をスケーリングする乗算器１３２を有することにより得られる。各々のビットシフトは４で除算することに対応している。適切な実施形態においては、ビットシフタ１３４は、０ビット位置と１４ビット位置との間で２ビットずつシフトさせる。アドレッシングされたプリエンファシス補正項の遅延定数に対するビットシフタ１３４と乗算器１３２に対するパラメータはパラメータ記憶部１１４により供給される。ビットシフタ１３４の出力は減算器１３６により加算器１２４の出力から取り除かれ、その差は、次の経路で用いられるメモリアレイ１２６のアドレッシングされた要素に記憶される。このように、０の方への概算の指数関数的遅延は信号から減算される反復区分によりもたらされる。

スケーリング回路構成１４０は、一次フィルタＡｅ^−ｔ／τの係数Ａだけ値をスケーリングする。好適には、スケーリング回路構成１４０は又、振幅マルチプレクサ１４２及び振幅ビットシフタ１４４の組み合わせを用いて実行される。又、スケーリング回路構成１４０に対するパラメータはパラメータ記憶部１１４により供給される。好適な実施形態においては、スケーリング係数Ａは正か又は負であることができる。これは、勾配磁場アンダーシュート及び勾配磁場オーバーシュートの両方のプリエンファシス制御を可能にする。スケーリングされた出力は、宛て先選択器１２０により適切な勾配に対して適用される。

図３に示すディジタルフィルタリング構成要素は単なる例示である。当業者は、例示としての構成要素を容易に改善すること又はディジタルフィルタリング回路構成１１０で用いる他の種類の一次ディジタルフィルタを構成することができる。更に、一次フィルタ成分を実行する回路構成について例示しているが、高次ディジタルフィルタを用いることが又、検討される。

図４を参照するに、プリエンファシス補正項が、修正される制御信号４０に宛て先選択回路構成１２０によりＦＩＦＯバッファ９２、９４、９６により時間遅延制御信号出力に適用され、ｘ、ｙ及びｚ勾配を与える勾配コイルシステムに対して、その修正された制御信号は、修正されたｘ勾配制御信号４０Ｘ、修正されたｙ勾配制御信号４０Ｙ及び修正されたｚ勾配制御信号４０Ｚを有する。

ｘ勾配宛て先選択器１５０は、ｘ勾配制御信号に適用されるようになっている補正項を選択する。ｘ勾配プリエンファシスアドイン回路１５２は、修正されたｘ勾配ディジタル磁場勾配制御信号４０Ｘを生成するためにＦＩＦＯバッファ９２により時間遅延されたｘ勾配ディジタル磁場勾配制御信号出力に選択された補正項を付加的に適用する。同様に、ｙ勾配宛て先選択器１５４はｙ勾配補正項を選択し、ｙ勾配プリエンファシスアドイン回路１５６は、修正されたｙ勾配ディジタル磁場勾配制御信号４０Ｙを生成するためにＦＩＦＯバッファ９４により時間遅延されたｙ勾配ディジタル磁場勾配制御信号出力に選択された補正項を付加的に適用する。ｚ勾配宛て先選択器１５８はｙ勾配補正項を選択し、ｚ勾配プリエンファシスアドイン回路１６０は、修正されたｚ勾配ディジタル磁場勾配制御信号４０Ｚを生成するためにＦＩＦＯバッファ９６により時間遅延されたｚ勾配ディジタル磁場勾配制御信号出力に選択された補正項を付加的に適用する。

プリエンファシス補正項を演算し、適用するディジタル回路構成を用いる有利点は、ディジタル回路構成がプリエンファシスクロス項を簡単に含むことを可能にすることである。例えば、ｘ勾配は、クライオシュラウディング若しくはｙ又はｚ勾配磁場がもたらされている他の場所において渦電流を有することができる。プリエンファシスクロス項は、ｘ勾配に基づいてもたらされたｙ又はｚ勾配制御信号を調節する。例えば、ｘ勾配により生成された渦電流についてｙ勾配を補正するクロス項は、時間遅延されたｘ勾配制御信号に設定された入力ソースパラメータを有するディジタルフィルタリング回路構成１１０を用いてクロス項補正を演算すること、そしてｙ勾配制御信号に対してそのフィルタについて宛て先パラメータを設定することにより、容易に実行される。

同様の方式で、補正項は、アクティブシムコイル２２に対して任意に適用される。シム宛て先選択器１６４は、ｘ、ｙ又はｚ勾配制御信号から演算される０又はそれ以上の補正項を選択し、シムプリエンファシスアドイン回路１６６は、シムコイルパルスアンプ３２に供給されるプリエンファシス制御信号を演算するために選択された０又はそれ以上の補正項を付加的に演算する。そのようなシムプリエンファシス制御信号は、例えば、ｘ、ｙ又はｚ勾配制御信号のプリエンファシス修正を補償するより効果的に 磁場勾配不完全性を補償するところで用いられることができる。単一のシム制御信号４２は宛て先選択回路構成１２０により出力されるが、当業者は、付加アクティブシムを制御するための付加制御信号を生成するために回路構成１２０を容易に修正することができる。

ディジタル勾配プリエンファシス回路構成３６は、専用のエレクトロニクス基板上に配置されるプログラム可能な論理チップ及び関連ディジタル回路構成として実施されることができる。代替として、プリエンファシス回路構成３６は、勾配制御器３４又は勾配アンプ３０、３２と物理的に統合されることができる。

プリエンファシス回路構成３６を適用するために、適切なフィルタリングパラメータは、ファントムを用いて較正することにより選択される。既存のアナログプリエンファシス回路構成と関連して用いられる構成方法は、ディジタル勾配プリエンファシス回路構成３６を較正するために容易に適合される。アナログ回路構成の場合、アナログポット（ｐｏｔ）はフィルタリングパラメータを変化させるように調節される。ディジタル勾配プリエンファシス回路構成３６の場合、パラメータ記憶部１１４のコンテンツは較正の効果を発揮するように編集される。プリエンファシスクロス項（例えば、ｘ勾配制御信号に応答するｙ勾配制御信号に適応されるプリエンファシス補正項）を演算するために、対応する勾配を設けることができる。１つの適切な方法においては、エコープレーナイメージング（ＥＰＩ）スキャンが反復して実行される。特定の反復ＥＲＩシーケンスに対して、イメージングエラーが蓄積され、プリエンファシスクロス項は、そのような蓄積されたエラーを最小化するように適切に調節される。

パラメータ記憶アレイ１１４に記憶されたプリエンファシス較正項は、典型的には、値を予め設定することを可能にするには十分に予測可能ではない。むしろ、好適には、上記のような反復調節及びファントムを用いる磁場較正を用いる。しかしながら、モデリングに基づいて適切なフィルタリングパラメータを予め演算することができる場合、又は類似する磁気共鳴イメージングスキャナを用いる従来技術に基づいて予測する場合、それらの予め演算された又は予測された値は、好適には、ファントムを用いる較正のための近い開始点を与えるためにパラメータ記憶部１１４に予めローディングされる。一次フィルタＡｅ^−ｔ／τのフィルタリングパラメータＡ及びτに加えて、宛て先選択器１５０、１５４、１５８、１６４により実行されるディジタル信号処理トポロジーをプログラムするための宛て先指定パラメータ及びＦＩＦＯバッファ９２、９４、９６のバッファ長のような他のパラメータは、ディジタルプリエンファシス回路構成３６のプログラミング性能を更に改善するためにパラメータ記憶部１１４に任意に記憶される。

較正後、プリエンファシス項は、信号遅延、高周波制御信号歪、渦電流等によりもたらされる歪を減少させるために、イメージング中、プリエンファシス回路構成３６により適用される。他のアプリケーションにおいては、アクティブシムコイル２２は、高周波成分における周波数エラーを補償するためにプリエンファシス制御信号４２を用いて励磁される。共鳴周波数は主（Ｂ_０）磁場により決定され、それ故、高周波送信器４６により生成される高周波励起パルスの周波数における小さいエラーを、プリエンファシス制御信号４２により制御されるアクティブシムを用いて主Ｂ_０磁場をアクティブに調整することにより補正することができる。又、Ｂ_０におけるエラーを、高周波部分の周波数を修正することにより補正することができる。

本発明について、好適な実施形態を参照して詳述した。明らかに、上記詳細説明を読み、理解するときに、当業者は修正及び変形を発想することができるであろう。本発明は、同時提出の特許請求の範囲又はそれらと同等の範囲における範囲内にある、そのような修正及び変形全てを有するとみなされる。

磁気共鳴イメージングシステムを示す図である。 図１のディジタル磁場勾配プリエンファシス回路のブロック図である。 図２のプリエンファシス回路のディジタルフィルタリング部分のブロック図である。 図２のプリエンファシス回路の宛て先選択部分のブロック図である。

Claims (28)

1. 磁場勾配システムを有する磁気共鳴イメージングスキャナであって、磁場勾配システムは：
   磁場勾配コイル；
   前記磁場勾配コイルと動作可能であるように通信する磁場勾配アンプ；並びに
   ディジタル磁場勾配制御信号を受信し、プリエンファシス補正項を出力するプリエンファシスディジタル回路であって、遅延ディジタル磁場勾配制御信号を生成するために選択された時間インターバルだけ前記ディジタル磁場勾配制御信号を遅延させる遅延回路と、時定数及び振幅パラメータを各々選択した複数のディジタルフィルタであって、前記遅延ディジタル磁場勾配制御信号を受信し、前記プリエンファシス補正項を出力する、複数のディジタルフィルタと、少なくとも前記ディジタルフィルタの前記の時定数及び振幅パラメータを記憶するパラメータメモリと、を有する、プリエンファシスディジタル回路；
   を有することを特徴とする磁気共鳴イメージングスキャナ。
2. 請求項１に記載の磁気共鳴イメージングスキャナであって、前記プリエンファシスディジタル回路は前記磁場勾配アンプの電極を統合されている、ことを特徴とする磁気共鳴イメージングスキャナ。
3. 請求項１に記載の磁気共鳴イメージングスキャナであって、前記プリエンファシスディジタル回路は：
   第２遅延ディジタル磁場勾配制御信号を生成するために第２の選択された時間インターバルだけ第２ディジタル磁場勾配制御信号を遅延させる第２遅延回路；並びに
   前記の複数のディジタルフィルタに前記第２遅延ディジタル磁場勾配制御信号と前記遅延ディジタル磁場勾配制御信号とを時間領域が多重化するマルチプレクサ；
   を更に有する、ことを特徴とする磁気共鳴イメージングスキャナ。
4. 請求項３に記載の磁気共鳴イメージングスキャナであって、前記プリエンファシスディジタル回路は：
   修正された遅延ディジタル磁場勾配制御信号及び修正された第２遅延ディジタル磁場勾配制御信号それぞれを生成するために前記遅延ディジタル磁場勾配制御信号及び前記第２遅延ディジタル磁場勾配制御信号と前記プリエンファシス補正項を選択的に結合させるあて先選択回路；
   を更に有する、ことを特徴とする磁気共鳴イメージングスキャナ。
5. 請求項１に記載の磁気共鳴イメージングスキャナであって、前記プリエンファシスディジタル回路は：
   前記プリエンファシス補正項と前記遅延ディジタル磁場勾配制御信号とを加算的に結合させる加算回路であって、前記加算回路の出力は前記磁場勾配アンプを制御する、加算回路；
   を更に有する、ことを特徴とする磁気共鳴イメージングスキャナ。
6. 請求項１に記載の磁気共鳴イメージングスキャナであって、前記プリエンファシスディジタル回路は：
   前記プリエンファシス補正項と、前記遅延ディジタル磁場勾配制御信号と、複数のコイルアンプを制御するように複数の制御信号を演算するための少なくとも１つの他の遅延ディジタル磁場勾配制御信号とを選択的に結合させる、複数の宛て先選択回路；
   を更に有する、ことを特徴とする磁気共鳴イメージングスキャナ。
7. 請求項１に記載の磁気共鳴イメージングスキャナであって、前記プリエンファシスディジタル回路は：
   前記遅延ディジタル磁場勾配制御信号をフィルタリングするハイパスフィルタであって、ハイパスフィルタリング処理された遅延ディジタル磁場勾配制御信号は前記ディジタルフィルタに入力される、ハイパスフィルタ；
   を更に有する、ことを特徴とする磁気共鳴イメージングスキャナ。
8. 請求項７に記載の磁気共鳴イメージングスキャナであって、前記ハイパスフィルタはデルタフィルタである、ことを特徴とする磁気共鳴イメージングスキャナ。
9. 請求項１に記載の磁気共鳴イメージングスキャナであって、前記遅延回路は：
   先入れ先出し（ＦＩＦＯ）バッファが前記の選択された時間インターバルに対応するバッファ長を有する；
   ことを特徴とする磁気共鳴イメージングスキャナ。
10. 請求項１に記載の磁気共鳴イメージングスキャナであって、前記の複数のディジタルフィルタは一次ディジタルフィルタであって：
    前記遅延ディジタル磁場勾配制御信号に基づいて指数関数的遅延値を演算する指数関数的遅延演算器；及び
    前記遅延ディジタル磁場勾配制御信号から前記指数関数的遅延値を減算する減算器；
    を有する一次ディジタルフィルタを有する、ことを特徴とする磁気共鳴イメージングスキャナ。
11. 請求項１０に記載の磁気共鳴イメージングスキャナであって、前記指数関数的遅延演算器は：
    乗算器；及び
    ビットシフタ；
    を有し、
    前記乗算器及び前記ビットシフタは協働して前記指数関数的遅延値を演算する；
    ことを特徴とする磁気共鳴イメージングスキャナ。
12. 請求項１０に記載の磁気共鳴イメージングスキャナであって、前記の複数の一次ディジタルフィルタは：
    前記減算器の出力の振幅をスケーリングするスケーリング回路；
    を有する、ことを特徴とする磁気共鳴イメージングスキャナ。
13. 請求項１２に記載の磁気共鳴イメージングスキャナであって、前記スケーリング回路は：
    振幅乗算器；及び
    振幅ビットシフタ；
    を有し、
    前記振幅乗算器及び前記振幅ビットシフタは協働して前記振幅スケーリングをもたらす；
    ことを特徴とする磁気共鳴イメージングスキャナ。
14. 請求項１に記載の磁気共鳴イメージングスキャナであって：
    シムコイル；
    前記シムコイルと動作可能であるように通信するシムコイルアンプ；及び
    前記シムコイルアンプに前記プリエンファシス補正を選択的に適用する宛て先選択回路；
    を更に有する、ことを特徴とする磁気共鳴イメージングスキャナ。
15. 請求項１に記載の磁気共鳴イメージングスキャナであって、前記ディジタル磁場王倍制御信号は第１サンプルレートを有し、前記プリエンファシスディジタル回路の一部は、前記第１サンプルレートより小さい第２サンプルレートで動作し、前記プリエンファシスディジタル回路は：
    前記ディジタル磁場勾配制御信号のサンプルを結合し、前記第２サンプルレートを有する補間された制御信号を出力する補間器；
    を更に有する、ことを特徴とする磁気共鳴イメージングスキャナ。
16. 請求項１５に記載の磁気共鳴イメージングスキャナであって、前記第１サンプルレートは前機第２サンプルレートより整数Ｎ倍大きく、前記補間器は：
    前記の補間された制御信号を演算するためにＮ個のサンプルを蓄積する蓄積器；
    を有する、ことを特徴とする磁気共鳴イメージングスキャナ。
17. 磁気共鳴イメージング機器において、ディジタル磁場勾配制御信号についてのプリエンファシス補正項を演算するためのプリエンファシスディジタル回路であって：
    遅延ディジタル磁場勾配制御信号を生成するために選択された時間インターバルだけ前記ディジタル磁場勾配制御信号を遅延させるための手段；
    前記ディジタル磁場勾配制御信号をディジタル的にフィルタリングするための手段であって、前記フィルタリング手段は選択された時定数及び振幅パラメータを各々有する複数のフィルタを実行し、前記フィルタリング手段は前記ディジタル磁場勾配制御信号を受信し且つ前記プリエンファシス補正項を出力する、手段；並びに
    前記ディジタルフィルタリング手段の少なくとも前記の時定数及び振幅パラメータを記憶するためのパラメータメモリ手段；
    を有することを特徴とするプリエンファシスディジタル回路。
18. 請求項１７に記載のプリエンファシスディジタル回路であって、前記ディジタル磁場勾配制御信号は少なくとも２つのディジタル磁場勾配制御信号を有し、前記遅延手段は、前記の少なくとも２つのディジタル磁場勾配制御信号に対応する複数の遅延ディジタル磁場勾配制御信号を生成し、前記プリエンファシスディジタル回路は：
    前記プリエンファシス補正項を生成するために前記フィルタリング手段に前記の複数の遅延ディジタル磁場勾配制御信号を選択的に入力するための多重化手段；及び
    選択された磁場生成手段に前記プリエンファシス補正項を選択的に適用するための選択手段；
    を更に有する、ことを特徴とするプリエンファシスディジタル回路。
19. 請求項１７に記載のプリエンファシスディジタル回路であって、前記遅延手段は：
    選択された時間インターバルに対応する選択されたクロック周期数に対して前記ディジタル磁場勾配制御銀号の各々のサンプルを記憶するための同期ディジタル記憶手段であって、その選択された時間インターバルの後、前記同期ディジタル記憶手段は前記サンプルを出力する、同期ディジタル記憶手段；
    を有する、ことを特徴とするプリエンファシスディジタル回路。
20. 請求項１９に記載のプリエンファシスディジタル回路であって、前記同期ディジタル記憶手段は先入れ先出し回路を有する、ことを特徴とするプリエンファシスディジタル回路。
21. 請求項１７に記載のプリエンファシスディジタル回路であって、前記ディジタルフィルタリング手段は一次ディジタルフィルタを実行し、前記ディジタルフィルタリング手段は：
    前記遅延ディジタル磁場勾配制御信号の指数関数的遅延をもたらすための指数関数的遅延手段；及び
    前記遅延ディジタル磁場勾配制御信号の振幅スケーリングをもたらすための振幅スケーリング手段；
    を有する、ことを特徴とするプリエンファシスディジタル回路。
22. 磁気共鳴イメージングスキャナの磁場生成コイルを制御するための方法であって：
    遅延ディジタル磁場勾配制御信号を生成するために選択された時間インターバルだけ前記ディジタル磁場勾配制御信号を遅延させる段階；
    前記遅延ディジタル磁場勾配制御信号をディジタル的にフィルタリングする段階；
    前記遅延ディジタル磁場勾配制御信号と前記のディジタル的にフィルタリングされた遅延ディジタル磁場勾配制御信号とに基づいて少なくとも１つのコイル制御信号を構築する段階；並びに
    前記コイル制御信号を用いて前記磁気共鳴イメージングスキャナの磁場コイルアンプを制御する段階であって、前記磁場コイルアンプは前記コイル制御信号に基づいて前記磁場発生コイルを励磁する、段階；
    を有することを特徴とする方法。
23. 請求項２２に記載の方法であって、前記の遅延させる段階は：
    クロック化されたメモリに前記ディジタル磁場勾配制御信号の各々のサンプルを記憶する手順；及び
    前記の選択された時間インターバルに対応させるように選択された多くのクロック周期の後、前記のクロック化されたメモリから前記の記憶されたサンプルを出す手順；
    を有する、ことを特徴とする方法。
24. 請求項２２に記載の方法であって、前記の遅延させる段階は：
    前記の選択された時間インターバルに対応するバッファ長を有するクロック化された先入れ先出し（ＦＩＦＯ）バッファにより前記ディジタル磁場勾配制御信号を通過させる手順；
    を有する、ことを特徴とする方法。
25. 請求項２２に記載の方法であって、前記のディジタル的にフィルタリングさせる段階は：
    減算遅延部分を生成するために指数関数的係数により前記遅延ディジタル磁場勾配制御信号の各々のサンプルを乗算する手順；及び
    前記遅延ディジタル磁場勾配制御信号から前記減算遅延部分を減算する手順；
    を有する、ことを特徴とする方法。
26. 請求項２５に記載の方法であって、前記の指数関数的係数により乗算する手順は：
    中間値を生成するために整数により前記サンプルを乗算する段；及び
    ２の累乗による除算をもたらすように選択されたビット位置の数だけ前記サンプル及び前記中間値の１つをビットシフトさせる段；
    を有する、ことを特徴とする方法。
27. 請求項２２に記載の方法であって：
    第１クロックレートより遅い第２クロックレートで補間されたディジタル磁場勾配制御信号を生成するために前記第１クロックレートで前記ディジタル磁場勾配制御信号をディジタル的に補間する段階；及び
    前記第２クロックレートで前記の補間されたディジタル磁場勾配制御信号において、前記の遅延させる段階及び前記のディジタル的にフィルタリングする段階を実行する段階；
    を更に有する、ことを特徴とする方法。
28. 請求項２２に記載の方法であって、前記コイル制御信号を用いて前記磁気共鳴イメージングスキャナの磁場コイル振幅を制御する段階は：
    シムコイルアンプに前記コイル制御信号を適用する手順；
    を有する、ことを特徴とする方法。

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