JP2006522563A - 混合された相互接続リソースを備えたｆｐｇａアーキテクチャ - Google Patents

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Abstract

ＦＰＧＡは、相互接続リソースが２つのグループに分けられたプログラム可能相互接続構造を含む。相互接続リソースの第１のサブセットは高スピードに対して最適化される。相互接続リソースの第２のサブセットは低電力消費に対して最適化される。実施例によっては、第１および第２のサブセットのトランジスタは異なるしきい値電圧を有する。スピードに対して最適化されている第１のサブセットのトランジスタは、低電力消費に対して最適化される第２のサブセットのトランジスタより低いしきい値電圧を有する。しきい値電圧の差は、異なるドーピングレベル、異なる電圧レベルにバイアスされた井戸を使用することによって、または他の既知の手段を使用することによって実現可能である。実施例によっては、相互接続リソースの第１のサブセットは、第２のサブセットより高い電圧レベルに結合されたバッファを含む。実施例によっては、第１のサブセットは、第２のサブセットのものより大きいトランジスタを使用して製造されたバッファを含む。

Description

発明の分野
この発明は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）に関する。特に、この発明は、スピードに対して最適化された相互接続リソースおよび低電力消費に対して最適化された相互接続リソースの両方を含むＦＰＧＡアーキテクチャに関する。
発明の背景
プログラム可能論理装置（ＰＬＤ）は、指定された論理機能を行なうようにプログラム可能な周知の種類のデジタル集積回路である。１つの種類のＰＬＤ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）は、典型的には構成可能な論理ブロック（ＣＬＢ）およびプログラム可能入出力ブロック（ＩＯＢ）のアレイを含む。ＣＬＢおよびＩＯＢは、プログラム可能相互接続構造によって相互接続される。ＦＰＧＡの中には特別な目的を備えた付加的な論理ブロックを含むものもある（たとえば、ＤＬＬ、ＲＡＭ等）。
相互接続構造、ＣＬＢ、ＩＯＢ、および他の論理ブロックは、構成データのストリーム（ビットストリーム）を、論理ブロックおよび相互接続がどのように構成されるかを規定する内部構成メモリセルにロードすることによって典型的にはプログラムされる。構成データは、メモリ（たとえば、外部ＰＲＯＭ）から読出すかまたは外部装置によってＦＰＧＡに書込むことができる。個々のメモリセルの集合的な状態がＦＰＧＡの機能を決定する。
１つのそのようなＦＰＧＡ、Xilinx Virtex（登録商標）-II ＦＰＧＡは、９５１２４
カリフォルニア州、サン・ノゼ、２１００ ロジック・ドライブのザイリンクス・インコーポレイテッド（Xilinx, Inc.）から利用可能な２０００年１２月に発行された“Virtex-II Platform FPGA Handbook”の３３〜７５ページに詳細に説明されている。
図１は、典型的なＦＰＧＡのアーキテクチャを示す。図１のＦＰＧＡは、プログラム可能相互接続構造によって相互接続された論理ブロック（たとえば、ＣＬＢ １０１ａ〜１０１ｉ）のアレイを含む。相互接続構造は、プログラム可能スイッチ（１０２ａ〜１０２ｉ）によってともに結合された相互接続線（１０３ａ〜１０３ｉ、１０４ａ〜１０４ｉ）を含む。
多くのシステム設計者によって共有される１つの目標は、費用、電力消費、サイズ等を含むさまざまな設計上の考慮事項と一貫性のある最高の動作周波数を得ることである。したがって、図１のＦＰＧＡのように、高速のプログラム可能相互接続リソースを提供するための大きな動機がある。プログラム可能相互接続リソースのスピードを向上するためのいくつかの既知の方法がある。１つの一般的な方法は、たとえば、１つのＣＬＢ、２つのＣＬＢ、６つのＣＬＢ、ＣＬＢのアレイの半分等にわたって、さまざまな長さの相互接続線を含むことである。もう１つのアプローチは、相互接続リソースの一部を非プログラム可能にして、これらリソースを使用して実現される信号がプログラム可能スイッチを横断しないようにすることである。もう１つの方法は、抵抗を低減するために相互接続線を広くし、結合キャパシタンスを減少させるために相互接続線間により多くの空間を設ける等によって、スピードに対して相互接続リソースを最適化することである。
しかしながら、これら方法の各々は、シリコン領域の増加、ルーティングの柔軟性の減少等の面で犠牲を有する。したがって、一部の相互接続リソースがより高いスピードのた
めに変更され、他の相互接続リソースが変更されないアプローチが提案されている。たとえば、一部の相互接続線は広くかつ間隔が大きくてもよく、他の相互接続線は製造プロセスによって支持される最低限の幅および間隔を使用する。
図２は、２つの異なるスピードの相互接続リソースを使用して設計されたＦＰＧＡを示す。図２のＦＰＧＡは図１のものと類似であるが、相互接続線が高速および低速の相互接続線の両方を含むところが異なる。
電力消費は、しばしばシステム設計者のもう１つの懸念事項である。電力消費は非プログラム可能装置よりプログラム可能装置で大きな問題になり得る。たとえば、ＦＰＧＡでは、各プログラム可能スイッチは関連するキャパシタンスを有し、これは電力の浪費の増加に繋がる。さらに、ＦＰＧＡは着実にサイズが大きくなっており、より多くの論理ブロックを支援している。ＦＰＧＡ内の論理ブロックの数が増加すると、各論理ブロックのために働くために必要な相互接続リソースの数は急速に増加する。したがって、今日の大型のＦＰＧＡは、以前の小型のＦＰＧＡより相互接続リソースに向けられるシリコン領域の割合が高い。したがって、現在のＦＰＧＡで浪費される電力の大半は、プログラム可能相互接続構造によって消費される。したがって、重要な信号のために高速の相互接続リソースが設けられるが、不必要に電力を消費しないプログラム可能相互接続構造を含むＦＰＧＡを提供することが望ましい。
発明の概要
この発明は、相互接続リソースが２つのグループに分けられるプログラム可能相互接続構造を有するＦＰＧＡを提供する。相互接続リソースの第１のサブセットは、高スピードに対して最適化される。相互接続リソースの第２のサブセットは、低電力消費に対して最適化される。実施例によっては、第１および第２のサブセットのトランジスタは、異なるしきい値電圧を有する。スピードに対して最適化されている第１のサブセットのトランジスタは、低電力消費に対して最適化される第２のサブセットのトランジスタより低いしきい値電圧を有する。しきい値電圧の差は、異なるドーピングレベル、または異なる電圧レベルにバイアスされた井戸などの周知の方法を使用して、もしくは他の手段によって実現され得る。実施例によっては、相互接続リソースは、さまざまな電圧レベル、トランジスタのサイズ等によって最適化されたバッファを含む。
この発明の一局面によると、ＦＰＧＡは複数の構成可能な論理ブロック（ＣＬＢ）、およびＣＬＢをプログラム可能に相互接続する複数の相互接続リソースを含む。相互接続リソースは、相互接続リソースの第１および第２のセットを含む。第１のセットの相互接続リソースは高スピードに対して最適化され、第２のセットの相互接続リソースは低電力消費に対して最適化される。
実施例によっては、第１のセットの相互接続リソースは第１のトランジスタのセットを含み、第２のセットの相互接続リソースは第２のトランジスタのセットを含む。第１のトランジスタは、第２のトランジスタより低い有効しきい値電圧を有する。より低い有効しきい値電圧は、相互接続リソースの第１のセットに対する高速の切換スピードに繋がる。しかしながら、漏れ電流が増加し、相互接続リソースの第１のセットの電力消費が増加する。実施例によっては、第１および第２のトランジスタは異なるドーピングレベルを有する。実施例によっては、第１および第２のトランジスタは異なる電圧レベルにバイアスされた井戸に位置付けられる。
実施例によっては、（スピードに対して最適化された）第１のセットの相互接続リソースは、第１の電源に結合された第１のバッファのセットを含む。（低電力消費に対して最適化された）第２のセットの相互接続リソースは、第２の電源に結合された第２のバッファのセットを含む。第１の電源は第２の電源より高い電圧レベルを供給し、リソースの第１のセットに高速の動作および高い電力消費の両方を与える。
実施例によっては、第１のサブセットは、第２のサブセットのものより大きいトランジスタを使用して製造されたバッファを含む。実施例によっては、第１のサブセットはバッファされた相互接続線を含み、第２のサブセットはバッファされない相互接続線を含む。
この発明の別の局面によると、ＦＰＧＡでユーザ回路を実現する方法は、ユーザ回路でクリティカルパスのセットを決定するステップと、ユーザ回路で非クリティカルパスのセットを決定するステップと、ＦＰＧＡで高スピードに対して最適化された相互接続リソースの第１のセットを決定するステップと、ＦＰＧＡで低電力に対して最適化された相互接続リソースの第２のセットを決定するステップと、クリティカルパスのセット内の各経路を第１のセットの相互接続リソースの１つに割当てるステップとを含む。
実施例によっては、非クリティカルパスのセット内の各経路は、第２のセットの相互接続リソースの１つに割当てられる。実施例によっては、各経路は、どちらかのセットから利用可能な残りの相互接続リソースに割当てられる。
実施例によっては、ＦＰＧＡで高スピードに対して最適化された相互接続リソースの第１のセットを決定するステップは、ＦＰＧＡに対して相互接続リソースの第１のセットを識別するコンピュータデータファイルを調べるステップを含む。
この発明の別の局面によると、ＦＰＧＡでユーザ回路を実現する方法は、ＦＰＧＡで高スピードに対して最適化された相互接続リソースの第１のセットを決定するステップと、ＦＰＧＡで低電力に対して最適化された相互接続リソースの第２のセットを決定するステップと、第１のより高い費用を第１のセットの相互接続リソースに割当てるステップと、第２のより低い費用を第２のセットの相互接続リソースに割当てるステップと、指定されたタイミングの要件を満たすように設計されたタイミング駆動ルーティングソフトウェアを使用しつつ、第１および第２のセットの相互接続リソースに割当てられた費用を利用して費用関数を最低限にして設計をルーティングするステップとを含む。費用関数は、少なくとも部分的に回路によって消費される電力の量に基づく。
この発明を図面で限定ではなく、例によって説明する。
図面の詳細な説明
以下の説明では、この発明をさらに完全に理解できるように、さまざまな具体的な詳細を説明する。しかしながら、当業者には、この発明がこれら具体的な詳細なしに実現可能であることが明らかであろう。
図３は、スピードに対して最適化されたリソースの第１のセットおよび低電力消費に対して最適化されたリソースの第２のセットの２つの異なる種類の相互接続リソースを提供するＦＰＧＡアーキテクチャを示す。図３のＦＰＧＡは、プログラム可能相互接続構造によって相互接続された論理ブロック（ＣＬＢ ３０１ａ〜３０１ｉ）のアレイを含む。相互接続構造は、プログラム可能スイッチ（３０２ａ〜３０２ｉ）によってともに結合された相互接続線（３０３ａ〜３０３ｉ、３０４ａ〜３０４ｉ、３１１ａ〜３１１ｉ、３１２ａ〜３１２ｉ）を含む。
図３の相互接続リソースの第１のセットは、相互接続線３０３ａ〜３０３ｉおよび３０４ａ〜３０４ｉを含む。さらに、相互接続リソースの第１のセットは、プログラム可能スイッチ３０２ａ〜３０２ｉの一部分を含み得る。リソースの第１のセットは高スピードに対して最適化される。たとえば、これらリソースは、相互接続リソースが典型的には高スピードに対して最適化される大半のＦＰＧＡで現在利用可能なものと同じであってもよい。たとえば、複数のＣＬＢを横断するために長い相互接続線を供給してもよく、これら長い相互接続線はバッファされ得る。
図３の相互接続リソースの第２のセットは、相互接続線３１１ａ〜３１１ｉおよび３１２ａ〜３１２ｉを含む。さらに、相互接続リソースの第２のセットは、プログラム可能スイッチ３０２ａ〜３０２ｉの一部分を含み得る。リソースの第２のセットは低電力消費に対して最適化される。実施例によっては、リソースの第２のセットの電力消費は、第２のセットのトランジスタの一部またはすべての有効しきい値電圧を上昇させることによって低減される。トランジスタの有効しきい値電圧を上昇させると、トランジスタの切換は低速化するが、漏れ電流は低減され、それによってトランジスタによる電力消費は低減される。
関連技術で周知のように、トランジスタの有効しきい値電圧は、いくつかの技術のうちのいずれかを使用して上昇させることができる。たとえば、トランジスタのしきい値電圧は、ＦＰＧＡの製造中にトランジスタ構造のドーピングレベルを変えることによって実際に低減することができる。トランジスタの実際のしきい値電圧を低減すると、有効しきい値電圧も低減することは明らかである。しかしながら、トランジスタのしきい値電圧は、他のトランジスタ（たとえば、相互接続リソースの第１のセット内のトランジスタ）によって使用される基板の電圧レベルとは異なる電圧レベルにバイアスされた井戸内にトランジスタを置くことによって実質的に低減することもできる。
図４は、図３のＦＰＧＡからの１つのタイルをより詳細に示す。図４のＦＰＧＡのタイルでは、プログラム可能スイッチ４０２は４つの領域４２１〜４２４を含む。図示の実施例では、領域４２１は、構成メモリセルＭ１、Ｍ２によって制御されるプログラム可能トライステートバッファＢ１、Ｂ２を含む。領域４２２は、構成メモリセルＭ３、Ｍ４によって制御されるプログラム可能トライステートバッファＢ３、Ｂ４を含む。領域４２３は、構成メモリセルＭ５、Ｍ６によって制御されるプログラム可能トライステートバッファＢ５、Ｂ６を含む。領域４２４は、構成メモリセルＭ７、Ｍ８によって制御されるプログラム可能トライステートバッファＢ７、Ｂ８を含む。（図４のバッファおよびメモリセルの各々は、実際のＦＰＧＡでこれら要素の多くがどのようであるかを表わす。）
図４の実施例では、高スピードに対して最適化された相互接続リソースの第１のセットは、相互接続線４０３、４０４、バッファＢ１、Ｂ２、および構成メモリセルＭ１、Ｍ２を含む。第１のセットは、バッファＢ３、Ｂ６および構成メモリセルＭ３、Ｍ６も含む。なぜなら、これらリソースは高スピードに対して最適化された相互接続線を駆動するからである。低電力に対して最適化された相互接続線の第２のセットは、相互接続線４１１、４１２、バッファＢ７、Ｂ８、および構成メモリセルＭ７、Ｍ８を含む。第２のセットは、バッファＢ４、Ｂ５および構成メモリセルＭ４、Ｍ５も含む。なぜなら、これらリソースは低電力に対して最適化された相互接続線を駆動するからである。
実施例によっては、リソースの第２のセットのトランジスタの一部またはすべては、第１のセットのトランジスタより高いしきい値電圧を有する。上述のように、このより高いしきい値電圧は、これらトランジスタの電力消費を低減する。
実施例によっては、第１のセットのバッファは、第２のセットのバッファとは異なる電
源に結合される。第１のセットのバッファは、バッファが動作するスピードを増加させるがバッファの電力消費も増加させるより高い電圧レベルを供給する電源に結合される。実施例によっては、第１のセットのバッファは、第２のセットのバッファに含まれる対応するトランジスタより大きいトランジスタを含む。したがって、第１のセットのバッファはより高スピードで切換わるが、第２のセットのバッファより多くの電力も消費する。
（図４に図示されない）一部の実施例では、高速の相互接続リソースはバッファされた相互接続線を含み、低電力の相互接続リソースはバッファされない相互接続線を含む。バッファされない相互接続線は低速であるが、電力消費が非常に少ない。
ユーザ回路内のどの信号を高スピードの相互接続リソースに割当てるべきか、およびどの信号が回路の性能に悪影響を及ぼすことなく低電力の相互接続リソースを利用できるかを決定するＦＰＧＡ実現ソフトウェアが提供されることが好ましい。現在利用可能なＦＰＧＡ実現ソフトウェアは、どの信号が回路の性能に非常に重要であり、どれが重要でないかを決定するタイミング駆動ルーティングツールを既に含む。このソフトウェアは、現在説明しているこの発明の方法を実現するために変更可能である。
図５は、この発明の実施例によるＦＰＧＡでユーザ回路をルーティングする方法のステップを示す。ステップ５０１〜５０４は、どのような順序で行なってもよく、または同時に行なってもよい。ステップ５０１では、ユーザ回路でクリティカルパスのセットが決定される。現在のタイミング駆動ルーティング方法のように、クリティカルパスはユーザ回路の動作スピードを決定する遅延を備えた経路であることが好ましい。ステップ５０２では、ユーザ回路で非クリティカルパスのセットが決定される。非クリティカルパスのセットは、たとえば、クリティカルパスのセットにないすべての経路であり得る。
ステップ５０３では、高スピードに対して最適化された相互接続リソースの第１のセットが決定される。たとえば、相互接続リソースの第１のセットは、第１のセットのリソースを識別するコンピュータデータファイルを調べることによって決定することができる。このファイルは、たとえば、ＦＰＧＡの販売業者によって供給することができ、ＦＰＧＡ実現ソフトウェアパッケージとともに含まれ得る。ステップ５０４では、低電力に対して最適化された相互接続リソースの第２のセットが決定される。たとえば、相互接続リソースの第２のセットは、第１のセットのリソースを識別する同じコンピュータデータファイルを調べることによって決定することができる。一実施例では、相互接続リソースの第２のセットは、第１のセットに含まれないすべての相互接続リソースに第２のセットを割当てることによって決定される。
ステップ５０５では、ステップ５０１で決定された各クリティカルパスが、ステップ５０３で決定されたリソースの第１のセットからの相互接続リソース、すなわち、高スピードの相互接続リソースに割当てられる。
実施例によっては、ステップ５０６では、ステップ５０２で決定された各非クリティカルパスは、ステップ５０４で決定されたリソースの第２のセットからの相互接続リソースに割当てられる。これら実施例では、ステップ５０５および５０６は、どのような順序で行なってもよく、または同時に行なってもよい。
実施例によっては、クリティカルパスを割当てた後（ステップ５０５）、ステップ５０７で、ステップ５０２で決定された各非クリティカルパスは、ステップ５０３および５０４で決定されたリソースの第１および第２のセットのうちのいずれかからの相互接続リソースに割当てられる。この方法は、ステップ５０６から生じる実現例より多く電力を消費する回路の実現例に繋がり得る。
この発明の一部の実施例によって、商業的に既に利用可能なルーティングソフトウェアの使用が可能になる。既存のタイミング駆動ルーティングソフトウェアは、最低の「費用」を有し、かつ設計に対して指定された要件を満たすルートが見つかるまで、さまざまなルートを評価する費用関数を典型的には使用する。この発明の一部の実施例によると、より高い費用は高スピードに対して最適化された相互接続リソースに割当てられ、より低い費用は低電力に対して最適化された相互接続リソースに割当てられる。したがって、タイミング駆動ルーティングソフトウェアは、電力を最低限にしつつ、回路に対して指定されたタイミング要件を満たすために、２つの異なる種類のルーティングリソースに信号を割当てるように標準の費用関数を利用する。
図６は、１つのそのような方法のステップを示す。ステップ６０１では、高スピードに対して最適化されるルーティングリソースの第１のセットが決定される。たとえば、相互接続リソースの第１のセットは、第１のセットのリソースを識別するコンピュータデータファイルを調べることによって決定することができる。このファイルは、たとえば、ＦＰＧＡの販売業者によって供給することができ、ＦＰＧＡ実現ソフトウェアパッケージとともに含まれ得る。ステップ６０２では、低電力に対して最適化された相互接続リソースの第２のセットが決定される。たとえば、相互接続リソースの第２のセットは、第１のセットのリソースを識別する同じコンピュータデータファイルを調べることによって決定することができる。一実施例では、相互接続リソースの第２のセットは、第１のセットに含まれないすべての相互接続リソースを第２のセットに割当てることによって決定される。ステップ６０１および６０２は、どのような順序で行なってもよく、または同時に行なってもよい。
ステップ６０３では、第１のより高い費用が第１のセットのリソースに割当てられる。ステップ６０４では、第２のより低い費用が第２のセットのリソースに割当てられる。ステップ６０３および６０４は、どのような順序で行なってもよく、または同時に行なってもよい。ステップ６０５では、設計をルーティングするためにタイミング駆動ルーティングソフトウェアが使用される。ルーティングソフトウェアは、指定されたタイミング要件を満たしつつ、第１および第２のセットの相互接続リソースに割当てられた費用を利用して費用関数を最小限にするように設計される。したがって、費用関数の使用は、回路によって消費される電力の量を最低限にする。
この発明の方法は、現在それらの言葉が当該技術分野で知られるように、ハードウェア、ソフトウェアまたはそれらの組合せで行なうことができる。具体的には、この発明の方法は、任意の種類のコンピュータで動作するソフトウェア、ファームウェアまたはマイクロコードによって実行可能である。さらに、この発明を実現するソフトウェアは、任意のコンピュータ読取可能な媒体（たとえば、ＲＯＭ、ＲＡＭ、磁気媒体、孔を空けられたテープまたはカード、任意の形のコンパクトディスク（ＣＤ）、ＤＶＤ等）に記憶された任意の形のコンピュータの命令（たとえば、ソースコード、目的コード、翻訳されたコード等）を含み得る。さらに、そのようなソフトウェアは、インターネットに接続されたコンピュータ間で伝送される周知のウェブページ内で見られるような搬送波で実現されるコンピュータデータ信号の形であってもよい。したがって、この発明は、特定のプラットホームに限定されない。
この発明の関連技術の当業者は、この開示の結果としてなされ得るさまざまな変形例および追加を認識するであろう。たとえば、この発明を実現するために、ここに説明されるもの以外の、プログラム可能相互接続構造、相互接続線、プログラム可能スイッチ、論理ブロック、構成可能な論理ブロック、入出力ブロック、ＦＰＧＡ、トランジスタ、バッファ、トライステートバッファ、構成メモリセルおよび他の構成要素を使用可能である。し
たがって、そのようなすべての変形例および追加は、特許請求の範囲およびその均等物によってのみ限定されるこの発明の範囲内にあるものとみなされる。
高速の相互接続リソースのみを含む先行技術のＦＰＧＡのアーキテクチャの図である。 高速および低速の相互接続リソースの両方を含む先行技術のＦＰＧＡのアーキテクチャの図である。 この発明の実施例による高スピードおよび低電力に対して別々に最適化された相互接続リソースを含むＦＰＧＡのアーキテクチャの図である。 この発明の実施例による図３のＦＰＧＡからのＦＰＧＡタイルのブロック図である。 この発明の実施例によるＦＰＧＡでユーザ回路をルーティングする方法のステップを示すフロー図である。 この発明の別の局面によるＦＰＧＡでユーザ回路をルーティングする方法のステップの図である。

Claims (10)

  1. フィールドプログラマブルゲートアレイ（ＦＰＧＡ）であって、
    複数の構成可能な論理ブロック（ＣＬＢ）と、
    前記ＣＬＢをプログラム可能に相互接続する複数の相互接続リソースとを含み、
    前記相互接続リソースは相互接続リソースの第１および第２のセットを含み、
    前記第１のセットの前記相互接続リソースは高スピードに対して最適化され、
    前記第２のセットの前記相互接続リソースは低電力消費に対して最適化される、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）。
  2. 前記第１のセットの前記相互接続リソースは第１のトランジスタのセットを含み、
    前記第２のセットの前記相互接続リソースは第２のトランジスタのセットを含み、
    前記第１のトランジスタは前記第２のトランジスタより低い有効しきい値電圧を有する、請求項１に記載のＦＰＧＡ。
  3. 前記第１のトランジスタおよび前記第２のトランジスタは、異なるドーピングレベルを有する、請求項２に記載のＦＰＧＡ。
  4. 前記第１のトランジスタおよび前記第２のトランジスタは、異なる電圧レベルにバイアスされた井戸に位置付けられる、請求項２に記載のＦＰＧＡ。
  5. 前記第１のセットの前記相互接続リソースは第１の電源に結合された第１のバッファのセットを含み、
    前記第２のセットの前記相互接続リソースは第２の電源に結合された第２のバッファのセットを含み、
    前記第１の電源は前記第２の電源より高い電圧レベルを供給する、請求項１に記載のＦＰＧＡ。
  6. 前記第１のセットの前記相互接続リソースは第１のバッファのセットを含み、
    前記第２のセットの前記相互接続リソースは第２のバッファのセットを含み、
    前記第１のバッファは前記第２のバッファより大きいトランジスタを含む、請求項１に記載のＦＰＧＡ。
  7. 前記第１のセットの前記相互接続リソースは複数のバッファされた相互接続線を含み、
    前記第２のセットの前記相互接続リソースは複数のバッファされない相互接続線を含む、請求項１に記載のＦＰＧＡ。
  8. フィールドプログラマブルゲートアレイ（ＦＰＧＡ）でユーザ回路をルーティングする方法であって、
    前記ユーザ回路でクリティカルパスのセットを決定するステップと、
    前記ユーザ回路で非クリティカルパスのセットを決定するステップと、
    前記ＦＰＧＡで高スピードに対して最適化された相互接続リソースの第１のセットを決定するステップと、
    前記ＦＰＧＡで低電力に対して最適化された相互接続リソースの第２のセットを決定するステップと、
    クリティカルパスの前記セット内の各経路を前記第１のセットの前記相互接続リソースの少なくとも１つに割当てるステップとを含む、方法。
  9. 非クリティカルパスの前記セット内の各経路を前記第２のセットの前記相互接続リソースの少なくとも１つに割当てるステップをさらに含む、請求項８に記載の方法。
  10. 非クリティカルパスの前記セット内の各経路を前記第１および第２のセットのうちの１つの前記相互接続リソースの少なくとも１つに割当てるステップをさらに含む、請求項８に記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010104033A1 (ja) * 2009-03-09 2010-09-16 日本電気株式会社 プロセッサ間通信システム及び通信方法、ネットワークスイッチ、及び並列計算システム

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7098689B1 (en) 2003-09-19 2006-08-29 Xilinx, Inc. Disabling unused/inactive resources in programmable logic devices for static power reduction
US7504854B1 (en) 2003-09-19 2009-03-17 Xilinx, Inc. Regulating unused/inactive resources in programmable logic devices for static power reduction
US7549139B1 (en) 2003-09-19 2009-06-16 Xilinx, Inc. Tuning programmable logic devices for low-power design implementation
US7581124B1 (en) 2003-09-19 2009-08-25 Xilinx, Inc. Method and mechanism for controlling power consumption of an integrated circuit
US7498836B1 (en) 2003-09-19 2009-03-03 Xilinx, Inc. Programmable low power modes for embedded memory blocks
US7243312B1 (en) * 2003-10-24 2007-07-10 Xilinx, Inc. Method and apparatus for power optimization during an integrated circuit design process
US7100141B1 (en) * 2003-12-23 2006-08-29 Altera Corporation Technology mapping technique for fracturable logic elements
US7188266B1 (en) * 2004-03-08 2007-03-06 Altera Corporation Systems and methods for reducing static and total power consumption in a programmable logic device
JP2005268536A (ja) * 2004-03-18 2005-09-29 Matsushita Electric Ind Co Ltd プログラマブル・ロジック・デバイスおよびその設計方法
WO2005119532A2 (en) * 2004-06-04 2005-12-15 The Regents Of The University Of California Low-power fpga circuits and methods
US7292065B2 (en) * 2004-08-03 2007-11-06 Altera Corporation Enhanced passgate structures for reducing leakage current
US7498839B1 (en) * 2004-10-22 2009-03-03 Xilinx, Inc. Low power zones for programmable logic devices
US7861190B1 (en) * 2005-03-17 2010-12-28 Altera Corporation Power-driven timing analysis and placement for programmable logic
US7308668B2 (en) * 2005-06-30 2007-12-11 International Business Machines Corporation Apparatus and method for implementing an integrated circuit IP core library architecture
US7498835B1 (en) 2005-11-04 2009-03-03 Xilinx, Inc. Implementation of low power standby modes for integrated circuits
US20070106964A1 (en) * 2005-11-10 2007-05-10 Meindl James D Optimized microchip and related methods
US7580824B1 (en) * 2005-12-21 2009-08-25 Altera Corporation Apparatus and methods for modeling power characteristics of electronic circuitry
US7345944B1 (en) 2006-01-11 2008-03-18 Xilinx, Inc. Programmable detection of power failure in an integrated circuit
US7389485B1 (en) * 2006-03-28 2008-06-17 Xilinx, Inc. Methods of routing low-power designs in programmable logic devices having heterogeneous routing architectures
US7368946B1 (en) 2006-06-16 2008-05-06 Xilinx, Inc. Level-shifting pass gate multiplexer
US7477073B1 (en) * 2006-06-16 2009-01-13 Xilinx, Inc. Structures and methods for heterogeneous low power programmable logic device
US7587688B1 (en) * 2006-08-24 2009-09-08 Altera Corporation User-directed timing-driven synthesis
US20080180129A1 (en) * 2006-08-31 2008-07-31 Actel Corporation Fpga architecture with threshold voltage compensation and reduced leakage
US7555741B1 (en) * 2006-09-13 2009-06-30 Altera Corporation Computer-aided-design tools for reducing power consumption in programmable logic devices
US8987868B1 (en) 2009-02-24 2015-03-24 Xilinx, Inc. Method and apparatus for programmable heterogeneous integration of stacked semiconductor die
US7893712B1 (en) 2009-09-10 2011-02-22 Xilinx, Inc. Integrated circuit with a selectable interconnect circuit for low power or high performance operation
FR2954023B1 (fr) * 2009-12-14 2012-02-10 Lyon Ecole Centrale Matrice interconnectee de cellules logiques reconfigurables avec une topologie d'interconnexion croisee
US20110149984A1 (en) * 2009-12-18 2011-06-23 Electronics And Telecommunications Research Institute Configuration memory apparatus in fpga and router system using the same
WO2011156038A2 (en) * 2010-03-17 2011-12-15 University Of Virginia Patent Foundation A sub-threshold fpga and related circuits and methods thereof
US9015023B2 (en) 2010-05-05 2015-04-21 Xilinx, Inc. Device specific configuration of operating voltage
US8823405B1 (en) 2010-09-10 2014-09-02 Xilinx, Inc. Integrated circuit with power gating
US20120284501A1 (en) * 2011-05-06 2012-11-08 Xcelemor, Inc. Computing system with hardware reconfiguration mechanism and method of operation thereof
JP5743808B2 (ja) 2011-08-24 2015-07-01 株式会社東芝 集積回路の配線方法、集積回路の配線プログラム及びそれを記憶した記憶媒体
CN102609563B (zh) * 2012-01-11 2014-12-10 中国科学院计算技术研究所 Sram型fpga的低功耗设计方法
US8896344B1 (en) 2013-01-04 2014-11-25 Altera Corporation Heterogeneous programmable device and configuration software adapted therefor
US9000490B2 (en) 2013-04-19 2015-04-07 Xilinx, Inc. Semiconductor package having IC dice and voltage tuners
US9628081B2 (en) 2014-08-12 2017-04-18 Xilinx, Inc. Interconnect circuits having low threshold voltage P-channel transistors for a programmable integrated circuit
US9419624B2 (en) 2014-11-12 2016-08-16 Xilinx, Inc. Power management system for integrated circuits
US9628083B1 (en) 2015-10-01 2017-04-18 Quicklogic Corporation Local routing network with selective fast paths for programmable logic device
US11579894B2 (en) 2020-10-27 2023-02-14 Nokia Solutions And Networks Oy Deterministic dynamic reconfiguration of interconnects within programmable network-based devices

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4698760A (en) * 1985-06-06 1987-10-06 International Business Machines Method of optimizing signal timing delays and power consumption in LSI circuits
US5654898A (en) * 1993-05-10 1997-08-05 Cascade Design Automation Corporation Timing-driven integrated circuit layout through device sizing
US5504440A (en) * 1994-01-27 1996-04-02 Dyna Logic Corporation High speed programmable logic architecture
US5742179A (en) * 1994-01-27 1998-04-21 Dyna Logic Corporation High speed programmable logic architecture
US6272668B1 (en) * 1994-12-14 2001-08-07 Hyundai Electronics America, Inc. Method for cell swapping to improve pre-layout to post-layout timing
US5612636A (en) * 1995-01-19 1997-03-18 Texas Instruments Incorporated Short circuit power optimization for CMOS circuits
US5787011A (en) * 1995-01-19 1998-07-28 Texas Instruments Incorporated Low-power design techniques for high-performance CMOS circuits
US5892961A (en) * 1995-02-17 1999-04-06 Xilinx, Inc. Field programmable gate array having programming instructions in the configuration bitstream
US6269458B1 (en) * 1995-02-21 2001-07-31 Nortel Networks Limited Computer system and method for diagnosing and isolating faults
US5880967A (en) * 1995-05-01 1999-03-09 Synopsys, Inc. Minimization of circuit delay and power through transistor sizing
US5815004A (en) * 1995-10-16 1998-09-29 Xilinx, Inc. Multi-buffered configurable logic block output lines in a field programmable gate array
US5594367A (en) * 1995-10-16 1997-01-14 Xilinx, Inc. Output multiplexer within input/output circuit for time multiplexing and high speed logic
US5984510A (en) * 1996-11-01 1999-11-16 Motorola Inc. Automatic synthesis of standard cell layouts
US5880598A (en) * 1997-01-10 1999-03-09 Xilinx, Inc. Tile-based modular routing resources for high density programmable logic device
US5959466A (en) * 1997-01-31 1999-09-28 Actel Corporation Field programmable gate array with mask programmed input and output buffers
US6178542B1 (en) * 1997-02-24 2001-01-23 Lucent Technologies Inc. Hardware-software co-synthesis of embedded system architectures using quality of architecture metrics
US5914616A (en) * 1997-02-26 1999-06-22 Xilinx, Inc. FPGA repeatable interconnect structure with hierarchical interconnect lines
US5963050A (en) * 1997-02-26 1999-10-05 Xilinx, Inc. Configurable logic element with fast feedback paths
US6163168A (en) * 1998-12-09 2000-12-19 Vantis Corporation Efficient interconnect network for use in FPGA device having variable grain architecture
JP4206203B2 (ja) 1999-03-04 2009-01-07 アルテラ コーポレイション プログラマブルロジック集積回路デバイスの相互接続ならびに入力／出力リソース
US6184713B1 (en) * 1999-06-06 2001-02-06 Lattice Semiconductor Corporation Scalable architecture for high density CPLDS having two-level hierarchy of routing resources
US6590419B1 (en) 1999-10-12 2003-07-08 Altera Toronto Co. Heterogeneous interconnection architecture for programmable logic devices
US6539536B1 (en) * 2000-02-02 2003-03-25 Synopsys, Inc. Electronic design automation system and methods utilizing groups of multiple cells having loop-back connections for modeling port electrical characteristics
JP3762856B2 (ja) * 2000-05-30 2006-04-05 株式会社ルネサステクノロジ 半導体集積回路装置
US7225423B2 (en) * 2000-06-30 2007-05-29 Zenasis Technologies, Inc. Method for automated design of integrated circuits with targeted quality objectives using dynamically generated building blocks
JP2002083001A (ja) * 2000-09-06 2002-03-22 Hitachi Ltd 論理回路の設計方法及びそれに使用するセルライブラリ
US6583645B1 (en) * 2001-08-27 2003-06-24 Xilinx, Inc. Field programmable optical arrays
US6621325B2 (en) * 2001-09-18 2003-09-16 Xilinx, Inc. Structures and methods for selectively applying a well bias to portions of a programmable device
US6721924B2 (en) * 2001-09-28 2004-04-13 Intel Corporation Noise and power optimization in high performance circuits
US6950998B1 (en) * 2003-04-22 2005-09-27 Xilinx, Inc. Place-and-route with power analysis

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010104033A1 (ja) * 2009-03-09 2010-09-16 日本電気株式会社 プロセッサ間通信システム及び通信方法、ネットワークスイッチ、及び並列計算システム
US8964760B2 (en) 2009-03-09 2015-02-24 Nec Corporation Interprocessor communication system and communication method, network switch, and parallel calculation system

Also Published As

Publication number Publication date
US7138828B2 (en) 2006-11-21
EP1599941B1 (en) 2011-05-04
US6930510B2 (en) 2005-08-16
US6960934B2 (en) 2005-11-01
EP1599941A2 (en) 2005-11-30
US20040174187A1 (en) 2004-09-09
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DE602004032519D1 (de) 2011-06-16
US20050040851A1 (en) 2005-02-24
WO2004079909A2 (en) 2004-09-16
CA2515464A1 (en) 2004-09-16

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Agbo et al. Integrated Circuit Design
Yeap et al. Circuit

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