JP2006504299A - フェイルセーフ方法及び回路 - Google Patents

Abstract

ディジタル回路ユニットの入力パッドが開放状態である場合にフェイルセーフ出力信号を生成する方法及びフェイルセーフ回路は、一定スイッチレベルを供給する第１のインバータ段（１０，１８）と、前記入力パッド（２８）の信号レベルに依存する可変スイッチレベルを供給し、前記第１のインバータ段（１０，１８）の前記一定スイッチレベルを前記第２のインバータ段（３２，４４）の前記可変スイッチレベルと比較し、前記第２のインバータ段（３２，４４）の前記可変スイッチレベルが前記一定スイッチレベルよりも高い場合に、出力信号をその出力端子（４２）に供給する第２のインバータ段（３２，４４）と、前記第２のインバータ段（３２，４４）と直列に接続され、前記第２のインバータ段（３２，４４）の前記可変スイッチレベルを減少させる付加的な回路要素（５２）と、を備えている。

Description

本発明は、ディジタル回路ユニットの入力パッドが開放状態である場合にフェイルセーフ出力信号を生成するフェイルセーフ方法及び回路に関する。

システムレベルでの望ましくない挙動は、入力ピンが接続されていない場合に起こる。これらの入力ピンが浮遊状態のまま放置されるならば、熱雑音に起因した望ましくないスイッチングを引き起こすであろう。スイッチング中の熱雑音を防止するため、開放フェイルセーフ機構が付加される。開放フェイルセーフ機構は、入力ピンが接続されていない場合に限り起動させられる。開放フェイルセーフ機構は、開放（無効信号レベル）が検出されたときに、切断されているケーブルの入力端子を規定されたレベルまで引っ張る。開放フェイルセーフ機構は、入力ピンが接続されていない場合におけるシステムレベルでの望ましくない挙動を防止する。コンパレータ、ダイオード、ＭＯＳＦＥＴ又は高しきい値入力段等の複数の選択肢が考えられる。

開放フェイルセーフ機構は、低電圧差動通信（ＬＶＤＳ）製品において使用される。ＬＶＤＳにおいて、小さい差動信号はデータ情報を伝達するために使用される。適用可能な規格は、ＴＩＡ／ＥＩＡ−６４４である。この規格ＴＩＡ／ＥＩＡ−６４４には、ＬＶＤＳインタフェース回路の電気特性を使用する他の規格及び仕様は、特定の相互接続回路をある種の故障状態に対してフェイルセーフにさせなければならないことが記載されている。このような故障状態は、電源遮断状態のジェネレータ、ジェネレータに接続されていない受信機、開放状態の相互接続ケーブル、短絡状態の相互接続ケーブル、異常な期間（適用対象に依存）に亘って遷移領域の範囲内（±１００ｍＶ）に留まる負荷への入力信号等の状態のうちの一つ以上の状態を含む。上記故障状態のうちの一つ以上の状態の検出が指定された適用対象により要求されるとき、負荷に付加的な対策を講じる必要があり、以下の項目、即ち、故障検出を必要とする相互接続回路、検出すべき故障、故障検出時に行われるべき動作、受信機に想定されるバイナリ状態、この規格に違反せずに実行されること、を決定し指定しなければならない。故障状態の検出方法は適用対象に依存し、この規格の適用範囲外であるため、これ以上は指定されない。

米国特許公報第６，２８８，５７７Ｂ１号（特許文献１）は、高い同相電圧を許容することができるフェイルセーフ回路を開示する。Ｖ＋とＶ−との差動信号を受け入れる差動増幅器からの出力は、例えば、Ｖ＋ライン、Ｖ−ラインが開放しているようなフェイルセーフ状態が検出されたとき、ＮＯＲゲートによって阻止される。プルアップ抵抗は、開放故障の発生時にＶ＋、Ｖ−をＶＣＣまで引っ張る。コンパレータのペアは、非反転入力上の基準信号を受け取る。一方のコンパレータはＶ＋ラインが上記基準電圧を上回るときにハイを出力し、もう一方のコンパレータはＶ−ラインが上記基準電圧を上回るときにハイを出力する。Ｖ＋とＶ−が共に基準電圧を上回るとき、ＮＯＲゲートは差動増幅器からの出力を阻止し、フェイルセーフ出力信号を供給する。基準電圧はＶＣＣに非常に近いので、高い同相バイアスはフェイルセーフ回路を誤動作させることなくＶ＋、Ｖ−に存在する。

米国特許公報第６，２８８，５７７Ｂ１号は、入力ラインが開放状態である場合に入力ラインをＶＣＣまで引っ張るフェイルセーフ回路を使用する。さらに、この特許は、差動信号Ｖ＋とＶ−の一方を、ＶＣＣの９７％に一致する基準電圧と比較するためにアナログコンパレータを使用する。さらに、コンパレータから所要の性能を得るために、バイポーラトランジスタが必要とされる。

米国特許公報第６，３２０，４０６Ｂ１号（特許文献２）は、ＬＶＤＳ受信機に対して有効なフェイルセーフ方法及び装置を開示し、受信機の入力ピンで差動電圧を監視し、有効入力信号が無い場合に、即ち、入力差動信号が約８０ｍＶである選択されたしきい値未満であるときに、出力を従来の論理ハイ状態へ駆動するため、ウィンドウコンパレータを使用する。このような状態は、ケーブルが取り外されているか、又は、有効入力信号が現れないような形で破損しているときに起こる。有効入力信号が存在する場合、回路の出力は信号が劣化することなく差動入力に追従する。

米国特許公報第６，３２０，４０６Ｂ１号は、入力を妨げる非常に小さい差動電圧を検出するＬＶＤＳ受信機を開示する。二つの差動入力ＡとＢとの間でプル抵抗を用いることにより、両方の入力電圧は開放状態で相互に引き寄せられる。ウィンドウコンパレータは、この信号差が８０ｍＶを下回るかどうかをチェックする。コンパレータはアナログ回路であり、バイポーラトランジスタを組み込み、少なくとも一つの基準電流源を必要とする。タイマは、開放フェイルセーフが出力信号に直接的に影響することを防止する。タイマが省かれるならば、開放フェイルセーフ検出は、総ての信号遷移で動作させられるであろう。
米国特許公報第６，２８８，５７７Ｂ１号 米国特許公報第６，３２０，４０６Ｂ１号

本発明の目的は、ディジタル回路ユニットの入力パッドが開放状態である場合にフェイルセーフ出力信号を生成するフェイルセーフ方法及び回路を提供することである。

本発明の上記目的を達成するため、ディジタル回路ユニットの入力パッドが開放状態である場合にフェイルセーフ出力信号を生成する方法であって、第１のインバータ段において一定スイッチレベルを供給し、第２のインバータ段において前記入力パッドの信号レベルに依存する可変スイッチレベルを供給し、前記第１のインバータ段の前記一定スイッチレベルを前記第２のインバータ段の前記可変スイッチレベルと比較し、前記第２のインバータ段の前記可変スイッチレベルが前記一定スイッチレベルよりも高い場合に、出力信号をその出力端子に供給し、前記第２のインバータ段と直列に接続された付加的な回路要素によって前記第２のインバータ段の前記可変スイッチレベルを減少させ、規定された出力が入力パッドの開放状態とは無関係に生成される、ことを含むことを特徴とする方法が開示される。

本発明の上記目的を達成するため、ディジタル回路ユニットの入力パッドが開放状態である場合にフェイルセーフ出力信号を生成するフェイルセーフ回路であって、一定スイッチレベルを供給する第１のインバータ段と、前記入力パッドの信号レベルに依存する可変スイッチレベルを供給し、前記第１のインバータ段の前記一定スイッチレベルを前記第２のインバータ段の前記可変スイッチレベルと比較し、前記第２のインバータ段の前記可変スイッチレベルが前記一定スイッチレベルよりも高い場合に、出力信号をその出力端子に供給する第２のインバータ段と、前記第２のインバータ段と直列に接続され、前記第２のインバータ段の前記可変スイッチレベルを減少させる付加的な回路要素と、を備えていることを特徴とするフェイルセーフ回路が開示される。

上記の方法及び回路の有利な特長は、電流ミラー、バンドギャップ、又は、その他のアナログ部品が不必要であることである。本発明は、チューニングの必要がほとんどないので、容易に実施することができる。レイアウトをシミュレートし、レイアウトに適合させることが容易である。使用されるダイ面積は、非常に小さい。プロセスの依存関係が削減される。スイッチレベルは、プロセスパラメータ変動によってほとんど変化しないことがシミュレーションによって示された。

本発明の好ましい実施の形態によれば、前記第１のインバータ段はトランジスタ段であり、前記第１のインバータ段のトランジスタのゲート電極及びドレイン電極は相互接続されている。

本発明の好ましい実施の形態によれば、前記第２のインバータ段はトランジスタ段であり、前記第２のインバータ段のトランジスタのゲート電極は相互接続され、前記トランジスタのドレイン電極は相互接続されている。

本発明の好ましい実施の形態によれば、前記第２のインバータ段のゲート電極は、前記第１のインバータ段のゲート電極に接続されている。

本発明の好ましい実施の形態によれば、前記入力パッドは、前記第２のインバータ段のソース電極に接続されている。

本発明の好ましい実施の形態によれば、前記出力端子は、前記第２のインバータ段のドレイン電極に接続されている。

本発明の好ましい実施の形態によれば、前記付加的な回路要素は、飽和モードのトランジスタである。

本発明の好ましい実施の形態によれば、前記付加的な回路要素は、飽和モードのトランジスタであり、前記トランジスタのゲートはＶＣＣに接続され且つソースは接地され、規定された信号はハイレベル信号である。

本発明の好ましい実施の形態によれば、前記付加的な回路要素は、飽和モードのトランジスタであり、前記トランジスタのゲートは接地され且つソースはＶＣＣに接続され、規定された信号はローレベル信号である。

本発明の上記目的を達成するため、入力端子、プルアップ回路、フェイルセーフ回路、信号処理回路及び出力端子を備え、前記フェイルセーフ回路は、上述の回路を含むことを特徴とするディジタル回路ユニットが開示される。

本発明を特徴付ける新規性の上記及び多様なその他の効果並びに特徴は、本明細書に添付されその一部を構成する特許請求の範囲において詳細に指摘されている。しかし、本発明、その効果、及び、本発明の使用によって達成される目的をより良く理解するために、本明細書のさらなる一部を構成する図面、並びに、本発明の好ましい実施の形態が説明され記述された以下の記載事項が参照されるべきである。

図１は、本発明のブロック図である。このブロック図には、プルアップ回路２の入力及びフェイルセーフ段４の入力端子に接続された入力パッドが備えられている。プルアップ回路２の出力は、フェイルセーフ段４の入力に接続されている。フェイルセーフ段４の出力は、信号処理段６の入力端子に接続されている。複数のその他の信号が信号処理段６に供給される。信号処理段６は、その出力に開放フェイルセーフ信号を供給する。

入力パッドが接続されず、従って、浮遊状態であるならば、電圧レベルはプルアップ回路２によってＶＣＣまで引っ張られる。プルアップ回路２は、ＶＣＣに接続された抵抗又はトランジスタでもよい。フェイルセーフ段４は、入力信号が決められた信号レベルを有するかどうかを検出し、決められた信号レベルが無い場合には、適用対象に応じてＶＣＣ又はＧＮＤへ切り替える。フェイルセーフ段４は、入力信号が浮遊状態であるならば、決められた信号レベルを信号処理段６に供給する。この開放状態が検出されても検出されなくても、次に、フェイルセーフ段４の出力信号は、フェイルセーフ段４のその他の出力信号又は内部信号と共に信号処理段６において処理される。

図２は、本発明の回路図である。図示された回路は、ＶＣＣに近づけられたスイッチレベルを有する。この回路は、一方側がＶＣＣに接続され、他方側がトランジスタ１０のソース電極１２に接続された抵抗８を備えている。トランジスタ１０はｐ型ＭＯＳＦＥＴである。トランジスタ１０のゲート電極１４は、トランジスタ１８のゲート電極２２に接続されている。トランジスタ１８はｎ型ＭＯＳＦＥＴトランジスタである。トランジスタ１０のドレイン電極１６は、トランジスタ１８のドレイン電極２０に接続されている。トランジスタ１８のソース電極２４は、抵抗２６に接続されている。抵抗２６は、一方側において接地されている。ゲート電極１４及び２２は、ドレイン電極１６及び２０に接続されている。トランジスタ１０の基板端子３０は、ＶＣＣに接続されている。入力端子２８は、トランジスタ３２のソース電極３６に接続されている。トランジスタ３２はｐ型ＭＯＳＦＥＴである。トランジスタ３２の基板端子３８は、入力端子２８に接続されている。トランジスタ３２のゲート電極３４は、ドレイン電極１６及び２０とゲート電極１４及び２２とに接続されている。ゲート電極３４は、トランジスタ４４のゲート電極４８に接続されている。トランジスタ４４はｎ型ＭＯＳＦＥＴである。トランジスタ３２のドレイン電極４０は、出力端子４２とトランジスタ４４のソース電極４６とに接続されている。トランジスタ４４のソース電極５０は、トランジスタ５２のドレイン電極５４に接続されている。トランジスタ５２はｎ型ＭＯＳＦＥＴである。トランジスタ５２のゲート電極５６は、ＶＣＣに接続されている。トランジスタ５２のソース電極５８は、接地されている。

図２の回路の動作を次に説明する。ｎ型ウェル抵抗８及び２６が短絡されているとする。トランジスタ１０及び１８のドレイン１６及び２０と、ゲート１４及び２２とは、いずれも相互に接続されている。これにより、トランジスタ１０及びトランジスタ１８の両方が開放状態であり、ドレイン１６及び２０並びにゲート１４及び２２の電圧が一定レベルを維持する安定状態が得られる。これは、この特定の電源電圧（Ｖ_{ＳＰ｜ＶＣＣ}）におけるｐ型ＭＯＳＦＥＴ１０とｎ型ＭＯＳＦＥＴ１８との組み合わせのための「特定スイッチレベル」として定義される。

トランジスタ３２及びトランジスタ４４は、それぞれ、トランジスタ１０及び１８と同じ寸法を有している。トランジスタ３２及び４４のゲート３４及び４８はまた、ドレイン１６及び２０とゲート１４及び２２とに接続されるので、このスイッチレベルは、トランジスタ３２及び４４のゲート３４及び４８にも供給される。しかし、トランジスタ３２のソース３６には、ＶＣＣではなく入力信号ｉｎ１が供給される。

次に、トランジスタ５２のドレインとソースとが回路内において短絡されている場合を考える。トランジスタ３２及びトランジスタ４４に対する特定スイッチレベルはＶ_{ＳＰ｜ＩＮ１}で表され、トランジスタ１０及び１８に対する値（Ｖ_{ＳＰ｜ＶＣＣ}）と同じ値である。入力信号ｉｎ１が上昇を開始するとき、トランジスタ３２とトランジスタ４４との組み合わせに対する特定スイッチレベルＶ_{ＳＰ｜ＩＮ１}は増加する。それにもかかわらず、このレベルはＶ_{ＳＰ｜ＶＣＣ}を超えないので、出力ｏｕｔ１は低電圧を維持するが、その理由は、Ｖ_{ＳＰ｜ＶＣＣ}がトランジスタ３２及びトランジスタ４４のゲート上で「ハイ」入力電圧であると考えられるからである。

入力信号ｉｎ１が最終的にＶＣＣと同じレベルに達するとき、Ｖ_{ＳＰ｜ＶＣＣ}はＶ_{ＳＰ｜ｉｎ１}と等しい。ドレイン１６、２０及びゲート１４、２２、３４、４８における電圧は、この場合、トランジスタ３２及びトランジスタ４４のゲート上の「ロー」入力信号であると考えられるので、出力４２はＧＮＤからＶＣＣへ切り替わる。

ところで、この回路にはトランジスタ５２が含まれている。トランジスタ５２のゲート５６はＶＣＣに接続されて動作状態のｎ型ＭＯＳＦＥＴとなり、それがダイオードのように動作する（即ち、飽和中に電圧Ｖ_{ＤＳ．ｔｒａｎｓｉｓｔｏｒ５２}は、定電流と組み合わせられてこのトランジスタ５２の両端間で降下する）。この電圧降下は、Ｖ_{ＳＤ．ｔｒａｎｓｉｓｔｏｒ５２}として定義される。これは、Ｖ_{ＳＰ｜ｉｎ１}を減少させ（Ｖ_{ＳＰ｜ｉｎ１}’として定義される）、入力ｉｎ１がＶＣＣに達する前に、条件Ｖ_{ＳＰ｜ｉｎ１}’＜Ｖ_{ＳＰ｜ｉｎ１}が達成される。トランジスタ４４のゲート４８とソース５０との間の過剰な電圧降下は、これをスイッチレベルに減少させる。トランジスタ５２のチャネル長は、スイッチレベルに影響を与える。トランジスタ５２のゲート長が増加させられるならば、Ｖ_{ＳＤ．ｔｒａｎｓｉｓｔｏｒ５２}も減少し、その結果としてＶ_{ＧＳ．ｔｒａｎｓｉｓｔｏｒ４４}が高くなるので、スイッチレベルがより一層下げられる。本明細書における適用例では、スイッチレベルはＶＣＣを０．３ボルト下回った。

抵抗８及び２６は静止電流を減少させるために設けられる。トランジスタ１０とトランジスタ１８との組み合わせは、この動作モード中にかなりの電流を導通させている。これらの抵抗は、製品ＩＣＣの仕様を満たすために回路に合わせて調節される。しかし、これらの抵抗８及び２６は、スイッチレベルと、スイッチレベルのプロセス依存性とに多少の影響を与える。

図３は、本発明の回路図である。図示された回路は、ＧＮＤに近づけられたスイッチレベルを有する。この回路は、一方側がＶＣＣに接続された抵抗６０を備えている。抵抗６０は、もう一方側がｐ型ＭＯＳＦＥＴトランジスタ６２のソース電極６４に接続されている。トランジスタ６２の基板端子６５は、ＶＣＣに接続されている。トランジスタ６２のゲート電極６６は、トランジスタ７０のゲート電極７４に接続されている。トランジスタ６２のドレイン電極６８は、トランジスタ７０のドレイン電極７２と、ゲート電極６６とゲート電極７４とに接続されている。ソース電極７６は抵抗７８に接続されている。抵抗７８は、もう一方側がＧＮＤに接続されている。ｐ型ＭＯＳＦＥＴトランジスタ８０のソース電極８２は、ＶＣＣに接続されている。トランジスタ８０の基板端子８８もまた、ＶＣＣに接続されている。トランジスタ８０のゲート電極８４は、ＧＮＤに接続されている。トランジスタ８０のドレイン電極８６は、ｐ型ＭＯＳＦＥＴトランジスタ９０のソース電極９２に接続されている。トランジスタ９０の基板端子９２は、ＶＣＣに接続されている。トランジスタ９０のゲート電極９６は、ドレイン電極６８及び７２とゲート電極６６及び７４とに接続される。ゲート電極９６はまた、ｎ型ＭＯＳＦＥＴトランジスタ１００のゲート電極１０４に接続されている。トランジスタ９０のドレイン電極９８は、出力端子１０８とトランジスタ１００のドレイン電極１０２とに接続されている。ソース電極１０６は、入力端子１１０に接続されている。

図３に示された回路の動作は、図２の動作と類似している。図３の回路は、ＧＮＤに近づけられたスイッチレベルを有する。この回路は、プルダウン回路と組み合わせて使用される。

図２及び図３に示されたセルは、入力信号が電源レールの一方の近くに位置するかどうかを検出することが可能である。この近さは、トランジスタ５２（図２）又はトランジスタ８０（図３）によって取り入れられたある種のオフセットとして指定可能である。図２の回路及び図３の回路のどちらが使用されるかは適用対象に依存する。開放が存在し、信号をＶＣＣの近くまで引っ張る必要があるとき、図２の回路がこの場合に当てはまる。開放が存在し、信号をＧＮＤの近くまで引っ張る必要があるとき、図３の回路がこの場合に当てはまる。本発明の有利な特徴は、フェイルセーフ部のために５個のトランジスタしか使用されないことである。

図４は、本発明の適用例を表す。図４には、入力端子１１２及び１１４に接続された差動信号段１２０が示されている。抵抗１１６は、一方側がＶＤＤに接続され、もう一方側が入力端子１１４に接続されている。抵抗１１８は、一方側がＶＤＤに接続され、もう一方側が入力端子１１２に接続されている。入力端子１１２は、インバータ１２６に接続されている。インバータ１２６の出力端子は、論理ゲート１３０、例えば、ＮＡＮＤゲートの入力端子に接続されている。インバータ１２６の入力端子は、インバータ１２４の出力端子に接続されている。インバータ１２４の出力端子は、インバータ１２４の入力端子に接続されている。２台のインバータ１２４及び１２６は、図２又は図３の回路を表す。インバータ１２４は、例えば、図２の２個のトランジスタ１０及び１８を表す。インバータ１２６は、例えば、トランジスタ３２、４４及び５２を表す。インバータ１２４の入力端子からインバータ１２４の出力端子及びインバータ１２６の入力端子までの接続は、ドレイン電極１６及び２０とゲート電極１４、２２、３４及び４８との間の接続を表す。インバータ１２６の出力端子は、出力端子４２を表す。入力端子１１２に接続されたインバータ１２６の入力端子は、図２の入力端子２８を表す。入力端子１１４は、インバータ１２８に接続されている。インバータ１２８は、インバータ１２６がインバータ１２４に接続されるのと同じように、インバータ１２７に接続されている。インバータ１２７及び１２８は、原理的に、インバータ１２４及び１２６と同じ回路を表す。インバータ１２８の出力端子はまた、論理ゲート１３０に接続されている。論理ゲート１３０は、インバータ１２６及びインバータ１２８の出力信号を合成する。論理ゲート１３０の出力は、出力ユニット１２２に接続されている。インバータ１２０の出力端子はまた、出力ユニット１２２に接続されている。出力ユニット１２２は、インバータ１２０の出力信号と論理ユニット１３０の出力信号とを合成し、共通出力信号を生成する。

図４の実施の形態は、プルアップ抵抗１１６及び１１８と組み合わせて本発明を使用する。抵抗１１６及び１１８が十分に大きければ、これは正常動作に影響を与えない。

インバータのｐ型ＭＯＳＦＥＴ３２のソース３６を入力端子として使用することにより、ｐ型ＭＯＳＦＥＴ対ｎ型ＭＯＳＦＥＴの非常に小さい比率を有する必要がなくなる。段内の小さい不均衡は、ＶＣＣからオフセットしたしきい値に到達するために十分である。インバータ１２４及びインバータ１２６を備えている第１のフェイルセーフ段の出力と、インバータ１２７及び１２８を備えている第２のフェイルセーフ段の出力とは、論理ゲート１３０の入力端子に接続され、論理ゲートは、出力信号を合成し、必要に応じて、出力を開放フェイルセーフ状態に導く。

本発明は、例えば、低電圧差動通信（ＬＶＤＳ）の電気特性を満たす高速差動線受信機内に実施することが可能である。ＬＶＤＳは、一般に使用される媒体上でより高いデータレートを達成するために使用される。ＬＶＤＳは、従来の差動通信技術の達成可能なスルーレートの限界、及び、電磁波障害（ＥＭＩ）の制限を打開する。

図５は、三つの異なる場合に対する入力信号及び対応する出力信号を表す。第１の場合は、正常な場合である。正常な場合においては、総ての入力ピンは、規定された入力電圧を有する。出力信号は、入力信号に対応する。

第２の場合は、本発明のフェイルセーフ段が無く、入力値が浮遊する場合における出力信号を表す。出力信号は、全く役に立たない予測できない信号を示す。

最後の場合は、少なくとも１個の入力信号が浮遊状態であり、本発明のフェイルセーフ段が使用される場合における出力信号を表す。この第３の場合は、信号が、使用可能な出力信号を生じる高レベルに引っ張られる場合の例を表す。

本明細書が対象とする本発明の新しい特徴及び効果は上記の説明に示されている。しかし、この開示内容はあらゆる観点において実例に過ぎないことが理解されるであろう。詳細、特に、部品の形状、寸法及び配置は、本発明の範囲を逸脱することなく変更される。本発明の範囲は、勿論、特許請求の範囲が表現されている言語で記載されている。

本発明のブロック図である。 スイッチレベルがＶＣＣに近づけられた本発明の回路図である。 スイッチレベルがＧＮＤに近づけられた本発明の回路図である。 本発明の適用例の回路図である。 本発明の効果を実証する入力信号及び対応する出力信号を表す図である。

Claims (11)

1. ディジタル回路ユニットの入力パッドが開放状態である場合にフェイルセーフ出力信号を生成する方法であって、
   第１のインバータ段において一定スイッチレベルを供給し、
   第２のインバータ段において前記入力パッドの信号レベルに依存する可変スイッチレベルを供給し、
   前記第１のインバータ段の前記一定スイッチレベルを前記第２のインバータ段の前記可変スイッチレベルと比較し、
   前記第２のインバータ段の前記可変スイッチレベルが前記一定スイッチレベルよりも高い場合に、出力信号をその出力端子に供給し、
   前記第２のインバータ段と直列に接続された付加的な回路要素によって前記第２のインバータ段の前記可変スイッチレベルを減少させ、
   規定された出力が入力パッドの開放状態とは無関係に生成される、
   ことを含むことを特徴とする方法。
2. ディジタル回路ユニットの入力パッドが開放状態である場合にフェイルセーフ出力信号を生成するフェイルセーフ回路であって、
   一定スイッチレベルを供給する第１のインバータ段と、
   前記入力パッドの信号レベルに依存する可変スイッチレベルを供給し、前記第１のインバータ段の前記一定スイッチレベルを前記第２のインバータ段の前記可変スイッチレベルと比較し、前記第２のインバータ段の前記可変スイッチレベルが前記一定スイッチレベルよりも高い場合に、出力信号をその出力端子に供給する第２のインバータ段と、
   前記第２のインバータ段と直列に接続され、前記第２のインバータ段の前記可変スイッチレベルを減少させる付加的な回路要素と、
   を備えていることを特徴とするフェイルセーフ回路。
3. 前記第１のインバータ段はトランジスタ段であり、前記第１のインバータ段のトランジスタのゲート電極及びドレイン電極は相互接続されていることを特徴とする請求項２に記載の回路。
4. 前記第２のインバータ段はトランジスタ段であり、前記第２のインバータ段のトランジスタのゲート電極は相互接続され、前記トランジスタのドレイン電極は相互接続されていることを特徴とする請求項２に記載の回路。
5. 前記第２のインバータ段のゲート電極は、前記第１のインバータ段のゲート電極に接続されていることを特徴とする請求項２に記載の回路。
6. 前記入力パッドは、前記第２のインバータ段のソース電極に接続されていることを特徴とする請求項２に記載の回路。
7. 前記出力端子は、前記第２のインバータ段のドレイン電極に接続されていることを特徴とする請求項２に記載の回路。
8. 前記付加的な回路要素は、飽和モードのトランジスタであることを特徴とする請求項２に記載の回路。
9. 前記付加的な回路要素は、飽和モードのトランジスタであり、前記トランジスタのゲートはＶＣＣに接続され且つソースは接地され、規定された信号はハイレベル信号であることを特徴とする請求項２に記載の回路。
10. 前記付加的な回路要素は、飽和モードのトランジスタであり、前記トランジスタのゲートは接地され且つソースはＶＣＣに接続され、規定された信号はローレベル信号であることを特徴とする請求項２に記載の回路。
11. 入力端子、プルアップ段、フェイルセーフ段、信号処理段及び出力端子を備え、前記フェイルセーフ段は、請求項２乃至１０のいずれかに記載の回路を含むことを特徴とするディジタル回路ユニット。

Images