JP2006502585A - 画素イメージセンサ - Google Patents

Abstract

画素イメージセンサは、水平フォトダイオード素子（１０７、１０１および１１３）と、垂直オーバーフロードレインシステム（１０３および１０９）とを有する。本発明の少なくとも１の実施例では、イメージセンサ画素は、水平フォトダイオード素子（１０７、１０１および１１３）と、垂直オーバーフロードレインシステム（１０３および１０９）とを有し、水平フォトダイオード素子（１０７、１０１および１１３）の電荷収集領域に蓄積された過剰な電子が排出され、水平フォトダイオード素子（１０７、１０１および１１３）の電荷収集領域がリセットされる。

Description

本願は、米国特許Ｎｏ．６，５８６，７８９号の優先権主張出願であり、先の出願はあらゆる目的のため参照として取り入れられている。

本発明は、半導体イメージセンサに関する。

イメージセンサは、各種用途に利用されており、例えばデジタルスチルカメラ、ＰＣカメラ、デジタルビデオカメラ、パーソナルコミュニケーションシステム（ＰＣＳ）、アナログおよびデジタルＴＶビデオシステム、ビデオゲーム機、保安用カメラ、医療用マイクロカメラなどがある。通信およびコンピュータシステムの発達により、イメージセンサに対する要求はより高まっている。

通常イメージセンサセルはフォトダイオード素子を有し、この素子は光（例えば可視光、赤外線、紫外線）を電気信号に変換することができる。光子が吸収されると、光電気変換を介して電子−ホール組が形成される。フォトダイオードを逆方向バイアス化すると、フォトダイオードに欠乏領域が形成される。欠乏領域における電場は、光電気変換で生じた電子−ホール組を分離する。

光電気変換で生じた電流を直接測定することで、光強度を定めることができる。しかしながら通常、光電気変換の電流を直接測定して得られる信号は、信号対ノイズ比（Ｓ／Ｎ）が低い。従って一般的なイメージセンサでは、所定の期間、光電気変換で生じる電荷を蓄積し、蓄積された電荷量を測定することで光強度を定めている。

蓄積された光電気の電荷を測定するため、ＣＭＯＳ（相補形金属−酸化物半導体）活性画素センサ（ＡＰＳ）は、アクティブ回路素子（例えばトランジスタ）を有し、蓄積された光電気の電荷と関連する信号を測定する。あるいは、蓄積電荷をイメージセンサセルから除去して、測定することもできる（例えばＣＭＯＳパッシブ画素センサ（ＰＰＳ）または電荷結合装置（ＣＣＤ）画素センサ）。ノイズを防ぐため、ＣＣＤ画素センサは複雑な処理を用いて、蓄積電荷をセンサセルから測定用増幅器に転送する。ＣＣＤ装置は、大きな電圧振幅の複雑な駆動信号を利用するため、大電力を消費する。ＣＭＯＳ ＰＰＳは、標準的なＣＭＯＳプロセスを用いて加工製作することができるが、通常のＣＭＯＳ ＰＰＳは、信号対ノイズ比（Ｓ／Ｎ）が低い。通常のＣＣＤ加工プロセスは、電荷輸送用に最適化されるため、このプロセスは標準的なＣＭＯＳプロセスとは一致しない。従ってＣＣＤイメージセンサは、通常の相補形金属−酸化物半導体（ＣＭＯＳ）回路で構成された信号処理回路に集積することが難しく、そのため幅広い用途に利用することが難しい。

ＣＭＯＳ ＡＰＳは、センサセル内の信号を検出し（または増幅し）、信号判断時のノイズを顕著に抑制する。しかしながら、通常のＣＭＯＳ ＡＰＳセンサセルの回路は場所をとるため、充填率が低下し、感度も低くなる。通常のＣＭＯＳ ＡＰＳセンサに関する別の問題は、高いリセットノイズである。二重補正サンプリング回路が使用される場合、増幅器および検出回路をイメージセンサセル内に設ける必要はないため、ＣＣＤセンサには、光検出素子の大領域を割り当てることができる。従って通常ＣＣＤセンサは、大きな充填率を有し、高い感度を示す。しかしながら、ＣＭＯＳ ＡＰＳセンサの、補正二重サンプリング用のトランジスタは、センサの充填率をさらに低下させる。従って、補正二重サンプリングを利用しない多くのＣＭＯＳ ＡＰＳセンサにおいては、充填率向上とリセットノイズの抑制に対して均衡を図る必要がある。

ＣＭＯＳイメージセンサは、関連する単純なＣＭＯＳプロセスで加工製作することができ、通常は低消費電力で、単一電源を有し、オンチップシステム統合が可能であるものの、ＣＭＯＳイメージセンサは、低感度および高ノイズのため、ＣＣＤイメージセンサに比べると画像取り込み用として広く普及してはいない。

以下に示す水平フォトダイオード素子および垂直オーバーフロードレインシステムを有する画素イメージセンサを提供する。

本発明の少なくとも一つの実施例では、イメージセンサ画素は、水平フォトダイオード素子と垂直オーバーフロードレインシステムとを有し、このドレインシステムは、水平フォトダイオード素子の電荷収集領域に蓄積された過剰な電荷を排出して、水平フォトダイオード素子の電気収集領域をリセットする。

本発明のある実施例では、水平フォトダイオード素子は、Ｎ型領域とＰ型領域を有し、これらは固有（またはＰ−−またはＮ−−）半導体材料によって分離される。Ｎ型領域は固有半導体材料で取り囲まれ、水平フォトダイオード素子のＰ型領域は、実質的にＮ型領域を取り囲むように定形され、Ｐ−Ｉ−Ｎ型の水平フォトダイオード素子が構成される。垂直オーバーフロードレインシステムは固有（またはＰ−−またはＮ−−）半導体材料の層によって形成され、この層は、水平フォトダイオード素子およびＮ型基板を分離する。水平フォトダイオード素子が逆方向バイアス化されると、Ｎ型領域は、水平フォトダイオード素子において光電気変換で生じる電荷を収集する。１）Ｐ型領域が第１の電位レベル（例えば０Ｖ）にあり、２）Ｎ型領域が第２の電位レベル（例えば１Ｖ）にあり、さらに３）基板が第３の電位レベル（例えば２Ｖ）にあるとき、垂直オーバーフロードレインシステムに形成される電位障壁は、Ｎ型領域がオーバーフロー電位レベル（例えば０．２Ｖ）に近づくまで、Ｎ型領域に蓄積された電荷が固有層を横断して基板に移動することを回避する。Ｎ型領域をオーバーフロー電位レベルに至らせると、Ｎ型領域における電荷は、固有層を横断して基板に移動することができるようになる。従って電荷収集領域（Ｎ型領域）を強制的にオーバーフロー電位レベルに至らせることにより、電荷収集領域をリセットすることができる。ある実施例では、Ｐ型領域を第１の電位レベルに維持したまま、Ｎ型領域をオーバーフロー電位レベルに至らせた場合、水平フォトダイオード素子は順方向バイアス化されない。

本発明によるある実施例では、イメージセンサ素子は、水平フォトダイオード素子と垂直オーバーフロードレインシステムの他にも、制御信号を印加するキャパシタと、信号を読み出すトランジスタとを有する。トランジスタのゲートは、電荷収集領域（例えばＮ型領域）に接続され、キャパシタは、ある表面が電荷収集領域に接続され、別の表面が制御信号配線に接続される。ある実施例では、キャパシタの他の表面は、トランジスタのソース領域に接続される。ある実施例では、Ｐ型領域はある電位レベル（例えば０Ｖ）に維持され、基板は別の電位レベル（例えば２Ｖ）に維持される。リセット動作時には、制御信号配線は０Ｖに設定される。Ｎ型領域の電位レベルは、キャパシタカップリングを通る制御信号に追随する。ただし、Ｎ型領域の電位レベルは、オーバーフロー点（例えば０．２Ｖ）を超えない。Ｎ型領域の電位レベルがオーバーフローレベルに至った際、Ｎ型領域に蓄積された電荷は、基板に流れる。そしてＮ型領域の電位レベルはオーバーフロー点に維持される。リセット動作の後、制御信号配線は２Ｖに設定され、光電気の電荷が蓄積される。Ｎ型領域の電位レベルは、オーバーフロー点よりも低いレベルの、キャパシタカップリングを通る制御信号（例えば１Ｖ）に追随するため、垂直オーバーフロードレインシステムに電位障壁が形成される。電位障壁は、Ｎ型領域に蓄積された光電気の電子が基板に向かって移動することを抑制する。また電位障壁は、電子が基板からＮ型領域に移動することを防止する。従って、水平フォトダイオード素子において光電気変換で生じた電子は、Ｎ型領域に収集され蓄積される。制御信号配線が蓄積の電位レベル（例えば２Ｖ）に維持されている場合、トランジスタは活性化されず（オンにならず）、出力信号は生じない。またＮ型領域に十分な電子が蓄積され、垂直オーバーフロードレインシステムにおいてオーバーフローが生じるまで、Ｎ型領域はオーバーフロー電位レベルには至らない。制御信号配線が、読み出し動作のための電位レベル（例えば５Ｖ）に切り替えられた際、Ｎ型領域の電位レベルおよびトランジスタのゲートは、キャパシタカップリングを通る制御信号（例えば２Ｖ）に追随する。従って、トランジスタが活性化され（オンされ）、信号の出力によりＮ型領域に蓄積された電子が測定される。またＮ型領域と基板間の障壁の電位レベルは、基板の電位レベルよりも高く維持されており、基板にある電荷がＮ型領域に流れることが回避される。制御信号配線が、リセット電位レベル（例えば０Ｖ）に維持されると、トランジスタは活性化されず、出力は生じない。

ある実施例では、Ｎ型領域の水平方向の寸法は、Ｎ型領域とＰ型領域の間の固有領域よりも短い。ある実施例では、基板は、Ｐ型半導体材料の層を有し、この層は固有層とＮ型基板との間であって、Ｎ型領域の底部領域に設置される。ある実施例では、第２の電気伝導型の固定層が（例えば通常のＣＭＯＳプロセスを用いて）水平フォトダイオード素子の上部に形成され、表面状態に起因するノイズが抑制される。固定層は、少なくとも一部が、Ｎ型領域、Ｐ型領域およびＮ型領域とＰ型領域の間の固有領域と接触している。

本発明の少なくとも１の実施例では、イメージセンサ画素を形成する方法は、第１の電気伝導型の基板上の固有（またはＰ−−またはＮ−−）半導体材料からなる固有層の上部に、第１の電気伝導型の第１の領域（例えばＮ型領域）を形成するステップと、固有層の上部に、第２の電気伝導型の第２の領域（例えばＰ型領域）を形成するステップと、を有する。第１の領域は、第２の領域で実質的に取り囲まれ、第１および第２の領域は、固有半導体材料からなる固有領域によって分離される。第１の領域、第２の領域および第１と第２の領域間の固有領域は、水平フォトダイオード素子を構成する。第１の領域は、水平フォトダイオード素子が逆方向バイアス化されているとき、水平フォトダイオード素子における光電気変換で生じた電荷を収集し、第２の領域が第２の電位レベルにされ、基板が第３の電位レベルにされているとき、垂直オーバーフロードレインシステムに形成される電位障壁は、第１の領域が第１の電位レベルに至るまで、電荷が第１の領域と基板の間の固有層を横断して移動することを抑制する。ある実施例では、固有層は、第２の電気伝導型のドーパント（例えばボロン）を用いて（例えばエピタキシャル成長プロセスを利用して）成長形成され、ドーパント濃度は１Ｅ１３原子／ｃｍ^３から１Ｅ１６原子／ｃｍ^３間の範囲にあり、厚さは約２μｍ〜１０μｍである。一方基板は第１の電気伝導型のドーパント（例えばリン）でドープされ、ドーパント濃度は１Ｅ１５原子／ｃｍ^３から１Ｅ１８原子／ｃｍ^３間での範囲である。ある実施例では、第１および第２の領域を構成するステップは、約２ＭｅＶまたはこれ以上の高エネルギーレベルでイオン注入するステップを含み、注入量は、１Ｅ１２原子／ｃｍ^２から１Ｅ１４原子／ｃｍ^２間の範囲にあり、最大注入深さは約２μｍに至る。ある実施例では、第１および第２の領域は、固有半導体材料によって、平均０．５μｍ乃至１０μｍだけ離れるように分離される。

本発明の他の特徴は、添付図面および以下の詳細な説明によって明らかとなろう。

本発明を添付図面によって説明する。ただし添付図面は例示に過ぎず、発明を限定するものではない。同じ参照符号は同じ素子を表す。

以下の説明および図面は発明の説明用のものであって、本発明を限定するものと解してはならない。多くの特定の細部は、本発明のより広い理解のため提供される。しかしながら、ある例では、既知のまたは従来から用いられている細部については、本発明の説明が冗長になることを避けるため、示していない。

本発明の少なくとも１の実施例では、水平フォトダイオード素子は、垂直オーバーフロードレインシステムに密着接合され、大きな充填率で大きなダイナミックレンジの画素イメージセンサが提供される。

図１には、本発明の実施例による画素イメージセンサの断面図を示す。図１では画素イメージセンサが、Ｎ型基板１１５の上部に形成されている（例えば濃度１Ｅ１５原子／ｃｍ^３乃至１Ｅ１８原子／ｃｍ^３のリンドープ）。Ｎ型領域１０１および１０７は、Ｐ−エピ半導体材料（例えば濃度１Ｅ１３原子／ｃｍ^３乃至１Ｅ１６原子／ｃｍ^３のボロンドープ）によって取り囲まれる。Ｐ型領域１０３、１０５、１０９および１１１は、Ｎ型領域１０１、１０７を取り囲み、それらを取り囲むＰ−エピ半導体材料で、水平フォトダイオード素子が構成される。Ｐ型領域１０３および１０９は、Ｎ／Ｎ^＋１０１に比べてＰ−エピ層の深くまで進入していることがわかる。Ｐ−エピ層１１３内のＰ−エピ半導体材料の層は、水平フォトダイオード素子と基板１１５を分離し、垂直オーバーフロードレインシステムを構成する。

本発明のある実施例では、領域１０１、１０３および１０９は、Ｐ−エピ層への深い注入によりドープされる。例えば深いＮ型領域１０１は、高エネルギー（例えば２ＭｅＶのエネルギーレベル）、低注入量（例えば５Ｅ１２原子／ｃｍ^２）による、深いＮ型ドーパント（例えばリン）注入によって形成され、同様に、深いＰ型領域１０３および１０９は、深いＰ型ドーパント（例えば２ＭｅＶのエネルギーレベルで、５Ｅ１２原子／ｃｍ^２の注入量のボロン）の注入によって形成される。

本発明のある実施例では、領域１０３および１０９の深さｄ_１は約３μｍであり、領域１０１の深さｄ_２は約２μｍである。水平フォトダイオード素子と基板１１５の間のＰ−エピ半導体材料の層の深さｄ_３は、約３μｍである。ある実施例では、基板１１５は、濃度１Ｅ１６原子／ｃｍ^３でリンドープされ、約６０オームｃｍの比抵抗を有する。Ｐ−エピ層１１３は、濃度２Ｅ１４原子／ｃｍ^３でボロンドープされる。Ｐ−エピ層１１３の全厚ｄ_２＋ ｄ_３は、通常３μｍ以上（例えば約５μｍ）である。絶縁層１１７は、水平フォトダイオード素子の上部に形成される。アクティブ回路は、以下に詳細を示すようにＣＭＯＳプロセスを用いて、Ｐ−ｗｅｌｌ上に形成することができる。

図２には、図１の画素イメージセンサの上面図を示す。図２において、Ｎ型領域１３５は、図１のＮ−ｗｅｌｌ１０７および深いＮ型領域１０１に対応し、実質的にイメージセンサの中央に設けられる。領域１３３（領域１３５と１３１の間の非ハッチング領域）内のＰ−エピ半導体材料は、Ｎ型領域を取り囲む。Ｐ型領域１３１は、Ｎ型領域１３５およびＰ−エピ領域１３３を取り囲む。Ｎ＋領域１３７は、Ｎ型領域１３５内に形成されて導電用接触として作用し、Ｎ型領域を測定回路に接続する。図２の線ＡＡ’に沿った断面図を図１に示す。

図２では、Ｐ型領域１３１は、Ｎ型領域１３５を完全に取り囲むように描かれているが、水平フォトダイオード素子は、Ｐ型領域によってＮ型領域を不完全に取り囲むように形成されても良いことが理解されよう。

図３には、本発明のある実施例による別の画素イメージセンサの断面図を示す。図１の画素イメージセンサと同様、領域１０３、１０５、１０９、１１１、１０１、１０７およびそれらの間のＰ−エピ領域は、水平フォトダイオード素子を構成する。さらに固定層（例えば領域１２７および１２５）が、水平フォトダイオード素子の表面近傍に（例えば高注入量低エネルギー注入によって）形成され、界面状態に依存して生じるノイズが抑制される。

図４には、図３の画素イメージセンサの上面図を示す。図２と同様に図４において、水平フォトダイオード素子のＮ型領域１３５は、Ｐ−エピ領域１３３によって実質的に取り囲まれ、これらはさらに水平フォトダイオード素子のＰ型領域１３１に取り囲まれる。また固定層は、実質的に水平フォトダイオード素子を被覆する。図４において、固定層は、Ｎ型領域１３５の一部、Ｐ−エピ領域１３３の一部およびＰ型領域１３１を含む、外部領域部１３９を被覆する。線ＢＢ’に沿った断面図は図３に示されている。図４においては、フォトダイオード素子しか示されていないことが理解されよう。本発明のある実施例では、アクティブ素子（例えばトランジスタ）が、（例えばＣＭＯＳプロセスによって）Ｐ型領域のある領域に構成される。そのような実施例の詳細は以降に示す。固定層は、そのようなアクティブ素子の領域は覆わないことが理解されよう。

図５には、本発明のある実施例による画素イメージセンサ内の蓄積動作時の電場を示す。図５に示すように、水平フォトダイオード素子が逆方向バイアス化されている場合、欠乏領域２１１は電場を示し、光電気変換で生じた電子は、強制的にＮ型領域２０３に向かって（例えば水平方向２２１に示すように）移動する。取り囲むＰ型領域２０５および２０７の電位レベルの影響下では、Ｎ型領域２０３と基板２０１の間のＰ−エピ層には、低電圧領域（例えば電位線２１３近傍）が形成される。低電圧領域は、電位障壁として作用し、領域２０３に収集された電子が基板２０１の方に移動することを抑制する。

図６には図５のｘ軸に沿った電位分布を示す。図６において曲線２３５は、Ｎ型領域と基板の間のＰ−エピ領域内の電位分布を示す。低電圧領域近傍の交点２３７は、電位２３３のＮ型領域と電位２３１の基板の間のバリアとして作用する。Ｎ型領域は、光電気変換で生じる電子を蓄積するため、Ｎ型領域の電位レベルは上昇する。例えばＮ型領域の電位レベルがレベル２４３に上昇すると、Ｐ−エピ領域における電位分布は曲線２４５となる。一旦電子がバリア領域を超えると、電子は基板に向かう。従って基板および水平フォトダイオード素子底部のＰ−エピ層は、垂直オーバーフロードレインシステムとして作用する。水平フォトダイオード素子が過剰な光を受けた場合、フォトダイオード素子は飽和し、Ｎ型領域の過剰電子は、Ｐ−エピ層を通って基板にオーバーフローする。これはセンサのブルーミングを回避し、センサのダイナミックレンジを拡大する。

図７には、本発明のある実施例による画素イメージセンサ内のリセット動作時の電場を示す。図７ではＮ型領域２０３の電位レベルは、Ｎ型領域２０３と基板２０１の間の電位障壁を越えた臨界値に達している。従って、Ｎ型領域２０３内の電子は、（例えば方向２２７に沿って）基板２０１に流れる。しかしながら、Ｎ型領域２０３が臨界電位レベルに至ったときでも、水平フォトダイオード素子は逆方向バイアス化されたままであり、光電気変換からのいかなる電子も（例えば水平方向２２５に沿って）、Ｎ型領域２０３の方に移動する。

図８には、本発明のある実施例による異なる動作時の図７のｘ軸に沿った電位分布を示す。Ｎ型領域が電位レベル２３３にあるとき、Ｐ−エピ層内の曲線２３５の電位障壁は、Ｎ型領域の電子が基板に向かって移動することを抑制する。Ｎ型領域の電位レベルが高くなり、臨界値２５３に達すると、Ｐ−エピ層内の電位分布は、曲線２５５に示すように単調となり、Ｎ型領域に蓄積された電子は基板に流れるようになる。従ってＮ型領域の電位レベルを臨界値に近づけることで、Ｎ型領域をリセットすることができる。

Ｎ型領域で電子が蓄積され始める初期の（例えばリセット動作後の）段階では、欠乏領域の幅は広い。従ってフォトダイオードは、光に対してより感度が高い。また垂直オーバーフロードレインシステム内の電位障壁は、比較的高い。従って極めてわずかの電子しか、障壁を通って基板に進むエネルギーを得ることはできず、大部分の電子はＮ型領域に収集される。Ｎ型領域が徐々に電子を蓄積していくにつれ、欠乏領域の幅は狭くなっていく。またＮ型領域にある電子に対する電位障壁は、比較的低くなる。従って蓄積電子量の増大とともに、フォトダイオードの感度が低下し、基板への電荷リークが増大する。従って光センサは、非線形変換曲線を示し、センサ感度は弱い光で高くなり、強い光で低くなる。このように本発明の実施例による画素イメージセンサは、大きなダイナミックレンジを有する。

信号読み出し動作時には、Ｎ型領域は電位レベル２６３の電位にされる。Ｎ型領域が電位レベル２６３の場合、Ｐ−エピ層内の電位障壁２６５は、基板の電子がＮ型領域に侵入することを回避し、Ｎ型領域が高電圧であることにより、画素の読み出しトランジスタは、測定用信号を出力する。詳しい説明は以降に示す。

図９には、本発明のある実施例による画素イメージセンサ配列の回路図を示す。本発明の本実施例によるアクティブ画素イメージは、アドレスキャパシタ３１１と、読み出しトランジスタ３１３と、垂直オーバーフロードレインシステム３１５と、水平フォトダイオード３１７とを有する。本発明のある実施例では、水平フォトダイオード素子のＰ領域（例えば図２の領域１３１）は、アース電圧レベル３０７に接続され、垂直ドレインシステム３１５は、基板に接続される。制御信号Ｖｃが、配線３０１を介してアドレスキャパシタ３１１のいずれかの電極およびトランジスタ３１３のドレイン（ソース）に印加される。また出力信号Ｖ_ｏｕｔが、配線３０３を介してトランジスタ３１３のソース（ドレイン）から収集される。画素イメージセンサの配列がアドレス化されると、同時に一つの行から出力信号が生じ、各列は測定回路を有しているため、読み出しトランジスタの出力信号から光強度が測定される。図９において、点３０９は、電荷収集領域に相当し、水平フォトダイオード素子のＮ型領域（例えば図２の領域１３５）である。

図１０には、本発明のある実施例による図９の画素イメージセンサの動作時の信号波形を示す。図９の配線３０１には信号Ｖｃが印加され、図９の画素イメージセンサ上段の行の動作を制御する。また信号Ｖ_ｏｕｔは、図９の配線３０３からの通常の信号出力を示す。時間ｔ＜ｔ_１のとき、信号Ｖｃは、電圧レベルｖ_１（例えば２Ｖ）に維持され、読み出しトランジスタ（例えば図９の３１３）のゲートでの電位レベル（例えば１Ｖ）は、閾値より低く、読み出しトランジスタは活性化されず（例えば開とならず）、出力信号は生じない。これは、時間ｔ＜ｔ_１での信号Ｖ_ｏｕｔがｖ_０（例えば０．５Ｖ）の場合は、測定用の出力信号は生じないことを意味する。

時間ｔがｔ_１とｔ_２の間にある場合、信号Ｖ_ｃはｖ_２３４３（例えば５Ｖ）に増大し、読み出しトランジスタのゲートでの電圧レベル（例えば２Ｖ）は、閾値を超え、読み出しトランジスタは、活性化され（例えば開となり）、電荷収集領域での収集された電荷量に対応した出力信号が生じる。時間ｔ_２では、信号Ｖ_ｏｕｔはｖ_ｘ３５３に達する。

時間ｔがｔ_２とｔ_３の間にある場合、信号Ｖ_ｃは、ｖ_３３４５（例えば０Ｖ）に低下し、読み出しトランジスタのゲートでの電圧レベルは、閾値よりも低くなり、読み出しトランジスタは活性化されない。従って信号Ｖ_ｏｕｔはｖ_０に変わる。しかしながらｔ_３近傍の時間ｔでの低電圧レベルでは、図９の垂直オーバーフロードレインシステム３１５によって、電荷収集領域の電位レベルが上昇する。従って、電荷収集領域に蓄積された電荷は、時間ｔ＝ｔ_３で基板に掃出される。

時間ｔがｔ_３とｔ_４の間にあるとき、信号Ｖｃは、ｖ_２３４３（例えば５Ｖ）に増大し、読み出しトランジスタは、時間ｔ_４でリセットレベルｖ_ｒ３５５に一致する照合信号を生じる。信号ｖ_ｘとリセットレベルｖ_ｒ間の差異は、電荷収集領域に蓄積された電子量を示し、この値を用いて光強度が定められる。

時間ｔ＞ｔ_４以降、信号Ｖｃはｖ_１に戻り、画素イメージセンサの行には次の測定に備えて、電荷収集領域に光電気の電子が蓄積される。

本発明の実施例によるイメージセンサの電荷収集領域は、ベリードモード時に垂直オーバーフロードレインシステムを介してリセットされる。リセットノイズは、従来のリセットＭＯＳトランジスタの場合に比べて著しく小さい。

図１１には、本発明のある実施例によるアクティブ画素センサの上面図を示す。図２（または図４）に示すように、Ｐ型領域４０１は、実質的にＮ型領域４０３およびＰ−エピ領域４０２を取り囲み、水平フォトダイオード素子を構成する。また標準ＣＭＯＳプロセスを利用して、画素のＰ−ｗｅｌｌ４０１の近傍上に、アドレスキャパシタおよび読み出しトランジスタが形成される。Ｎ＋拡散領域４２３、４２５および４２７は、Ｐ−ｗｅｌｌに形成される。領域４２３は、アドレスキャパシタの導電表面の一つとして作用し、領域４２５および４２７は、読み出しトランジスタのソース／ドレイン領域として作用する。ポリシリコン層４０５は、Ｎ＋拡散領域を覆う絶縁層の上部に形成される。ポリシリコン層の領域４２９は、読み出しトランジスタのゲートとして作用し、ポリシリコン層の領域４２１は、アドレスキャパシタの別の導電表面として作用する。ゲート領域４２９と導電表面領域４２１は、ポリシリコン層内で相互接続され、領域４２５と４２３は、Ｎ＋拡散領域において相互接続される。金属配線４３３は、接触部４１７を介してＮ＋拡散領域４２５に接続され、アドレスキャパシタの一つの電極に制御信号Ｖｃを印加することができる。金属配線４０７は、電荷収集領域であるＮ型領域４０３を、Ｎ＋接触部４１１およびポリシリコン接触部４１３を介して、読み出しトランジスタのゲートに接続する。読み出しトランジスタのソース／ドレイン領域４２７は、金属配線４３１に接続され、測定用の信号が出力される。

線ＣＣ’およびＤＤ’に沿った断面図を、それぞれ図１２および１３に示す。図１２には、読み出しトランジスタとアドレスキャパシタの構造を示す。図１２におけるＮ＋拡散領域５０５は、図１１の領域４２７に対応する。また図１２におけるＮ＋拡散領域５０１は、図１１の領域４２５および４２３に対応する。図１２におけるゲート構造５１１は、図１１のポリシリコン領域４２９に対応する。さらに図１２におけるキャパシタ表面５１３は、図１１におけるポリシリコン領域４２１に対応する。従って読み出しトランジスタのソース（ドレイン）は、図１２のＮ＋拡散領域５０１においてアドレスキャパシタの電極に直接結合される。また読み出しトランジスタのゲートは、図１１のポリシリコン領域４０５においてアドレスキャパシタの別の電極に直接結合される。接触部５２１は、アドレスキャパシタとドレイン（または読み出しトランジスタのソース）を金属配線４３３に接続する。

図１３には、図１および３と同様の、水平フォトダイオード素子と垂直オーバーフロードレインシステムの接合部を示す。Ｎ＋接触領域５５３は、電荷収集領域５４７および５４１から読み出しトランジスタのゲートへの金属配線を介した接続を提供する。この金属配線は、配線５３７で示され、図１１における金属配線４０７と対応する。Ｐ型領域５４３、５４５、５４９および５５１は、Ｎ型領域５４７と５４１を取り囲み、これらはＰ−エピ層５３３のＰ−エピ領域によって囲まれ、水平フォトダイオード素子が構成される。水平フォトダイオード素子底部の基板５３１およびＰ−エピ層５３３内のＰ−エピ領域は、垂直オーバーフロードレインシステムを構成する。

図１４には、本発明のある実施例による光強度の測定方法のフローチャートを示す。工程６０１では、アドレスキャパシタに一定期間、第１の電圧が印加され、アクティブ画素イメージセンサの水平フォトダイオードの電荷収集領域に光電子が蓄積する。工程６０３では、アドレスキャパシタに第２の電圧が印加され、読み出しトランジスタが活性化されて信号が出力され、電荷収集領域の第１の電位レベルが測定される。工程６０５では、アドレスキャパシタに第３の電圧が印加され、アクティブ画素イメージセンサの垂直オーバーフロードレインシステムを介して電荷収集領域がリセットされる。工程６０７では、アドレスキャパシタに第２の電圧が印加され、読み出しトランジスタが活性化されて信号が出力され、電荷収集領域の第２の電位レベルが測定される。工程６０９では、第１および第２の電位レベルから（例えばＣＤＳ法を用いて）アクティブ画素イメージセンサによって検出された光強度が決定される。

従って本発明のある実施例では、システム統合時に低コスト高自由度の画素イメージセンサを、ＣＭＯＳプロセスを用いて加工製作することができる。画素イメージセンサは、フォトダイオードとして作用する水平ＰＮ接合を有し、このＰＮ接合は小型セル設計に好適である。画素イメージセンサは、垂直オーバーフロードレインシステムを有し、このシステムを用いてイメージセルがリセットされる。垂直オーバーフロードレインシステムを利用するため、リセットトランジスタを用いる従来のＣＭＯＳ ＡＰＳ法の場合と比べて、結果的にリセットノイズを大幅に抑制することが可能となる。画素イメージセンサは、リセットトランジスタを有さないため、センサ配置を最適化することができる。また充填率および感度が向上する。

水平フォトダイオード素子の中央に電荷収集領域としてＮ型領域を有する水平フォトダイオード素子を用いた多くの例を示したが、この説明から当業者には、水平フォトダイオード素子の中央に電荷収集領域としてＰ型領域を有するような水平フォトダイオード素子が実施できることは明らかであろう。またＰ型基板を用いても良い。さらに垂直オーバーフロードレインシステムは、１以上のＰ−エピ（またはＮエピ）半導体材料の層を有しても良く、これには１または２以上のＮ−またはＰ−層が含まれても良い。

以上のように、特定の例を参照して本発明を説明した。以下の特許請求の範囲に記載した本発明の幅広い観念および範囲から逸脱しないで、各種の変更がなされ得ることは明らかであろう。従って説明および図面は、具体例を示すためのものであって、限定するものであると解してはならない。

本発明のある実施例による画素イメージセンサの断面図である。 図１の画素イメージセンサの上面図である。 本発明のある実施例による別の画素イメージセンサの断面図である。 図３の画素イメージセンサの上面図である。 本発明のある実施例による画素イメージセンサ内の蓄積動作時の電場の図である。 図５のｘ軸に沿った電位分布の図である。 本発明のある実施例による画素イメージセンサ内のリセット動作時の電場の図である。 本発明のある実施例による、異なる動作時の図７のｘ軸に沿った電位分布の図である。 本発明のある実施例による画素イメージセンサ配列の回路図である。 本発明のある実施例による図９の画素イメージセンサの動作時の信号波形を示す図である。 本発明のある実施例によるアクティブ画素センサの上面図である。 本発明のある実施例による図１１のアクティブ画素センサの断面図である。 本発明のある実施例による図１１のアクティブ画素センサの断面図である。 本発明のある実施例による光強度測定方法のフローチャートである。

Claims (24)

1. 第１の電気伝導型の第１の領域と、第１の半導体材料からなる第３の領域と、第２の電気伝導型の第２の領域とを有する水平フォトダイオード素子であって、前記第３の領域は、前記第１の領域を水平方向に取り囲み、前記第２の領域は、実質的に前記第３の領域を取り囲んで、実質的に前記第１の領域を覆い、前記第１の半導体材料は、前記第１の領域のドーパント濃度および前記第２の領域のドーパント濃度に比べて、実質的に低いドーパント濃度である、水平フォトダイオード素子、および
   前記水平フォトダイオード素子に結合された垂直オーバーフロードレインシステムであって、該垂直オーバーフロードレインシステムは、第２の半導体材料からなる第１の層と、第２の層とを有し、前記第１の層は、前記水平フォトダイオード素子と前記第２の層を分離し、前記第２の半導体材料は、前記第２の層のドーパント濃度と前記第１の領域のドーパント濃度の平均値に比べて、実質的に低いドーパント濃度である、垂直オーバーフロードレインシステム、
   を有するイメージセンサ画素。
2. 前記第１の半導体材料は、
   ａ）第１の電気伝導型；
   ｂ）第２の電気伝導型；
   ｃ）固有の型；
   のいずれかであることを特徴とする請求項１に記載のイメージセンサ画素。
3. 第１の半導体材料および第２の半導体材料は同じ型であって、第１の半導体材料のドーパント濃度は、第２の半導体材料のドーパント濃度と実質的に等しいことを特徴とする請求項２に記載のイメージセンサ画素。
4. 第１の電気伝導型はＮ型であり、第２の電気伝導型はＰ型であり、第２の層はＮ型基板を有し、第１の領域は、水平フォトダイオード素子が逆方向バイアス化されている際に、該水平フォトダイオード素子において光電気変換で生じた電子を収集することを特徴とする請求項１に記載のイメージセンサ画素。
5. 第１の電気伝導型はＰ型であり、第２の電気伝導型はＮ型であり、第２の層はＰ型基板を有し、第１の領域は、水平フォトダイオード素子が逆方向バイアス化されている際に、該水平フォトダイオード素子において光電気変換で生じた電子を収集することを特徴とする請求項１に記載のイメージセンサ画素。
6. 第１の領域は、水平フォトダイオード素子が逆方向バイアス化されている際に、該水平フォトダイオード素子において光電気変換で生じた電荷を収集し、第２の領域が第２の電位レベルにあり、第２の層が第３の電位レベルにあるときには、垂直オーバーフロードレインシステムに形成された電位障壁は、前記第１の領域が第１の電位レベルに至るまで、前記第１の領域にある電荷が第１の層を横断して第２の層に移動することを抑制することを特徴とする請求項１に記載のイメージセンサ画素。
7. 電位障壁は、第２の層にある電荷が第１の層を横断して第１の領域に移動することを抑制することを特徴とする請求項６に記載のイメージセンサ画素。
8. 第２の領域が第２の電位レベルにあり、第２の層が第３の電位レベルにあるときには、第１の領域にある電荷は、前記第１の領域が第１の電位レベルに到達した際、第１の層を横断して前記第２の層まで移動することを特徴とする請求項６に記載のイメージセンサ画素。
9. 第２の領域が第２の電位レベルにあり、第１の領域が第１の電位レベルに至ったときには、水平フォトダイオード素子が順方向バイアス化されないことを特徴とする請求項８に記載のイメージセンサ画素。
10. ゲート構造、ソース領域およびドレイン領域を有するトランジスタであって、前記ゲート構造は第１の領域に電気的に接続される、トランジスタと、
    第１の導電性表面および第２の導電性表面を有するキャパシタであって、前記第１の導電表面は、前記第２の導電表面から電気的に絶縁され、前記第１の導電表面は前記第１の領域に電気的に接続される、キャパシタと、
    をさらに有することを特徴とする請求項１に記載のイメージセンサ画素。
11. 第１の領域は、水平フォトダイオード素子が逆方向バイアス化されている際に、該水平フォトダイオード素子において光電気変換で生じた電荷を収集し、第２の領域が第２の電位レベルにあり、第２の層が第３の電位レベルにあるときには、垂直オーバーフロードレインシステムに形成された電位障壁は、第１の領域が第１の電位レベルに到達するまで、電荷が第１の層を横断して、第２の層と第１の領域の間を移動することを抑制することを特徴とする請求項１０に記載のイメージセンサ画素。
12. 請求項１１に記載のイメージセンサ画素であって、
    ａ）キャパシタの第２の導電表面が第４の電位レベルに維持されているときには、トランジスタが活性化されないため、出力信号は生じず、第１の領域は、該第１の領域に十分な電荷が蓄積されて、前記第１の領域が第１の電位レベルに至るまで、該第１の電位レベルには至らず、
    ｂ）キャパシタの第２の導電表面が第５の電位レベルに維持されているときには、トランジスタが活性化されて出力信号が生じ、第１の領域に蓄積された電荷が測定され、前記第１の領域は、該第１の領域に十分な電荷が蓄積されて、前記第１の領域が第１の電位レベルに至るまで、該第１の電位レベルには至らず、
    ｃ）キャパシタの第２の導電表面が第６の電位レベルに維持されているときには、トランジスタが活性化されないため、出力信号は生じず、第１の領域は第１の電位レベルにされ、前記第１の領域に蓄積された電荷は、第１の層を横断して第２の層に移動することを特徴とする、イメージセンサ画素。
13. 第１の電気伝導型はＮ型であり、第２の電気伝導型はＰ型であり、第２の層はＮ型基板を有することを特徴とする請求項１２に記載のイメージセンサ画素。
14. 第６の電位レベルは、第４の電位レベルよりも高く、第４の電位レベルは第５の電位レベルよりも高いことを特徴とする請求項１３に記載のイメージセンサ画素。
15. 第２の導電部は、ソース領域およびドレイン領域のいずれかに電気的に接続され、請求項１に記載のイメージセンサ画素の第１の領域は、第１の領域と第２の領域の間の第３の領域よりも水平方向に短いことを特徴とする請求項１１に記載のイメージセンサ画素。
16. 第１の領域は、該第１の領域と第２の領域の間の第３の領域よりも水平方向に短いことを特徴とする請求項１に記載のイメージセンサ画素。
17. 第２の層は、第１の電気伝導型の基板を有し、第１の層と前記基板の間に設置された第２の電気伝導型の層を有することを特徴とする請求項１に記載のイメージセンサ画素。
18. 請求項１に記載のイメージセンサ画素であって、さらに、
    第２の電気伝導型の固定層は、水平フォトダイオード素子上部の、第１の層とは反対の側に設置され、前記固定層は、少なくとも一部が第１の領域、第２の領域および第３の領域と接触することを特徴とする請求項１に記載のイメージセンサ画素。
19. イメージセンサ画素を形成する方法であって、当該方法は、
    第１の半導体材料からなる第１の層上に第１の電気伝導型の第１の領域を形成するステップであって、前記第１の層は、第１の電気伝導型の基板に設置される、ステップと、
    前記第１の層上に第２の電気伝導型の第２の領域を形成するステップであって、前記第１の領域は、前記第２の領域に実質的に囲まれ、前記第１の領域および前記第２の領域は、第１の半導体材料からなる第３の領域で分離される、ステップと、
    を有し、
    前記第１の半導体材料のドーパント濃度は、前記第１の領域のドーパント濃度および前記第２の領域のドーパント濃度よりも実質的に低く、
    前記第１の領域、前記第３の領域および前記第２の領域は、逆方向バイアス化された際に水平フォトダイオード素子を構成することを特徴とする方法。
20. 前記第１の半導体材料は、
    ａ）第１の電気伝導型；
    ｂ）第２の電気伝導型；
    ｃ）固有の型；
    のいずれかであることを特徴とする請求項１に記載のイメージセンサ画素。
21. 濃度が１Ｅ１３原子／ｃｍ^３から１Ｅ１６原子／ｃｍ^３の範囲にあり、厚さが２μｍより厚い、第２の電気伝導型のドーパントを有する第１の層を成長させるステップをさらに有し、
    前記基板は、１Ｅ１５原子／ｃｍ^３から１Ｅ１８原子／ｃｍ^３の範囲の濃度で、第１の電気伝導型のドーパントでドープされることを特徴とする請求項１９に記載の方法。
22. 前記第１の領域を構成するステップと、前記第２の領域を形成するステップは、いずれも、１ＭｅＶを越えるエネルギーレベルでイオン注入するステップを有し、注入量は１Ｅ１２原子／ｃｍ^２から１Ｅ１４原子／ｃｍ^２の範囲にあり、最大注入深さは２μｍより大きく、第１および第２の領域は、第１の半導体材料によって、平均０．５μｍ乃至１０μｍだけ離れるように分離されることを特徴とする請求項１９に記載の方法。
23. 第１の領域は、水平フォトダイオード素子が逆方向バイアス化されている際には、該水平フォトダイオード素子における光電気変換で生じた電荷を収集し、第２の領域は、第２の電位レベルにされ、前記基板は第３の電位レベルにされ、垂直オーバーフロードレインシステムに形成された電位障壁は、前記第１の領域が第１の電位レベルに至るまで、電荷が前記第１の層を横断して前記第１の領域と前記基板との間を移動することを抑制することを特徴とする請求項１９に記載の方法。
24. 水平フォトダイオード素子の第１の層とは反対の側の上部に、第２の電気伝導型の固定層を形成するステップであって、前記固定層の少なくとも一部は、第１の領域、第２の領域および第３の領域と接触する、ステップをさらに有することを特徴とする請求項２３に記載の方法。

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