JP2006339923A - 映像信号の位相調整回路 - Google Patents

Abstract

【課題】 位相調整回路の位相調整を比較的容量の小さなメモリを用いて実現することができ、しかも位相調整範囲を１（Ｈ）弱ないしはｎ’（Ｈ）（ｎ’はｎより小さな整数）にした場合にも、所望の特定の位相を位相調整範囲に含むことが可能な映像信号の位相調整回路の提供。
【解決手段】 ２フィールドメモリまたは２フレームメモリ４を設け、このメモリ４により、フィールド遅延ないしはフレーム遅延と、１（Ｈ）の任意の整数倍の遅延とを一度に実現する。また、位相調整用の第一のラインメモリ１のほかに第二のラインメモリ７を追加し、１（Ｈ）以下の基準クロック信号単位の任意の固定遅延を実現する。
【選択図】 図１

Description

本発明は、映像信号の位相調整回路に関し、特に入力デジタル映像信号の基準クロックへの同期化と位相調整とフィールド遅延またはフレーム遅延とをなす映像信号の位相調整回路に関する。

テレビジョン映像信号の自動位相調整回路は、プロダクションスイッチャや送出スイッチャ、またＡＶＤＬ（Automatic Video Delay Line）と呼ばれる自動位相調整装置などに用いられ、様々な位相で入力される映像信号の位相を所望の位相に自動調整するための回路である。

この種の位相調整回路の一例として、ｎ（Ｈ）弱（ｎは正の整数で、特に１より大きな値でもよい。Ｈは水平周期を表す。）を位相調整の範囲とする回路が知られている（たとえば、特許文献１参照）。

図１０は従来のプロダクションスイッチャまたは送出スイッチャの一例の構成図である。同図を参照すると、従来のプロダクションスイッチャまたは送出スイッチャの一例は、位相調整回路６５〜６７と、スーパー信号合成器６８と、スーパープロセッサ装置６９とを含んで構成される。

また、スーパープロセッサ装置６９は、スーパープロセッサ前処理回路７２，７３と、フィールドメモリまたはフレームメモリ７４，７５と、スーパープロセッサ後処理回路７６とを含んで構成される。なお、７０は信号出力端子を、７１は基準位相信号入力端子を夫々示している。

位相調整回路６５はベース信号用の位相調整回路、位相調整回路６６はスーパー映像信号用の位相調整回路、位相調整回路６７はキー信号用の位相調整回路である。

位相調整回路６５の位相調整範囲は、ｎ（Ｈ）弱（ｎは１より大きな正の整数）であることが多い。そのような場合にも、位相調整回路６６、６７の位相調整範囲は、位相調整回路６５の位相調整範囲の少なくとも前方の一部分を含む必要がある。これは、入力端子７１より入力される基準位相（０（Ｈ））信号に対し、入力ベース信号６１が同相からｎ（Ｈ）近く遅延することが多く、他方入力スーパー映像信号および入力キー信号６３が基準位相信号に同相かそれに近い位相であることが多いためである。したがって、位相調整回路６６、６７の位相調整範囲は、入力ベース信号６１と同じｎ（Ｈ）弱（ｎは１より大きな正の整数。）とされる。

また、プロダクションスイッチャや送出スイッチャのスーパープロセッサ装置６９では、映像信号やキー信号の入力部にフィールドメモリまたはフレームメモリを有していることが多い（たとえば、特許文献２参照）。

図１１は、図１０の位相調整回路６６からフィールドメモリまたはフレームメモリ７４までの回路図、ないしは位相調整回路６７からフィールドメモリまたはフレームメモリ７５までの回路図である。なお、スーパープロセッサ前処理回路７２，７３については、固定遅延回路であるか、あるいは回路がない場合もあり、以下の議論に影響しないので省略した。

図１１を参照すると、位相調整回路６６からフィールドメモリまたはフレームメモリ７４までの回路、ないしは位相調整回路６７からフィールドメモリまたはフレームメモリ７５までの回路は、入力パラレルデジタル映像信号と入力パラレル映像クロック信号とを入力するラインメモリ５１と、このラインメモリ５１の書き込み用のアドレスをリセットする書き込みアドレスリセットパルス発生回路５２と、読み出し用のアドレスをリセットする読み出しアドレスリセットパルス発生回路５３と、ラインメモリ５１の出力と基準同期クロック信号とを入力する１フィールドメモリまたは１フレームメモリ５４と、１フィールドメモリまたは１フレームメモリ５４の書き込み用のアドレスを発生する書き込みアドレス発生回路５５と、読み出し用のアドレスを発生する読み出しアドレス発生回路５６とを含んで構成される。

書き込みアドレスリセットパルス発生回路５２は、パラレルデジタル映像信号とパラレル映像クロック信号とから、該当パラレル映像クロック信号に同期した書き込みアドレスリセットパルスを生成してラインメモリ５１へ該当パルスを供給し、また読み出しアドレスリセットパルス発生回路５３は、基準同期信号と基準同期クロック信号（以下、単に基準クロック信号と称す）とから該当基準クロック信号に同期した読み出しアドレスリセットパルス信号を生成して、ラインメモリ５１、書き込みアドレス発生回路５５、および読み出しアドレス発生回路５６へ該当パルスを供給する。

書き込みアドレス発生回路５５は、基準同期信号と基準クロック信号と読み出しアドレスリセットパルス信号とから該当基準クロック信号および該当パルス信号に同期した書き込みアドレス信号を生成して、１フィールドメモリまたは１フレームメモリ５４へ該当アドレスを供給し、読み出しアドレス発生回路５６は、基準同期信号と基準クロック信号と読み出しアドレスリセットパルス信号とから該当基準クロック信号および該当パルス信号に同期した読み出しアドレス信号を生成して、１フィールドメモリまたは１フレームメモリ５４へ該当アドレスを供給する。

これにより、基準クロック信号に対して同期しかつ基準同期信号により位相調整かつ１フィールドないし１フレーム遅延されたパラレルデジタル映像信号が出力される。

昨今のデバイスには、ＳＤＲＡＭ（ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）の様に安価で大容量なメモリがある。ＦＰＧＡやＰＬＤが大容量となり、メモリを内蔵しているものも多い。ＦＰＧＡやＰＬＤで組んだロジック回路などとＳＤＲＡＭを組み合わせて、フィールドメモリまたはフレームメモリを構成したり、ＦＰＧＡやＰＬＤ内のメモリを利用して、ラインメモリを構成するなどして、装置のコストをより削減することが可能になっている。

特許第２８９０８６１号公報（段落０００２） 特開２００１−１２８０６３号公報（段落０００２）

しかし、従来の位相調整回路（たとえば、前述のスーパー映像信号用の位相調整回路６６およびキー信号用の位相調整回路６７）には以下に示す問題点がある。

第１の問題点は、従来の位相調整回路（たとえば、前述の位相調整回路６６，６７）の位相調整範囲をｎ（Ｈ）弱（ｎは１より大きな正の整数）にするのは、デバイス上の制約から困難なことである。一方、これを実現するためには比較的大きなコストを要するということである。

その理由は、ＦＰＧＡ（ＦＩｅｌｄ Ｐｒｏｇｒａｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＰＬＤ（Ｐｒｏｇｒａｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）のメモリ容量には限りがあるためである。前述の通り、ベース信号用の位相調整回路の位相調整範囲はｎ（Ｈ）弱（ｎは１より大きな正の整数。）と、広く取る必要があることが多く、これらを優先した場合などに、スーパー映像信号用やキー信号用の信号用に使用するメモリが不足する場合がある。また、この不足を補うためには別にラインメモリ用デバイスを追加する必要があり、コストが上昇する。

第２の問題点は、デバイス上の制約により、位相調整回路の位相調整範囲を１（Ｈ）弱ないしはｎ‘（Ｈ）（ｎ’はｎより小さな整数）にした場合に、所望の位相を位相調整範囲に含むことが出来ない場合があるということである。

その理由は、従来技術の回路では、１（Ｈ）単位や１（Ｈ）より小さな範囲で、位相調整範囲を微調整する回路を有していないためである。

そこで本発明の目的は、位相調整回路（たとえば、前述のスーパー映像信号用の位相調整回路６６およびキー信号用の位相調整回路６７）の位相調整を比較的容量の小さなメモリを用いて実現することができ、しかも位相調整範囲を１（Ｈ）弱ないしはｎ’（Ｈ）（ｎ’はｎより小さな整数）にした場合にも、所望の特定の位相を位相調整範囲に含むことが可能な映像信号の位相調整回路を提供することにある。

前記課題を解決するために本発明による映像信号の位相調整回路は、入力デジタル映像信号の基準クロックへの同期化、位相調整およびフィールド遅延またはフレーム遅延をなす映像信号の位相調整回路であって、その回路は前記入力デジタル映像信号を前記基準クロックに同期化および位相調整する第一のラインメモリと、前記第一のラインメモリの出力に対し１水平周期以下の遅延を付与する第二のラインメモリと、前記第二のラインメモリの出力に対し１水平周期の任意の整数倍の遅延を付与するフィールドまたはフレームメモリとを含むことを特徴とする。

本発明では、２フィールドメモリまたは２フレームメモリを設け、このメモリにより、フィールド遅延ないしはフレーム遅延と、１（Ｈ）の任意の整数倍の遅延とを一度に実現する。また、位相調整用の第一のラインメモリのほかに第二のラインメモリを追加し、１（Ｈ）以下の基準クロック信号単位の任意の固定遅延を実現する。

第１の効果は、２フィールドメモリまたは２フレームメモリという比較的容量の小さなメモリを設けることにより、フィールド遅延ないしはフレーム遅延と、１（Ｈ）の任意の整数倍の遅延とを一度に実現できることである。

その理由は、フィールドメモリまたはフレームメモリは、安価なＳＤＲＡＭなどで構成することができ、その必要容量を倍にすることは安価なコストで済み、かつ必要ならデバイスなどの追加が容易であるのと、周辺のロジック回路のアドレス空間を倍にするのは、安価かつ容易であるためである。また、位相調整回路に必要なラインメモリの容量は最小２（Ｈ）からであり、ベース信号の位相調整回路の引き込み範囲が３（Ｈ）以上である場合には、ラインメモリの容量が従来技術より節約できることになるためでもある。

第２の効果は、位相調整回路の位相調整範囲を１（Ｈ）弱ないしはｎ’（Ｈ）（ｎ’はｎより小さな整数）にした場合にも、所望の特定の位相を位相調整範囲に含むことが出来ることである。

その理由は、１（Ｈ）単位や１（Ｈ）より小さな範囲で、位相調整範囲を微調整する回路（第二のラインメモリ回路）を有しているためである。

以下、本発明の実施例について添付図面を参照しながら説明する。

図１は本発明に係る映像信号の位相調整回路の第１実施例の構成図である。同図を参照すると、本発明に係る映像信号の位相調整回路は、第一のラインメモリ１と、第一の書き込みアドレスリセットパルス発生回路２と、第一の読み出しアドレスリセットパルス兼第二の書き込みアドレスリセットパルス発生回路３と、２フィールドメモリまたは２フレームメモリ４と、書き込みアドレス発生回路５と、読み出しアドレス発生回路６と、第二のラインメモリ７と、第二の読み出しアドレスリセットパルス発生回路８と、制御回路９とを含んで構成される。

制御回路９は、制御信号ｎを第二の読み出しアドレスリセットパルス発生回路８へ供給し、また、制御信号ｐを書き込みアドレス発生回路５へ供給する。

第一の書き込みアドレスリセットパルス発生回路２は、パラレルデジタル映像信号ａとパラレル映像クロック信号ｂとから、該当パラレル映像クロック信号ｂに同期した第一の書き込みアドレスリセットパルスｃを生成して第一のラインメモリ１へ該当パルスｃを供給する。

また第一の読み出しアドレスリセットパルス兼第二の書き込みアドレスリセットパルス発生回路３は、基準同期信号ｄと基準クロック信号ｅとから該当基準クロック信号ｅに同期した第一の読み出しアドレスリセットパルス兼第二の書き込みアドレスリセットパルス信号ｆを生成して、第一のラインメモリ１と第二のラインメモリ７および第二の読み出しアドレスリセットパルス発生回路８へ該当アドレスリセットパルス信号ｆを供給する。

第一のラインメモリ１は、パラレルデジタル映像信号ａ、パラレル映像クロック信号ｂ、第一の書き込みアドレスリセットパルスｃ、第一の読み出しアドレスリセットパルス兼第二の書き込みアドレスリセットパルス信号ｆ、および基準クロック信号ｅを受け、該当基準クロック信号ｅに同期した映像信号出力ｇを得る。

第二の読み出しアドレスリセットパルス発生回路８は、第一の読み出しアドレスリセットパルス兼第二の書き込みアドレスリセットパルス信号ｆ、制御回路９から供給された制御信号ｎ、および基準クロック信号ｅとから、該当基準クロック信号ｅに同期した第二の読み出しアドレスリセットパルス信号ｉを生成して、第二のラインメモリ７、書き込みアドレス発生回路５、および読み出しアドレス発生回路６へ該当第二の読み出しアドレスリセットパルス信号ｉを供給する。

第二のラインメモリ７は、パラレルデジタル映像信号ｇ、第一の読み出しアドレスリセットパルス兼第二の書き込みアドレスリセットパルス信号ｆ、第二の読み出しアドレスリセットパルス信号ｉ、および基準クロック信号ｅを受け、該当基準クロック信号ｅに同期した映像信号出力ｊを得る。

読み出しアドレス発生回路６は、基準同期信号ｄと基準クロック信号ｅ、および第二の読み出しアドレスリセットパルス信号ｉとから、該当基準クロック信号ｅに同期した読み出しアドレスリ信号ｌを生成して、２フィールドメモリまたは２フレームメモリ４および書き込みアドレス発生回路５へ該当読み出しアドレスリ信号ｌを供給する。

書き込みアドレス発生回路５は、読み出しアドレス信号ｌ、第二の読み出しアドレスリセットパルス信号ｉ、制御回路９から供給された制御信号ｐ、および基準クロック信号ｅとから、該当基準クロック信号ｅに同期した書き込みアドレス信号ｋを生成して、２フィールドメモリまたは２フレームメモリ４へ該当書き込みアドレス信号ｋを供給する。

２ラインメモリまたは２フレームメモリ４は、書き込みアドレス信号ｋ、読み出しアドレスリ信号ｌ、および基準クロック信号ｅから、該当基準クロック信号ｅに同期したパラレル映像信号ｍを得る。

次に、図１に示した回路の動作について、図２および図３を参照して説明する。図２は第１実施例の第一のラインメモリ１の入力から第二のラインメモリ７の出力までの信号のタイムチャート、図３は図２に２フィールドメモリまたは２フレームメモリ４の入出力信号を含めたタイムチャートである。なお、図２および図３のａ〜ｐは、図１の各部信号ａ〜ｐと同等信号であるとする。

ＢＴＡ（Broadcasting Technology Association ）Ｓ−００２Ｂで規格化されたＨＤＴＶ（High Definition Television）映像信号を例に取ると、具体的な映像信号とクロック信号は図２のａ，ｂのようになる。

第一の書き込みアドレスリセットパルス発生回路２は、パラレルデジタル映像信号からＥＡＶ（End of Active Video ）同期信号を検出し、水平周期を基本としたパルス（図２のｃ）を出力する。

ここで、このパルスｃの周期は１水平周期（１（Ｈ））だけでなく、第一のラインメモリ１のメモリ容量に応じて３水平周期など、水平周期の正の整数倍を周期としたパルスとすることが可能であり、第一の書き込みアドレスリセットパルス発生回路２ではパラレルデジタル映像信号からラインナンバーＩＤを検出することで、水平周期の倍数を周期としたパルスは容易に発生可能である。ここでは、簡単化のために１水平周期の場合を例にとって説明する。

第一の読み出しアドレスリセットパルス兼第二の読み出しアドレスリセットパルス発生回路３は、基準同期信号ｄと基準クロック信号ｅを受けて、第一の読み出しアドレスリセットパルス兼第二の書き込みアドレスリセットパルス信号ｆを生成する。これらの信号を元に、第一のラインメモリ１の出力は、基準クロック信号ｅに同期化された第一のラインメモリの読み出しデータｇとなる。

次に、第二のラインメモリ７とその制御回路部分について説明する。先に説明したとおり、第二のラインメモリ７の容量は１水平周期を例にとって説明する。第二の読み出しアドレスリセットパルス発生回路８は、第一の読み出しアドレスリセットパルス兼第二の書き込みアドレスリセットパルス信号（図２のｆ）、基準クロック信号（図２のｅ）、および制御信号ｎを受けて、第二の読み出しアドレスリセットパルス信号（図２のｉ）を生成する。ここで、ｆとｉの位相差は、制御信号ｎによるものとする。ｆとｉの位相差は、基準クロック信号（図２のｅ）の１クロックを単位となる。ｆおよびｉの周期がともに１水平周期であることから、ｆおよびｉの位相差も最大１水平周期となる。

第二のラインメモリ７は、パラレルデジタル映像信号（図２のｇ）、第一の読み出しアドレスリセットパルス兼第二の書き込みアドレスリセットパルス信号( 図２のｆ) 、第二の読み出しアドレスリセットパルス信号( 図２のｉ) 、および基準クロック信号( 図２のｅ) を受け、該当基準クロック信号( 図２のｅ) に同期した映像信号出力( 図２のｊ) を得る。ここで、ｆおよびｉの位相差が最大１水平周期であることから、ｇとｊの位相差も最大１水平周期となる。また、ｇとｊの位相差は、制御信号ｎによることになる。したがって、ｇとｊの位相差、すなわち第二のラインメモリ７での遅延時間は最大１水平周期であり、制御信号ｎにより、基準クロック信号（図２のｅ）の１クロックを単位に任意に設定することが出来ることとなる。

次に、図３について説明する。以下簡単のため、１フレーム遅延の場合を示す。その場合、２フレームメモリとなる。図３でデータまたはアドレスは１水平周期を単位に示されている。

１フレーム＝Ｎｆ（Ｈ）（Ｈは水平周期）とする。Ｎｆは整数である。ＢＴＡ Ｓ−００２Ｂで規格化されたＨＤＴＶ映像信号を例に取ると、Ｎｆ＝１１２５である。

読み出しアドレス発生回路６は、基準同期信号ｄと基準クロック信号（図２のｅ）と第二の読み出しアドレスリセットパルス信号( 図２、図３のｉ) とを受けて、読み出しアドレス信号（図３のｌ）を生成する。ここで読み出しアドレス信号（図３のｌ）の値をＮｒ、特定のある期間におけるＮｒの値をＮｒｏとする。Ｎｒは周期２×Ｎｆでフリーランする。ここでは、１からカウントアップし、２×Ｎｆの次はリセットして１に戻るものとする。

書き込みアドレス発生回路５は、読み出しアドレス信号（図３のｌ）と基準クロック信号（図２のｅ）と第二の読み出しアドレスリセットパルス信号( 図２のｉ) と制御信号ｐとを受けて、書き込みアドレス信号（図３のｋ）を生成する。ここで書き込みアドレス信号（図３のｋ）の値をＮｗ、Ｎｒｏと同じ特定のある期間におけるＮｗの値をＮｗｏとする。Ｎｗも周期２×Ｎｆである。ここでは、１からカウントアップし、２×Ｎｆの次はリセットして１に戻るものとする。

書き込みアドレスＮｗがＮｒｏとなる場合とＮｗｏとなる場合の位相差はＮｆ−ΔＮｆ＋ΔＮｏｓ（Ｈ）とする。ここで、ΔＮｆは本位相調整回路を使用した装置の後段での処理（エッジ・シャドー生成等）その他の為早く読み出されるライン数（整数）とする。これは装置に固有の値である。通常０より大きいが、０であってもよい。なお、通常ΔＮｆはＮｆに比べ十分に小さい値となる。また、ΔＮｏｓは制御信号ｐにより与えられる０以上の整数である。すなわち、書き込みアドレス発生回路５は、読み出しアドレス信号（図３のｌ）と位相差Ｎｆ−ΔＮｆ＋ΔＮｏｓ（Ｈ）の信号を生成する。

書き込みアドレス信号（図３のｋ）の値がＮｗの時の、２フレームメモリ４に書き込まれる書き込みデータｊの値をＤＮｗ、特にＮｗ＝Ｎｗｏの時の該当データの値をＤＮｗｏとする。

読み出しアドレス信号（図３のｌ）の値がＮｒの時の、２フレームメモリ４から読み出される読み出しデータｍの値をＤＮｒ、特にＮｒ＝Ｎｒｏの時の該当データの値をＤＮｒｏとする。

ここで書き込みアドレスＮｗがＮｒｏの時に２フレームメモリ４に書き込まれるデータｊの値ＤＮｗはＤＮｗｏである。

上述の内容を別の角度から見ると、書き込みアドレスＮｗがＮｒｏの時に２ラインメモリ４に書き込まれたデータＤＮｒｏが、Ｎｆ−ΔＮｆ＋ΔＮｏｓ（Ｈ）後に、読み出されていることになる。ここでΔＮｏｓ（Ｈ）は制御信号ｐにより与えられる０以上の整数であるから、読み出しの遅延がＮｆ―ΔＮｆ（Ｈ）に加え、制御によりΔＮｏｓ（Ｈ）加算されることになっている。

ここで、Ｎｆ−ΔＮｆ（Ｈ）は従来技術での１フレーム遅延にあたる。あるいは、ΔＮｆ＝０の場合、Ｎｆ（Ｈ）＝１フレーム遅延であるから、簡単のため１フレーム遅延はΔＮｆ＝０の特殊な場合と考えても良い。

以上の説明により、２フレームメモリ４およびその周辺回路で、１フレーム遅延に加えて、１（Ｈ）の任意の整数倍の遅延をなしていることが判る。

ここで、特にΔＮｆ≧ΔＮｏｓである場合、２フレームメモリ４は実は１フレームメモリで事足りることが判る。

なお、上記の２フレームメモリ４では、書き込みと読み出しが１水平単位で規制されている。この規制はＳＤＲＡＭを使用した安価なフレームメモリなどに適応できる条件である。無論、ＤＰＲＡＭ（Ｄｕａｌ ｐｏｒｔ ＲＡＭ）やＦＩＦＯ（Ｆａｓｔ Ｉｎ Ｆａｓｔ Ｏｕｔ）などの読み書きの非同期に対応する高価なメモリにも適応できる。

図４は本発明に係る映像信号の位相調整回路をスーパー映像信号の位相調整回路に用いたスイッチャの位相チャートの一例を示す図である。

まず、この図を用いて従来のベース信号用の位相調整回路６５（図１０参照）と従来のスーパー映像信号の位相調整回路６６（図１０参照）の動作について説明する。

同図から明らかなように、ベース信号用の位相調整回路６５は、ｎ（Ｈ）弱（ｎは１より大きな整数）の位相調整範囲を必要としている。これは従来においても、また本発明においても同様である。

一方、従来のスーパー映像信号の位相調整回路６６は、位相調整範囲としては１（Ｈ）弱あれば十分であるにも関わらず、その位相調整範囲がベース信号用の位相調整範囲ｎ（Ｈ）弱の前方の一部分に存在するため、現実の位相調整範囲としてはベース信号用の位相調整回路６５と同様にｎ（Ｈ）弱を必要としていた。このため、従来のスーパー映像信号の位相調整回路６６では位相調整範囲ｎ（Ｈ）弱を保持するに十分なメモリ容量を必要としていたのである。

これに対し、本発明によるスーパー映像信号の位相調整回路６６は、１（Ｈ）弱の位相調整を第一のラインメモリ１で行い、位相調整範囲のｎ−１（Ｈ）シフトを２フィールドメモリまたは２フレームメモリ４で行うよう位相調整を２段階に分担している。これにより、全体として比較的小さな容量のラインメモリでスーパー映像信号の位相調整を可能としているのである。

また、このように位相調整を行った場合、位相調整したい素材の位相（例えば基準位相０（Ｈ）ちょうど）が第一のラインメモリの位相調整範囲（図４の「第１のラインメモリの引き込み範囲」参照）の境界上にあった場合、理想的には位相調整される。しかし、現実には誤差があり、位相調整範囲から外れる可能性を考慮しておく必要がある。そこで、本発明ではこの誤差に対応可能にするために第二のラインメモリ７を用いている。第二のラインメモリ７はこの誤差に対応するために、第一のラインメモリ１による位相調整範囲を、クロック単位でシフトさせる。シフトする値は、第二のラインメモリ７に与えるリセットパルスを調整することで、１（Ｈ）以下の範囲で任意に調整できる。

同図を参照すると、ベース信号の位相調整回路の引き込み範囲がｎ（Ｈ）弱（ｎは１より大きな整数）であり、スーパー信号用の位相調整範囲が１（Ｈ）弱であるが、第２のラインメモリ７による遅延と２フレームメモリ４による遅延Ｎｆ―ΔＮｆ＋ΔＮｏｓ（Ｈ）により、ベース信号の引き込み範囲の前方（基準位相付近）が引き込み範囲に含まれている。

以上説明したように、本発明の第１実施例によれば第一のラインメモリ１、第二のラインメモリ７および２フィールドメモリまたは２フレームメモリ４を比較的容量の小さなメモリで実現することが可能となる。また、位相調整範囲を１（Ｈ）弱ないしはｎ’（Ｈ）（ｎ’はｎより小さな整数）にした場合にも、所望の特定の位相を位相調整範囲に含むことが可能となる。

第一の読み出しアドレスリセットパルス兼第二の書き込みアドレスリセットパルス信号ｆと、第二の読み出しアドレスリセットパルス信号ｉとは、制御信号ｎにより相対的な位相差を制御できればよく、次のような実施の形態でもよい。

図５は本発明に係る映像信号の位相調整回路の第２実施例の構成図である。
同図を参照すると、第二の読み出しアドレスリセットパルス発生回路８は、基準同期信号ｄと基準クロック信号ｅとから、該当基準クロック信号ｅに同期した第二の書き込みアドレスリセットパルス信号ｉを生成して、第二のラインメモリ７、書き込みアドレス発生回路５、および読み出しアドレス発生回路６へ該当パルスｉを供給する。

第一の読み出しアドレスリセットパルス兼第二の書き込みアドレスリセットパルス発生回路３は、第二の読み出しアドレスリセットパルス信号ｉ、制御回路９から供給された制御信号ｎ、および基準クロック信号ｅとから、該当基準クロック信号ｅに同期した第一の読み出しアドレスリセットパルス兼第二の書き込みアドレスリセットパルス信号ｆを生成して、第一のラインメモリ１および第二のラインメモリ７へ該当パルスｆを供給する。

すなわち、第１実施例では制御回路９からの制御信号ｎを第二の読み出しアドレスリセットパルス発生回路８へ入力させていたが、第２実施例ではその制御信号ｎを第一の読み出しアドレスリセットパルス兼第二の書き込みアドレスリセットパルス発生回路３へ入力させている。

なお、第２実施例の効果は第１実施例と同様である。

２フィールドメモリまたは２フレームメモリ４への書き込みアドレスは、書き込みデータ（２フィールドメモリまたは２フレームメモリ４の入力信号ｊ）のラインナンバーＩＤから発生させてもよく、次のような実施の形態でもよい。

図６は本発明に係る映像信号の位相調整回路の第３実施例の構成図である。同図を参照すると、書き込みアドレス発生回路１１は、２フィールドメモリまたは２フレームメモリ４の入力信号ｊ、読み出しアドレス信号ｌ、第二の書き込みアドレスリセットパルス信号ｉ、および基準クロック信号ｅとから該当基準クロック信号ｅに同期した書き込みアドレス信号ｑを生成して、２フィールドメモリまたは２フレームメモリ４へ該当アドレスｑを供給する。

図７は第３実施例の２フィールドメモリまたは２フレームメモリ４の入出力を含めたタイムチャートを示す図である。既述の場合と同様、簡単のため、１フレーム遅延の場合を示す。その場合、２フレームメモリとなる。
図７も図３と同様でデータまたはアドレスは１水平周期を単位に示されている。１フレーム＝Ｎｆ（Ｈ）（Ｈは水平周期）とする。Ｎｆは整数である。ＢＴＡ Ｓ−００２Ｂで規格化されたＨＤＴＶ映像信号を例に取ると、Ｎｆ＝１１２５である。

読み出しアドレス発生回路６は、図３と同様に、基準同期信号ｄと基準クロック信号（図６のｅ）と第二の読み出しアドレスリセットパルス信号( 図２、図７のｉ) とを受けて、読み出しアドレス信号（図７のｌ）を生成する。ここで読み出しアドレス信号（図７のｌ）の値をＮｒ、特定のある期間におけるＮｒの値をＮｒｏとする。Ｎｒは周期２×Ｎｆである。ここでは、１からカウントアップし、２×Ｎｆの次はリセットして１に戻るものとする。

０＜Ｎｒ≦Ｎｆの場合、ラインナンバーＩＤ＝Ｎｒのデータを読み出し、Ｎｆ＜Ｎｒ≦２×Ｎｆの場合、ラインナンバーＩＤ＝Ｎｒ−Ｎｆのデータを読み出すものとする。

書き込みアドレス発生回路１１は、２フィールドメモリまたは２フレームメモリ４の入力信号（図２のｊ）、読み出しアドレス信号（図３のｌ）と基準クロック信号（図２のｅ）と第二の読み出しアドレスリセットパルス信号( 図３のｉ) とを受けて、書き込みアドレス信号（図６のｑ）を生成する。

ここで書き込みアドレス信号（図６のｑ）の値をNW、Ｎｒｏと同じ特定のある期間におけるＮｗの値をＮｗｏとする。Ｎｗも周期２×Ｎｆである。ここでは、１からカウントアップし、２×Ｎｆの次はリセットして１に戻るものとする。また、２フィールドメモリまたは２フレームメモリ４の入力信号（図２のｊ）のラインナンバーＩＤをＬＮｗ、Ｎｒｏと同じ特定のある期間におけるＬＮｗの値をＬＮｗｏとする。

Ｎｗ＝ＬＮｗ−ΔＮｆ、またはＬＮｗ−ΔＮｆ＋Ｎｆ、またはＬＮｗ−ΔＮｆ＋２×Ｎｆのいずれかで、Ｎｒとの位相差が、≧Ｎｆ−ΔＮｆかつ＜２×Ｎｆ−ΔＮｆとする。位相差についての不等式の条件により、Ｎｗの値は一意に定まる。例えば０＜Ｎｒ≦ＮｆかつＮｒ≦ＬＮｗの場合、Ｎｗ＝ＬＮｗ−ΔＮｆ＋Ｎｆである。

以上のことから、書き込みアドレス発生回路１１は、加算回路、比較回路、選択回路などの組み合わせて構成できることが判る。

書き込みアドレス信号（図７のｑ）の値がＮｗの時の、２フレームメモリ４に書き込まれる書き込みデータｊの値をＤＮｗ、特にＮｗ＝Ｎｗｏの時の該当データの値をＤＮｗｏとする。

読み出しアドレス信号（図７のｌ）の値がＮｒの時の、２フレームメモリ４から読み出される読み出しデータｍの値をＤＮｒ、特にＮｒ＝Ｎｒｏの時の該当データの値をＤＮｒｏとする。

ここで書き込みアドレスＮｗがＮｒｏの時に２フレームメモリ４に書き込まれるデータの値ＤＮｗはＤＮｒｏである。

今、０＜Ｎｒｏ≦ＮｆかつＮｒｏ≦ＬＮｗｏの場合を考えると、Ｎｗｏ＝ＬＮｗｏ−ΔＮｆ＋Ｎｆである。この場合、書き込みから読み出しまでの位相差Ｎｗｏ−Ｎｒｏ＝（ＬＮｗｏ−ΔＮｆ＋Ｎｆ）−Ｎｒｏ＝Ｎｆ−ΔＮｆ＋（ＬＮｗｏ−Ｎｒｏ）となり、図３でΔＮｏｓ＝（ＬＮｗｏ−Ｎｒｏ）の場合に該当する。

ここで、（ＬＮｗｏ−Ｎｒｏ）は２フレームメモリ４の書き込みデータと読み出しデータの位相差に当たるので、図１の回路で制御回路により制御していたフレームメモリに加わる１（Ｈ）単位の遅延を、図６の回路ではライン単位の位相差をもとに自動的に調整していることになる。

他の場合についても同様の考察により、図６の回路ではライン単位の位相差をもとに、２フレームメモリ４の遅延を、自動的に調整していることがわかる。したがって、図６の回路の場合には、ライン単位の位相差は、自動調整していることになる。

第３実施例によれば、書き込みアドレス発生回路１１を加算回路、比較回路、選択回路などの組み合わせて構成することが可能となる。また、ライン単位の位相差を自動調整することが可能となる。

図６の第３実施例の回路で、２フレームメモリ４を１フレームメモリにし、書き込みアドレスｑをＮｗ＝ＬＮｗ−ΔＮｆ、またはＬＮｗ−ΔＮｆ＋Ｎｆのいずれかとした場合の回路は、フレーム遅延なしの位相調整回路となる。

第４実施例によれば、フレーム遅延なしの場合も、第二のラインメモリ７により基準位相０（Ｈ）との誤差を吸収するための位相調整を行うことが可能となる。

図８は本発明に係る映像信号の位相調整回路の第５実施例の構成図である。本実施例の構成が第１実施例の構成（図１参照）と異なる点は、第二のラインメモリ７を削除したことである。これに伴い、第１実施例の第一の読み出しアドレスリセットパルス兼第二の書き込みアドレスリセットパルス発生回路３が読み出しアドレスリセットパルス発生回路３に変更され、第二の読み出しアドレスリセットパルス発生回路８と、制御回路９とが削除されている。その他の構成は第１実施例と同様である。

第５実施例によれば、第二のラインメモリ７を削除した場合でも、第一のラインメモリ１と２フィールドメモリまたは２フレームメモリ４とにより、位相調整を２段階に分担することにより、全体として比較的小さな容量のメモリでスーパー映像信号の位相調整を行うことが可能となる。

第６実施例として、前述の実施例における第一のラインメモリ１、第二のラインメモリ７および２フィールドメモリまたは２フレームメモリ４の接続順序（図１、５、６，８参照）を任意に入れ替えた構成も可能である。この場合、ラインメモリ１，７のアドレスリセットパルス生成回路は適宜分離ないし追加されることになる。効果は前述の実施例と同様である。

図９は本発明に係る映像信号の位相調整回路の第７実施例の構成図である。本実施例の構成が第１実施例の構成（図１参照）と異なる点は、第一のラインメモリ１と第二のラインメモリ７との間に固定遅延回路２１を挿入し、第二のラインメモリ７と２フィールドメモリまたは２フレームメモリ４との間に固定遅延回路２２を挿入したことであり、その他の構成は第１実施例と同様である。この場合も、ラインメモリ１，７のアドレスリセットパルス生成回路は適宜分離ないし追加されることになる。

第７実施例によれば、さらに固定遅延回路を付加することが可能となる。

本発明に係る映像信号の位相調整回路の第１実施例の構成図である。 第１実施例の第一のラインメモリ１の入力から第二のラインメモリ７の出力までの信号のタイムチャートである。 図２に２フィールドメモリまたは２フレームメモリ４の入出力信号を含めたタイムチャートである。 本発明に係る映像信号の位相調整回路をスーパー映像信号の位相調整回路に用いたスイッチャの位相チャートの一例を示す図である。 本発明に係る映像信号の位相調整回路の第２実施例の構成図である。 本発明に係る映像信号の位相調整回路の第３実施例の構成図である。 第３実施例の２フィールドメモリまたは２フレームメモリ４の入出力を含めたタイムチャートを示す図である。 本発明に係る映像信号の位相調整回路の第５実施例の構成図である。 本発明に係る映像信号の位相調整回路の第７実施例の構成図である。 従来のプロダクションスイッチャまたは送出スイッチャの一例の構成図である。 図１０の位相調整回路６６からフィールドメモリまたはフレームメモリ７４までの回路図、ないしは位相調整回路６７からフィールドメモリまたはフレームメモリ７５までの回路図である。

符号の説明

１ 第一のラインメモリ
２ 第一の書き込みアドレスリセットパルス発生回路
３ 第一の読み出しアドレスリセットパルス兼第二の書き込みアドレスリセットパルス発生回路
４ ２フィールドメモリまたは２フレームメモリ
５ 書き込みアドレス発生回路
６ 読み出しアドレス発生回路
７ 第二のラインメモリ
８ 第二の読み出しアドレスリセットパルス発生回路８
９ 制御回路
２１ 固定遅延回路
２２ 固定遅延回路

Claims (12)

1. 入力デジタル映像信号の基準クロックへの同期化、位相調整およびフィールド遅延またはフレーム遅延をなす映像信号の位相調整回路であって、
   前記入力デジタル映像信号を前記基準クロックに同期化および位相調整する第一のラインメモリと、
   前記第一のラインメモリの出力に対し１水平周期以下の遅延を付与する第二のラインメモリと、
   前記第二のラインメモリの出力に対し１水平周期の任意の整数倍の遅延を付与するフィールドまたはフレームメモリとを含むことを特徴とする映像信号の位相調整回路。
2. 前記第二のラインメモリで付与される遅延は、前記第一のラインメモリの読み出しアドレスリセットパルス信号兼第二のラインメモリの書き込みアドレスリセットパルス信号の出力時間と前記第二のラインメモリの読み出しアドレスリセットパルス信号の出力時間との時間差に等しいことを特徴とする請求項１記載の映像信号の位相調整回路。
3. さらに制御回路を含み、
   前記制御回路は前記基準クロックの１クロックを単位として前記時間差を設定することを特徴とする請求項２記載の映像信号の位相調整回路。
4. 前記制御回路は前記第二のラインメモリの読み出しアドレスリセットパルス信号の出力時間を制御して前記時間差を設定することを特徴とする請求項２または３記載の映像信号の位相調整回路。
5. 前記制御回路は前記第一のラインメモリの読み出しアドレスリセットパルス信号兼第二のラインメモリの書き込みアドレスリセットパルス信号の出力時間を制御して前記時間差を設定することを特徴とする請求項２または３記載の映像信号の位相調整回路。
6. 前記フィールドまたはフレームメモリに対する読み出しアドレスは、基準同期信号と、前記基準クロックと、前記第二のラインメモリの読み出しアドレスリセットパルス信号に基づき生成され、
   前記フィールドまたはフレームメモリに対する書き込みアドレスは、前記読み出しアドレスと、前記基準クロックと、前記第二のラインメモリの読み出しアドレスリセットパルス信号と、前記制御回路からの制御信号に基づき生成されることを特徴とする請求項３から５いずれかに記載の映像信号の位相調整回路。
7. 前記フィールドまたはフレームメモリに対する読み出しアドレスは、基準同期信号と、前記基準クロックと、前記第二のラインメモリの読み出しアドレスリセットパルス信号に基づき生成され、
   前記フィールド又はフレームメモリに対する書き込みアドレスは、前記読み出しアドレスと、前記基準クロックと、前記第二のラインメモリの読み出しアドレスリセットパルス信号と、前記フィールド又はフレームメモリに対する書き込みデータのラインナンバーＩＤに基づき生成されることを特徴とする請求項３から５いずれかに記載の映像信号の位相調整回路。
8. 前記フィールドまたはフレームメモリは、２フィールドまたは２フレームメモリであることを特徴とする請求項１から７いずれかに記載の映像信号の位相調整回路。
9. 前記フィールドまたはフレームメモリは、１フィールドまたは１フレームメモリであることを特徴とする請求項７記載の映像信号の位相調整回路。
10. 前記第二のラインメモリを削除したことを特徴とする請求項７または９記載の映像信号の位相調整回路。
11. 前記第一のラインメモリ、前記第二のラインメモリ、前記フィールドまたはフレームメモリの接続順序を入れ替えたことを特徴とする請求項１から９いずれかに記載の映像信号の位相調整回路。
12. 前記第一のラインメモリと前記第二のラインメモリとの間に第１の固定遅延回路を挿入し、前記第二のラインメモリと前記フィールドまたはフレームメモリとの間に第２の固定遅延回路を挿入したことを特徴とする請求項１０または１１記載の映像信号の位相調整回路。

Images