JP2006339360A - エネルギー線検出素子 - Google Patents

Abstract

【課題】エネルギー線の種類を弁別するためのエネルギー線検出素子において、空乏層の厚みを精度良く調整できるようにすると共に暗電流の増加を抑制できるようにすること。
【解決手段】第１の表面Ｓ１及び第２の表面Ｓ２を有している第１導電型の第１半導体基板２と、第１の表面Ｓ１に貼着されており第１半導体基板２と異なる面方位を有すると共に第１半導体基板２よりも厚い第１導電型の第２半導体基板３と、表面Ｓ２に貼着されており第２半導体基板３よりも厚い第１導電型の第３半導体基板４と、第１半導体基板２に電気的に接続されたカソード電極１０と、素子の二つの表面に設けられたアノード電極９，１４及びカソード電極１５とを備える。
【選択図】図１

Description

本発明は、エネルギー線検出素子に関する。

近時、例えば、下記特許文献１及び特許文献２に開示されているように、放射線等（例えば、α線やβ線等）のエネルギー線の種類を弁別するためのエネルギー線検出素子が種々開発されている。この種のエネルギー線検出素子は、エネルギー線検出用の半導体層を有し、その内部には、二つの空乏層が形成される。この二つの空乏層の積層方向にエネルギー線が入射すると、各空乏層にそれぞれ発生するエネルギー損失ΔＥ，Ｅ（ΔＥ＜Ｅ）が検出される。ところで、この検出されたエネルギー損失ΔＥ，Ｅの比はエネルギー線の種類に応じて異なったものとなる。従って、エネルギー損失ΔＥ，Ｅの比が算出できれば、入射したエネルギー線の種類が弁別できることとなる。
特開平５−３３３７号公報 特開昭５６−１２９３８０号公報

特許文献１には、一枚の基板から成る半導体放射線検出器等が開示されている。この半導体放射線検出器では、一枚の基板の表裏面の各々に空乏層が形成される。そして、エネルギー線の検出精度に係る空乏層の厚さ調整は、印加する逆バイアス電圧を調整することにより行われる。しかし、一枚の基板内に２つの空乏層が形成されているため、逆バイアス電圧の調整により空乏層の厚さ調整を精度良く行うのは容易ではない。従って、エネルギー線を高精度に検出するのは困難となる。更に、一枚の基板内に二つの空乏層が重ならないようにするためには、基板に十分な厚みを持たせる必要が生じる。この場合、空乏層の厚みも、この基板の厚みに応じて拡げる必要が生じる。このため、大きな逆バイアス電圧を印加しなければならない。しかし、大きな逆バイアス電圧の印加は暗電流の増大を招く。

また、特許文献２には、エピタキシャル成長させた半導体層を有する半導体放射線検出器が開示されている。しかし、エピタキシャル成長により形成された半導体基板には不純物や欠陥が多く含まれるため暗電流の増大を招く。

そこで、本発明の目的は、エネルギー線の種類を弁別するためのエネルギー線検出素子において、空乏層の厚みを精度良く調整できるようにすると共に暗電流の増加を抑制できるようにすることである。

本発明のエネルギー線検出素子は、第１の表面及び第２の表面を有しており第１導電型の第１半導体基板と、第１半導体基板の第１の表面に貼着されており第１半導体基板と異なる面方位を有すると共に第１半導体基板よりも厚い第１導電型の第２半導体基板と、第１半導体基板の第２の表面に貼着されており第２半導体基板よりも厚い第１導電型の第３半導体基板と、第１半導体基板と電気的に接続された共通電極と、第２半導体基板及び第３半導体基板のそれぞれに対して設けられ、第２半導体基板及び第３半導体基板のそれぞれが有する第２導電型の不純物添加領域と電気的に接続された信号取り出し電極とを備え、不純物添加領域は、第２半導体基板及び第３半導体基板の各々が有する表面のうち、第１半導体基板が貼着された表面に対向する表面に設けられ、第１半導体基板は、第２半導体基板及び第３半導体基板に比較して第１導電型の不純物濃度が高いことを特徴とする。

本発明によれば、第１半導体基板が第２半導体基板及び第３半導体基板よりも薄く、第２半導体基板が第３半導体基板よりも薄い。このため、第２半導体基板からエネルギー線を入射させれば、エネルギー線が第２半導体基板を通過する際に失うエネルギーΔＥが、第２半導体基板を介して検出され、更にこのエネルギー線が第３半導体基板を通過する際に失うエネルギーＥが、第３半導体基板を介して検出される。このようにして検出されたΔＥとＥとを用いれば入射したエネルギー線の種類が弁別できる。

また、第２半導体基板の面方位が第１半導体基板の面方位と異なる。このため、第２半導体基板と第１半導体基板との貼着界面では、原子レベルにおける凹凸が低減され、良好な平坦性が実現できる。このように第１半導体基板に第２半導体基板が貼着された貼合基板を用いてエネルギー線検出素子を構成すれば、逆バイアス電圧を増加させた場合に第２半導体基板内で生じる暗電流の増大が抑制できる。また、第１半導体基板は、第３半導体基板上にエピタキシャル成長させて設けられたものとはなっていない。このため、エピタキシャル成長を用いた場合に比較して、第１半導体基板には不純物や欠陥がほとんど含まれない。このため、暗電流がより低減できる。

また、共通電極は、第２半導体基板及び第３半導体基板に挟まれた第１半導体基板と電気的に接続され、信号取り出し電極は、第２半導体基板及び第３半導体基板の各表面に設けられた不純物添加領域上に各々設けられている。このため、第２半導体基板及び第３半導体基板に対してはこれら各基板の厚み方向に逆バイアス電圧が印加される。従って、第２半導体基板及び第３半導体基板の各内部で厚さ方向に延びる各空乏層の厚さは、第２半導体基板及び第３半導体基板にそれぞれ印加する逆バイアス電圧を調整することによって高精度に調整可能となる。

更に、本発明では、第１半導体基板は、（１１１）面方位を有し、第２半導体基板は、（１００）面方位を有するのが好ましい。このように、第２半導体基板の面方位が第１半導体基板の面方位と異なるため、第２半導体基板と第１半導体基板との貼着界面では、何れも原子レベルにおける凹凸が低減され、良好な平坦性が実現できる。

更に、本発明では、第３半導体基板は、第１半導体基板と異なる面方位を有するのが好ましく、第３半導体基板は、（１００）面方位を有するのがより好ましい。これにより、第３半導体基板と第１半導体基板との貼着界面でも、第２半導体基板と第１半導体基板との貼着界面と同様に、原子レベルにおける凹凸が低減され、良好な平坦性が実現できる。このように第１半導体基板に第２半導体基板及び第３半導体基板が貼着された貼合基板を用いてエネルギー線検出素子を構成すれば、逆バイアス電圧を増加させた場合に第２半導体基板及び第３半導体基板の各内部で生じる暗電流の増大が抑制できる。

更に、本発明では、第１の表面は、この第１の表面の端部にある第１領域と、第１領域に隣り合うとともに第２半導体基板が貼着された第２領域とを含み、共通電極は、第１領域において第１半導体基板と電気的に接続されているのが好ましい。或いは、第２半導体基板は、第２半導体基板の二つの表面の間を貫通する貫通孔を有し、共通電極は、貫通孔を介して第１半導体基板と電気的に接続されているのが好ましい。或いは、第２半導体基板及び第３半導体基板の各々が有する各二つの表面のうち、第１半導体基板が貼着された表面に対向する各表面の間を貫通する貫通孔を有し、共通電極は、貫通孔を介して第１半導体基板と電気的に接続されているのが好ましい。そして、何れの場合においても、共通電極は、第１半導体基板と電気的に確実に接続される。

本発明によれば、エネルギー線の種類を弁別するためのエネルギー線検出素子において、空乏層の厚みを精度良く調整できるとともに、暗電流の増加を抑制できる。

以下、図面を参照して、本発明に係る好適な実施形態について詳細に説明する。なお、図面の説明においては同一要素には同一符号を付し、重複する説明を省略する。

図１を参照して実施形態に係るエネルギー線検出素子１の構成について説明する。図１（ａ）は、実施形態に係るエネルギー線検出素子の平面図であり、図１（ｂ）は、図１（ａ）に示すＩ−Ｉ線に沿ってとられたエネルギー線検出素子の断面図である。

エネルギー線検出素子１は、第１半導体基板２、第２半導体基板３及び第３半導体基板４を主に備える。このエネルギー線検出素子１では、第１半導体基板２の二つの表面のうち一方の表面Ｓ１（第１の表面）に第２半導体基板３が直接貼着され、他方の表面Ｓ２（第２の表面）に第３半導体基板４が直接貼着されることによりＤＢＷ（Direct Bonding Wafer）が構成される。第１半導体基板２、第２半導体基板３及び第３半導体基板４は何れも第１導電型（以下、Ｎ型とする。）を示すＳｉ層から成るが、第１半導体基板２は、第２半導体基板３及び第３半導体基板４に比較してＮ型の不純物濃度が高く、このため比抵抗が低い。また、第１半導体基板２の面方位は（１１１）面方位であり、第２半導体基板３及び第３半導体基板４の面方位は何れも（１００）面方位である。なお、第３半導体基板４の面方位は（１１１）面方位であってもよい。また、第１半導体基板２は、第２半導体基板３及び第３半導体基板４よりも薄く、第２半導体基板３は、第３半導体基板４よりも薄い。例えば、第１半導体基板２の厚みは、例えば３〜２０μｍ、好ましくは５μｍ程度であり、第２半導体基板３の厚みは、例えば３０〜１００μｍ、好ましくは５０μｍ程度であり、第３半導体基板４の厚みは、例えば１５０〜４００μｍ、好ましくは２７０μｍ程度である。また、第１半導体基板２には、直列抵抗を下げるため低抵抗基板を用いる。第１半導体基板２の比抵抗は、例えば０．０００１〜０．０１Ωｃｍ、好ましくは０．００１Ωｃｍである。第２半導体基板３及び第３半導体基板４には、低バイアス電圧で空乏層が広がりやすくするために高抵抗基板を用いる。第２半導体基板３及び第３半導体基板４の比抵抗は、例えば１〜１０ｋΩｃｍ、好ましくは５ｋΩｃｍ程度である。

第２半導体基板３は、図中符号Ａに示す向きに延びる互いに対向した二つの側面の各々がエッチングにより傾斜状に形成された傾斜状部５を有する。この傾斜状部５は、後述する第１領域Ｂ１及び後述する第３領域Ｂ３を含む。傾斜状部５が設けられることにより、表面Ｓ１には、第１領域Ｂ１と後述する第２領域Ｂ２とが形成される。ここで、第１領域Ｂ１は、表面Ｓ１のうち図中符号Ａに示す向きに延びる端部にあって第２半導体基板３が貼着されていない領域であり、第２領域Ｂ２は、第１領域Ｂ１に隣り合うとともに第２半導体基板３が貼着された領域であり、第３領域Ｂ３は、第２半導体基板３の側面のうち第１領域Ｂ１に連続する領域である。

第２半導体基板３では、第２導電型（以下、Ｐ型とする。）を示すＰ^＋型不純物添加領域６が、第１半導体基板２が貼着された表面に対向する表面Ｓ３に設けられ、Ｎ^＋型高濃度不純物添加領域７が、傾斜状部５に含まれる第１領域Ｂ１及び第３領域Ｂ３と、後述する第４領域Ｂ４とを含む領域に設けられ、ＳｉＯ_２膜８が、表面Ｓ３上に設けられている。ここで、第４領域Ｂ４は、表面Ｓ３のうち図中符号Ａに示す向きに延びる端部にあって第３領域Ｂ３に連続する領域となっている。ＳｉＯ_２膜８には図中符号Ａに示す向きに延びる二つのコンタクトホール８ａが設けられている。ＳｉＯ_２膜８は、これら二つのコンタクトホール８ａによって図中符号Ａに示す向きに延びる三つの部分に分割されている。各コンタクトホール８ａは、表面Ｓ３のうちＰ^＋型不純物添加領域６上にあって図中符合Ａに示す向きに延びる領域に設けられている。また、図ではＮ^＋型高濃度不純物添加領域７が、第１半導体基板２の厚さと同程度の厚さで形成されているが、Ｎ^＋型高濃度不純物添加領域７は第１半導体基板２の厚さより薄くても厚くてもよい。

コンタクトホール８ａにはＡｌ等の導電体から成るアノード電極（信号取り出し電極）９が設けられている。アノード電極９は、コンタクトホール８ａを介してＰ^＋型不純物添加領域６と電気的に接続されている。また、第１領域Ｂ１、第３領域Ｂ３及び第４領域Ｂ４を含む領域上にはＡｌ等の導電体から成るカソード電極１０が設けられている。カソード電極（共通電極）１０は、第１領域Ｂ１を介して第１半導体基板２と電気的に接続されている。

第３半導体基板４では、第１半導体基板２が貼着された表面に対向する表面Ｓ４に、第２導電型を示すＰ^＋型不純物添加領域１１が設けられ、表面Ｓ４のうち図中符号Ａに示す向きに延びる端部にＮ^＋型高濃度不純物添加領域１２が設けられ、表面Ｓ４上にはＳｉＯ_２膜１３が設けられている。ＳｉＯ_２膜１３には図中符号Ａに示す向きに延びるコンタクトホール１３ａとコンタクトホール１３ｂとが設けられている。ＳｉＯ_２膜８は、コンタクトホール１３ａとコンタクトホール１３ｂとによって、図中符号Ａに示す向きに延びる五つの部分に分割されている。コンタクトホール１３ａは、表面Ｓ４のうちＰ^＋型不純物添加領域１１上にあって図中符号Ａに示す向きに延びている領域に設けられ、コンタクトホール１３ｂは、表面Ｓ４のうちＮ^＋型高濃度不純物添加領域１２上にあって図中符号Ａに示す向きに延びている領域に設けられている。

コンタクトホール１３ａにはＡｌ等の導電体から成るアノード電極１４が設けられ、コンタクトホール１３ｂにはＡｌ等の導電体から成るカソード電極１５が設けられている。アノード電極１４はコンタクトホール１３ａを介してＰ^＋型不純物添加領域１１と電気的に接続され、カソード電極１５はコンタクトホール１３ｂを介してＮ^＋型高濃度不純物添加領域１２と電気的に接続されている。

上記構成のエネルギー線検出素子１では、第１半導体基板２が第２半導体基板３及び第３半導体基板４よりも薄く、第２半導体基板３が第３半導体基板４よりも薄い。このため、第２半導体基板３にエネルギー線を入射させれば、このエネルギー線が第２半導体基板３を通過する際に失うエネルギーΔＥが、第２半導体基板３によって検出され、更にこのエネルギー線が第３半導体基板４を通過する際に失うエネルギーＥが、第３半導体基板４によって検出される。このようにして検出されたΔＥとＥとを用いれば入射したエネルギー線の種類が弁別できる。

次に、図２〜図６を参照し、実施形態に係るエネルギー線検出素子１の製造方法について説明する。図２〜図６は、実施形態に係るエネルギー線検出素子の製造工程を説明するための図である。まず、図２（ａ）に示すように、厚さ２７０μｍ程度の第３半導体基板４を用意する。次に、図２（ｂ）に示すように、第１半導体基板２を第３半導体基板４の表面に直接貼着し、更に、図２（ｃ）に示すように、この第１半導体基板２を厚さが５μｍ程度になるまで研磨加工する。次に、図２（ｄ）に示すように、研磨加工後の第１半導体基板２の表面に第２半導体基板３を直接貼着し、更に、図２（ｅ）に示すように、この第２半導体基板３を厚さが５０μｍ程度になるまで研磨加工する。これにより、第１半導体基板２の各表面に第２半導体基板３と第３半導体基板４とが直接貼着されたＤＢＷが形成される。

次に、図３（ａ）に示すように、第２半導体基板３の表面上にＳｉＯ_２膜２０を設け、第３半導体基板４の表面上にＳｉＯ_２膜２１を設け、ＳｉＯ_２膜２０に開口２０ａを設けて第２半導体基板３の表面の一部を露出させ、ＳｉＯ_２膜２１に開口２１ａを設けて第３半導体基板４の表面の一部を露出させ、この露出した第３半導体基板４の表面にイオン注入等によりＮ型不純物を添加してＮ^＋型高濃度不純物添加領域１２を設ける。

次に、図３（ｂ）に示すように、開口２０ａにおいて露出した第２半導体基板３の表面にイオン注入等によりＮ型不純物を添加してＮ^＋型高濃度不純物添加領域７を設け、ＳｉＯ_２膜２０及びＳｉＯ_２膜２１をエッチング除去し、第２半導体基板３の表面上にＳｉＯ_２膜２２を設け、第３半導体基板４の表面上にＳｉＯ_２膜２３を設ける。

次に、図３（ｃ）に示すように、ＳｉＯ_２膜２３に開口２３ａを設けて第３半導体基板４の表面の一部を露出させ、この露出した第３半導体基板４の表面にイオン注入等によりＰ型不純物を添加してＰ^＋型不純物添加領域１１を設ける。

次に、図３（ｄ）に示すように、ＳｉＯ_２膜２２に開口２２ａを設けて第２半導体基板３の表面の一部を露出させ、この露出した第２半導体基板３の表面にイオン注入等によりＰ型不純物を添加してＰ^＋型不純物添加領域６を設け、ＳｉＯ_２膜２３をエッチング除去し、第３半導体基板４の表面上にＳｉＯ_２膜１３を設ける。そして、図３（ｅ）に示すように、ＳｉＯ_２膜２２をエッチング除去し、第２半導体基板３の表面上にＳｉＯ_２膜８を設ける。

次に、図４（ａ）に示すように、ＳｉＯ_２膜１３にコンタクトホール１３ａ及びコンタクトホール１３ｂを設けてＰ^＋型不純物添加領域１１及びＮ^＋型高濃度不純物添加領域１２の各表面の一部を露出させる。そして、図４（ｂ）に示すように、ＳｉＯ_２膜１３と、コンタクトホール１３ａ及びコンタクトホール１３ｂとを覆うようにＳｉＮ膜２６を設け、ＳｉＯ_２膜８の表面上にＳｉＮ膜２４を設け、このＳｉＮ膜２４の表面上にＳｉＯ_２膜２５を設け、ＳｉＯ_２膜８、ＳｉＮ膜２４及びＳｉＯ_２膜２５が積層されて成る積層部にエッチングによる開口２５ａを設けてＮ^＋型高濃度不純物添加領域７の表面の一部を露出させる。

次に、図４（ｃ）に示すように、開口２５ａにおいて露出したＮ^＋型高濃度不純物添加領域７の表面に対し、第１半導体基板２の表面（表面Ｓ１）の一部が露出するまでアルカリエッチングを行う。このエッチング処理によって傾斜状部５（第１領域Ｂ１及び第３領域Ｂ３）が設けられる。ここで、（１００）面方位のウェハはアルカリエッチングが容易に行える。その一方、（１１１）面方位のウェハは、（１００）面方位のウェハに比較してアルカリエッチングの速度が略１００分の１倍程度遅い。このため、（１１１）面方位の第１半導体基板２がエッチングストッパとして機能することとなる。よって精度良いエッチング加工が可能となる。

次に、図５（ａ）に示すように、第１領域Ｂ１と第３領域Ｂ３とにイオン注入等によりＮ型不純物を添加する。Ｎ^＋型高濃度不純物添加領域７は傾斜状部５を含むように拡張される。そして、図５（ｂ）に示すように、ＳｉＯ_２膜２５をエッチング除去し、更に、図５（ｃ）に示すように、ＳｉＮ膜２４及びＳｉＮ膜２６もエッチング除去する。

次に、図６（ａ）に示すように、コンタクトホール１３ａにアノード電極１４を設け、コンタクトホール１３ｂにカソード電極１５を設ける。そして、図６（ｂ）に示すように、ＳｉＯ_２膜８にコンタクトホール８ａを設けてＰ^＋型不純物添加領域６及びＮ^＋型高濃度不純物添加領域７の各表面の一部を露出させる。この露出したＮ^＋型高濃度不純物添加領域７の表面の一部は図１（ｂ）に示す第４領域Ｂ４に対応している。

次に、図６（ｃ）に示すように、コンタクトホール８ａにアノード電極９を設け、第１領域Ｂ１と、第３領域Ｂ３と、第４領域Ｂ４と、この第４領域Ｂ４に連続するＳｉＯ_２膜８の側面及び表面の一部とにカソード電極１０を設ける。これによりカソード電極１０は、ＳｉＯ_２膜８の表面から第１半導体基板２の表面（第１領域Ｂ１）に至る形状を有すると共に第１半導体基板２と電気的に接続される。以上説明した工程によって図１（ａ）及び図１（ｂ）に示すエネルギー線検出素子１が製造される。

次に上述のエネルギー線検出素子１が有する効果を説明する。まず、第２半導体基板３及び第３半導体基板４の面方位が第１半導体基板２の面方位と異なる。このため、第２半導体基板３と第１半導体基板２との貼着界面と、第３半導体基板４と第１半導体基板２との貼着界面とでは、原子レベルにおける凹凸が低減され、良好な平坦性が実現できる。このように第１半導体基板２に第２半導体基板３及び第３半導体基板４が貼着された貼合基板によってエネルギー線検出素子１が構成されている。このため、逆バイアス電圧を増加させた場合に第２半導体基板の内部で生じる暗電流の増大が抑制できる。

また、特許文献１（特開平５−３３３７号公報）に記載の半導体放射線検出器では、一枚の基板の表裏面の各々に空乏層が形成されるため、各空乏層の厚さ調整を精度良く行うのが困難である。これに対し、エネルギー線検出素子１では、カソード電極１０が、第２半導体基板３及び第３半導体基板４に挟まれた第１半導体基板２と電気的に接続され、アノード電極９及びアノード電極１４が、第２半導体基板３及び第３半導体基板４の各表面に設けられた不純物添加領域上に各々設けられている。そして、第２半導体基板３及び第３半導体基板４に対してはこれら各基板の厚み方向に逆バイアス電圧がそれぞれ印加される。従って、第２半導体基板３及び第３半導体基板４の内部において厚さ方向に延びる各空乏層の厚さは、第２半導体基板３及び第３半導体基板４の厚み方向に印加する逆バイアス電圧をそれぞれ調整することによって高精度に調整可能となる。

更に、特許文献１に記載の半導体放射線検出器では、二つの空乏層が重ならないようにするため基板に十分な厚みを持たせる必要が生じる。この場合、空乏層の厚みもこの基板の厚みに応じて拡げる必要が生じる。このため、大きな逆バイアス電圧を印加しなければならない。しかし、大きな逆バイアス電圧が印加されると、基板の電気的特性に変化が生じて信頼性が低下したり、暗電流の増大を招くこととなる。これに対し、エネルギー線検出素子１では、二つの空乏層が二つの基板（第２半導体基板３及び第３半導体基板４）に形成されるため、第２半導体基板３及び第３半導体基板４を厚くしなくても二つの空乏層が重なる、という現象はほとんど生じない。このため、大きな逆バイアス電圧を印加する必要がない。従って、暗電流の増大や信頼性の低下を回避できる。更に、素子の薄化も可能となる。

更に、特許文献１に記載の半導体放射線検出器では、逆バイアス電圧を印加するアノード電極とカソード電極とが基板の平面方向に並列に設けられている。このため、基板内で発生したキャリア電荷は、基板の平面方向に移動して各電極に到達することとなる。従って、キャリア電荷の発生位置によってはキャリア電荷が各電極に到達するまでに要する時間が比較的長くかかる場合がある。これに対し、エネルギー線検出素子１では、逆バイアス電圧を印加するアノード電極９及びアノード電極１４と、カソード電極１０と電気的に接続されている第１半導体基板２とが基板の厚み方向に並列に設けられている。そして、キャリア電荷は、アノード電極９及びアノード電極１４と、第１半導体基板２との間で発生する。このため、キャリア電荷は、基板の厚み方向に移動して各電極に到達することとなる。ところで、基板の厚み方向の距離は、平面方向の距離に比較して短い。従って、キャリア電荷の発生位置にかかわらず、キャリア電荷がアノード電極９及びアノード電極１４と第１半導体基板とに到達するまでに要する時間は、特許文献１に記載の半導体検出器と比較して短い。このため、より高い応答速度が実現できるとともに、応答速度の低下を伴うことなくエネルギー線検出素子１の大面積化が可能となる。

更に、特許文献１には、二つの空乏層をそれぞれ発生させる二つの半導体層を接着剤で貼着されて成る半導体放射線検出器が開示されている。この接着剤が占めるスペースはデッドボリュームとなる。しかし、この接着スペースは、十分な貼り合わせ強度を保つため多量の接着剤を必要とすることに伴って比較的厚い。これに対し、エネルギー線検出素子１は、接着剤に換え、上記接着スペースよりも薄い第１半導体基板２が、第２半導体基板３と第３半導体基板４との間に直接貼着されて成るＤＢＷである。このため、接着剤を用いた場合に比較して、デッドボリュームを薄くできる。

また、特許文献２（特開昭５６−１２９３８０号公報）にはエピタキシャル成長させた半導体層を有する半導体放射線検出器が開示されている。しかし、エピタキシャル成長させた半導体層では高比抵抗化に例えば３００Ωｃｍ程度の限界を有する。このため、ＰＮ接合の接合容量を十分に低減できなくなり、更に、これに伴って半導体層内のＣＲ時定数も十分低減できなくなる。このため、応答の高速化が妨げられる。これに対し、エネルギー線検出素子１では、第１半導体基板２を含め第２半導体基板３及び第３半導体基板４の何れもがエピタキシャル成長によって形成されたものではないため、上述のような高比抵抗化の限界を回避できる。

更に、特許文献２に記載の半導体放射線検出器では、上述の高比抵抗化の限界に伴い大きな逆バイアス電圧の印加が必要となる。しかし、大きな逆バイアス電圧が印加されると、基板の電気的特性に変化が生じて信頼性が低下すると共に暗電流が増大してノイズ増大を招く。これに対し、エネルギー線検出素子１では、第１半導体基板２を含め第２半導体基板３及び第３半導体基板４の何れもがエピタキシャル成長によって形成されたものではないため、エネルギー線検出素子１では、上述のような高比抵抗化の限界が回避できる。このため、大きな逆バイアス電圧の印加が必要なくなる。従って、暗電流の増大や信頼性の低下を回避できる。

更に、特許文献２に記載の半導体放射線検出器では、エピタキシャル成長の際の高温熱処理等により、不純物濃度が高い層から不純物濃度の低い層へ不純物が移動し、この不純物濃度の低い層内に不純物濃度の高い領域が生じる場合がある。このような場合、逆バイアス電圧の印加時に空乏層化しない領域がこの低不純物層内に生じるため、キャリア電荷は、拡散により比較的緩慢に空乏層に到達するようになる。このため、応答の高速化が妨げられることとなる。これに対し、エネルギー線検出素子１では、第１半導体基板２を含め第２半導体基板３及び第３半導体基板４の何れもがエピタキシャル成長によって形成されたものではないため、上述のような不純物の移動を回避できる。このため、キャリア電荷の拡散が抑制されて応答の高速化を実現できる。

更に、エネルギー線検出素子１では、第１半導体基板２が第３半導体基板４上にエピタキシャル成長させて設けられたものとはなっていない。このため、エピタキシャル成長を用いた場合に比較して、第１半導体基板２には不純物や欠陥がほとんど含まれないため、暗電流をより低減できる。

（変形例）
なお、本発明は、上述の実施形態に係るエネルギー線検出素子１に限るものではない。例えば、本発明に係るエネルギー線検出素子の平面形状は、図１（ａ）に示すような１８０度回転対称な形状としたが、これに限らず、９０度回転対称な形状であってもよい。また、本発明は、図７に示すエネルギー線検出素子１ａや、図８に示すエネルギー線検出素子１ｂを含む。図７（ａ）は、実施形態の変形例に係るエネルギー線検出素子の平面図であり、図７（ｂ）は、図７（ａ）に示すＩＩ−ＩＩ線に沿ってとられたエネルギー線検出素子の断面図である。また、図８（ａ）は、実施形態の変形例に係るエネルギー線検出素子の平面図であり、図８（ｂ）は、図８（ａ）に示すＩＩＩ−ＩＩＩ線に沿ってとられたエネルギー線検出素子の断面図である。

まず図７に示すエネルギー線検出素子１ａについて説明する。エネルギー線検出素子１ａは、第１半導体基板３１、第２半導体基板３２及び第３半導体基板３３を主に備える。このエネルギー線検出素子１ａでは、第１半導体基板３１の二つの表面のうち一方の表面Ｓ１ａ（第１の表面）に第２半導体基板３２が直接貼着され、他方の表面Ｓ２ａ（第２の表面）に第３半導体基板３３が直接貼着されることによりＤＢＷが構成される。第１半導体基板３１、第２半導体基板３２及び第３半導体基板３３は何れも第１導電型（Ｎ型）を示すＳｉ層から成るが、第１半導体基板３１は、第２半導体基板３２及び第３半導体基板３３に比較してＮ型の不純物濃度が高く、このため比抵抗が低い。また、第１半導体基板３１の面方位は（１１１）面方位であり、第２半導体基板３２及び第３半導体基板３３の面方位は何れも（１００）面方位である。なお、第３半導体基板３３の面方位は（１１１）面方位であってもよい。また、第１半導体基板３１、第２半導体基板３２及び第３半導体基板３３の各厚みは、例えば、上述の第１半導体基板２、第２半導体基板３及び第３半導体基板４の各厚みとそれぞれ同じである。

第２半導体基板３２では、テーパ状孔部３８が第２半導体基板３２に設けられている。テーパ状孔部３８は、後述する第５領域Ｂ１ａ及び第６領域Ｂ２ａを含んでおり、また後述する表面Ｓ３ａから表面Ｓ１ａに至る貫通孔を成す。ここで、第５領域Ｂ１ａは、第１半導体基板３１の表面Ｓ１ａの一部であり、テーパ状孔部３８の底面である。第６領域Ｂ２ａは、テーパ状孔部３８の側面であり、第５領域Ｂ１ａに連続していると共に第２半導体基板３２の表面Ｓ３ａにも連続している。表面Ｓ３ａは、第２半導体基板３２の二つの表面のうち第１半導体基板３１が貼着されている表面に対向する表面である。テーパ状孔部３８によって成る貫通孔の形状は、アルカリエッチングによって形成されるため、表面Ｓ１ａから表面Ｓ３ａに向かって断面が拡がった角錐台となっている。この場合、（１１１）面方位の第１半導体基板３１はエッチングストッパとしての役割を果たす。なお、テーパ状孔部３８の断面形状は四角形に限らず他の多角形でもよいし、円形（楕円を含む）であってもよい。

また、第２半導体基板３２には、Ａｌ等の導電体から成る導電部３９ａが設けられている。導電部３９ａは、第５領域Ｂ１ａから第６領域Ｂ２ａを介して表面Ｓ３ａに至る形状を有しており、第１半導体基板３１と電気的に接続されている。そして、表面Ｓ３ａには導電体から成る電極端子３９ｂが設けられている。電極端子３９ｂは導電部３９ａと電気的に接続されている。これら導電部３９ａと電極端子３９ｂとによってカソード電極３９が構成される。

更に、表面Ｓ３ａにはＰ^＋型不純物添加領域３４が設けられ、後述する表面Ｓ４ａのうちＰ^＋型不純物添加領域３４に対向する箇所にはＰ^＋型不純物添加領域３５が設けられている。ここで、表面Ｓ４ａは、第３半導体基板３３の二つの表面のうち第１半導体基板３１が貼着された表面に対向する表面である。そして、Ｐ^＋型不純物添加領域３４上には、Ａｌ等の導電体から成るアノード電極３６が設けられ、Ｐ^＋型不純物添加領域３５上には、Ａｌ等の導電体から成るアノード電極３７が設けられている。アノード電極３６はＰ^＋型不純物添加領域３４と電気的に接続され、アノード電極３７はＰ^＋型不純物添加領域３５と電気的に接続されている。また、テーパ状孔部３８の底面である第５領域Ｂ１ａと、表面Ｓ３ａの内、アノード電極３６と、導電部３９ａ及び電極端子３９ｂとによって構成されるカソード電極３９以外の部分はＳｉＯ_２膜４１でパッシベーションされている。同様に、表面Ｓ４ａの内、アノード電極３７以外の部分はＳｉＯ_２膜４２でパッシベーションされている。

次に図８に示すエネルギー線検出素子１ｂについて説明する。エネルギー線検出素子１ｂは、第１半導体基板５１、第２半導体基板５２及び第３半導体基板５３を主に備える。このエネルギー線検出素子１ｂでは、第１半導体基板５１の二つの表面のうち一方の表面Ｓ１ｂ（第１の表面）に第２半導体基板５２が直接貼着され、他方の表面Ｓ２ｂ（第２の表面）に第３半導体基板５３が直接貼着されることによりＤＢＷが構成される。第１半導体基板５１、第２半導体基板５２及び第３半導体基板５３は何れも第１導電型（Ｎ型）を示すＳｉ層から成るが、第１半導体基板５１は、第２半導体基板５２及び第３半導体基板５３に比較してＮ型の不純物濃度が高く、このため比抵抗が低い。また、第１半導体基板５１の面方位は（１１１）面方位であり、第２半導体基板５２及び第３半導体基板５３の面方位は何れも（１００）面方位である。なお、第３半導体基板５３の面方位は（１１１）面方位であってもよい。また、第１半導体基板５１、第２半導体基板５２及び第３半導体基板５３の各厚みは、例えば、上述の第１半導体基板２、第２半導体基板３及び第３半導体基板４の各厚みとそれぞれ同じである。

エネルギー線検出素子１ｂでは、後述する表面Ｓ３ｂから後述する表面Ｓ４ｂに至る貫通孔を成す柱状部５８が設けられている。この貫通孔の形状は略四角柱となっている。なお、柱状部５８の断面形状は四角形に限らず他の多角形でもよいし、円形（楕円を含む）であってもよい。ここで、表面Ｓ３ｂは、第２半導体基板５２の二つの表面のうち第１半導体基板５１が貼着された表面に対向する表面であり、表面Ｓ４ｂは、第３半導体基板５３の二つの表面のうち第１半導体基板５１が貼着された表面に対向する表面である。

柱状部５８内には、Ａｌ等の導電体から成る導電部５９ａが充填されている。そして、導電部５９ａは、第１半導体基板５１と電気的に接続されている。表面Ｓ３ｂにはＡｌ等の導電体から成る電極端子５９ｂが設けられており、電極端子５９ｂは、導電部５９ａと電気的に接続されている。これら導電部５９ａと電極端子５９ｂとによってカソード電極５９が構成される。

また、表面Ｓ３ｂにはＰ^＋型不純物添加領域５４が設けられ、表面Ｓ４ｂのうちＰ^＋型不純物添加領域５４に対向する箇所にはＰ^＋型不純物添加領域５５が設けられている。そして、Ｐ^＋型不純物添加領域５４上には、Ａｌ等の導電体から成るアノード電極５６が設けられ、Ｐ^＋型不純物添加領域５５上には、Ａｌ等の導電体から成るアノード電極５７が設けられている。アノード電極５６はＰ^＋型不純物添加領域５４と電気的に接続され、アノード電極５７はＰ^＋型不純物添加領域５５と電気的に接続されている。また、表面Ｓ３ｂの内、アノード電極５６と、導電部５９ａ及び電極端子５９ｂとによって構成されるカソード電極５９以外の部分はＳｉＯ_２膜６１でパッシベーションされている。同様に、表面Ｓ４ｂの内、アノード電極５７以外の部分はＳｉＯ_２膜６２でパッシベーションされている。

実施形態に係るエネルギー線検出素子の構成を示す図である。 実施形態に係るエネルギー線検出素子の製造工程を説明するための図である。 実施形態に係るエネルギー線検出素子の製造工程を説明するための図である。 実施形態に係るエネルギー線検出素子の製造工程を説明するための図である。 実施形態に係るエネルギー線検出素子の製造工程を説明するための図である。 実施形態に係るエネルギー線検出素子の製造工程を説明するための図である。 実施形態の変形例に係るエネルギー線検出素子の構成を示す図である。 実施形態の変形例に係るエネルギー線検出素子の構成を示す図である。

符号の説明

１，１ａ，１ｂ…エネルギー線検出素子、２，３１，５１…第１半導体基板、３，３２，５２…第２半導体基板、４，３３，５３…第３半導体基板、５…傾斜状部、６，１１，３４，３５，５４，５５…Ｐ^＋型不純物添加領域、７，１２…Ｎ^＋型高濃度不純物添加領域、８，１３…ＳｉＯ_２膜、８ａ，１３ａ，１３ｂ…コンタクトホール、９，１４，３６，３７，５６，５７…アノード電極、１０，１５，３９，５９…カソード電極、３８…テーパ状孔部、３９ａ，５９ａ…導電部、３９ｂ，５９ｂ…電極端子、５８…柱状部、４１，４２，６１，６２…ＳｉＯ_２膜。

Claims (7)

1. 第１の表面及び第２の表面を有しており第１導電型の第１半導体基板と、
   前記第１半導体基板の前記第１の表面に貼着されており該第１半導体基板と異なる面方位を有すると共に該第１半導体基板よりも厚い第１導電型の第２半導体基板と、
   前記第１半導体基板の前記第２の表面に貼着されており前記第２半導体基板よりも厚い第１導電型の第３半導体基板と、
   前記第１半導体基板と電気的に接続された共通電極と、
   前記第２半導体基板及び前記第３半導体基板のそれぞれに対して設けられ、前記第２半導体基板及び前記第３半導体基板のそれぞれが有する第２導電型の不純物添加領域と電気的に接続された信号取り出し電極と
   を備え、
   前記不純物添加領域は、前記第２半導体基板及び前記第３半導体基板の各々が有する表面のうち、前記第１半導体基板が貼着された表面に対向する表面に設けられ、
   前記第１半導体基板は、前記第２半導体基板及び前記第３半導体基板に比較して前記第１導電型の不純物濃度が高い
   ことを特徴とするエネルギー線検出素子。
2. 前記第１半導体基板は、（１１１）面方位を有し、前記第２半導体基板は、（１００）面方位を有する、ことを特徴とする請求項１に記載のエネルギー線検出素子。
3. 前記第３半導体基板は、前記第１半導体基板と異なる面方位を有する、ことを特徴とする請求項１又は２に記載のエネルギー線検出素子。
4. 前記第３半導体基板は、（１００）面方位を有する、ことを特徴とする請求項３に記載のエネルギー線検出素子。
5. 前記第１の表面は、当該第１の表面の端部にある第１領域と、該第１領域に隣り合うとともに前記第２半導体基板が貼着された第２領域とを含み、
   前記共通電極は、前記第１領域において前記第１半導体基板と電気的に接続されている、ことを特徴とする請求項１〜４の何れか一項に記載のエネルギー線検出素子。
6. 前記第２半導体基板は、当該第２半導体基板の二つの表面の間を貫通する貫通孔を有し、
   前記共通電極は、前記貫通孔を介して前記第１半導体基板と電気的に接続されている、ことを特徴とする請求項１〜４の何れか一項に記載のエネルギー線検出素子。
7. 前記第２半導体基板及び前記第３半導体基板の各々が有する各二つの表面のうち、前記第１半導体基板が貼着された表面に対向する各表面の間を貫通する貫通孔を有し、
   前記共通電極は、前記貫通孔を介して前記第１半導体基板と電気的に接続されている、ことを特徴とする請求項１〜４の何れか一項に記載のエネルギー線検出素子。

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