JP2006338199A - Low-consumption power circuit - Google Patents
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Abstract
Description
本発明は低消費電力回路に係り、特に低消費電力な発振回路、及びこの発振回路を駆動するために直流バイアスを供給する低消費電力なバイアス回路に関する。 The present invention relates to a low power consumption circuit, and more particularly to a low power consumption oscillation circuit and a low power consumption bias circuit that supplies a DC bias to drive the oscillation circuit.
時計用などに代表される低消費電力用IC(低消費電力回路)では、消費電流を極限まで下げることが電池寿命を延ばすことに繋がり、大きな付加価値を生む。このため、低消費電力用IC中を流れる電流は、数nA〜数100nA等の非常に小さな値に設定される。 In a low power consumption IC (low power consumption circuit) typified by a watch or the like, reducing the current consumption to the limit leads to an extension of the battery life and produces great added value. For this reason, the current flowing in the low power consumption IC is set to a very small value such as several nA to several hundred nA.
特許文献1には、バイアス電圧と誤差電圧を発生するバイアス電圧発生回路と、バイアス電流を発生する電流出力部と、バイアス電圧発生回路に起動電流を供給する起動電流供給部を有したバイアス電流発生装置が開示されている。ここで、バイアス電圧発生回路は平衡電流検出部と電源電流制御部を備えている。特許文献1に記載されたバイアス電流発生装置によれば、電源電圧VDDの変動などによって、平衡電流検出部の平衡が崩れると生じるバイアス電圧と誤差電圧間の電位差を電源電流制御部にフィードバックすることにより、電源電流制御部は平衡電流検出部が常に平衡状態にあるように、平衡電流検出部に供給する電流を制御するため、電源電圧VDDが変動してもバイアス電圧を電流出力部から供給されるバイアス電流が常に一定となるような値に保持することができる。それ故、電源電圧VDDを低電圧化しても、安定なバイアス電流の供給を行うことができる。
しかしながら、特許文献1に記載されたような、従来のバイアス電流発生装置(バイアス回路)では、電源投入時にバイアス回路を所望の動作状態とするために、起動電流を流す起動モードを設けるのが一般的である。即ち、起動モードによりバイアス回路を構成するそれぞれのトランジスタの各ノードを動的な状態とし、その後、定常モードとすることで各トランジスタに所望の電流が流れる安定状態に遷移させる。このため、従来のバイアス電流発生装置(バイアス回路)では、起動モード時に、定常状態の数倍〜数十倍の電流が流れてしまうトランジスタが存在する。カレントミラー接続されたトランジスタ群を含む回路であれば、複数のトランジスタで、定常状態の数倍〜数十倍の電流が流れてしまう。又、従来のバイアス回路では、バイアス回路中に、電流源として動作する駆動回路が含まれている場合は、駆動回路全体の電流が増えることになり、時計用等の低消費電力用ICでは、電池の消耗を早める等の不具合を生じる。
However, in the conventional bias current generator (bias circuit) as described in
バイアス回路により駆動される駆動回路の一例が、特許文献2に示されるような水晶発振回路である。この様な従来の水晶発振回路では、駆動電流を、数nA〜数100nA等の非常に小さな値に設定すれば、発振に必要な電圧に安定する迄には、数秒〜10秒程度の時間が必要となってしまう。電池投入から発振開始までの時間が遅いと、テスト時間を要し製造コストが増大したり、電池交換時に故障との見分けがつき難くなるといった問題を生じる。そして、時計用ICなどでは、発振開始時間を規定する仕様がありこれを満たせなくなる。
本発明は、起動動作時における電流の増大を必要最小限に抑え、安定した起動動作が可能で、小型な低消費電力回路を提供することを目的とする。 An object of the present invention is to provide a small-sized low power consumption circuit that can suppress a current increase during start-up operation to a minimum and can perform a stable start-up operation.
上記目的を達成するために、本発明の第1の態様は、(イ)第1主電源からの電圧を供給されるカレントミラー回路と、(ロ)このカレントミラー回路の出力端に一端を接続した第1分割抵抗、この第1分割抵抗に一端を接続した第2分割抵抗との直列回路からなるバイアス分割回路と、(ハ)第1分割抵抗の一端に制御端子を、第1主電源とは異なる電位の第2主電源に第1主電流端子を、第2分割抵抗の他端に第2主電流端子を接続した第1トランジスタと、(ニ)第2分割抵抗の他端に制御端子を、第2主電源に第1主電流端子を、カレントミラー回路の入力端に第2主電流端子を接続した、第1トランジスタと同一チャネル導電型の第2トランジスタとを含み、起動時に第1分割抵抗と第2分割抵抗との接続ノードに起動電流を印加するバイアス回路を備える低消費電力回路であることを特徴とする。 In order to achieve the above object, according to a first aspect of the present invention, (a) a current mirror circuit to which a voltage from a first main power supply is supplied, and (b) one end connected to an output terminal of the current mirror circuit A bias dividing circuit comprising a series circuit of the first dividing resistor and a second dividing resistor having one end connected to the first dividing resistor, and (c) a control terminal at one end of the first dividing resistor, a first main power supply, A first transistor having a first main current terminal connected to a second main power supply having a different potential, a second main current terminal connected to the other end of the second dividing resistor, and (d) a control terminal connected to the other end of the second dividing resistor. Including a first main current terminal connected to the second main power supply and a second main current terminal connected to the input end of the current mirror circuit, and a first transistor and a second transistor of the same channel conductivity type. Applying a starting current to the connection node between the split resistor and the second split resistor Characterized in that it is a low-power circuit including a bias circuit that.
本発明の第2の態様は、(イ)第1制御電源に第1主電流端子を接続した第1発振トランジスタと、(ロ) この第1発振トランジスタの第2主電流端子に第2主電流端子を接続し、第1主電流端子を第1制御電源とは異なる電位の第2制御電源に接続した、第1発振トランジスタと反対チャネル導電型の第2発振トランジスタと、(ハ)一方の電極を第2発振トランジスタの制御端子に接続した第1容量と、(ニ)第1容量の他方の電極を一方の電極に接続し、他方の電極を第1発振トランジスタと第2発振トランジスタの接続ノードに接続した圧電振動子と、(ホ)一方の電極を圧電振動子の他方の電極に接続し、他方の電極を第1発振トランジスタの制御端子に接続した帰還抵抗回路と、(ヘ)第1発振トランジスタの制御端子に第1端子を接続し、接続ノードに第2端子を接続した振幅制限素子とを備え、第1発振トランジスタと第2発振トランジスタとで、発振アンプを構成し、第1発振トランジスタと第2発振トランジスタとの接続ノードをこの発振アンプの出力ノードとする発振回路を有する低消費電力回路であることを特徴とする。 The second aspect of the present invention includes (a) a first oscillation transistor in which a first main current terminal is connected to a first control power supply, and (b) a second main current at a second main current terminal of the first oscillation transistor. A second oscillation transistor having a channel conductivity type opposite to that of the first oscillation transistor, the first main current terminal being connected to a second control power source having a potential different from that of the first control power source, and (c) one electrode. A first capacitor connected to the control terminal of the second oscillation transistor, and (d) the other electrode of the first capacitance is connected to one electrode, and the other electrode is a connection node between the first oscillation transistor and the second oscillation transistor. (E) a feedback resistor circuit in which one electrode is connected to the other electrode of the piezoelectric vibrator and the other electrode is connected to the control terminal of the first oscillation transistor; and (f) a first The first terminal to the control terminal of the oscillation transistor And an amplitude limiting element having a second node connected to the connection node. The first oscillation transistor and the second oscillation transistor constitute an oscillation amplifier, and the first oscillation transistor and the second oscillation transistor are connected to each other. It is a low power consumption circuit having an oscillation circuit whose connection node is an output node of the oscillation amplifier.
本発明の第3の態様は、(イ)第1制御電源に第1主電流端子を接続した第1発振トランジスタと、(ロ) この第1発振トランジスタの第2主電流端子に第2主電流端子を接続し、第1主電流端子を第1制御電源とは異なる電位の第2制御電源に接続した、第1発振トランジスタと反対チャネル導電型の第2発振トランジスタと、(ハ)一方の電極を第2発振トランジスタの制御端子に接続した第1容量と、(ニ)第1容量の他方の電極を一方の電極に接続し、他方の電極を第1発振トランジスタと第2発振トランジスタの接続ノードに接続した圧電振動子と、(ホ)一方の電極を圧電振動子の他方の電極に接続し、他方の電極を第1発振トランジスタの制御端子に接続した帰還抵抗回路と、(ヘ)接続ノードに第1端子を接続し、第2発振トランジスタの制御端子に第2端子を接続した振幅制限素子とを備え、第1発振トランジスタと第2発振トランジスタとで、発振アンプを構成し、第1発振トランジスタと第2発振トランジスタとの接続ノードをこの発振アンプの出力ノードとする発振回路を有する低消費電力回路であることを特徴とする。 The third aspect of the present invention includes (a) a first oscillation transistor in which a first main current terminal is connected to a first control power supply, and (b) a second main current at a second main current terminal of the first oscillation transistor. A second oscillation transistor having a channel conductivity type opposite to that of the first oscillation transistor, the first main current terminal being connected to a second control power source having a potential different from that of the first control power source, and (c) one electrode. A first capacitor connected to the control terminal of the second oscillation transistor, and (d) the other electrode of the first capacitance is connected to one electrode, and the other electrode is a connection node between the first oscillation transistor and the second oscillation transistor. (E) a feedback resistor circuit in which one electrode is connected to the other electrode of the piezoelectric vibrator and the other electrode is connected to the control terminal of the first oscillation transistor; and (f) a connection node. Connect the first terminal to the second oscillation An amplitude limiting element having a second terminal connected to a control terminal of the transistor, the first oscillation transistor and the second oscillation transistor form an oscillation amplifier, and a connection node between the first oscillation transistor and the second oscillation transistor It is a low power consumption circuit having an oscillation circuit as an output node of this oscillation amplifier.
本発明によれば、起動動作時における電流の増大を必要最小限に抑え、安定した起動動作が可能で、小型な低消費電力回路を提供することができる。 According to the present invention, it is possible to provide a small-sized low power consumption circuit that can suppress a current increase during a start-up operation to a minimum and can perform a stable start-up operation.
次に、図面を参照して、本発明の第1〜第10の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。 Next, first to tenth embodiments of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic, and the relationship between the thickness and the planar dimensions, the ratio of the thickness of each layer, and the like are different from the actual ones. Therefore, specific thicknesses and dimensions should be determined in consideration of the following description. Moreover, it is a matter of course that portions having different dimensional relationships and ratios are included between the drawings.
又、以下に示す第1〜第10の実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。 Further, the following first to tenth embodiments exemplify apparatuses and methods for embodying the technical idea of the present invention, and the technical idea of the present invention is a component part. The material, shape, structure, arrangement, etc. are not specified below. The technical idea of the present invention can be variously modified within the technical scope described in the claims.
(第1の実施の形態)
本発明の第1の実施の形態に係る低消費電力回路は、図1に示すように、第1主電源VDDからの電圧を供給されるカレントミラー回路M1と、このカレントミラー回路M1の出力端に一端を接続した第1分割抵抗R1、この第1分割抵抗R1に一端を接続した第2分割抵抗R2との直列回路からなるバイアス分割回路R12と、第1分割抵抗R1の一端に制御端子を、第2分割抵抗R2の他端に第2主電流端子を、第1主電源VDDとは異なる電位の第2主電源(GND電源)に第1主電流端子を接続した第1トランジスタN1と、第2分割抵抗R2の他端に制御端子を、カレントミラー回路M1の入力端に第2主電流端子を、第2主電源GNDに第1主電流端子を接続した、第1トランジスタN1と同一チャネル導電型の第2トランジスタN2とを含むバイアス回路である。このバイアス回路は、起動時に第1分割抵抗R1と第2分割抵抗R2との接続ノードに起動電流ISTを印加する。本明細書において、「第1主電流端子」とは、バイポーラトランジスタ(BJT)においてエミッタ端子又はコレクタ端子のいずれか一方となる端子(電極)を意味する。電界効果トランジスタ(FET)や静電誘導トランジスタ(SIT)においてはソース端子又はドレイン端子のいずれか一方となる端子(電極)を意味する。「第2主電流端子」とは、BJTにおいては上記第1主電流端子とはならないエミッタ端子又はコレクタ端子のいずれか一方となる端子(電極)、FET,SITにおいては上記第1主電流端子とはならないソース端子又はドレイン端子のいずれか一方となる端子(電極)を意味する。即ち、第1主電流端子が、エミッタ端子であれば、第2主電流端子はコレクタ端子であり、第1主電流端子がソース端子であれば、第2主電流端子はドレイン端子を意味する。又、「制御端子」とは第1主電流端子及び第2主電流端子の間を流れる電流を制御する端子であり、具体的にはショットキー接合構造、絶縁ゲート構造の領域又は構造からなる端子を意味する。例えば、FET,SITでは、ゲート端子、若しくはゲート構造を意味し、BJTではベース端子を意味する。又、周知のようにトランジスタの「チャネル導電型」には、互いに反対チャネル導電型となるpチャネル型とnチャネル型が存在する。第1の実施の形態に係る低消費電力回路の説明では、第1トランジスタN1、及びこの第1トランジスタN1と同一チャネル導電型の第2トランジスタN2とをnMOSトランジスタであるとして説明するが、これに限定されるものではない。
(First embodiment)
As shown in FIG. 1, the low power consumption circuit according to the first embodiment of the present invention includes a current mirror circuit M1 supplied with a voltage from a first main power supply VDD, and an output terminal of the current mirror circuit M1. A bias dividing circuit R12 comprising a series circuit of a first dividing resistor R1 having one end connected to the first dividing resistor R2, a second dividing resistor R2 having one end connected to the first dividing resistor R1, and a control terminal at one end of the first dividing resistor R1 A first transistor N1 having a second main current terminal connected to the other end of the second dividing resistor R2 and a first main current terminal connected to a second main power supply (GND power supply) having a potential different from that of the first main power supply VDD; The same channel as the first transistor N1, in which the control terminal is connected to the other end of the second dividing resistor R2, the second main current terminal is connected to the input end of the current mirror circuit M1, and the first main current terminal is connected to the second main power supply GND. Including a conductive second transistor N2 A bias circuit. The bias circuit applies a first dividing resistor R1 the starting current I ST to a connection node between the second dividing resistor R2 at startup. In the present specification, the “first main current terminal” means a terminal (electrode) which is either an emitter terminal or a collector terminal in a bipolar transistor (BJT). In a field effect transistor (FET) and a static induction transistor (SIT), it means a terminal (electrode) which is either a source terminal or a drain terminal. The “second main current terminal” is a terminal (electrode) that is either an emitter terminal or a collector terminal that is not the first main current terminal in the BJT, and the first main current terminal in the FET or SIT. It means a terminal (electrode) that is either a source terminal or a drain terminal that should not be used. That is, if the first main current terminal is an emitter terminal, the second main current terminal is a collector terminal, and if the first main current terminal is a source terminal, the second main current terminal is a drain terminal. The “control terminal” is a terminal for controlling a current flowing between the first main current terminal and the second main current terminal, and specifically, a terminal having a region or structure of a Schottky junction structure or an insulated gate structure. Means. For example, FET and SIT mean a gate terminal or gate structure, and BJT means a base terminal. As is well known, the “channel conductivity type” of a transistor includes a p-channel type and an n-channel type that are opposite channel conductivity types. In the description of the low power consumption circuit according to the first embodiment, the first transistor N1 and the second transistor N2 having the same channel conductivity type as the first transistor N1 are described as nMOS transistors. It is not limited.
図1に示すように、カレントミラー回路M1は、nMOSトランジスタとは反対チャネル導電型であるpMOSトランジスタP1とpMOSトランジスタP2の対からなる。そして、VDD電源に、pMOSトランジスタP1とpMOSトランジスタP2の、それぞれの第1主電流端子(ソース端子)を接続している。この低消費電力回路(バイアス回路)の起動時に、第1分割抵抗R1と第2分割抵抗R2との接続ノードに起動電流ISTを印加するために、第1分割抵抗R1と第2分割抵抗R2の接続ノード(接続点)にドレイン端子を、VDD電源(第1主電源)にソース端子を接続したpMOSトランジスタP3を備えている。更に、バイアス分割回路R12の他端となる第2分割抵抗R2の他端にゲート端子を接続し、駆動回路CT1の入力端I3INにドレイン端子を接続し、GND電源(第2主電源)にソース端子を接続したnMOSトランジスタN3を備える。 As shown in FIG. 1, the current mirror circuit M1 is composed of a pair of a pMOS transistor P1 and a pMOS transistor P2 having a channel conductivity type opposite to that of the nMOS transistor. The first main current terminals (source terminals) of the pMOS transistor P1 and the pMOS transistor P2 are connected to the VDD power source. When the low power consumption circuit (bias circuit) is started, in order to apply the starting current I ST to the connection node between the first divided resistor R1 and the second divided resistor R2, the first divided resistor R1 and the second divided resistor R2 PMOS transistor P3 having a drain terminal connected to the connection node (connection point) and a source terminal connected to the VDD power supply (first main power supply). Further, a gate terminal is connected to the other end of the second dividing resistor R2, which is the other end of the bias dividing circuit R12, a drain terminal is connected to the input terminal I3IN of the drive circuit CT1, and a source is connected to the GND power supply (second main power supply). An nMOS transistor N3 having a terminal connected is provided.
第1の実施の形態に係る低消費電力回路は、起動信号ST=VDDレベルのとき、I1=I2=I3=0となる非動作状態と、所望の電流が流れ駆動回路CT1に定電流出力I3を供給する動作状態との2つの状態を取りうるバイアス回路である。電源投入時にバイアス回路を所望の動作状態とするためには、起動信号ST=GNDレベルとしnMOSトランジスタN1,nMOSトランジスタN2をONさせI1,I2を流す起動モードが必要となり、その後、ST=VDDレベルとし定常モードとすることでI1,I2,I3に所望の定電流が流れ安定状態に遷移し駆動回路CT1に定電流出力I3を供給する。
In the low power consumption circuit according to the first embodiment, when the activation signal ST = VDD level, a non-operating state in which I 1 = I 2 = I 3 = 0, a desired current flows, and the driving circuit CT1 is constant. a bias circuit that can take two states of the operating state for supplying a current output I 3. In order to bring the bias circuit into a desired operation state when the power is turned on, a start mode is required in which the start signal ST = GND level, the nMOS transistor N1 and the nMOS transistor N2 are turned on, and I 1 and I 2 are flown. By setting the VDD level to the steady mode, a desired constant current flows through I 1 , I 2 , and I 3 , transitions to a stable state, and a constant current output I 3 is supplied to the
ここで、pMOSトランジスタP1,pMOSトランジスタP2,nMOSトランジスタ(第1トランジスタ)N1,nMOSトランジスタ(第2トランジスタ)N2,nMOSトランジスタN3のチャネル幅をそれぞれWP1,WP2,WN1,WN2,WN3とし、チャネル長をそれぞれLP1,LP2,LN1,LN2,LN3とする。又、MOSトランジスタの弱反転領域に於けるゲート端子電圧に対するドレイン端子電流特性ln(Ids)の傾きを1/Kとし、nMOSトランジスタのゲート端子電圧がVg1,Vg2のときのドレイン端子電流をそれぞれId1,Id2とすると、
1/K={ln(Id1)―ln(Id2)}/(Vg1―Vg2) ・・・・・(1)
又、
LP1=LP2、 ・・・・・(2)
LN1=LN2=LN3 ・・・・・(3)
とし、
R1+R2=R12 ・・・・・(4)
とすると、ST=VDDレベルの動作状態のとき、I1,I2,I3はVDDに依存しない次の電流が発生し安定する。
Here, the channel widths of the pMOS transistor P1, the pMOS transistor P2, the nMOS transistor (first transistor) N1, the nMOS transistor (second transistor) N2, and the nMOS transistor N3 are set to W P1 , W P2 , W N1 , W N2 , W N , respectively. N3 and the channel lengths are L P1 , L P2 , L N1 , L N2 , and L N3 , respectively. Also, the drain terminal current characteristic ln (I ds ) with respect to the gate terminal voltage in the weak inversion region of the MOS transistor is 1 / K, and the drain terminal current when the gate terminal voltage of the nMOS transistor is V g1 and V g2. Are I d1 and I d2 respectively.
1 / K = {ln (I d1 ) −ln (I d2 )} / (V g1 −V g2 ) (1)
or,
L P1 = L P2 (2)
L N1 = L N2 = L N3 (3)
age,
R1 + R2 = R12 (4)
Then, in the operation state of ST = VDD level, I 1 , I 2 , and I 3 are stabilized by generating the next current independent of VDD.
I1=I1D=(1/R12)×K・ln{(I1/I2)・(WN2/WN1)} ・・・・(5)
I2=(WP2/WP1)×I1D ・・・・・(6)
I3=(WN3/WN2)×I2 ・・・・・(7)
よって、
I1・R12=K・ln{(I1/I2)・(WN2/WN1)} ・・・・・(8)
又、起動信号ST=GNDレベルとした場合は、
I1=I1D+IST=I2×(WP1/WP2)+IST ・・・・・(9)
となるので、
I1/I2=WP1/WP2+IST/I2 ・・・・・(10)
又、
I1・R12=I1D・R12+IST・R2 ・・・・・(11)
となるので、これを(8)式に代入すると、
I1・R12=K・ln{(I1/I2)・(WN2/WN1)} ・・・・・(12)
I1D・R12+IST・R2=K・ln{(WP1/WP2+IST/I2)・(WN2/WN1)}
・・・・・(13)
(WP1/WP2+IST/I2)×WN2/WN1=exp{(I1D・R12+IST・R2)/K}
・・・・・(14)
(WP1/WP2)×(WN2/WN1)×(1+IST/I1D)=exp{(I1D・R12+IST・R2)/K} ・・・・・(15)
WP1,WP2,WN1,WN2,K,R12,R2,ISTを(15)式に代入することによりI1Dが求まり、これを(6)式に代入するとI2が求まる。
I 1 = I 1D = (1 / R12) × K · ln {(I 1 / I 2 ) · (W N2 / W N1 )} (5)
I 2 = (W P2 / W P1 ) × I 1D (6)
I 3 = (W N3 / W N2 ) × I 2 (7)
Therefore,
I 1 ·
When the start signal ST = GND level,
I 1 = I 1D + I ST = I 2 × (W P1 / W P2 ) + I ST (9)
So,
I 1 / I 2 = W P1 / W P2 + I ST / I 2 (10)
or,
I 1・ R12 = I 1D・ R12 + I ST・ R2 (11)
Therefore, if this is substituted into equation (8),
I 1 ·
I 1D ·
(13)
(W P1 / W P2 + I ST / I 2 ) × W N2 / W N1 = exp {(I 1D ·
(14)
(W P1 / W P2 ) × (W N2 / W N1 ) × (1 + I ST / I 1D ) = exp {(I 1D ·
Substituting W P1 , W P2 , W N1 , W N2 , K,
例として、WP1/WP2=2,WN2/WN1=2,K=40mV、R12=500kΩ、IST=0.5μAとし、第2分割抵抗R2とI1Dの関係をプロットしたものを図2に示す。バイアス分割回路の抵抗値R12はバイアス回路の出力電流を決めるパラメータであるため固定値とし、第2分割抵抗R2の増加に伴い:
R1=R12−R2 ・・・・・(16)
とR1を減少させるものとする。図2に示す通り、第2分割抵抗の抵抗値R2の増加に伴いI1Dは減少する。定常モードではIST=0Aと考えることができるので(15)式よりI1D=約110nAとなる。起動モードではI1Dに定常モード以上の電流を流すことにより、VN2が上昇しバイアス回路が動的な状態となり起動モード解除後に確実に安定した動作状態に遷移する。第2分割抵抗の抵抗値R2をむやみに大きくすると、VN2が十分上昇できず起動モード解除後に再びI1=I2=I3=0なる非動作状態に戻ってしまう懸念が生じる。I1Dを定常モードの約110nA以上とするには抵抗バラツキを加味してR2=130kΩ程度以下の抵抗値となる様に設定する必要がある。本発明の第1の実施の形態に係る低消費電力回路では、バイアス分割回路の抵抗値R12を第1分割抵抗R1と第2分割抵抗R2に分割しその接続ノード(接続点)に起動電流ISTを印加することで、バイアス電流を決めるバイアス分割回路の抵抗値R12のオーダーに左右されない、最適な第2分割抵抗の抵抗値R2を選択できる。
As an example, W P1 / W P2 = 2, W N2 / W N1 = 2, K = 40 mV, R12 = 500 kΩ, I ST = 0.5 μA, and a plot of the relationship between the second divided resistor R2 and I 1D As shown in FIG. The resistance value R12 of the bias divider circuit is a parameter that determines the output current of the bias circuit, and is therefore a fixed value. As the second divider resistor R2 increases:
R1 = R12-R2 (16)
And R1 shall be reduced. As shown in FIG. 2, I 1D decreases as the resistance value R2 of the second divided resistor increases. Since it can be considered that I ST = 0A in the steady mode, I 1D = about 110 nA from the equation (15). In the start-up mode, when a current equal to or higher than the steady mode is supplied to I 1D , V N2 rises, the bias circuit becomes a dynamic state, and a stable operation state is reliably transitioned after the start-up mode is released. If the resistance value R2 of the second divided resistor is increased unnecessarily, V N2 cannot be sufficiently increased, and there is a concern that the non-operating state of I 1 = I 2 = I 3 = 0 is restored after the start-up mode is canceled. In order to set I 1D to about 110 nA or more in the steady mode, it is necessary to set the resistance value to be about
参考例として、上記(15)式で第2分割抵抗の抵抗値R2=0Ωの場合を考える。R2=0Ωを、(15)式に代入すると、参考例ではI1D=約210nAとなる。これに対して本発明の第1の実施の形態に係る低消費電力回路を用いて、第2分割抵抗の抵抗値R2=130kΩを選択した場合は約115nAとなることから起動電流は約半分に改善でき、定常モードにより近い値に抑えることが可能となる。 As a reference example, consider the case where the resistance value R2 of the second divided resistor is 0Ω in the above equation (15). Substituting R2 = 0Ω into equation (15) results in I 1D = about 210 nA in the reference example. On the other hand, when the resistance value R2 = 130 kΩ of the second divided resistor is selected using the low power consumption circuit according to the first embodiment of the present invention, it becomes about 115 nA. This can be improved and can be suppressed to a value closer to the steady mode.
−駆動回路の一例−
図3は、図1に示したバイアス回路によって駆動される駆動回路CT1の一例である。バイアス回路の定電流出力I3を入力しVINをインピーダンス変換しVOUTを出力するボルテージフォロア回路を構成している。R2=0Ωの参考例のバイアス回路では、起動モードでI3が増加した場合、カレントミラー接続されたI4,I5も同様の比率で増大するため、駆動回路の消費電流全体が増えることになる。しかし、本発明の第1の実施の形態に係る低消費電力回路のバイアス回路の場合は前述した通りI3の増加を最小限に抑えることが可能となり、特に電池駆動などの低消費電力を特徴としたアプリケーションでは、電池の消耗を抑え製品の付加価値を高めることが可能となる。
-Example of drive circuit-
FIG. 3 shows an example of the drive circuit CT1 driven by the bias circuit shown in FIG. It constitutes a voltage follower circuit for outputting impedance conversion of V IN Type V OUT constant current output I 3 of the bias circuit. In the bias circuit of the reference example of R2 = 0Ω, when I 3 increases in the start mode, I 4 and I 5 connected in the current mirror also increase at the same ratio, so that the entire current consumption of the drive circuit increases. Become. However, in the case of the bias circuit of the low power consumption circuit according to the first embodiment of the present invention, it is possible to minimize the increase in I 3 as described above, and in particular, it features low power consumption such as battery driving. In such applications, it is possible to reduce battery consumption and increase the added value of the product.
−駆動回路の他の例−
図4は、図1に示したバイアス回路によって駆動される駆動回路CT1の他の例であり、第1制御電源VDDに第1主電流端子(ソース端子)を接続した第1発振トランジスタP31と、この第1発振トランジスタP31の第2主電流端子(ドレイン端子)に第2主電流端子(ドレイン端子)を接続し、第1主電流端子(ソース端子)を第2制御電源GNDに接続した、第1トランジスタN1と同一チャネル導電型の第2発振トランジスタN31と、一方の電極を第2発振トランジスタN31の制御端子(ゲート端子)に接続した第1容量C2と、第1容量C2の他方の電極を一方の電極に接続し、他方の電極を第1発振トランジスタP31と第2発振トランジスタN31の接続ノードに接続した圧電振動子Q1と、一方の電極を圧電振動子Q1の他方の電極に接続し、他方の電極を第1発振トランジスタP31の制御端子(ゲート端子)に接続した帰還抵抗回路Z3と、第2主電流端子(ドレイン端子)と制御端子(ゲート端子)を接続し、且つこの制御端子(ゲート端子)を第2発振トランジスタN31の制御端子(ゲート端子)に接続した第1トランジスタN1と同一チャネル導電型の駆動トランジスタN33とを備え、バイアス回路の出力電流を、直接又は間接的に駆動トランジスタN33の第2主電流端子(ドレイン端子)に印加するコルピッツ型発振回路である。図4に示すように、駆動回路CT1は、一方の電極を第1発振トランジスタP31の制御端子(ゲート端子)に接続し、他方の電極を第1容量C2の他方の電極に接続した第2容量C1を更に備える。なお、具体的には、圧電振動子Q1としては、ここでは、水晶振動子を用いる例を示すが、ニオブ酸リチウム(LiNbO3)、タンタル酸リチウム(LiTaO3)、四ほう酸リチウム(Li2B4O7) 、ニオブ酸カリウム(KNbO3)、ランガサイト(La3Ga5SiO14)等他の圧電結晶や、チタン酸鉛系セラミックス等の圧電セラミックスを用いても良い。又、第1発振トランジスタP31として、pチャネル型MOSトランジスタ(pMOSトランジスタ)を第2発振トランジスタN31として、nチャネル型MOSトランジスタ(nMOSトランジスタ)、駆動トランジスタN33としてnMOSトランジスタを用いる場合について例示するが、これらに限定されるものではない。
-Other examples of drive circuits-
4 is another example of the drive circuit CT1 driven by the bias circuit shown in FIG. 1, and includes a first oscillation transistor P31 having a first main current terminal (source terminal) connected to the first control power supply VDD, The second main current terminal (drain terminal) is connected to the second main current terminal (drain terminal) of the first oscillation transistor P31, and the first main current terminal (source terminal) is connected to the second control power supply GND. The second oscillation transistor N31 having the same channel conductivity type as the one transistor N1, the first capacitor C2 having one electrode connected to the control terminal (gate terminal) of the second oscillation transistor N31, and the other electrode of the first capacitor C2 Piezoelectric vibrator Q1 connected to one electrode, the other electrode connected to the connection node of first oscillation transistor P31 and second oscillation transistor N31, and one electrode connected to the other electrode of piezoelectric vibrator Q1 The feedback resistor circuit Z3 having the other electrode connected to the control terminal (gate terminal) of the first oscillation transistor P31, the second main current terminal (drain terminal) and the control terminal (gate terminal) are connected, and this control terminal The first transistor N1 having the (gate terminal) connected to the control terminal (gate terminal) of the second oscillation transistor N31 and the drive transistor N33 of the same channel conductivity type are driven directly or indirectly with the output current of the bias circuit. This is a Colpitts oscillation circuit applied to the second main current terminal (drain terminal) of the transistor N33. As shown in FIG. 4, the drive circuit CT1 has a second capacitor having one electrode connected to the control terminal (gate terminal) of the first oscillation transistor P31 and the other electrode connected to the other electrode of the first capacitor C2. C1 is further provided. Specifically, as the piezoelectric vibrator Q1, an example in which a quartz vibrator is used is shown here, but lithium niobate (LiNbO 3 ), lithium tantalate (LiTaO 3 ), lithium tetraborate (Li 2 B) Other piezoelectric crystals such as 4 O 7 ), potassium niobate (KNbO 3 ) and langasite (La 3 Ga 5 SiO 14 ), and piezoelectric ceramics such as lead titanate ceramics may be used. In addition, a case where a p-channel MOS transistor (pMOS transistor) is used as the second oscillation transistor N31 as the first oscillation transistor P31, an n-channel MOS transistor (nMOS transistor) is used as the second oscillation transistor N31, and an nMOS transistor is used as the drive transistor N33. It is not limited to these.
即ち、図4に示す駆動回路CT1は、VDD(第1制御電源)とGND(第2制御電源)間にVP4をゲート端子とするpMOSトランジスタ(第1発振トランジスタ)P31とVN4をゲート端子とするnMOSトランジスタ(第2発振トランジスタ)N31を直列接続し、I3をカレントミラー回路M2で折り返した電流I6を、ゲート端子とドレイン端子をVN4に接続したnMOSトランジスタ(駆動トランジスタ)N33に印加する。水晶振動子(圧電振動子)Q1の一方の電極とVP4,VN4は第2容量C1,第1容量C2でそれぞれ接続されXINとし、水晶振動子(圧電振動子)Q1の他方の電極はpMOSトランジスタ(第1発振トランジスタ)P31,nMOSトランジスタ(第2発振トランジスタ)N31のドレイン端子接続ノード(接続点)と接続しXOUTとする。又、VP4とXOUT間を帰還抵抗回路Z3で接続し、XIN,XOUTはGND(第2制御電源)間にそれぞれ発振容量C3,C4を接続した水晶発振回路を構成している。 That is, the drive circuit CT1 shown in FIG. 4 has a pMOS transistor (first oscillation transistor) P31 and V N4 having gate terminals V P4 and V N4 between VDD (first control power supply) and GND (second control power supply). the nMOS transistor (second oscillation transistor) N31 to be connected in series, a current I 6 with folded I 3 in a current mirror circuit M2, the gate terminal and the drain terminal to the nMOS transistor (drive transistor) N33 connected to V N4 Apply. One electrode of the crystal resonator (piezoelectric resonator) Q1 and V P4 and V N4 are connected by the second capacitor C1 and the first capacitor C2, respectively, to be XIN, and the other electrode of the crystal resonator (piezoelectric resonator) Q1 Is connected to the drain terminal connection node (connection point) of the pMOS transistor (first oscillation transistor) P31 and the nMOS transistor (second oscillation transistor) N31, and is X OUT . Further, a connection between V P4 and X OUT in the feedback resistor circuit Z3, X IN, X OUT constitute a crystal oscillation circuit that respectively connect the oscillator capacitors C3, C4 between GND (second control power).
図4に示す駆動回路CT1の帰還抵抗回路Z3は、図5(a)に示したような抵抗素子R22、図5(b)に示したようなpMOSトランジスタP71とnMOSトランジスタN71からなるMOSトランスミッションゲート回路、図5(c)に示したようなpMOSトランジスタP72,P73,P74及びnMOSトランジスタN72,N73からなる差動アンプ等で構成される。図4に示す駆動回路(水晶発振回路)CT1では、動作電流I3が増大すると、I6も増大する。 The feedback resistance circuit Z3 of the drive circuit CT1 shown in FIG. 4 includes a resistance element R22 as shown in FIG. 5A, a MOS transmission gate comprising a pMOS transistor P71 and an nMOS transistor N71 as shown in FIG. 5B. The circuit includes a differential amplifier or the like including pMOS transistors P72, P73, P74 and nMOS transistors N72, N73 as shown in FIG. In the drive circuit (quartz oscillator) CT1 shown in FIG. 4, when the operating current I 3 increases, I 6 also increases.
図6は、図4に示す駆動回路CT1中の第2容量C1,第1容量C2,pMOSトランジスタ(第1発振トランジスタ)P31,nMOSトランジスタ(第2発振トランジスタ)N31,nMOSトランジスタ(駆動トランジスタ)N33,帰還抵抗回路Z3で構成される発振アンプ部分を電気的な模式図として示したものである。図6では、VP4,VN4が、それぞれインピーダンス成分を含んだ電圧源(Rp,VGP),電圧源(Rn,VGN)でバイアスされている。I6が増大すると、電圧源の出力インピーダンスRp,Rnが減少し、第2容量C1,出力インピーダンスRp,第1容量C2,出力インピーダンスRnで形成されるハイパスフィルタのカットオフ周波数が増大する。このカットオフ周波数は所望の発振周波数より小さく設定しないとXINの振幅をVP4,VN4に十分に伝達できない。よって、起動モード時の電流増加により、カットオフ周波数が増大すると、見かけ上の発振アンプA1のゲインが低下し発振できなくなる不具合を生じる。又、起動信号STは発振回路から出力されるクロックをカウントして所望の時間経過後に解除するシステムを用いる場合が多い。この様なシステムの場合は発振が開始せず起動モードのままシステムが動作しないといった致命的な不具合を生じる。本不具合を回避するにはカットオフ周波数をより低くするため第2容量C1,第1容量C2を大きく設定する必要があるが、起動モード時の電流増加は定常状態の数倍〜数十倍となり、コンデンサ容量を数十倍に設定する必要が生じる。これは、チップ面積を増大させ製造コストの増大を招く。又、ISTをより小さくしようとした場合、図1に示すpMOSトランジスタP3のチャネル長を非常に長くしてON抵抗を上げる等の必要がありチップ面積が増大する。 FIG. 6 shows a second capacitor C1, a first capacitor C2, a pMOS transistor (first oscillation transistor) P31, an nMOS transistor (second oscillation transistor) N31, and an nMOS transistor (drive transistor) N33 in the drive circuit CT1 shown in FIG. The oscillation amplifier portion composed of the feedback resistor circuit Z3 is shown as an electrical schematic diagram. In FIG. 6, V P4 and V N4 are biased by a voltage source (Rp, VGP) and a voltage source (Rn, VGN) each including an impedance component. When I 6 increases, the output impedances Rp and Rn of the voltage source decrease, and the cut-off frequency of the high-pass filter formed by the second capacitor C1, the output impedance Rp, the first capacitor C2 and the output impedance Rn increases. The cutoff frequency can not fully convey the amplitude of the X IN is not set smaller than the desired oscillation frequency in V P4, V N4. Therefore, when the cut-off frequency increases due to an increase in current during the start-up mode, the apparent gain of the oscillation amplifier A1 is lowered, resulting in a problem that oscillation cannot be performed. In many cases, the activation signal ST uses a system that counts the clock output from the oscillation circuit and releases it after a desired time has elapsed. In such a system, a fatal problem occurs that the oscillation does not start and the system does not operate in the startup mode. To avoid this problem, the second capacitor C1 and the first capacitor C2 need to be set large in order to lower the cut-off frequency. However, the current increase in the startup mode is several times to several tens of times that in the steady state. Therefore, it is necessary to set the capacitor capacity to several tens of times. This increases the chip area and increases the manufacturing cost. Further, when trying to make IST smaller, it is necessary to increase the ON resistance by increasing the channel length of the pMOS transistor P3 shown in FIG. 1 to increase the chip area.
本発明の第1の実施の形態に係る低消費電力回路によれば、前述した様な不具合をチップ面積を増大させること無く回避する最適な回路構成を提供できる。 According to the low power consumption circuit according to the first embodiment of the present invention, it is possible to provide an optimum circuit configuration that avoids the above-described problems without increasing the chip area.
−駆動回路の更に他の例−
図7に、図1に示したバイアス回路によって駆動される駆動回路CT1の更に他の例を示す。図7では、図4に示した駆動回路CT1の第2容量C1を廃止しXINとVP4をショートしXINとしたものである。この場合であっても図4に述べた効果と同等の効果が得られる。
-Further examples of drive circuits-
FIG. 7 shows still another example of the drive circuit CT1 driven by the bias circuit shown in FIG. In Figure 7, it is obtained by the X IN and V P4 abolished second capacitor C1 of the driving circuit CT1 shown in FIG. 4 and short-circuit X IN. Even in this case, an effect equivalent to the effect described in FIG. 4 can be obtained.
(第2の実施の形態)
本発明の第2の実施の形態に係る低消費電力回路は、図8に示すように、図1に示した第1の実施の形態に係る低消費電力回路のnMOSトランジスタN3を、pMOSトランジスタP5に変更し、pMOSトランジスタP2とカレントミラー回路M4を構成とすることでVDD(第1主電源)側から駆動回路CT1に電流供給I3’を出力させる様にしたバイアス回路である。
(Second Embodiment)
As shown in FIG. 8, the low power consumption circuit according to the second embodiment of the present invention includes an nMOS transistor N3 of the low power consumption circuit according to the first embodiment shown in FIG. The bias circuit is configured to output the current supply I 3 ′ from the VDD (first main power supply) side to the drive circuit CT1 by configuring the pMOS transistor P2 and the current mirror circuit M4.
第2の実施の形態に係る低消費電力回路(バイアス回路)によれば、図1に述べた第1の実施の形態に係る低消費電力回路と同様に、出力される定電流の増大を必要最小限に抑え、安定した起動動作が可能なバイアス回路をチップサイズを増大させることなく提供することができる。又、第2の実施の形態に係る低消費電力回路によれば、起動時における半導体集積回路全体の消費電流も削減することが可能となり電源となる電池の消耗を削減できる。又、起動時の信頼性を改善した発振回路等の駆動回路をより小さなチップサイズで搭載可能で、起動時の電圧変化が少ない定電圧回路を提供することができる等の、第1の実施の形態に係る低消費電力回路と同様な効果が得られる。 According to the low power consumption circuit (bias circuit) according to the second embodiment, it is necessary to increase the output constant current as in the low power consumption circuit according to the first embodiment described in FIG. It is possible to provide a bias circuit that can be minimized and can perform a stable start-up operation without increasing the chip size. Further, according to the low power consumption circuit according to the second embodiment, it is possible to reduce the current consumption of the entire semiconductor integrated circuit at the time of start-up, and it is possible to reduce the consumption of the battery serving as the power source. In addition, the driving circuit such as an oscillation circuit with improved start-up reliability can be mounted with a smaller chip size, and a constant voltage circuit with less voltage change at start-up can be provided. The same effect as that of the low power consumption circuit according to the embodiment can be obtained.
(第3の実施の形態)
本発明の第3の実施の形態に係る低消費電力回路は、図9に示すように、図1に示した第1の実施の形態に係る低消費電力回路のpMOSトランジスタP1,pMOSトランジスタP2,pMOSトランジスタP3をpnpトランジスタB1,pnpトランジスタB2,pnpトランジスタB3に変更したバイアス回路である。
(Third embodiment)
As shown in FIG. 9, the low power consumption circuit according to the third embodiment of the present invention includes the pMOS transistor P1, the pMOS transistor P2, the low power consumption circuit according to the first embodiment shown in FIG. This is a bias circuit in which the pMOS transistor P3 is changed to a pnp transistor B1, a pnp transistor B2, and a pnp transistor B3.
第3の実施の形態に係る低消費電力回路(バイアス回路)によれば、図1に述べた第1の実施の形態に係る低消費電力回路と同様に、出力される定電流の増大を必要最小限に抑え、安定した起動動作が可能なバイアス回路をチップサイズを増大させることなく提供することができる。又、第3の実施の形態に係る低消費電力回路によれば、起動時における半導体集積回路全体の消費電流も削減することが可能となり電源となる電池の消耗を削減できる。又、起動時の信頼性を改善した発振回路等の駆動回路をより小さなチップサイズで搭載可能で、起動時の電圧変化が少ない定電圧回路を提供することができる等の、第1の実施の形態に係る低消費電力回路と同様な効果が得られる。 According to the low power consumption circuit (bias circuit) according to the third embodiment, it is necessary to increase the output constant current as in the low power consumption circuit according to the first embodiment described in FIG. It is possible to provide a bias circuit that can be minimized and can perform a stable start-up operation without increasing the chip size. Further, according to the low power consumption circuit according to the third embodiment, it is possible to reduce the current consumption of the entire semiconductor integrated circuit at the time of start-up, and it is possible to reduce the consumption of the battery serving as the power source. In addition, the driving circuit such as an oscillation circuit with improved start-up reliability can be mounted with a smaller chip size, and a constant voltage circuit with less voltage change at start-up can be provided. The same effect as that of the low power consumption circuit according to the embodiment can be obtained.
(第4の実施の形態)
本発明の第4の実施の形態に係る低消費電力回路は、図10に示すように、図1に示した第1の実施の形態に係る低消費電力回路と極性が反対のバイアス回路であり、VDD電源を第2主電源、GND電源を第1主電源とする。即ち、本発明の第4の実施の形態に係る低消費電力回路(バイアス回路)は、図10に示すように、第1主電源GNDからの電圧を供給されるカレントミラー回路M3と、このカレントミラー回路M3の出力端に一端を接続した第1分割抵抗R1、この第1分割抵抗R1に一端を接続した第2分割抵抗R2との直列回路からなるバイアス分割回路R12と、第1分割抵抗R1の一端に制御端子を、第2分割抵抗R2の他端に第2主電流端子を、第1主電源GNDとは異なる電位の第2主電源(VDD電源)に第1主電流端子を接続した第1トランジスタP1と、第2分割抵抗R2の他端に制御端子を、カレントミラー回路M3の入力端に第2主電流端子を、第2主電源GNDに第1主電流端子を接続した、第1トランジスタP1と同一チャネル導電型の第2トランジスタP2とを含むバイアス回路である。このバイアス回路は、起動時に第1分割抵抗R1と第2分割抵抗R2との接続ノードに起動電流ISTを印加する。第4の実施の形態に係る低消費電力回路の説明では、第1トランジスタP1、及びこの第1トランジスタP1と同一チャネル導電型の第2トランジスタP2とをpMOSトランジスタであるとして説明するが、これに限定されるものではない。
(Fourth embodiment)
As shown in FIG. 10, the low power consumption circuit according to the fourth embodiment of the present invention is a bias circuit having a polarity opposite to that of the low power consumption circuit according to the first embodiment shown in FIG. The VDD power supply is the second main power supply, and the GND power supply is the first main power supply. That is, the low power consumption circuit (bias circuit) according to the fourth embodiment of the present invention includes a current mirror circuit M3 to which a voltage from the first main power supply GND is supplied, as shown in FIG. A bias dividing circuit R12 comprising a series circuit of a first dividing resistor R1 having one end connected to the output end of the mirror circuit M3 and a second dividing resistor R2 having one end connected to the first dividing resistor R1, and a first dividing resistor R1 And a second main current terminal connected to the other end of the second dividing resistor R2, and a first main current terminal connected to a second main power supply (VDD power supply) having a potential different from that of the first main power supply GND. A control terminal is connected to the other end of the first transistor P1, the second dividing resistor R2, a second main current terminal is connected to the input end of the current mirror circuit M3, and a first main current terminal is connected to the second main power supply GND. Second transistor of the same channel conductivity type as one transistor P1 A bias circuit including a transistor P2. The bias circuit applies a first dividing resistor R1 the starting current I ST to a connection node between the second dividing resistor R2 at startup. In the description of the low power consumption circuit according to the fourth embodiment, the first transistor P1 and the second transistor P2 having the same channel conductivity type as the first transistor P1 are described as pMOS transistors. It is not limited.
図10に示すように、カレントミラー回路M3は、pMOSトランジスタとは反対チャネル導電型であるnMOSトランジスタN1とnMOSトランジスタN2の対からなる。そして、第1主電源(GND電源)に、nMOSトランジスタN1とnMOSトランジスタN2の、それぞれの第1主電流端子(ソース端子)を接続している。更に、この低消費電力回路(バイアス回路)の起動時に、第1分割抵抗R1と第2分割抵抗R2との接続ノードに起動電流ISTを印加するために、第1分割抵抗R1と第2分割抵抗R2の接続ノード(接続点)にドレイン端子を、第1主電源(GND電源)にソース端子を接続したnMOSトランジスタN3を備えている。更に、バイアス分割回路R12の他端となる第2分割抵抗R2の他端にゲート端子を接続し、駆動回路CT1の入力端I3INにドレイン端子を接続し、第2主電源(VDD電源)にソース端子を接続したpMOSトランジスタP3を備える。 As shown in FIG. 10, the current mirror circuit M3 is composed of a pair of an nMOS transistor N1 and an nMOS transistor N2 having a channel conductivity type opposite to that of the pMOS transistor. The first main current terminals (source terminals) of the nMOS transistor N1 and the nMOS transistor N2 are connected to the first main power supply (GND power supply). Furthermore, this start-up low power circuit (bias circuit), in order to apply the starting current I ST to the first dividing resistor R1 to a connection node between the second dividing resistor R2, a first dividing resistor R1 and the second dividing An nMOS transistor N3 having a drain terminal connected to a connection node (connection point) of the resistor R2 and a source terminal connected to a first main power supply (GND power supply) is provided. Further, the gate terminal is connected to the other end of the second dividing resistor R2 which is the other end of the bias dividing circuit R12, the drain terminal is connected to the input terminal I3IN of the drive circuit CT1, and the source is supplied to the second main power supply (VDD power supply). A pMOS transistor P3 having a terminal connected is provided.
即ち、第4の実施の形態に係る低消費電力回路は、図1に示した第1の実施の形態に係る低消費電力回路のpMOSトランジスタP1,pMOSトランジスタP2,及びpMOSトランジスタP3を、それぞれnMOSトランジスタN1,nMOSトランジスタN2,及びnMOSトランジスタN3に置き換え、図1に示した第1の実施の形態に係る低消費電力回路のnMOSトランジスタN1,nMOSトランジスタN2,及びnMOSトランジスタN3を、それぞれpMOSトランジスタP1,pMOSトランジスタP2,及びpMOSトランジスタP3に置き換え、図1に示した第1の実施の形態に係る低消費電力回路のVP1をVN1に、VN1,VN2をそれぞれVP1,VP2に置き換えたバイアス回路に対応させ、起動信号ST=VDDレベルで起動モードとし、起動信号ST=GNDレベルで定常モードとしている。 That is, the low power consumption circuit according to the fourth embodiment is configured such that the pMOS transistor P1, the pMOS transistor P2, and the pMOS transistor P3 of the low power consumption circuit according to the first embodiment shown in FIG. The nMOS transistor N1, nMOS transistor N2, and nMOS transistor N3 of the low power consumption circuit according to the first embodiment shown in FIG. 1 are replaced with the pMOS transistor P1, replacing the transistor N1, nMOS transistor N2, and nMOS transistor N3, respectively. , PMOS transistor P2, and pMOS transistor P3, and V P1 of the low power consumption circuit according to the first embodiment shown in FIG. 1 is set to V N1 , and V N1 and V N2 are set to V P1 and V P2 , respectively. Corresponding to the replaced bias circuit, start-up mode with start signal ST = VDD level And then, and the steady mode activation signal ST = GND level.
第4の実施の形態に係る低消費電力回路(バイアス回路)によれば、図1に述べた第1の実施の形態に係る低消費電力回路と同様に、出力される定電流の増大を必要最小限に抑え、安定した起動動作が可能なバイアス回路をチップサイズを増大させることなく提供することができる。又、第4の実施の形態に係る低消費電力回路によれば、起動時における半導体集積回路全体の消費電流も削減することが可能となり電源となる電池の消耗を削減できる。又、起動時の信頼性を改善した発振回路等の駆動回路をより小さなチップサイズで搭載可能で、起動時の電圧変化が少ない定電圧回路を提供することができる等の、第1の実施の形態に係る低消費電力回路と同様な効果が得られる。 According to the low power consumption circuit (bias circuit) according to the fourth embodiment, it is necessary to increase the output constant current as in the low power consumption circuit according to the first embodiment described in FIG. It is possible to provide a bias circuit that can be minimized and can perform a stable start-up operation without increasing the chip size. Further, according to the low power consumption circuit according to the fourth embodiment, it is possible to reduce the current consumption of the entire semiconductor integrated circuit at the time of start-up, and it is possible to reduce the consumption of the battery serving as the power source. In addition, the driving circuit such as an oscillation circuit with improved start-up reliability can be mounted with a smaller chip size, and a constant voltage circuit with less voltage change at start-up can be provided. The same effect as that of the low power consumption circuit according to the embodiment can be obtained.
(第5の実施の形態)
本発明の第5の実施の形態に係る低消費電力回路は、図11に示すように、図8の駆動回路CT1を、抵抗素子R4とpnpトランジスタB4との直列接続回路で構成し、バイアス回路からの定電流出力I3'を抵抗素子R4端に印加することにより、定電圧VOUTを出力する様に構成したバイアス回路である。
(Fifth embodiment)
As shown in FIG. 11, the low power consumption circuit according to the fifth embodiment of the present invention comprises a drive circuit CT1 of FIG. 8 as a series connection circuit of a resistance element R4 and a pnp transistor B4, and a bias circuit. Is a bias circuit configured to output a constant voltage V OUT by applying a constant current output I 3 ′ from the resistor element R4.
第5の実施の形態に係る低消費電力回路(バイアス回路)によれば起動モードにおいてもVOUTの上昇が必要最小限に抑える効果が得られる。更に、第5の実施の形態に係る低消費電力回路によれば、図1に述べた第1の実施の形態に係る低消費電力回路と同様に、出力される定電流の増大を必要最小限に抑え、安定した起動動作が可能なバイアス回路をチップサイズを増大させることなく提供することができる。又、第5の実施の形態に係る低消費電力回路によれば、起動時における半導体集積回路全体の消費電流も削減することが可能となり電源となる電池の消耗を削減できる。又、起動時の電圧変化が少ない定電圧回路を提供することができる等の、第1の実施の形態に係る低消費電力回路と同様な効果が得られる。 According to the low power consumption circuit (bias circuit) according to the fifth embodiment, an effect of suppressing the increase in VOUT to the minimum necessary even in the startup mode can be obtained. Further, according to the low power consumption circuit according to the fifth embodiment, as in the low power consumption circuit according to the first embodiment described in FIG. Therefore, it is possible to provide a bias circuit capable of stable start-up operation without increasing the chip size. Further, according to the low power consumption circuit according to the fifth embodiment, it is possible to reduce the current consumption of the entire semiconductor integrated circuit at the time of startup, thereby reducing the consumption of the battery serving as the power source. Further, the same effect as the low power consumption circuit according to the first embodiment can be obtained, such as providing a constant voltage circuit with little voltage change at the time of startup.
(第6の実施の形態)
本発明の第6の実施の形態に係る低消費電力回路は、図12に示すように、第1制御電源VDDに第1主電流端子(ソース端子)を接続した第1発振トランジスタP31と、この第1発振トランジスタP31の第2主電流端子(ドレイン端子)に第2主電流端子(ドレイン端子)を接続し、第1主電流端子(ソース端子)を第1制御電源VDDとは異なる電位の第2制御電源GNDに接続した、第1発振トランジスタP31と反対チャネル導電型の第2発振トランジスタN31と、一方の電極を第2発振トランジスタN31の制御端子(ゲート端子)に接続した第1容量C2と、第1容量C2の他方の電極を一方の電極に接続し、他方の電極を第1発振トランジスタP31と第2発振トランジスタN31の接続ノードに接続した圧電振動子Q1と、一方の電極を圧電振動子Q1の他方の電極に接続し、他方の電極を第1発振トランジスタP31の制御端子(ゲート端子)に接続した帰還抵抗回路Z3と、第1発振トランジスタP31の制御端子(ゲート端子)VP1に第1端子を接続し、接続ノードに第2端子を接続した第1振幅制限素子P32と、第2発振トランジスタN31の制御端子(ゲート端子)VN1に第2端子を接続し、接続ノードに第1端子を接続した第2振幅制限素子N32とを備え、第1発振トランジスタP31と第2発振トランジスタN31とで、発振アンプA1を構成し、接続ノードをこの発振アンプA1の出力ノードXOUTとするコルピッツ型発振回路である。図12に示すように、このコルピッツ型発振回路は、一方の電極を第1発振トランジスタP31の制御端子(ゲート端子)に接続し、他方の電極を第1容量C2の他方の電極に接続した第2容量C1を更に備える。
(Sixth embodiment)
As shown in FIG. 12, the low power consumption circuit according to the sixth embodiment of the present invention includes a first oscillation transistor P31 having a first main current terminal (source terminal) connected to a first control power supply VDD, The second main current terminal (drain terminal) is connected to the second main current terminal (drain terminal) of the first oscillation transistor P31, and the first main current terminal (source terminal) has a potential different from that of the first control power supply VDD. 2 a second oscillation transistor N31 having a channel conductivity type opposite to that of the first oscillation transistor P31 connected to the control power supply GND, and a first capacitor C2 having one electrode connected to a control terminal (gate terminal) of the second oscillation transistor N31. The other electrode of the first capacitor C2 is connected to one electrode, the other electrode is connected to the connection node of the first oscillation transistor P31 and the second oscillation transistor N31, and one electrode is piezoelectric. Connected to the other electrode of Doko Q1, and the other electrode and the feedback resistor circuit Z3 connected to the control terminal (gate terminal) of the first oscillation transistor P31, the control terminal of the first oscillation transistor P31 (gate terminal) V P1 The first terminal is connected to the first node, the second terminal is connected to the connection node, the second terminal is connected to the control terminal (gate terminal) V N1 of the second oscillation transistor N31, and the connection node is connected to the connection node. The first oscillation transistor P31 and the second oscillation transistor N31 constitute an oscillation amplifier A1, and a connection node is connected to an output node X OUT of the oscillation amplifier A1. Colpitts type oscillation circuit. As shown in FIG. 12, this Colpitts oscillation circuit has a first electrode connected to the control terminal (gate terminal) of the first oscillation transistor P31 and the other electrode connected to the other electrode of the first capacitor C2. It further includes two capacitors C1.
具体的には、圧電振動子Q1としては、ここでは、水晶振動子を用いる例を示すが、ニオブ酸リチウム、ランガサイト等他の圧電結晶や、チタン酸鉛系セラミックス等の圧電セラミックスを用いても良い。又、第1発振トランジスタP31として、pチャネル型MOSトランジスタ(pMOSトランジスタ)を第2発振トランジスタN31として、nチャネル型MOSトランジスタ(nMOSトランジスタ)、駆動トランジスタN33としてnMOSトランジスタを用いる場合について例示するが、これらに限定されるものではない。又、第1振幅制限素子P32は、第1発振トランジスタP31の制御端子(ゲート端子)に制御端子(ゲート端子)と第2主電流端子(ドレイン端子)を接続し、発振アンプA1の出力ノードに第1主電流端子(ソース端子)を接続したpMOSトランジスタを用い、第2振幅制限素子N32として、第2発振トランジスタN31の制御端子(ゲート端子)に制御端子(ゲート端子)と第2主電流端子(ドレイン端子)を接続し、発振アンプA1の出力ノードに第1主電流端子(ソース端子)を接続したnMOSトランジスタを用いる場合について例示するが、これらに限定されるものではない。図12では、第1振幅制限素子P32としてのpMOSトランジスタは、第1発振トランジスタP31の制御端子(ゲート端子)に制御端子(ゲート端子)と第2主電流端子(ドレイン端子)を接続した、所謂「ダイオード接続」であり、第2振幅制限素子N32としてのnMOSトランジスタは、第2発振トランジスタN31の制御端子(ゲート端子)に制御端子(ゲート端子)と第2主電流端子(ドレイン端子)を接続したダイオード接続の構成であり、いずれもダイオードとして機能している。このため、第1振幅制限素子(pMOSトランジスタ)P32の制御端子(ゲート端子)と第2主電流端子(ドレイン端子)との接続ノードが、第1振幅制限素子(pMOSトランジスタ)P32の「第1端子」であり、第1振幅制限素子(pMOSトランジスタ)P32の第1主電流端子(ソース端子)が、第1振幅制限素子(pMOSトランジスタ)P32の「第2端子」となる。同様に、第2振幅制限素子(nMOSトランジスタ)N32の制御端子(ゲート端子)と第2主電流端子(ドレイン端子)との接続ノードが、第2振幅制限素子(nMOSトランジスタ)N32の「第2端子」であり、第2振幅制限素子(nMOSトランジスタ)N32の第1主電流端子(ソース端子)が、第2振幅制限素子(nMOSトランジスタ)N32の「第1端子」となる。 Specifically, as the piezoelectric vibrator Q1, here, an example using a crystal vibrator is shown, but other piezoelectric crystals such as lithium niobate and langasite, and piezoelectric ceramics such as lead titanate ceramics are used. Also good. In addition, a case where a p-channel MOS transistor (pMOS transistor) is used as the second oscillation transistor N31 as the first oscillation transistor P31, an n-channel MOS transistor (nMOS transistor) is used as the second oscillation transistor N31, and an nMOS transistor is used as the drive transistor N33. It is not limited to these. The first amplitude limiting element P32 has a control terminal (gate terminal) and a second main current terminal (drain terminal) connected to the control terminal (gate terminal) of the first oscillation transistor P31, and is connected to the output node of the oscillation amplifier A1. A pMOS transistor connected to the first main current terminal (source terminal) is used, and the control terminal (gate terminal) and the second main current terminal are connected to the control terminal (gate terminal) of the second oscillation transistor N31 as the second amplitude limiting element N32. Although the case where an nMOS transistor in which (drain terminal) is connected and the first main current terminal (source terminal) is connected to the output node of the oscillation amplifier A1 is illustrated, it is not limited thereto. In FIG. 12, the pMOS transistor serving as the first amplitude limiting element P32 is a so-called so-called “first oscillation transistor P31” having a control terminal (gate terminal) connected to a control terminal (gate terminal) and a second main current terminal (drain terminal). In the nMOS transistor as the second amplitude limiting element N32, which is “diode connection”, the control terminal (gate terminal) and the second main current terminal (drain terminal) are connected to the control terminal (gate terminal) of the second oscillation transistor N31. Each of the diode-connected configurations functions as a diode. Therefore, a connection node between the control terminal (gate terminal) of the first amplitude limiting element (pMOS transistor) P32 and the second main current terminal (drain terminal) is the “first” of the first amplitude limiting element (pMOS transistor) P32. The first main current terminal (source terminal) of the first amplitude limiting element (pMOS transistor) P32 is the “second terminal” of the first amplitude limiting element (pMOS transistor) P32. Similarly, the connection node between the control terminal (gate terminal) of the second amplitude limiting element (nMOS transistor) N32 and the second main current terminal (drain terminal) is the “second” of the second amplitude limiting element (nMOS transistor) N32. The first main current terminal (source terminal) of the second amplitude limiting element (nMOS transistor) N32 is the “first terminal” of the second amplitude limiting element (nMOS transistor) N32.
図12に示すように、第6の実施の形態に係る低消費電力回路(発振回路)は、更に、第2主電流端子(ドレイン端子)と制御端子(ゲート端子)を接続し、且つ第2主電流端子を第2発振トランジスタN31の制御端子(ゲート端子)に接続し、直流バイアス電圧を第2発振トランジスタN31の制御端子(ゲート端子)に印加する、第2発振トランジスタN31と同一チャネル導電型の駆動トランジスタN33を備える。駆動トランジスタN33として、nMOSトランジスタを用いる場合について例示するが、これに限定されるものではない。更に、図12に示す発振回路は、水晶振動子(圧電振動子)Q1の両端XIN,XOUTとGND電源(第2制御電源)間にそれぞれ接続された発振容量C3,発振容量C4と、駆動トランジスタ(nMOSトランジスタ)N33に、定電流を印加するバイアス回路(IC1,M2)とを備える。バイアス回路(IC1,M2)は、定電流源IC1とカレントミラー回路M2を備える。 As shown in FIG. 12, the low power consumption circuit (oscillation circuit) according to the sixth embodiment further connects the second main current terminal (drain terminal) and the control terminal (gate terminal), and the second The main current terminal is connected to the control terminal (gate terminal) of the second oscillation transistor N31, and the DC bias voltage is applied to the control terminal (gate terminal) of the second oscillation transistor N31. The same channel conductivity type as the second oscillation transistor N31 Drive transistor N33. Although the case where an nMOS transistor is used as the drive transistor N33 is illustrated, the present invention is not limited to this. Further, the oscillation circuit shown in FIG. 12 includes an oscillation capacitor C3 and an oscillation capacitor C4 respectively connected between both ends X IN and X OUT of a crystal resonator (piezoelectric resonator) Q1 and a GND power source (second control power source). The drive transistor (nMOS transistor) N33 is provided with a bias circuit (IC1, M2) for applying a constant current. The bias circuit (IC1, M2) includes a constant current source IC1 and a current mirror circuit M2.
帰還抵抗回路Z3は、図5(a)に示したような抵抗素子R22、図5(b)に示したようなpMOSトランジスタP71とnMOSトランジスタN71からなるMOSトランスミッションゲート回路、図5(c)に示したようなpMOSトランジスタP72,P73,P74及びnMOSトランジスタN72,N73からなる差動アンプ等で構成すれば良い。 The feedback resistance circuit Z3 includes a resistance element R22 as shown in FIG. 5 (a), a MOS transmission gate circuit comprising a pMOS transistor P71 and an nMOS transistor N71 as shown in FIG. 5 (b), and FIG. 5 (c). What is necessary is just to comprise by the differential amplifier etc. which consist of pMOS transistor P72, P73, P74 and nMOS transistor N72, N73 which were shown.
本発明の第6の実施の形態に係る低消費電力回路においては、nMOSトランジスタ(第2発振トランジスタ)N31は、ゲート端子にVN1の電圧が直流バイアス電圧として印加されると共に、水晶振動子(圧電振動子)Q1からの発振振幅が第1容量C2を介して印加される。pMOSトランジスタ(第1発振トランジスタ)P31のゲート端子VP1には、帰還抵抗回路Z3を介して発振アンプの出力XOUTの電圧が帰還されVDD−|VthP|近傍の電圧が発生し直流バイアス電圧として印加されると共に、nMOSトランジスタN1と同様に水晶振動子(圧電振動子)Q1からの発振振幅が第2容量C1を介して印加される。これにより発振アンプA1は、反転アンプとして動作しXOUTにはVDD−|VthP|近傍の電圧を中心にXINと反転位相の増幅された波形を出力し発振を維持する。 In the low power consumption circuit according to the sixth embodiment of the present invention, the nMOS transistor (second oscillation transistor) N31 has a voltage V N1 applied to its gate terminal as a DC bias voltage and a crystal oscillator ( The oscillation amplitude from the piezoelectric vibrator Q1 is applied through the first capacitor C2. pMOS transistor to the gate terminal V P1 (first oscillation transistor) P31, the voltage of the output X OUT of the oscillator amplifier via a feedback resistor circuit Z3 is fed back VDD- | V thP | voltage near occurs DC bias voltage And the oscillation amplitude from the crystal resonator (piezoelectric resonator) Q1 is applied via the second capacitor C1 in the same manner as the nMOS transistor N1. Accordingly oscillator amplifier A1 is to operate as an inverting amplifier X OUT VDD- | V thP | outputting the amplified waveform around the voltage near the X IN inverted phase to maintain the oscillation.
ここで、電源投入などの発振起動時にVP1が寄生容量等の影響で、
VP1<XOUT−|VthP| ・・・・・(17)
となった場合、pMOSトランジスタ(第1振幅制限素子)P32がオンしXOUTを降下させると共にVP1を上昇させpMOSトランジスタ(第1発振トランジスタ)P31をオフさせる様に作用する。同様に、
XOUT+VthN<VN1 ・・・・・(18)
となった場合、nMOSトランジスタ(第2振幅制限素子)N32がオンしXOUTを上昇させると共にVN1を降下させnMOSトランジスタ(第2発振トランジスタ)N31をオフさせる様に作用する。よって、発振安定時の電圧であるVP1がVDD−|VthP|近傍の電圧、VN1がGND+VthN近傍の電圧、XOUTがVDD−|VthP|近傍の電圧になる時間がそれぞれ短縮され、発振開始時間を短縮できる。
Here, V P1 is affected by parasitic capacitance when starting oscillation such as when power is turned on.
V P1 <X OUT − | V thP | (17)
If a, pMOS transistor (first amplitude limiting element) P32 acts as turning off the V P1 increases the pMOS transistor (first oscillation transistor) P31 with lowering the ON and X OUT. Similarly,
X OUT + V thN <V N1 (18)
If a, nMOS transistors (the second amplitude limiting element) N32 acts as turning off the nMOS transistor (second oscillation transistor) N31 lowering the V N1 with increasing the on-and X OUT. Therefore, the time when the oscillation stabilization voltage V P1 becomes a voltage near VDD− | V thP |, V N1 becomes a voltage near GND + V thN , and X OUT becomes a voltage near VDD− | V thP | The oscillation start time can be shortened.
図13には、比較例として、図12のpMOSトランジスタ(第1振幅制限素子)P32及びnMOSトランジスタ(第2振幅制限素子)N32を備えない発振回路の電源投入から発振安定までのVDD,XOUT,VP1,VN1の各ノードの動作波形の例を、図14に本発明の第6の実施の形態に係る発振回路の電源投入から発振安定までのVDD,XOUT,VP1,VN1の各ノードの動作波形の例を模式的に示す。図13に示す比較例では、VP1の安定が遅くXOUTがVDD電源(第1制御電源)まで上昇し発振安定時間が長い。これに対して図14に示す本発明の第6の実施の形態に係る発振回路では、時間軸の左端近傍に示した期間(1)においてVP1とXOUT間で、
XOUT−|VthP|<VP1 ・・・・・(19)
となり、VP1の上昇とXOUTの下降が早まり安定時間が短いことが分かる。
FIG. 13 shows, as a comparative example, VDD, X OUT from power-on to oscillation stabilization of an oscillation circuit that does not include the pMOS transistor (first amplitude limiting element) P32 and the nMOS transistor (second amplitude limiting element) N32 in FIG. , V P1 , V N1 of the operation waveforms of the nodes are shown in FIG. 14 as VDD, X OUT , V P1 , V N1 from the power-on to the oscillation stabilization of the oscillation circuit according to the sixth embodiment of the present invention. An example of an operation waveform of each node is schematically shown. In the comparative example shown in FIG. 13, the stability of V P1 is slow and X OUT rises to the VDD power supply (first control power supply), and the oscillation stabilization time is long. On the other hand, in the oscillation circuit according to the sixth embodiment of the present invention shown in FIG. 14, in the period (1) shown near the left end of the time axis, between V P1 and X OUT ,
X OUT − | V thP | <V P1 (19)
Thus, it can be seen that the rise of V P1 and the fall of X OUT are accelerated and the stabilization time is short.
又、本発明の第6の実施の形態に係る低消費電力回路(発振回路)では、発振安定状態のXOUT振幅がVN1−VthNからVP1+|VthP|の範囲に制限される。図15は、|VthP|とVthNが同等でVDD(第1制御電源の電圧)が比較的高い、例えばpMOSトランジスタ(第1発振トランジスタ)P31,nMOSトランジスタ(第2発振トランジスタ)N31のVthの絶対値の和より高い場合の発振安定状態におけるVP1,VN1,XOUTの各ノードの動作波形と、pMOSトランジスタ(第1振幅制限素子)P32,nMOSトランジスタ(第2振幅制限素子)N32の各Ids、|IdsP2|及びIdsN2の各波形を示したものである。図中、VP1が低くXOUTが高いタイミングにおけるXOUT−VP1をΔV1とすると、|VthP|<ΔV1のタイミングでpMOSトランジスタ(第1振幅制限素子)P32が断続的にONし|IdsP2|を発生する。これにより、VP1はこれ以上下降できずpMOSトランジスタ(第1発振トランジスタ)P31のオン状態が制限される。よって、XOUTの上昇も制限され振幅上限が制限される。 In the low power consumption circuit (oscillation circuit) according to the sixth embodiment of the present invention, the X OUT amplitude in the oscillation stable state is limited to the range of V N1 −V thN to V P1 + | V thP |. . FIG. 15 shows that | V thP | and V thN are equal and VDD (voltage of the first control power supply) is relatively high, for example, pMOS transistor (first oscillation transistor) P31, nMOS transistor (second oscillation transistor) N31 V The operation waveforms of the nodes V P1 , V N1 , and X OUT in the oscillation stable state when the sum of the absolute values of th is higher, the pMOS transistor (first amplitude limiting element) P32, and the nMOS transistor (second amplitude limiting element) Each waveform of I ds , | I dsP2 | and I dsN2 of N32 is shown. In the figure, when X OUT −V P1 at the timing when V P1 is low and X OUT is high is ΔV1, the pMOS transistor (first amplitude limiting element) P32 is intermittently turned on at the timing of | V thP | <ΔV1. dsP2 | is generated. As a result, V P1 cannot fall any further and the on state of the pMOS transistor (first oscillation transistor) P31 is limited. Therefore, the rise of X OUT is also restricted and the upper limit of amplitude is restricted.
図16は、図15と同様に|VthP|とVthNが同等でVDD(第1制御電源の電圧)が比較的低い、例えばpMOSトランジスタ(第1発振トランジスタ)P31,nMOSトランジスタ(第2発振トランジスタ)N31のVthの絶対値の和より低い場合の各波形を示したものである。図中、VN1が高くXOUTが低いタイミングにおけるVN1−XOUTをΔV2とすると、VthN<ΔV2のタイミングでnMOSトランジスタN32が断続的にONしIdsN2を発生する。これにより、VN1はこれ以上上昇できずnMOSトランジスタ(第2発振トランジスタ)N31のオン状態が制限される。よって、XOUTの下降も制限され振幅下限が制限される。 16, as in FIG. 15, | V thP | and V thN are equal and VDD (voltage of the first control power supply) is relatively low. For example, pMOS transistor (first oscillation transistor) P 31 , nMOS transistor (second oscillation) Transistor) Each waveform is shown when it is lower than the sum of absolute values of Vth of N31. In the figure, the high X OUT is V N1 is a [Delta] V2 to V N1 -X OUT at low timing, nMOS transistor N32 with the timing of the V thN <[Delta] V2 is generated intermittently ON and I dsn2. As a result, V N1 cannot rise any further, and the on state of the nMOS transistor (second oscillation transistor) N31 is limited. Therefore, the amplitude limit is also lowered in the X OUT limit is restricted.
上記では、VDD(第1制御電源の電圧)が比較的高い場合と比較的低い場合について説明したが、VDD(第1制御電源)とpMOSトランジスタ(第1発振トランジスタ)P31,nMOSトランジスタ(第2発振トランジスタ)N31のVthの絶対値の和が同等の場合は、上記図15に示した動作と図16に示した動作が同時に生じる状態もありうる。又、|VthP|とVthNの大きさがアンバランスとなる場合は、VDD(第1制御電源)とpMOSトランジスタ(第1発振トランジスタ)P31,nMOSトランジスタ(第2発振トランジスタ)N31のVthの絶対値の和の関係に関わらず図15に示した動作若しくは図16に示した動作又は図15に示した動作と図16に示した動作が同時に生じる状態が起こりうる。 In the above description, the case where VDD (the voltage of the first control power supply) is relatively high and the case where it is relatively low has been described. However, VDD (first control power supply), pMOS transistor (first oscillation transistor) P31, nMOS transistor (second When the sum of the absolute values of V th of the oscillation transistor N31 is equal, the operation shown in FIG. 15 and the operation shown in FIG. 16 may occur simultaneously. When | V thP | and V thN are unbalanced, VDD (first control power supply), pMOS transistor (first oscillation transistor) P31, and nMOS transistor (second oscillation transistor) N31 V th Regardless of the relationship of the sum of the absolute values, the operation shown in FIG. 15, the operation shown in FIG. 16, or the operation shown in FIG. 15 and the operation shown in FIG.
これらの状態では、pMOSトランジスタ(第1発振トランジスタ)P31のオン状態やnMOSトランジスタ(第2発振トランジスタ)N31のオン状態が制限され、且つXOUTの振幅が制限されるが、発振維持特性は確保される。この結果、発振回路の動作消費電流を数10%程度削減することが可能となる。時計用などのICではICの全動作消費電流に占める発振回路の動作消費電流の割合が非常に高いため、発振回路の動作消費電流の削減はIC全体の動作消費電流の削減に繋がる。又、pMOSトランジスタ(第1振幅制限素子)P32及びnMOSトランジスタ(第2振幅制限素子)N32は、発振回路内で使用される一般的なトランジスタと同等の大きさで作成可能でありチップサイズに影響を及ぼさない。又、pMOSトランジスタ(第1振幅制限素子)P32及びnMOSトランジスタ(第2振幅制限素子)N32はそれぞれpMOSトランジスタ(第1発振トランジスタ)P31及びnMOSトランジスタ(第2発振トランジスタ)N31とチャネル長、若しくはチャネル幅を揃えて設計することにより、オンする電圧を揃えることが可能となり容易な設計が行なえる。 Under these conditions, limits the ON state of the pMOS transistor (first oscillation transistor) P31 in the on state and the nMOS transistor (second oscillation transistor) N31, and the amplitude of the X OUT is limited, the oscillation maintaining properties secure Is done. As a result, the operating current consumption of the oscillation circuit can be reduced by several tens of percent. In an IC for a watch or the like, the ratio of the operating current consumption of the oscillation circuit to the total operating current consumption of the IC is very high. Therefore, the reduction of the operating current consumption of the oscillation circuit leads to the reduction of the operating current consumption of the entire IC. In addition, the pMOS transistor (first amplitude limiting element) P32 and the nMOS transistor (second amplitude limiting element) N32 can be formed in the same size as a general transistor used in the oscillation circuit, which affects the chip size. Does not affect. Further, the pMOS transistor (first amplitude limiting element) P32 and the nMOS transistor (second amplitude limiting element) N32 are respectively connected to the pMOS transistor (first oscillation transistor) P31 and the nMOS transistor (second oscillation transistor) N31 or the channel length or channel. By designing the widths to be uniform, it is possible to make the voltages to be turned on uniform, and an easy design can be performed.
この様に本発明の第6の実施の形態に係る低消費電力回路(発振回路)によれば、電池投入後の発振開始時間を短縮でき、テスト時間を短縮させ製造コストを削減でき、又、電池交換時に故障と見間違える等のトラブルを回避できる。更に、発振回路の動作消費電流をチップサイズを増大させることなく削減でき、IC全体の動作消費電流を削減し電池寿命を大幅に延ばし、製品の付加価値を高めることが可能となる。 As described above, according to the low power consumption circuit (oscillation circuit) according to the sixth embodiment of the present invention, the oscillation start time after battery insertion can be shortened, the test time can be shortened, and the manufacturing cost can be reduced. It is possible to avoid troubles such as mistakes when replacing batteries. Further, the operating current consumption of the oscillation circuit can be reduced without increasing the chip size, the operating current consumption of the entire IC can be reduced, the battery life can be greatly extended, and the added value of the product can be increased.
(第7の実施の形態)
本発明の第7の実施の形態に係る低消費電力回路は、図17に示すように、第1振幅制限素子として、図12の低消費電力回路(発振回路)のpMOSトランジスタP32の代わりにダイオードD1を用い、第2振幅制限素子として、図12のnMOSトランジスタN32の代わりにダイオードD2を用いた発振回路である。即ち、図12に示した低消費電力回路(発振回路)では、第1振幅制限素子P32としてのpMOSトランジスタは、制御端子(ゲート端子)と第2主電流端子(ドレイン端子)とを短絡したダイオード接続であり、第2振幅制限素子N32としてのnMOSトランジスタは、制御端子(ゲート端子)と第2主電流端子(ドレイン端子)とを短絡したダイオード接続の構成であり、どちらもダイオードとして機能しているので、これらのダイオード接続に等価なダイオードD1,D2に置換しても、図12に示した低消費電力回路(発振回路)と同様な動作が可能である。
(Seventh embodiment)
As shown in FIG. 17, the low power consumption circuit according to the seventh embodiment of the present invention is a diode instead of the pMOS transistor P32 of the low power consumption circuit (oscillation circuit) shown in FIG. This is an oscillation circuit using D1 and using a diode D2 as the second amplitude limiting element instead of the nMOS transistor N32 of FIG. That is, in the low power consumption circuit (oscillation circuit) shown in FIG. 12, the pMOS transistor as the first amplitude limiting element P32 is a diode in which the control terminal (gate terminal) and the second main current terminal (drain terminal) are short-circuited. The nMOS transistor as the second amplitude limiting element N32 has a diode-connected configuration in which the control terminal (gate terminal) and the second main current terminal (drain terminal) are short-circuited, both functioning as a diode. Therefore, even if the diodes D1 and D2 equivalent to these diode connections are replaced, the same operation as the low power consumption circuit (oscillation circuit) shown in FIG. 12 is possible.
即ち、第7の実施の形態に係る低消費電力回路(発振回路)は、第1発振トランジスタP31の制御端子(ゲート端子)VP1に第1端子(カソード端子)を接続し、接続ノード(出力ノード)XOUTに第2端子(アノード端子)を接続した第1振幅制限素子(ダイオード)D1と、第2発振トランジスタN31の制御端子(ゲート端子)VN1に第2端子(アノード端子)を接続し、接続ノード(出力ノード)XOUTに第1端子(カソード端子)を接続した第2振幅制限素子(ダイオード)D2とを備える点を除けば、図12に示した第6の実施の形態に係る低消費電力回路と同様な構成であるので重複した説明を省略する。 That is, in the low power consumption circuit (oscillation circuit) according to the seventh embodiment, the first terminal (cathode terminal) is connected to the control terminal (gate terminal) V P1 of the first oscillation transistor P31, and the connection node (output) The first amplitude limiting element (diode) D1 having a second terminal (anode terminal) connected to the node XOUT and the second terminal (anode terminal) connected to the control terminal (gate terminal) V N1 of the second oscillation transistor N31 and, except for and a connection node (output node) X OUT second amplitude limiting element which connects the first terminal (cathode terminal) to (diode) D2, the sixth embodiment shown in FIG. 12 Since the configuration is the same as that of the low power consumption circuit, redundant description is omitted.
但し、第7の実施の形態に係る低消費電力回路(発振回路)では、図12の動作の説明の記載中で、pMOSトランジスタ(第1振幅制限素子)P32の閾値|VthP|が、ダイオード(第1振幅制限素子)D1の順方向電圧Vfに置き換わり、図12のnMOSトランジスタ(第2振幅制限素子)N32の閾値VthNが、ダイオード(第2振幅制限素子)D2の順方向電圧Vfに置き換わる。 However, in the low power consumption circuit (oscillation circuit) according to the seventh embodiment, the threshold value | V thP | of the pMOS transistor (first amplitude limiting element) P32 in the description of the operation in FIG. (First amplitude limiting element) The forward voltage V f of D1 is replaced, and the threshold voltage V thN of the nMOS transistor (second amplitude limiting element) N32 in FIG. 12 is equal to the forward voltage V of the diode (second amplitude limiting element) D2. Replaced by f .
第7の実施の形態に係る低消費電力回路(発振回路)によれば、第6の実施の形態に係る低消費電力回路(発振回路)と同様に、発振起動時の発振開始時間を短縮でき、テスト時間を短縮させ製造コストを削減できると共に、電池交換時に故障と見間違える等のトラブルを回避できる。更に、発振回路の動作消費電流をチップサイズを増大させることなく削減でき、IC全体の動作消費電流を削減し電池寿命を延ばし、製品の付加価値を高めることが可能となる。 According to the low power consumption circuit (oscillation circuit) according to the seventh embodiment, the oscillation start time at the time of oscillation start-up can be shortened similarly to the low power consumption circuit (oscillation circuit) according to the sixth embodiment. In addition, the test time can be shortened and the manufacturing cost can be reduced, and troubles such as mistakes can be avoided during battery replacement. Furthermore, the operating current consumption of the oscillation circuit can be reduced without increasing the chip size, the operating current consumption of the entire IC can be reduced, the battery life can be extended, and the added value of the product can be increased.
(第8の実施の形態)
本発明の第8の実施の形態に係る低消費電力回路は、図18の右側に示す発振回路の第1制御電源に、図18の左側に示すレギュレータ回路(バイアス回路)REG1の出力VREGを接続し、この出力VREGが「第1制御電源」の電圧として、発振回路に供給される構成の低消費電力回路である。図18の右に示す発振回路は、図12に示した第6の実施の形態に係る発振回路と、主要部が、ほぼ同様な構成である。
(Eighth embodiment)
In the low power consumption circuit according to the eighth embodiment of the present invention, the output VREG of the regulator circuit (bias circuit) REG1 shown on the left side of FIG. 18 is connected to the first control power supply of the oscillation circuit shown on the right side of FIG. The output VREG is a low power consumption circuit configured to be supplied to the oscillation circuit as the voltage of the “first control power supply”. The oscillation circuit shown on the right side of FIG. 18 has substantially the same configuration as that of the oscillation circuit according to the sixth embodiment shown in FIG.
図18の左側に示すレギュレータ回路(バイアス回路)REG1は、pMOSトランジスタ対からなりVDD電源にソース端子を接続したカレントミラー回路M1と、カレントミラー回路M1の出力端に一端を接続した抵抗素子R2と、抵抗素子R2の一端にゲート端子を他端にドレイン端子をGND電源にソース端子を接続したnMOSトランジスタN1と、抵抗素子R2の他端にゲート端子をカレントミラー回路M1の入力端にドレイン端子をGND電源にソース端子を接続したnMOSトランジスタN2と、抵抗素子R2の他端にゲート端子をGND電源にソース端子を接続したnMOSトランジスタN57と、nMOSトランジスタN57のドレイン端子にゲート端子とドレイン端子を接続し出力VREGにソース端子を接続したpMOSトランジスタP58と、VDD電源にソース端子を出力VREGにドレイン端子を接続したpMOSトランジスタP57と、pMOSトランジスタP58のゲート端子とドレイン端子の接続ノード(接続点)を+入力に、抵抗R2の一端を−入力に、出力をpMOSトランジスタP57のゲート端子に接続した差動回路DA1を備える。 The regulator circuit (bias circuit) REG1 shown on the left side of FIG. 18 includes a current mirror circuit M1 composed of a pMOS transistor pair and having a source terminal connected to the VDD power supply, and a resistance element R2 having one end connected to the output terminal of the current mirror circuit M1. The nMOS transistor N1 has a gate terminal connected to one end of the resistor element R2, a drain terminal connected to the GND power source and a source terminal connected to the GND power source, a gate terminal connected to the other end of the resistor element R2, and a drain terminal connected to the input terminal of the current mirror circuit M1. An nMOS transistor N2 having a source terminal connected to the GND power supply, an nMOS transistor N57 having a gate terminal connected to the other end of the resistor element R2, a source terminal connected to the GND power supply, and a gate terminal and a drain terminal connected to the drain terminal of the nMOS transistor N57. PMOS transistor P58 having a source terminal connected to output VREG and , A pMOS transistor P57 having a source terminal connected to the VDD power source and a drain terminal connected to the output VREG, a connection node (connection point) between the gate terminal and the drain terminal of the pMOS transistor P58 as a + input, and one end of a resistor R2 as a -input, A differential circuit DA1 having an output connected to the gate terminal of the pMOS transistor P57 is provided.
本発明の第8の実施の形態に係る低消費電力回路は、レギュレータ回路(バイアス回路)REG1の抵抗素子R2の他端にゲート端子を、GND電源にソース端子を接続したnMOSトランジスタN4を、図12に示した低消費電力回路(発振回路)の定電流源IC1の替わりに設置し、図18の右側に示す発振回路の駆動トランジスタ(nMOSトランジスタ)N33に、定電流を供給している。 The low power consumption circuit according to the eighth embodiment of the present invention includes an nMOS transistor N4 having a gate terminal connected to the other end of the resistance element R2 of the regulator circuit (bias circuit) REG1 and a source terminal connected to the GND power supply. In place of the constant current source IC1 of the low power consumption circuit (oscillation circuit) shown in FIG. 12, a constant current is supplied to the drive transistor (nMOS transistor) N33 of the oscillation circuit shown on the right side of FIG.
第8の実施の形態に係る低消費電力回路においては、レギュレータ回路(バイアス回路)REG1の出力VREGには、nMOSトランジスタN1のVGSとpMOSトランジスタP58のVGSの電位の和の電圧が出力され、|VthP|+VthNに依存した出力電圧を得る。通常、時計用などの発振回路では動作電流をより小さく設定するため、実際のVREG電圧(第1制御電源の電圧)は、|VthP|+VthNを下回った電圧が出力される。この状態においては、図19に示すように、図15に示した動作と図16に示した動作の状態が同時に起こり、XOUTが発振維持特性を損なわない最低限の振幅を確保し動作消費電流を増大させない最適な発振振幅にできる。 In low-power circuit according to the eighth embodiment, the output VREG of the regulator circuit (bias circuit) REG1, the voltage of the sum of the potentials of V GS of V GS and the pMOS transistor P58 of the nMOS transistor N1 is output , | V thP | + V thN is obtained as an output voltage. Usually, in an oscillation circuit for a watch or the like, the operating current is set to be smaller, so that the actual VREG voltage (the voltage of the first control power supply) is lower than | V thP | + V thN . In this state, as shown in FIG. 19, the operation state shown in FIG. 15 and the operation state shown in FIG. 16 occur simultaneously, and X OUT ensures a minimum amplitude that does not impair the oscillation sustaining characteristics, and the operation current consumption The oscillation amplitude can be made optimal without increasing the frequency.
(第9の実施の形態)
本発明の第9の実施の形態に係る低消費電力回路は、図20に示すように、図12に示した発振回路からpMOSトランジスタ(第1振幅制限素子)P32を削除した回路に対応する発振回路である。他は、図12に示した発振回路と実質的に同様であるので、重複した説明を省略するが、図20に示す低消費電力回路(発振回路)は、図16に示した効果のみ期待できることとなるが、VDD(第1制御電源の電圧)が比較的低い状態に限定される場合では、図12に示した発振回路と同様に、発振起動時の発振開始時間を短縮でき、テスト時間を短縮させ製造コストを削減できると共に、電池交換時に故障と見間違える等のトラブルを回避できる。更に、発振回路の動作消費電流をチップサイズを増大させることなく削減でき、IC全体の動作消費電流を削減し電池寿命を延ばし、製品の付加価値を高めることが可能となる。
(Ninth embodiment)
As shown in FIG. 20, the low power consumption circuit according to the ninth embodiment of the present invention is an oscillation circuit corresponding to a circuit in which the pMOS transistor (first amplitude limiting element) P32 is omitted from the oscillation circuit shown in FIG. Circuit. The rest is substantially the same as the oscillation circuit shown in FIG. 12, and thus redundant description is omitted. However, the low power consumption circuit (oscillation circuit) shown in FIG. 20 can expect only the effect shown in FIG. However, when VDD (the voltage of the first control power supply) is limited to a relatively low state, as in the oscillation circuit shown in FIG. 12, the oscillation start time at the start of oscillation can be shortened, and the test time can be reduced. The manufacturing cost can be reduced by shortening, and troubles such as mistaken mistakes when replacing the battery can be avoided. Furthermore, the operating current consumption of the oscillation circuit can be reduced without increasing the chip size, the operating current consumption of the entire IC can be reduced, the battery life can be extended, and the added value of the product can be increased.
なお、図20では、pMOSトランジスタ(第1振幅制限素子)P32を削除した場合を例示したが、図12に示した発振回路からnMOSトランジスタ(第2振幅制限素子)N32のみを削除した回路構成でも、VDD電源の電圧が比較的高い場合には、図12に示した発振回路と
同様に、発振起動時の発振開始時間を短縮でき、テスト時間を短縮させ製造コストを削減できると共に、電池交換時に故障と見間違える等のトラブルを回避できる。更に、発振回路の動作消費電流をチップサイズを増大させることなく削減でき、IC全体の動作消費電流を削減し電池寿命を延ばし、製品の付加価値を高めることが可能となる。
20 illustrates the case where the pMOS transistor (first amplitude limiting element) P32 is deleted, but the circuit configuration in which only the nMOS transistor (second amplitude limiting element) N32 is deleted from the oscillation circuit shown in FIG. When the voltage of the VDD power supply is relatively high, as in the oscillation circuit shown in FIG. 12, the oscillation start time at the start of oscillation can be shortened, the test time can be shortened, the manufacturing cost can be reduced, and the battery can be replaced. Troubles such as mistakes can be avoided. Furthermore, the operating current consumption of the oscillation circuit can be reduced without increasing the chip size, the operating current consumption of the entire IC can be reduced, the battery life can be extended, and the added value of the product can be increased.
(第10の実施の形態)
本発明の第10の実施の形態に係る低消費電力回路は、第8の実施の形態に係る低消費電力回路において図18の左側に示したレギュレータ回路(バイアス回路)REG1を、図21の左側に示すレギュレータ回路(バイアス回路)REG2に入替え、レギュレータ回路(バイアス回路)REG2の出力VREGを、「第2制御電源」として、発振アンプA1を構成する第2発振トランジスタN31の第1主電流端子(ソース端子)に供給した例である。
(Tenth embodiment)
The low power consumption circuit according to the tenth embodiment of the present invention includes a regulator circuit (bias circuit) REG1 shown on the left side of FIG. 18 in the low power consumption circuit according to the eighth embodiment, and the left side of FIG. Is switched to the regulator circuit (bias circuit) REG2, and the output VREG of the regulator circuit (bias circuit) REG2 is used as the “second control power supply”, and the first main current terminal (second main transistor N31) constituting the oscillation amplifier A1 ( This is an example of supply to the source terminal.
図21に示す回路構成でも、図18に示した低消費電力回路と同様に、右側の発振回路の発振起動時の発振開始時間を短縮でき、テスト時間を短縮させ製造コストを削減できると共に、電池交換時に故障と見間違える等のトラブルを回避できる。更に、発振回路の動作消費電流をチップサイズを増大させることなく削減でき、IC全体の動作消費電流を削減し電池寿命を延ばし、製品の付加価値を高めることが可能となる等の効果が期待できる。 In the circuit configuration shown in FIG. 21, as in the low power consumption circuit shown in FIG. 18, the oscillation start time at the start of oscillation of the right oscillation circuit can be shortened, the test time can be shortened and the manufacturing cost can be reduced. Troubles such as mistakes can be avoided during replacement. Furthermore, the operation current consumption of the oscillation circuit can be reduced without increasing the chip size, and the effects such as the reduction of the operation current consumption of the entire IC, the extension of the battery life, and the enhancement of the added value of the product can be expected. .
(その他の実施の形態)
上記のように、本発明は第1〜第10の実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施の形態及び運用技術が明らかとなろう。
(Other embodiments)
As described above, the present invention has been described according to the first to tenth embodiments. However, it should not be understood that the description and drawings constituting a part of this disclosure limit the present invention. From this disclosure, various alternative embodiments, embodiments, and operational techniques will be apparent to those skilled in the art.
例えば、本発明の第4の実施の形態において、第1の実施の形態に係る低消費電力回路と極性を反対にした回路の例を示したが、第1〜第10の実施の形態に示した回路構成は、トランジスタのp型とn型を逆にし、且つ第2主電源と第1主電源の電圧関係を逆にしても、或いは第2制御電源と第1制御電源の電圧関係を逆にしても、同様な効果が得られることは、以上の説明から理解できるであろう。 For example, in the fourth embodiment of the present invention, an example of a circuit having a polarity opposite to that of the low power consumption circuit according to the first embodiment is shown, but the first to tenth embodiments show the example. The circuit configuration is such that the p-type and n-type transistors are reversed and the voltage relationship between the second main power source and the first main power source is reversed, or the voltage relationship between the second control power source and the first control power source is reversed. Even so, it can be understood from the above description that the same effect can be obtained.
この様に、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。 As described above, the present invention naturally includes various embodiments not described herein. Therefore, the technical scope of the present invention is defined only by the invention specifying matters according to the scope of claims reasonable from the above description.
C1…第2容量
C2…第1容量
D1…ダイオード(第1振幅制限素子)
D2…ダイオード(第2振幅制限素子)
M1,M2,M3,M4…カレントミラー回路
N1…nMOSトランジスタ(第1トランジスタ)
N2…nMOSトランジスタ(第2トランジスタ)
N31…nMOSトランジスタ(第2発振トランジスタ)
N32…nMOSトランジスタ(第2振幅制限素子)
N33…nMOSトランジスタ(駆動トランジスタ)
P31…pMOSトランジスタ(第1発振トランジスタ)
P32…pMOSトランジスタ(第1振幅制限素子)
Q1…圧電振動子(水晶振動子)
R1…第1分割抵抗
R12…バイアス分割回路(バイアス分割回路の抵抗値)
R2…第2分割抵抗
Z3…帰還抵抗回路
C1 ... second capacitor C2 ... first capacitor D1 ... diode (first amplitude limiting element)
D2: Diode (second amplitude limiting element)
M1, M2, M3, M4 ... Current mirror circuit N1 ... nMOS transistor (first transistor)
N2 ... nMOS transistor (second transistor)
N31 ... nMOS transistor (second oscillation transistor)
N32 ... nMOS transistor (second amplitude limiting element)
N33 ... nMOS transistor (drive transistor)
P31 ... pMOS transistor (first oscillation transistor)
P32 ... pMOS transistor (first amplitude limiting element)
Q1 ... Piezoelectric vibrator (quartz crystal vibrator)
R1: First division resistor R12: Bias division circuit (resistance value of the bias division circuit)
R2 ... Second divided resistor Z3 ... Feedback resistor circuit
Claims (5)
該カレントミラー回路の出力端に一端を接続した第1分割抵抗、該第1分割抵抗に一端を接続した第2分割抵抗との直列回路からなるバイアス分割回路と、
前記第1分割抵抗の一端に制御端子を、前記第1主電源とは異なる電位の第2主電源に第1主電流端子を、前記第2分割抵抗の他端に第2主電流端子を接続した第1トランジスタと、
前記第2分割抵抗の他端に制御端子を、前記第2主電源に第1主電流端子を、前記カレントミラー回路の入力端に第2主電流端子を接続した、前記第1トランジスタと同一チャネル導電型の第2トランジスタ
とを含み、起動時に前記第1分割抵抗と前記第2分割抵抗との接続ノードに起動電流を印加するバイアス回路を備えることを特徴とする低消費電力回路。 A current mirror circuit supplied with a voltage from the first main power supply;
A bias dividing circuit comprising a series circuit of a first dividing resistor having one end connected to the output end of the current mirror circuit and a second dividing resistor having one end connected to the first dividing resistor;
A control terminal is connected to one end of the first divided resistor, a first main current terminal is connected to a second main power source having a potential different from that of the first main power source, and a second main current terminal is connected to the other end of the second divided resistor. A first transistor,
The same channel as the first transistor, the control terminal being connected to the other end of the second dividing resistor, the first main current terminal being connected to the second main power supply, and the second main current terminal being connected to the input end of the current mirror circuit. A low power consumption circuit comprising a bias circuit for applying a starting current to a connection node between the first divided resistor and the second divided resistor at the time of starting.
該第1発振トランジスタの第2主電流端子に第2主電流端子を接続し、第1主電流端子を第2制御電源に接続した第2発振トランジスタと、
一方の電極を前記第2発振トランジスタの制御端子に接続した第1容量と、
前記第1容量の他方の電極を一方の電極に接続し、他方の電極を前記第1発振トランジスタと前記第2発振トランジスタの接続ノードに接続した圧電振動子と、
一方の電極を前記圧電振動子の他方の電極に接続し、他方の電極を前記第1発振トランジスタの制御端子に接続した帰還抵抗回路と、
第1主電流端子と制御端子を接続し、且つ該制御端子を前記第2発振トランジスタの制御端子に接続した前記第1トランジスタと同一チャネル導電型の駆動トランジスタとを備え、
前記バイアス回路の出力電流を、直接又は間接的に前記駆動トランジスタの第1主電流端子に印加する発振回路を更に備えることを特徴とする請求項1に記載の低消費電力回路。 A first oscillation transistor having a first main current terminal connected to a first control power supply;
A second oscillation transistor having a second main current terminal connected to a second main current terminal of the first oscillation transistor, and a first main current terminal connected to a second control power supply;
A first capacitor having one electrode connected to a control terminal of the second oscillation transistor;
A piezoelectric vibrator in which the other electrode of the first capacitor is connected to one electrode, and the other electrode is connected to a connection node of the first oscillation transistor and the second oscillation transistor;
A feedback resistor circuit in which one electrode is connected to the other electrode of the piezoelectric vibrator and the other electrode is connected to a control terminal of the first oscillation transistor;
A first transistor having the same channel conductivity type as that of the first transistor, the first main current terminal being connected to the control terminal, and the control terminal being connected to the control terminal of the second oscillation transistor;
2. The low power consumption circuit according to claim 1, further comprising an oscillation circuit that applies an output current of the bias circuit directly or indirectly to a first main current terminal of the drive transistor.
該第1発振トランジスタの第2主電流端子に第2主電流端子を接続し、第1主電流端子を前記第1制御電源とは異なる電位の第2制御電源に接続した、前記第1発振トランジスタと反対チャネル導電型の第2発振トランジスタと、
一方の電極を前記第2発振トランジスタの制御端子に接続した第1容量と、
前記第1容量の他方の電極を一方の電極に接続し、他方の電極を前記第1発振トランジスタと前記第2発振トランジスタの接続ノードに接続した圧電振動子と、
一方の電極を前記圧電振動子の他方の電極に接続し、他方の電極を前記第1発振トランジスタの制御端子に接続した帰還抵抗回路と、
前記第1発振トランジスタの制御端子に第1端子を接続し、前記接続ノードに第2端子を接続した振幅制限素子
とを備え、前記第1発振トランジスタと前記第2発振トランジスタとで、発振アンプを構成し、前記接続ノードを該発振アンプの出力ノードとする発振回路を有することを特徴とする低消費電力回路。 A first oscillation transistor having a first main current terminal connected to a first control power supply;
The first oscillation transistor, wherein a second main current terminal is connected to a second main current terminal of the first oscillation transistor, and the first main current terminal is connected to a second control power supply having a potential different from that of the first control power supply. A second oscillation transistor opposite in channel conductivity type,
A first capacitor having one electrode connected to a control terminal of the second oscillation transistor;
A piezoelectric vibrator in which the other electrode of the first capacitor is connected to one electrode, and the other electrode is connected to a connection node of the first oscillation transistor and the second oscillation transistor;
A feedback resistor circuit in which one electrode is connected to the other electrode of the piezoelectric vibrator and the other electrode is connected to a control terminal of the first oscillation transistor;
An amplitude limiting element having a first terminal connected to a control terminal of the first oscillation transistor and a second terminal connected to the connection node, and the first oscillation transistor and the second oscillation transistor comprise an oscillation amplifier. A low power consumption circuit comprising an oscillation circuit configured and having the connection node as an output node of the oscillation amplifier.
該第1発振トランジスタの第2主電流端子に第2主電流端子を接続し、第1主電流端子を前記第1制御電源とは異なる電位の第2制御電源に接続した、前記第1発振トランジスタと反対チャネル導電型の第2発振トランジスタと、
一方の電極を前記第2発振トランジスタの制御端子に接続した第1容量と、
前記第1容量の他方の電極を一方の電極に接続し、他方の電極を前記第1発振トランジスタと前記第2発振トランジスタの接続ノードに接続した圧電振動子と、
一方の電極を前記圧電振動子の他方の電極に接続し、他方の電極を前記第1発振トランジスタの制御端子に接続した帰還抵抗回路と、
前記接続ノードに第1端子を接続し、前記第2発振トランジスタの制御端子に第2端子を接続した振幅制限素子
とを備え、前記第1発振トランジスタと前記第2発振トランジスタとで、発振アンプを構成し、前記接続ノードを該発振アンプの出力ノードとする発振回路を有することを特徴とする低消費電力回路。 A first oscillation transistor having a first main current terminal connected to a first control power supply;
The first oscillation transistor, wherein a second main current terminal is connected to a second main current terminal of the first oscillation transistor, and the first main current terminal is connected to a second control power supply having a potential different from that of the first control power supply. A second oscillation transistor opposite in channel conductivity type,
A first capacitor having one electrode connected to a control terminal of the second oscillation transistor;
A piezoelectric vibrator in which the other electrode of the first capacitor is connected to one electrode, and the other electrode is connected to a connection node of the first oscillation transistor and the second oscillation transistor;
A feedback resistor circuit in which one electrode is connected to the other electrode of the piezoelectric vibrator and the other electrode is connected to a control terminal of the first oscillation transistor;
An amplitude limiting element having a first terminal connected to the connection node and a second terminal connected to a control terminal of the second oscillation transistor, and an oscillation amplifier configured by the first oscillation transistor and the second oscillation transistor. A low power consumption circuit comprising an oscillation circuit configured and having the connection node as an output node of the oscillation amplifier.
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