JP2006337928A - 有機ｅｌ駆動回路および有機ｅｌパネル - Google Patents

Abstract

【課題】微小なデータ電流を高速に書き込む。
【解決手段】短絡トランジスタＱ２をオンしている状態で、パストランジスタＱ１がオンして、データラインＤＬにおけるデータ電流Ｉｄａｔａを駆動トランジスタＱ３から引き込む。このとき、スイッチトランジスタＱ７をオンしており、データラインＤＬは、トランジスタＱ５，Ｑ６からなるインバータＩＮを介し、パストランジスタＱ１のゲートに接続されている。データラインＤＬに流れる微少電流によるデータラインＤＬの電位変化をインバータが検知し負帰還制御することで、データラインＤＬの電圧変動を抑え高速な電流伝達を実現する。
【選択図】図１

Description

本発明は、電流駆動型の有機ＥＬ駆動回路およびこれを利用した有機ＥＬパネルに関する。

従来より、フラットパネルの１つとして、有機ＥＬパネルが知られている。この有機ＥＬパネルでは、有機ＥＬ素子をマトリクス状に配列した各画素に配置し、各有機ＥＬ素子の発光を制御して表示を行う。

このような有機ＥＬパネルでは、各画素のデータ信号に応じた発光を行うことが重要であり、各種の提案がある。その中の１つとして、電流駆動型のパネルがある。この電流駆動型のパネルでは、データラインにデータ電流を流し、このデータ電流を駆動トランジスタに流すための電圧を内部で保持する。そして、保持された電圧に応じて駆動トランジスタに電流を流し、これを有機ＥＬ素子に供給する。従って、駆動トランジスタのしきい値にバラツキがあっても、比較的バラツキのない有機ＥＬ素子の発光が得られる。

特許文献１には、このような電流駆動型パネルの一例が示されており、これについて図１０に基づいて説明する。

データラインＹは垂直（列）方向に伸びており、その列の各画素のデータ電流が順次流れる。ゲートラインＸは、水平（行）方向に伸びており、その行が選択された時にＨｉｇｈ（「ハイ」レベル、以下Ｈレベル）となる。電源ラインＺは、水平方向に伸びており、その行の各画素回路に電源電圧を供給する。

ゲートラインＸには、短絡トランジスタＱ２のゲートが接続されている。短絡トランジスタＱ２のドレインは電源ラインＺに接続され、ソースは駆動トランジスタＱ３のゲートに接続されている。駆動トランジスタＱ３のドレインは電源ラインＺに接続され、ソースは有機ＥＬ素子Ｅのアノードに接続されている。また、有機ＥＬ素子Ｅのカソードは、低電圧電源ＶＳＳに接続されている。

データラインＹには、パストランジスタＱ１のドレインが接続されており、このパストランジスタＱ１のゲートは、ゲートラインＸに接続されている。また、パストランジスタのソースは、駆動トランジスタＱ３のソースと有機ＥＬ素子Ｅのアノードに接続されている。さらに、駆動トランジスタＱ３のソースとゲートの間は、電圧保持用のコンデンサＣにより接続されている。

このような回路において、ゲートラインＸをＨレベルにすると、パストランジスタＱ１と、短絡トランジスタＱ２がオンする。この状態で、データラインＹにデータ電流を流す（引き抜く）と、駆動トランジスタＱ３は、短絡トランジスタＱ２によってダイオード接続されているため、データラインＹに流れるデータ電流が、駆動トランジスタＱ３、パストランジスタＱ１に流れる。これによって、コンデンサＣには、駆動トランジスタＱ３にデータ電流が流れている状態における駆動トランジスタＱ３のゲートソース間電圧が充電される。

次に、ゲートラインＸがＬレベルになると、パストランジスタＱ１、短絡トランジスタＱ２がオフされ、駆動トランジスタＱ３は、コンデンサＣに保持された電圧に応じた駆動電流を有機ＥＬ素子Ｅに供給する。

コンデンサＣに保持された電圧は、駆動トランジスタＱ３がデータ電流を流している際の電圧である。このため、有機ＥＬ素子Ｅに供給される駆動電流はデータ電流に応じたものになる。

なお、図１０の回路において、トランジスタはすべてＮチャネルのＴＦＴ（薄膜トランジスタ）である。

特開２００４−１２８５８号公報

ここで、上述の電流駆動型のパネルにおいて、データ電流は、有機ＥＬ素子Ｅの発光に実際に必要な電流であり、表現する階調が多い場合には、微小な電流を制御しなければならない。すなわち、データ電流として、数１０ｎＡ単位のコントロールが必要になる。

一方、データラインＹには、他の画素回路も接続されており、負荷容量はかなり大きい。従って、データ電流を画素回路内のコンデンサに正確に充電するためには、かなり長い時間が必要となる。１画面の画素に対するデータの書き込みは、１フレームの表示期間より長くなることはできず、従来の回路では、データ電流の書き込みを十分行えないという問題があった。

本発明では、電流駆動型のパネルにおいて、データ電流の書き込みを高速に行う。

本発明は、データ電流の供給を受け、このデータ電流に応じた電圧を保持し、その後保持した電圧に応じて有機ＥＬ素子に対応した駆動電流を供給する有機ＥＬ駆動回路であって、データラインからのデータ電流を書き込み電流として入力するパストランジスタと、入力側がデータラインに接続され、出力側がパストランジスタのゲートに接続されたインバータとを有し、データ電流の書き込み時において、インバータをオンして、データライン電圧をクランプすることを特徴とする。

また、本発明は、データ電流を流すデータラインに一端が接続され、選択信号によりオンオフされるパストランジスタと、入力側がデータラインに接続され、出力側がパストランジスタのゲートに接続されたインバータと、ドレインゲート間を短絡した状態で、前記パストランジスタを通して流れるデータ電流を流し、その状態におけるゲートソース間電圧をゲートソース間の保持容量に保持し、ゲートソース間電圧に応じた駆動電流を有機ＥＬ素子に供給する駆動トランジスタと、を有し、データ電流の書き込み時において、インバータをオンして、データライン電圧をクランプすることを特徴とする。

また、前記パストランジスタがオンされている状態でオフし、前記パストランジスタがオフされている状態でオンし前記駆動トランジスタからの電流を有機ＥＬ素子に供給する制御トランジスタを有することが好適である。

また、前記パストランジスタをＮチャネルトランジスタとし、前記データ電流は、データラインへ引き抜くプル電流とすることが好適である。

また、前記パストランジスタをＰチャネルトランジスタとし、前記データ電流は、データラインに流し込むプッシュ電流とすることが好適である。

また、前記インバータに代えて、１つの入力端がデータラインに接続され、出力端がパストランジスタのゲートに接続されたＮＯＲ回路を設け、データ電流書き込み時に前記ＮＯＲ回路の他入力端にＬレベルを入力することで、ＮＯＲ回路をインバータとして機能させることが好適である。

また、前記インバータに代えて、１つの入力端がデータラインに接続され、出力端がパストランジスタのゲートに接続されたＮＡＮＤ回路を設け、データ電流書き込み時に前記ＮＡＮＤ回路の他入力端にＨレベルを入力することで、ＮＡＮＤ回路をインバータとして機能させることが好適である。

また、本発明は、上記有機ＥＬ回路をマトリクス配置したことを特徴とする有機ＥＬパネル。

以上説明したように、本発明によれば、入力側がデータラインに接続されたインバータを設け、このインバータによりパストランジスタのゲート電圧を制御する。そこで、パストランジスタに流れる電流を早期にデータラインに流れるデータ電流にすることができる。

以下、本発明の実施形態について、図面に基づいて説明する。

図１は、実施形態に係る有機ＥＬ駆動回路の構成を示す図である。

データラインＤＬは垂直（列）方向に伸びており、その列の各画素のデータ電流が順次流れる。ライトイネーブルラインＷＥは、水平（行）方向に伸びており、その行が選択されデータ電流を書き込む時にＨレベルとなる。

高電圧の電源ラインＰＶＤＤと、低電圧のグランドラインＧＮＤは、垂直方向に伸びており、その行の各画素回路に電源電圧およびグランド電圧を供給する。

ライトイネーブルラインＷＥには、Ｎチャネルの短絡トランジスタＱ２のゲートが接続されている。短絡トランジスタのドレインは電源ラインＰＶＤＤに接続され、ソースはＮチャネルの駆動トランジスタＱ３のゲートに接続されている。駆動トランジスタＱ３のドレインは電源ラインＰＶＤＤに接続され、ソースはＮチャネルの制御トランジスタＱ４のドレインに接続されている。

この制御トランジスタＱ４のゲートは制御ラインＣＳに接続され、ソースは有機ＥＬ素子Ｅのアノードに接続されている。

また、有機ＥＬ素子Ｅのカソードは、低電圧のカソード電源ＣＶに接続されている。さらに、駆動トランジスタＱ３のソースとゲートの間は、電圧保持用のコンデンサＣにより接続されている。

データラインＤＬには、ＮチャネルのパストランジスタＱ１のドレインが接続されており、パストランジスタのソースは、駆動トランジスタＱ３のソースおよび制御トランジスタのドレインに接続されている。

パストランジスタＱ１のゲートには、ＰチャネルおよびＮチャネルの一対のインバータトランジスタＱ５、Ｑ６のドレインに共通接続されている。なお、このインバータトランジスタＱ５，Ｑ６とで、インバータＩＮが構成される。ＰチャネルのインバータトランジスタＱ５のソースは、ＰチャネルのスイッチトランジスタＱ７のドレインに接続され、スイッチトランジスタＱ７のソースは、電源ラインＰＶＤＤに接続されている。スイッチトランジスタＱ７ゲートは、制御ラインＣＳに接続されている。このスイッチトランジスタＱ７は、インバータＩＮの動作をオンオフするスイッチとして機能する。

ＮチャネルのインバータトランジスタＱ６のソースは、グランドラインＧＮＤに接続されている。そして、両インバータトランジスタＱ５，Ｑ６のゲートは、データラインＤＬに共通接続されている。これによって、スイッチトランジスタＱ７がオンの場合にインバータＩＮが動作可能になる。

このような回路において、データラインＤＬにデータ電流を流し、画素回路にデータ電流を書き込む場合には、ライトイネーブルラインＷＥをＨレベル、制御ラインＣＳをＬｏｗ（「ロウ」レベル、以下Ｌレベル）にする。これによって、インバータトランジスタＱ５、Ｑ６からなるインバータは、入力がデータラインに接続され、出力がパストランジスタＱ１のゲートに接続された状態になる。すなわち、図２に示すような状態になる。

ここで、インバータの入出力の電圧特性は、図３に太い実線で示すように、入力が低電圧の際にＨレベル、高電圧の時にＬレベルになる。この図３においては、インバータの入力電圧ＶＤａｔａ（データラインの電圧）を横軸、出力の電圧Ｖｇを縦軸にとってある。

また、パストランジスタＱ１のゲート電圧Ｖｇと、そのときのドレイン電流Ｉの関係は、図３において破線で示すように、ゲート電圧Ｖｇがしきい値電圧以上になったときにゲート電圧Ｖｇの上昇につれて、上昇する。なお、図３では、縦軸がゲート電圧Ｖｇで、横軸がドレイン電流Ｉである。

データラインＤＬのデータ電流が０の場合、インバータ入力電圧のデータライン電圧にネガティブフィードバックが掛かり、パストランジスタＱ１の電圧を決定し電流が変化し、それがまたインバータ入力に反映される。データラインＤＬの電圧は、パストランジスタＱ１の電流が０であるしきい値電圧付近のクランプ電圧Ｖｃｒで安定する。

一方、データラインＤＬにデータ電流Ｉｄａｔａが流れると、この電流Ｉｄａｔａが流れることによるデータラインＤＬの電圧変化をインバータが検知する。そして、この電流ＩｄａｔａがパストランジスタＱ１に流れるように、インバータＩＮがパストランジスタＱ１のゲート電圧Ｖｇを変更する。すなわち、データラインＤＬの電圧は、図３に示すΔＶｃｒだけ下がり、これによってパストランジスタＱ１のゲート電圧Ｖｇは、パストランジスタＱ１のドレイン電流がΔＩになるようにΔＶｇだけ上昇される。このようにして、インバータＩＮがパストランジスタＱ１に流れる電流がデータラインのデータ電流Ｉｄａｔａになるように動作する。

ここで、注目すべきは、インバータのネガティブフィードバックにより、入力電圧振幅ΔＶｃｒは、出力電圧振幅Δｇに比べて十分小さくとることができる。従って、大きな入力容量の充放電時間を短い時間に抑えることができ、スピードが大幅に上がる。

ここで、このようなデータ電流書き込みのタイミングチャートを図４に示す。まず、１水平ラインの表示期間を示すイネーブルラインＥＮＢをＬレベルとしておき、その状態で、データラインＤＬにおけるデータ電流を切り替える。ここで、データ電流の書き込みは、線順次で行う。すなわち、１つのデータラインＤＬには、１水平期間の間データ電流が供給される。従って、各画素の輝度に応じた電圧を各列毎に保持し、その電圧に応じたデータ電流をすべてのデータラインＤＬに同時に１水平ラインの期間供給することなどの構成が必要になる。

イネーブルラインＥＮＢをＨレベルにした場合には、次に制御ラインＣＳをＬレベルとして、制御トランジスタＱ４をオフするとともに、スイッチトランジスタＱ７をオンする。これによって、駆動トランジスタＱ３から有機ＥＬ素子Ｅへの経路が断たれるとともに、インバータＩＮが動作可能となる。

次に、ライトイネーブルラインＷＥがＨレベルとなることで、短絡トランジスタＱ２がオンする。これによって、駆動トランジスタＱ３は、ダイオード接続される。

ここで、インバータＩＮが動作すると、インバータＩＮは、上述のようにデータラインＤＬに流れるデータ電流がパストランジスタＱ１に流れるように、パストランジスタＱ１のゲート電位を制御する。従って、駆動トランジスタＱ３からパストランジスタＱ１に流れる電流がデータラインＤＬに流れるデータ電流と同一になる。特に、駆動トランジスタＱ３がダイオード接続されているため、ここに流れる電流は正確にデータ電流と同一になり、そのときの駆動トランジスタＱ３のゲートソース間電圧がコンデンサＣに保持される。

１水平期間が終了すると、イネーブルラインＥＮＢがＬレベルになる。このとき、ライトイネーブルラインＷＥも同時にＬレベルになる。そして、イネーブルラインＥＮＢがＬレベルの期間において、若干（オフマージン分）遅れて制御ラインＣＳがＨレベルになり、インバータＩＮがオフになるとともに、制御トランジスタＱ４がオンし、駆動トランジスタＱ３に流れる電流が有機ＥＬ素子Ｅに供給される。この有機ＥＬ素子Ｅへの電流供給は、次のフレームにおけるデータ電流の書き込みまで継続される。

図５、図６には、本実施形態におけるインバータを設けた回路と、これを設けない通常の回路の比較を示してある。図において、印加電流と記載してある定電流源により、時刻１００μｓｅｃより、Ｉｄａｔａ＝１０ｎＡ，２０ｎＡの２種類の電流を流した場合における応答電流の変化をグラフに示してある。なお、図におけるコンデンサＣは、データラインＤＬの負荷容量を模擬するものである。また、インバータを用いない回路では、データライン（コンデンサ）に４Ｖプリチャージしてから印加電流Ｉｄａｔａを印加した。

図６に示すように、インバータがない場合には、応答電流が印加電流と同一になるまでに、８０μｓｅｃ程度がかかるのに対し、図５に示すように、インバータを用いることで８μｓｅｃ程度になり、データ電流の書き込みに要する時間が１／１０程度に短縮できることがわかった。

図７には、図１の回路を論理回路図として書き直したものが示されている。インバータトランジスタＱ５，Ｑ６、スイッチトランジスタＱ７は、図６に示すように、ノアゲートＮＯＲとして表すことができる。このノアゲートＮＯＲにおいて、制御ラインＣＳがＬレベルに設定した場合に、ノアゲートＮＯＲがインバータとして動作する。

以上説明したように、本実施形態によれば、入力側がデータラインに接続されたインバータによって、パストランジスタＱ１のゲート電圧を制御することで、パストランジスタＱ１において流れる電流を早期にデータラインに流れるデータ電流に引き込むことができる。これによって、微小なデータ電流の書き込み時間を短縮して、データ電流の正確な書き込みを行うことができる。

また、図８には、駆動トランジスタＱ３をｐチャネルトランジスタで構成したプル型の回路を示す。駆動トランジスタＱ３のソースが電源ラインＰＶＤＤに接続され、この駆動トランジスタＱ３のソースゲート間にコンデンサＣが接続されている。また、駆動トランジスタＱ３のゲートドレイン間にはｎチャネルの短絡トランジスタＱ２が接続されており、この短絡トランジスタＱ２のゲートにはライトイネーブルラインＷＥが接続されている。ドレインがデータラインＤＬに接続されたｎチャネルのパストランジスタＱ１のソースは、駆動トランジスタＱ３のドレインに接続されている。

また、駆動トランジスタＱ３のドレインは、ｎチャネルの制御トランジスタＱ４のドレインに接続され、この制御トランジスタＱ４のソースは、有機ＥＬ素子Ｅのアノードに接続され、有機ＥＬ素子Ｅのカソードはカソード電源ＣＶに接続されている。また、制御トランジスタＱ４のゲートは反転制御ラインＣＳ（バー）に接続されている。

さらに、反転制御ラインＣＳ（バー）と、データラインＤＬの２つは、ノアゲートＮＯＲの２つの入力端にそれぞれ入力され、ノアゲートＮＯＲの出力端がパストランジスタＱ１のゲートに供給されている。

このような構成によっても、上述の場合と同様に反転制御ラインＣＳ（バー）をＬレベルに設定したときに、ノアゲートＮＯＲがインバータとして動作し、パストランジスタＱ１を介しデータ電流ＩｄａｔａをデータラインＤＬに引き抜くことができる。

図９には、パストランジスタＱ１、制御トランジスタＱ４をｐチャネルトランジスタで構成したプッシュ型の回路を示す。

ｐチャネルの制御トランジスタＱ４のソースが電源ラインＰＶＤＤに接続され、制御トランジスタＱ４のドレインは、ｎチャネルの駆動トランジスタＱ３のドレインに接続され、駆動トランジスタＱ３のソースは、有機ＥＬ素子Ｅのアノードに接続され、有機ＥＬ素子Ｅのカソードはカソード電源ＣＶに接続されている。また、制御トランジスタＱ４のゲートは制御ラインＣＳに接続されている。

駆動トランジスタＱ３のソースゲート間にコンデンサＣが接続され、この駆動トランジスタＱ３のゲートドレイン間にはｎチャネルの短絡トランジスタＱ２が接続されている。また、この短絡トランジスタＱ２のゲートにはライトイネーブルラインＷＥが接続されている。

ソースがデータラインＤＬに接続されたｐチャネルのパストランジスタＱ１のドレインには、駆動トランジスタＱ３のドレインおよび制御トランジスタＱ４のドレインが接続されている。

さらに、制御ラインＣＳと、データラインＤＬの２つは、ナンドゲートＮＡＮＤの２つの入力端にそれぞれ入力され、ナンドゲートＮＡＮＤの出力端がパストランジスタＱ１のゲートに供給されている。

このような構成によっても、上述の場合と同様に制御ラインＣＳをＨレベルに設定したときに、ナンドゲートＮＡＮＤがインバータとして動作し、パストランジスタＱ１を介しデータ電流ＩｄａｔａをデータラインＤＬに引き抜くことができる。

以上説明したように、本実施形態によれば、入力がデータラインに接続されたインバータＩＮを設け、このインバータＩＮによりパストランジスタＱ１のゲート電圧を制御する。そこで、パストランジスタＱ１に流れる電流を早期にデータラインに流れるデータ電流にすることができる。

実施形態にかかる構成を示す図である。 実施形態の回路を機能的に示す図である。 動作を示す特性図である。 各信号のタイミングを示すタイミングチャートである。 実施形態の構成における動作を示す図である。 比較例における動作を示す図である。 実施形態の回路の機能を示す図である。 プル型の他の回路例を示す図である。 プッシュ型の他の回路例を示す図である。 従来例の構成を示す図である。

符号の説明

Ｃ コンデンサ、Ｅ 有機ＥＬ素子、Ｑ１ パストランジスタ、Ｑ２ 短絡トランジスタ、Ｑ３ 駆動トランジスタ、Ｑ４ 制御トランジスタ、Ｑ５，Ｑ６ インバータトランジスタ、Ｑ７ スイッチトランジスタ。

Claims (8)

1. データ電流の供給を受け、このデータ電流に応じた電圧を保持し、その後保持した電圧に応じて有機ＥＬ素子に対応した駆動電流を供給する有機ＥＬ駆動回路であって、
   データラインからのデータ電流を書き込み電流として入力するパストランジスタと、
   入力側がデータラインに接続され、出力側がパストランジスタのゲートに接続されたインバータと、
   を有し、
   データ電流の書き込み時において、インバータをオンして、データライン電圧をクランプすることを特徴とする有機ＥＬ駆動回路。
2. データ電流を流すデータラインに一端が接続され、選択信号によりオンオフされるパストランジスタと、
   入力側がデータラインに接続され、出力側がパストランジスタのゲートに接続されたインバータと、
   ドレインゲート間を短絡した状態で、前記パストランジスタを通して流れるデータ電流を流し、その状態におけるゲートソース間電圧をゲートソース間の保持容量に保持し、ゲートソース間電圧に応じた駆動電流を有機ＥＬ素子に供給する駆動トランジスタと、
   を有し、
   データ電流の書き込み時において、インバータをオンして、データライン電圧をクランプすることを特徴とする有機ＥＬ駆動回路。
3. 請求項２に記載の有機ＥＬ駆動回路において、
   前記パストランジスタがオンされている状態でオフし、前記パストランジスタがオフされている状態でオンし前記駆動トランジスタからの電流を有機ＥＬ素子に供給する制御トランジスタを有することを特徴とする有機ＥＬ駆動回路。
4. 請求項１〜３のいずれか１つに記載の有機ＥＬ駆動回路において、
   前記パストランジスタをＮチャネルトランジスタとし、
   前記データ電流は、データラインへ引き抜くプル電流とすることを特徴とする有機ＥＬ駆動回路。
5. 請求項１〜３のいずれか１つに記載の有機ＥＬ駆動回路において、
   前記パストランジスタをＰチャネルトランジスタとし、
   前記データ電流は、データラインに流し込むプッシュ電流とすることを特徴とする有機ＥＬ駆動回路。
6. 請求項４に記載の有機ＥＬ駆動回路において、
   前記インバータに代えて、１つの入力端がデータラインに接続され、出力端がパストランジスタのゲートに接続されたＮＯＲ回路を設け、データ電流書き込み時に前記ＮＯＲ回路の他入力端にＬレベルを入力することで、ＮＯＲ回路をインバータとして機能させることを特徴とする有機ＥＬ駆動回路。
7. 請求項５に記載の有機ＥＬ駆動回路において、
   前記インバータに代えて、１つの入力端がデータラインに接続され、出力端がパストランジスタのゲートに接続されたＮＡＮＤ回路を設け、データ電流書き込み時に前記ＮＡＮＤ回路の他入力端にＨレベルを入力することで、ＮＡＮＤ回路をインバータとして機能させることを特徴とする有機ＥＬ駆動回路。
8. 請求項１〜６のいずれか１つに記載の有機ＥＬ回路をマトリクス配置したことを特徴とする有機ＥＬパネル。

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