JP2006331507A - 半導体記憶装置 - Google Patents

Abstract

【課題】容量ヒューズの温度マージンによる不良を検出可能とする半導体記憶装置の提供。
【解決手段】温度マージンチェック回路は、第１及び第２のテストモード信号の論理和をとる第１の論理回路（１１１）と、前記容量ヒューズが書き込み又は未書き込み状態であるかを示す信号を入力し、前記第１の論理回路の出力を入力とし制御されるトランスファゲート（１１３、１１４）と、フリップフロップ（１１５、１１６）と、第１及び第２のテストモード信号の一方と、インバータ（１１５）出力の反転信号と、ヒューズ判定信号の反転信号とを入力とし否定論理和演算を行う第２の論理回路（１１９）と、第１及び第２のテストモード信号の他方と、インバータ（１１５）の出力と、ヒューズ判定信号とを入力とし否定論理和演算を行う第３の論理回路（１２０）と、前記第２および第３の論理回路の出力を入力し否定論理和演算を行う第４の論理回路（１２１）を備えている。
【選択図】図９

Description

本発明は、半導体記憶装置に関し、特に、容量ヒューズによる冗長置き換えを行う半導体記憶装置に関する。

近年、パッケージ状態でリダンダンシ置換可能なアンチヒューズが採用されるようになってきている。組み立て後、不良ビットを内部で切り替えるヒューズ技術であり、組み立て後のホールド劣化不良などに用いられ、また、搭載数を増加させると、チップ面積が増大するため、通常は、少数ビットの救済処理に用いられる。このアンチヒューズの材質に容量構造をとるものが容量ヒューズと呼ばれるものである。

図１０は、従来の半導体記憶装置（ＤＤＲ）の典型的な構成を示す図である。半導体記憶装置は、コマンドデコーダ１１、コントロールロジック１２、モードレジスタ１３、クロックジェネレータ１４、ＤＬＬ（Delay Lock Loop;同期遅延ループ）回路１５、ロウアドレスバッファ＆リフレッシュカウンタ１６、カラムアドレスバッファ＆バーストカウンタ１７、ロウデコーダ１８、カラムデコーダ２１、センスアンプ２０、データコントロール２２、ロウリダンダンシ２３、カラムリダンダンシ２４、メモリセルアレイ１９、ラッチ回路２５、データアウトバッファ２６、データインバッファ２７、ロウ／カラムリダンダンシデコーダ２９を有している。

アドレス５は、コマンドデコーダ１１、モードレジスタ１３、ロウアドレスバッファ＆リフレッシュカウンタ１６、カラムアドレスバッファ＆バーストカウンタ１７に供給されている。

クロックジェネレータ１４は、クロック信号ＣＫ６、／ＣＫ７（CKの相補信号）、クロックイネーブルＣＫＥ８を受信して内部クロック信号３０４を生成し、半導体記憶装置の各部に供給する。

ＤＬＬ回路１５は、クロック信号ＣＫ６、／ＣＫ７を受信して、同期信号３０５を生成し、ラッチ回路２５、データアウトバッファ２６、データインバッファ２７に出力している。

コマンドデコーダ１１は、チップセレクト信号／ＣＳ１、ロウアドレスストローブ信号／ＲＡＳ２、カラムアドレスストローブ信号／ＣＡＳ３、ライトイネーブル信号／ＷＥ４、及びアドレス５を受信してデコード結果３０１をコントロールロジック１２に出力する。／ＣＳ１、／ＲＡＳ２等、信号名の前の”／”はＬｏｗレベルでアクティブの信号であることを表している。

モードレジスタ１３は、アドレス５を受信して動作モード設定信号３０２をコントロールロジック１２に出力する。

コントロールロジック１２は、コマンドデコーダ１１からの出力３０１とモードレジスタ１３の出力３０２に基づいて、クロックジェネレータ１４からの内部クロック信号３０４に応答して制御信号３０３を生成する。

制御信号３０３は、ロウアドレスバッファ＆リフレッシュカウンタ１６、カラムアドレスバッファ＆バーストカウンタ１７、ロウデコーダ１８、センスアンプ２０、ラッチ回路２５、ロウ／カラムリダンダンシデコーダ２９に供給され、半導体記憶装置内の各部の動作が制御される。

ロウ／カラムリダンダンシデコーダ２９に供給される制御信号３０３は、図１１におけるプリチャージ（ＰＲＥ）信号３１２及びヒューズコントロール信号３１３である。

ロウアドレスバッファ＆リフレッシュカウンタ１６からの出力信号３０６は、ロウデコーダ１８、ロウ／カラムリダンダンシデコーダ２９に供給され、カラムアドレスバッファ＆バーストカウンタ１７からの出力信号３０７は、カラムデコーダ２１、ロウ／カラムリダンダンシデコーダ２９に供給される。

ロウ／カラムリダンダンシデコーダ２９からの出力信号であるリダンダンシ判定信号３１１は、ロウデコーダ１８、カラムデコーダ２１、ロウリダンダンシ２３、カラムリダンダンシ２４に供給される。

メモリセルアレイ１９からのデータは、センスアンプ２０、カラムデコーダ２１を介し信号３０８として、データコントロール２２に接続される。

データコントロール２２からのデータである信号３０９は、ラッチ回路２５に接続される。

ラッチ回路２５からのデータは、信号３１０として、データアウトバッファ２６とデータインバッファ２７に接続されている。データアウトバッファ２６とデータインバッファ２７は、データ信号３１０と接続し、また、ＤＱＳ９、ＤＭ１０、信号３０５を受け、外部Ｉ／Ｏピン２８に接続されている。

はじめに、図１０に示した従来の半導体記憶装置において、リダンダンシを使用せず、データをリード／ライトする場合について説明しておく。

アドレス５は、ロウアドレスバッファ＆リフレッシュカウンタ１６のロウアドレスバッファと、カラムアドレスバッファ＆バーストカウンタ１７のカラムアドレスバッファに入力され、おのおの保持されているアドレス３０６、３０７に基づいてロウデコーダ１８とカラムデコーダ２１は、メモリセルアレイ１９のアドレスを指定する。ロウアドレスバッファ＆リフレッシュカウンタ１６のリフレッシュカウンタはリフレッシュアドレスを生成する。カラムアドレスバッファ＆バーストカウンタ１７はバースト長に対応したバーストアドレスを生成する。

リード動作の場合には、メモリセルアレイ１９から読み出されたデータは、センスアンプ２０でセンスされ、そのセンス情報３０８はデータコントロール２２に入力され、信号３０９として出力され、信号３０９がラッチ回路２５に入力され、信号３１０として出力され、信号３１０はデータアウトバッファ２６に入力され、外部Ｉ／Ｏ２８を通してデータとして出力される。

ライト動作の場合には、データインバッファ２７に入力される外部Ｉ／Ｏ２８からのデータは、リードの場合とは逆に、ラッチ回路２５、データコントロール２２を介してセンスアンプ２０に供給され、センスアンプ２０でセンスされてメモリセルアレイ１９のアドレス５により指定されたアドレスに書き込まれる。

次に、図１０に示した従来の半導体記憶装置におけるリダンダンシ制御について説明する。リダンダンシ判定信号３１１が選択されると、そのアドレスに対応したデコーダ回路（ロウ側がロウデコーダ１８、カラム側がカラムデコーダ２１）のワード線、Ｙスイッチをストップし、通常のメモリセルアレイ１９内のメモリセルへのアクセスを止め、それと同時に、ロウ側がリダンダンシワード線、カラム側がリダンダンシＹスイッチを選択し、対応したリダンダンシセル（ロウ側がロウリダンダンシ２３、カラム側がカラムリダンダンシ２４）にアクセスする。このようにして、不良セルを救済させる仕組みになっている。

次に、図１０に示した従来の半導体記憶装置において、リダンダンシ判定信号３１１を生成させるロウ／カラムリダンダンシデコーダ２９の回路動作について、図１１を参照して説明する。なお、図１１には、ロウ／カラムリダンダンシデコーダが１台しか示されていないが、製品構成に合わせ、複数台配設される。

ＰＲＥ信号３１２をＬｏｗレベルにすることにより、ＰチャネルＭＯＳトランジスタ３０をオンさせ、リダンダンシ判定信号３１１をＨｉｇｈレベルにプリチャージする。その後、ＰＲＥ信号３１２をＨｉｇｈレベルとし、ＰチャネルＭＯＳトランジスタ３０をオフさせ、インバータ３１を介して、信号線３１４をＧＮＤレベルに固定しておく。

図１１において、ＮチャネルＭＯＳトランジスタ（３２、３３等）の個数は、リダンダンシ使用の場合に活性化するイネーブルヒューズとリダンダンシ使用のアドレスの数と同数になっている。リダンダンシ使用アドレスと一致した場合のみ、ＮチャネルＭＯＳトランジスタ３２、３３等のゲート３１６、３２１等がＧＮＤレベルに保持される。このため、リダンダンシ判定信号３１１は、信号線３１４のＧＮＤレベルへのパスが絶たれ、その場合においてのみ、Ｈｉｇｈレベルを保持することになる。

リダンダンシ未使用でイネーブルヒューズが未使用であるか、あるいは、リダンダンシ使用アドレスが一本でも異なると、リダンダンシ判定信号３１１レベルは、ＮチャネルＭＯＳトランジスタ３２、３３等のいずれかを介して、信号線３１４レベルのＧＮＤレベルに引き落とされる。

図１１の容量ヒューズ回路（４２、４３、４４）について、図１２、図１３を用いて説明する。図１２（Ａ）は、図１１の容量ヒューズ回路（４２、４３、４４）の構成示す図であり、図１２（Ｂ）、図１２（Ｃ）は、図１２（Ａ）の容量ヒューズ４９の書き込み状態（容量ヒューズコネクト）、未書き込み状態（容量ヒューズ未コネクト）の場合の等価回路を示している。図１３は、図１２の回路の正常動作時のタイミング波形を示している。容量ヒューズの構造は、メモリセル容量と同構造（サイズは異なっても良い）を備えている。電源１／２ＶＩＮＴＳとグランド間に直列に接続され、ゲートに、ＦＰＶ信号３２３、ＦＣＴ信号３２５の反転信号、ＦＣＴ信号３２５をそれぞれ入力するＮチャネルＭＯＳトランジスタ４６、ＮチャネルＭＯＳトランジスタ４７、ＮチャネルＭＯＳトランジスタ４８と、ＮチャネルＭＯＳトランジスタ４８のドレインノード（節点）３２７に一端が接続され他端がグランドに接続された容量ヒューズ４９と、差動アンプ５１と、ラッチ回路５３を備え、節点３２７と差動アンプ５１の入力、差動アンプ５１の出力とラッチ回路５３の入力の間には、ゲートにＦＴＧ信号３２４が入力されオン・オフ制御されるＮチャネルＭＯＳトランジスタ５０、５２が接続されている。図１２（Ａ）の容量ヒューズ４９をプログラムする場合には、容量の両極に高電界をかけ、高抵抗にて両極をショートさせているか否かとなる。

容量ヒューズがコネクトされている場合には、図１２（Ｂ）に示すように、高抵抗５４の等価回路として表される。引き抜き期間の後のセンス期間において、節点３２７の電位（ＧＮＤレベル）を差動アンプ５１を介して受けるラッチ回路５３の出力（ヒューズ判定信号３１５、３１７、３２２）はＨｉｇｈレベルとなる（図１３の「コネクト時」参照）。なお、特に制限されないが、ラッチ回路５３は、入力と出力が相互に接続された２つのインバータで構成され、ラッチ回路データ（図１２（Ｂ）のＬｏｗレベル）を反転した信号（Ｈｉｇｈレベル）を出力する。

一方、容量ヒューズがコネクトされていない場合（未コネクト時）には、図１２（Ｃ）に示すように、容量５５のままである。なお、回路の構成において、コネクト時の高電界印加の回路は図示されない。この場合、引き抜き期間の後のセンス期間において、節点３２７の電位（１／２ＶＩＮＴＳ）を差動アンプ５１を介して受けるラッチ回路５３の出力（ヒューズ判定信号３１５、３１７、３２２）はＬｏｗレベルとなる（図１３の「未コネクト時」参照）。

容量ヒューズのコネクト状態を判別するために、容量ヒューズ４９の一方の電極をＧＮＤに固定し、他方の電極にある電位をかけ、それがコネクト状態なら引き抜かれ、未コネクト状態ならその電位が残ることで判別を行う。

具体的には、容量ヒューズの一側電極３２８をＧＮＤ固定しておき、図１１のヒューズコントロール信号３１３を動作させる。図１２（Ａ）のＦＰＶ信号３２３をＨｉｇｈレベルに、ＦＴＧ信号３２４とＦＣＴ信号３２５をＬｏｗレベルとし、ＮチャネルＭＯＳトランジスタ４６、４７をオンさせ、ＮチャネルＭＯＳトランジスタ４８、５０、５２はオフにしておく。１／２ＶＩＮＴＳレベル（メモリセルに通常印加される電圧レベルの半分）が、オン状態のＮチャネルＭＯＳトランジスタ４６、４７を介して、容量ヒューズ４９の他側電極３２７に印加されることになる。この印加期間を「チャージ期間」と呼ぶ。

容量ヒューズ４９の電極３２７が１／２ＶＩＮＴＳレベルにチャージされた後、ＦＰＶ信号３２３をＬｏｗレベルとし、容量ヒューズ４９の状態（コネクト又は未コネクト）により、電極３２７に印加された１／２ＶＩＮＴＳレベルがそのまま保持されるか、ＧＮＤに引き抜かれるかが決定される。この期間を、「引き抜き期間」と呼ぶ。

十分な引き抜き期間の経過後、ＦＴＧ信号３２４をＨｉｇｈレベルとし、トランスファスイッチをなすＮチャネルＭＯＳトランジスタ５０、５２をオンし、容量ヒューズ４９の電極レベル３２７を、差動アンプ５１に入力し、差動アンプ５１の出力をラッチ回路５３に伝えるように制御する。差動アンプ５１により、容量ヒューズ４９の電極３２７の微小電位をセンスし、最終的に、ラッチ回路５３が、ヒューズコネクト情報をラッチする。この期間を「センス期間」と呼ぶ。

再び図１１を参照して、ヒューズ判定信号３１５、３１７、３２２は、それぞれの容量ヒューズ４２、４３、４４のコネクト状態によって、コネクト時には、Ｈｉｇｈレベル、未コネクト時にはＬｏｗレベルとなっている。図１１に示されるロウ／カラムリダンダンシデコーダ（図１０の２９）において、前述のヒューズ判定信号３１５、３１７、３２２と、アドレス情報を比較し、リダンダンシ判定信号３１１が活性化される。

イネーブルヒューズの論理は、単純に、イネーブルヒューズの判定信号３１５の情報が用いられている。すなわち、ヒューズ使用のコネクト時に、ＮチャネルＭＯＳトランジスタ３２のゲート３１６の電位をＬｏｗレベルとし、リダンダンシ判定信号３１１の信号３１４のレベル（ＧＮＤレベル）への引き抜きを停止する。

次に、アドレスヒューズ側の論理としては、単純に、ヒューズ判定信号と、アドレス信号の排他的論理和（Exclusive OR）をとっている。

容量ヒューズ回路４３において、アドレスＡ０にＨｉｇｈがプログラムされており、ヒューズ判定信号３１７がＨｉｇｈレベルとなっているものとする。この場合、ヒューズ判定信号３１７をゲートに入力するＮチャネルＭＯＳトランジスタ４１がオンし、ヒューズ判定信号３１７を入力とするインバータ３９の出力である信号線３１８がＬｏｗレベルであるため、ＰチャネルＭＯＳトランジスタ３５もオン状態となり、トランスファゲート（ＮチャネルＭＯＳトランジスタ３７、ＰチャネルＭＯＳトランジスタ３８よりなるＣＭＯＳトランスファゲート）はオフしている。アドレス信号Ａ０がＨｉｇｈレベルのときは、Ａ０Ｔ信号３０６、３０７はＨｉｇｈレベルとなり、Ａ０Ｔ信号をゲートに入力するＮチャネルＭＯＳトランジスタ４０がオンするため、信号線３２１は、Ｌｏｗレベルとなり、ＮチャネルＭＯＳトランジスタ３３がオフとなる。そのため、リダンダンシ判定信号３１１は、信号３１４のＧＮＤレベルに引き抜かれない。

次に、容量ヒューズ回路４３において、アドレスＡ０にＬｏｗレベルがプログラムされており、ヒューズ判定信号３１７はＬｏｗレベルとなっているものとする。この場合、ＮチャネルＭＯＳトランジスタ４１はオフであり、インバータ３９を介して信号線３１８がＨｉｇｈレベルであるため、ＰチャネルＭＯＳトランジスタ３５はオフ状態であり、トランスファゲート（３７、３８）はオンしている。

アドレス信号Ａ０がＬｏｗレベルのときは、Ａ０Ｔ信号３０６、３０７はＬｏｗレベルとなり、トランスファゲート（３７、３８）がオンしているため、信号線３２１は、Ｌｏｗレベルとなり、ＮチャネルＭＯＳトランジスタ３３がオフとなる。このため、リダンダンシ判定信号３１１は、信号３１４のＧＮＤレベルに引き抜かれない。

ヒューズ判定信号３１７とアドレス信号Ａ０が逆の場合は、それぞれの前述の場合と逆となり、信号線３２１がＨｉｇｈレベルとなり、ＮチャネルＭＯＳトランジスタ３３がオンし、リダンダンシ判定信号３１１は、信号３１４のＧＮＤレベルに引き抜かれる。

このように、
・ヒューズ使用（コネクト）時に、アドレス信号がＨｉｇｈレベルの場合、
・ヒューズ未使用（未コネクト）時に、アドレス信号がＬｏｗレベルの場合に、
リダンダンシ判定信号３１１のＧＮＤレベルへの引き抜きは停止される。

すなわち、容量ヒューズにプログラムされた情報（ヒューズ判定信号の値）と、外部アドレスとが一致する場合のみ、リダンダンシ判定信号３１１がＨｉｇｈレベルとなる。

以上、図１０の半導体記憶装置における、容量ヒューズを用いたリダンダンシ技術について説明した。

次に、テストモードにおいて容量ヒューズの状態変化をチェックする回路について、説明する。これは、図１０において、アドレス５、コントロールロジック１２からの制御信号３０３を受け、テストモード信号としてＴＭＯＤＥ信号３７５を入力するものであり、ＴＭＯＤＥ信号３７５は、テストモードエントリ回路１２８より出力される。なお、テストモードとは、評価・選別等にメーカー側が使用するものであり、ユーザーの誤エントリを防ぐため、特殊タイミング及び、その際のアドレスによりエントリするモードである。

図１１（図１０のロウ／カラムリダンダンシデコーダ２９）において、ＴＭＯＤＥ信号３７５は、動作マージンチェック回路１２９、１３０、１３１に入力される。動作マージンチェック回路１２９、１３０、１３１から、それぞれＴＯＵＴ信号（イネーブル）３８２、ＴＯＵＴ信号（Ａ０）３８３、ＴＯＵＴ信号（Ａｊ）３８４が出力される。

ＴＯＵＴ信号３８２、３８３、３８４は、論理和（ＯＲ）回路１３２に入力され、ＴＯＵＴ−ＯＲ信号３８１として出力される。ＴＭＯＤＥ信号３７５により、図１０のデータアウトバッファ２６において、ロウ／カラムリダンダンシデコーダ２９から出力されたＴＯＵＴ−ＯＲ信号３８１が通常のデータと切り替えられてＩ／Ｏピン２８より出力される。

次に、図１６を用いて、図１１の動作マージンチェック回路１２９、１３０、１３１の構成について説明する。なお、図１１の回路は、ヒューズ判定信号３１５、３１７、３２２にそれぞれ対応して設けられており、ＴＯＵＴ信号３８２、３８３、３８４を出力するが、簡単化のため、１つの回路として示されている。

図１６を参照すると、この動作マージンチェック回路は、前回のヒューズ判定信号の値をラッチ回路でラッチしておき、ラッチされた値と、今回のヒューズ判定信号の値と一致するか比較し、ヒューズ情報が異なった場合に、Ｈｉｇｈレベルを出力するものである。ＴＭＯＤＥ信号３７５はＰチャネルＭＯＳトランジスタ１２２のゲートに入力され、ＴＭＯＤＥ信号３７５をインバータ１２４で反転した信号３７８がＮチャネルＭＯＳトランジスタ１２３のゲートに入力される。トランスファゲート（ＰチャネルＭＯＳトランジスタ１２２、ＮチャネルＭＯＳトランジスタ１２３）は、ヒューズ判定信号３１５（３１７、３２２）と信号３７９を接続する。

トランスファゲートからの出力信号３７９は、インバータ１２５で反転され信号３８０として出力され、信号３８０はインバータ１２６で反転され、インバータ１２５の入力（信号３７９）に接続される。

ヒューズ判定信号３１５（３１７、３２２）と信号３８０は、排他的否定論理和（EX-NOR）回路１２７に入力され、ＴＯＵＴ信号３８２（３８３、３８４）が出力されている。

図１７を参照して、図１６の回路の動作について説明を行う。容量ヒューズ判定トリガ信号３２９（ＤＬＬリセット信号等）により、一連の判定動作が開始され、容量ヒューズのコネクト時に、Ｈｉｇｈレベル、未コネクト時にＬｏｗレベルとなる。

この判定動作を、テストモードエントリをはさんで、２回行うことによって、ヒューズ情報が異なった場合にのみ、ＴＯＵＴ信号３８２（３８３、３８４）をＨｉｇｈレベルにする。

最初のヒューズ判定信号３１５（３１７、３２２）の情報を、ＴＭＯＤＥ信号３７５をＨｉｇｈにすることで、トランスファゲート（１２２、１２３）をオフさせ、ヒューズ判定信号３１５（３１７、３２２）の反転情報を、信号３８０にてラッチする。

その後、２回目のヒューズ判定を行い、ヒューズ判定信号３１５（３１７、３２２）の情報と信号３８０のラッチ情報との排他的否定論理和（ＥＸ−ＮＯＲ）をとる。

このようにすることで、ＴＯＵＴ信号３８２（３８３、３８４）のそれぞれのヒューズ判定信号３１５（３１７、３２２）の情報変化を検知する。

これらのＴＯＵＴ信号３８２、３８３、３８４の論理和（ＯＲ）をとったＴＯＵＴ−ＯＲ信号３８１が、外部Ｉ／Ｏピン２８から読み出される。

なお、特許文献１には、不良メモリセルに代えてスペアメモリセルを使用するアドレスをプログラムしておくヒューズ素子を備え、通常モードにおけるよりもテストモードにおいて厳しい条件でヒューズの切断状態を確認し、テストモードと通常モードにおいて結果が異なる場合、検出回路において外部に異常を連絡する構成の半導体記憶装置が開示されている。すなわち、この従来の半導体記憶装置は、テストモードと通常モードのヒューズの切断状態の一致／不一致を検出する、というものである。

特開平２００３−２６３９００号公報

容量ヒューズは、コネクト状態時のマージンが大きい、という問題がある。特に、マージンに関する回路が、インバータ・ディレイ等、温度依存の大きな素子で作成されている場合に、温度バンプにおけるコネクト状態の変化による不具合が起こる可能性がある。現状では、これをコネクト状態変化不具合のモード別に分別して検出することは、非常に困難である。ここで、以下の点が問題になってくる。

コネクトヒューズの高抵抗化、または、未コネクトヒューズの低抵抗化による容量ヒューズ自体の動作マージンの信頼性の問題である。

また、チャージ期間、引き抜き期間、センス期間の温度依存が大きいという問題がある。これは、回路面積の増大を避けるため、単純なインバータによるディレイチェーンにより作成されていることに起因している。

これらの問題によって、図１４及び図１５に、コネクトラッチミス動作時のタイミングチャートとして示したように、容量ヒューズ判定タイプにおいて、
・チャージ時間が短くなった場合に、チャージ不足、
・引き抜き時間が短くなった場合に、引き抜き不足、
が発生し、期待されたヒューズ情報が逆判定（センス時にヒューズ判定信号のLowレベルをＨｉｇｈレベルと誤判定等）となってしまう可能性がある。

特に、高温ビット不良を置換した場合に、低温側のヒューズ情報が変化している場合が顕著である。

これは、低温側において、ディレイチェーンで回路が構成されているため、チャージ時間・引き抜き時間とも短くなってしまうことが大きな要因である。図１４、図１５のコネクトラッチミスが起きてしまう。

温度バンプによる市場不良すなわち、容量ヒューズの温度マージンによる判定不良が、信頼性を保障する上で大きな問題となってくる。

従来の回路においても、ヒューズの動作マージン状態変化を検出することは可能であったが、容量ヒューズの動作マージン状態変化の２つのモードであるチャージ不足・引き抜き不足のいずれによる不良であるのかを検出することは不可能であった。

本発明の主たる目的は、容量ヒューズの温度マージンによる判定不良をチャージ時間不足による不良なのか、引き抜き時間不足による不良なのかを、テストモードによって、置換アドレスの外部記憶なしに、容易に検出可能とする半導体記憶装置を提供することにある。

本願で開示される発明は、概略以下の構成とされる。

本発明は、容量ヒューズの動作マージンをチェックするチェック回路を備え、前記チェック回路が、前記容量ヒューズの動作マージンによる判定不良について、前記容量ヒューズのチャージ時間の不足による不良であるのか、前記容量ヒューズの電荷引き抜き時間の不足による不良なのかを、テストモードの設定に基づき、検出する回路を備えている。

本発明の１つのアスペクトに係る半導体記憶装置は、容量ヒューズの一端を第１の時間チャージしたのち前記一端を第２の時間引き抜き前記一端の電位の変化の有無を検出し前記容量ヒューズが書き込み又は未書き込み状態であるかを読み出すヒューズ読み出し回路と、第１のテスト条件での前記ヒューズ読み出し回路による前記容量ヒューズの読み出し結果を記憶する回路と、前記第１のテスト条件での読み出し後、第２のテスト条件での前記ヒューズ読み出し回路による前記容量ヒューズの読み出し結果と、前記第１のテスト条件での読み出し結果の記憶内容との一致／不一致を検出する回路と、不一致が検出された場合、入力される制御信号にしたがって、前記第１の時間が短くなった場合のチャージ不足と前記第２の時間が短くなった場合の引き抜き不足のいずれによるものであるか判別する回路と、を含む。

本発明の別のアスペクトに係る半導体記憶装置は、容量ヒューズの一端を第１の時間チャージしたのち前記一端を第２の時間引き抜き前記一端の電位の変化の有無を検出し前記容量ヒューズが書き込み又は未書き込み状態であるかを読み出すヒューズ読み出し回路と、第１及び第２のテストモード信号を入力して論理和をとる第１の論理回路と、前記ヒューズ判定信号を入力し前記第１の論理回路の出力信号に基づき、オン・オフ制御されるトランスファゲートと、出力と入力が相互に接続される第１及び第２のインバータとを含み、前記第１のインバータが前記トランスファゲートの出力を入力とするラッチ回路と、前記第１及び第２のテストモード信号の一方と、前記第１のインバータの出力の反転信号と、前記ヒューズ判定信号の反転信号とを入力し、入力した信号の否定論理和演算を行う第２の論理回路と、前記第１及び第２のテストモード信号の他方と、前記第１のインバータの出力と、前記ヒューズ判定信号とを入力し、入力した信号の否定論理和演算を行う第３の論理回路と、前記第２の論理回路の出力と前記第３の論理回路の出力とを入力し、入力した信号の否定論理和演算を行う第４の論理回路と、を備えている。

本発明によれば、容量ヒューズの温度バンプ等での市場不良、すなわち、容量ヒューズの温度マージンによる判定不良をチャージ時間不足による不良なのか、引き抜き時間不足による不良なのかを、テストモードによって、置換アドレスの外部記憶なしに、容易に、分別し検出することができる。

本発明についてさらに詳細に説述すべく、添付図面を参照して以下に説明する。本実施例においては、本発明は、容量ヒューズ回路と、容量ヒューズ回路から容量ヒューズが書き込み状態であるか未書き込み状態であるかを示すヒューズ判定信号と、テストモード信号を入力し、１回目の容量ヒューズ判定時における前記ヒューズ判定信号の値と、２回目の容量ヒューズ判定時における前記ヒューズ判定信号の値の組合わせに基づき、判定不良が、前記容量ヒューズのチャージ時間の不足による不良であるのか、前記容量ヒューズの引き抜き時間の不足による不良であるのかを、前記テストモード信号の設定に基づき、検出する。本発明によれば、前記テストモード信号が第１、第２のテストモード信号を備え、前記第１及び第２のテストモード信号が非活性状態で、１回目の容量ヒューズ判定を行い、前記１回目の容量ヒューズ判定結果を保持し、つぎに、前記第１のテストモード信号を活性状態として、２回目の容量ヒューズ判定を行い、その間も、前記第２のテストモード信号は非活性状態に保たれ、前記１回目の容量ヒューズ判定結果の保持内容と、前記２回目の容量ヒューズ判定結果の値から、容量ヒューズのチャージ時間の不足による不良であるかを検出する。あるいは、前記第１及び第２のテストモード信号が非活性状態で、１回目の容量ヒューズ判定を行い、前記１回目の容量ヒューズ判定結果を保持し、つぎに、前記第２のテストモード信号を活性状態として、２回目の容量ヒューズ判定を行い、その間も、前記第１のテストモード信号は非活性状態に保たれ、前記１回目の容量ヒューズ判定結果の保持内容と前記２回目の容量ヒューズ判定結果の値から、前記容量ヒューズの引き抜き時間の不足による不良であるかを検出する。前記１回目、前記２回目の判定を、入力される容量ヒューズ判定トリガ信号に応答して行われる。以下実施例に即して説明する。

本発明に係る半導体記憶装置は、前述したロウカラムリダンダンシデコーダの動作マージンチェック回路において、最初のヒューズ情報と２回目のヒューズ情報が異なった場合に、これを分別して出力するテストモード信号、及び、テストモード回路が追加したものであり、本実施例では、これを「温度マージンチェック回路」と呼ぶ（ただし、動作マージンチェック回路と呼んでもよい）。以下では、本発明の第１の実施例において、図１０等に示した従来の回路構成と同一の要素の説明は重複を回避するため適宜省略し、主に、本実施例において新たに追加された構成について、図１、図２、図３を用いて説明する。

図１は、本発明の一実施例の半導体記憶装置の構成を示す図である。図１に示すように、本実施例は、図１０の構成とは、テストモードエントリ回路７１が相違している。テストモードエントリ回路７１は、アドレス６０、コントロールロジック６７からの制御信号３３２を受け、ＴＭＯＤＥ−ＦＬ信号３４１、ＴＭＯＤＥ−ＣＧ信号３４２の２つのテストモード信号を出力する。

なお、本実施例においても、テストモードとは、前述したように、評価・選別等にメーカー側が使用するもので、ユーザーの誤エントリを防ぐため、特殊タイミング及び、その際のアドレスによりエントリするモードである。

図２は、図１のロウ／カラムリダンダンシデコーダ８５の構成を示す図である。図２において、ＴＭＯＤＥ−ＦＬ信号３４１と、ＴＭＯＤＥ−ＣＧ信号３４２と、ヒューズ判定信号３４４の信号群が、温度マージンチェック回路８７、８８、８９に入力される。温度マージンチェック回路８７、８８、８９から、それぞれＴＯＵＴ信号（イネーブル）３４５、ＴＯＵＴ信号（Ａ０）３４６、…、ＴＯＵＴ信号（Ａｊ）３４７（ただし、ｊは１以上の所定の整数）が出力される。ＴＯＵＴ信号３４５、３４６、３４７はＯＲ回路９０に入力され、ＴＯＵＴ−ＯＲ信号３４３として出力される。なお、図２では、１台の構成が示されているが、製品構成に合わせ、図２の構成が複数台設けられている。

図１において、前述のＴＭＯＤＥ−ＦＬ信号３４１、ＴＭＯＤＥ−ＣＧ信号３４２により、データアウトバッファ８２にて、ロウ／カラムリダンダンシデコーダ８５から出力されたＴＯＵＴ−ＯＲ信号３４３が通常のデータと切り替えられて、Ｉ／Ｏピン８４より出力される。

次に、図３を用いて、図２の温度マージンチェック回路８７、８８、８９の構成について説明する。

ＴＭＯＤＥ−ＣＧ信号３４２は、インバータ９２に入力され反転され信号３４８として出力される。ＴＭＯＤＥ−ＣＧ信号３４２は、ＰチャネルＭＯＳトランジスタ９３、ＮチャネルＭＯＳトランジスタ９６のゲートに入力され、信号３４８は、ＮチャネルＭＯＳトランジスタ９４、ＰチャネルＭＯＳトランジスタ９５のゲートに入力される。

ヒューズ判定信号３４４は、ＴＭＯＤＥ−ＣＧ信号３４２がＬｏｗレベル、Ｈｉｇｈレベルのとき、それぞれ、オン、オフされるトランスファゲート（９３、９４）を介して信号３５０に接続される。また、ヒューズ判定信号３４４はインバータ９１に入力されて反転され信号３４９として出力され、信号３４９は、ＴＭＯＤＥ−ＣＧ信号３４２がＨｉｇｈレベル、Ｌｏｗレベルのとき、それぞれオン、オフされるトランスファゲート（９５、９６）を介して信号３５０に接続される。

ＴＭＯＤＥ−ＦＬ信号３４１とＴＭＯＤＥ−ＣＧ信号３４２は否定論理和（ＮＯＲ）回路９７に入力され、ＮＯＲ回路９７は信号３５１を出力する。ＮＯＲ回路９７の出力信号３５１は、３段のインバータ９８、９９、１００を介して、信号３５４として出力され、信号３５０と信号３５４が２入力の否定論理積（ＮＡＮＤ）回路１０１に入力される。ＮＡＮＤ回路１０１から出力される信号３５５はインバータ１０２で反転され、インバータ１０２の出力信号３５６は、ＮチャネルＭＯＳトランジスタ１０３のゲートに入力される。ＮチャネルＭＯＳトランジスタ１０３のドレインとソースは、それぞれ信号３５７、ＧＮＤレベルに接続されている。

信号３５０は、ＰチャネルＭＯＳトランジスタ１０６、ＮチャネルＭＯＳトランジスタ１０８のゲートに入力され、信号３５７は、ＰチャネルＭＯＳトランジスタ１０７のゲートに入力される。ＰチャネルＭＯＳトランジスタ１０６のソースは、ＶＣＣ（内部電源電圧）に接続され、ドレインは信号３５９に接続されている。

ＰチャネルＭＯＳトランジスタ１０７のソースとドレインは、それぞれ信号３５９、ＴＯＵＴ信号３４５に接続されている。

ＮチャネルＭＯＳトランジスタ１０８のドレインとソースは、それぞれＴＯＵＴ信号３４５、ＧＮＤレベルとなっている。

信号３５７とＰＯＮＡ信号３６１はＮＯＲ回路１０４に入力され、ＮＯＲ回路１０４は信号３５８を出力する。信号３５８は、インバータ１０５で反転され、信号３５７に接続される。

ＴＯＵＴ信号３４５はインバータ１１０に入力され、その出力信号３６０は、ＰＯＮＡ信号３６１と、ＮＯＲ回路１０９に入力され、ＮＯＲ回路１０９の出力は、ＴＯＵＴ信号３４５に接続される。

本実施例の温度マージンチェック回路においては、ヒューズ判定信号３４４を用い、その最初のヒューズ情報と、２回目のヒューズ情報が異なった場合にのみ、それを分別し、出力するテストモード信号、及び、テストモード回路が、図１６の動作マージンチェック回路の構成に追加されている。

ＰＯＮＡ信号３６１は、パワーオン時に１ショットパルス（Ｈｉｇｈレベル）となる信号であり、内部の信号３５７をＨｉｇｈレベルに、ＴＯＵＴ信号３４５をＬｏｗレベルに初期化する。

ヒューズ判定信号３４４は、容量ヒューズ回路８６（図２）から出力され、図１１、図１６を参照して説明したヒューズ判定信号３１５等と同一であり、容量ヒューズコネクト時にＨｉｇｈレベル、容量ヒューズ未コネクト時にＬｏｗレベルとなる。

容量ヒューズ判定トリガ信号３６２（ＤＬＬリセット信号等）により、一連の判定動作が開始される。ヒューズ判定信号３４４は、容量ヒューズコネクト時にＨｉｇｈレベル、容量ヒューズ未コネクト時にＬｏｗレベルをとる。

本実施例では、この判定動作を、テストモードエントリを間にはさんで２回行うことによって、ヒューズ情報が異なった場合に、ＴＯＵＴ信号３４５をＨｉｇｈレベルにする。

まず、ＴＭＯＤＥ−ＦＬ信号３４１の容量ヒューズの引き抜き不足による不良検知動作について説明する。

図１５に示されるように、引き抜き不足は、引き抜き時間不足、コネクトヒューズが高抵抗になった場合に起こるモードである。この場合、ヒューズ判定信号が、本来Ｈｉｇｈ判定であるものが、Ｌｏｗと誤判定されてしまう。

そこで、本実施例において、このテストモード（容量ヒューズの引き抜き不足による不良検知）は、ヒューズ判定信号が、１回目の判定でＨｉｇｈレベル、２回目の判定でＬｏｗレベルを検出するテストモードとなる。

ヒューズ判定信号３４４がＨｉｇｈレベルからＬｏｗレベルとなる場合の動作の概略を、図３と、図４及び図５のタイミング図のうちの図５（Ｂ）を参照して説明する。なお、図４及び図５は、単に図面作成の都合で分図されたものである。

ＴＭＯＤＥ−ＣＧ信号３４２はＬｏｗ固定、ＴＭＯＤＥ−ＦＬ信号３４１をＬｏｗレベル（１回目の判定）からＨｉｇｈレベルとする（２回目の判定）。

初期状態としてＰＯＮＡ信号３６１はパワーオン時、ワンショットのＨｉｇｈレベルの信号が入力され、節点３５７はＨｉｇｈ、ＴＯＵＴ信号３４５はＬｏｗレベルとし、ヒューズ判定信号３４４はＬｏｗレベルであるものとする。

図３において、最初、ヒューズ判定信号３４４はＬｏｗレベル、ＴＭＯＤＥ−ＣＧ信号３４２はＬｏｗレベルで、トランスファゲート（９３、９４）がオン状態であるため、信号３５０は、Ｌｏｗレベルとなっている。その後、ヒューズ判定信号３４４はＨｉｇｈレベルとなり、トランスファゲート（９３、９４）がオン状態であるため、信号３５０がＨｉｇｈレベルとなる。

次に、テストモードエントリによって、ＴＭＯＤＥ−ＦＬ信号３４１がＬｏｗレベルからＨｉｇｈレベルとなり、ＮＯＲ回路９７の出力はＬｏｗレベルとなり、信号３５４がＨｉｇｈレベル、ＮＡＮＤ回路１０１の出力３５５がＬｏｗレベルとなり、信号３５６がＨｉｇｈレベルとなるため、ＮチャネルＭＯＳトランジスタ１０３がオンし、信号３５７はＬｏｗレベルに引き抜かれ、ＰチャネルＭＯＳトランジスタ１０７がオンとなる。

次に、ヒューズ判定信号３４４がＬｏｗレベルになり、トランスファゲート（９３、９４）がオン状態であるため、信号３５０がＬｏｗレベルとなり、ＰチャネルＭＯＳトランジスタ１０６がオンし、ＴＯＵＴ信号３４５はＨｉｇｈレベルとなる（図５（Ｂ）参照）。

その他の組み合わせの場合（図４（Ａ）、図４（Ｂ）、図５（Ａ））は、ＴＯＵＴ信号３４５はＬｏｗレベルのままである。

次に、ＴＭＯＤＥ−ＣＧ信号３４２の容量ヒューズのチャージ不足による不良検知動作について説明する。図１４に示されるように、チャージ不足は、チャージ時間不足、未コネクトヒューズが低抵抗になった場合に起こるモードである。

ヒューズ判定信号３４４が、本来Ｌｏｗ判定であるものが、Ｈｉｇｈに誤判定されてしまう。そのため、このテストモードは、１回目の判定としてＬｏｗ、２回目の判定としてＨｉｇｈを検出するテストモードとなる。

ヒューズ判定信号３４４がＬｏｗレベルからＨｉｇｈレベルとなる場合の動作の概略について、図６及び図７のタイミング図のうちの図６（Ｂ）を参照して以下に説明する。なお、図６及び図７は単に図面作成の都合で分図されたものである。

ＴＭＯＤＥ−ＦＬ信号３４１はＬｏｗ固定、ＴＭＯＤＥ−ＣＧ信号３４２をＬｏｗレベル（１回目の判定）からＨｉｇｈレベルとする（２回目の判定）。

図３において、ＴＭＯＤＥ−ＣＧ信号３４２、ＴＭＯＤＥ−ＦＬ信号３４１がＬｏｗレベルであるため、ＮＯＲ回路９７、インバータ９８〜１００を介した信号３５４はＬｏｗレベルとなり、ＮＡＮＤ回路１０１、インバータ１０２を介した信号３５６は、Ｌｏｗレベルとなっている。

また、ＴＭＯＤＥ−ＣＧ信号３４２がＬｏｗレベルであるため、トランスファゲート（９３、９４）がオンし、ヒューズ判定信号３４４のＬｏｗレベルに接続され、信号３５０はＬｏｗレベルとなっている。

次に、ＴＭＯＤＥ−ＣＧ信号３４２がＨｉｇｈレベルになると、トランスファゲート（９３、９４）はオフし、トランスファゲート（９５、９６）がオンする。そのため、ヒューズ判定信号３４４をインバータ９１で反転した信号３４９に信号３５０が接続され、信号３５０はＨｉｇｈレベルとなる。

また、ＴＭＯＤＥ−ＣＧ信号３４２のＨｉｇｈレベルを受けるＮＯＲ回路９７はＬｏｗレベルを出力し、信号３５４がＨｉｇｈレベルになるため、信号３５０と信号３５４を入力とするＮＡＮＤ回路１０１の出力はＬｏｗレベルとなり、これをインバータ１０２で反転した信号３５６はＨｉｇｈレベルとなり、ＮチャネルＭＯＳトランジスタ１０３がオンし、信号３５７がＧＮＤに引き抜かれる。そのため、ＰチャネルＭＯＳトランジスタ１０７はオンする。

次に、ヒューズ判定信号３４４がＨｉｇｈレベルになると、信号３５０がＬｏｗレベルになり、ＰチャネルＭＯＳトランジスタ１０６がオンする。そのため、ＴＯＵＴ信号３４５はＨｉｇｈレベルとなる（図６（Ｂ）参照）。このとき、信号３５６はＬｏｗレベルとなり、ＮチャネルＭＯＳトランジスタ１０３はオフとなるが、信号３５７はＬｏｗレベルを保持している。

その他の組み合わせの場合（図６（Ａ）、図７（Ａ）、図７（Ｂ））は、ＴＯＵＴ信号３４５はＬｏｗレベルのままである。

図８（Ａ）は、本実施例におけるテストシーケンスを説明する図である。図８（Ｂ）は、ＴＢＴ（テスターバーンイン）装置のテストシーケンスである。

図８（Ａ）に示すように、高温でのホールド不良等を容量ヒューズにより置換を行う（ステップＳ１）。

その後、上記した本実施例の回路による温度マージンチェックを行う（ステップＳ２）。例えば図８（Ｂ）に示すように、高温状態（約８５℃）にてパワーオンし、最初の容量ヒューズ判定トリガ信号３６２（ＤＬＬリセット信号等）を活性化させ、ヒューズ判定信号３４４（図３参照）の状態をセットする。テストモードエントリにより、ＴＭＯＤＥ−ＦＬ信号３４１またはＴＭＯＤＥ−ＣＧ信号３４２をＨｉｇｈレベルにする。

その後、温度を下降させる（８５℃→３０℃）。

そして、２回目の容量ヒューズ判定トリガ信号３６２（ＤＬＬリセット信号等）を活性化させ、ヒューズ判定信号３４４の状態により、ＴＯＵＴ信号３４５が決定される。

ＴＯＵＴ信号３４５をセットでまとめあげたＴＯＵＴ−ＯＲ信号３４３（複数のＴＯＵＴ信号のＯＲ出力、図２参照）を、データアウトバッファ８２（図１参照）を介して外部Ｉ／Ｏピン８４より、最後に、一度、リードアウト判定を行う。

容量ヒューズの温度バンプ等での市場不良すなわち、容量ヒューズの温度マージンによる判定不良をチャージ時間不足による不良なのか、引き抜き時間不足による不良なのかを、テストモードによって、置換アドレスの外部記憶なし（置換したアドレスを別途外部に記憶することなく）に容易に分別し検出することが可能になる。

図９（Ａ）は、本発明の第２の実施例の温度マージンチェック回路（図２の８７、８８、８９）の構成を示す図である。図９（Ｂ）は、動作を示す真理値表である。本実施例において、ＴＭＯＤＥ−ＦＬ信号３６３、ＴＭＯＤＥ−ＣＧ信号３６４を入力して否定論理和をとるＮＯＲ回路１１１と、ＮＯＲ回路１１１の出力を反転するインバータ１１２と、インバータ１１２の出力とＮＯＲ回路１１１の出力とをそれぞれゲートに入力するＰチャネルＭＯＳトランジスタ１１３とＮチャネルＭＯＳトランジスタ１１４からなるトランスファゲートと、トランスファゲート（１１３、１１４）の出力を入力とし、出力と入力が相互に接続されたインバータ１１５、１１６よりなるフリップフロップとを備え、トランスファゲート（１１３、１１４）とフリップフロップ（１１５、１１６）は、ヒューズ判定信号３６５の１回目の値（ＴＭＯＤＥ−ＦＬ信号３６３、ＴＭＯＤＥ−ＣＧ信号３６４がともにＬｏｗレベルのときのヒューズ判定信号３６５の値）をラッチするラッチ回路を構成している。さらに、インバータ１１５の出力を受け反転するインバータ１１７と、ヒューズ判定信号３６５を受け反転するインバータ１１８と、テストモード信号ＴＭＯＤＥ−ＦＬ信号３６３とインバータ１１７とインバータ１１８の出力を受ける３入力ＮＯＲ回路１１９と、ＴＭＯＤＥ−ＣＧ信号３６４とインバータ１１５の出力とヒューズ判定信号３６５を受ける３入力ＮＯＲ回路１２０と、３入力ＮＯＲ回路１１９の出力と３入力ＮＯＲ回路１２０の出力を受ける２入力ＮＯＲ回路１２１を備え、２入力ＮＯＲ回路１２１からＴＯＵＴ信号３６６が出力される。ＴＯＵＴ信号３６６は、図２のＯＲ回路９０に入力される。

図９に示した第２の実施例では、容量ヒューズの不具合であり得ない組み合わせ（図４（Ａ）、（Ｂ）、図５（Ａ）等）を除外しておくことで、回路構成を簡易化したものである。実際にあり得る組み合わせは、ＴＭＯＤＥ−ＦＬ信号３６３においては、判定１回目Ｈｉｇｈ、２回目Ｌｏｗのみである。ＴＭＯＤＥ−ＣＧ信号３６４においては、判定１回目Ｌｏｗ、２回目Ｈｉｇｈのみである。それ以外の組み合わせは、実際、あり得ないため、その組み合わせの場合のみ、ＴＯＵＴ信号３６６がＨｉｇｈレベルとなる構成となっている。

以上本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の一実施例の半導体記憶装置の全体構成を示す図である。 本発明の一実施例におけるロウカラムリダンダンシデコーダの構成を示す図である。 本発明の一実施例における温度マージンチェック回路の構成を示す図である。 本発明の一実施例における温度マージンチェック回路の動作を説明するためのタイミング図である。 本発明の一実施例の動作を説明するためのタイミング図である。 本発明の一実施例の動作を説明するためのタイミング図である。 本発明の一実施例の動作を説明するためのタイミング図である。 本発明の一実施例のテストシーケンスを示す図である。 （Ａ）は、本発明の別の実施例の構成を示す図であり、（Ｂ）はその動作を示す図である。 従来の半導体記憶装置の全体構成を示す図である。 図１０のロウカラムリダンダンシデコーダの構成を示す図である。 （Ａ）は図１１の容量ヒューズ回路の構成を示す図であり、（Ｂ）は、容量ヒューズコネクト時、（Ｃ）は容量ヒューズ未コネクト時の状態を示す図である。 図１２の容量ヒューズ回路の動作（正常動作）を示すタイミング図である。 図１２の容量ヒューズ回路における短チャージ期間によるチャージ不足を説明するための波形図である。 図１２の容量ヒューズ回路における短引き抜き期間による引き抜き不足を説明するための波形図である。 図１１の動作マージンチェック回路の構成を示す図である。 図１６の動作マージンチェック回路の動作を示すタイミング図である。

符号の説明

１、５６ ／ＣＳ
２、５７ ／ＲＡＳ
３、５８ ／ＣＡＳ
４、５９ ／ＷＥ
５、６０ アドレス
６、６１ ＣＫ
７、６２ ／ＣＫ
８、６３ ＣＫＥ
９、６４ ＤＱＳ
１０、６５ ＤＭ
１１、６６ コマンドデコーダ
１２、６７ コントロールロジック回路
１３ モードレジスタ
１４ クロックジェネレータ
１５、７０ ＤＬＬ回路
７１、１２８ テストモードエントリ回路
１６、７２ ロウアドレスバッファ＆リフレッシュカウンタ
１７、７３ カラムアドレスバッファ＆バーストカウンタ
１８、７４ ロウデコーダ
１９、７５ メモリセルアレイ
２０、７６ センスアンプ
２１、７７ カラムデコーダ
２２、７８ データコントロール
２３、７９ ロウリダンダンシ
２４、８０ カラムリダンダンシ
２５、８１ ラッチ回路
２６、８２ データアウトバッファ
２７、８３ データインバッファ
２８、８４ Ｉ／Ｏ
２９ ロウ／カラムリダンダンシデコーダ
３０、３５、３６ ＰチャネルＭＯＳトランジスタ
３１、３９ インバータ
３２、３３、３７、４０、４１ ＮチャネルＭＯＳトランジスタ
４２、４３、４４、８６ 容量ヒューズ回路
４５ インバータ
４６、４７、４８、５０、５２ ＮチャネルＭＯＳトランジスタ
４９ 容量ヒューズ
５１ 差動アンプ
５３ ラッチ回路
５４ 高抵抗
５５ 容量
８７、８８、８９、１２９、１３０、１３１ 温度マージンチェック回路
８５ ロウ／カラムリダンダンシデコーダ
９０ ＯＲ回路
９７、１０４、１０９、１１１、１１９、１２０、１２１、１２７ ＮＯＲ回路
９１、９２、９８、９９、１００、１０２、１０５、１１０、１１２、１１５、１１６、１１７、１１８、１２４〜１２６ インバータ
９３、９５、１０６、１０７、１１３、１２２ ＰチャネルＭＯＳトランジスタ
９４、９６、１０３、１０８、１１４、１２３ ＮチャネルＭＯＳトランジスタ
１０１ ＮＡＮＤ回路
１２９〜１３１ 動作マージンチェック回路
１３２ ＯＲ回路
３０１〜３１０ 信号
３１１、３４０ リンダンダンシ判定信号
３１２ ＰＲＥ信号
３１３ ヒューズコントロール信号
３１４、３１８ 信号
３１５、３１７、３２２ ヒューズ判定信号
３１６、３２１ ゲート（信号線）
３２３ ＦＰＶ信号
３２４ ＦＴＧ信号
３２５ ＦＣＴ信号
３２７ ドレインノード（節点、電極）
３２８ 電極
３２９、３６２容量ヒューズ判定トリガ信号
３３２ 制御信号
３３３〜３３９ 信号
３４１、３６３ ＴＭＯＤＥ−ＦＬ信号
３４２、３６４ ＴＭＯＤＥ−ＣＧ信号
３４４、３６５ ヒューズ判定信号
３４５、３６６、３８２ ＴＯＵＴ信号（イネーブル）
３４６、３８３ ＴＯＵＴ信号（Ａ０）
３４７、３８４ ＴＯＵＴ信号（Ａｊ）
３４８〜３６０、３６８〜３７４、３７８〜３８０ 信号
３６１ ＰＯＮＡ ＰＯＮＡ信号
３７５ ＴＭＯＤＥ信号

Claims (11)

1. 容量ヒューズの動作マージンをチェックするチェック回路を備えた半導体装置であって、
   前記チェック回路が、前記容量ヒューズが書き込み又は未書き込み状態であるかを示す信号を入力し、前記容量ヒューズの動作マージンによる判定不良について、前記容量ヒューズのチャージ不足による不良であるのか、あるいは前記容量ヒューズの引き抜き不足による不良であるのかを、テストモード信号の設定に基づき、判別する回路を備えている、ことを特徴とする半導体装置。
2. 容量ヒューズの一端を第１の時間チャージしたのち前記一端を第２の時間引き抜き前記一端の電位の変化の有無を検出し前記容量ヒューズが書き込み又は未書き込み状態であるかを読み出すヒューズ読み出し回路と、
   第１のテスト条件での前記ヒューズ読み出し回路による前記容量ヒューズの読み出し結果を記憶する回路と、
   前記第１のテスト条件での読み出し後、第２のテスト条件での前記ヒューズ読み出し回路による前記容量ヒューズの読み出し結果と、前記第１のテスト条件での読み出し結果の記憶内容との一致／不一致を検出する回路と、
   不一致が検出された場合、入力される制御信号にしたがって、前記第１の時間が短くなった場合のチャージ不足と前記第２の時間が短くなった場合の引き抜き不足のいずれによるものであるか判別する回路と、
   を含む、ことを特徴とする半導体記憶装置。
3. 容量ヒューズの一端を第１の時間チャージしたのち前記一端を第２の時間引き抜き前記一端の電位の変化の有無を検出し前記容量ヒューズが書き込み又は未書き込み状態であるかを読み出すヒューズ読み出し回路と、
   第１及び第２のテストモード信号を入力して論理和をとる第１の論理回路と、
   前記ヒューズ判定信号を入力し前記第１の論理回路の出力信号に基づき、オン・オフ制御されるトランスファゲートと、出力と入力が相互に接続される第１及び第２のインバータとを含み、前記第１のインバータが前記トランスファゲートの出力を入力とするラッチ回路と、
   前記第１及び第２のテストモード信号の一方と、前記第１のインバータの出力の反転信号と、前記ヒューズ判定信号の反転信号とを入力し、入力した信号の否定論理和演算を行う第２の論理回路と、
   前記第１及び第２のテストモード信号の他方と、前記第１のインバータの出力と、前記ヒューズ判定信号とを入力し、入力した信号の否定論理和演算を行う第３の論理回路と、
   前記第２の論理回路の出力と前記第３の論理回路の出力とを入力し、入力した信号の否定論理和演算を行う第４の論理回路と、
   を備えている、ことを特徴とする半導体記憶装置。
4. 前記第４の論理回路の出力を前記テストモード信号にて、データアウト回路からの出力に切り替えを行うことを特徴とする請求項３記載の半導体記憶装置。
5. 容量ヒューズを備え、前記容量ヒューズが書き込み状態であるか未書き込み状態であるかを示すヒューズ判定信号を出力する容量ヒューズ回路と、
   テストモード信号と、前記容量ヒューズ回路からの前記ヒューズ判定信号とを受け、１回目の容量ヒューズ判定時における前記ヒューズ判定信号の値と、２回目の容量ヒューズ判定時における前記ヒューズ判定信号の値の組合わせから、判定不良が検出された場合、前記容量ヒューズのチャージ不足による不良であるのか、前記容量ヒューズの引き抜き不足による不良であるのかを、前記テストモード信号の値に基づき判定する回路を備えている、ことを特徴とする半導体記憶装置。
6. １回目と２回目の判定の間にテストモードエントリを挟む、ことを特徴とする請求項１記載の半導体記憶装置。
7. 前記テストモード信号が第１、第２のテストモード信号を備え、
   前記第１及び第２のテストモード信号がともに非活性の状態で、１回目の容量ヒューズ判定を行い、前記１回目の容量ヒューズ判定結果をラッチ回路で保持し、
   つぎに、前記第１のテストモード信号を活性状態として、２回目の容量ヒューズ判定を行い、その間も、前記第２のテストモード信号は非活性状態に保たれ、
   前記１回目の容量ヒューズ判定結果の保持内容と、前記２回目の容量ヒューズ判定結果の値から、前記容量ヒューズのチャージ不足による不良であるかを検出する、ことを特徴とする請求項５記載の半導体記憶装置。
8. 前記テストモード信号が第１、第２のテストモード信号を備え、
   前記第１及び第２のテストモード信号が非活性の状態で、１回目の容量ヒューズ判定を行い、前記１回目の容量ヒューズ判定結果をラッチ回路で保持し、
   つぎに、前記第２のテストモード信号を活性状態として、２回目の容量ヒューズ判定を行い、その間も、前記第１のテストモード信号は非活性状態に保たれ、
   前記１回目の容量ヒューズ判定結果の保持内容と前記２回目の容量ヒューズ判定結果の値から、前記容量ヒューズの引き抜き不足による不良であるかを検出する、ことを特徴とする請求項５又は７記載の半導体記憶装置。
9. 前記チェック回路は、前記１回目、前記２回目の判定を、入力される容量ヒューズ判定トリガ信号に応答して行われる、ことを特徴とする請求項５記載の半導体記憶装置。
10. 前記１回目の判定は高温環境下、高温から常温に戻して前記２回目の判定が行われる、ことを特徴とする請求項５記載の半導体記憶装置。
11. 前記容量ヒューズ回路には、リダンダンシセルへの置き換えを行うアドレスがプログラムされる、ことを特徴とする請求項５記載の半導体記憶装置。

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