JP2006304130A - 復号装置および復号方法 - Google Patents

復号装置および復号方法 Download PDF

Info

Publication number
JP2006304130A
JP2006304130A JP2005125963A JP2005125963A JP2006304130A JP 2006304130 A JP2006304130 A JP 2006304130A JP 2005125963 A JP2005125963 A JP 2005125963A JP 2005125963 A JP2005125963 A JP 2005125963A JP 2006304130 A JP2006304130 A JP 2006304130A
Authority
JP
Japan
Prior art keywords
value
calculation
message
decoding
quantized value
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005125963A
Other languages
English (en)
Other versions
JP4595650B2 (ja
Inventor
Mineshi Yokogawa
峰志 横川
Yuji Shinohara
雄二 篠原
Osamu Shintani
修 新谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2005125963A priority Critical patent/JP4595650B2/ja
Priority to US11/409,237 priority patent/US7657820B2/en
Priority to CN2006100760679A priority patent/CN1855731B/zh
Publication of JP2006304130A publication Critical patent/JP2006304130A/ja
Application granted granted Critical
Publication of JP4595650B2 publication Critical patent/JP4595650B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1105—Decoding
    • H03M13/1111—Soft-decision decoding, e.g. by means of message passing or belief propagation algorithms
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6577—Representation or format of variables, register sizes or word-lengths and quantization
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1105—Decoding
    • H03M13/1131—Scheduling of bit node or check node processing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1105—Decoding
    • H03M13/1131—Scheduling of bit node or check node processing
    • H03M13/1134—Full parallel processing, i.e. all bit nodes or check nodes are processed in parallel
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1105—Decoding
    • H03M13/1131—Scheduling of bit node or check node processing
    • H03M13/1137—Partly parallel processing, i.e. sub-blocks or sub-groups of nodes being processed in parallel
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/118—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure

Landscapes

  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Error Detection And Correction (AREA)

Abstract

【課題】LDPC符号の復号を、装置の大規模化を抑えつつ精度良く行う。
【解決手段】チェックノード計算器１７１は、LDPC符号の復号のためのチェックノード演算であって、非線形関数φ(x)の演算および非線形関数の逆関数φ-1(x)の演算を含むチェックノード演算を行う。バリアブルノード計算器１０３は、LDPC符号の復号のためのバリアブルノードのバリアブルノード演算を行う。そして、チェックノード計算器１７１およびバリアブルノード計算器１０３は、チェックノード演算およびバリアブルノード演算として行う処理のうちの、非線形関数φ(x)の演算後から逆関数φ-1(x)の演算までの処理では、第１の量子化値よりも精度の高い数値を表す第２の量子化値を使用し、他の処理では、第１の量子化値を使用する。本発明は、例えば、衛星放送を受信するチューナに適用できる。
【選択図】図１３

Description

本発明は、復号装置および復号方法に関し、特に、低密度パリティ検査符号（LDPC符号）による符号化が施された符号の復号を、装置の大規模化を抑えつつ精度良く行うことができるようにする復号装置および復号方法に関する。
近年、例えば、移動体通信や深宇宙通信といった通信分野、及び地上波又は衛星ディジタル放送といった放送分野の研究が著しく進められているが、それに伴い、誤り訂正符号化及び復号の効率化を目的として符号理論に関する研究も盛んに行われている。
符号性能の理論的限界としては、いわゆるシャノン(C. E. Shannon)の通信路符号化定理によって与えられるシャノン限界が知られている。符号理論に関する研究は、このシャノン限界に近い性能を示す符号を開発することを目的として行われている。近年では、シャノン限界に近い性能を示す符号化方法として、例えば、並列連接畳み込み符号(PCCC(Parallel Concatenated Convolutional Codes))や、縦列連接畳み込み符号(SCCC(Serially Concatenated Convolutional Codes))といった、いわゆるターボ符号化(Turbo coding)と呼ばれる手法が開発されている。また、これらのターボ符号が開発される一方で、古くから知られる符号化方法である低密度パリティ検査符号(Low Density Parity Check codes)（以下、LDPC符号という）が脚光を浴びつつある。
LDPC符号は、R. G. Gallagerによる「R. G. Gallager, "Low Density Parity Check Codes", Cambridge, Massachusetts: M. I. T. Press, 1963」において最初に提案されたものであり、その後、「D. J. C. MacKay, "Good error correcting codes based on very sparse matrices", Submitted to IEEE Trans. Inf. Theory, IT-45, pp. 399-431, 1999」や、「M. G. Luby, M. Mitzenmacher, M. A. Shokrollahi and D. A. Spielman, "Analysis of low density codes and improved designs using irregular graphs", in Proceedings of ACM Symposium on Theory of Computing, pp. 249-258, 1998」等において再注目されるに至ったものである。
LDPC符号は、近年の研究により、ターボ符号等と同様に、符号長を長くしていくにしたがって、シャノン限界に近い性能が得られることがわかりつつある。また、LDPC符号は、最小距離が符号長に比例するという性質があることから、その特徴として、ブロック誤り確率特性がよく、さらに、ターボ符号等の復号特性において観測される、いわゆるエラーフロア現象が殆ど生じないことも利点として挙げられる。
以下、このようなLDPC符号について具体的に説明する。なお、LDPC符号は、線形符号であり、必ずしも２元である必要はないが、ここでは、２元であるものとして説明する。
LDPC符号は、そのLDPC符号を定義する検査行列(parity check matrix)が疎なものであることを最大の特徴とするものである。ここで、疎な行列とは、行列のコンポーネントの"1"の個数が非常に少なく構成されるものであり、疎な検査行列をHで表すものとすると、そのような検査行列Hとしては、例えば、図１に示すように、各列のハミング重み（"1"の数）(weight)が"3"であり、且つ、各行のハミング重みが"6"であるもの等がある。
このように、各行及び各列のハミング重みが一定である検査行列Hによって定義されるLDPC符号は、レギュラーLDPC符号と称される。一方、各行及び各列のハミング重みが一定でない検査行列Hによって定義されるLDPC符号は、イレギュラーLDPC符号と称される。
このようなLDPC符号による符号化は、検査行列Hに基づいて生成行列Gを生成し、この生成行列Gを２元の情報メッセージに対して乗算することによって符号語を生成することで実現される。具体的には、LDPC符号による符号化を行う符号化装置は、まず、検査行列Hの転置行列HTとの間に、式GHT=0が成立する生成行列Gを算出する。ここで、生成行列Gが、k×n行列（k行n列の行列）である場合には、検査行列Hは、n-k行n列の行列である。
符号化装置は、生成行列Gに対してkビットからなる情報メッセージ（ベクトル）uを乗算し、nビットからなる符号語（LDPC符号）ｃ（＝uＧ）を生成する。この符号化装置によって生成された符号語cは、値が"0"の符号ビットが"+1"に、値が"1"の符号ビットが"−1"にといったようにマッピングされて送信され、所定の通信路を介して受信側において受信されることになる。
なお、例えば、nビットの符号語cが、kビットの情報メッセージuに続けて、n-kビットのパリティビットを配置したビット列に一致する組織符号である場合に、n-k行n列の検査行列Hにおいて、nビットの符号語cのうちのkビットの情報メッセージuに対応するn-k行k列の部分を情報部というとともに、n-kビットのパリティビットに対応するn-k行n-k列の部分をパリティ部ということとすると、パリティ部が、下三角行列または上三角行列になっていれば、情報メッセージuのLDPC符号への符号化は、検査行列Hを用いて行うことができる。
即ち、例えば、検査行列Hが、図２に示すように、情報部と、下三角行列のパリティ部とで構成され、パリティ部の下三角の部分の要素が、すべて1であるとすると、符号語cのパリティビットの１番目のビットは、情報メッセージuのうちの、検査行列Hの情報部の第１行において1になっている要素に対応するビットのEXOR（排他的論理和）を演算した値となる。
また、符号語cのパリティビットの２番目のビットは、情報メッセージuのうちの、検査行列Hの情報部の第２行において1になっている要素に対応するビットと、パリティビットの１番目のビットのEXORを演算した値となる。
さらに、符号語cのパリティビットの３番目のビットは、情報メッセージuのうちの、検査行列Hの情報部の第３行において1になっている要素に対応するビットと、パリティビットの１番目および２番目のビットのEXORを演算した値となる。
以下、同様にして、符号語cのパリティビットのi番目のビットは、情報メッセージuのうちの、検査行列Hの情報部の第i行において1になっている要素に対応するビットと、パリティビットの１乃至i-1番目のビットのEXORを演算した値となる。
以上のようにして、n-kビットのパリティビットを求め、kビットの情報メッセージuに続けて配置することにより、nビットの符号語cを得ることができる。
一方、LDPC符号の復号は、Gallagerが確率復号(Probabilistic Decoding)と称して提案したアルゴリズムであって、バリアブルノード(variable node（メッセージノード(message node)とも呼ばれる。）)と、チェックノード(check node)とからなる、いわゆるタナーグラフ(Tanner graph)上での確率伝播(belief propagation)によるメッセージ・パッシング・アルゴリズムによって行うことが可能である。ここで、以下、適宜、バリアブルノードとチェックノードを、単に、ノードともいう。
しかしながら、確率復号においては、各ノード間で受け渡されるメッセージが実数値であることから、解析的に解くためには、連続した値をとるメッセージの確率分布そのものを追跡する必要があり、非常に困難を伴う解析を必要とすることになる。そこで、Gallagerは、LDPC符号の復号アルゴリズムとして、アルゴリズムＡ又はアルゴリズムＢを提案している。
LDPC符号の復号は、一般的には、図３に示すような手順にしたがって行われる。なお、ここでは、LDPC符号（符号化cの）受信値をU0とし、チェックノードから出力されるメッセージ（以下、適宜、チェックノードノードメッセージともいう）をujとし、バリアブルノードから出力されるメッセージ（以下、適宜、バリアブルノードメッセージともいう）をviとする。また、メッセージは、"0"らしさを、いわゆる対数尤度比(log likelihood ratio)で表現した実数値である。さらに、受信値U0の"0"らしさの対数尤度比を、受信データu0iと表すこととする。
まず、LDPC符号の復号においては、図３に示すように、ステップＳ１１において、受信値U0(受信データu0i)が受信され、メッセージujが"0"に初期化されるとともに、繰り返し処理のカウンタとしての整数をとる変数kが"0"に初期化され、ステップＳ１２に進む。ステップＳ１２において、受信データu0iに基づいて、式（１）に示す演算を行うことによってバリアブルノードメッセージviが求められ、さらに、このバリアブルノードメッセージviに基づいて、式（２）に示す演算を行うことによってチェックノードメッセージujが求められる。
Figure 2006304130
 ・・・（１）
Figure 2006304130
 ・・・（２）
ここで、式（１）と式（２）におけるdvとdcは、それぞれ、検査行列Hの縦方向（行方向）と横方向（列方向）の"1"の個数を示す任意に選択可能とされるパラメータであり、例えば、(3,6)符号の場合には、dv=3，dc=6となる。
なお、式（１）または（２）の演算においては、それぞれ、メッセージを出力しようとする枝(edge)から入力されたメッセージを、和または積演算のパラメータとしては用いないことから、和または積演算の範囲が、１乃至dv-1または１乃至dc-1となっている。また、式（２）に示す演算は、実際には、２入力v1，v2に対する１出力で定義される式（３）に示す関数R(v1,v2)のテーブルを予め作成しておき、これを式（４）に示すように連続的（再帰的）に用いることによって行われる。
Figure 2006304130
 ・・・（３）
Figure 2006304130
 ・・・（４）
ステップＳ１２では、さらに、変数kが"1"だけインクリメントされ、ステップＳ１３に進む。ステップＳ１３では、変数kが所定の繰り返し復号回数N以上であるか否かが判定される。ステップＳ１３において、変数kがN以上ではないと判定された場合、ステップＳ１２に戻り、以下、同様の処理が繰り返される。
また、ステップＳ１３において、変数kがN以上であると判定された場合、ステップＳ１４に進み、式（５）に示す演算を行うことによって最終的に出力する復号結果としてのメッセージvが求められて出力され、LDPC符号の復号処理が終了する。
Figure 2006304130
 ・・・（５）
ここで、式（５）の演算は、式（１）の演算とは異なり、バリアブルノードに接続している全ての枝からのメッセージを用いて行われる。
このようなLDPC符号の復号は、例えば(3,6)符号の場合には、図４に示すように、各ノード間でメッセージの授受が行われる。なお、図４における"="で示すノード（バリアブルノード）では、式（１）に示した演算が行われ、"+"で示すノード（チェックノード）では、式（２）に示した演算が行われる。特に、アルゴリズムＡにおいては、メッセージを２元化し、"+"で示すノードにて、そのノードに入力されるdc-1個のメッセージの排他的論理和演算を行い、"="で示すノードにて、受信データR(u0i)に対して、そのノードに入力されるdv-1個のメッセージが全て異なるビット値であった場合には、符号を反転して出力する。
また、一方で、近年、LDPC符号の復号の実装法に関する研究も行われている。実装方法について述べる前に、まず、LDPC符号の復号を摸式化して説明する。
図５は、(3,6)LDPC符号（符号化率1/2、符号長12）の検査行列(parity check matrix)の例である。LDPC符号の検査行列Ｈは、図６のように、タナーグラフを用いて書き表すことができる。ここで、図６において、"+"で表されるのが、チェックノードであり、"="で表されるのが、バリアブルノードである。チェックノードとバリアブルノードは、それぞれ、検査行列Ｈの行と列に対応する。チェックノードとバリアブルノードとの間の結線は、枝(edge)であり、検査行列の"1"に相当する。即ち、検査行列Ｈの第ｊ行第ｉ列のコンポーネントが１である場合には、図６において、上からｉ番目のバリアブルノード（"="のノード）と、上からｊ番目のチェックノード（"+"のノード）とが、枝により接続される。枝は、バリアブルノードに対応するLDPC符号のビットが、チェックノードに対応する拘束条件を持つことを表す。なお、図６は、図５の検査行列Ｈのタナーグラフとなっている。
LDPC符号の復号方法であるサムプロダクトアルゴリズム(Sum Product Algorithm)は、バリアブルノードの演算とチェックノードの演算とを繰り返し行う。
バリアブルノードでは、図７のように、式（１）の演算を行う。すなわち、図７において、計算しようとしている枝に対応するバリアブルノードメッセージviは、バリアブルノードに繋がっている残りの枝からのチェックノードメッセージu1およびu2と、受信情報u0iを用いて計算される。他の枝に対応するバリアブルノードメッセージも同様に計算される。
チェックノードの演算について説明する前に、式（２）を、式a×b=exp｛ln(|a|)+ln(|b|)｝×sign(a)×sign(b)の関係を用いて、式（６）のように書き直す。但し、sign(x)は、x≧0のとき1であり、x＜0のとき-1である。
Figure 2006304130
 ・・・（６）
更に、x≧0において、非線形な関数（非線形関数）φ(x)を、式φ(x)=ln(tanh(x/2))と定義すると（ln()は自然対数関数）、その非線形関数φ(x)の逆関数φ-1(x)は、式φ-1(x)=2tanh-1(e-x)で表されるから、式（６）は、式（７）のように書くことができる。
Figure 2006304130
 ・・・（７）
チェックノードでは、図８のように、式（７）の演算を行う。すなわち、図８において、計算しようとしている枝に対応するチェックノードメッセージujは、チェックノードに繋がっている残りの枝からのバリアブルメッセージv1,v2,v3,v4,v5を用いて計算される。他の枝に対応するチェックノードメッセージも同様に計算される。
なお、関数φ(x)は、φ(x)=ln((ex+1)/(ex-1))とも表すことができ、x＞0において、φ(x)=φ-1(x)である。関数φ(x)およびφ-1(x)をハードウェアに実装する際には、LUT(Look Up Table)を用いて実装される場合があるが、両者共に同一のLUTとなる。
また、LDPC符号の復号方法は、サムプロダクトアルゴリズムの他、例えば、ビリーフプロパゲーション(Belief Propagation)などとも呼ばれるが、いずれにしても、行われる演算の内容は同様である。
復号装置へのサムプロダクトアルゴリズムの実装の例として、各ノードの演算を一つずつ順次行うことによって復号を行う場合(full serial decoding)の実装法について説明する。
なお、サムプロダクトアルゴリズムをハードウェアに実装する場合、式（１）で表されるバリアブルノード演算および式（７）で表されるチェックノード演算とを、適度な回路規模と動作周波数で繰り返し行うことが必要である。
また、ここでは、例えば、図９の、３６（行）×１０８（列）の検査行列Ｈで表現される符号（符号化率2/3、符号長108）を復号することとする。図９の検査行列Ｈの１の数は３２３であり、従って、そのタナーグラフでは、枝の数は３２３個となる。ここで、図９の検査行列では、０を、"."で表現している。
図１０は、LDPC符号の１回復号を行う復号装置の構成例を示している。
図１０の復号装置では、その動作する１クロック(clock)ごとに、１つの枝に対応するメッセージが計算される。
即ち、図１０の復号装置は、２つの枝用メモリ１００および１０２、１つのチェックノード計算器１０１、１つのバリアブルノード計算器１０３、１つの受信用メモリ１０４、１つの制御部１０５からなる。
図１０の復号装置では、枝用メモリ１００または１０２からメッセージが１つずつ読み出され、そのメッセージを用いて、所望の枝に対応するメッセージが計算される。そして、その計算によって求められたメッセージが１つずつ後段の枝用メモリ１０２または１００に格納されていく。繰り返し復号を行う際には、この１回復号を行う図１０の復号装置を複数個縦列に連接するか、もしくは図１０の復号装置を繰り返し用いることによって、繰り返し復号を実現する。なお、ここでは、例えば、図１０の復号装置が複数個接続されているものとする。
枝用メモリ１００は、前段の復号装置（図示せず）のバリアブルノード計算器１０３から供給されるメッセージ（バリアブルノードメッセージ）D100を、後段のチェックノード計算器１０１が読み出す順番に格納していく。そして、枝用メモリ１００は、チェックノード計算のフェーズでは、メッセージD100を、格納してある順番通りに、メッセージD101として、チェックノード計算器１０１に供給する。
チェックノード計算器１０１は、制御部１０５から供給される制御信号D106に基づき、枝用メモリ１００から供給されるメッセージD101（バリアブルノードメッセージvi）を用いて、式（７）に従って演算（チェックノード演算）を行い、その演算によって求められたメッセージD102（チェックノードメッセージuj）を、後段の枝用メモリ１０２に供給する。
枝用メモリ１０２は、前段のチェックノード計算器１０１から供給されるメッセージD102を、後段のバリアブルノード計算器１０３が読み出す順番に格納していく。そして、枝用メモリ１０２は、バリアブルノード計算のフェーズでは、メッセージD102を、格納してある順番通りに、メッセージD103として、バリアブルノード計算器１０３に供給する。
さらに、バリアブルノード計算器１０３には、制御部１０５から制御信号D107が供給されるとともに、受信用メモリ１０４から受信データD104が供給される。バリアブルノード計算器１０３は、制御信号D107に基づき、枝用メモリ１００から供給されるメッセージD103（チェックノードメッセージuj）と受信用メモリ１００から供給される受信データD104（受信データu0i）を用い、式（１）に従って演算（バリアブルノード演算）を行い、その演算の結果得られるメッセージD105（バリアブルノードメッセージvi）を、図示せぬ後段の復号装置の枝用メモリ１００に供給する。
受信用メモリ１０４には、LDPC符号の受信データu0iが格納される。制御部１０５は、バリアブルノード演算を制御する制御信号D106と、チェックノード演算を制御する制御信号D107を、それぞれチェックノード計算器１０１とバリアブルノード計算器１０３に供給する。制御部１０５は、枝用メモリ１００に全ての枝のメッセージが格納されたとき、チェックノード計算器１０１に制御信号D106を供給し、枝用メモリ１０２に全ての枝のメッセーが格納されたとき、バリアブルノード計算器１０３に制御信号D107を供給する。
図１１は、チェックノード演算を１つずつ行う図１０のチェックノード計算器１０１の構成例を示している。
なお、図１１では、各メッセージが符号ビット（正負を表すビット）を合わせて合計６ビット(bit)に量子化されているものとして、チェックノード計算器１０１を表している。即ち、メッセージは、所定の数値範囲を符号ビット付きの６ビットで表すことができる６４値に均等に分割する各数値に割り当てられた６ビットの量子化値で表される。
また、図１１では、図９の検査行列Ｈで表されるLDPC符号のチェックノード演算が行われる。さらに、図１１のチェックノード演算器１０１には、クロックｃｋが供給され、このクロックｃｋは、必要なブロックに供給されるようになっている。そして、各ブロックは、クロックｃｋに同期して処理を行う。
図１１のチェックノード計算器１０１は、制御部１０５から供給される、例えば、1ビットの制御信号D106に基づき、枝用メモリ１００から１つずつ読み込まれるメッセージD101（バリアブルノードメッセージvi）を用いて、式（７）にしたがって演算を行う。
即ち、チェックノード計算器１０１では、検査行列Ｈの各列に対応するバリアブルノードからの６ビットのメッセージD101（バリアブルノードメッセージvi）が１つずつ読み込まれ、その下位５ビットである絶対値D122(|vi|)がLUT１２１に、その最上位ビットである符号ビットD121がEXOR回路１２９とFIFO(First In First Out)メモリ１３３にそれぞれ供給される。また、チェックノード計算器１０１には、制御部１０５から制御信号D106が供給され、その制御信号D106は、セレクタ１２４とセレクタ１３１に供給される。
LUT１２１は、絶対値D122(|vi|)に対して、式（７）における非線形関数φ(|vi|)の演算を行った５ビットの演算結果D123（φ(|vi|)）を読み出し、演算器１２２とFIFOメモリ１２７に供給する。
演算器１２２は、演算結果D123（φ(|vi|)）とレジスタ１２３に格納されている９ビットの値D124とを加算することにより、演算結果D123を積算し、その結果得られる９ビットの積算値をレジスタ１２３に再格納する。なお、検査行列Ｈの1行に亘る全ての枝からのメッセージD101の絶対値D122(|vi|)に対する演算結果D123が積算された場合、レジスタ１２３はリセットされる。
ここで、演算器１２２およびレジスタ１２３では、LUT１２１から供給される５ビットの演算結果D123（φ(|vi|)）が、最大で、FIFOメモリ１２７における最大の遅延回数分、即ち、検査行列Hの行の最大の重み分の回数だけ積算される。いま、図９の検査行列Hの行の最大の重みは９であり、従って、演算器１２２およびレジスタ１２３では、９ビットの演算結果D123（φ(|vi|)）が、最大で、９回積算される（５ビットの値の９個分の積算が行われる）。このため、演算器１２２の出力以降においては、５ビットの値を９回積算した値を表すことができるように、量子化ビット数は、LUT１２１が出力する５ビットの演算結果D1123（φ(|vi|)）よりも４ビット（９（回）を表すことができる最小のビット数）だけ多い９ビットになっている。
検査行列の1行に亘るメッセージD101（バリアブルノードメッセージvi）が１つずつ読み込まれ、レジスタ１２３に1行分の演算結果D123が積算された積算値が格納された場合、制御部１０５から供給される制御信号D106は、０から１に変化する。例えば、行の重み（row weight）が「９」である場合、制御信号D106は、１から８クロック目までは、「０」となり、９クロック目では「１」となる。
制御信号D106が「１」の場合、セレクタ１２４は、レジスタ１２３に格納されている値、即ち、検査行列Hの１行に亘る全ての枝からのメッセージD101（バリアブルノードメッセージvi）から求められたφ(|vi|)が積算された９ビットの値D124（ｉ＝１からｉ＝ｄcまでのΣφ(|vi|)）を選択し、値D125として、レジスタ１２５に出力して格納させる。レジスタ１２５は、格納している値D125を、９ビットの値D126として、セレクタ１２４と演算器１２６に供給する。制御信号D106が「０」の場合、セレクタ１２４は、レジスタ１２５から供給された値D126を選択し、レジスタ１２５に出力して再格納させる。即ち、検査行列Hの１行に亘る全ての枝からのメッセージD101（バリアブルノードメッセージvi）から求められたφ(|vi|)が積算されるまで、レジスタ１２５は、前回積算されたφ(|vi|)を、セレクタ１２４と演算器１２６に供給する。
一方、FIFOメモリ１２７は、レジスタ１２５から新たな値D126（ｉ＝１からｉ＝ｄcまでのΣφ(|vi|)）が出力されるまでの間、LUT１２１が出力した５ビットの演算結果D123（φ(|vi|)）を遅延し、５ビットの値D127として演算器１２６に供給する。演算器１２６は、レジスタ１２５から供給された値D126から、FIFOメモリ１２７から供給された値D127を減算し、その減算結果を、５ビットの減算値D128としてLUT１２８に供給する。即ち、演算器１２６は、検査行列Hの1行に亘る全ての枝からのメッセージD101（バリアブルノードメッセージvi）から求められたφ(|vi|)の積算値から、チェックノードメッセージujを求めたい枝からのメッセージD101（バリアブルノードメッセージvi）から求められたφ(|vi|)を減算して、その減算値（ｉ＝１からｉ＝ｄc−１までのΣφ(|vi|)）を減算値D128としてLUT１２８に供給する。
なお、演算器１２６は、レジスタ１２５から供給される９ビットの値D126から、FIFOメモリ１２７から供給される５ビットの値D127を減算するから、その減算結果は、最大で９ビットとなり得るのに対して、５ビットの減算値D128を出力する。このため、レジスタ１２５から供給される９ビットの値D126から、FIFOメモリ１２７から供給される５ビットの値D127を減算した減算結果が、５ビットで表せない場合、つまり、減算結果が、５ビットで表すことができる最大値（３１（２進数では１１１１１））を越える場合には、演算器１２６は、減算結果を、５ビットで表すことができる最大値にクリッピングし、５ビットの減算値D128を出力する。
LUT１２８は、減算値D128（ｉ＝１からｉ＝ｄc−１までのΣφ(|vi|)）に対して、式（７）における逆関数φ-1（Σφ(|vi|)）の演算を行った５ビットの演算結果D129（φ-1(Σφ(|vi|)))を出力する。
以上の処理と並行して、EXOR回路１２９は、レジスタ１３０に格納されている１ビットの値D131と符号ビットD121との排他的論理和を演算することにより、符号ビットどうしの乗算を行い、１ビットの乗算結果D130をレジスタ１３０に再格納する。なお、検査行列Hの1行に亘る全ての枝からのメッセージD101（バリアブルノードメッセージvi）の符号ビットD121が乗算された場合、レジスタ１３０はリセットされる。
検査行列Hの1行に亘る全ての枝からのメッセージD101の符号ビットD121が乗算された乗算結果D130（ｉ＝１からｄcまでのΠsign(vi)）がレジスタ１３０に格納された場合、制御部１０５から供給される制御信号D106は、「０」から「１」に変化する。
制御信号D106が「１」の場合、セレクタ１３１は、レジスタ１３０に格納されている値、即ち、検査行列Hの１行に亘る全ての枝からのメッセージD101の符号ビットD121が乗算された値D131（ｉ＝１からｉ＝ｄcまでのΠsign(vi)）を選択し、１ビットの値D132としてレジスタ１３２に出力して格納させる。レジスタ１３２は、格納している値D132を、１ビットの値D133としてセレクタ１３１とEXOR回路１３４に供給する。制御信号D106が「０」の場合、セレクタ１３１は、レジスタ１３２から供給された値D133を選択し、レジスタ１３２に出力して再格納させる。即ち、検査行列Hの１行に亘る全ての枝からのメッセージD101（バリアブルノードメッセージvi）の符号ビットD121が乗算されるまで、レジスタ１３２は、前回格納した値を、セレクタ１３１とEXOR回路１３４に供給する。
一方、FIFOメモリ１３３は、レジスタ１３２から新たな値D133（ｉ＝１からｉ＝ｄcまでのΠsign(vi)）がEXOR回路１３４に供給されるまでの間、符号ビットD121を遅延し、１ビットの値D134としてEXOR回路１３４に供給する。EXOR回路１３４は、レジスタ１３２から供給された値D133と、FIFOメモリ１３３から供給された値D134との排他的論理和を演算することにより、値D133を、値D134で除算し、１ビットの除算結果を除算値D135として出力する。即ち、EXOR回路１３４は、検査行列Hの１行に亘る全ての枝からのメッセージD101の符号ビットD121（sign(|vi|)）の乗算値を、チェックノードメッセージujを求めたい枝からのメッセージD101の符号ビットD121（sign(|vi|)）で除算して、その除算値（ｉ＝１からｉ＝ｄc−１までのΠsign(|vi|)）を除算値D135として出力する。
チェックノード計算器１０１では、LUT１２８から出力された５ビットの演算結果D129を下位５ビットとするとともに、EXOR回路１３４から出力された１ビットの除算値D135を最上位ビット（符号ビット）とする合計６ビットがメッセージD102（チェックノードメッセージuj）として出力される。
以上のように、チェックノード計算器１０１では、式（７）の演算が行われ、チェックノードメッセージujが求められる。
なお、図９の検査行列Hの行の重みの最大は９であるため、即ち、チェックノードに供給されるバリアブルノードメッセージviの最大数は９であるため、チェックノード計算器１０１は、９個のチェックノードメッセージviの非線形関数の演算結果（φ(|vi|)）を遅延させるFIFOメモリ１２７とFIFOメモリ１３３を有している。行の重みが９未満の行のチェックノードメッセージujを計算するときには、FIFOメモリ１２７とFIFOメモリ１３３における遅延量が、その行の重みの値に減らされる。
図１２は、バリアブルノード演算を１つずつ行う図１０のバリアブルノード計算器１０３の構成例を示している。
なお、図１２でも、図１１と同様に、各メッセージが符号ビットを合わせて合計６ビット(bit)に量子化されているものとして、バリアブルノード計算器１０３を表している。さらに、図１２でも、図９の検査行列Hで表されるLDPC符号のバリアブルノード演算が行われる。また、図１２のバリアブルノード計算器１０３には、クロックｃｋが供給され、クロックｃｋは、必要なブロックに供給されるようになっている。そして、各ブロックは、クロックｃｋに同期して処理を行う。
図１２のバリアブルノード計算器１０３は、制御部１０５から供給される、例えば、１ビットの制御信号D107に基づき、枝用メモリ１０２から１つずつ読み込まれるメッセージD103と、受信用メモリ１０４から読み込まれる受信データD104（u0i）を用いて、式（１）にしたがって演算（バリアブルノード演算）を行う。
即ち、バリアブルノード計算器１０３では、検査行列Hの各行に対応するチェックノードからの６ビットのメッセージD103（チェックノードメッセージuj）が１つずつ読み込まれ、そのメッセージD103が、演算器１５１とFIFOメモリ１５５に供給される。また、バリアブルノード計算器１０３では、受信用メモリ１０４から６ビットの受信データD104（u0i）が1つずつ読み込まれ、演算器１５６に供給される。さらに、バリアブルノード計算器１０３には、制御部１０５から制御信号D107が供給され、その制御信号D107は、セレクタ１５３に供給される。
演算器１５１は、６ビットのメッセージD103（チェックノードメッセージuj）とレジスタ１５２に格納されている９ビットの値D151とを加算することにより、６ビットのメッセージD103を積算し、その結果得られる９ビットの積算値を、レジスタ１５２に再格納する。なお、検査行列Hの1列に亘る全ての枝からのメッセージD103が積算された場合、レジスタ１５２はリセットされる。
ここで、演算器１５１およびレジスタ１５２では、６ビットのメッセージD103が、最大で、FIFOメモリ１５５における最大の遅延回数分、即ち、検査行列Hの列の最大の重み分の回数だけ積算される。いま、図９の検査行列Hの列の最大の重みは５であり、従って、演算器１５１およびレジスタ１５２では、６ビットのメッセージD103が、最大で、５回積算される（６ビットの値の５個分の積算が行われる）。このため、演算器１５１の出力以降においては、６ビットの値を５回積算した値を表すことができるように、量子化ビット数は、６ビットのメッセージD103よりも３ビット（５（回）を表すことができる最小のビット数）だけ多い９ビットになっている。
検査行列Hの1列に亘るメッセージD103が１つずつ読み込まれ、レジスタ１５２に1列分のメッセージD103が積算された値が格納された場合、制御部１０５から供給される制御信号D107は、「０」から「１」に変化する。例えば、列の重みが「５」である場合、制御信号D107は、１から４クロック目までは「０」となり、５クロック目では「１」となる。
制御信号D107が「１」の場合、セレクタ１５３は、レジスタ１５２に格納されている値、即ち、検査行列Hの１列に亘る全ての枝からのメッセージD103（チェックノードメッセージuj）が積算された９ビットの値D151（ｊ＝１からｄVまでのΣuj)を選択し、レジスタ１５４に出力して格納させる。レジスタ１５４は、格納している値D151を、９ビットの値D152として、セレクタ１５３と演算器１５６に供給する。制御信号D107が「０」の場合、セレクタ１５３は、レジスタ１５４から供給された値D152を選択し、レジスタ１５４に出力し再格納させる。即ち、検査行列Ｈの１列に亘る全ての枝からのメッセージD103（チェックノードメッセージuj）が積算されるまで、レジスタ１５４は、前回積算された値を、セレクタ１５３と演算器１５６に供給する。
一方、FIFOメモリ１５５は、レジスタ１５４から新たな値D152（ｊ＝１からｄVまでのΣuj）が出力されるまでの間、チェックノードからのメッセージD103を遅延し、６ビットの値D153として演算器１５６に供給する。演算器１５６は、レジスタ１５４から供給された値D152から、FIFOメモリ１５５から供給された値D153を減算する。即ち、演算器１５６は、検査行列Ｈの1列に亘る全ての枝からのメッセージD103（チェックノードメッセージuj）の積算値から、バリアブルノードメッセージviを求めたい枝からのチェックノードメッセージujを減算して、その減算値（ｊ＝１からｄv−１までのΣuj）を求める。さらに、演算器１５６には、その減算値（ｊ＝１からｄv−１までのΣuj）に、受信用メモリ１０４から供給された受信データD104（u0i）を加算して、その結果得られる６ビットの値をメッセージD105（バリアブルノードメッセージvi）として出力する。
以上のように、バリアブルノード計算器１０３では、式（１）の演算が行われ、バリアブルノードメッセージviが求められる。
なお、図９の検査行列Ｈの列の重みの最大は５であるため、即ち、バリアブルノードバリアブルノードに供給されるチェックノードメッセージujの最大数は５であるため、バリアブルノード計算器１０３は、５個のチェックノードメッセージujを遅延させるFIFOメモリ１５５を有している。列の重みが５未満の列のバリアブルノードメッセージviを計算するときには、FIFOメモリ１５５における遅延量が、その列の重みの値に減らされる。
また、演算器１５６は、レジスタ１５４から供給される９ビットの値D152から、FIFOメモリ１５５から供給される６ビットの値D153を減算するとともに、受信用メモリ１０４から供給される６ビットの受信データD104を加算する演算を行うから、その演算結果は、６ビットのメッセージD105で表すことができる最小値未満となるか、または最大値を越えることがある。演算器１５６は、演算結果が、６ビットのメッセージD105で表すことができる最小値未満である場合には、その最小値にクリッピングし、演算結果が、６ビットのメッセージD105で表すことができる最大値を越える場合には、その最大値にクリッピングする。
図１０の復号装置では、検査行列Hの重みにしたがって、制御部１０５から制御信号が与えられる。図１０の復号装置によれば、枝用メモリ１００および１０２、並びにチェックノード計算器１０１およびバリアブルノード計算器１０３のFIFOメモリ１２７，１３３，１５５の容量さえ足りれば、制御信号のみを変えることで様々な検査行列ＨのLDPC符号を復号することができる。
なお、図示しないが、図１０の復号装置において、復号の最終段においては、式（１）のバリアブルノード演算の代わりに、式（５）の演算が行われ、その演算結果が、最終的な復号結果として出力される。
図１０の復号装置を繰り返し用いて、LDPC符号を復号する場合には、チェックノード演算とバリアブルノード演算とが交互に行われる。即ち、図１０の復号装置では、チェックノード計算器１０１によるチェックノード演算の結果を用いて、バリアブルノード計算器１０３によりバリアブルノード演算が行われ、バリアブルノード計算器１０３によるバリアブルノード演算の結果を用いて、チェックノード計算器１０１によりチェックノード演算が行われる。
なお、図１０は、復号装置の実装の例として、各ノードの演算を一つずつ順次行うことによって、LDPC符号の復号を行う(full serial decoding)復号装置であるが、その他、全ノードの演算を同時に行うことによって復号を行う(full parallel decoding)復号装置（非特許文献１）や、一つでも全てでもない、ある数のノードの演算を同時に行う(partly parallel decoding)復号装置（非特許文献２）も提案されている。
ところで、例えば、図１０の復号装置では、受信データD104を記憶する受信用メモリ１０４の記憶容量としては、少なくとも、LDPC符号の符号長と、受信データD104を表す量子化値のビット数（量子化ビット数）との乗算値だけのビット数が必要である。また、メッセージを記憶する枝用メモリ１００や１０２の記憶容量としては、少なくとも、枝の総数（全枝数）と、メッセージを表す量子化値のビット数（量子化ビット数）との乗算値だけのビット数が必要である。
従って、上述したように、符号長が１０８で、メッセージ（受信データD104を含む）を表す量子化値のビット数が６ビットで、枝の数が３２３である場合には、記憶容量が少なくとも648(=108×6)ビットの受信用メモリ１０４と、記憶容量が少なくとも1938(=323×6)ビットの枝用メモリ１００および１０２とが必要となる。
なお、ここでは、説明を簡単にするために、符号長を１０８としたが、現実的には、LDPC符号の符号長としては、数千程度が採用される。
一方、LDPC符号の復号の精度を向上させるには、単純には、受信データD104を含むメッセージを表す量子化値として、ある程度のビット数の量子化値を採用する必要がある。
しかしながら、上述したように、枝用メモリ１００および１０２、並びに受信用メモリ１０４の記憶容量は、メッセージを表す量子化値のビット数に比例するので、メッセージを、多くのビット数の量子化値で表すと、復号装置を構成するメモリとして、容量の大きなメモリが必要となり、装置の規模が大型化する。
C. Howland and A. Blanksby, "Parallel Decoding Architectures for Low Density Parity Check Codes", Symposium on Circuits and Systems, 2001 E. Yeo, P. Pakzad, B. Nikolic and V. Anantharam, "VLSI Architectures for iterative Decoders in Magnetic Recording Channels", IEEE Transactions on Magnetics, Vol. 37, No. 2, March 2001
本発明は、このような状況に鑑みてなされたものであり、LDPC符号の復号を、装置の大規模化を抑えつつ精度良く行うことができるようにするものである。
本発明は、数値に割り当てられた第１の量子化値を、第１の量子化値よりも精度の高い数値を表す第２の量子化値に変換する第１の変換手段／第１の変換ステップと、第２の量子化値を、第１の量子化値に変換する第２の変換手段／第２の変換ステップとを含み、第１および第２の演算手段において、LDPC符号の復号のためのチェックノード演算およびバリアブルノード演算として行う処理のうちの、非線形関数の演算後から逆関数の演算までの処理では、第２の量子化値を使用し、他の処理では、第１の量子化値を使用することを特徴とする。
本発明においては、第１の量子化値が、第２の量子化値に変換される一方、第２の量子化値が、第１の量子化値に変換される。そして、LDPC符号の復号のためのチェックノード演算およびバリアブルノード演算として行う処理のうちの、非線形関数の演算後から逆関数の演算までの処理では、第１の量子化値よりも精度の高い数値を表す第２の量子化値が使用され、他の処理では、第１の量子化値が使用される。
本発明によれば、LDPC符号の復号を、装置の大規模化を抑えつつ精度良く行うことができる。
以下に本発明の実施の形態を説明するが、特許請求の範囲に記載の構成要件と、発明の実施の形態における具体例との対応関係を例示すると、次のようになる。この記載は、特許請求の範囲に記載されている発明をサポートする具体例が、発明の実施の形態に記載されていることを確認するためのものである。従って、発明の実施の形態中には記載されているが、構成要件に対応するものとして、ここには記載されていない具体例があったとしても、そのことは、その具体例が、その構成要件に対応するものではないことを意味するものではない。逆に、具体例が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その具体例が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。
さらに、この記載は、発明の実施の形態に記載されている具体例に対応する発明が、特許請求の範囲に全て記載されていることを意味するものではない。換言すれば、この記載は、発明の実施の形態に記載されている具体例に対応する発明であって、この出願の特許請求の範囲には記載されていない発明の存在、すなわち、将来、分割出願されたり、補正により追加される発明の存在を否定するものではない。
請求項１に記載の復号装置は、
LDPC(Low Density Parity Check)符号の復号装置（例えば、図１３や図１７の復号装置）であって、
前記LDPC符号の復号のためのチェックノードのチェックノード演算であって、非線形関数（例えば、φ(x)）の演算および前記非線形関数の逆関数（例えば、φ-1(x)）の演算を含む前記チェックノード演算を行う第１の演算手段（例えば、図１３のチェックノード計算器１７１や、図１７の準チェックノード計算器４１２）と、
前記LDPC符号の復号のためのバリアブルノードのバリアブルノード演算を行う第２の演算手段（例えば、図１３のバリアブルノード計算器１０３や、図１７の準バリアブルノード計算器４１５）と
を備え、
前記第１の演算手段は、
数値に割り当てられた第１の量子化値を、前記第１の量子化値よりも精度の高い数値を表す第２の量子化値に変換する第１の変換手段（例えば、図１４のLUT１１２１や、図１９のLUT４３２）と、
前記第２の量子化値を、前記第１の量子化値に変換する第２の変換手段（例えば、図１４のLUT１１２８や、図１９のLUT４３９）と
を有し、
前記第１および第２の演算手段は、前記チェックノード演算およびバリアブルノード演算として行う処理のうちの、前記非線形関数の演算後から前記逆関数の演算までの処理では、前記第２の量子化値を使用し、他の処理では、前記第１の量子化値を使用する
ことを特徴とする。
請求項７に記載の復号方法は、
LDPC(Low Density Parity Check)符号の復号のためのチェックノードのチェックノード演算であって、非線形関数（例えば、φ(x)）の演算および前記非線形関数の逆関数（例えば、φ-1(x)）の演算を含む前記チェックノード演算を行う第１の演算手段（例えば、図１３のチェックノード計算器１７１や、図１７の準チェックノード計算器４１２）と、
前記LDPC符号の復号のためのバリアブルノードのバリアブルノード演算を行う第２の演算手段（例えば、図１３のバリアブルノード計算器１０３や、図１７の準バリアブルノード計算器４１５）と
を備える前記LDPC符号の復号装置（例えば、図１３や図１７の復号装置）の復号方法であって、
数値に割り当てられた第１の量子化値を、前記第１の量子化値よりも精度の高い数値を表す第２の量子化値に変換する第１の変換ステップ（例えば、図１５のステップＳ１）と、
前記第２の量子化値を、前記第１の量子化値に変換する第２の変換ステップ（例えば、図１５のステップＳ５）と
を含み、
前記第１および第２の演算手段において、前記チェックノード演算およびバリアブルノード演算として行う処理のうちの、前記非線形関数の演算後から前記逆関数の演算までの処理では、前記第２の量子化値を使用し、他の処理では、前記第１の量子化値を使用する
ことを特徴とする。
以下、図面を参照して、本発明の実施の形態について説明する。
図１３は、本発明の一実施の形態の、LDPC符号を復号する復号装置の第１の構成例を示している。なお、図中、図１０の復号装置と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
図１３の復号装置は、枝用メモリ１００，１０２、バリアブルノード計算器１０３、受信用メモリ１０４、制御部１０５が設けられている点で、図１０の復号装置と共通するが、チェックノード計算器１０１に代えてチェックノード計算器１７１が設けられている点で、図１０の復号装置と相違している。
ここで、図１３の復号装置では、例えば、前述の図９に示した検査行列Hで表されるLDPC符号（符号化率2/3、符号長108）の復号が行われることとする。後述する図１７の復号装置においても同様である。
図１３の復号装置では、チェックノード計算器１７１がチェックノード演算を行い、バリアブルノード計算器１０３がバリアブルノード演算を行い、これらのチェックノード演算とバリアブルノード演算とが交互に行われることによって、LDPC符号が復号される。
即ち、受信用メモリ１０４には、LDPC符号の受信データu0iが、符号長（ここでは、上述したように108）の単位で順次供給されて記憶される。
そして、バリアブルノード計算器１０３は、LDPC符号の復号のためのバリアブルノードのバリアブルノード演算を行う。
即ち、枝用メモリ１０２には、後述するチェックノード計算器１７１によるチェックノード演算の結果としてのメッセージD102（チェックノードメッセージuj）が格納されており、枝用メモリ１０２は、そのメッセージD102を、メッセージD103として、バリアブルノード計算器１０３に供給する。さらに、バリアブルノード計算器１０３には、制御部１０５から制御信号D107が供給されるとともに、受信用メモリ１０４から受信データD104が供給される。
バリアブルノード計算器１０３は、前述の図１２に示したように構成されており、制御信号D107に基づき、枝用メモリ１００から供給されるメッセージD103（チェックノードメッセージuj）と受信用メモリ１００から供給される受信データD104（u0i）を用い、式（１）に従ってバリアブルノード演算を行い、そのバリアブルノード演算の結果得られるメッセージD105（バリアブルノードメッセージvi）を、メッセージD100として、枝用メモリ１００に供給する。
枝用メモリ１００は、バリアブルノード計算器１０３から供給される、バリアブルノード演算の結果であるメッセージD100（バリアブルノードメッセージvi）を格納していく。そして、枝用メモリ１００は、メッセージD100を、メッセージD101として読み出し、チェックノード計算器１７１に供給する。
チェックノード計算器１７１は、LDPC符号の復号のためのチェックノードのチェックノード演算であって、非線形関数の演算および非線形関数の逆関数の演算を含むチェックノード演算を行う。
即ち、チェックノード計算器１７１は、制御部１０５から供給される制御信号D106に基づき、枝用メモリ１００から供給されるメッセージD101（バリアブルノードメッセージvi）を用いて、非線形関数φ(x)の演算およびその非線形関数φ(x)の逆関数φ-1(x)の演算を含む式（７）に従ってチェックノード演算を行い、そのチェックノード演算によって求められたメッセージD102（チェックノードメッセージuj）を、後段の枝用メモリ１０２に供給する。
枝用メモリ１０２は、前段のチェックノード計算器１７１から供給されるメッセージD102を格納していく。そして、枝用メモリ１０２に記憶されたメッセージD102は、上述したようにメッセージD103として読み出され、バリアブルノード計算器１０３に供給される。
図１３の復号装置では、受信用メモリ１０４に記憶された符号長分の受信データu0iについて、バリアブルノード演算とチェックノード演算が、例えば、所定の複数回数だけ繰り返し行われ、また、最後の回には、式（１）のバリアブルノード演算の代わりに、式（５）の演算が行われ、その演算結果が、受信用メモリ１０４に記憶された符号長分の受信データu0i（LDPC符号）の最終的な復号結果として出力される。
図１３の復号装置は、チェックノード演算およびバリアブルノード演算を繰り返し行うことによって、LDPC符号を復号する点では、前述の図１０の復号装置と共通する。
但し、図１３の復号装置は、チェックノード演算およびバリアブルノード演算として行う処理のうちの、非線形関数φ(x)の演算後から逆関数φ-1(x)の演算までの処理では、図１０の復号装置が使用しているのと同様の量子化値（第１の量子化値）よりも精度の高い数値を表す量子化値（第２の量子化値）を使用し、他の処理では、図１０の復号装置が使用しているのと同様の量子化値を使用する。
ここで、図１０の復号装置では、上述したように、メッセージ（受信データu0iも同様）は、所定の数値範囲を符号ビット付きの６ビットで表すことができる６４値に均等に分割する各数値に割り当てられた６ビットの量子化値で表される。即ち、所定の数値範囲が−Ｒ／２から＋Ｒ／２であるとすると（Ｒ＞０）、メッセージを表す６ビットの各量子化値は、−Ｒ／２から＋Ｒ／２−Ｒ／６４までの、量子化幅であるＲ／６４きざみの６４の各数値に割り当てられ、その各数値を表す。いま、この、メッセージを表す６ビットの量子化値を、通常量子化値という。
また、図１３の復号装置において、非線形関数φ(x)の演算後から逆関数φ-1(x)の演算までの処理で使用される、通常量子化値よりも精度の高い数値を表す量子化値を、高精度量子化値という。
高精度量子化値は、通常量子化値よりも精度の高い数値を表すから、量子化幅、即ち、ある量子化値に割り当てられた数値と、その量子化値よりも１だけ小さい量子化値に割り当てられた数値との差（の絶対値）が通常量子化値よりも小さい。
従って、高精度量子化値のビット数を、通常量子化値のビット数（ここでは６ビット）と同一とすると、高精度量子化値によって表すことができる数値範囲は、通常量子化値によって表すことができる数値範囲よりも狭くなる。即ち、高精度量子化値によって表すことができる最大値と最小値との差（ダイナミックレンジ）は、通常量子化値によって表すことができる最大値と最小値との差（ダイナミックレンジ）よりも狭くなる
また、高精度量子化値のビット数を、通常量子化値のビット数と同一とした場合の、高精度量子化値によって表すことができるダイナミックレンジを、Dy1と表すとともに、そのような高精度量子化値の量子化幅を、Qd1と表すと、例えば、高精度量子化値の量子化幅をQd1のままで、ダイナミックレンジがDy1よりも広いDy2の数値範囲を高精度量子化値で表し、あるいは高精度量子化値の量子化幅をQd1より小さいQd2として、ダイナミックレンジがDy1の数値範囲を高精度量子化値で表す場合には、高精度量子化値のビット数は、通常量子化値のビット数よりも多く必要となる。
通常量子化値よりも精度の高い数値を表す量子化値、つまり、量子化幅が通常量子化値よりも小さい量子化値であれば、ダイナミックレンジやビット数にかかわらず、高精度量子化値として採用しうるが、ここでは、量子化幅が通常量子化値よりも小さい量子化値であって、ダイナミックレンジが通常量子化値よりも広く、ビット数も通常量子化値よりも多い量子化値を、高精度量子化値として採用することとする。
いま、高精度量子化値のビット数を、６ビットの通常量子化値よりも多い、例えば、符号ビットを含む１０ビットとすると、図１３の復号装置は、非線形関数φ(x)の演算後から逆関数φ-1(x)の演算までの処理（以下、適宜、非線形関数演算間処理という）では、１０ビットの高精度量子化値（第２の量子化値）を使用し、他の処理では、６ビットの通常量子化値（第１の量子化値）を使用する。
そして、１０ビットの高精度量子化値が使用される非線形関数演算間処理は、チェックノード演算の一部の処理であるため、枝用メモリ１００と１０２に記憶されるメッセージにも、また、受信用メモリ１０４に記憶される受信データu0iにも、６ビットの通常量子化値が使用される。
従って、図１３の復号装置において、枝用メモリ１００，１０２、および受信用メモリ１０４に必要な記憶容量は、図１０の復号装置のそれと同一である。
次に、図１４は、図１３のチェックノード計算器１７１の構成例を示している。なお、図中、図１１のチェックノード計算器１０１と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
チェックノード計算器１７１は、図１１のLUT１２１、演算器１２２、レジスタ１２３、セレクタ１２４、レジスタ１２５、演算器１２６、FIFOメモリ１２７、LUT１２８それぞれに代えて、LUT１１２１、演算器１１２２、レジスタ１１２３、セレクタ１１２４、レジスタ１１２５、演算器１１２６、FIFOメモリ１１２７、LUT１１２８が設けられており、さらに、図１４において太線で示す部分のビット数が、高精度量子化値と通常量子化値とのビット数の差である４ビットだけ多くなっている点で、図１１のチェックノード計算器１０１と相違している。
図１４のチェックノード計算器１７１も、図１１のチェックノード計算器１０１と同様に、制御部１０５から供給される、例えば、1ビットの制御信号D106に基づき、枝用メモリ１００から１つずつ読み込まれるメッセージD101（バリアブルノードメッセージvi）を用いて、式（７）にしたがってチェックノード演算を行う。
即ち、図１５は、チェックノード計算器１７１で行われる処理を示している。
チェックノード計算器１７１では、検査行列Hの各列に対応するバリアブルノードからの６ビットのメッセージD101（バリアブルノードメッセージvi）が１つずつ読み込まれ、その下位５ビットである絶対値D122(|vi|)がLUT１１２１に、その最上位ビットである符号ビットD121がEXOR回路１２９とFIFO(First In First Out)メモリ１３３にそれぞれ供給される。また、チェックノード計算器１７１には、制御部１０５から制御信号D106が供給され、その制御信号D106は、セレクタ１１２４とセレクタ１３１に供給される。
LUT１１２１は、５ビットの絶対値D122(|vi|)に対して、式（７）における非線形関数φ(|vi|)の演算結果D1123（φ(|vi|)）を対応付けて記憶している。さらに、LUT１１２１では、絶対値D122(|vi|)は、通常量子化値で表されているのに対して、非線形関数φ(|vi|)の演算結果D1123（φ(|vi|)）は、高精度量子化値で表されている。即ち、LUT１１２１は、通常量子化値で表される５ビットの絶対値D122(|vi|)に対して、例えば、高精度量子化値で表される９ビットの、非線形関数φ(|vi|)の演算結果D1123（φ(|vi|)）を対応付けて記憶している。
LUT１１２１は、ステップＳ１において、通常量子化値で表される５ビットの絶対値D122(|vi|)を入力として、それに対応付けられている、高精度量子化値で表される９ビットの、非線形関数φ(|vi|)の演算結果D1123（φ(|vi|)）を読み出し、演算器１１２２とFIFOメモリ１１２７に出力する。
従って、LUT１１２１は、ステップＳ１において、式（７）における非線形関数φ(|vi|)を演算する処理、および通常量子化値を高精度量子化値に変換する処理を、等価的に行い、以降は、後述するLUT１１２８において、高精度量子化値を通常量子化値に変換する処理が行われるまで、高精度量子化値を使用して処理が行われる。
その後、ステップＳ２において、演算器１１２２は、９ビットの演算結果D1123（φ(|vi|)）とレジスタ１１２３に格納されている１３ビットの値D1124とを加算することにより、演算結果D1123を積算し、その結果得られる１３ビットの積算値をレジスタ１１２３に再格納する。なお、検査行列Hの1行に亘る全ての枝からのメッセージD101の絶対値D122(|vi|)に対する演算結果が積算された場合、レジスタ１１２３はリセットされる。
ここで、演算器１１２２およびレジスタ１１２３では、LUT１１２１から供給される９ビットの演算結果D1123（φ(|vi|)）が、最大で、FIFOメモリ１１２７における最大の遅延回数分、即ち、検査行列Hの行の最大の重み分の回数だけ積算される。いま、図９の検査行列Hの行の最大の重みは９であり、従って、演算器１１２２およびレジスタ１１２３では、９ビットの高精度量子化値が、最大で、９回積算される（９ビットの高精度量子化値の９個分の積算が行われる）。このため、演算器１１２２の出力以降においては、９ビットの高精度量子化値を９回積算した値を表すことができるように、高精度量子化値のビット数は、LUT１１２１が出力する９ビットの演算結果D1123（φ(|vi|)）よりも４ビット（９（回）を表すことができる最小のビット数）だけ多い１３ビットになっている。
検査行列Hの1行に亘るメッセージD101（バリアブルノードメッセージvi）が１つずつ読み込まれ、レジスタ１１２３に1行分の演算結果D1123が積算された積算値が格納された場合、制御部１０５から供給される制御信号D106は、０から１に変化する。例えば、検査行列Hの行の重み（row weight）が「９」である場合、制御信号D106は、１から８クロック目までは、「０」となり、９クロック目では「１」となる。
制御信号D106が「１」の場合、セレクタ１１２４は、ステップＳ３において、レジスタ１１２３に格納されている値、即ち、検査行列Hの１行に亘る全ての枝からのメッセージD101（バリアブルノードメッセージvi）から求められたφ(|vi|)が積算された１３ビットの積算値D1124（ｉ＝１からｉ＝ｄcまでのΣφ(|vi|)）を選択し、１３ビットの値D1125として、レジスタ１１２５に出力して格納させる。レジスタ１１２５は、格納している値D1125を、１３ビットの値D1126として、セレクタ１１２４と演算器１１２６に供給する。制御信号D106が「０」の場合、セレクタ１１２４は、レジスタ１１２５から供給された値D1126を選択し、レジスタ１１２５に出力して再格納させる。即ち、検査行列Hの１行に亘る全ての枝からのメッセージD101（バリアブルノードメッセージvi）から求められたφ(|vi|)が積算されるまで、レジスタ１１２５は、前回積算されたφ(|vi|)を、セレクタ１１２４と演算器１１２６に供給する。
一方、FIFOメモリ１１２７は、レジスタ１１２５から新たな値D1126（ｉ＝１からｉ＝ｄcまでのΣφ(|vi|)）が出力されるまでの間、LUT１１２１が出力した９ビットの演算結果D1123（φ(|vi|)）を遅延し、９ビットの値D1127として演算器１１２６に供給する。演算器１１２６は、ステップＳ４において、レジスタ１１２５から供給された１３ビットの値D1126から、FIFOメモリ１１２７から供給された９ビットの値D1127を減算し、その減算結果を、９ビットの減算値D1128としてLUT１１２８に供給する。即ち、演算器１１２６は、検査行列Hの1行に亘る全ての枝からのメッセージD101（バリアブルノードメッセージvi）から求められたφ(|vi|)の積算値から、チェックノードメッセージujを求めたい枝からのメッセージD101（バリアブルノードメッセージvi）から求められたφ(|vi|)を減算して、その減算値（ｉ＝１からｉ＝ｄc−１までのΣφ(|vi|)）を減算値D1128としてLUT１１２８に供給する。
なお、レジスタ１１２５から供給される１３ビットの値D1126から、FIFOメモリ１１２７から供給される９ビットの値D1127を減算した減算結果としての量子化値（高精度量子化値）が、９ビットの減算値D1128で表すことができる最大値を越える場合には、演算器１１２６は、減算結果としての高精度量子化値を、９ビットの高精度量子化値で表すことができる最大値にクリッピングし、９ビットの減算値D1128を出力する。
LUT１１２８は、減算値D1128（ｉ＝１からｉ＝ｄc−１までのΣφ(|vi|)）に対して、式（７）における逆関数φ-1（Σφ(|vi|)）の演算を行った演算結果D1129（φ-1(Σφ(|vi|)))を対応付けて記憶している。さらに、LUT１１２８では、減算値D1128（ｉ＝１からｉ＝ｄc−１までのΣφ(|vi|)）は、高精度量子化値で表されているのに対して、逆関数φ-1（Σφ(|vi|)）の演算結果D1129（φ-1(Σφ(|vi|)))は、通常量子化値で表されている。即ち、LUT１１２８は、高精度量子化値で表される９ビットの減算値D1128（ｉ＝１からｉ＝ｄc−１までのΣφ(|vi|)）に対して、通常量子化値で表される５ビットの、逆関数φ-1（Σφ(|vi|)）の演算結果D1129（φ-1(Σφ(|vi|)))を対応付けて記憶している。
LUT１１２８は、ステップＳ５において、高精度量子化値で表される９ビットの減算値D1128（ｉ＝１からｉ＝ｄc−１までのΣφ(|vi|)）を入力として、それに対応付けられている、通常量子化値で表される５ビットの、逆関数φ-1（Σφ(|vi|)）の演算結果D1129（φ-1(Σφ(|vi|)))を読み出して出力する。
従って、LUT１１２８は、ステップＳ５において、式（７）における逆関数φ-1(Σφ(|vi|))を演算する処理、および高精度量子化値を通常量子化値に変換する処理を、等価的に行い、以降は、上述したLUT１１２１において、通常量子化値を高精度量子化値に変換する処理が行われるまで、通常量子化値を使用して処理が行われる。
以上の処理と並行して、EXOR回路１２９、レジスタ１３０、セレクタ１３１、レジスタ１３２、FIFOメモリ１３３、EXOR回路１３４では、図１１のチェックノード計算器１０１と同様の処理が行われ、これにより、EXOR回路１３４は、検査行列Hの１行に亘る全ての枝からのメッセージD101（バリアブルノードメッセージvi）の符号ビットD121（sign(|vi|)）の乗算値を、チェックノードメッセージujを求めたい枝からのメッセージD101の符号ビットD121（sign(|vi|)）で除算して、その除算値（ｉ＝１からｉ＝ｄc−１までのΠsign(|vi|)）を除算値D135として出力する。
そして、チェックノード計算器１７１では、LUT１１２８から出力された通常量子化値の５ビットの演算結果D1129を下位５ビットとするとともに、EXOR回路１３４から出力された１ビットの除算値D135を最上位ビット（符号ビット）とする合計６ビットの通常量子化値で表されるメッセージD102（チェックノードメッセージuj）が出力される。
従って、チェックノード計算器１７１では、LUT１１２１において、通常量子化値を高精度量子化値に変換するとともに、LUT１１２８において、高精度量子化値を通常量子化値に変換することにより、チェックノード演算およびバリアブルノード演算として行う処理のうちの、非線形関数φ(x)の演算後からその逆関数φ-1(x)の演算までの処理では、高精度量子化値を使用し、他の処理では、通常量子化値を使用するので、LDPC符号の復号を、復号装置の大規模化を抑えつつ精度良く行うことができる。
即ち、図１６は、非線形関数φ(x)と、その逆関数φ-1(y)とを示している。なお、図１６において、○印は、通常量子化値を採用した場合に、非線形関数φ(x)の演算結果とその引数xとがとり得る数値、および逆関数φ-1(y)とその引数ｙとがとり得る数値を示している。
図１６の左側は、非線形関数φ(x)を示しており、図１６の右側は、その逆関数φ-1(y)を示している。
図１６の左側に示した非線形関数φ(x)は、その引数xが、ある程度の大きな数値以上となると、ほぼ０となる。
一方、図１６の右側に示した逆関数φ-1(y)は、その引数yが、数値0付近である場合に、急峻に変化する。
従って、チェックノード演算である式（７）の演算において、非線形関数φ(|vi|)の演算後からその逆関数φ-1(x)の演算までの処理を、通常量子化値を使用して行った場合、演算精度が劣化する。
即ち、非線形関数φ(x)の演算結果を、通常量子化値で表すと、ある程度の大きな数値以上の引数xに対しては、すべて、非線形関数φ(x)の演算結果として、同一の数値0を表す通常量子化値が得られる。つまり、ある程度の大きな数値以上の引数xに対する非線形関数φ(x)の演算結果は、ほぼ0となるため、通常量子化値によって精度良く表すことが困難である。
また、式（７）のチェックノード演算において、逆関数φ-1(y)の引数yとなるのは、非線形関数φ(|vi|)の積算値（ｉ＝１からｉ＝ｄc−１までのΣφ(|vi|)）であるが、非線形関数φ(|vi|)の演算結果を表す通常量子化値は、上述したように、ある程度の大きな数値以上の引数|vi|に対しては、すべて、数値0を表す通常量子化値となる。
従って、積算の対象となる非線形関数φ(|vi|)の演算結果として、すべて、数値0を表す通常量子化値が得られた場合には、その積算値（ｉ＝１からｉ＝ｄc−１までのΣφ(|vi|)）も、数値0を表す通常量子化値となり、逆関数φ-1(y)の引数yとして、数値0を表す通常量子化値が与えられることになる。
一方、逆関数φ-1(y)は、その引数yが、数値0付近である場合に急峻に変化するから、逆関数φ-1(y)の演算結果として、精度の良い演算結果を得るためには、特に、0付近の数値を精度良く表す量子化値によって、引数yを表現することが望ましい。
しかしながら、通常量子化値を使用した場合には、上述したように、ある程度の大きな数値以上の引数|vi|に対しては、すべて、非線形関数φ(|vi|)の演算結果として、数値0を表す通常量子化値が得られ、その結果、逆関数φ-1（Σφ(|vi|)）の引数となる積算値Σφ(|vi|)を表す通常量子化値も、数値0を表す通常量子化値となる。
このため、積算値Σφ(|vi|)が数値0付近の値である場合には、その積算値Σφ(|vi|)が僅かに違えば、本来は、逆関数φ-1（Σφ(|vi|)）の演算結果が大きく異なるはずなのに、0付近の積算値Σφ(|vi|)が、すべて数値0を表す通常量子化値で表されてしまうために、僅かに違う積算値Σφ(|vi|)に対し、逆関数φ-1（Σφ(|vi|)）の演算結果として、同一の演算結果、つまり、誤差の大きな演算結果が得られることになる。
これに対して、非線形関数φ(|vi|)の演算後からその逆関数φ-1(x)の演算までの処理を、高精度量子化値を使用して行う場合には、ある程度の大きな数値以上の引数xに対しても、非線形関数φ(x)の演算結果として、0付近の数値を精度良く表す高精度量子化値が得られる。さらに、その結果、逆関数φ-1（Σφ(|vi|)）の引数となる積算値Σφ(|vi|)が、0付近の数値であっても、その数値を精度良く表す高精度量子化値が得られる。
従って、積算値Σφ(|vi|)が数値0付近の値である場合であっても、その積算値Σφ(|vi|)が僅かに異なるごとに応じて異なる、精度の良い逆関数φ-1（Σφ(|vi|)）の演算結果（を表す高精度量子化値）が得られることになる。そして、その結果、LDPC符号の復号を精度良く行うことができる。
さらに、非線形関数φ(|vi|)の演算後からその逆関数φ-1(x)の演算までの処理を、高精度量子化値を使用し、他の処理を、通常量子化値を使用して行うので、チェックノード計算器１７１（図１４）において高精度量子化値を使用する部分、即ち、LUT１１２１乃至LUT１１２８の規模が、高精度量子化値と通常量子化値とのビット数の差分の分だけ僅かに大きくなるだけであり、上述したように、図１３の復号装置の枝用メモリ１００，１０２、および受信用メモリ１０４に必要な記憶容量は、通常量子化値を使用する図１０の復号装置のそれと変わらない。
従って、LDPC符号の復号を、復号装置の大規模化を抑えつつ精度良く行うことができる。
なお、図９の検査行列Hの行の重みの最大は９であるため、即ち、チェックノードに供給されるメッセージの最大数は９であるため、チェックノード計算器１７１（図１４）は、９個のメッセージ（φ(|vi|)）を遅延させるFIFOメモリ１１２７とFIFOメモリ１３３を有し、行の重みが９未満の行のメッセージを計算するときには、FIFOメモリ１１２７とFIFOメモリ１３３における遅延量が、その行の重みの値に減らされる。
次に、図１７は、本発明の一実施の形態の、LDPC符号を復号する復号装置の第２の構成例を示している。
図１７の復号装置は、LDPC符号の復号を、復号装置の大規模化を抑えつつ精度良く行い、さらに、図１３の復号装置よりも、復号装置に必要となるメモリの記憶容量を低減することができるようになっている。
なお、図１７の復号装置では、例えば、上述の図１３の復号装置と同様に、前述の図９に示した検査行列Hで表されるLDPC符号（符号化率2/3、符号長108）の復号が行われる。
図１７において、復号装置は、復号途中結果格納用メモリ４１０、スイッチ４１１、準チェックノード計算器４１２、枝用メモリ４１３、準バリアブルノード計算器４１５、受信用メモリ４１６、および制御部４１７から構成され、図１３の復号装置と同様のチェックノード演算とバリアブルノード演算とを等価的に繰り返し行うことにより、LDPC符号を復号する。
ここで、図１７の復号装置の各部について説明する前に、上述の図１４と、図１８乃至図２０を用いて、図１７の準チェックノード計算器４１２および準バリアブルノード計算器４１５と、図１３のチェックノード計算器１７１およびバリアブルノード計算器１０３との関係について説明する。
図１４は、上述したように、チェックノード演算を行う図１３のチェックノード計算器１７１の構成例を示している。
図１８は、バリアブルノード演算を行う図１３のバリアブルノード計算器１０３の構成例を示している。なお、図１３のバリアブルノード計算器１０３は、図１０のバリアブルノード計算器１０３と同一であり、従って、図１８に示した図１３のバリアブルノード計算器１０３は、図１２に示した図１０のバリアブルノード計算器１０３と同一構成となっている。
但し、図１８では、図１２の演算器１５６を、２つの演算器１５６1と１５６2に分けて図示してある。即ち、図１２の演算器１５６は、前述したように、レジスタ１５４から供給された値D152から、FIFOメモリ１５５から供給された値D153を減算し、さらに、その減算値に、受信用メモリ１０４から供給された受信データD104を加算して、その結果得られる６ビットの値をメッセージD105（バリアブルノードメッセージvi）として出力するから、演算器１５６が行う処理は、レジスタ１５４から供給された値D152を対象に、FIFOメモリ１５５から供給された値D153を減算する減算処理と、受信用メモリ１０４から供給された受信データD104を加算する加算処理とに分けることができる。
そこで、図１８では、図１２の演算器１５６を、加算処理を行う演算器１５６1と、減算処理を行う演算器１５６2とに分けて図示してある。
一方、図１９は、図１７の準チェックノード計算器４１２の構成例を示しており、図２０は、図１７の準バリアブルノード計算器４１５の構成例を示している。
図１７の復号装置では、準チェックノード計算器４１２がチェックノード演算そのものを行うとともに、準バリアブルノード計算器４１５kがバリアブルノード演算そのものを行うのではなく、準チェックノード計算器４１２がチェックノード演算とバリアブルノード演算の一部を行い、準バリアブルノード計算器４１５がバリアブルノード演算の他の一部を行う。
即ち、図１９の準チェックノード計算器４１２は、ブロックＡ'とブロックＢ'から構成されている。ブロックＡ’は、図１４のチェックノード計算器１７１のチェックノード演算を行うブロックＡに対応している。また、ブロックＢ’は、図１８のバリアブルノード計算器１０３の一部である、検査行列Hの各列の全ての枝に対応するチェックノードメッセージujの積算値から、バリアブルノードメッセージviを求めたい枝に対応するチェックノードメッセージujを減算するブロックＢに対応している。
一方、図２０の準バリアブルノード計算器４１５は、ブロックＣ'から構成されている。ブロックＣ'は、図１８のバリアブルノード計算器１０３の他の一部である、検査行列Hの各列の枝に対応するチェックノードメッセージujを積算し、その積算値に受信データu0iを加算するブロックＣに対応している。
つまり、図１３のチェックノード計算器１７１は、図１４に示すように、チェックノード演算そのものを行うブロックＡで構成される。また、図１３のバリアブルノード計算器１０３は、図１８に示すように、検査行列Hの各列の全ての枝に対応するチェックノードメッセージujの積算値から、バリアブルノードメッセージviを求めたい枝に対応するチェックノードメッセージujを減算する、バリアブルノード演算の一部を行うブロックＢと、検査行列Hの各列の枝に対応するチェックノードメッセージujを積算し、その積算値に受信データu0iを加算する、バリアブルノード演算の他の一部を行うブロックＣとに分けることができる。
図１９の準チェックノード計算器４１２は、図１４のブロックＡに対応するブロックＡ'と、図１８のブロックＢに対応するブロックＢ'から構成され、ブロックＢ’において、バリアブルノード演算の一部を行うとともに、ブロックＡにおいて、チェックノード演算そのものを行う。ここで、準チェックノード計算器４１２で行われる、バリアブルノード演算の一部とチェックノード演算を、以下、適宜、準チェックノード演算という。
一方、図２０の準バリアブルノード計算器４１５は、図１８のブロックＣに対応するブロックＣ’で構成され、ブロックＣ’において、バリアブルノード演算の他の一部を行う。ここで、準バリアブルノード計算器４１５で行われる、バリアブルノード演算の他の一部を、以下、適宜、準バリアブルノード演算という。
図１７の復号装置では、準チェックノード計算器４１２が、復号途中結果格納用メモリ４１０の記憶内容等を用いて、準チェックノード演算（バリアブルノード演算の一部とチェックノード演算）を行い、その結果得られるチェックノードメッセージujを、枝用メモリ４１３に供給して記憶させる。さらに、準バリアブルノード計算器４１５が、枝用メモリ４１３に記憶されたチェックノードメッセージuj等を用いて、準バリアブルノード演算（バリアブルノード演算の他の一部）を行い、その結果得られる復号途中結果vを、復号途中結果格納用メモリ４１０に供給して記憶させる。
従って、図１７の復号装置では、準チェックノード計算器４１２による準チェックノード演算と、準バリアブルノード計算器４１５による準バリアブルノード演算とが交互に行われることにより、結局、チェックノード演算とバリアブルノード演算とが交互に行われ、これにより、LDPC符号の復号が行われる。
なお、図１８のバリアブルノード計算器１０３では、ブロックＣにおいて、検査行列Hの各列の枝に対応するチェックノードメッセージujを積算し、その積算値に受信データu0iを加算する加算処理を行い、ブロックＢにおいて、その加算処理の結果得られる値（検査行列Hの各列の全ての枝に対応するチェックノードメッセージujの積算値と、受信データu0iとの加算値）からバリアブルノードメッセージviを、求めたい枝からのチェックノードメッセージujを減算する減算処理を行うために、バリアブルノードメッセージviを求めたい枝からのチェックノードメッセージujを、検査行列Hの各列の枝に対応するチェックノードメッセージujの積算が終了するまで遅延するFIFOメモリ１５５が必要となる。
一方、図１９の準チェックノード計算器４１２のブロックＢ’では、対応するブロックＢ（図１８）と同様に、検査行列Hの各列の全ての枝に対応するチェックノードメッセージujの積算値から、バリアブルノードメッセージviを求めたい枝からのチェックノードメッセージujを減算する減算処理が行われるが、図１７の復号装置では、チェックノードメッセージujが枝用メモリ４１３に記憶されており、その枝用メモリ４１３から、準チェックノード計算器４１２に対して、バリアブルノードメッセージviを求めたい枝からのチェックノードメッセージuj（メッセージD411）が供給されるようになっている。
従って、図１７の復号装置では、バリアブルノードメッセージviを求めたい枝からのチェックノードメッセージujを、検査行列Hの各列の枝に対応するチェックノードメッセージujの積算が終了するまで遅延するFIFOメモリ１５５が必要ない。よって、図１７の符号長量は、FIFOメモリ１５５の分だけ、図１３の復号装置よりも小型に構成することができる。
次に、図１７の準チェックノード計算器４１２で行われる準チェックノード演算と、準バリアブルノード計算器４１５で行われる準バリアブルノード演算について、式を用いて説明する。
準チェックノード計算器４１２は、次の式（８）の演算（バリアブルノード演算の一部）と、上述した式（７）の演算（チェックノード演算）とを、準チェックノード演算として行い、その準チェックノード演算の結果であるチェックノードメッセージujを、枝用メモリ４１３に供給して格納（記憶）させる。また、準バリアブルノード計算器４１５は、上述した式（５）の演算（バリアブルノード演算の他の一部）を、準バリアブルノード演算として行い、そのバリアブルノード演算の結果である復号途中結果vを、復号途中結果格納用メモリ４１０に供給して格納させる。
Figure 2006304130
 ・・・（８）
なお、式（８）のudvは、バリアブルノード演算によって、検査行列Hのｉ列のバリアブルノードメッセージviを求めようとする枝からのチェックノード演算の結果を表している。即ち、udvは、バリアブルノード演算によってバリアブルノードメッセージviを求めたい枝に対応するチェックノードメッセージuj（枝からのチェックノードメッセージuj）である。
ここで、上述した式（５）の演算の結果得られる復号途中結果vは、受信データu0iと検査行列Hのｉ列の各行の１に対応するすべての枝からのチェックノード演算の結果得られたチェックノードメッセージujとを加算したものであるので、式（８）にしたがい、そのような復号途中結果vから、検査行列Hのｉ列の、各行の１に対応する枝からのチェックノード演算によって求められたチェックノードメッセージujのうち、バリアブルノードメッセージviを求めようとする枝からのチェックノードメッセージudvを減算することにより、各枝のバリアブルノードメッセージviを求めることができる。
従って、バリアブルノードメッセージviを求める式（１）のバリアブルノード演算は、式（５）の演算と、式（８）の演算とに分けることができる。
一方、チェックノードメッセージujを求めるチェックノード演算は、式（７）で表される。
従って、式（１）のバリアブルノード演算と、式（７）のチェックノード演算との処理は、式（５）の演算と、式（８）および式（７）の演算との処理に等価である。
そこで、図１７の復号装置では、準チェックノード計算器４１２において、式（８）および式（７）の演算（準チェックノード演算）を行うとともに、準バリアブルノード計算器４１５において、式（５）の演算（準バリアブルノード演算）を行い、LDPC符号の復号が行われる。
なお、式（５）の準バリアブルノード演算によって求められる復号途中結果vは、式（１）のバリアブルノード演算の結果得られる各枝のバリアブルノードメッセージviに対して、そのバリアブルノードメッセージviに対応する枝からのチェックノードメッセージujを加算したものであるから、検査行列Hの1列（１つのバリアブルノード）に対して、１つだけ求められる。従って、符号長分の受信データu0iに対しては、符号長分（検査行列Ｈの列数）の復号途中結果vが求められる。
図１７の復号装置では、準チェックノード計算器４１２が、準バリアブルノード計算器４１５による準バリアブルノード演算の結果である検査行列Hの各列に対応する復号途中結果vを用いて、準チェックノード演算を行い、その準チェックノード演算の結果得られるチェックノードメッセージ（各チェックノードが各枝に出力するチェックノードメッセージ）ujを、枝用メモリ４１３に格納する。
従って、枝用メモリ４１３に必要な記憶容量は、チェックノード演算の結果を格納する図１３の枝用メモリ１０２と同様に、検査行列Hの１の数（全枝数）とチェックノードメッセージujの量子化ビット数（本実施の形態では、通常量子化値のビット数）とを乗算した値となる。
一方、準バリアブルノード計算器４１５は、準チェックノード計算器４１２による準チェックノード演算の結果である検査行列Hのｉ列の、各行の“１”に対応するチェックノードメッセージujと受信データu0iを用いて、準バリアブルノード演算を行い、その準バリアブルノード演算の結果得られるｉ列に対応する復号途中結果vを、復号途中結果格納用メモリ４１０に格納する。
従って、復号途中結果格納用メモリ４１０に必要な記憶容量は、検査行列Hの“１”の数より少ない検査行列Ｈの列数、即ち、LDPC符号の符号長と、復号途中結果vの量子化ビット数（本実施の形態では、通常量子化値のビット数）とを乗算した値となる。
以上から、検査行列Hにおける１が疎らなLDPC符号を復号する図１７の復号装置では、図１３の枝用メモリ１００に比べて、復号途中結果格納用メモリ４１０の記憶容量を削減することができ、これにより、図１７の復号装置の装置規模を小さくすることができる。
さらに、図１７の復号装置において、準バリアブルノード計算器４１５が行う式（５）の準バリアブルノード演算は、チェックノード演算とバリアブルノード演算とを交互に繰り返すことにより、LDPC符号の繰り返し復号を行うにあたって、そのLDPC符号の最終的な復号結果を求める演算であり、従って、図１７の復号装置には、図１３の復号装置のように、LDPC符号の最終的な復号結果を求める式（５）の演算を行う不図示のブロックを有する必要がない。従って、そのようなブロックが不要な分だけ、図１３の復号装置に比べて、図１７の復号装置の装置規模を小さくすることができる。
次に、図１７の復号装置の各部について詳細に説明する。
復号途中結果格納用メモリ４１０には、準バリアブルノード計算器４１５から、検査行列Hの列ごとの、式（５）の準バリアブルノード演算の結果得られる復号途中結果D415（式（５）のv）が供給され、復号途中結果格納用メモリ４１０は、準バリアブルノード計算器４１５から供給される復号途中結果D415を、順次記憶する。復号途中結果格納用メモリ４１０に記憶された、検査行列Hの列ごとの復号途中結果D415は、そこから順次読み出され、スイッチ４１１に供給される。
スイッチ４１１には、復号途中結果格納用メモリ４１０から復号途中結果D415が供給される他、受信用メモリ４１６から、受信データD417（u0i）が供給される。スイッチ４１１は、制御部４１７から供給される制御信号D421にしたがって、復号途中結果格納用メモリ４１０から供給される復号途中結果D415、または受信用メモリ４１６から供給される受信データD417のうちのいずれか一方を選択し、復号途中結果D411として、準チェックノード計算器４１２に供給する。
即ち、受信用メモリ４１６に、受信データD417が記憶された直後（受信データD417が記憶された後、その受信データD417を用いた最初の準バリアブルノード演算が行われる前）は、その受信データD417に対する復調途中結果D415が、復号途中結果格納用メモリ４１０に記憶されていないため、その復調途中結果D415を用いた準チェックノード演算を行うことができない。そこで、受信用メモリ４１６に、受信データD417が記憶された直後においては、制御部４１７は、受信データD417の選択を指示する制御信号D421を、スイッチ４１１に供給する。これにより、スイッチ４１１では、受信用メモリ４１６から供給される受信データD417が選択され、復号途中結果D411として、準チェックノード計算器４１２に供給される。従って、この場合、準チェックノード計算器４１２では、受信データD417を、式（８）の復号途中結果vとして用いて、準チェックノード演算が行われる。なお、準チェックノード演算には、枝用メモリ４１３に記憶されたチェックノードメッセージujが使用されるが、枝用メモリ４１３のチェックノードメッセージujは、新たな受信データD417が、受信用メモリ４１６に記憶されたときに、０に初期化される。
一方、受信用メモリ４１６に、受信データD417が記憶され、その受信データD417を用いた最初の準バリアブルノード演算が行われた後（、その受信データD417に対する最終的な復号結果が出力されるまで）は、その受信データD417に対する復調途中結果D415が、復号途中結果格納用メモリ４１０に記憶されているので、制御部４１７は、復号途中結果D415の選択を指示する制御信号D421を、スイッチ４１１に供給する。これにより、スイッチ４１１では、復号途中結果格納用メモリ４１０から供給される復号途中結果D415が選択され、復号途中結果D411として、準チェックノード計算器４１２に供給される。従って、この場合、準チェックノード計算器４１２では、復号途中結果D415を、式（８）の復号途中結果vとして、準チェックノード演算が行われる。
準チェックノード計算器４１２には、スイッチ４１１から、式（８）の復号途中結果vとしての復号途中結果D411が供給される他、枝用メモリ４１３から、準チェックノード計算器４１２による前回の準チェックノード演算の結果得られたチェックノードメッセージujが、メッセージD413として供給される。また、準チェックノード計算器４１２には、制御部４１７から制御信号D420が供給される。
準チェックノード計算器４１２は、スイッチ４１１からの復号途中結果D411（式（８）のv）と、メッセージD413(前回のチェックノードメッセージuj)を用いて、準チェックノード演算を行い、即ち、式（８）の演算を行い、その後、さらに、式（７）の演算を行い、これにより、式（７）のチェックノードメッセージujを、検査行列Hの枝（値が１になっている要素）ごとに求める。そして、準チェックノード計算器４１２は、式（８）の準チェックノード演算の結果得られる、各枝のチェックノードメッセージujを、メッセージD412として、枝用メモリ４１３に供給する。
枝用メモリ４１３は、準チェックノード計算器４１２から供給される各枝のメッセージD412を、順次記憶する。枝用メモリ４１３に記憶された各枝のメッセージD412(uj)は、次の準チェックノード演算と、次の準バリアブルノード演算のために、そこから順次読み出され、メッセージD413として、準チェックノード計算器４１２と、準バリアブルノード演算器４１５に供給される。
準バリアブルノード計算器４１５には、枝用メモリ４１３から、各枝のメッセージD413(チェックノードメッセージuj)が供給される。また、準バリアブルノード計算器４１５には、受信用メモリ４１６からLDPC符号の受信データD417（式（５）のu0i）が供給される。さらに、準バリアブルノード計算器４１５には、制御部４１７から制御信号D422が供給される。
準バリアブルノード計算器４１５は、枝用メモリ４１３から、各枝のメッセージD413(uj)と、受信用メモリ４１６からの受信データD417(u0i)とを用いて、式（５）の準バリアブルノード演算を、検査行列Hの列ごとに行い、これにより、復号途中結果vを、検査行列Hの列ごとに求める。そして、準バリアブルノード計算器４１５は、式（５）の準バリアブルノード演算の結果得られる復号途中結果vを、復号途中結果D415として、復号途中結果格納用メモリ４１０に供給する。
ここで、上述したように、復号途中結果格納用メモリ４１０では、準バリアブルノード計算器４１５から供給される復号途中結果D415が、順次記憶され、さらに、その記憶された復号途中結果D415は、そこから順次読み出され、スイッチ４１１に供給される。
但し、準バリアブルノード計算器４１５において、最後の準バリアブルノード演算が行われた場合、即ち、例えば、受信用メモリ４１６に記憶された受信データD417について、あらかじめ決められた回数だけ、準チェックノード演算と準バリアブルノード演算とが繰り返し行われた場合、復号途中結果格納用メモリ４１０は、最後に行われた準バリアブルノード演算の結果としての復号途中結果D415を、受信用メモリ４１６に記憶された受信データD417（LDPC符号）の最終的な復号結果として出力する。
受信用メモリ４１６は、通信路を通して受信した受信信号D416から計算されたLDPC符号の各ビットの０らしさの値である、符号長分の受信LLR（対数尤度比）を、受信データD417として記憶し、スイッチ４１１と準バリアブルノード計算器４１５に供給する。
制御部４１７は、制御信号D420を準チェックノード計算器４１２に、制御信号D421をスイッチ４１１に、制御信号D422を準バリアブルノード計算器４１５に、それぞれ供給することにより、それぞれを制御する。
以上のように構成される図１７の復号装置では、復号途中結果格納用メモリ４１０、準チェックノード計算器４１２、枝用メモリ４１３、準バリアブルノード計算器４１５の順で、データが一巡することで、１回の復号（繰り返し復号の１回分の処理（チェックノード演算とバリアブルノード演算））が行われる。図１７の復号装置では、所定の回数だけ繰り返して復号が行われた後、準バリアブルノード計算器４１５による準バリアブルノード演算の結果である復号途中結果D415が、最終的な復号結果として出力される。
次に、図１７の準チェックノード計算器４１２と準バリアブルノード計算器４１５について、さらに詳述する。
まず、図１９は、図１７の準チェックノード計算器４１２の構成例を示している。
準チェックノード計算器４１２には、スイッチ４１１（図１７）から、式（８）の復号途中結果vとしての復号途中結果D411が供給されるとともに、枝用メモリ４１３（図１７）から、準チェックノード計算器４１２による前回の準チェックノード演算の結果得られたチェックノードメッセージujのうちの、いま式（８）によってバリアブルノードメッセージviを求めようとしている枝からのチェックノードメッセージudvが、メッセージD413として供給される。さらに、準チェックノード計算器４１２には、制御部４１７（図１７）から制御信号D420が供給される。
ここで、図１７の復号装置では、準チェックノード演算と準バリアブルノード演算とが繰り返し行われることにより、等価的に、図１３の復号装置と同様に、チェックノード演算とバリアブルノード演算とが繰り返し行われる。
そして、図１３の復号装置では、チェックノード演算によって得られるメッセージujと、バリアブルノード演算によって得られるメッセージviとが、いずれも、符号ビットを含めて６ビットの通常量子化値で表されることとしたが、図１７の復号装置でも、メッセージujとメッセージviとは、いずれも、符号ビットを含めて６ビットの通常量子化値で表されることとする。また、図１７の復号装置において、受信用メモリ４１６に記憶される受信データD417も、図１３の復号長量と同様に、符号ビットを含めて６ビットの通常量子化値で表されることとする。
この場合、枝用メモリ４１３（図１７）から準チェックノード計算器４１２に供給されるメッセージD413(チェックノードメッセージudv)は、６ビットの通常量子化値で表される。また、スイッチ４１１（図１７）から準チェックノード計算器４１２に供給される復号途中結果D411(v)は、後述するように、９ビットの通常量子化値で表される。
枝用メモリ４１３（図１７）から準チェックノード計算器４１２に供給された６ビットの通常量子化値によるメッセージD413（前回の準チェックノード演算の結果得られたチェックノードメッセージujのうちの、いま式（８）によってバリアブルノードメッセージviを求めようとしている枝からのチェックノードメッセージudv）と、スイッチ４１１（図１７）から準チェックノード計算器４１２に供給された９ビットの通常量子化値による復号途中結果D411(v)とは、いずれも、ブロックＢ’の演算器４３１に供給される。
また、制御部４１７（図１７）から準チェックノード計算器４１２に供給された制御信号D420は、セレクタ４３５とセレクタ４４２に供給される。
演算器４３１は、式（８）の演算、即ち、そこに供給される９ビットの復号途中結果D411（v）から、同じくそこに供給される６ビットの復号途中結果D413（udv）を減算し、これにより、６ビットのバリアブルノードメッセージviを求め、６ビットの通常量子化値によるメッセージD431（vi）として出力する。
なお、演算器４３１は、前述した図１２のバリアブルノード計算器１０３を構成する演算器１５６と同様に、式（８）の演算結果が、６ビットの通常量子化値によって表される数値範囲外である場合には、その演算結果をクリッピングし、６ビットの通常量子化値によるメッセージD431（vi）として出力する。
演算器４３１が出力した６ビットのメッセージD431(vi)は、ブロックＡ’に供給される。ブロックＡ’では、演算器４３１からの６ビットのメッセージD431(バリアブルノードメッセージvi)のうち、最上位ビットの正負を示す符号ビットD432（sign（vi））がEXOR回路４４０およびFIFOメモリ４４４に供給され、下位５ビットの絶対値D433（|vi|）がLUT４３２に供給される。
上述したように、ブロックＡ’は、図１４に示したチェックノード計算器１７１のブロックＡに対応しており、従って、ブロックＡと同様の処理を行う。
即ち、ブロックＡ’において、LUT４３２、演算器４３３、レジスタ４３４、セレクタ４３５、レジスタ４３６、演算器４３７、FIFOメモリ４３８、LUT４３９、EXOR回路４４０、レジスタ４４１、セレクタ４４２、レジスタ４４３、FIFOメモリ４４４、EXOR回路４４５は、図１４のブロックＡのLUT１１２１、演算器１１２２、レジスタ１１２３、セレクタ１１２４、レジスタ１１２５、演算器１１２６、FIFOメモリ１１２７、LUT１１２８、EXOR回路１２９、レジスタ１３０、セレクタ１３１、レジスタ１３２、FIFOメモリ１３３、EXOR回路１３４とそれぞれ同様に構成されている。
さらに、ブロックＡ’においては、図１４のブロックＡと同様に、図１９において太線で示す部分のビット数が、高精度量子化値と通常量子化値とのビット数の差である４ビットだけ多くなっている。
そして、ブロックＡ’において、LUT４３２は、５ビットの絶対値D433(|vi|)に対して、式（７）における非線形関数φ(|vi|)の演算結果D434（φ(|vi|)）を対応付けて記憶している。さらに、LUT４３２では、絶対値D433(|vi|)は、通常量子化値で表されているのに対して、非線形関数φ(|vi|)の演算結果D434（φ(|vi|)）は、高精度量子化値で表されている。即ち、LUT４３２は、通常量子化値で表される５ビットの絶対値D433(|vi|)に対して、例えば、高精度量子化値で表される９ビットの、非線形関数φ(|vi|)の演算結果D434（φ(|vi|)）を対応付けて記憶している。
LUT４３２は、通常量子化値で表される５ビットの絶対値（５ビットの通常量子化値による絶対値）D433(|vi|)を入力として、それに対応付けられている、高精度量子化値で表される９ビットの、非線形関数φ(|vi|)の演算結果D434（φ(|vi|)）を読み出し、演算器４３３とFIFOメモリ４３８に出力する。
従って、LUT４３２は、式（７）における非線形関数φ(|vi|)を演算する処理、および通常量子化値を高精度量子化値に変換する処理を、等価的に行い、以降は、後述するLUT４３９において、高精度量子化値を通常量子化値に変換する処理が行われるまで、高精度量子化値を使用して処理が行われる。
演算器４３３は、９ビットの演算結果D434（φ(|vi|)）とレジスタ４３４に格納されている１３ビットの値D435とを加算することにより、演算結果D434を積算し、その結果得られる１３ビットの積算値D435をレジスタ４３４に再格納する。なお、検査行列Hの1行に亘る全ての枝からのメッセージD431(バリアブルノードメッセージvi)の絶対値D433(|vi|)に対する演算結果が積算された場合、レジスタ４３４はリセットされる。
ここで、演算器４３３が出力する積算値D435が１３ビットであり、LUT４３２から演算器４３３に入力されて積算の対象となる演算結果D434（φ(|vi|)）が９ビットであるのは、図１４において、演算器１１２２の出力が、演算器１１２２に入力される、LUT４３２からの９ビットの演算結果D434（φ(|vi|)）よりも４ビットだけ多い１３ビットになっているのと同様の理由による。
検査行列Hの1行に亘るメッセージD431(バリアブルノードメッセージvi)が１つずつ読み込まれ、レジスタ４３４に1行分の演算結果D434が積算された積算値が格納された場合、制御部４１７（図１７）から供給される制御信号D420は、０から１に変化する。例えば、検査行列Hの行の重み（row weight）が「９」である場合、制御信号D420は、８個目の演算結果D434が積算されるまでは、「０」となり、９個目の演算結果D434が積算されると「１」となる。
制御信号D420が「１」の場合、セレクタ４３５は、レジスタ４３４に格納されている値、即ち、検査行列Hの１行に亘る全ての枝からのメッセージD431（バリアブルノードメッセージvi）から求められたφ(|vi|)が積算された１３ビットの値D435（ｉ＝１からｉ＝ｄcまでのΣφ(|vi|)）を選択し、１３ビットの値D436として、レジスタ４３６に出力して格納させる。レジスタ４３６は、格納している値D436を、１３ビットの値D437として、セレクタ４３５と演算器４３７に供給する。制御信号D420が「０」の場合、セレクタ４３５は、レジスタ４３６から供給された値D437を選択し、レジスタ４３６に出力して再格納させる。即ち、検査行列Hの１行に亘る全ての枝からのメッセージD431（バリアブルノードメッセージvi）から求められたφ(|vi|)が積算されるまで、レジスタ４３６は、前回積算されたφ(|vi|)を、セレクタ４３５と演算器４３７に供給する。
一方、FIFOメモリ４３８は、レジスタ４３６から新たな値D437（ｉ＝１からｉ＝ｄcまでのΣφ(|vi|)）が出力されるまでの間、LUT４３２が出力した９ビットの演算結果D434（φ(|vi|)）を遅延し、９ビットのD438として演算器４３７に供給する。演算器４３７は、レジスタ４３６から供給された１３ビットの値D437から、FIFOメモリ４３８から供給された９ビットのD438を減算し、その減算結果を、９ビットの減算値D439としてLUT４３９に供給する。即ち、演算器４３７は、検査行列Hの1行に亘る全ての枝からのメッセージD431（バリアブルノードメッセージvi）から求められたφ(|vi|)の積算値から、チェックノードメッセージujを求めたい枝からのメッセージD431（バリアブルノードメッセージvi）から求められたφ(|vi|)を減算して、その減算値（ｉ＝１からｉ＝ｄc−１までのΣφ(|vi|)）を減算値D439としてLUT４３９に供給する。
なお、レジスタ４３６から供給される１３ビットの値D437から、FIFOメモリ４３８から供給される９ビットのD438を減算した減算結果としての量子化値（高精度量子化値）が、９ビットの減算値D439で表すことができる最大値を越える場合には、演算器４３７は、減算結果としての高精度量子化値を、９ビットの高精度量子化値で表すことができる最大値にクリッピングし、９ビットの減算値D439を出力する。
LUT４３９は、減算値D439（ｉ＝１からｉ＝ｄc−１までのΣφ(|vi|)）に対して、式（７）における逆関数φ-1（Σφ(|vi|)）の演算を行った演算結果D440（φ-1(Σφ(|vi|)))を対応付けて記憶している。さらに、LUT４３９では、減算値D439（ｉ＝１からｉ＝ｄc−１までのΣφ(|vi|)）は、高精度量子化値で表されているのに対して、逆関数φ-1（Σφ(|vi|)）の演算結果D440（φ-1(Σφ(|vi|)))は、通常量子化値で表されている。即ち、LUT４３９は、高精度量子化値で表される９ビットの減算値D439（ｉ＝１からｉ＝ｄc−１までのΣφ(|vi|)）に対して、通常量子化値で表される５ビットの、逆関数φ-1（Σφ(|vi|)）の演算結果D440（φ-1(Σφ(|vi|)))を対応付けて記憶している。
LUT４３９は、高精度量子化値で表される９ビットの減算値D439（ｉ＝１からｉ＝ｄc−１までのΣφ(|vi|)）を入力として、それに対応付けられている、通常量子化値で表される５ビットの、逆関数φ-1（Σφ(|vi|)）の演算結果D440（φ-1(Σφ(|vi|)))を読み出して出力する。
従って、LUT４３９は、式（７）における逆関数φ-1(Σφ(|vi|))を演算する処理、および高精度量子化値を通常量子化値に変換する処理を、等価的に行い、以降は、上述したLUT４３２において、通常量子化値を高精度量子化値に変換する処理が行われるまで、通常量子化値を使用して処理が行われる。
以上の処理と並行して、EXOR回路４４０は、レジスタ４４１に格納されている１ビットの値D442と符号ビットD432との排他的論理和を演算することにより、符号ビットどうしの乗算を行い、１ビットの乗算結果D441をレジスタ４４１に再格納する。なお、検査行列の1行に亘る全ての１に対応する復号途中結果D411から求められたバリアブルノードメッセージvi(D431)の符号ビットD432が乗算された場合、レジスタ４４１はリセットされる。
検査行列の1行に亘る全ての１に対応する復号途中結果D411から求められたバリアブルノードメッセージvi(D431)の符号ビットD432が乗算された乗算結果D441（ｉ＝１からｄcまでのΠsign(vi)）がレジスタ４４１に格納された場合、制御部４１７から供給される制御信号D420は、「０」から「１」に変化する。
制御信号D420が「１」の場合、セレクタ４４２は、レジスタ４４１に格納されている値、即ち、検査行列の1行に亘る全ての１に対応する復号途中結果D411から求められた符号ビットD432が乗算された値D442（ｉ＝１からｉ＝ｄcまでのΠsign(vi)）を選択し、１ビットの値D443としてレジスタ４４３に出力して格納させる。レジスタ４４３は、格納している値D443を、１ビットの値D444としてセレクタ４４２とEXOR回路４４５に供給する。制御信号D420が「０」の場合、セレクタ４４２は、レジスタ４４３から供給された値D444を選択し、レジスタ４４３に出力して再格納させる。即ち、検査行列の1行に亘る全ての１に対応する復号途中結果D411（復号途中結果v）から求められたバリアブルノードメッセージvi(D431)の符号ビットD432が乗算されるまで、レジスタ４４３は、前回格納した値を、セレクタ４４２とEXOR回路４４５に供給する。
一方、FIFOメモリ４４４は、レジスタ４４３から新たな値D444（ｉ＝１からｉ＝ｄcまでのΠsign(vi)）がEXOR回路４４５に供給されるまでの間、符号ビットD432を遅延し、１ビットの値D445としてEXOR回路４４５に供給する。EXOR回路４４５は、レジスタ４４３から供給された値D444と、FIFOメモリ４４４から供給された値D445との排他的論理和を演算することにより、値D444を、値D445で除算し、１ビットの除算結果を除算値D446として出力する。即ち、EXOR回路４４５は、検査行列の1行に亘る全ての１に対応する復号途中結果D411から求められたバリアブルノードメッセージvi(D431)の符号ビットD432（sign(vi)）の乗算値を、チェックノードメッセージujを求めようとする枝からのバリアブルノードメッセージvi(D431)の符号ビットD432（sign(vi)）で除算して、その除算値（ｉ＝１からｉ＝ｄc−１までのΠsign(vi)）を除算値D446として出力する。
そして、準チェックノード計算器４１２では、LUT４３９から出力された通常量子化値の５ビットの演算結果D440を下位５ビットとするとともに、EXOR回路４４５から出力された１ビットの除算値D446を最上位ビット(符号ビット)とする合計６ビットの通常量子化値で表されるメッセージD412（チェックノードメッセージuj）が出力される。
以上のように、準チェックノード計算器４１２では、式（７）と式（８）の演算が行われ、チェックノード演算の結果である、６ビットの通常量子化値によるチェックノードメッセージujが求められる。このチェックノードメッセージujは、準チェックノード計算器４１２から枝用メモリ４１３（図１７）に供給されて記憶される。
なお、図９の検査行列の行の重みの最大は９であるため、準チェックノード計算器４１２は、９個の復号途中結果D411から求められる９個の演算結果D434（φ(|vi|)）を遅延させるFIFOメモリ４３８と、９個の符号ビットD432を遅延させるFIFOメモリ４４４を有している。行の重みが９未満の行のチェックノードメッセージujを計算するときには、FIFOメモリ４３８とFIFOメモリ４４４における遅延量が、その行の重みの値に減らされる。
次に、図２０は、図１７の準バリアブルノード計算器４１５の構成例を示している。
準バリアブルノード計算器４１５は、ブロックＣ’で構成される。ブロックＣ’は、上述したように、図１８に示したバリアブルノード計算器１０３のブロックＣに対応しており、従って、ブロックＣと同様の処理を行う。
即ち、ブロックＣ’において、演算器４７１、レジスタ４７２、セレクタ４７３、レジスタ４７４、演算器４７５は、図１８のブロックＣの演算器１５１、レジスタ１５２、セレクタ１５３、レジスタ１５４、演算器１５６1とそれぞれ同様に構成されている。
準バリアブルノード計算器４１５には、枝用メモリ４１３（図１７）から、チェックノード演算の結果であるメッセージD413(チェックノードメッセージuj)が供給され、そのメッセージD413は、演算器４７１に供給される。また、準バリアブルノード計算器４１５には、受信用メモリ４１６（図１７）から受信データD417(u0i)が供給され、その受信データD417は、演算器４７５に供給される。さらに、準バリアブルノード計算器４１５には、制御部４１７（図１７）から制御信号D422が供給され、その制御信号D422は、セレクタ４７３に供給される。
ここで、準バリアブルノード計算器４１５に対して、枝用メモリ４１３（図１７）から供給されるメッセージD413(チェックノードメッセージuj)と、受信用メモリ４１６（図１７）から供給される受信データD417(u0i)とは、上述したように、いずれも、６ビットの通常量子化値で表されている。
演算器４７１は、メッセージD413とレジスタ４７２に格納されている９ビットの値D471とを加算することにより、メッセージD413ujを積算し、その結果得られる９ビットの積算値を、レジスタ４７２に再格納する。なお、検査行列の１列に亘る全ての１に対応するメッセージD413(チェックノードメッセージuj)が積算された場合、レジスタ４７２はリセットされる。
ここで、演算器４７１が出力する積算値が９ビットであり、演算器４３３に入力されて積算されるメッセージD413(uj)が６ビットであるのは、図１２において、演算器１５１の出力が、演算器１５１に入力される６ビットのメッセージD103よりも３ビットだけ多い９ビットになっているのと同様の理由による。
レジスタ４７２に１列分のメッセージD413が積算された値が格納された場合、制御部４１７（図１７）から供給される制御信号D422は、「０」から「１」に変化する。例えば、列の重みが「５」である場合、制御信号D422は、４番目のメッセージD413が積算されるまでは「０」となり、５番目のメッセージD413が積算されると「１」となる。
制御信号D422が「１」の場合、セレクタ４７３は、レジスタ４７２に格納されている値、即ち、検査行列Ｈの１列に亘る全ての枝からのメッセージD413(チェックノードメッセージuj)が積算された９ビットの積算値D471（ｊ＝１からｄVまでのΣuj）を選択し、レジスタ４７４に出力して格納させる。レジスタ４７４は、格納している積算値D471を、９ビットの値D472として、セレクタ４７１と演算器４７５に供給する。制御信号D422が「０」の場合、セレクタ４７３は、レジスタ４７４から供給された９ビットの値D472を選択し、レジスタ４７４に出力し再格納させる。即ち、検査行列の１列に亘る全ての枝からのメッセージD413(チェックノードメッセージuj)が積算されるまで、レジスタ４７４は、前回の積算値D472を、セレクタ４７３と演算器４７５に供給する。
演算器４７５は、９ビットの積算値D472と、受信用メモリ４１６（図１７）から供給された６ビットの受信データD417とを加算して、その結果得られる９ビットの値を復号途中結果D415（復号途中結果v）として出力する。
以上のように、準バリアブルノード計算器４１５では、通常量子化値を高精度量子化値に変換せずに、即ち、通常量子化値を使用したまま、式（５）の演算が行われ、９ビットの復号途中結果vが求められる。この復号途中結果vは、準バリアブルノード計算器４１５から復号途中結果格納用メモリ４１０（図１７）に供給されて記憶される。
なお、復号途中結果格納用メモリ４１０には、９ビットの通常量子化値で表された復号途中結果vが記憶され、この９ビットの復号途中結果vが、上述したように、スイッチ４１１（図１７）を介して、準チェックノード計算器４１２に供給される。
図１７の復号装置でも、図１３の復号装置と同様に、準チェックノード計算器４１２のLUT４３２において、通常量子化値を高精度量子化値に変換するとともに、LUT４３９において、高精度量子化値を通常量子化値に変換することにより、チェックノード演算およびバリアブルノード演算として行う処理のうちの、非線形関数φ(x)の演算後からその逆関数φ-1(x)の演算までの処理では、高精度量子化値を使用し、他の処理では、通常量子化値を使用するので、LDPC符号の復号を、復号装置の大規模化を抑えつつ精度良く行うことができる。
さらに、図１７の復号装置では、準チェックノード計算器４１２において、チェックノード演算と、バリアブルノード演算の一部とを行い、準バリアブルノード計算器４１５において、バリアブルノード演算の他の一部を行うので、図１３の復号装置よりも、装置の規模を小さくすることができる。
即ち、図１７の復号装置において、枝用メモリ４１３は、図１３の枝用メモリ１０２に対応し、復号途中結果格納用メモリ４１０は、図１３の枝用メモリ１００に対応し、受信用メモリ４１６は、図１３の受信用メモリ１０４に対応する。
そして、図１７の枝用メモリ４１３と、対応する図１３の枝用メモリ１０２とは、いずれも、６ビットのチェックノードメッセージujを、全枝数分だけ記憶する必要があるので、全枝数の６ビット倍の記憶容量を必要とする。また、図１７の受信用メモリ４１６と、対応する図１３の受信用メモリ１０４も、いずれも、６ビットの受信データu0iを、符号長分だけ記憶する必要があるので、符号長の６ビット倍の記憶容量を必要とする。
さらに、図１３の枝用メモリ１００は、図１３の枝用メモリ１０２と同様に、６ビットのバリアブルノードメッセージviを、全枝数分だけ記憶する必要があるので、全枝数の６ビット倍の記憶容量を必要とする。
これに対して、図１３の枝用メモリ１００に対応する図１７の復号途中結果格納用メモリ４１０は、準バリアブルノード計算器４１５が出力する復号途中結果v(D415)を、符号長分だけ記憶する必要がある。復号途中結果vは、図２０で説明したように、９ビット（の通常量子化値）であるから、復号途中結果格納用メモリ４１０は、符号長の９ビット倍の記憶容量を必要とする。
従って、復号途中結果格納用メモリ４１０と、対応する図１３の枝用メモリ１００とについては、全枝数が、符号長の3/2(=9ビット/6ビット）倍であれば、同一の記憶容量が必要となる。
しかしながら、LDPC符号の検査行列Hは疎らではあるが、全枝数（検査行列Hにおいて１になっている要素の総数）は、一般に、符号長（検査行列Hの列数）の3/2倍よりも大であり、例えば、図９の検査行列Hでも、全枝数(323個)は、符号長(108)の約3(≒323/108)倍になっている。
従って、復号途中結果格納用メモリ４１０の記憶容量は、対応する図１３の枝用メモリ１００よりも少ない記憶容量とすることができる。
その結果、図１７の復号装置は、復号途中結果格納用メモリ４１０の記憶容量を、対応する図１３の枝用メモリ１００の記憶容量よりも少なくすることができる分だけ、図１３の復号装置よりも、装置の規模を小さくすることができる。
また、図１７の復号装置は、上述したように、（準バリアブルノード計算器４１５とは別に）式（５）を演算するブロックを設ける必要がなく、図１８（図１２）のFIFOメモリ１５５を設ける必要もないので、図１３の復号装置よりも、さらに小型に構成することができる。
ここで、式（７）で表されるチェックノード演算と、式（１）で表されるバリアブルノード演算とを繰り返し行うことによってLDPC符号を復号する第１の復号方法と、式（８）および式（７）で表される準チェックノード演算と、式（５）で表される準バリアブルノード演算を繰り返し行うことによってLDPC符号を復号する第２の復号方法とは、等価である。
そして、第１および第２の復号方法のいずれにおいても、式（７）の演算が行われるが、この式（７）は、式（９）、式（１０）、および式（１１）の３つの式に分解することができる。
Figure 2006304130
 ・・・（９）
Figure 2006304130
 ・・・（１０）
Figure 2006304130
 ・・・（１１）
式（９）乃至式（１１）を、その順番で演算することにより、式（７）の演算、つまりチェックノード演算を行うことができる。
いま、式（９）乃至式（１１）を、その順番で演算する場合に、その演算の過程を、式（９）で演算される非線形関数φ(|vi|)から、式（１１）で演算される逆関数φ(W)までの「内側」と「外側」とに分けると、式（９）乃至式（１１）の演算において、変数（メッセージ）viとujは、「外側」のみで使用され、変数ViとWとは、「内側」でのみ使用される。
従って、「外側」のみで使用される変数viおよびujを表す量子化値と、「内側」でのみ使用される変数ViおよびWを表す量子化値とには、別個の数値を割り当てることができる。
そこで、図１３および図１７の復号装置では、変数viおよびujを表す量子化値として、ある量子化幅Qで、あるダイナミックレンジDyの数値を表す通常量子化値を採用するとともに、変数ViおよびWを表す量子化値として、量子化幅Qよりも小さい量子化幅で、ダイナミックレンジDyよりも広いダイナミックレンジの数値を表す高精度量子化値を採用し、即ち、チェックノード演算およびバリアブルノード演算として行う処理のうちの、非線形関数φ(x)の演算後からその逆関数φ-1(x)の演算までの処理（「内側」）では、高精度量子化値を使用するとともに、他の処理（「外側」）では、通常量子化値を使用する。
これにより、復号装置の大規模化を抑えつつ、LDPC符号の復号の高精度化を実現することができる。換言すれば、ある精度（性能）のLDPC符号の復号を実現するにあたって、復号装置の規模を大幅に削減することができる。
即ち、図２１は、各種の復号装置についてのBER/FERのシミュレーション結果を示している。
なお、図２１において、横軸は、１ビットあたりの信号電力対雑音電力比Eb/N0を表し、縦軸は、BER(Bit Error Rate)またはFER(Frame Error Rate)を表している。また、図２１では、BERは実線で、FERは点線で、それぞれ示してある。
図２１において×印は、図１０の復号装置において、メッセージuj，vi、および受信データu0iを６ビットの通常量子化値で表して、LDPC符号の復号を行った場合のBERとFERを表している。
また、図２１において、△印は、図１０の復号装置において、メッセージuj，vi、および受信データu0iを１０ビットの高精度量子化値で表して、LDPC符号の復号を行った場合のBERとFERを表している。
×印で示すBERおよびFERと、△印で示すBERおよびFERとを比較して分かるように、メッセージuj，vi、および受信データu0iを１０ビットの高精度量子化値で表した場合には、メッセージuj，vi、および受信データu0iを６ビットの通常量子化値で表した場合よりも、BERおよびFERが飛躍的に向上する。逆に言えば、メッセージuj，vi、および受信データu0iを６ビットの通常量子化値で表した場合には、メッセージuj，vi、および受信データu0iを１０ビットの高精度量子化値で表した場合よりも、BERおよびFERが大きく劣化する。
しかしながら、メッセージuj，vi、および受信データu0iを６ビットの通常量子化値で表した場合には、それらを１０ビットの高精度量子化値で表した場合よりも、装置規模を、メッセージuj，vi、および受信データu0iを記憶させるメモリについてだけで40%削減することができる。メッセージuj，vi、および受信データu0iを記憶させるメモリの記憶容量は、メッセージuj，vi、および受信データu0iの量子化ビット数に比例するからである。
一方、図２１において、○印は、図１３の復号装置において、メッセージuj，vi、および受信データu0iを６ビットの通常量子化値で表し、LUT１１２１（図１４）において、６ビットの通常量子化値を１０ビットの高精度量子化値に変換するとともに、LUT１１２８（図１４）において、１０ビットの高精度量子化値を６ビットの通常量子化値に変換して、LDPC符号の復号を行った場合のBERとFERを表している。
図１３の復号装置によれば、メッセージuj，vi、および受信データu0iを１０ビットの高精度量子化値で表した場合とほぼ同等の性能（精度）が得られることが分かる。
さらに、図１３の復号装置では、メッセージuj，vi、および受信データu0iが６ビットの通常量子化値で表されるので、装置規模を、メッセージuj，vi、および受信データu0iを６ビットの通常量子化値で表す図１０の復号装置とほぼ同等とすることができる。
即ち、図１３の復号装置によれば、メッセージuj，vi、および受信データu0iを６ビットの通常量子化値で表す図１０の復号装置と比較すれば、その復号装置と同等の規模で、より高精度の復号を行うことができる。
また、図１３の復号装置によれば、メッセージuj，vi、および受信データu0iを１０ビットの高精度量子化値で表す図１０の復号装置と比較すれば、その復号装置と同等の性能を、小さな装置規模で、即ち、上述したように、受信データu0i等を記憶するメモリを40%削減して実現することができる。
ここで、LDPC符号の符号長が長くなると、復号装置全体の規模については、受信データu0i等を記憶するメモリの規模が支配的になり、場合によっては、復号装置の規模の80%以上を、受信データu0i等を記憶するメモリが占めることがある。従って、受信データu0i等を記憶するメモリの削減の効果は、極めて大きい。
なお、本実施の形態では、各ノードの演算を一つずつ順次行うフルシリアルデコード(full serial decoding)のアーキテクチャを有する復号装置を採用したが、復号装置のアーキテクチャは、特に限定されるものではない。即ち、本発明は、フルシリアルデコードのアーキテクチャを有する復号装置の他、例えば、全ノードの演算を同時に行うフルパラレルデコード(full parallel decoding)のアーキテクチャを有する復号装置や、一つでも全てでもない、ある数のノードの演算を同時に行う一部パラレルデコード(partly parallel decoding)のアーキテクチャを有する復号装置にも適用可能である。
さらに、検査行列Hは、図９に示したものに限定されるものではない。
また、通常量子化値や高精度量子化値で表すデータ（例えば、メッセージuj，viや、受信データu0i、復号途中結果vなど）のビット数（量子化ビット数）も、上述した値に限定されるものではない。
さらに、図１３の枝用メモリ１００および１０２、受信用メモリ１０４や、図１７の復号途中結果格納用メモリ４１０、枝用メモリ４１３、受信用メモリ４１６としては、例えば、ＲＡＭ(Read Only Memory)を使用することができる。ここで、これらの枝用メモリ１００等として使用するRAMの１ワードあたりのビット数（ビット幅）や、RAMが記憶することができるワード数は、特に限定されるものではない。また、RAMのビット幅やワード数によっては、複数のRAMに対して、同様の制御信号（例えば、チップセレクト信号やアドレス信号）を与えることにより、その複数のRAMを論理的に１つのRAMとみなして、枝用メモリ１００等として使用することができる。即ち、例えば、物理的に１つのRAMのビット幅が、受信データu0i等の量子化ビット数に足りない場合には、複数のRAMを論理的に１つのRAMとみなして、受信データu0i等を記憶させることができる。
また、本実施の形態では、LUT１１２１（図１４）やLUT４３２（図１９）、またはLUT１１２８（図１４）やLUT４３９（図１９）といったLUTによって、通常量子化値を高精度量子化値に変換し、または高精度量子化値を通常量子化値に変換するようにしたが、通常量子化値と高精度量子化値とのうちの一方から他方への変換は、LUTとは別に変換回路を設けて、その変換回路によって行うことが可能である。この場合、例えば、図１４において、通常量子化値を高精度量子化値に変換する変換回路は、LUT１１２１の入力の直前に設けられ、高精度量子化値を通常量子化値に変換する変換回路は、LUT１１２８の出力の直後に設けられる。
但し、通常量子化値と高精度量子化値とのうちの一方から他方への変換は、LUTによって行うことにより、LUTとは別に、変換回路を設ける必要がないため、装置規模を小型化することができる。
さらに、本実施の形態では、非線形関数φ(x)、またはその逆関数φ-1(x)の演算を、LUT１１２１（図１４）やLUT４３２（図１９）、またはLUT１１２８（図１４）やLUT４３９（図１９）といったLUTによって行うようにしたが、非線形関数φ(x)やその逆関数φ-1(x)の演算は、例えば、CPU(Central Processing Unit)や論理回路によって行うことが可能である。
なお、上述したLDPC符号を復号する復号装置は、例えば、（ディジタル）衛星放送を受信するチューナなどに適用することができる。
LDPC符号の検査行列Hを説明する図である。 パリティ部が下三角行列になっている検査行列Hを示す図である。 LDPC符号の復号手順を説明するフローチャートである。 メッセージの流れを説明する図である。 LDPC符号の検査行列Hの例を示す図である。 検査行列Hのタナーグラフを示す図である。 バリアブルノードを示す図である。 チェックノードを示す図である。 LDPC符号の検査行列Hの例を示す図である。 ノード演算を一つずつ行うLDPC符号の復号装置の構成例を示すブロック図である。 メッセージを一つずつ計算するチェックノード計算器１０１の構成例を示すブロック図である。 メッセージを一つずつ計算するバリアブルノード計算器１０３の構成例を示すブロック図である。 本発明の一実施の形態の復号装置の第１構成例を示すブロック図である。 チェックノード計算器１７１の構成例を示すブロック図である。 チェックノード計算器１７１の処理を説明するためのフローチャートである。 非線形関数φ(x)と、その逆関数φ-1(y)とを示す図である。 本発明の一実施の形態の復号装置の第２構成例を示すブロック図である。 バリアブルノード計算器１０３の構成例を示すブロック図である。 準チェックノード計算器４１２の構成例を示すブロック図である。 準バリアブルノード計算器４１５の構成例を示すブロック図である。 BER/FERを示す図である。
符号の説明
１００，１０２ 枝用メモリ， １０３ バリアブルノード計算器， １０４ 受信用メモリ， １０５ 制御部， １２９ EXOR回路， １３０ レジスタ， １３１ セレクタ， １３２ レジスタ， １３３ FIFOメモリ， １３４ EXOR回路， １７１ チェックノード計算器， ４１０ 復号途中結果格納用メモリ， ４１１ スイッチ， ４１２ 準チェックノード計算器， ４１３ 枝用メモリ， ４１５ 準バリアブルノード計算器， ４１６ 受信用メモリ， ４１７ 制御部， ４３１ 演算器， ４３２ LUT， ４３３ 演算器， ４３４ レジスタ， ４３５ セレクタ， ４３６ レジスタ， ４３７ 演算器， ４３８ FIFOメモリ， ４３９ LUT， ４４０ EXOR回路， ４４１ レジスタ， ４４２ セレクタ， ４４３ レジスタ， ４４４ FIFOメモリ， ４４５ EXOR回路， ４７１ 演算器， ４７２ レジスタ， ４７３ セレクタ， ４７４ レジスタ， ４７５ 演算器， １２１１ LUT， １１２２ 演算器， １１２３ レジスタ， １１２４ セレクタ， １１２５ レジスタ， １１２６ 演算器， １１２７ FIFOメモリ， １１２８ LUT

Claims (7)

  1. LDPC(Low Density Parity Check)符号の復号装置であって、
    前記LDPC符号の復号のためのチェックノードのチェックノード演算であって、非線形関数の演算および前記非線形関数の逆関数の演算を含む前記チェックノード演算を行う第１の演算手段と、
    前記LDPC符号の復号のためのバリアブルノードのバリアブルノード演算を行う第２の演算手段と
    を備え、
    前記第１の演算手段は、
    数値に割り当てられた第１の量子化値を、前記第１の量子化値よりも精度の高い数値を表す第２の量子化値に変換する第１の変換手段と、
    前記第２の量子化値を、前記第１の量子化値に変換する第２の変換手段と
    を有し、
    前記第１および第２の演算手段は、前記チェックノード演算およびバリアブルノード演算として行う処理のうちの、前記非線形関数の演算後から前記逆関数の演算までの処理では、前記第２の量子化値を使用し、他の処理では、前記第１の量子化値を使用する
    ことを特徴とする復号装置。
  2. 請求項１に記載の復号装置であって、
    前記第１の演算手段は、前記チェックノード演算と、前記バリアブルノード演算の一部とを行い、
    前記第２の演算手段は、前記バリアブルノード演算の他の一部を行う
    ことを特徴とする復号装置。
  3. 請求項１に記載の復号装置であって、
    前記第２の量子化値は、前記第１の量子化値が表す数値のダイナミックレンジより狭いダイナミックレンジの数値を表す
    ことを特徴とする復号装置。
  4. 請求項１に記載の復号装置であって、
    前記第２の量子化値は、前記第１の量子化値よりも量子化幅が小さい量子化値である
    ことを特徴とする復号装置。
  5. 請求項１に記載の復号装置であって、
    前記第２の量子化値は、前記第１の量子化値よりもビット数が多い量子化値である
    ことを特徴とする復号装置。
  6. 請求項１に記載の復号装置であって、
    前記第１の変換手段は、前記第１の量子化値を入力として、前記非線形関数を演算した結果を、前記第２の量子化値によって出力するLUT(Look Up Table)であり、
    前記第２の変換手段は、前記第２の量子化値を入力として、前記逆関数を演算した結果を、前記第１の量子化値によって出力するLUTである
    ことを特徴とする復号装置。
  7. LDPC(Low Density Parity Check)符号の復号のためのチェックノードのチェックノード演算であって、非線形関数の演算および前記非線形関数の逆関数の演算を含む前記チェックノード演算を行う第１の演算手段と、
    前記LDPC符号の復号のためのバリアブルノードのバリアブルノード演算を行う第２の演算手段と
    を備える前記LDPC符号の復号装置の復号方法であって、
    数値に割り当てられた第１の量子化値を、前記第１の量子化値よりも精度の高い数値を表す第２の量子化値に変換する第１の変換ステップと、
    前記第２の量子化値を、前記第１の量子化値に変換する第２の変換ステップと
    を含み、
    前記第１および第２の演算手段において、前記チェックノード演算およびバリアブルノード演算として行う処理のうちの、前記非線形関数の演算後から前記逆関数の演算までの処理では、前記第２の量子化値を使用し、他の処理では、前記第１の量子化値を使用する
    ことを特徴とする復号方法。
JP2005125963A 2005-04-25 2005-04-25 復号装置および復号方法 Expired - Fee Related JP4595650B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2005125963A JP4595650B2 (ja) 2005-04-25 2005-04-25 復号装置および復号方法
US11/409,237 US7657820B2 (en) 2005-04-25 2006-04-24 Decoding device and decoding method
CN2006100760679A CN1855731B (zh) 2005-04-25 2006-04-25 解码装置及解码方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005125963A JP4595650B2 (ja) 2005-04-25 2005-04-25 復号装置および復号方法

Publications (2)

Publication Number Publication Date
JP2006304130A true JP2006304130A (ja) 2006-11-02
JP4595650B2 JP4595650B2 (ja) 2010-12-08

Family

ID=37188533

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005125963A Expired - Fee Related JP4595650B2 (ja) 2005-04-25 2005-04-25 復号装置および復号方法

Country Status (3)

Country Link
US (1) US7657820B2 (ja)
JP (1) JP4595650B2 (ja)
CN (1) CN1855731B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006304131A (ja) * 2005-04-25 2006-11-02 Sony Corp 復号装置および復号方法
JP2009177416A (ja) * 2008-01-23 2009-08-06 Sony Corp 復号装置および方法、プログラム、並びに記録媒体
JP2016208309A (ja) * 2015-04-23 2016-12-08 三菱電機株式会社 誤り訂正復号装置、受信装置及び誤り訂正復号方法

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4293172B2 (ja) * 2005-09-13 2009-07-08 ソニー株式会社 復号装置および復号方法
JP4320418B2 (ja) * 2005-09-26 2009-08-26 日本電気株式会社 復号装置および受信装置
KR20070084952A (ko) * 2006-02-22 2007-08-27 삼성전자주식회사 통신 시스템에서 신호 수신 장치 및 방법
US9591086B2 (en) 2007-07-25 2017-03-07 Yahoo! Inc. Display of information in electronic communications
JP4487213B2 (ja) * 2007-10-19 2010-06-23 ソニー株式会社 復号装置および方法、並びにプログラム
US9584343B2 (en) * 2008-01-03 2017-02-28 Yahoo! Inc. Presentation of organized personal and public data using communication mediums
US8611151B1 (en) * 2008-11-06 2013-12-17 Marvell International Ltd. Flash memory read performance
US8213236B1 (en) 2009-04-21 2012-07-03 Marvell International Ltd. Flash memory
WO2010141216A2 (en) 2009-06-02 2010-12-09 Xobni Corporation Self populating address book
US8990323B2 (en) 2009-07-08 2015-03-24 Yahoo! Inc. Defining a social network model implied by communications data
US8984074B2 (en) 2009-07-08 2015-03-17 Yahoo! Inc. Sender-based ranking of person profiles and multi-person automatic suggestions
US7930430B2 (en) 2009-07-08 2011-04-19 Xobni Corporation Systems and methods to provide assistance during address input
US9721228B2 (en) 2009-07-08 2017-08-01 Yahoo! Inc. Locally hosting a social network using social data stored on a user's computer
US9087323B2 (en) 2009-10-14 2015-07-21 Yahoo! Inc. Systems and methods to automatically generate a signature block
US9514466B2 (en) 2009-11-16 2016-12-06 Yahoo! Inc. Collecting and presenting data including links from communications sent to or from a user
US9760866B2 (en) 2009-12-15 2017-09-12 Yahoo Holdings, Inc. Systems and methods to provide server side profile information
US9020938B2 (en) 2010-02-03 2015-04-28 Yahoo! Inc. Providing profile information using servers
US8982053B2 (en) 2010-05-27 2015-03-17 Yahoo! Inc. Presenting a new user screen in response to detection of a user motion
US8620935B2 (en) 2011-06-24 2013-12-31 Yahoo! Inc. Personalizing an online service based on data collected for a user of a computing device
US8972257B2 (en) 2010-06-02 2015-03-03 Yahoo! Inc. Systems and methods to present voice message information to a user of a computing device
US10078819B2 (en) 2011-06-21 2018-09-18 Oath Inc. Presenting favorite contacts information to a user of a computing device
US9747583B2 (en) 2011-06-30 2017-08-29 Yahoo Holdings, Inc. Presenting entity profile information to a user of a computing device
US9237434B2 (en) * 2011-07-13 2016-01-12 Qualcomm Incorporated Network-assisted peer discovery with network coding
US10977285B2 (en) 2012-03-28 2021-04-13 Verizon Media Inc. Using observations of a person to determine if data corresponds to the person
US10013672B2 (en) 2012-11-02 2018-07-03 Oath Inc. Address extraction from a communication
US10192200B2 (en) 2012-12-04 2019-01-29 Oath Inc. Classifying a portion of user contact data into local contacts
CN110289863B (zh) 2015-10-13 2022-04-05 华为技术有限公司 译码设备、方法及信号传输系统
CN105680881A (zh) * 2016-01-08 2016-06-15 广西大学 Ldpc译码方法及译码器
US10574274B2 (en) * 2017-09-29 2020-02-25 Nyquist Semiconductor Limited Systems and methods for decoding error correcting codes
US10884858B2 (en) * 2018-03-16 2021-01-05 SK Hynix Inc. LDPC decoding device, memory system including the same and method thereof
US11159175B2 (en) * 2019-06-21 2021-10-26 Intel Corporation Non-uniform iteration-dependent min-sum scaling factors for improved performance of spatially-coupled LDPC codes
CN110311755B (zh) * 2019-06-25 2020-09-22 中山大学 一种利用线性分组码传输额外信息的方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004088470A (ja) * 2002-08-27 2004-03-18 Sony Corp 復号装置及び復号方法
JP2004343170A (ja) * 2003-05-13 2004-12-02 Sony Corp 復号方法および復号装置、並びにプログラム

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DK2302808T3 (da) * 1995-02-01 2013-07-29 Sony Corp Flerkanalstransmission med interleaving ved adressering på stedet af RAM-hukommelse
EP0756386B1 (en) * 1995-07-27 2003-09-17 Victor Company Of Japan, Limited Method and apparatus for coding a digital, acoustic signal
KR100260021B1 (ko) * 1996-09-20 2000-06-15 김민박 차량용 모터
US6985536B2 (en) * 2001-01-12 2006-01-10 International Business Machines Corporation Block coding for multilevel data communication
JP3815557B2 (ja) * 2002-08-27 2006-08-30 ソニー株式会社 符号化装置及び符号化方法、並びに復号装置及び復号方法
JP4225163B2 (ja) * 2003-05-13 2009-02-18 ソニー株式会社 復号装置および復号方法、並びにプログラム

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004088470A (ja) * 2002-08-27 2004-03-18 Sony Corp 復号装置及び復号方法
JP2004343170A (ja) * 2003-05-13 2004-12-02 Sony Corp 復号方法および復号装置、並びにプログラム

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006304131A (ja) * 2005-04-25 2006-11-02 Sony Corp 復号装置および復号方法
JP2009177416A (ja) * 2008-01-23 2009-08-06 Sony Corp 復号装置および方法、プログラム、並びに記録媒体
JP4572937B2 (ja) * 2008-01-23 2010-11-04 ソニー株式会社 復号装置および方法、プログラム、並びに記録媒体
JP2016208309A (ja) * 2015-04-23 2016-12-08 三菱電機株式会社 誤り訂正復号装置、受信装置及び誤り訂正復号方法

Also Published As

Publication number Publication date
US7657820B2 (en) 2010-02-02
CN1855731B (zh) 2010-05-26
CN1855731A (zh) 2006-11-01
JP4595650B2 (ja) 2010-12-08
US20060242536A1 (en) 2006-10-26

Similar Documents

Publication Publication Date Title
JP4595650B2 (ja) 復号装置および復号方法
JP4293172B2 (ja) 復号装置および復号方法
JP4622654B2 (ja) 復号装置および復号方法
JP4807063B2 (ja) 復号装置、制御方法、およびプログラム
JP4224777B2 (ja) 復号方法および復号装置、並びにプログラム
KR101090001B1 (ko) 복호 장치 및 복호 방법, 및 기록 매체
JP4487212B2 (ja) 復号装置および方法、送受信システム、受信装置および方法、並びにプログラム
US20080168334A1 (en) Low Complexity LDPC Encoding Algorithm
JP2009100423A (ja) 復号装置および方法、並びにプログラム
JP2007036776A (ja) 復号装置および復号方法
JP4285148B2 (ja) 復号装置および復号方法、並びにプログラム
JP4729964B2 (ja) 復号装置および復号方法
Cochachin et al. Sign-preserving min-sum decoders
JP2007081602A (ja) 復号装置および復号方法
JP4730592B2 (ja) 復号装置および復号方法
JP4284600B2 (ja) 復号装置
JP4822071B2 (ja) 復号装置および復号方法
JP4821724B2 (ja) 復号装置および復号方法
JP2010028408A (ja) 情報処理装置、情報処理方法、およびプログラム
JP4288582B2 (ja) 復号装置および復号方法、並びにプログラム
Lee et al. Serially concatenated LDPC and turbo code with global iteration
JP4780027B2 (ja) 復号装置、制御方法、及びプログラム
Kim et al. Concatenated LDGM codes with single decoder

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080129

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100402

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100615

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100721

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100824

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100906

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131001

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees