JP2006292925A - Liquid crystal display - Google Patents

Liquid crystal display Download PDF

Info

Publication number
JP2006292925A
JP2006292925A JP2005111987A JP2005111987A JP2006292925A JP 2006292925 A JP2006292925 A JP 2006292925A JP 2005111987 A JP2005111987 A JP 2005111987A JP 2005111987 A JP2005111987 A JP 2005111987A JP 2006292925 A JP2006292925 A JP 2006292925A
Authority
JP
Japan
Prior art keywords
scanning circuit
pulse
pulse scanning
circuit
scanning
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005111987A
Other languages
Japanese (ja)
Other versions
JP2006292925A5 (en
Inventor
Yoshinori Furubayashi
好則 古林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2005111987A priority Critical patent/JP2006292925A/en
Publication of JP2006292925A publication Critical patent/JP2006292925A/en
Publication of JP2006292925A5 publication Critical patent/JP2006292925A5/ja
Pending legal-status Critical Current

Links

Images

Abstract

<P>PROBLEM TO BE SOLVED: To provide a liquid crystal display of wide aspect for achieving side black display in a simple configuration, without needing input image compression needing line memory concerning input images of normal aspect. <P>SOLUTION: A pulse scanning circuit 31 of a signal line drive circuit 30 is divided into three regions of a first pulse scanning circuit 41, a second pulse scanning circuit 42, and a third pulse scanning circuit 43. A video signal is displayed on a display panel, by successively operating the first pulse scanning circuit 41, the second pulse scanning circuit 43, and the third pulse scanning circuit. According to this configuration, the side-black display is enabled, without having to compression-process the input images. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、コンピュータの画像やテレビジョンの映像等を表示するためのアクティブマトリックス液晶表示装置に関するものである。   The present invention relates to an active matrix liquid crystal display device for displaying computer images, television images, and the like.

近年、液晶表示装置（ＬＣＤ）は、薄型，省電力といった特徴から注目され、より一層の低コスト化，高性能化の要求が高まっている。   In recent years, liquid crystal display devices (LCDs) have attracted attention due to their features such as thinness and power saving, and demands for further cost reduction and higher performance are increasing.

このような要望に対して、ポリシリコン薄膜トランジスタ（ｐＳｉ−ＴＦＴ）により各画素と駆動回路とを同一プロセスで形成するアクティブマトリックス液晶表示装置が、例えば特許文献１に開示されている。   In response to such a demand, for example, Patent Document 1 discloses an active matrix liquid crystal display device in which each pixel and a drive circuit are formed by a polysilicon thin film transistor (pSi-TFT) in the same process.

図９は、特許文献１に開示されているポリシリコン薄膜トランジスタを用いたアクティブマトリックス液晶表示パネルの構成を示す回路図である。図において、１０は表示画素部であり、走査線Ｇ１，Ｇ２，Ｇ３，Ｇ４，……Ｇｎと、信号線Ｓ１，Ｓ２，Ｓ３，……Ｓｍとの交差部にスイッチング素子１１、液晶セル１２及び補助容量１３が配置され、各走査線は走査線駆動回路２０に接続され、各信号線は信号線駆動回路３０に接続されている。走査線ドライバである走査線駆動回路２０はシフトレジスタの走査回路２１と出力制御回路２２とから構成され、信号線ドライバである信号線駆動回路３０はシフトレジスタの走査回路３１と映像表示信号Ｖｓｉｇをサンプリングするスイッチ回路３２とから構成されている。図１０は走査線駆動回路２０及び信号線駆動回路３０の走査回路２１及び３１の構成図である。すなわち、スタート信号であるＳＴ信号（走査回路２１であればＳＴＶ信号、走査回路３１であればＳＴＨ信号）とクロック信号であるＣＫ信号（走査回路２１であればＣＫＶ信号、走査回路３１であればＣＫＨ信号）とを入力し、走査回路２１であればシフトレジスタ出力信号Ｑ（Ｑ１，Ｑ２，Ｑ３，……Ｑｎ）、走査回路３１であればシフトレジスタ出力信号Ｑ（Ｑ１，Ｑ２，Ｑ３，……Ｑｎ）を出力する。   FIG. 9 is a circuit diagram showing a configuration of an active matrix liquid crystal display panel using a polysilicon thin film transistor disclosed in Patent Document 1. In FIG. In the figure, reference numeral 10 denotes a display pixel portion, and a switching element 11, a liquid crystal cell 12 and a scanning cell G1, G2, G3, G4,... Gn and signal lines S1, S2, S3,. The auxiliary capacitor 13 is disposed, each scanning line is connected to the scanning line driving circuit 20, and each signal line is connected to the signal line driving circuit 30. The scanning line driver circuit 20 which is a scanning line driver includes a scanning circuit 21 and an output control circuit 22 of a shift register, and the signal line driving circuit 30 which is a signal line driver receives a scanning circuit 31 of the shift register and a video display signal Vsig. And a switch circuit 32 for sampling. FIG. 10 is a configuration diagram of the scanning circuits 21 and 31 of the scanning line driving circuit 20 and the signal line driving circuit 30. That is, the ST signal that is the start signal (STV signal for the scanning circuit 21 and the STH signal for the scanning circuit 31) and the CK signal that is the clock signal (the CKV signal for the scanning circuit 21 and the scanning circuit 31). CKH signal) and the shift register output signal Q (Q1, Q2, Q3,... Qn) for the scanning circuit 21, and the shift register output signal Q (Q1, Q2, Q3,. ... Qn) is output.

走査線駆動回路２０の動作タイミングチャートを示す図１１、及び信号線駆動回路３０の動作タイミングチャートを示す図１２を参照して、走査線駆動回路２０及び信号線駆動回路３０の動作を説明する。図１１において、ＳＴＶ信号で走査回路２１をリセットし、ＣＫＶ信号によって順次パルスをシフトした内部走査パルス（Ｇｑ１，Ｇｑ２，Ｇｑ３，……Ｇｑｎ）を生成し、出力期間制御信号（ＯＥＶ信号）で出力パルス幅を制御し、走査線（Ｇ１，Ｇ２，Ｇ３，……Ｇｎ）に対応した走査線駆動信号を出力する。また、図１２において、ＳＴＨ信号とＣＫＨ信号とでスイッチ回路３２を制御する内部信号パルス（Ｓｑ１，Ｓｑ２，Ｓｑ３，……Ｓｑｎ）を生成し、信号線（Ｓ１，Ｓ２，Ｓ３，……Ｓｎ）に対応した映像表示信号Ｖｓｉｇを出力する。
特開２００５−０１０２６６号公報 The operation of the scanning line driving circuit 20 and the signal line driving circuit 30 will be described with reference to FIG. 11 showing the operation timing chart of the scanning line driving circuit 20 and FIG. 12 showing the operation timing chart of the signal line driving circuit 30. In FIG. 11, the scanning circuit 21 is reset by the STV signal, the internal scanning pulses (Gq1, Gq2, Gq3,... Gqn) are sequentially shifted by the CKV signal, and output by the output period control signal (OEV signal). The pulse width is controlled, and a scanning line driving signal corresponding to the scanning lines (G1, G2, G3,... Gn) is output. In FIG. 12, the STH signal and the CKH signal generate internal signal pulses (Sq1, Sq2, Sq3,... Sqn) for controlling the switch circuit 32, and signal lines (S1, S2, S3,... Sn). The video display signal Vsig corresponding to is output.
JP 2005-010266 A

近年の映像信号の多様化、高精細化に伴い、小型表示装置においてもワイドアスペクト化が望まれている。表示装置のアスペクトに拘わらす、図１３（ａ）に示すワイド画像信号(スクイーズ画像)や図１４（ａ）に示すノーマル画像信号を、本来のアスペクトで表示させる必要がある。しかしながら、従来のワイドアスペククトのアクティブマトリックス液晶表示装置では、図１３（ａ）に示すワイド画像信号は、同図（ｂ）に示すようにワイド画像として表示できるが、図１４（ａ）に示すノーマル画像信号は、同図（ｂ）に示すように横長の画像表示となり本来のアスペクトで表示できないため、図１５（ｂ）に示す本来のアスペクトで表示させるため、図１４（ａ）のノーマル画像信号を図１５（ａ）に示すように水平圧縮して表示装置へ入力する必要がある。このような水平圧縮を行うためには、走査線（Ｇ１，Ｇ２，Ｇ３，……Ｇｎ）それぞれにラインメモリを備えることが要請され、走査線駆動回路２０のコストが高くなるという課題を有していた。   With the recent diversification and higher definition of video signals, it is desired to achieve a wide aspect even in small display devices. Regardless of the aspect of the display device, it is necessary to display the wide image signal (squeezed image) shown in FIG. 13A and the normal image signal shown in FIG. 14A in the original aspect. However, in the conventional wide aspect active matrix liquid crystal display device, the wide image signal shown in FIG. 13A can be displayed as a wide image as shown in FIG. Since the normal image signal is displayed as a horizontally long image as shown in FIG. 14B and cannot be displayed in the original aspect, the normal image shown in FIG. It is necessary to horizontally compress the signal and input it to the display device as shown in FIG. In order to perform such horizontal compression, each of the scanning lines (G1, G2, G3,... Gn) is required to have a line memory, and the cost of the scanning line driving circuit 20 is increased. It was.

本発明は上記従来の問題点を解決するもので、安価な構成でノーマルアスペクト画像の画像アスペクトを維持したサイドブラック表示を可能とできる液晶表示装置を提供することを目的とする。   SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned conventional problems, and to provide a liquid crystal display device capable of performing side black display while maintaining an image aspect of a normal aspect image with an inexpensive configuration.

この目的を達成するために本発明の液晶表示装置は、マトリックス状に配置された複数の走査線と複数の信号線との各交差点に表示画素が形成され、前記走査線を駆動する走査線ドライバと、パルス走査回路，スイッチ回路を含んで構成される前記信号線を駆動する信号線ドライバとが形成されたアクティブマトリックス液晶表示パネルを用いた液晶表示装置であって、前記パルス走査回路を第１のパルス走査回路、第２のパルス走査回路、第３のパルス走査回路の少なくとも３つ以上の領域に分割した構成を有する。   In order to achieve this object, a liquid crystal display device according to the present invention includes a scanning line driver in which a display pixel is formed at each intersection of a plurality of scanning lines and a plurality of signal lines arranged in a matrix, and drives the scanning lines. And a liquid crystal display device using an active matrix liquid crystal display panel formed with a signal line driver for driving the signal line including a pulse scanning circuit and a switch circuit, wherein the pulse scanning circuit is The pulse scanning circuit, the second pulse scanning circuit, and the third pulse scanning circuit are divided into at least three regions.

以上説明したように、本発明によれば、信号線ドライバのパルス走査回路を少なくとも３つ以上の領域に分割構成することによりラインメモリを必要とする画像圧縮を行うことなく、サイドブラック表示を実現することが可能となり、さらにサイドブラック表示部に対応する領域のパルス走査回路をさらに分割構成することにより、走査速度の上昇を伴うことなく、液晶表示装置の制御装置の一般な機能であるスタートパルスのポジション変更のみでサイドブラック表示を実現することができその実用的効果は大きい。   As described above, according to the present invention, the pulse scanning circuit of the signal line driver is divided into at least three areas to realize side black display without performing image compression that requires a line memory. In addition, by further dividing the pulse scanning circuit in the region corresponding to the side black display portion, the start pulse, which is a general function of the control device of the liquid crystal display device, is not accompanied by an increase in scanning speed. Side black display can be realized only by changing the position, and its practical effect is great.

次に、本発明の液晶表示装置における好ましい実施形態を、図面を参照しながら説明する。   Next, a preferred embodiment of the liquid crystal display device of the present invention will be described with reference to the drawings.

図１は、本発明の液晶表示装置に係る一実施例におけるパルス走査回路の要部構成図である。本実施例の液晶表示装置は、第１のパルス走査回路（ＳＲ（１））４１、第２のパルス走査回路（ＳＲ（２））４２及び第３のパルス走査回路（ＳＲ（３））４３の３つの領域に分割された構成である。図２は、本実施例に係わるサイドブラック表示を行う場合のパルス走査概念図を示す。なお、縦方向は選択信号線を示し、横方向は時間である。同図に示すように、水平ブランキング期間に第１のパルス走査回路４１のＳｑ１，Ｓｑ２，……Ｓｑ９を順次走査し、水平ブランキング期間の映像を信号線に書き込む。ここで水平ブランキング期間の映像は一般的に黒であるので、特に映像信号を操作する必要はない。次に、第２のパルス走査回路４２のＳｑ１０，Ｓｑ１１，……Ｓｑ７０，Ｓｑ７１を順次走査し、Ｓｑ１０及びＳｑ７１は水平ブランキング期間の黒信号を、他は有効映像を信号線に書き込む。次に、第３のパルス走査回路１３のＳｑ７２，Ｓｑ７３，……Ｓｑ８０を順次走査し、水平ブランキング期間の黒映像を信号線に書き込む。このような駆動を行うことにより、水平ブランキング期間にサイドブラック表示を割り当てることができる。ここで、水平ブランキング期間内の所定の期間Ｔｃｖは、走査線ドライバ２０の動作や信号線に一括して所定の信号を書き込むため必要な時間であり、第１のパルス走査回路４１及び第３のパルス走査回路４３の動作とオーバーラップさせることができないため、第１のパルス走査回路４１及び第３のパルス走査回路４３の動作速度を第２のパルス走査回路４２よりも速くする必要がある。   FIG. 1 is a block diagram of a main part of a pulse scanning circuit according to an embodiment of the liquid crystal display device of the present invention. The liquid crystal display device of this embodiment includes a first pulse scanning circuit (SR (1)) 41, a second pulse scanning circuit (SR (2)) 42, and a third pulse scanning circuit (SR (3)) 43. It is the structure divided | segmented into these 3 area | regions. FIG. 2 is a conceptual diagram of pulse scanning when performing side black display according to this embodiment. The vertical direction indicates a selection signal line, and the horizontal direction is time. As shown in the figure, Sq1, Sq2,... Sq9 of the first pulse scanning circuit 41 are sequentially scanned in the horizontal blanking period, and the video in the horizontal blanking period is written to the signal line. Here, since the image in the horizontal blanking period is generally black, it is not particularly necessary to manipulate the image signal. Next, Sq10, Sq11,... Sq70, Sq71 of the second pulse scanning circuit 42 are sequentially scanned, and Sq10 and Sq71 write a black signal in the horizontal blanking period, and write an effective image to the signal line for the others. Next, Sq72, Sq73,... Sq80 of the third pulse scanning circuit 13 are sequentially scanned, and a black image in the horizontal blanking period is written to the signal line. By performing such driving, side black display can be assigned to the horizontal blanking period. Here, the predetermined period Tcv within the horizontal blanking period is a time required for the operation of the scanning line driver 20 and the writing of predetermined signals to the signal lines all together, and the first pulse scanning circuit 41 and the third Therefore, the operation speed of the first pulse scanning circuit 41 and the third pulse scanning circuit 43 must be higher than that of the second pulse scanning circuit 42.

また、第２のパルス走査回路のＳｑ１０の選択期間５１とＳｑ７１の選択期間５２とを水平ブランキング期間に入れることにより、サイドブラックと映像の境界に発生する不具合を抑制することが可能となり、図１７に示すのデルタ配置のカラーフィルタ構成で有効である。すなわち、デルタ配置構成ではＶｓｉｇＲ、ＶｓｉｇＧ及びＶｓｉｇＢのそれぞれをスイッチ回路３２で選択する選択期間は、走査回路３１からのシフトレジスタ出力信号Ｑにより制御される。この選択期間は画素単位で見るとＲ、Ｇ及びＢの画素のセットである。このため、例えばＳｑ１０の選択期間５１の画素のセットとＳｑ１１の映像が開始する選択期間５３の画素のセットとは、ＶｓｉｇＲ、ＶｓｉｇＧ、ＶｓｉｇＢそれぞれを選択するわずかな遅延はあるものの、画素のセットで見ると同じ挙動をすることとなる。ここで、選択期間５１を黒映像として水平ブランキング期間に入れることにより、選択期間５３の映像表示信号Ｖｓｉｇが何れの画素から実際の有効映像信号が信号線Ｓに入力されたとしても、水平ブランキング期間は黒表示画面となるため、水平ブランキング期間と有効映像期間との境界部が乱れることがない。また、選択期間５４と選択期間５２とでも同様であり、有効映像期間と水平ブランキング期間との境界部に乱れが発生することを抑制できる。   In addition, by setting the selection period 51 of Sq10 and the selection period 52 of Sq71 of the second pulse scanning circuit in the horizontal blanking period, it is possible to suppress problems occurring at the boundary between the side black and the image. This is effective in the color filter configuration of the delta arrangement shown in FIG. That is, in the delta arrangement configuration, the selection period for selecting each of VsigR, VsigG, and VsigB by the switch circuit 32 is controlled by the shift register output signal Q from the scanning circuit 31. This selection period is a set of R, G, and B pixels in terms of pixels. For this reason, for example, the set of pixels in the selection period 51 of Sq10 and the set of pixels in the selection period 53 in which the image of Sq11 starts are a set of pixels although there is a slight delay for selecting VsigR, VsigG, and VsigB It will behave the same when seen. Here, by inserting the selection period 51 into the horizontal blanking period as a black image, the horizontal display is performed regardless of which pixel the effective display signal Vsig of the selection period 53 is input to the signal line S. Since the ranking period is a black display screen, the boundary between the horizontal blanking period and the effective video period is not disturbed. The same applies to the selection period 54 and the selection period 52, and it is possible to suppress the occurrence of disturbance at the boundary between the effective video period and the horizontal blanking period.

以上のように本発明の第１の実施の形態によれば、第１及び第３のパルス走査回路の走査速度を速めることで、ラインメモリを必要とする画像圧縮を行うことなく、サイドブラック表示を実現することが出来る。   As described above, according to the first embodiment of the present invention, by increasing the scanning speed of the first and third pulse scanning circuits, side black display can be performed without performing image compression that requires a line memory. Can be realized.

図３は、本発明液晶表示装置に係る他の実施例におけるサイドブラック表示を行う場合のパルス走査概念図である。パルス走査回路は、図１を参照した発明の実施例１と同じ構成である。図３において、縦方向は選択信号線を示し、横方向は時間である。   FIG. 3 is a conceptual diagram of pulse scanning when performing side black display in another embodiment of the liquid crystal display device of the present invention. The pulse scanning circuit has the same configuration as that of the first embodiment of the invention with reference to FIG. In FIG. 3, the vertical direction indicates a selection signal line, and the horizontal direction indicates time.

図３に示すように、水平ブランキング期間に第１のパルス走査回路４１のＳｑ１，Ｓｑ２，Ｓｑ３，……Ｓｑ９を順次走査し、水平ブランキング期間の黒信号を信号線に書き込む。次に第２のパルス走査回路４２のＳｑ１１，Ｓｑ１２，……Ｓｑ７０を順次走査し、有効映像を信号線に書き込む。次に、第３のパルス走査回路４３のＳｑ７１，Ｓｑ７２，……Ｓｑ８０を順次走査し、水平ブランキング期間の黒映像を信号線に書き込むことにより、サイドブラック表示が可能となる。実施例１との違いは、第３のパルス走査回路動作中のＴｃｖの期間に走査を停止させることにより、１周期前の第１のパルス走査回路動作とが重なっている点である。このことにより、水平ブランキング期間内の所定の期間Ｔｃｖを確保しながら、第１のパルス走査回路４１及び第３のパルス走査回路４３の動作速度を実施例１の場合よりも遅くできる。ここで、第３のパルス走査回路動作を停止させることでＳｑ７２の選択期間５５が、水平ブランキング期間内で走査ドライバ２０の動作や信号線に一括して所定の信号を書き込む期間Ｔｃｖと重なるため、その期間Ｔｃｖの入力映像信号を黒とは別の信号にすることができ、信号線への一括書き込み動作に対する不具合を抑止できると共に、走査線駆動回路２０の出力制御回路２２と同様な構成をとることで入力映像信号の制御が不要になる。   As shown in FIG. 3, Sq1, Sq2, Sq3,... Sq9 of the first pulse scanning circuit 41 are sequentially scanned in the horizontal blanking period, and the black signal in the horizontal blanking period is written to the signal line. Next, Sq11, Sq12,... Sq70 of the second pulse scanning circuit 42 are sequentially scanned to write an effective image on the signal line. Next, by sequentially scanning Sq71, Sq72,... Sq80 of the third pulse scanning circuit 43 and writing a black image in the horizontal blanking period to the signal line, side black display becomes possible. The difference from the first embodiment is that the scanning operation is stopped during the period Tcv during the operation of the third pulse scanning circuit, so that the first pulse scanning circuit operation of the previous cycle overlaps. As a result, the operating speed of the first pulse scanning circuit 41 and the third pulse scanning circuit 43 can be made slower than that in the first embodiment while ensuring a predetermined period Tcv within the horizontal blanking period. Here, by stopping the operation of the third pulse scanning circuit, the selection period 55 of Sq72 overlaps with the operation of the scanning driver 20 and the period Tcv for writing a predetermined signal to the signal lines in the horizontal blanking period. The input video signal during the period Tcv can be a signal different from that of black, which can suppress problems with the batch writing operation to the signal lines, and has the same configuration as the output control circuit 22 of the scanning line driving circuit 20. This eliminates the need for control of the input video signal.

以上のように本実施例によれば、ラインメモリを必要とする画像圧縮を行うことなく、第１及び第３のパルス走査回路の走査速度を、図４のスタート信号切り替えスイッチ４４を追加した構成と同等の走査速度で、サイドブラック表示を実現することが出来る。   As described above, according to the present embodiment, the start speed changeover switch 44 of FIG. 4 is added to the scanning speed of the first and third pulse scanning circuits without performing image compression that requires a line memory. Side black display can be realized at a scanning speed equivalent to.

図５は、本発明の液晶表示装置に係る別の実施例のパルス走査回路の構成図を示す。図５に示すように、第１のパルス走査回路４１，第２のパルス走査回路４２，第３のパルス走査回路４３の３つの領域に分割された構成自体は実施例１と同じであるが、第１及び第３のパルス走査回路を、４１ａ，４１ｂ，４３ａ，４３ｂとさらに２つずつ分割し、スタート信号切り替えスイッチ４４を追加した構成である。ここで、スタート信号切り替えスイッチ４４をＳＴＨ信号が各パルス走査回路に入力するよう制御することで、サイドブラック表示を行う。図６に本実施例におけるサイドブラック表示を行う場合のパルス走査概念図を示す。また、図１６にノーマル表示を行う場合のパルス走査概念図を示す。図６及び図１６において、縦方向は選択信号線を示し、横方向は時間である。   FIG. 5 shows a block diagram of a pulse scanning circuit according to another embodiment of the liquid crystal display device of the present invention. As shown in FIG. 5, the configuration itself divided into three regions of the first pulse scanning circuit 41, the second pulse scanning circuit 42, and the third pulse scanning circuit 43 is the same as that of the first embodiment. The first and third pulse scanning circuits are further divided into 41a, 41b, 43a and 43b, and two start signal changeover switches 44 are added. Here, side black display is performed by controlling the start signal changeover switch 44 so that the STH signal is input to each pulse scanning circuit. FIG. 6 shows a conceptual diagram of pulse scanning when side black display is performed in this embodiment. FIG. 16 shows a conceptual diagram of pulse scanning when normal display is performed. 6 and 16, the vertical direction indicates a selection signal line, and the horizontal direction indicates time.

図６に示すように、水平ブランキング期間に第１のパルス走査回路４１ａ，４１ｂ、及び第３のパルス走査回路４３ａ，４３ｂを並列に順次走査し、水平ブランキング期間の映像を信号線に書き込む。ここで水平ブランキング期間の映像は一般的に黒であるので、映像信号を操作する必要はない。次に、第２のパルス走査回路１２のＳｑ１０、Ｓｑ１１、Ｓｑ１２、……Ｓｑ７０、Ｓｑ７１を順次走査し、Ｓｑ１０及びＳｑ７１は水平ブランキング期間の黒信号を、他は有効映像を信号線に書き込むことにより、サイドブラック表示が可能となる。なお、図６に示すように、水平ブランキング期間内の所定の期間Ｔｃｖは走査線ドライバ２０の動作や信号線に一括して所定の信号を書き込むための時間が必要であり、第１及び第３のパルス走査回路の動作とオーバーラップさせることができないが、第１及び第３のパルス走査回路をそれぞれ２つに分割して並列に動作させることで、第２のパルス走査回路４２の動作速度と同じ速度でも水平ブランキング期間内の所定の期間Ｔｃｖを確保することができる。   As shown in FIG. 6, the first pulse scanning circuits 41a and 41b and the third pulse scanning circuits 43a and 43b are sequentially scanned in parallel during the horizontal blanking period, and the video during the horizontal blanking period is written to the signal line. . Here, since the video in the horizontal blanking period is generally black, it is not necessary to manipulate the video signal. Next, Sq10, Sq11, Sq12,... Sq70, Sq71 of the second pulse scanning circuit 12 are sequentially scanned, and Sq10 and Sq71 write a black signal in the horizontal blanking period, and write an effective image to the signal line in the other. Thus, side black display is possible. As shown in FIG. 6, the predetermined period Tcv in the horizontal blanking period requires the operation of the scanning line driver 20 and the time for writing a predetermined signal all together on the signal lines. The operation speed of the second pulse scanning circuit 42 can be overlapped with each other by dividing the first and third pulse scanning circuits into two parts and operating them in parallel. The predetermined period Tcv within the horizontal blanking period can be ensured even at the same speed.

また、第１と第３のパルス走査回路動作を並列にするのではなく、例えば図７に示すように、第１、第３のパルス走査回路をそれぞれ３つに分割することで、第１，第２，第３の順にパルス走査回路を動作させることもできる。   In addition, the first and third pulse scanning circuits are not arranged in parallel, but the first and third pulse scanning circuits are divided into three parts, for example, as shown in FIG. The pulse scanning circuit can also be operated in the second and third order.

以上のように、本実施例によれば、第１及び第３のパルス走査回路をさらに分割構成することで、走査速度を速めることなく、サイドブラック表示を実現することが出来る。   As described above, according to this embodiment, side black display can be realized without further increasing the scanning speed by further dividing the first and third pulse scanning circuits.

なお、本発明の実施の形態において、パルス走査回路をＳｑ１からＳｑ８０までの８０段としたが、８０段に限定されるものでないことはいうまでもなく、また第１及び第３のパルス走査回路の分割数も図５の２分割や図７の３分割に限定されるものではなく、画素数やサイドブラック領域によって変わることはいうまでもない。また、図１０でパルス走査回路を、クロックエッジ動作のＤ型フリップフロップの縦列接続構成としたが、同様の走査動作ができれば回路規模の削減のためにレベルエッジ動作のラッチなどのように他の構成でも良い。   In the embodiment of the present invention, the pulse scanning circuit has 80 stages from Sq1 to Sq80, but it is needless to say that the pulse scanning circuit is not limited to 80 stages, and the first and third pulse scanning circuits. The number of divisions is not limited to two divisions in FIG. 5 or three divisions in FIG. 7, and it goes without saying that it varies depending on the number of pixels and the side black area. In FIG. 10, the pulse scanning circuit has a cascade connection configuration of D-type flip-flops with clock edge operation. However, if the same scanning operation can be performed, other circuits such as a level edge operation latch may be used to reduce the circuit scale. It may be configured.

本発明の液晶表示装置によると、映像信号の明日終え区と否を維持した表示を可能とするため、高解像力の表示装置にも適用することができ、例えばハイビジョン映像等の高画質映像信号を下のアスペクト比で視認する表示装置に適用できる。   According to the liquid crystal display device of the present invention, it is possible to display the video signal while maintaining the end date of tomorrow. Therefore, the liquid crystal display device can be applied to a display device with high resolution. The present invention can be applied to a display device that can be viewed with the following aspect ratio.

本発明の実施の形態１におけるパルス走査回路の構成図Configuration diagram of a pulse scanning circuit according to the first embodiment of the present invention 本発明の実施の形態１におけるサイドブラック表示時のパルス走査概念図Conceptual diagram of pulse scanning at the time of side black display in Embodiment 1 of the present invention 本発明の実施の形態２におけるサイドブラック表示時のパルス走査概念図Pulse scanning conceptual diagram at the time of side black display in Embodiment 2 of the present invention 本発明の実施の形態２におけるパルス走査回路の構成図Configuration diagram of a pulse scanning circuit in Embodiment 2 of the present invention 本発明の実施の形態３におけるパルス走査回路の構成図Configuration diagram of a pulse scanning circuit according to Embodiment 3 of the present invention 本発明の実施の形態３におけるサイドブラック表示時のパルス走査概念図Pulse scan conceptual diagram at the time of side black display in Embodiment 3 of the present invention 本発明の実施の形態３におけるパルス走査回路の構成図Configuration diagram of a pulse scanning circuit according to Embodiment 3 of the present invention 本発明の実施の形態３におけるサイドブラック表示時のパルス走査概念図Pulse scan conceptual diagram at the time of side black display in Embodiment 3 of the present invention 従来の実施の形態におけるアクティブマトリックス液晶表示パネルの構成図Configuration diagram of an active matrix liquid crystal display panel in a conventional embodiment 従来の実施の形態におけるアクティブマトリックス液晶表示パネルの走査回路の構成図Configuration of Scanning Circuit of Active Matrix Liquid Crystal Display Panel in Conventional Embodiment 従来の実施の形態における走査線駆動回路の動作タイミングチャートOperation Timing Chart of Scanning Line Driving Circuit in Conventional Embodiment 従来の実施の形態における信号線駆動回路の動作タイミングチャートOperation Timing Chart of Signal Line Driver Circuit in Conventional Embodiment （ａ）は従来の実施の形態におけるワイドアスペクト映像信号概念図、（ｂ）は従来の実施の形態におけるワイドアスペクト表示概念図(A) is a conceptual diagram of a wide aspect video signal in a conventional embodiment, and (b) is a conceptual diagram of a wide aspect display in a conventional embodiment. （ａ）は従来の実施の形態におけるノーマルアスペクト映像信号概念図、（ｂ）は従来の実施の形態におけるノーマルアスペクト表示概念図(A) is a conceptual diagram of a normal aspect video signal in the conventional embodiment, and (b) is a conceptual diagram of a normal aspect display in the conventional embodiment. （ａ）は従来の実施の形態におけるサイドブラック映像信号概念図、（ｂ）は従来の実施の形態におけるサイドブラック表示概念図(A) is a conceptual diagram of a side black video signal in the conventional embodiment, and (b) is a conceptual diagram of a side black display in the conventional embodiment. 本発明の実施の形態３におけるノーマル表示時のパルス走査概念図Conceptual diagram of pulse scanning during normal display in Embodiment 3 of the present invention 本発明の実施の形態１における液晶表示装置の動作タイミングチャートOperation Timing Chart of Liquid Crystal Display Device in Embodiment 1 of the Present Invention

符号の説明Explanation of symbols

１０ 表示画素部
１１ スイッチング素子
１２ 液晶セル
１３ 補助容量
２０ 走査線駆動回路
２１ 走査回路
２２ 出力制御回路
３０ 信号線駆動回路
３１ 走査回路
３２ スイッチ回路
４１，４２，４３ パルス走査回路
４１ａ，４１ｂ，４１ｃ，４３ａ，４３ｂ，４３ｃ パルス走査回路
５１，５２ サイドブラック境界選択期間
５３ 走査停止時選択期間
DESCRIPTION OF SYMBOLS 10 Display pixel part 11 Switching element 12 Liquid crystal cell 13 Auxiliary capacity 20 Scan line drive circuit 21 Scan circuit 22 Output control circuit 30 Signal line drive circuit 31 Scan circuit 32 Switch circuit 41, 42, 43 Pulse scan circuit 41a, 41b, 41c, 43a, 43b, 43c Pulse scanning circuit 51, 52 Side black boundary selection period 53 Scan stop selection period

Claims (6)

マトリックス状に配置された複数の走査線と複数の信号線との各交差点に形成された表示画素と、
前記走査線を駆動する走査線ドライバと、
パルス走査回路及び前期パルス走査回路からの走査信号で映像信号を前期信号線へ順次書き込むスイッチ回路を含んで構成される信号線ドライバとを有し、
前記パルス走査回路を、第１のパルス走査回路、第２のパルス走査回路及び第３のパルス走査回路の少なくとも３つ以上の複数領域に分割した構成を備えることを特徴とする液晶表示装置。 A display pixel formed at each intersection of a plurality of scanning lines and a plurality of signal lines arranged in a matrix;
A scanning line driver for driving the scanning line;
A signal line driver including a pulse scanning circuit and a switch circuit that sequentially writes video signals to the previous signal line with a scanning signal from the previous pulse scanning circuit;
A liquid crystal display device comprising a configuration in which the pulse scanning circuit is divided into at least three or more regions of a first pulse scanning circuit, a second pulse scanning circuit, and a third pulse scanning circuit. 前記複数領域のパルス走査回路を、第１のパルス走査回路、第２のパルス走査回路、及び第３のパルス走査回路とすると、前記第１のパルス走査回路・前記第２のパルス走査回路・前記第３のパルス走査回路の順にシリーズ走査するとともに、前記第１のパルス走査回路及び前記第３のパルス走査回路の走査速度を、前記第２のパルス走査回路の走査速度よりも速くすることを特徴とする請求項１記載の液晶表示装置。 When the pulse scanning circuit of the plurality of regions is a first pulse scanning circuit, a second pulse scanning circuit, and a third pulse scanning circuit, the first pulse scanning circuit, the second pulse scanning circuit, A series scan is performed in the order of the third pulse scanning circuit, and scanning speeds of the first pulse scanning circuit and the third pulse scanning circuit are made higher than a scanning speed of the second pulse scanning circuit. The liquid crystal display device according to claim 1. 前記第２のパルス走査回路の走査終了後、前記第３のパルス走査回路の走査開始まで所定の期間停止して、前記第１のパルス走査回路及び前記第３のパルス走査回路を並列走査することを特徴とする請求項１または２何れかに記載の液晶表示装置。 After the scanning of the second pulse scanning circuit is completed, the scanning is stopped for a predetermined period until the scanning of the third pulse scanning circuit is started, and the first pulse scanning circuit and the third pulse scanning circuit are scanned in parallel. The liquid crystal display device according to claim 1, wherein the liquid crystal display device is a liquid crystal display device. 前記第１のパルス走査回路及び前記第３のパルス走査回路の走査期間での映像信号と走査停止期間の映像信号とを異ならせることを特徴とする請求項１〜３何れかに記載の液晶表示装置。 4. The liquid crystal display according to claim 1, wherein a video signal in a scanning period of the first pulse scanning circuit and a third pulse scanning circuit is different from a video signal in a scanning stop period. apparatus. 前記第１のパルス走査回路及び前記第３のパルス走査回路それぞれをさらに少なくとも２つの領域に分割し、前記第１のパルス走査回路及び前記第３のパルス走査回路を並列に走査した後、前記第２のパルス走査回路の走査を行うことを特徴とする請求項１〜４何れかに記載の液晶表示装置。 Each of the first pulse scanning circuit and the third pulse scanning circuit is further divided into at least two regions, and after the first pulse scanning circuit and the third pulse scanning circuit are scanned in parallel, the first pulse scanning circuit and the third pulse scanning circuit are scanned in parallel. 5. The liquid crystal display device according to claim 1, wherein scanning is performed by two pulse scanning circuits. 前記第１のパルス走査回路、前記第２のパルス走査回路、及び前記第３のパルス走査回路の走査速度が同一であることを特徴とする請求項５記載の液晶表示装置。
6. The liquid crystal display device according to claim 5, wherein scanning speeds of the first pulse scanning circuit, the second pulse scanning circuit, and the third pulse scanning circuit are the same.
JP2005111987A 2005-04-08 2005-04-08 Liquid crystal display Pending JP2006292925A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005111987A JP2006292925A (en) 2005-04-08 2005-04-08 Liquid crystal display

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005111987A JP2006292925A (en) 2005-04-08 2005-04-08 Liquid crystal display

Publications (2)

Publication Number Publication Date
JP2006292925A true JP2006292925A (en) 2006-10-26
JP2006292925A5 JP2006292925A5 (en) 2008-04-10

Family

ID=37413589

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005111987A Pending JP2006292925A (en) 2005-04-08 2005-04-08 Liquid crystal display

Country Status (1)

Country Link
JP (1) JP2006292925A (en)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04165329A (en) * 1990-10-30 1992-06-11 Toshiba Corp Driving method for liquid crystal display device
JPH05260418A (en) * 1992-03-11 1993-10-08 Sharp Corp Liquid crystal display device
JPH0720816A (en) * 1993-06-30 1995-01-24 Sony Corp Active matrix display device
JPH0923399A (en) * 1995-07-10 1997-01-21 Matsushita Electric Ind Co Ltd Signal line driving device for active matrix type liquid crystal display panel
JPH10161608A (en) * 1996-12-04 1998-06-19 Nec Corp Image display unit
JPH10327374A (en) * 1997-03-27 1998-12-08 Toshiba Corp Flat display device and its method

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04165329A (en) * 1990-10-30 1992-06-11 Toshiba Corp Driving method for liquid crystal display device
JPH05260418A (en) * 1992-03-11 1993-10-08 Sharp Corp Liquid crystal display device
JPH0720816A (en) * 1993-06-30 1995-01-24 Sony Corp Active matrix display device
JPH0923399A (en) * 1995-07-10 1997-01-21 Matsushita Electric Ind Co Ltd Signal line driving device for active matrix type liquid crystal display panel
JPH10161608A (en) * 1996-12-04 1998-06-19 Nec Corp Image display unit
JPH10327374A (en) * 1997-03-27 1998-12-08 Toshiba Corp Flat display device and its method

Similar Documents

Publication Publication Date Title
TWI552129B (en) Scan driver and display using the same
JP2937130B2 (en) Active matrix type liquid crystal display
JP2833546B2 (en) Liquid crystal display
KR100499845B1 (en) Active matrix display device and control apparatus thereof
US6542139B1 (en) Matrix type display apparatus
JPH09325741A (en) Picture display system
JP2006084933A (en) Liquid crystal display device
JPH0736406A (en) Dot matrix display device and method for driving it
JPH06337657A (en) Liquid crystal display device
JP3270809B2 (en) Liquid crystal display device and display method of liquid crystal display device
JP3056631B2 (en) Liquid crystal display
TWI397047B (en) Driving apparatus, driving method and liquid crystal display using the same
JP2008151986A (en) Electro-optical device, scanning line drive circuit and electronic apparatus
JP2006345550A (en) Video display device
KR100862122B1 (en) Scanning signal line driving device, liquid crystal display device, and liquid crystal display method
JP2006292925A (en) Liquid crystal display
JPH08160904A (en) Method and circuit for driving image display
JPH0854601A (en) Active matrix type liquid crystal display device
JP2924842B2 (en) Liquid crystal display
JPS63169884A (en) Picture display device
JP5321487B2 (en) Display device and image display method
JP3482357B2 (en) Driving method of liquid crystal display device
JPH03280676A (en) Drive circuit for liquid crystal display device
JP3826930B2 (en) Liquid crystal display
JP3360649B2 (en) Liquid crystal display

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080225

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080225

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20080312

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20091126

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110201

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20111004