JP2006284942A - Display device and array substrate - Google Patents
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Abstract
Description
本発明は、アクティブマトリクス型表示装置及びそれに用いるアレイ基板に関する。 The present invention relates to an active matrix display device and an array substrate used therefor.
以下の特許文献１には、カレントコピー型の回路を画素回路に採用したアクティブマトリクス型有機エレクトロルミネッセンス（ＥＬ）表示装置が記載されている。このカレントコピー型の画素回路は、駆動制御素子であるｎチャネル電界効果トランジスタと、有機ＥＬ素子と、キャパシタと、出力制御スイッチと、映像信号供給制御スイッチと、ダイオード接続スイッチとを含んでいる。
駆動制御素子のソースは低電位の第１電源線に接続されており、キャパシタは駆動制御素子のゲートと第１電源線との間に接続されている。出力制御スイッチは駆動制御素子のドレインと有機ＥＬ素子の陰極との間に接続されており、有機ＥＬ素子の陽極はより高電位の第２電源線に接続されている。映像信号供給制御スイッチは駆動制御素子のドレインと映像信号線との間に接続されており、ダイオード接続スイッチは駆動制御素子のドレインとゲートとの間に接続されている。なお、各スイッチには、通常、電界効果トランジスタを使用する。 The source of the drive control element is connected to the first power supply line having a low potential, and the capacitor is connected between the gate of the drive control element and the first power supply line. The output control switch is connected between the drain of the drive control element and the cathode of the organic EL element, and the anode of the organic EL element is connected to a second power supply line having a higher potential. The video signal supply control switch is connected between the drain of the drive control element and the video signal line, and the diode connection switch is connected between the drain and gate of the drive control element. Note that a field effect transistor is usually used for each switch.
このカレントコピー型回路に代表されるように、アクティブマトリクス型有機ＥＬ表示装置の画素回路では、有機ＥＬ素子と電界効果トランジスタとを含んでいる。そのような有機ＥＬ表示装置の製造においては、画素電極を形成してから有機ＥＬ素子を完成するまでの間に、電界効果トランジスタの静電破壊（electrostatic damage）を生じることがある。画素内で電界効果トランジスタの静電破壊が生じると、その画素は、輝点又は滅点として視認される可能性がある。
本発明の目的は、画素が含む電界効果トランジスタの静電破壊を抑制することにある。 An object of the present invention is to suppress electrostatic breakdown of a field effect transistor included in a pixel.
本発明の第１側面によると、絶縁基板と、その上で配列した複数の画素と、前記複数の画素が形成する行に沿って配列した複数の走査信号線と、前記複数の画素が形成する列に沿って配列した複数の映像信号線とを具備し、前記複数の画素のそれぞれは、表示素子と、薄膜トランジスタと、前記薄膜トランジスタの半導体層と誘電体層を挟んで向き合った浮動状態の電極とを含んだことを特徴とする表示装置が提供される。 According to the first aspect of the present invention, the insulating substrate, the plurality of pixels arranged thereon, the plurality of scanning signal lines arranged along the row formed by the plurality of pixels, and the plurality of pixels are formed. A plurality of video signal lines arranged along a column, and each of the plurality of pixels includes a display element, a thin film transistor, and a floating electrode facing the semiconductor layer and the dielectric layer of the thin film transistor. There is provided a display device characterized by comprising
本発明の第２側面によると、絶縁基板と、その上で配列した複数の画素と、前記複数の画素が形成する行に沿って配列した複数の走査信号線と、前記複数の画素が形成する列に沿って配列した複数の映像信号線とを具備し、前記複数の画素のそれぞれは、表示素子と、薄膜トランジスタと、一方の電極が前記薄膜トランジスタのソース又はドレインであり且つ他方の電極が浮動状態にあるキャパシタとを含んだことを特徴とする表示装置が提供される。 According to a second aspect of the present invention, an insulating substrate, a plurality of pixels arranged thereon, a plurality of scanning signal lines arranged along a row formed by the plurality of pixels, and the plurality of pixels are formed. A plurality of video signal lines arranged along a column, each of the plurality of pixels being a display element, a thin film transistor, one electrode being a source or drain of the thin film transistor, and the other electrode being in a floating state A display device including the capacitor is provided.
本発明の第３側面によると、絶縁基板と、その上で配列した複数の画素回路と、前記複数の画素回路が形成する行に沿って配列した複数の走査信号線と、前記複数の画素回路が形成する列に沿って配列した複数の映像信号線とを具備し、前記複数の画素回路のそれぞれは、画素電極と、薄膜トランジスタと、前記薄膜トランジスタの半導体層と誘電体層を挟んで向き合った浮動状態の電極とを含んだことを特徴とするアレイ基板が提供される。 According to a third aspect of the present invention, an insulating substrate, a plurality of pixel circuits arranged thereon, a plurality of scanning signal lines arranged along a row formed by the plurality of pixel circuits, and the plurality of pixel circuits A plurality of video signal lines arranged along a column formed by each of the plurality of pixel circuits, wherein each of the plurality of pixel circuits includes a pixel electrode, a thin film transistor, and a floating layer facing each other with a semiconductor layer and a dielectric layer of the thin film transistor interposed therebetween. An array substrate comprising an electrode in a state is provided.
本発明の第４側面によると、絶縁基板と、その上で配列した複数の画素回路と、前記複数の画素回路が形成する行に沿って配列した複数の走査信号線と、前記複数の画素回路が形成する列に沿って配列した複数の映像信号線とを具備し、前記複数の画素回路のそれぞれは、画素電極と、薄膜トランジスタと、一方の電極が前記薄膜トランジスタのソース又はドレインであり且つ他方の電極が浮動状態にあるキャパシタとを含んだことを特徴とするアレイ基板が提供される。 According to a fourth aspect of the present invention, an insulating substrate, a plurality of pixel circuits arranged thereon, a plurality of scanning signal lines arranged along a row formed by the plurality of pixel circuits, and the plurality of pixel circuits A plurality of video signal lines arranged along a column formed by each of the plurality of pixel circuits, each of the plurality of pixel circuits including a pixel electrode, a thin film transistor, one electrode being a source or a drain of the thin film transistor, and the other There is provided an array substrate characterized in that the electrode includes a capacitor in a floating state.
本発明によると、画素が含む電界効果トランジスタの静電破壊を抑制することが可能となる。 According to the present invention, it is possible to suppress electrostatic breakdown of a field effect transistor included in a pixel.
以下、本発明の態様について、図面を参照しながら詳細に説明する。なお、各図において、同様又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In addition, in each figure, the same referential mark is attached | subjected to the component which exhibits the same or similar function, and the overlapping description is abbreviate | omitted.
図１は、本発明の一態様に係る表示装置を概略的に示す平面図である。図２は、図１の表示装置に採用可能な構造の一例を概略的に示す部分断面図である。図３は、図１の表示装置が含む画素の等価回路図である。図４は、図１の表示装置が含む画素に採用可能な構造の一例を概略的に示す平面図である。 FIG. 1 is a plan view schematically showing a display device according to one embodiment of the present invention. FIG. 2 is a partial cross-sectional view schematically showing an example of a structure that can be employed in the display device of FIG. FIG. 3 is an equivalent circuit diagram of a pixel included in the display device of FIG. FIG. 4 is a plan view schematically showing an example of a structure that can be employed in a pixel included in the display device of FIG.
なお、図２では、表示装置を、その表示面，すなわち前面又は光出射面，が下方を向き、背面が上方を向くように描いている。また、図４には、表示面側から見た画素の構造を描いている。 In FIG. 2, the display device is drawn such that its display surface, that is, the front surface or the light emitting surface faces downward, and the back surface faces upward. FIG. 4 shows a pixel structure viewed from the display surface side.
この表示装置は、アクティブマトリクス型駆動方式を採用した下面発光型の有機ＥＬ表示装置である。この有機ＥＬ表示装置は、例えば、ガラス基板などの絶縁基板ＳＵＢを含んでいる。 This display device is a bottom emission type organic EL display device adopting an active matrix driving method. This organic EL display device includes, for example, an insulating substrate SUB such as a glass substrate.
基板ＳＵＢ上には、図２に示すように、アンダーコート層ＵＣとして、例えば、ＳｉＮx層とＳｉＯx層とが順次積層されている。 On the substrate SUB, as shown in FIG. 2, for example, a SiN x layer and a SiO x layer are sequentially stacked as the undercoat layer UC.
アンダーコート層ＵＣ上には、例えばチャネル及びソース・ドレインが形成されたポリシリコン層である半導体層ＳＣ、例えばＴＥＯＳ（TetraEthyl OrthoSilicate）などを用いて形成され得るゲート絶縁膜ＧＩ、及び例えばＭｏＷなどからなるゲートＧが順次積層されており、それらはトップゲート型の薄膜トランジスタを構成している。この例では、これら薄膜トランジスタは、ｐチャネル薄膜トランジスタであり、図１、図３及び図４の画素ＰＸが含む駆動制御素子ＤＲ及びスイッチＳＷ１、ＳＷ２及びＳＷ３ａ乃至ＳＷ３ｃとして利用している。 On the undercoat layer UC, for example, a gate insulating film GI that can be formed using a semiconductor layer SC which is a polysilicon layer in which a channel and a source / drain are formed, for example, TEOS (TetraEthyl OrthoSilicate), etc., and MoW, for example, The gates G are sequentially stacked, and they constitute a top gate type thin film transistor. In this example, these thin film transistors are p-channel thin film transistors, and are used as the drive control element DR and the switches SW1, SW2, and SW3a to SW3c included in the pixel PX of FIGS.
半導体層ＳＣのうちスイッチＳＷ３ａ乃至ＳＷ３ａのソースに対応した部分は、それぞれ、後述するキャパシタＣ２ａ乃至Ｃ２ｃの一方の電極として利用する。また、それらの上に位置したゲート絶縁膜ＧＩは、キャパシタＣ２ａ乃至Ｃ２ｃの誘電体層として利用する。 A portion of the semiconductor layer SC corresponding to the sources of the switches SW3a to SW3a is used as one electrode of capacitors C2a to C2c described later. Further, the gate insulating film GI located on them is used as a dielectric layer of the capacitors C2a to C2c.
ゲート絶縁膜ＧＩ上には、図１、図３及び図４に示す走査信号線ＳＬ１及びＳＬ２並びに図４に示す電極Ｅ１及びＦＥａ乃至ＦＥｃがさらに配置されている。走査信号線ＳＬ１及びＳＬ２並びに電極Ｅ１及びＦＥａ乃至ＦＥｃは、ゲートＧと同一の工程で形成可能である。 On the gate insulating film GI, scanning signal lines SL1 and SL2 shown in FIGS. 1, 3 and 4 and electrodes E1 and FEa to FEc shown in FIG. 4 are further arranged. The scanning signal lines SL1 and SL2 and the electrodes E1 and FEa to FEc can be formed in the same process as the gate G.
走査信号線ＳＬ１及びＳＬ２は、図１に示すように、各々が画素ＰＸの行方向（Ｘ方向）に延びており、画素ＰＸの列方向（Ｙ方向）に交互に配列している。これら走査信号線ＳＬ１及びＳＬ２は、走査信号線ドライバＹＤＲに接続されている。 As shown in FIG. 1, the scanning signal lines SL1 and SL2 each extend in the row direction (X direction) of the pixels PX, and are alternately arranged in the column direction (Y direction) of the pixels PX. These scanning signal lines SL1 and SL2 are connected to the scanning signal line driver YDR.
電極Ｅ１は、駆動制御素子ＤＲのゲートＧに接続されている。電極Ｅ１は、後述するキャパシタＣ１の一方の電極として利用する。 The electrode E1 is connected to the gate G of the drive control element DR. The electrode E1 is used as one electrode of the capacitor C1 described later.
電極ＦＥａ乃至ＦＥｃは、浮動状態にある。電極ＦＥａ乃至ＦＥｃは、それぞれ、キャパシタＣ２ａ乃至Ｃ２ｃの他方の電極として利用する。 The electrodes FEa to FEc are in a floating state. The electrodes FEa to FEc are used as the other electrodes of the capacitors C2a to C2c, respectively.
ゲート絶縁膜ＧＩ、ゲートＧ、走査信号線ＳＬ１及びＳＬ２、並びに電極Ｅ１及びＦＥａ乃至ＦＥｃは、図２に示す層間絶縁膜ＩＩで被覆されている。層間絶縁膜ＩＩは、例えばプラズマＣＶＤ法などにより成膜されたＳｉＯxなどからなる。この層間絶縁膜ＩＩのうち電極Ｅ１上の部分は、キャパシタＣ１の誘電体層として利用する。 The gate insulating film GI, the gate G, the scanning signal lines SL1 and SL2, and the electrodes E1 and FEa to FEc are covered with an interlayer insulating film II shown in FIG. The interlayer insulating film II is made of, for example, SiO x formed by a plasma CVD method or the like. A portion of the interlayer insulating film II on the electrode E1 is used as a dielectric layer of the capacitor C1.
層間絶縁膜ＩＩ上には、図２と図４とに示すソース電極ＳＥ及びドレイン電極ＤＥ、図１と図３と図４とに示す映像信号線ＤＬ及び電源線ＰＳＬ、並びに図４に示す電極Ｅ２が配置されている。これらは、同一工程で形成可能であり、例えば、Ｍｏ／Ａｌ／Ｍｏの三層構造を有している。 On the interlayer insulating film II, the source electrode SE and the drain electrode DE shown in FIGS. 2 and 4, the video signal line DL and the power supply line PSL shown in FIGS. 1, 3 and 4, and the electrode shown in FIG. E2 is arranged. These can be formed in the same process and have, for example, a three-layer structure of Mo / Al / Mo.
ソース電極ＳＥ及びドレイン電極ＤＥは、層間絶縁膜ＩＩに設けられたコンタクトホールを介して薄膜トランジスタのソース及びドレインに電気的に接続されている。 The source electrode SE and drain electrode DE are electrically connected to the source and drain of the thin film transistor through contact holes provided in the interlayer insulating film II.
映像信号線ＤＬは、図１に示すように、各々がＹ方向に延びており、Ｘ方向に配列している。これら映像信号線ＤＬは、映像信号線ドライバＸＤＲに接続されている。 As shown in FIG. 1, each video signal line DL extends in the Y direction and is arranged in the X direction. These video signal lines DL are connected to a video signal line driver XDR.
電源線ＰＳＬは、この例では、図４に示すように、各々がＹ方向に延びており、Ｘ方向に配列している。 In this example, as shown in FIG. 4, the power supply lines PSL each extend in the Y direction and are arranged in the X direction.
電極Ｅ２は、電源線ＰＳＬに接続されている。電極Ｅ２は、キャパシタＣ１の他方の電極として利用する。 The electrode E2 is connected to the power supply line PSL. The electrode E2 is used as the other electrode of the capacitor C1.
ソース電極ＳＥ、ドレイン電極ＤＥ、映像信号線ＤＬ、電源線ＰＳＬ、及び電極Ｅ２は、図２に示すパッシベーション膜ＰＳで被覆されている。パッシベーション膜ＰＳは、例えばＳｉＮxなどからなる。 The source electrode SE, the drain electrode DE, the video signal line DL, the power supply line PSL, and the electrode E2 are covered with the passivation film PS shown in FIG. The passivation film PS is made of, for example, SiN x .
パッシベーション膜ＰＳ上には、図２に示すように、前面電極として、光透過性の第１電極ＰＥが互いから離間して並置されている。各第１電極ＰＥは、画素電極であり、図２及び図３に示すように、パッシベーション膜ＰＳに設けた貫通孔を介して、スイッチＳＷ１のドレイン電極ＤＥに接続されている。 On the passivation film PS, as shown in FIG. 2, light-transmitting first electrodes PE are juxtaposed apart from each other as a front electrode. Each first electrode PE is a pixel electrode, and is connected to the drain electrode DE of the switch SW1 through a through hole provided in the passivation film PS as shown in FIGS.
第１電極ＰＥは、この例では陽極である。第１電極ＰＥの材料としては、例えば、ＩＴＯ（Indium Tin Oxide）のような透明導電性酸化物を使用することができる。 The first electrode PE is an anode in this example. As a material of the first electrode PE, for example, a transparent conductive oxide such as ITO (Indium Tin Oxide) can be used.
パッシベーション膜ＰＳ上には、さらに、図２に示す隔壁絶縁層ＰＩが配置されている。隔壁絶縁層ＰＩには、第１電極ＰＥに対応した位置に貫通孔が設けられているか、或いは、第１電極ＰＥが形成する列又は行に対応した位置にスリットが設けられている。ここでは、一例として、隔壁絶縁層ＰＩには、第１電極ＰＥに対応した位置に貫通孔が設けられていることとする。 A partition insulating layer PI shown in FIG. 2 is further disposed on the passivation film PS. In the partition insulating layer PI, a through hole is provided at a position corresponding to the first electrode PE, or a slit is provided at a position corresponding to a column or row formed by the first electrode PE. Here, as an example, the partition insulating layer PI is provided with a through hole at a position corresponding to the first electrode PE.
隔壁絶縁層ＰＩは、例えば、有機絶縁層である。隔壁絶縁層ＰＩは、例えば、フォトリソグラフィ技術を用いて形成することができる。 The partition insulating layer PI is, for example, an organic insulating layer. The partition insulating layer PI can be formed using, for example, a photolithography technique.
第１電極ＰＥ上には、活性層として、発光層を含んだ有機物層ＯＲＧが配置されている。発光層は、例えば、発光色が赤色、緑色、又は青色のルミネセンス性有機化合物を含んだ薄膜である。この有機物層ＯＲＧは、発光層に加え、正孔注入層、正孔輸送層、正孔ブロッキング層、電子輸送層、電子注入層などもさらに含むことができる。 On the first electrode PE, an organic layer ORG including a light emitting layer is disposed as an active layer. The light emitting layer is, for example, a thin film containing a luminescent organic compound whose emission color is red, green, or blue. The organic layer ORG can further include a hole injection layer, a hole transport layer, a hole blocking layer, an electron transport layer, an electron injection layer, and the like in addition to the light emitting layer.
隔壁絶縁層ＰＩ及び有機物層ＯＲＧは、背面電極である第２電極ＣＥで被覆されている。第２電極ＣＥは、画素ＰＸ間で互いに接続された対向電極，すなわち共通電極，であり、この例では光反射性の陰極である。第２電極ＣＥは、例えば、パッシベーション膜ＰＳと隔壁絶縁層ＰＩとに設けられたコンタクトホールを介して、映像信号線ＤＬと同一の層上に形成された電極配線（図示せず）に電気的に接続されている。各々の有機ＥＬ素子ＯＬＥＤは、第１電極ＰＥ、有機物層ＯＲＧ及び第２電極ＣＥで構成されている。 The partition insulating layer PI and the organic layer ORG are covered with a second electrode CE that is a back electrode. The second electrode CE is a counter electrode connected to each other between the pixels PX, that is, a common electrode, and is a light-reflective cathode in this example. For example, the second electrode CE is electrically connected to an electrode wiring (not shown) formed on the same layer as the video signal line DL through a contact hole provided in the passivation film PS and the partition insulating layer PI. It is connected to the. Each organic EL element OLED includes a first electrode PE, an organic layer ORG, and a second electrode CE.
各画素ＰＸを構成している画素回路は、この例では、図１、図３及び図４に示すように、有機ＥＬ素子ＯＬＥＤと、駆動制御素子ＤＲと、出力制御スイッチＳＷ１と、映像信号供給制御スイッチＳＷ２と、ダイオード接続スイッチＳＷ３ａ乃至ＳＷ３ｃと、キャパシタＣ１と、キャパシタＣ２ａ乃至Ｃ２ｃとを含んでいる。上記の通り、この例では、駆動制御素子ＤＲ及びスイッチＳＷ１、ＳＷ２及びＳＷ３ａ乃至ＳＷ３ｃはｐチャネル薄膜トランジスタである。また、この例では、映像信号供給制御スイッチＳＷ２とダイオード接続スイッチＳＷ３ａ乃至ＳＷ３ｅとは、駆動制御素子ＤＲのドレインと映像信号線ＤＬと駆動制御素子ＤＲのゲートとの接続状態を、それらが互いに接続された第１状態と、それらが互いから遮断された第２状態との間で切り替えるスイッチ群を構成している。 In this example, the pixel circuit constituting each pixel PX includes an organic EL element OLED, a drive control element DR, an output control switch SW1, and a video signal supply, as shown in FIGS. The control switch SW2, the diode connection switches SW3a to SW3c, the capacitor C1, and the capacitors C2a to C2c are included. As described above, in this example, the drive control element DR and the switches SW1, SW2, and SW3a to SW3c are p-channel thin film transistors. In this example, the video signal supply control switch SW2 and the diode connection switches SW3a to SW3e are connected to each other in the connection state between the drain of the drive control element DR, the video signal line DL, and the gate of the drive control element DR. The switch group which switches between the made 1st state and the 2nd state from which they were interrupted | blocked from each other is comprised.
駆動制御素子ＤＲと出力制御スイッチＳＷ１と有機ＥＬ素子ＯＬＥＤとは、第１電源端子ＮＤ１と第２電源端子ＮＤ２との間で、この順に直列に接続されている。この例では、第１電源端子ＮＤ１は高電位電源端子であり、第２電源端子ＮＤ２は低電位電源端子である。 The drive control element DR, the output control switch SW1, and the organic EL element OLED are connected in series in this order between the first power supply terminal ND1 and the second power supply terminal ND2. In this example, the first power supply terminal ND1 is a high potential power supply terminal, and the second power supply terminal ND2 is a low potential power supply terminal.
出力制御スイッチＳＷ１のゲートは、走査信号線ＳＬ１に接続されている。映像信号供給制御スイッチＳＷ２は駆動制御素子ＤＲのドレインと映像信号線ＤＬとの間に接続されており、そのゲートは走査信号線ＳＬ２に接続されている。ダイオード接続スイッチＳＷ３ａ乃至ＳＷ３ｃは、駆動制御素子ＤＲのドレインとゲートとの間で、この順に直列に接続されている。ダイオード接続スイッチＳＷ３ａ乃至ＳＷ３ｃのゲートは、走査信号線ＳＬ２に接続されている。 The gate of the output control switch SW1 is connected to the scanning signal line SL1. The video signal supply control switch SW2 is connected between the drain of the drive control element DR and the video signal line DL, and the gate thereof is connected to the scanning signal line SL2. The diode connection switches SW3a to SW3c are connected in series in this order between the drain and gate of the drive control element DR. The gates of the diode connection switches SW3a to SW3c are connected to the scanning signal line SL2.
キャパシタＣ１は、駆動制御素子ＤＲのゲートと定電位端子ＮＤ１’との間に接続されている。キャパシタＣ２ａは、一方の電極がダイオード接続スイッチＳＷ３ａのソースに接続されており、他方の電極は浮動状態にある。キャパシタＣ２ｂは、一方の電極がダイオード接続スイッチＳＷ３ｂのソースに接続されており、他方の電極は浮動状態にある。キャパシタＣ２ｃは、一方の電極がダイオード接続スイッチＳＷ３ｃのソースに接続されており、他方の電極は浮動状態にある。 The capacitor C1 is connected between the gate of the drive control element DR and the constant potential terminal ND1 '. One electrode of the capacitor C2a is connected to the source of the diode connection switch SW3a, and the other electrode is in a floating state. One electrode of the capacitor C2b is connected to the source of the diode connection switch SW3b, and the other electrode is in a floating state. One electrode of the capacitor C2c is connected to the source of the diode connection switch SW3c, and the other electrode is in a floating state.
なお、この有機ＥＬ表示装置から第２電極ＣＥや有機物層ＯＲＧを除いた構造がアレイ基板に相当している。 A structure obtained by removing the second electrode CE and the organic layer ORG from the organic EL display device corresponds to an array substrate.
この有機ＥＬ表示装置で画像を表示する場合、例えば、走査信号線ＳＬ１及びＳＬ２の各々を線順次駆動する。そして、或る画素ＰＸに映像信号を書き込む書込期間では、まず、走査信号線ドライバＹＤＲから、先の画素ＰＸが接続された走査信号線ＳＬ１にスイッチＳＷ１を開く走査信号を電圧信号として出力し、続いて、先の画素ＰＸが接続された走査信号線ＳＬ２にスイッチＳＷ２及びＳＷ３ａ乃至ＳＷ３ｃを閉じる走査信号を電圧信号として出力する。この状態で、映像信号線ドライバＸＤＲから、先の画素ＰＸが接続された映像信号線ＤＬに映像信号を電流信号として出力し、駆動制御素子ＤＲのゲート−ソース間電圧を、先の映像信号に対応した大きさに設定する。その後、走査信号線ドライバＹＤＲから、先の画素ＰＸが接続された走査信号線ＳＬ２にスイッチＳＷ２及びＳＷ３ａ乃至ＳＷ３ｃを開く走査信号を電圧信号として出力し、続いて、先の画素ＰＸが接続された走査信号線ＳＬ１にスイッチＳＷ１を閉じる走査信号を電圧信号として出力する。 When an image is displayed on this organic EL display device, for example, each of the scanning signal lines SL1 and SL2 is line-sequentially driven. In a writing period in which a video signal is written to a certain pixel PX, first, a scanning signal for opening the switch SW1 is output as a voltage signal from the scanning signal line driver YDR to the scanning signal line SL1 to which the previous pixel PX is connected. Subsequently, a scanning signal for closing the switches SW2 and SW3a to SW3c is output as a voltage signal to the scanning signal line SL2 to which the previous pixel PX is connected. In this state, the video signal line driver XDR outputs the video signal as a current signal to the video signal line DL to which the previous pixel PX is connected, and the gate-source voltage of the drive control element DR is converted to the previous video signal. Set to the corresponding size. Thereafter, a scanning signal for opening the switches SW2 and SW3a to SW3c is output as a voltage signal from the scanning signal line driver YDR to the scanning signal line SL2 to which the previous pixel PX is connected, and then the previous pixel PX is connected. A scanning signal for closing the switch SW1 is output as a voltage signal to the scanning signal line SL1.
スイッチＳＷ１を閉じている有効表示期間では、有機ＥＬ素子ＯＬＥＤには、駆動制御素子ＤＲのゲート−ソース間電圧に対応した大きさの駆動電流が流れる。有機ＥＬ素子ＯＬＥＤは、駆動電流の大きさに対応した輝度で発光する。 In the effective display period in which the switch SW1 is closed, a drive current having a magnitude corresponding to the gate-source voltage of the drive control element DR flows through the organic EL element OLED. The organic EL element OLED emits light with a luminance corresponding to the magnitude of the drive current.
ところで、画素電極を形成してから有機ＥＬ素子を完成するまでの間、薄膜トランジスタの半導体層は対向電極で覆われていない。そのため、半導体層は、例えば、蒸着用の金属マスクをアレイ基板に近づけた場合などにキャパシタを形成し、薄膜トランジスタのソース及びドレインに電位変化を生じさせる。この電位変化が大きい場合、薄膜トランジスタのソース又はドレインとゲートとの間に大きな電圧が加わり、それらが短絡する。薄膜トランジスタの静電破壊は、例えば、このような理由で生じる。 Meanwhile, the semiconductor layer of the thin film transistor is not covered with the counter electrode until the organic EL element is completed after the pixel electrode is formed. Therefore, the semiconductor layer forms a capacitor when a metal mask for vapor deposition is brought close to the array substrate, for example, and causes a potential change in the source and drain of the thin film transistor. When this potential change is large, a large voltage is applied between the source or drain of the thin film transistor and the gate, causing a short circuit. For example, electrostatic breakdown of the thin film transistor occurs.
本態様では、薄膜トランジスタのソース及び／又はドレインにキャパシタＣ２ａ乃至Ｃ２ｃの一方の電極を接続し、それらの他方の電極は浮遊状態とする。そのため、半導体層のうちキャパシタＣ２ａ乃至Ｃ２ｃの一方の電極を接続した部分及びその近傍では、蒸着用の金属マスクをアレイ基板に近づけた場合などに大きな電位変化が生じることはない。すなわち、薄膜トランジスタのソース又はドレインとゲートとの間に大きな電圧が加わることを防止することができ、したがって、それらが短絡するのを抑制することができる。 In this embodiment, one electrode of the capacitors C2a to C2c is connected to the source and / or drain of the thin film transistor, and the other electrode is in a floating state. Therefore, a large potential change does not occur in a portion of the semiconductor layer where the electrodes of the capacitors C2a to C2c are connected and in the vicinity thereof when a metal mask for vapor deposition is brought close to the array substrate. That is, it is possible to prevent a large voltage from being applied between the source or drain of the thin film transistor and the gate, and thus it is possible to suppress short-circuiting of them.
キャパシタＣ２ａ乃至Ｃ２ｃのキャパシタンスは、例えば、０．０１ｐＦ乃至０．１ｐＦの範囲内とする。キャパシタＣ２ａ乃至Ｃ２ｃのキャパシタンスが小さい場合、上述した効果が十分に得られないことがある。キャパシタＣ２ａ乃至Ｃ２ｃのキャパシタンスが大きい場合、映像信号を短い時間で書き込むことが難しくなる可能性がある。 The capacitances of the capacitors C2a to C2c are, for example, in the range of 0.01 pF to 0.1 pF. When the capacitances of the capacitors C2a to C2c are small, the above-described effect may not be obtained sufficiently. When the capacitances of the capacitors C2a to C2c are large, it may be difficult to write the video signal in a short time.
本態様では、駆動制御素子ＤＲのドレインとゲートとの間で３つのダイオード接続スイッチＳＷ３ａ乃至ＳＷ３ｃを直列に接続しているが、駆動制御素子ＤＲのドレインとゲートとの間に接続するダイオード接続スイッチの数に特に制限はない。要は、マルチゲートＴＦＴのゲート電極間に浮動状態にあるパターン金属を配置することにより、電位変動を個々のＴＦＴに分散させることが可能となる。これにより、静電気特性の影響を分散させることができる。 In this aspect, three diode connection switches SW3a to SW3c are connected in series between the drain and gate of the drive control element DR, but the diode connection switch connected between the drain and gate of the drive control element DR. There is no particular limit to the number of In short, by arranging the floating pattern metal between the gate electrodes of the multi-gate TFT, it becomes possible to disperse the potential fluctuation to the individual TFTs. Thereby, the influence of electrostatic characteristics can be dispersed.
本態様では、ダイオード接続スイッチＳＷ３ａ乃至ＳＷ３ｃのソースにキャパシタＣ２ａ乃至Ｃ２ｃの一方の電極をそれぞれ接続しているが、これら電極は他の薄膜トランジスタのソース及び／又はドレインに接続してもよい。また、本態様では、一方の電極が薄膜トランジスタのソース又はドレインに接続され且つ他方の電極が浮動状態にあるキャパシタとして、１つの画素ＰＸにつき３つのキャパシタＣ２ａ乃至Ｃ２ｃを配置しているが、画素ＰＸ内に配置するこのキャパシタの数に特に制限はない。 In this embodiment, one of the electrodes of the capacitors C2a to C2c is connected to the sources of the diode connection switches SW3a to SW3c, respectively, but these electrodes may be connected to the sources and / or drains of other thin film transistors. In this embodiment, three capacitors C2a to C2c are arranged for one pixel PX as a capacitor in which one electrode is connected to the source or drain of the thin film transistor and the other electrode is in a floating state. There is no particular limitation on the number of capacitors disposed in the inside.
本態様では、有機ＥＬ表示装置を下面発光型としたが、上面発光型としてもよい。また、本態様では、画素ＰＸに図３の回路を採用したが、画素ＰＸには他の回路を採用してもよい。例えば、画素ＰＸには、映像信号として電流信号を使用する回路の代わりに、映像信号として電圧信号を使用する回路を採用してもよい。 In this embodiment, the organic EL display device is a bottom emission type, but may be a top emission type. In this aspect, the circuit of FIG. 3 is adopted for the pixel PX, but another circuit may be adopted for the pixel PX. For example, the pixel PX may employ a circuit that uses a voltage signal as a video signal instead of a circuit that uses a current signal as a video signal.
Ｃ１…キャパシタ、Ｃ２ａ…キャパシタ、Ｃ２ｂ…キャパシタ、Ｃ２ｃ…キャパシタ、ＣＥ…第２電極、ＤＥ…ドレイン電極、ＤＬ…映像信号線、ＤＲ…駆動制御素子、Ｅ１…電極、Ｅ２…電極、ＦＥａ…電極、ＦＥｂ…電極、ＦＥｃ…電極、Ｇ…ゲート、ＧＩ…ゲート絶縁膜、ＩＩ…層間絶縁膜、ＮＤ１…第１電源端子、ＮＤ１’…定電位端子、ＮＤ２…第２電源端子、ＯＬＥＤ…有機ＥＬ素子、ＯＲＧ…有機物層、ＰＥ…第１電極、ＰＩ…隔壁絶縁層、ＰＳ…パッシベーション膜、ＰＳＬ…電源線、ＰＸ…画素、ＳＣ…半導体層、ＳＥ…ソース電極、ＳＬ１…走査信号線、ＳＬ２…走査信号線、ＳＵＢ…絶縁基板、ＳＷ１…出力制御スイッチ、ＳＷ２…映像信号供給制御スイッチ、ＳＷ３…スイッチ群、ＳＷ３ａ…ダイオード接続スイッチ、ＳＷ３ｂ…ダイオード接続スイッチ、ＳＷ３ｃ…ダイオード接続スイッチ、ＵＣ…アンダーコート層、ＸＤＲ…映像信号線ドライバ、ＹＤＲ…走査信号線ドライバ。 C1 ... capacitor, C2a ... capacitor, C2b ... capacitor, C2c ... capacitor, CE ... second electrode, DE ... drain electrode, DL ... video signal line, DR ... drive control element, E1 ... electrode, E2 ... electrode, FEa ... electrode , FEb ... electrode, FEc ... electrode, G ... gate, GI ... gate insulating film, II ... interlayer insulating film, ND1 ... first power supply terminal, ND1 '... constant potential terminal, ND2 ... second power supply terminal, OLED ... organic EL Element, ORG ... Organic layer, PE ... First electrode, PI ... Partition insulation layer, PS ... Passivation film, PSL ... Power supply line, PX ... Pixel, SC ... Semiconductor layer, SE ... Source electrode, SL1 ... Scanning signal line, SL2 ... Scanning signal line, SUB ... Insulating substrate, SW1 ... Output control switch, SW2 ... Video signal supply control switch, SW3 ... Switch group, SW3a ... Diode connection switch , SW3b ... diode-connecting switch, SW3c ... diode-connecting switch, UC ... undercoat layer, XDR ... video signal line driver, YDR ... scanning signal line driver.
Claims (5)
表示素子と、
薄膜トランジスタと、
前記薄膜トランジスタの半導体層と誘電体層を挟んで向き合った浮動状態の電極とを含んだことを特徴とする表示装置。 Insulating substrate, a plurality of pixels arranged thereon, a plurality of scanning signal lines arranged along a row formed by the plurality of pixels, and a plurality of images arranged along a column formed by the plurality of pixels Each of the plurality of pixels includes a signal line.
A display element;
A thin film transistor;
A display device comprising: a semiconductor layer of the thin film transistor; and a floating electrode facing each other with a dielectric layer interposed therebetween.
表示素子と、
薄膜トランジスタと、
一方の電極が前記薄膜トランジスタのソース又はドレインであり且つ他方の電極が浮動状態にあるキャパシタとを含んだことを特徴とする表示装置。 Insulating substrate, a plurality of pixels arranged thereon, a plurality of scanning signal lines arranged along a row formed by the plurality of pixels, and a plurality of images arranged along a column formed by the plurality of pixels Each of the plurality of pixels includes a signal line.
A display element;
A thin film transistor;
A display device comprising: a capacitor in which one electrode is a source or drain of the thin film transistor and the other electrode is in a floating state.
画素電極と、
薄膜トランジスタと、
前記薄膜トランジスタの半導体層と誘電体層を挟んで向き合った浮動状態の電極とを含んだことを特徴とするアレイ基板。 An insulating substrate, a plurality of pixel circuits arranged on the insulating substrate, a plurality of scanning signal lines arranged along a row formed by the plurality of pixel circuits, and a column formed by the plurality of pixel circuits. A plurality of video signal lines, each of the plurality of pixel circuits,
A pixel electrode;
A thin film transistor;
An array substrate comprising: a semiconductor layer of the thin film transistor; and a floating electrode facing each other with a dielectric layer interposed therebetween.
画素電極と、
薄膜トランジスタと、
一方の電極が前記薄膜トランジスタのソース又はドレインであり且つ他方の電極が浮動状態にあるキャパシタとを含んだことを特徴とするアレイ基板。 An insulating substrate, a plurality of pixel circuits arranged on the insulating substrate, a plurality of scanning signal lines arranged along a row formed by the plurality of pixel circuits, and a column formed by the plurality of pixel circuits. A plurality of video signal lines, each of the plurality of pixel circuits,
A pixel electrode;
A thin film transistor;
1. An array substrate comprising: a capacitor in which one electrode is a source or drain of the thin film transistor and the other electrode is in a floating state.
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