JP2006270225A - Clock generator - Google Patents

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Masahiro Kimura
昌浩 木村
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Toshiba Corp
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Abstract

<P>PROBLEM TO BE SOLVED: To suppress the variation of an output voltage in a charge pump circuit. <P>SOLUTION: A PLL circuit 1 comprises a phase comparator 2, a charge pump circuit/LPF section 3, a VCO4, and a divider 5. At the charge pump circuit/LPF section 3, there is a charge pump current correction circuit 9 for supplying a correction charge pump current for making a charge current and a discharge current identical in the charge pump circuit 6 to the charge pump circuit 6. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、ＰＬＬ（Phase Locked Loop）回路やＤＬＬ（Delay）Locked Loop）回路に係り、特にチャージポンプ電流補正回路を備えたクロックジェネレータに関する。   The present invention relates to a PLL (Phase Locked Loop) circuit and a DLL (Delay Locked Loop) circuit, and more particularly to a clock generator including a charge pump current correction circuit.

近年、電子機器の高機能化・多機能化の進展に伴い、情報機器やコンピュータなどに、多数のシステム機能を同一チップ上に集積し、ディジタル信号により動作するシステムＬＳＩやメモリ、論理回路、アナログ回路などを同一チップに搭載したＳｏＣ（System on a chip）などが多用されている。システムＬＳＩやＳｏＣの内部には、外部クロック信号との同期や各種信号処理の基準信号用として、内部クロック信号を生成するＰＬＬ回路やＤＬＬ回路が設けられている。   In recent years, with the advancement of high-function and multi-functional electronic devices, many system functions are integrated on the same chip in information devices and computers, and system LSIs, memories, logic circuits, analogs that operate with digital signals SoC (System on a chip) with a circuit mounted on the same chip is often used. In the system LSI and SoC, a PLL circuit and a DLL circuit for generating an internal clock signal are provided for synchronization with an external clock signal and a reference signal for various signal processing.

ＰＬＬ回路には、位相比較器、チャージポンプ回路、ＬＰＦ（Low Pass Filter）、電圧制御発振器（Voltage Controlled Oscillator これ以降ＶＣＯと呼称する）、及び分周器から構成されるアナログＰＬＬ回路と、位相比較器、レジスタ、遅延制御発振器（Delay Controlled Oscillator これ以降ＤＣＯと呼称する）、クロックドライバ、及び分周器から構成されるディジタルＰＬＬ回路があり、ＰＬＬ回路は外部からの入力信号に位相同期した信号を出力する負帰還制御ループ構造の回路である。   The PLL circuit includes a phase comparator, a charge pump circuit, an LPF (Low Pass Filter), a voltage controlled oscillator (hereinafter referred to as a VCO), and an analog PLL circuit composed of a frequency divider and a phase comparison. There is a digital PLL circuit consisting of a clock, a divider, a delay control oscillator (Delay Controlled Oscillator, hereinafter referred to as a DCO), and the PLL circuit is a signal that is phase-synchronized with an external input signal. It is a circuit of a negative feedback control loop structure that outputs.

アナログＰＬＬ回路に用いられるチャージポンプ回路は、位相比較器から出力されたＵＰ信号が“Ｈｉｇｈ”レベル、ＤＯＷＮ信号が“Ｈｉｇｈ”レベルの場合、この期間Ｕｐ信号にもとづいて放電電流を発生してＶＣＯの発振電圧を制御する制御電圧を降下させ、位相比較器から出力されたＵＰ信号が“Ｌｏｗ”レベル、ＤＯＷＮ信号が“Ｌｏｗ”レベルの場合、この期間Ｄｏｗｎ信号にもとづいて充電電流を発生してＶＣＯの発振電圧を制御する制御電圧を上昇させる。そして、ＵＰ信号が“Ｌｏｗ”レベル、ＤＯＷＮ信号が“Ｈｉｇｈ”レベルの場合、充電電流及び放電電流を発生する（例えば、特許文献１参照。）。   When the UP signal output from the phase comparator is at “High” level and the DOWN signal is at “High” level, the charge pump circuit used in the analog PLL circuit generates a discharge current based on the Up signal during this period and generates VCO. When the UP signal output from the phase comparator is “Low” level and the DOWN signal is “Low” level, the charging current is generated based on the Down signal during this period. A control voltage for controlling the oscillation voltage of the VCO is increased. When the UP signal is “Low” level and the DOWN signal is “High” level, a charging current and a discharging current are generated (for example, refer to Patent Document 1).

ところが、特許文献１などに記載されるチャージポンプ回路では、充電電流を発生するＰｃｈ ＭＯＳ（Metal Oxide Semiconductor）トランジスタの出力インピーダンスと放電電流を発生するＮｃｈ ＭＯＳトランジスタの出力インピーダンスがプロセスバラツキにより変動した場合、本来同じ値であるべき充電電流と放電電流に差が発生し、出力電圧が変動するという問題点がある。   However, in the charge pump circuit described in Patent Document 1 and the like, the output impedance of a Pch MOS (Metal Oxide Semiconductor) transistor that generates a charging current and the output impedance of an Nch MOS transistor that generates a discharge current vary due to process variations. However, there is a problem that a difference occurs between the charging current and the discharging current that should be the same value, and the output voltage fluctuates.

また、位相比較器の位相差“０”付近で発生する不感帯対策として複数段のインバータからなる遅延回路を位相比較器に設けた場合、位相差“０”付近でも充電電流と放電電流が発生するので、Ｐｃｈ ＭＯＳトランジスタの出力インピーダンスとＮｃｈ ＭＯＳトランジスタの出力インピーダンスに差があると位相差“０”付近でも出力電圧が変動するという問題点がある。ここで、チャージポンプ回路の出力電圧変動が発生した場合、ＶＣＯの発振周波数が変化し、ＶＣＯの出力ジッタとなるのでＰＬＬ回路から出力されるクロック信号が所定のタイミングに入らず、揺れることになる。
特開２００３−２９８４１４号公報（頁１０、図１１） In addition, when a delay circuit including a plurality of stages of inverters is provided in the phase comparator as a countermeasure for the dead zone occurring near the phase difference “0” of the phase comparator, a charging current and a discharging current are generated even near the phase difference “0”. Therefore, if there is a difference between the output impedance of the Pch MOS transistor and the output impedance of the Nch MOS transistor, there is a problem that the output voltage fluctuates even near the phase difference “0”. Here, when the output voltage fluctuation of the charge pump circuit occurs, the oscillation frequency of the VCO changes, resulting in the output jitter of the VCO. Therefore, the clock signal output from the PLL circuit does not enter the predetermined timing and fluctuates. .
Japanese Patent Laying-Open No. 2003-298414 (page 10, FIG. 11)

本発明は、チャージポンプ回路の出力電圧変動を抑制できるチャージポンプ電流補正回路を備えたクロックジェネレータを提供することにある。   It is an object of the present invention to provide a clock generator including a charge pump current correction circuit that can suppress output voltage fluctuations of a charge pump circuit.

上記目的を達成するために、本発明の一態様のクロックジェネレータは、位相比較器から出力されたＤＯＷＮ信号及びＵＰ信号を入力し、前記ＤＯＷＮ信号にもとづいてＬＰＦの容量を充電するための充電電流、及び前記ＵＰ信号にもとづいて前記ＬＰＦの容量を放電するための放電電流を生成するチャージポンプ回路と、前記充電電流及び前記放電電流の差を比較し、その信号を増幅する比較増幅手段と、前記比較増幅手段から出力された信号の値に応じた補正チャージポンプ電流を生成し、前記補正チャージポンプ電流を前記チャージポンプ回路に供給して前記充電電流及び前記放電電流を等しくするように補正する電流補正手段とを有するチャージポンプ電流補正回路とを具備することを特徴とする。   In order to achieve the above object, a clock generator according to one aspect of the present invention receives a DOWN signal and an UP signal output from a phase comparator, and charges a capacity of an LPF based on the DOWN signal. And a charge pump circuit for generating a discharge current for discharging the capacity of the LPF based on the UP signal, and a comparison amplification means for comparing the difference between the charge current and the discharge current and amplifying the signal, A correction charge pump current corresponding to the value of the signal output from the comparison amplification means is generated, and the correction charge pump current is supplied to the charge pump circuit to correct the charge current and the discharge current to be equal. And a charge pump current correction circuit having a current correction means.

更に、上記目的を達成するために、本発明の他態様のクロックジェネレータは、高電位側電源と低電位側電源の間に、第１のＰｃｈ ＭＯＳトランジスタ、第２のＰｃｈ ＭＯＳトランジスタ、第１のＮｃｈ ＭＯＳトランジスタ、及び第２のＮｃｈ ＭＯＳトランジスタが縦続接続され、前記第１のＰｃｈ ＭＯＳトランジスタがゲートに入力される第１のバイアス電圧によりオンして充電電流を生成し、前記第２のＰｃｈ ＭＯＳトランジスタがゲートに入力される位相比較器から出力されたＤＯＷＮ信号によりオン・オフ動作をし、前記第１のＮｃｈ ＭＯＳトランジスタがゲートに入力される前記位相比較器から出力されたＵＰ信号によりオン・オフ動作をし、前記第２のＮｃｈ ＭＯＳトランジスタがゲートに入力される第２のバイアス電圧によりオンして放電電流を生成し、前記第２のＰｃｈ ＭＯＳトランジスタのドレイン及び前記第１のＮｃｈ ＭＯＳトランジスタのドレインの間の出力ノードから出力信号を出力するチャージポンプ回路と、ソースが前記高電位側電源に接続され、ゲートに前記第１のバイアス電圧が入力され、前記第１のバイアス電圧によりオンして第１の電流を生成する第３のＰｃｈ ＭＯＳトランジスタと、ソースが前記第３のＰｃｈ ＭＯＳトランジスタのドレインに接続され、ゲートに印加される前記低電位側電源によりオンする第４のＰｃｈ ＭＯＳトランジスタと、ドレインが前記第４のＰｃｈ ＭＯＳトランジスタのドレインに接続され、ゲートに印加される前記高電位側電源によりオンする第３のＮｃｈ ＭＯＳトランジスタと、ドレインが前記第３のＮｃｈ ＭＯＳトランジスタのソースに接続され、ソースが前記低電位側電源に接続され、ゲートに前記第２のバイアス電圧が入力され、前記第２のバイアス電圧によりオンして第２の電流を生成する第４のＮｃｈ ＭＯＳトランジスタと、前記チャージポンプ回路の前記出力ノードの第１の信号と、前記第４のＰｃｈ ＭＯＳトランジスタのドレイン及び前記第３のＮｃｈ ＭＯＳトランジスタのドレインの間の出力ノードの第２の信号とを入力し、前記第１の信号及び前記第２の信号を差動増幅する差動増幅回路と、ソースが前記高電位側電源に接続され、ゲートに前記差動増幅回路から出力された差動増幅信号を入力し、前記差動増幅信号の値に応じた補正チャージポンプ電流を前記第１のＰｃｈ ＭＯＳトランジスタのドレイン及び前記第２のＰｃｈ ＭＯＳトランジスタのソースの間の出力ノードに供給する第５のＰｃｈ ＭＯＳトランジスタと、ソースが前記高電位側電源に接続され、ゲートに前記差動増幅回路から出力された前記差動増幅信号を入力し、前記差動増幅信号の値に応じた前記第１の電流及び前記第２の電流を等しくするように補正する補正電流を前記第３のＰｃｈ ＭＯＳトランジスタのドレイン及び前記第４のＰｃｈ ＭＯＳトランジスタのソースの間の出力ノードに供給する第６のＰｃｈ ＭＯＳトランジスタとを備え、前記充電電流及び前記放電電流を等しくするように補正する電流補正手段とを有するチャージポンプ電流補正回路とを具備することを特徴とする。   Furthermore, in order to achieve the above object, a clock generator according to another aspect of the present invention includes a first Pch MOS transistor, a second Pch MOS transistor, a first Pch MOS transistor, a first Pch MOS transistor, a first Pch MOS transistor, An Nch MOS transistor and a second Nch MOS transistor are connected in cascade, and the first Pch MOS transistor is turned on by a first bias voltage input to the gate to generate a charging current, and the second Pch MOS is generated. The transistor is turned on / off by the DOWN signal output from the phase comparator inputted to the gate, and the first Nch MOS transistor is turned on / off by the UP signal outputted from the phase comparator inputted to the gate. A second bias which is turned off and the second Nch MOS transistor is input to the gate A charge pump circuit that generates a discharge current by being turned on by a voltage and outputs an output signal from an output node between the drain of the second Pch MOS transistor and the drain of the first Nch MOS transistor; A third Pch MOS transistor connected to the potential side power supply, having the gate supplied with the first bias voltage and being turned on by the first bias voltage to generate a first current; A fourth Pch MOS transistor connected to the drain of the Pch MOS transistor and turned on by the low potential side power supply applied to the gate, and a drain connected to the drain of the fourth Pch MOS transistor and applied to the gate A third Nch MOS transistor which is turned on by the high potential side power supply; Is connected to the source of the third Nch MOS transistor, the source is connected to the low potential side power supply, the second bias voltage is input to the gate, and the second bias voltage is turned on to turn on the second A fourth Nch MOS transistor for generating a current; a first signal at the output node of the charge pump circuit; and an output between a drain of the fourth Pch MOS transistor and a drain of the third Nch MOS transistor. A differential amplifier circuit that inputs a second signal of a node and differentially amplifies the first signal and the second signal; a source connected to the high-potential side power supply; and a differential amplifier at a gate A differential amplification signal output from the circuit is input, and a correction charge pump current corresponding to the value of the differential amplification signal is supplied to the first Pch MOS transistor. A fifth Pch MOS transistor to be supplied to an output node between the source and the source of the second Pch MOS transistor, the source is connected to the high potential side power source, and the gate is output from the differential amplifier circuit A correction current for inputting a differential amplification signal and correcting the first current and the second current according to the value of the differential amplification signal to be equal to each other is supplied to the drain of the third Pch MOS transistor and the A charge pump current correction comprising: a sixth Pch MOS transistor for supplying an output node between the sources of the fourth Pch MOS transistor; and current correction means for correcting the charge current and the discharge current to be equal. And a circuit.

本発明によれば、チャージポンプ回路の出力電圧変動を抑制できるチャージポンプ電流補正回路を備えたクロックジェネレータを提供することができる。   According to the present invention, it is possible to provide a clock generator including a charge pump current correction circuit that can suppress fluctuations in the output voltage of the charge pump circuit.

以下本発明の実施例について図面を参照しながら説明する。   Embodiments of the present invention will be described below with reference to the drawings.

まず、本発明の実施例１に係るクロックジェネレータについて、図面を参照して説明する。図１はＰＬＬ回路を示すブロック図である。本実施例では、チャージポンプ回路の出力電圧変動を抑制するために、Ｐｃｈ ＭＯＳトランジスタ側に流れる充電電流を補正するチャージポンプ電流補正回路を設けている。   First, a clock generator according to a first embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing a PLL circuit. In the present embodiment, a charge pump current correction circuit for correcting a charging current flowing in the Pch MOS transistor side is provided in order to suppress fluctuations in the output voltage of the charge pump circuit.

図１に示すように、ＰＬＬ回路１には、位相比較器２、チャージポンプ回路・ＬＰＦ部３、ＶＣＯ４、及び分周器５が設けられている。   As shown in FIG. 1, the PLL circuit 1 is provided with a phase comparator 2, a charge pump circuit / LPF unit 3, a VCO 4, and a frequency divider 5.

位相比較器２は、例えば、外部から入力される入力信号Ｆｉｎをクロック信号として入力する第１のフリップフロップ、帰還信号である分周信号Ｆｏｓｃをクロック信号として入力する第２のフリップフロップ、信号処理を行うゲート回路、及び位相差“０”付近の不感帯対策としての複数段のインバータからなる遅延回路を有する（図示していない）。   The phase comparator 2 includes, for example, a first flip-flop that inputs an externally input signal Fin as a clock signal, a second flip-flop that receives a frequency-divided signal Fosc as a clock signal, and signal processing And a delay circuit composed of a plurality of stages of inverters as a dead zone countermeasure near the phase difference “0” (not shown).

そして、位相比較器２は、入力信号Ｆｉｎ及び分周信号Ｆｏｓｃの位相を比較し、一方が他方に対して位相が進んでいるか遅れているかにより、出力ノードＮ１にＵＰ信号である位相差信号Ｕｐ或いは出力ノードＮ２にＤＯＷＮ信号である位相差信号Ｄｎのいずれか一方の信号を出力する。なお、位相比較器２では、位相差“０”付近でも位相差信号Ｕｐと位相差信号Ｄｎが出力される。   Then, the phase comparator 2 compares the phases of the input signal Fin and the frequency-divided signal Fosc, and the phase difference signal Up that is an UP signal is output to the output node N1 depending on whether one of the phase is advanced or delayed with respect to the other. Alternatively, one of the phase difference signals Dn, which is a DOWN signal, is output to the output node N2. The phase comparator 2 outputs the phase difference signal Up and the phase difference signal Dn even near the phase difference “0”.

チャージポンプ回路・ＬＰＦ部３は、位相比較器２とＶＣＯ４の間に設けられ、位相比較器２から出力された位相差信号Ｕｐと位相差信号Ｄｎを入力し、ＬＰＦを介して、出力ノードＮ３からＶＣＯ４の発振電圧を制御するＶＣＯ制御電圧ＶｖｃｏをＶＣＯ４に供給する。なお、チャージポンプ回路・ＬＰＦ部３の回路構成及び動作については後に詳述する。   The charge pump circuit / LPF unit 3 is provided between the phase comparator 2 and the VCO 4, and receives the phase difference signal Up and the phase difference signal Dn output from the phase comparator 2, and outputs the output node N3 via the LPF. The VCO control voltage Vvco for controlling the oscillation voltage of the VCO 4 is supplied to the VCO 4. The circuit configuration and operation of the charge pump circuit / LPF unit 3 will be described in detail later.

ＶＣＯ４は、チャージポンプ回路・ＬＰＦ部３と分周器５の間に設けられ、チャージポンプ回路・ＬＰＦ部３から出力されたＶＣＯ４に対する制御信号となるＶＣＯ制御電圧Ｖｖｃｏを入力し、ＶＣＯ制御電圧Ｖｖｃｏの値に応じて発振周波数を変化させ、その信号を出力ノードから発振信号Ｆｏｕｔとして、分周器５及び外部に出力する。   The VCO 4 is provided between the charge pump circuit / LPF unit 3 and the frequency divider 5 and receives the VCO control voltage Vvco serving as a control signal for the VCO 4 output from the charge pump circuit / LPF unit 3. The oscillation frequency is changed according to the value of, and the signal is output from the output node as the oscillation signal Fout to the frequency divider 5 and the outside.

分周器５は、ＶＣＯ４と位相比較器２の間に設けられ、ＶＣＯ４から出力された発振信号Ｆｏｕｔを入力し、発振信号Ｆｏｕｔの周波数を１／Ｎに分周して位相比較器２に出力する。   The frequency divider 5 is provided between the VCO 4 and the phase comparator 2, receives the oscillation signal Fout output from the VCO 4, divides the frequency of the oscillation signal Fout by 1 / N, and outputs it to the phase comparator 2. To do.

次に、ＰＬＬ回路の動作について図２を参照して説明する。図２は、ＰＬＬ回路の動作を示す図、図２（ａ）は帰還信号としての分周信号の位相が入力信号の位相よりも遅い場合のＰＬＬ回路の動作を示す図、図２（ｂ）は帰還信号としての分周信号の位相が入力信号の位相よりも速い場合のＰＬＬ回路の動作を示す図である。   Next, the operation of the PLL circuit will be described with reference to FIG. 2 is a diagram illustrating the operation of the PLL circuit, FIG. 2A is a diagram illustrating the operation of the PLL circuit when the phase of the frequency-divided signal as the feedback signal is slower than the phase of the input signal, and FIG. FIG. 5 is a diagram showing the operation of the PLL circuit when the phase of the frequency-divided signal as a feedback signal is faster than the phase of the input signal.

図２（ａ）に示すように、帰還信号としての分周信号Ｆｏｓｃの位相が入力信号Ｆｉｎよりも位相が遅い場合のＰＬＬ回路の動作は、入力信号Ｆｉｎと分周信号Ｆｏｕｔの位相差が異なる期間だけＵＰ信号である位相差信号Ｕｐを受け、チャージポンプによる放電電流によりＶＣＯ制御電圧Ｖｖｃｏが降下して、ＶＣＯ４の出力周波数である発振信号Ｆｏｕｔの周波数が高くなり、分周信号Ｆｏｓｃの立ち上がりエッジが入力信号Ｆｉｎの立ち上がりエッジに近づく。   As shown in FIG. 2A, the operation of the PLL circuit when the phase of the divided signal Fosc as a feedback signal is slower than the input signal Fin is different in the phase difference between the input signal Fin and the divided signal Fout. The phase difference signal Up, which is an UP signal for a period, is received, the VCO control voltage Vvco drops due to the discharge current from the charge pump, the frequency of the oscillation signal Fout, which is the output frequency of the VCO 4, increases, and the rising edge of the divided signal Fosc Approaches the rising edge of the input signal Fin.

一方、図２（ｂ）に示すように、帰還信号としての分周信号Ｆｏｓｃの位相が入力信号Ｆｉｎよりも位相が速い場合のＰＬＬ回路の動作は、分周信号Ｆｏｕｔと入力信号Ｆｉｎの位相差が異なる期間だけＤＯＷＮ信号である位相差信号Ｄｎを受け、チャージポンプによる充電電流によりＶＣＯ制御電圧Ｖｖｃｏが上昇して、ＶＣＯ４の出力周波数である発振信号Ｆｏｕｔの周波数が低くなり、分周信号Ｆｏｓｃの立ち上がりエッジが入力信号Ｆｉｎの立ち上がりエッジに近づく。   On the other hand, as shown in FIG. 2B, the operation of the PLL circuit when the phase of the divided signal Fosc as a feedback signal is faster than the input signal Fin is the phase difference between the divided signal Fout and the input signal Fin. The phase difference signal Dn, which is a DOWN signal, is received only during different periods, the VCO control voltage Vvco is increased by the charging current from the charge pump, the frequency of the oscillation signal Fout, which is the output frequency of the VCO 4, is lowered, and the frequency-divided signal Fosc The rising edge approaches the rising edge of the input signal Fin.

次に、チャージポンプ回路・ＬＰＦ部の回路構成について図３を参照して説明する。図３は、チャージポンプ回路・ＬＰＦ部を示す回路図である。   Next, the circuit configuration of the charge pump circuit / LPF unit will be described with reference to FIG. FIG. 3 is a circuit diagram showing the charge pump circuit / LPF unit.

図３に示すように、チャージポンプ回路・ＬＰＦ部３は、チャージポンプ回路６、バイアス回路７、ＬＰＦ８、及びチャージポンプ電流補正回路９から構成されている。なお、ＬＰＦはループフィルタとも呼称される。   As shown in FIG. 3, the charge pump circuit / LPF unit 3 includes a charge pump circuit 6, a bias circuit 7, an LPF 8, and a charge pump current correction circuit 9. The LPF is also called a loop filter.

バイアス回路７は、チャージポンプ回路６及びチャージポンプ電流補正回路９に、一定なバイアス電圧であるＰｃｈ ＭＯＳトランジスタ制御用バイアス電圧Ｖｐ及びＮｃｈ ＭＯＳトランジスタ制御用バイアス電圧Ｖｎを供給する。   The bias circuit 7 supplies the charge pump circuit 6 and the charge pump current correction circuit 9 with a Pch MOS transistor control bias voltage Vp and an Nch MOS transistor control bias voltage Vn, which are constant bias voltages.

チャージポンプ回路６は、Ｐｃｈ ＭＯＳトランジスタＰＴ１、Ｐｃｈ ＭＯＳトランジスタＰＴ２、Ｎｃｈ ＭＯＳトランジスタＮＴ１、及びＮｃｈ ＭＯＳトランジスタＮＴ２から構成される電流出力型チャージポンプ回路である。なお、ＭＯＳトランジスタは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とも呼称される。   The charge pump circuit 6 is a current output type charge pump circuit composed of a Pch MOS transistor PT1, a Pch MOS transistor PT2, an Nch MOS transistor NT1, and an Nch MOS transistor NT2. The MOS transistor is also referred to as a MOSFET (Metal Oxide Semiconductor Field Effect Transistor).

Ｐｃｈ ＭＯＳトランジスタＰＴ１は、ソースが高電位側電源Ｖｄｄに接続され、ゲートにバイアス回路７から供給されるバイアス電圧Ｖｐが印加され、ドレインがＰｃｈ ＭＯＳトランジスタＰＴ２のソースに接続され、ソースからドレイン方向にＰｃｈ ＭＯＳトランジスタ電流Ｉｐｃｈを流す電流源として機能する。Ｐｃｈ ＭＯＳトランジスタＰＴ２は、ゲートに位相差信号Ｄｎを入力し、ドレインがＮｃｈ ＭＯＳトランジスタＮＴ１のドレインに接続され、位相差信号Ｄｎの信号レベルによりオン・オフ動作する。   In the Pch MOS transistor PT1, the source is connected to the high potential side power supply Vdd, the bias voltage Vp supplied from the bias circuit 7 is applied to the gate, the drain is connected to the source of the Pch MOS transistor PT2, and the source extends in the drain direction. It functions as a current source for flowing the Pch MOS transistor current Ipch. The Pch MOS transistor PT2 receives the phase difference signal Dn at its gate, the drain is connected to the drain of the Nch MOS transistor NT1, and is turned on / off depending on the signal level of the phase difference signal Dn.

Ｎｃｈ ＭＯＳトランジスタＮＴ１は、ゲートに位相差信号Ｕｐを入力し、ソースがＮｃｈ ＭＯＳトランジスタＮＴ２のドレインに接続され、位相差信号Ｕｐの信号レベルによりオン・オフ動作する。Ｎｃｈ ＭＯＳトランジスタＮＴ２は、ゲートにバイアス回路７から供給されるバイアス電圧Ｖｎが印加され、ソースが低電位側電源Ｖｓｓに接続され、ドレインからソース方向にＮｃｈ ＭＯＳトランジスタ電流Ｉｎｃｈを流す電流源として機能する。   The N-channel MOS transistor NT1 receives the phase difference signal Up at its gate, the source is connected to the drain of the N-channel MOS transistor NT2, and is turned on / off depending on the signal level of the phase difference signal Up. The Nch MOS transistor NT2 has a gate to which the bias voltage Vn supplied from the bias circuit 7 is applied, a source connected to the low potential side power supply Vss, and functions as a current source for flowing the Nch MOS transistor current Inch from the drain to the source. .

ここで、Ｐｃｈ ＭＯＳトランジスタ電流Ｉｐｃｈは、Ｐｃｈ ＭＯＳトランジスタＰＴ１の出力インピーダンスがＮｃｈ ＭＯＳトランジスタＮＴ２の出力インピーダンスよりも大きいので、Ｎｃｈ ＭＯＳトランジスタ電流Ｉｎｃｈよりも小さい。   Here, the Pch MOS transistor current Ipch is smaller than the Nch MOS transistor current Inch because the output impedance of the Pch MOS transistor PT1 is larger than the output impedance of the Nch MOS transistor NT2.

なお、チャージポンプ回路６は、位相差信号Ｕｐの信号レベルが“Ｌｏｗ”レベル、位相差信号Ｄｎの信号レベルが“Ｌｏｗ”レベルのとき、Ｐｃｈ ＭＯＳトランジスタＰＴ２のドレインとＮｃｈ ＭＯＳトランジスタＮＴ１のドレイン間の出力ノードＮ１１からＬＰＦ８を充電する充電電流を出力し、位相差信号Ｕｐの信号レベルが“Ｈｉｇｈ”レベル、位相差信号Ｄｎの信号レベルが“Ｈｉｇｈ”レベルのとき、低電位側電源Ｖｓｓ側にＬＰＦ８を放電する放電電流を流す。   Note that when the signal level of the phase difference signal Up is “Low” level and the signal level of the phase difference signal Dn is “Low” level, the charge pump circuit 6 is connected between the drain of the Pch MOS transistor PT2 and the drain of the Nch MOS transistor NT1. When the charging current for charging the LPF 8 is output from the output node N11, the signal level of the phase difference signal Up is “High” level, and the signal level of the phase difference signal Dn is “High” level, the low potential side power supply Vss side A discharge current for discharging the LPF 8 is supplied.

ＬＰＦ８は、高電位側電源Ｖｄｄと出力ノードＮ１１及び出力ノードＮ３の間に縦続接続されたコンデンサＣ１及び抵抗Ｒ１から構成され、チャージポンプ回路６から出力された信号にもとづいて、出力ノードＮ３からＶＣＯ制御電圧Ｖｖｃｏを出力する。   The LPF 8 includes a capacitor C1 and a resistor R1 cascaded between the high-potential-side power supply Vdd, the output node N11, and the output node N3. The LPF 8 is connected to the VCO from the output node N3 based on the signal output from the charge pump circuit 6. A control voltage Vvco is output.

チャージポンプ電流補正回路９は、Ｐｃｈ ＭＯＳトランジスタＰＴ１ａ、Ｐｃｈ ＭＯＳトランジスタＰＴ２ａ、Ｐｃｈ ＭＯＳトランジスタＰＴ３、Ｐｃｈ ＭＯＳトランジスタＰＴ３ａ、Ｎｃｈ ＭＯＳトランジスタＮＴ１ａ、Ｎｃｈ ＭＯＳトランジスタＮＴ２ａ、及び差動増幅回路１０から構成されている。   The charge pump current correction circuit 9 includes a Pch MOS transistor PT1a, a Pch MOS transistor PT2a, a Pch MOS transistor PT3, a Pch MOS transistor PT3a, an Nch MOS transistor NT1a, an Nch MOS transistor NT2a, and a differential amplifier circuit 10.

Ｐｃｈ ＭＯＳトランジスタＰＴ１ａは、ソースが高電位側電源Ｖｄｄに接続され、ゲートにバイアス回路７から供給されるバイアス電圧Ｖｐが印加され、ドレインがＰｃｈ ＭＯＳトランジスタＰＴ２ａのソースに接続され、第１の電流が流れる電流源として機能する。Ｐｃｈ ＭＯＳトランジスタＰＴ２ａは、ゲートが低電位側電源Ｖｓｓに接続され、ドレインがＮｃｈ ＭＯＳトランジスタＮＴ１ａのドレインに接続され、常にオンしている。   In the Pch MOS transistor PT1a, the source is connected to the high potential side power supply Vdd, the bias voltage Vp supplied from the bias circuit 7 is applied to the gate, the drain is connected to the source of the Pch MOS transistor PT2a, and the first current is Functions as a flowing current source. The Pch MOS transistor PT2a has a gate connected to the low potential side power source Vss and a drain connected to the drain of the Nch MOS transistor NT1a, and is always on.

Ｎｃｈ ＭＯＳトランジスタＮＴ１ａは、ゲートが高電位側電源Ｖｄｄに接続され、ソースがＮｃｈ ＭＯＳトランジスタＮＴ２ａのドレインに接続され、常にオンしている。Ｎｃｈ ＭＯＳトランジスタＮＴ２ａは、ゲートにバイアス回路７から供給されるバイアス電圧Ｖｎが印加され、ソースが低電位側電源Ｖｓｓに接続され、第２の電流が流れる電流源として機能する。なお、Ｐｃｈ ＭＯＳトランジスタＰＴ１ａ、Ｐｃｈ ＭＯＳトランジスタＰＴ２ａ、Ｎｃｈ ＭＯＳトランジスタＮＴ１ａ、及びＮｃｈ ＭＯＳトランジスタＮＴ２ａは、電流生成手段として機能する。   The Nch MOS transistor NT1a has a gate connected to the high potential power source Vdd and a source connected to the drain of the Nch MOS transistor NT2a, and is always on. The Nch MOS transistor NT2a functions as a current source in which the bias voltage Vn supplied from the bias circuit 7 is applied to the gate, the source is connected to the low-potential side power supply Vss, and the second current flows. The Pch MOS transistor PT1a, the Pch MOS transistor PT2a, the Nch MOS transistor NT1a, and the Nch MOS transistor NT2a function as current generating means.

差動増幅回路１０は、入力の＋側にＰｃｈ ＭＯＳトランジスタＰＴ２ａのドレインとＮｃｈ ＭＯＳトランジスタＮＴ１ａのドレインの間の出力ノードＮ１１ａの信号を入力し、入力の−側に出力ノードＮ３の信号を入力し、＋側に入力される入力信号と−側に入力される入力信号とを比較し、比較増幅した信号を出力ノードＮ１３から出力する。   The differential amplifier circuit 10 inputs the signal of the output node N11a between the drain of the Pch MOS transistor PT2a and the drain of the Nch MOS transistor NT1a to the positive side of the input, and inputs the signal of the output node N3 to the negative side of the input. The input signal input to the + side and the input signal input to the − side are compared, and a comparatively amplified signal is output from the output node N13.

Ｐｃｈ ＭＯＳトランジスタＰＴ３は、ソースが高電位側電源Ｖｄｄに接続され、ドレインがＰｃｈ ＭＯＳトランジスタＰＴ１のドレインとＰｃｈ ＭＯＳトランジスタＰＴ２のソースの間の出力ノードＮ１２に接続され、ゲートに差動増幅回路１０から出力された比較増幅信号を入力して、比較増幅信号の信号レベルに応じた補正Ｐｃｈ ＭＯＳトランジスタ電流ΔＩｐｃｈを出力ノードＮ１２側に供給する。なお、Ｐｃｈ ＭＯＳトランジスタＰＴ３は、充電電流と放電電流を等しくするための補正チャージポンプ電流を流す電流補正手段として機能する。   The Pch MOS transistor PT3 has a source connected to the high potential side power source Vdd, a drain connected to the output node N12 between the drain of the Pch MOS transistor PT1 and the source of the Pch MOS transistor PT2, and a gate connected to the differential amplifier circuit 10 The output comparison amplification signal is input, and a corrected Pch MOS transistor current ΔIpch corresponding to the signal level of the comparison amplification signal is supplied to the output node N12 side. Note that the Pch MOS transistor PT3 functions as a current correction means for supplying a correction charge pump current for equalizing the charge current and the discharge current.

Ｐｃｈ ＭＯＳトランジスタＰＴ３ａは、ソースが高電位側電源Ｖｄｄに接続され、ドレインがＰｃｈ ＭＯＳトランジスタＰＴ１ａのドレインとＰｃｈ ＭＯＳトランジスタＰＴ２ａのソースの間の出力ノードＮ１２ａに接続され、ゲートに差動増幅回路１０から出力された比較増幅信号を入力して、Ｐｃｈ ＭＯＳトランジスタＰＴ３と同様な動作をして、比較増幅信号の信号レベルに応じた補正電流（補正Ｐｃｈ ＭＯＳトランジスタ電流ΔＩｐｃｈと同レベル）を出力ノードＮ１２ａ側に供給する。なお、Ｐｃｈ ＭＯＳトランジスタＰＴ３ａは、第１の電流と第２の電流を等しくするための補正電流を流す電流補正手段として機能する。   The Pch MOS transistor PT3a has a source connected to the high potential side power supply Vdd, a drain connected to the output node N12a between the drain of the Pch MOS transistor PT1a and the source of the Pch MOS transistor PT2a, and a gate connected to the differential amplifier circuit 10. The output comparison amplified signal is input, the same operation as that of the Pch MOS transistor PT3 is performed, and a correction current corresponding to the signal level of the comparison amplification signal (the same level as the correction Pch MOS transistor current ΔIpch) is output node N12a side. To supply. Note that the Pch MOS transistor PT3a functions as a current correction unit that supplies a correction current for equalizing the first current and the second current.

ここで、Ｐｃｈ ＭＯＳトランジスタＰＴ１乃至ＰＴ３は、Ｐｃｈ ＭＯＳトランジスタＰＴ１ａ乃至ＰＴ３ａと同一ゲート寸法（ゲート長Ｌｇ及びゲート幅Ｗｇが同一寸法）、或いはＰｃｈ ＭＯＳトランジスタＰＴ１ａ乃至ＰＴ３ａをＫ倍（ＷｇをＫ倍、ＬｇをＫ倍）にするのが好ましい。Ｎｃｈ ＭＯＳトランジスタＮＴ１及びＮｃｈ ＭＯＳトランジスタＮＴ２は、Ｎｃｈ ＭＯＳトランジスタＮＴ１ａ及びＮｃｈ ＭＯＳトランジスタＮＴ２ａと同一ゲート寸法（ゲート長Ｌｇ及びゲート幅Ｗｇが同一寸法）、或いはＮｃｈ ＭＯＳトランジスタＮＴ１ａ及びＮｃｈ ＭＯＳトランジスタＮＴ２ａをＫ倍（Ｗｇ及びＬｇをＫ倍）にするのが好ましい。更に、ＭＯＳトランジスタの出力インピーダンスのバラツキを抑制するためにＫの値は１以上が好ましい。   Here, the Pch MOS transistors PT1 to PT3 have the same gate dimensions as the Pch MOS transistors PT1a to PT3a (the gate length Lg and the gate width Wg are the same dimensions), or Pch MOS transistors PT1a to PT3a K times (Wg is K times, Lg is preferably K times). The Nch MOS transistor NT1 and the Nch MOS transistor NT2 have the same gate size (the gate length Lg and the gate width Wg are the same size) as the Nch MOS transistor NT1a and the Nch MOS transistor NT2a, or K times the Nch MOS transistor NT1a and the Nch MOS transistor NT2a. (Wg and Lg are preferably K times). Further, the value of K is preferably 1 or more in order to suppress variations in the output impedance of the MOS transistor.

次に、チャージポンプ回路の特性について、図４及び図５を参照して説明する。図４は、従来のロック点の最大値及び最小値を有するチャージポンプ回路の出力電圧とチャージポンプ電流の関係を示す図、図５は実施例１のロック点の最大値及び最小値を有するチャージポンプ回路の出力電圧とチャージポンプ電流の関係を示す図、図６は実施例１の１点ロックの場合のチャージポンプ回路の出力電圧とチャージポンプ電流の関係を示す図である。ここで、従来のチャージポンプ回路では、チャージポンプ電流補正回路を設けていない。   Next, the characteristics of the charge pump circuit will be described with reference to FIGS. FIG. 4 is a diagram showing the relationship between the output voltage of the charge pump circuit having the maximum value and the minimum value of the conventional lock point and the charge pump current, and FIG. 5 is a charge having the maximum value and the minimum value of the lock point of the first embodiment. FIG. 6 is a diagram showing the relationship between the output voltage of the pump circuit and the charge pump current, and FIG. 6 is a diagram showing the relationship between the output voltage of the charge pump circuit and the charge pump current in the case of the one-point lock of the first embodiment. Here, the charge pump current correction circuit is not provided in the conventional charge pump circuit.

図４に示すように、従来では、Ｐｃｈ ＭＯＳトランジスタが最小値でのロック点Ａ１及び最大値でのロック点Ａ２を有し、Ｎｃｈ ＭＯＳトランジスタ最小値でのロック点Ｂ２及び最大値でのロック点Ｂ１を有する２点でロックするように設定されていると、出力電圧（ＣＨＰ出力電圧）の値の差が大きい場合、本来同じ値であるべき充電電流と放電電流に差が発生する。この結果、充電時の出力電圧はＡ１、Ａ２であるのに、放電時の出力電圧はＢ２、Ｂ１であり一致しない。このため、所望の出力電圧を得ることができなくなる。   As shown in FIG. 4, conventionally, the Pch MOS transistor has a lock point A1 at the minimum value and a lock point A2 at the maximum value, and a lock point B2 at the minimum value of the Nch MOS transistor and a lock point at the maximum value. If it is set to lock at two points having B1, if the difference between the values of the output voltage (CHP output voltage) is large, a difference occurs between the charging current and the discharging current that should be the same value. As a result, although the output voltages at the time of charging are A1 and A2, the output voltages at the time of discharging are B2 and B1, which do not match. For this reason, a desired output voltage cannot be obtained.

一方、図５に示すように、本実施例では、Ｐｃｈ ＭＯＳトランジスタＰＴ１及びＮｃｈ ＭＯＳトランジスタＮＴ２が共に2点の最大値及び最小値でロックするように設定されていると、ロック点の最大値では、差動増幅回路１０から出力される比較増幅信号によりＰｃｈ ＭＯＳトランジスタＰＴ３が動作し、補正Ｐｃｈ ＭＯＳトランジスタ電流がチャージポンプ回路６に供給され、
Ｉｎｃｈ＝Ｉｐｃｈ＋ΔＩｐｃｈ・・・・・・・・・・・・・・・式（１）
となり、ロック点の最小値ばかりでなく、ロック点の最大値でも充電電流と放電電流が等しくなるので、出力電圧を一定な値に保持することができる。 On the other hand, as shown in FIG. 5, in this embodiment, if both the Pch MOS transistor PT1 and the Nch MOS transistor NT2 are set to lock at the maximum value and the minimum value of two points, the maximum value of the lock point is The Pch MOS transistor PT3 is operated by the comparison amplification signal output from the differential amplifier circuit 10, and the corrected Pch MOS transistor current is supplied to the charge pump circuit 6,
Inch = Ipch + ΔIpch Equation (1)
Thus, not only the minimum value of the lock point but also the maximum value of the lock point, the charging current and the discharging current become equal, so that the output voltage can be held at a constant value.

また、図６に示すように、１点ロックの場合でも、Ｐｃｈ ＭＯＳトランジスタＰＴ１がロック点Ａ２から、差動増幅回路１０から出力される比較増幅信号によりＰｃｈ ＭＯＳトランジスタＰＴ３が動作して、本来のロック点Ａ１でロックされ、充電電流と放電電流が等しくなるので出力電圧を一定な値に保持することができる。   As shown in FIG. 6, even in the case of one-point lock, the Pch MOS transistor PT1 operates from the lock point A2 by the comparison amplification signal output from the differential amplifier circuit 10, and the original Pch MOS transistor PT3 operates. It is locked at the lock point A1, and the charge current and the discharge current become equal, so that the output voltage can be held at a constant value.

上述したように、本実施例のクロックジェネレータでは、チャージポンプ回路６の充電電流と放電電流を同一にするための補正チャージポンプ電流である補正Ｐｃｈ ＭＯＳトランジスタ電流ΔＩｐｃｈをチャージポンプ回路６に供給するチャージポンプ電流補正回路９が設けられている。このため、プロセスバラツキにより、充電電流を発生するＰｃｈ ＭＯＳトランジスタの出力インピーダンスが放電電流を発生するＮｃｈ ＭＯＳトランジスタの出力インピーダンスよりも大きくなった場合でも充電電流と放電電流を同一にすることができ、チャージポンプ回路６の出力電圧を一定に保つことができる。   As described above, in the clock generator of this embodiment, the charge for supplying the charge pump circuit 6 with the correction Pch MOS transistor current ΔIpch, which is the correction charge pump current for making the charge current and the discharge current of the charge pump circuit 6 the same. A pump current correction circuit 9 is provided. For this reason, even when the output impedance of the Pch MOS transistor that generates the charging current becomes larger than the output impedance of the Nch MOS transistor that generates the discharging current due to process variations, the charging current and the discharging current can be made the same. The output voltage of the charge pump circuit 6 can be kept constant.

更に、位相比較器の位相差“０”付近で発生する不感帯対策として複数段のインバータからなる遅延回路を位相比較器に設けた場合、Ｐｃｈ ＭＯＳトランジスタの出力インピーダンスがＮｃｈ ＭＯＳトランジスタの出力インピーダンスよりも大きくなっても充電電流と放電電流を同一にすることができ、チャージポンプ回路６の位相差“０”付近での出力電圧を一定に保つことができる。   Furthermore, when a delay circuit comprising a plurality of stages of inverters is provided in the phase comparator as a countermeasure for the dead zone occurring near the phase difference “0” of the phase comparator, the output impedance of the Pch MOS transistor is higher than the output impedance of the Nch MOS transistor. Even if it becomes larger, the charge current and the discharge current can be made the same, and the output voltage in the vicinity of the phase difference “0” of the charge pump circuit 6 can be kept constant.

したがって、チャージポンプ回路６の出力電圧変動によって発生するＶＣＯ４の発振周波数変動（所謂 ＶＣＯの出力ジッタ）を抑制できるので、ＰＬＬ回路１のジッタを低減することができる。   Therefore, fluctuations in the oscillation frequency of the VCO 4 (so-called VCO output jitter) caused by fluctuations in the output voltage of the charge pump circuit 6 can be suppressed, so that jitter in the PLL circuit 1 can be reduced.

なお、本実施例では、チャージポンプ電流補正回路をＰＬＬ回路に適用したが、ＤＬＬ回路に適用することができる。更に、電流出力型であるチャージポンプ回路６に、出力が切り替わる時に発生する出力電圧のアンダーシュート現象であるグリッチを抑制するために、差動増幅回路を備えたボルテージフォロワを追加してもよい。   In this embodiment, the charge pump current correction circuit is applied to the PLL circuit, but can be applied to a DLL circuit. Furthermore, a voltage follower having a differential amplifier circuit may be added to the charge pump circuit 6 of the current output type in order to suppress a glitch that is an undershoot phenomenon of the output voltage that occurs when the output is switched.

次に、本発明の実施例２に係るクロックジェネレータについて、図面を参照して説明する。図７はチャージポンプ回路・ＬＰＦ部を示す回路図である。チャージポンプ回路の出力電圧変動を抑制するために、Ｎｃｈ ＭＯＳトランジスタ側に流れる放電電流を補正するチャージポンプ電流補正回路を設けている。   Next, a clock generator according to a second embodiment of the present invention will be described with reference to the drawings. FIG. 7 is a circuit diagram showing the charge pump circuit / LPF section. In order to suppress fluctuations in the output voltage of the charge pump circuit, a charge pump current correction circuit for correcting the discharge current flowing to the Nch MOS transistor side is provided.

以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。   In the following, the same components as those in the first embodiment are denoted by the same reference numerals, and the description thereof is omitted, and only different portions are described.

図７に示すように、チャージポンプ回路・ＬＰＦ部３ａは、チャージポンプ回路６、バイアス回路７、ＬＰＦ８、及びチャージポンプ電流補正回路９ａから構成されている。   As shown in FIG. 7, the charge pump circuit / LPF unit 3a includes a charge pump circuit 6, a bias circuit 7, an LPF 8, and a charge pump current correction circuit 9a.

バイアス回路７は、チャージポンプ回路６及びチャージポンプ電流補正回路９ａに、一定なバイアス電圧であるＰｃｈ ＭＯＳトランジスタ制御用バイアス電圧Ｖｐ及びＮｃｈ ＭＯＳトランジスタ制御用バイアス電圧Ｖｎを供給する。   The bias circuit 7 supplies the charge pump circuit 6 and the charge pump current correction circuit 9a with a Pch MOS transistor control bias voltage Vp and an Nch MOS transistor control bias voltage Vn, which are constant bias voltages.

チャージポンプ回路６は、Ｐｃｈ ＭＯＳトランジスタＰＴ１、Ｐｃｈ ＭＯＳトランジスタＰＴ２、Ｎｃｈ ＭＯＳトランジスタＮＴ１、及びＮｃｈ ＭＯＳトランジスタＮＴ２から構成される電流出力型チャージポンプ回路である。そして、Ｐｃｈ ＭＯＳトランジスタ電流Ｉｐｃｈは、Ｐｃｈ ＭＯＳトランジスタＰＴ１の出力インピーダンスがＮｃｈ ＭＯＳトランジスタＮＴ２の出力インピーダンスよりも小さいので、Ｎｃｈ ＭＯＳトランジスタ電流Ｉｎｃｈよりも大きい。   The charge pump circuit 6 is a current output type charge pump circuit composed of a Pch MOS transistor PT1, a Pch MOS transistor PT2, an Nch MOS transistor NT1, and an Nch MOS transistor NT2. The Pch MOS transistor current Ipch is larger than the Nch MOS transistor current Inch because the output impedance of the Pch MOS transistor PT1 is smaller than the output impedance of the Nch MOS transistor NT2.

チャージポンプ電流補正回路９ａは、Ｐｃｈ ＭＯＳトランジスタＰＴ１ａ、Ｐｃｈ ＭＯＳトランジスタＰＴ２ａ、Ｎｃｈ ＭＯＳトランジスタＮＴ１ａ、Ｎｃｈ ＭＯＳトランジスタＮＴ２ａ、Ｎｃｈ ＭＯＳトランジスタＮＴ３、Ｎｃｈ ＭＯＳトランジスタＮＴ３ａ及び差動増幅回路１０から構成されている。   The charge pump current correction circuit 9a includes a Pch MOS transistor PT1a, a Pch MOS transistor PT2a, an Nch MOS transistor NT1a, an Nch MOS transistor NT2a, an Nch MOS transistor NT3, an Nch MOS transistor NT3a, and a differential amplifier circuit 10.

Ｐｃｈ ＭＯＳトランジスタＰＴ１ａは、ソースが高電位側電源Ｖｄｄに接続され、ゲートにバイアス回路７から供給されるバイアス電圧Ｖｐが印加され、ドレインがＰｃｈ ＭＯＳトランジスタＰＴ２ａのソースに接続され、電流源として機能する。Ｐｃｈ ＭＯＳトランジスタＰＴ２ａは、ゲートが低電位側電源Ｖｓｓに接続され、ドレインがＮｃｈ ＭＯＳトランジスタＮＴ１ａのドレインに接続され、常にオンしている。   The Pch MOS transistor PT1a has a source connected to the high potential side power supply Vdd, a bias voltage Vp supplied from the bias circuit 7 applied to the gate, and a drain connected to the source of the Pch MOS transistor PT2a, which functions as a current source. . The Pch MOS transistor PT2a has a gate connected to the low potential side power source Vss and a drain connected to the drain of the Nch MOS transistor NT1a, and is always on.

Ｎｃｈ ＭＯＳトランジスタＮＴ１ａは、ゲートが高電位側電源Ｖｄｄに接続され、ソースがＮｃｈ ＭＯＳトランジスタＮＴ２ａのドレインに接続され、常にオンしている。Ｎｃｈ ＭＯＳトランジスタＮＴ２ａは、ゲートにバイアス回路７から供給されるバイアス電圧Ｖｎが印加され、ソースが低電位側電源Ｖｓｓに接続され、電流源として機能する。   The Nch MOS transistor NT1a has a gate connected to the high potential power source Vdd and a source connected to the drain of the Nch MOS transistor NT2a, and is always on. The Nch MOS transistor NT2a has a gate to which the bias voltage Vn supplied from the bias circuit 7 is applied, a source connected to the low potential side power supply Vss, and functions as a current source.

差動増幅回路１０は、入力の＋側にＰｃｈ ＭＯＳトランジスタＰＴ２ａのドレインとＮｃｈ ＭＯＳトランジスタＮＴ１ａのドレインの間の出力ノードＮ１１ａの信号を入力し、入力の−側に出力ノードＮ３の信号を入力し、＋側に入力される入力信号と−側に入力される入力信号とを比較し、比較増幅した信号を出力ノードＮ１３から出力する。   The differential amplifier circuit 10 inputs the signal of the output node N11a between the drain of the Pch MOS transistor PT2a and the drain of the Nch MOS transistor NT1a to the positive side of the input, and inputs the signal of the output node N3 to the negative side of the input. The input signal input to the + side and the input signal input to the − side are compared, and a comparatively amplified signal is output from the output node N13.

Ｎｃｈ ＭＯＳトランジスタＮＴ３は、ドレインがＮｃｈ ＭＯＳトランジスタＮＴ１のソースとＮｃｈ ＭＯＳトランジスタＮＴ２のドレインの間の出力ノードＮ１４に接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートに差動増幅回路１０の出力ノード１３から出力された比較増幅信号を入力して、比較増幅信号の信号レベルに応じた補正Ｎｃｈ ＭＯＳトランジスタ電流ΔＩｎｃｈを低電位側電源Ｖｓｓ側に流す。なお、Ｎｃｈ ＭＯＳトランジスタＮＴ３は、充電電流と放電電流を等しくするための補正チャージポンプ電流を流す電流補正手段として機能する。   The Nch MOS transistor NT3 has a drain connected to the output node N14 between the source of the Nch MOS transistor NT1 and the drain of the Nch MOS transistor NT2, a source connected to the low potential side power supply Vss, and a gate connected to the differential amplifier circuit 10. The comparison amplification signal output from the output node 13 is input, and a corrected Nch MOS transistor current ΔInch corresponding to the signal level of the comparison amplification signal is supplied to the low potential side power supply Vss side. Note that the Nch MOS transistor NT3 functions as a current correction means for supplying a correction charge pump current for equalizing the charge current and the discharge current.

Ｎｃｈ ＭＯＳトランジスタＮＴ３ａは、ドレインがＮｃｈ ＭＯＳトランジスタＮＴ１ａのソースとＮｃｈ ＭＯＳトランジスタＮＴ２ａのドレインの間の出力ノードＮ１４ａに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートに差動増幅回路１０の出力ノード１３から出力された比較増幅信号を入力し、Ｎｃｈ ＭＯＳトランジスタＮＴ３と同様な動作をして、比較増幅信号の信号レベルに応じた補正電流を低電位側電源Ｖｓｓ側に流す。なお、Ｎｃｈ ＭＯＳトランジスタＮＴ３ａは、Ｐｃｈ ＭＯＳトランジスタＰＴ１ａを流れる第１の電流とＮｃｈ ＭＯＳトランジスタＮＴ２ａを流れる第２の電流を等しくするための補正電流を流す電流補正手段として機能する。   The Nch MOS transistor NT3a has a drain connected to the output node N14a between the source of the Nch MOS transistor NT1a and the drain of the Nch MOS transistor NT2a, a source connected to the low potential side power supply Vss, and a gate connected to the differential amplifier circuit 10. The comparison amplification signal output from the output node 13 is input, the same operation as that of the Nch MOS transistor NT3 is performed, and a correction current corresponding to the signal level of the comparison amplification signal is supplied to the low potential side power supply Vss side. Note that the Nch MOS transistor NT3a functions as a current correction means for supplying a correction current for equalizing the first current flowing through the Pch MOS transistor PT1a and the second current flowing through the Nch MOS transistor NT2a.

ここで、Ｐｃｈ ＭＯＳトランジスタＰＴ１及びＰｃｈ ＭＯＳトランジスタＰＴ２は、Ｐｃｈ ＭＯＳトランジスタＰＴ１ａ及びＰｃｈ ＭＯＳトランジスタＰＴ２ａと同一ゲート寸法（ゲート長Ｌｇ及びゲート幅Ｗｇが同一寸法）、或いはＰｃｈ ＭＯＳトランジスタＰＴ１ａ及びＰｃｈ ＭＯＳトランジスタＰＴ２ａをＫ倍（ＷｇをＫ倍、ＬｇをＫ倍）にするのが好ましい。Ｎｃｈ ＭＯＳトランジスタＮＴ１乃至ＮＴ３は、Ｎｃｈ ＭＯＳトランジスタＮＴ１ａ乃至ＮＴ３ａと同一ゲート寸法（ゲート長Ｌｇ及びゲート幅Ｗｇが同一寸法）、或いはＮｃｈ ＭＯＳトランジスタＮＴ１ａ乃至ＮＴ３ａをＫ倍（Ｗｇ及びＬｇをＫ倍）にするのが好ましい。更に、ＭＯＳトランジスタの出力インピーダンスのバラツキを抑制するためにＫの値は１以上が好ましい。   Here, the Pch MOS transistor PT1 and the Pch MOS transistor PT2 have the same gate size (the gate length Lg and the gate width Wg are the same size) as the Pch MOS transistor PT1a and the Pch MOS transistor PT2a, or the Pch MOS transistor PT1a and the Pch MOS transistor PT2a. Is preferably K times (Wg is K times and Lg is K times). The Nch MOS transistors NT1 to NT3 have the same gate dimensions as the Nch MOS transistors NT1a to NT3a (the gate length Lg and the gate width Wg are the same dimensions), or the Nch MOS transistors NT1a to NT3a are K times (Wg and Lg are K times). It is preferable to do this. Further, the value of K is preferably 1 or more in order to suppress variations in the output impedance of the MOS transistor.

次に、チャージポンプ回路の特性について、図８を参照して説明する。図８は、１点ロックの場合のチャージポンプ回路の出力電圧とチャージポンプ電流の関係を示す図である。   Next, the characteristics of the charge pump circuit will be described with reference to FIG. FIG. 8 is a diagram showing the relationship between the output voltage of the charge pump circuit and the charge pump current in the case of one-point lock.

図８に示すように、Ｐｃｈ ＭＯＳトランジスタＰＴ１及びＮｃｈ ＭＯＳトランジスタＮＴ２が共に１点でロックするように設定されていると、Ｎｃｈ ＭＯＳトランジスタＮＴ２がロック点Ｂ２から、差動増幅回路１０から出力される比較増幅信号によりＮｃｈ ＭＯＳトランジスタＮＴ３が動作して、補正Ｎｃｈ ＭＯＳトランジスタ電流がチャージポンプ回路６に供給され、
Ｉｎｃｈ＋ΔＩｎｃｈ＝Ｉｐｃｈ・・・・・・・・・・・・・・・式（２）
となり、本来のロック点Ｂ１でロックされ、充電電流と放電電流が等しくなるので出力電圧を一定な値の保持することができる。 As shown in FIG. 8, when both the Pch MOS transistor PT1 and the Nch MOS transistor NT2 are set to be locked at one point, the Nch MOS transistor NT2 is output from the differential amplifier circuit 10 from the lock point B2. The Nch MOS transistor NT3 operates by the comparison amplification signal, and the corrected Nch MOS transistor current is supplied to the charge pump circuit 6,
Inch + ΔInch = Ipch Equation (2)
Thus, it is locked at the original lock point B1, and the charging current and the discharging current become equal, so that the output voltage can be held at a constant value.

上述したように、本実施例のクロックジェネレータでは、チャージポンプ回路６の充電電流と放電電流を同一にするための補正チャージポンプ電流である補正Ｎｃｈ ＭＯＳトランジスタ電流ΔＩｎｃｈをチャージポンプ回路６に供給するチャージポンプ電流補正回路９ａが設けられている。このため、プロセスバラツキにより、充電電流を発生するＰｃｈ ＭＯＳトランジスタの出力インピーダンスが放電電流を発生するＮｃｈ ＭＯＳトランジスタの出力インピーダンスよりも小さくなった場合でも充電電流と放電電流を同一にすることができ、チャージポンプ回路６の出力電圧を一定に保つことができる。   As described above, in the clock generator of the present embodiment, the charge for supplying the charge pump circuit 6 with the correction Nch MOS transistor current ΔInch, which is the correction charge pump current for making the charge current and the discharge current of the charge pump circuit 6 the same. A pump current correction circuit 9a is provided. For this reason, even if the output impedance of the Pch MOS transistor that generates the charging current is smaller than the output impedance of the Nch MOS transistor that generates the discharging current due to process variations, the charging current and the discharging current can be made the same. The output voltage of the charge pump circuit 6 can be kept constant.

更に、位相比較器の位相差“０”付近で発生する不感帯対策として複数段のインバータからなる遅延回路を位相比較器に設けた場合、Ｐｃｈ ＭＯＳトランジスタの出力インピーダンスがＮｃｈ ＭＯＳトランジスタの出力インピーダンスよりも小さくなっても充電電流と放電電流を同一にすることができ、チャージポンプ回路６の位相差“０”付近での出力電圧を一定に保つことができる。   Furthermore, when a delay circuit comprising a plurality of stages of inverters is provided in the phase comparator as a countermeasure for the dead zone occurring near the phase difference “0” of the phase comparator, the output impedance of the Pch MOS transistor is higher than the output impedance of the Nch MOS transistor. Even if it is reduced, the charging current and the discharging current can be made the same, and the output voltage in the vicinity of the phase difference “0” of the charge pump circuit 6 can be kept constant.

したがって、チャージポンプ回路６の出力電圧変動によって発生するＶＣＯ４の発振周波数変動（所謂 ＶＣＯの出力ジッタ）を抑制できるので、ＰＬＬ回路１のジッタを低減することができる。   Therefore, fluctuations in the oscillation frequency of the VCO 4 (so-called VCO output jitter) caused by fluctuations in the output voltage of the charge pump circuit 6 can be suppressed, so that jitter in the PLL circuit 1 can be reduced.

本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。   The present invention is not limited to the above-described embodiments, and various modifications may be made without departing from the spirit of the invention.

例えば、実施例では、ゲート絶縁膜にシリコン酸化膜を有するＭＯＳトランジスタを用いているが、シリコン酸化膜を熱窒化したＳｉＮｘＯｙ膜、シリコン窒化膜（Ｓｉ３Ｎ４）／シリコン酸化膜の積層膜、或いは高誘電体膜（Ｈｉｇｈ−Ｋゲート絶縁膜）等がゲート絶縁膜となるＭＩＳ（Metal Insulator Semiconductor）トランジスタを用いてもよい。 For example, in the embodiment, a MOS transistor having a silicon oxide film as a gate insulating film is used. However, a SiNxOy film obtained by thermally nitriding a silicon oxide film, a laminated film of a silicon nitride film (Si 3 N 4 ) / silicon oxide film, Alternatively, a MIS (Metal Insulator Semiconductor) transistor in which a high dielectric film (High-K gate insulating film) or the like serves as a gate insulating film may be used.

本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 高電位側電源と低電位側電源の間に、第１のＰｃｈ ＭＯＳトランジスタ、前記第１のＰｃｈ ＭＯＳトランジスタと同一形状の第２のＰｃｈ ＭＯＳトランジスタ、第１のＮｃｈ ＭＯＳトランジスタ、及び前記第１のＮｃｈ ＭＯＳトランジスタと同一形状の第２のＮｃｈ ＭＯＳトランジスタが縦続接続され、前記第１のＰｃｈ ＭＯＳトランジスタがゲートに入力される第１のバイアス電圧によりオンして充電電流を生成し、前記第２のＰｃｈ ＭＯＳトランジスタがゲートに入力される位相比較器から出力されたＤＯＷＮ信号によりオン・オフ動作をし、前記第１のＮｃｈ ＭＯＳトランジスタがゲートに入力される前記位相比較器から出力されたＵＰ信号によりオン・オフ動作をし、前記第２のＮｃｈ ＭＯＳトランジスタがゲートに入力される第２のバイアス電圧によりオンして放電電流を生成し、前記第２のＰｃｈ ＭＯＳトランジスタのドレイン及び前記第１のＮｃｈ ＭＯＳトランジスタのドレインの間の出力ノードから出力信号を出力するチャージポンプ回路と、ソースが前記高電位側電源に接続され、ゲートに前記第１のバイアス電圧が入力され、前記第１のバイアス電圧によりオンして第１の電流を生成する前記第１のＰｃｈ ＭＯＳトランジスタのＫ倍（ただし、Ｋは１以上）の形状を有する第３のＰｃｈ ＭＯＳトランジスタと、ソースが前記第３のＰｃｈ ＭＯＳトランジスタのドレインに接続され、ゲートに印加される前記低電位側電源によりオンする前記第２のＰｃｈ ＭＯＳトランジスタのＫ倍の形状を有する第４のＰｃｈ ＭＯＳトランジスタと、ドレインが前記第４のＰｃｈ ＭＯＳトランジスタのドレインに接続され、ゲートに印加される前記高電位側電源によりオンする前記第１のＮｃｈ ＭＯＳトランジスタのＫ倍の形状を有する第３のＮｃｈ ＭＯＳトランジスタと、ドレインが前記第３のＮｃｈ ＭＯＳトランジスタのソースに接続され、ソースが前記低電位側電源に接続され、ゲートに前記第２のバイアス電圧が入力され、前記第２のバイアス電圧によりオンして第２の電流を生成する前記第２のＮｃｈ ＭＯＳトランジスタのＫ倍の形状を有する第４のＮｃｈ ＭＯＳトランジスタと、前記チャージポンプ回路の前記出力ノードの第１の信号と、前記第４のＰｃｈ ＭＯＳトランジスタのドレイン及び前記第３のＮｃｈ ＭＯＳトランジスタのドレインの間の出力ノードの第２の信号とを入力し、前記第１の信号及び前記第２の信号を差動増幅する差動増幅回路と、ソースが前記高電位側電源に接続され、ゲートに前記差動増幅回路から出力された差動増幅信号を入力し、前記差動増幅信号の値に応じた補正チャージポンプ電流を前記第１のＰｃｈ ＭＯＳトランジスタのドレイン及び前記第２のＰｃｈ ＭＯＳトランジスタのソースの間の出力ノードに供給する前記第１のＰｃｈ ＭＯＳトランジスタと同一形状の第５のＰｃｈ ＭＯＳトランジスタと、ソースが前記高電位側電源に接続され、ゲートに前記差動増幅回路から出力された前記差動増幅信号を入力し、前記差動増幅信号の値に応じた前記第１の電流及び前記第２の電流を等しくするように補正する補正電流を前記第３のＰｃｈ ＭＯＳトランジスタのドレイン及び前記第４のＰｃｈ ＭＯＳトランジスタのソースの間の出力ノードに供給する前記第１のＰｃｈ ＭＯＳトランジスタのＫ倍の形状を有する第６のＰｃｈ ＭＯＳトランジスタとを備え、前記充電電流及び前記放電電流を等しくするように補正する電流補正手段とを有するチャージポンプ電流補正回路とを具備するクロックジェネレータ。 The present invention can be configured as described in the following supplementary notes.
(Supplementary Note 1) Between a high potential side power source and a low potential side power source, a first Pch MOS transistor, a second Pch MOS transistor having the same shape as the first Pch MOS transistor, a first Nch MOS transistor, and A second Nch MOS transistor having the same shape as the first Nch MOS transistor is connected in cascade, and the first Pch MOS transistor is turned on by a first bias voltage input to the gate to generate a charging current; The second Pch MOS transistor is turned on / off by the DOWN signal output from the phase comparator input to the gate, and the first Nch MOS transistor is output from the phase comparator input to the gate. The second Nch MOS transistor is turned on / off by the UP signal, and the second Nch MOS transistor is connected to the gate. Is turned on by the second bias voltage input to the first power source to generate a discharge current, and the output signal is output from the output node between the drain of the second Pch MOS transistor and the drain of the first Nch MOS transistor. The first Pch MOS that has a pump circuit and a source connected to the high-potential side power supply, the gate is supplied with the first bias voltage, and is turned on by the first bias voltage to generate a first current A third Pch MOS transistor having a shape K times that of the transistor (where K is 1 or more), a source connected to the drain of the third Pch MOS transistor, and the low-potential-side power supply applied to the gate A fourth Pch MOS transistor having a K-fold shape of the second Pch MOS transistor to be turned on; A third N-channel MOS transistor having a shape K times that of the first N-channel MOS transistor, with IN connected to the drain of the fourth P-channel MOS transistor and turned on by the high-potential-side power supply applied to the gate; The drain is connected to the source of the third Nch MOS transistor, the source is connected to the low-potential side power supply, the second bias voltage is input to the gate, and the second bias voltage turns on and the second bias voltage is turned on. A fourth Nch MOS transistor having a shape K times that of the second Nch MOS transistor, a first signal at the output node of the charge pump circuit, and a fourth Pch MOS transistor. A second signal at the output node between the drain and the drain of the third Nch MOS transistor; and A differential amplifier circuit that differentially amplifies the first signal and the second signal, and a source connected to the high-potential-side power source and a gate that is output from the differential amplifier circuit The first input circuit supplies a correction charge pump current corresponding to the value of the differential amplification signal to the output node between the drain of the first Pch MOS transistor and the source of the second Pch MOS transistor. A fifth Pch MOS transistor having the same shape as the Pch MOS transistor, a source connected to the high-potential side power supply, and a differential amplification signal output from the differential amplification circuit being input to a gate; A correction current for correcting the first current and the second current according to the value of the amplified signal so as to be equal to each other is applied to the drain of the third Pch MOS transistor and the A sixth Pch MOS transistor having a shape K times that of the first Pch MOS transistor supplied to an output node between the sources of the fourth Pch MOS transistor, and equalizing the charging current and the discharging current. A clock generator comprising: a charge pump current correction circuit having a current correction means for correcting as described above.

本発明の実施例１に係るＰＬＬ回路を示すブロック図。1 is a block diagram showing a PLL circuit according to Embodiment 1 of the present invention. 本発明の実施例１に係るＰＬＬ回路の動作を示す図。FIG. 3 is a diagram illustrating the operation of the PLL circuit according to the first embodiment of the invention. 本発明の実施例１に係るチャージポンプ回路・ＬＰＦ部を示す回路図。1 is a circuit diagram showing a charge pump circuit / LPF section according to Embodiment 1 of the present invention; 本発明の実施例１に係る従来のロック点の最大値及び最小値を有するチャージポンプ回路の出力電圧とチャージポンプ電流の関係を示す図。The figure which shows the relationship between the output voltage and charge pump current of the charge pump circuit which has the maximum value and minimum value of the conventional lock point based on Example 1 of this invention. 本発明の実施例１に係るロック点の最大値及び最小値を有するチャージポンプ回路の出力電圧とチャージポンプ電流の関係を示す図。The figure which shows the relationship between the output voltage and charge pump current of the charge pump circuit which has the maximum value and minimum value of the lock point which concern on Example 1 of this invention. 本発明の実施例１に係る１点ロックの場合のチャージポンプ回路の出力電圧とチャージポンプ電流の関係を示す図。The figure which shows the relationship between the output voltage of a charge pump circuit and charge pump current in the case of 1 point lock | rock which concerns on Example 1 of this invention. 本発明の実施例２に係るチャージポンプ回路・ＬＰＦ部を示す回路図。FIG. 6 is a circuit diagram illustrating a charge pump circuit / LPF unit according to a second embodiment of the invention. 本発明の実施例２に係る１点ロックの場合のチャージポンプ回路の出力電圧とチャージポンプ電流の関係を示す図。The figure which shows the relationship between the output voltage of a charge pump circuit and charge pump current in the case of 1 point lock | rock which concerns on Example 2 of this invention.

符号の説明Explanation of symbols

１ ＰＬＬ回路
２ 位相比較器
３、３ａ チャージポンプ回路・ＬＰＦ部
４ ＶＣＯ
５ 分周器
６ チャージポンプ回路
７ バイアス回路
８ ＬＰＦ
９、９ａ チャージポンプ電流補正回路
１０ 差動増幅回路
Ｃ１ コンデンサ
Ｄｎ、Ｕｐ 位相差信号
Ｆｉｎ 入力信号
Ｆｏｓｃ 分周信号
Ｆｏｕｔ 発振信号
Ｉｎｃｈ Ｎｃｈ ＭＯＳトランジスタ電流
Ｉｐｃｈ Ｐｃｈ ＭＯＳトランジスタ電流
ΔＩｐｃｈ 補正Ｐｃｈ ＭＯＳトランジスタ電流
ΔＩｎｃｈ 補正Ｎｃｈ ＭＯＳトランジスタ電流
Ｎ１〜５、Ｎ１１、Ｎ１１ａ、Ｎ１２、Ｎ１２ａ、Ｎ１３、Ｎ１４、Ｎ１４ａ 出力ノード
ＮＴ１、ＮＴ１ａ、ＮＴ２、ＮＴ２ａ、ＮＴ３、ＮＴ３ａ Ｎｃｈ ＭＯＳトランジスタ
ＰＴ１、ＰＴ１ａ、ＰＴ２、ＰＴ２ａ、ＰＴ３、ＰＴ３ａ Ｐｃｈ ＭＯＳトランジスタ
Ｒ１ 抵抗
Ｖｄｄ 高電位側電源
Ｖｎ、Ｖｐ バイアス電圧
Ｖｓｓ 低電位側電源
Ｖｖｃｏ ＶＣＯ制御電圧 DESCRIPTION OF SYMBOLS 1 PLL circuit 2 Phase comparator 3, 3a Charge pump circuit and LPF part 4 VCO
5 Divider 6 Charge pump circuit 7 Bias circuit 8 LPF
9, 9a Charge pump current correction circuit 10 Differential amplification circuit C1 Capacitor Dn, Up Phase difference signal Fin Input signal Fosc Frequency division signal Fout Oscillation signal Inch Nch MOS transistor current Ipch Pch MOS transistor current ΔIpch correction Pch MOS transistor current ΔInch correction Nch MOS transistor currents N1-5, N11, N11a, N12, N12a, N13, N14, N14a Output nodes NT1, NT1a, NT2, NT2a, NT3, NT3a Nch MOS transistors PT1, PT1a, PT2, PT2a, PT3, PT3a Pch MOS transistors R1 Resistor Vdd High potential side power supply Vn, Vp Bias voltage Vss Low potential side power supply Vvco VCO control voltage

Claims (5)

位相比較器から出力されたＤＯＷＮ信号及びＵＰ信号を入力し、前記ＤＯＷＮ信号にもとづいてＬＰＦの容量を充電するための充電電流、及び前記ＵＰ信号にもとづいて前記ＬＰＦの容量を放電するための放電電流を生成するチャージポンプ回路と、
前記充電電流及び前記放電電流の差を比較し、その信号を増幅する比較増幅手段と、前記比較増幅手段から出力された信号の値に応じた補正チャージポンプ電流を生成し、前記補正チャージポンプ電流を前記チャージポンプ回路に供給して前記充電電流及び前記放電電流を等しくするように補正する電流補正手段とを有するチャージポンプ電流補正回路と、
を具備することを特徴とするクロックジェネレータ。 A DOWN signal and an UP signal output from the phase comparator are input, a charging current for charging the capacity of the LPF based on the DOWN signal, and a discharge for discharging the capacity of the LPF based on the UP signal. A charge pump circuit for generating current;
Comparing the difference between the charging current and the discharging current and amplifying the signal, and generating a correction charge pump current according to the value of the signal output from the comparison amplification means, the correction charge pump current A charge pump current correction circuit having current correction means for correcting the charge current and the discharge current to be equal to each other.
A clock generator comprising: 前記電流補正手段は、ゲートに前記比較増幅手段から出力された信号を入力し、前記チャージポンプ回路の前記充電電流側に前記補正チャージポンプ電流を供給するＰｃｈ ＭＯＳトランジスタを有し、前記比較増幅手段は、差動増幅回路から構成されていることを特徴とする請求項１に記載のクロックジェネレータ。   The current correction means includes a Pch MOS transistor that inputs a signal output from the comparison amplification means to a gate and supplies the correction charge pump current to the charge current side of the charge pump circuit, and the comparison amplification means The clock generator according to claim 1, comprising a differential amplifier circuit. 前記電流補正手段は、ゲートに前記比較増幅手段から出力された信号を入力し、前記チャージポンプ回路の前記放電電流側に前記補正チャージポンプ電流を供給するＮｃｈ ＭＯＳトランジスタを有し、前記比較増幅手段は、差動増幅回路から構成されていることを特徴とする請求項１に記載のクロックジェネレータ。   The current correction means includes an Nch MOS transistor that inputs a signal output from the comparison amplification means to a gate and supplies the correction charge pump current to the discharge current side of the charge pump circuit, and the comparison amplification means The clock generator according to claim 1, comprising a differential amplifier circuit. 高電位側電源と低電位側電源の間に、第１のＰｃｈ ＭＯＳトランジスタ、第２のＰｃｈ ＭＯＳトランジスタ、第１のＮｃｈ ＭＯＳトランジスタ、及び第２のＮｃｈ ＭＯＳトランジスタが縦続接続され、前記第１のＰｃｈ ＭＯＳトランジスタがゲートに入力される第１のバイアス電圧によりオンして充電電流を生成し、前記第２のＰｃｈ ＭＯＳトランジスタがゲートに入力される位相比較器から出力されたＤＯＷＮ信号によりオン・オフ動作をし、前記第１のＮｃｈ ＭＯＳトランジスタがゲートに入力される前記位相比較器から出力されたＵＰ信号によりオン・オフ動作をし、前記第２のＮｃｈ ＭＯＳトランジスタがゲートに入力される第２のバイアス電圧によりオンして放電電流を生成し、前記第２のＰｃｈ ＭＯＳトランジスタのドレイン及び前記第１のＮｃｈ ＭＯＳトランジスタのドレインの間の出力ノードから出力信号を出力するチャージポンプ回路と、
ソースが前記高電位側電源に接続され、ゲートに前記第１のバイアス電圧が入力され、前記第１のバイアス電圧によりオンして第１の電流を生成する第３のＰｃｈ ＭＯＳトランジスタと、ソースが前記第３のＰｃｈ ＭＯＳトランジスタのドレインに接続され、ゲートに印加される前記低電位側電源によりオンする第４のＰｃｈ ＭＯＳトランジスタと、ドレインが前記第４のＰｃｈ ＭＯＳトランジスタのドレインに接続され、ゲートに印加される前記高電位側電源によりオンする第３のＮｃｈ ＭＯＳトランジスタと、ドレインが前記第３のＮｃｈ ＭＯＳトランジスタのソースに接続され、ソースが前記低電位側電源に接続され、ゲートに前記第２のバイアス電圧が入力され、前記第２のバイアス電圧によりオンして第２の電流を生成する第４のＮｃｈ ＭＯＳトランジスタと、前記チャージポンプ回路の前記出力ノードの第１の信号と、前記第４のＰｃｈ ＭＯＳトランジスタのドレイン及び前記第３のＮｃｈ ＭＯＳトランジスタのドレインの間の出力ノードの第２の信号とを入力し、前記第１の信号及び前記第２の信号を差動増幅する差動増幅回路と、ソースが前記高電位側電源に接続され、ゲートに前記差動増幅回路から出力された差動増幅信号を入力し、前記差動増幅信号の値に応じた補正チャージポンプ電流を前記第１のＰｃｈ ＭＯＳトランジスタのドレイン及び前記第２のＰｃｈ ＭＯＳトランジスタのソースの間の出力ノードに供給する第５のＰｃｈ ＭＯＳトランジスタと、ソースが前記高電位側電源に接続され、ゲートに前記差動増幅回路から出力された前記差動増幅信号を入力し、前記差動増幅信号の値に応じた前記第１の電流及び前記第２の電流を等しくするように補正する補正電流を前記第３のＰｃｈ ＭＯＳトランジスタのドレイン及び前記第４のＰｃｈ ＭＯＳトランジスタのソースの間の出力ノードに供給する第６のＰｃｈ ＭＯＳトランジスタとを備え、前記充電電流及び前記放電電流を等しくするように補正する電流補正手段とを有するチャージポンプ電流補正回路と、
を具備することを特徴とするクロックジェネレータ。 A first Pch MOS transistor, a second Pch MOS transistor, a first Nch MOS transistor, and a second Nch MOS transistor are connected in cascade between a high potential power source and a low potential power source, and The Pch MOS transistor is turned on by the first bias voltage input to the gate to generate a charging current, and the second Pch MOS transistor is turned on / off by the DOWN signal output from the phase comparator input to the gate. The first Nch MOS transistor is turned on / off by the UP signal output from the phase comparator input to the gate, and the second Nch MOS transistor is input to the gate. Is turned on by the bias voltage of the second to generate a discharge current, and the drain of the second Pch MOS transistor is A charge pump circuit for outputting an output signal from the emission and the output node between the drain of the first Nch MOS transistor,
A source is connected to the high potential side power supply, the first bias voltage is inputted to the gate, a third Pch MOS transistor that is turned on by the first bias voltage to generate a first current, and a source is A fourth Pch MOS transistor connected to the drain of the third Pch MOS transistor and turned on by the low potential side power supply applied to the gate; a drain connected to the drain of the fourth Pch MOS transistor; A third N-channel MOS transistor that is turned on by the high-potential-side power supply applied to the drain, a drain connected to the source of the third N-channel MOS transistor, a source connected to the low-potential-side power supply, and a gate connected to the first N-channel MOS transistor The second bias voltage is input and is turned on by the second bias voltage to generate a second current. Nch MOS transistor, the first signal at the output node of the charge pump circuit, and the second signal at the output node between the drain of the fourth Pch MOS transistor and the drain of the third Nch MOS transistor And a differential amplifier circuit that differentially amplifies the first signal and the second signal, a source connected to the high-potential side power supply, and a gate output from the differential amplifier circuit A dynamic amplification signal is input, and a correction charge pump current corresponding to the value of the differential amplification signal is supplied to an output node between the drain of the first Pch MOS transistor and the source of the second Pch MOS transistor. 5 Pch MOS transistor, the source is connected to the high-potential side power supply, and the differential booster output from the differential amplifier circuit to the gate A correction current that inputs a signal and corrects the first current and the second current according to the value of the differential amplification signal to be equal to each other is applied to the drain of the third Pch MOS transistor and the fourth current. A charge pump current correction circuit comprising: a sixth Pch MOS transistor that supplies an output node between the sources of the Pch MOS transistors; and a current correction unit that corrects the charge current and the discharge current to be equal.
A clock generator comprising: 高電位側電源と低電位側電源の間に、第１のＰｃｈ ＭＯＳトランジスタ、第２のＰｃｈ ＭＯＳトランジスタ、第１のＮｃｈ ＭＯＳトランジスタ、及び第２のＮｃｈ ＭＯＳトランジスタが縦続接続され、前記第１のＰｃｈ ＭＯＳトランジスタがゲートに入力される第１のバイアス電圧によりオンして充電電流を生成し、前記第２のＰｃｈ ＭＯＳトランジスタがゲートに入力される位相比較器から出力されたＤＯＷＮ信号によりオン・オフ動作をし、前記第１のＮｃｈ ＭＯＳトランジスタがゲートに入力される前記位相比較器から出力されたＵＰ信号によりオン・オフ動作をし、前記第２のＮｃｈ ＭＯＳトランジスタがゲートに入力される第２のバイアス電圧によりオンして放電電流を生成し、前記第２のＰｃｈ ＭＯＳトランジスタのドレイン及び前記第１のＮｃｈ ＭＯＳトランジスタのドレインの間の出力ノードから出力信号を出力するチャージポンプ回路と、
ソースが前記高電位側電源に接続され、ゲートに前記第１のバイアス電圧が入力され、前記第１のバイアス電圧によりオンして第１の電流を生成する第３のＰｃｈ ＭＯＳトランジスタと、ソースが前記第３のＰｃｈ ＭＯＳトランジスタのドレインに接続され、ゲートに印加される前記低電位側電源によりオンする第４のＰｃｈ ＭＯＳトランジスタと、ドレインが前記第４のＰｃｈ ＭＯＳトランジスタのドレインに接続され、ゲートに印加される前記高電位側電源によりオンする第３のＮｃｈ ＭＯＳトランジスタと、ドレインが前記第３のＮｃｈ ＭＯＳトランジスタのソースに接続され、ソースが前記低電位側電源に接続され、ゲートに前記第２のバイアス電圧が入力され、前記第２のバイアス電圧によりオンして第２の電流を生成する第４のＮｃｈ ＭＯＳトランジスタと、前記チャージポンプ回路の前記出力ノードの第１の信号と、前記第４のＰｃｈ ＭＯＳトランジスタのドレイン及び前記第３のＮｃｈ ＭＯＳトランジスタのドレインの間の出力ノードの第２の信号とを入力し、前記第１の信号及び前記第２の信号を差動増幅する差動増幅回路と、ソースが前記低電位側電源に接続され、ゲートに前記差動増幅回路から出力された差動増幅信号を入力し、前記差動増幅信号の値に応じた補正チャージポンプ電流を前記第１のＮｃｈ ＭＯＳトランジスタのソース及び前記第２のＮｃｈ ＭＯＳトランジスタのドレインの間の出力ノードに供給する第５のＮｃｈ ＭＯＳトランジスタと、ソースが前記低電位側電源に接続され、ゲートに前記差動増幅回路から出力された前記差動増幅信号を入力し、前記差動増幅信号の値に応じた前記第１の電流及び前記第２の電流を等しくするように補正する補正電流を前記第３のＮｃｈ ＭＯＳトランジスタのソース及び前記第４のＮｃｈ ＭＯＳトランジスタのドレインの間の出力ノードに供給する第６のＮｃｈ ＭＯＳトランジスタとを備え、前記充電電流及び前記放電電流を等しくするように補正する電流補正手段とを有するチャージポンプ電流補正回路と、
を具備することを特徴とするクロックジェネレータ。 A first Pch MOS transistor, a second Pch MOS transistor, a first Nch MOS transistor, and a second Nch MOS transistor are connected in cascade between a high potential power source and a low potential power source, and The Pch MOS transistor is turned on by the first bias voltage input to the gate to generate a charging current, and the second Pch MOS transistor is turned on / off by the DOWN signal output from the phase comparator input to the gate. The first Nch MOS transistor is turned on / off by the UP signal output from the phase comparator input to the gate, and the second Nch MOS transistor is input to the gate. Is turned on by the bias voltage of the second to generate a discharge current, and the drain of the second Pch MOS transistor is A charge pump circuit for outputting an output signal from the emission and the output node between the drain of the first Nch MOS transistor,
A source is connected to the high potential side power supply, the first bias voltage is inputted to the gate, a third Pch MOS transistor that is turned on by the first bias voltage to generate a first current, and a source is A fourth Pch MOS transistor connected to the drain of the third Pch MOS transistor and turned on by the low potential side power supply applied to the gate; a drain connected to the drain of the fourth Pch MOS transistor; A third N-channel MOS transistor that is turned on by the high-potential-side power supply applied to the drain, a drain connected to the source of the third N-channel MOS transistor, a source connected to the low-potential-side power supply, and a gate connected to the first N-channel MOS transistor The second bias voltage is input and is turned on by the second bias voltage to generate a second current. Nch MOS transistor, the first signal at the output node of the charge pump circuit, and the second signal at the output node between the drain of the fourth Pch MOS transistor and the drain of the third Nch MOS transistor And a differential amplifier circuit that differentially amplifies the first signal and the second signal, a source connected to the low-potential-side power source, and a gate output from the differential amplifier circuit A dynamic amplification signal is input, and a correction charge pump current corresponding to the value of the differential amplification signal is supplied to an output node between the source of the first Nch MOS transistor and the drain of the second Nch MOS transistor. 5 Nch MOS transistor, the source is connected to the low-potential side power supply, and the differential booster output from the differential amplifier circuit to the gate A correction current that inputs a signal and corrects the first current and the second current according to the value of the differential amplification signal to be equal to each other is applied to the source of the third Nch MOS transistor and the fourth current. A charge pump current correction circuit comprising: a sixth Nch MOS transistor that supplies an output node between the drains of the Nch MOS transistor; and a current correction unit that corrects the charge current and the discharge current to be equal to each other.
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