JP2006269565A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】半導体素子を複数個搭載しながら小型で放熱性に優れた半導体装置を提供する。
【解決手段】ビアホール１ａを有した配線基板１上に複数の半導体素子２，３を積層して実装し、配線基板１の素子搭載面を半導体素子２，３と共に封止樹脂５で封止した半導体装置において、所望の半導体素子２とビアホール１ａとを配線基板１上に立設する金属板９で接続する。これによれば半導体素子２，３を積層してその内の所望の半導体素子２を金属板９とビアホール１ａを通じて効果的に放熱することが可能であり、金属板９は装置の厚み方向の寸法に影響することもないので、装置の薄型化、小型化を図ることができる。
【選択図】 図１

Description

本発明は、複数の半導体素子を積層した積層型の半導体装置およびその製造方法に関するものである。

小型・軽量の携帯情報機器等の機能拡大に伴い、半導体メモリーや受動素子を複数個搭載した半導体装置への要望が増している。
図５に従来の半導体装置の構成を示す。複数の回路パターン（図示せず）とビアホール１ａとが形成された配線基板１の一面に半導体素子２，３，４が搭載され、その素子搭載面が半導体素子２，３，４と共に封止樹脂５により封止され、前記回路パターンにビアホール１ａあるいは内層配線を通じて電気的に接続する実装用の外部電極６が配線基板１のもう一面に形成されている。半導体素子２は配線基板１上に、多数のビアホール１ａに接触するように設けられた金属板７を介して搭載されることで、配線基板１外への効果的な放熱が図られている。８は半導体素子２を前記回路パターンあるいはビアホール１ａに電気的に接続させる金属細線である。
特開２００４−２１４４６０公報

しかし上記した従来の半導体装置では、半導体素子２の下に放熱用の金属板７を配置していることが、装置の小型化を阻む原因となっている。また半導体素子２の他にも半導体素子３，４などがある場合は、図示したように各々ビアホール１ａに接触させるかあるいは別途の金属板に乗せて放熱する必要があり、つまり積層することはできず、装置の小型化を阻む原因となっている。

本発明は上記問題を解決するもので、半導体素子を複数個搭載しながら小型で放熱性に優れた半導体装置を提供することを目的とする。

上記課題を解決するために、本発明の半導体装置は、ビアホールを有した配線基板上に複数の半導体素子を積層して実装し、前記配線基板の素子搭載面を前記半導体素子と共に樹脂封止した半導体装置において、所望の半導体素子と前記ビアホールとを前記配線基板上に立設する金属板で接続したことを特徴とする。これによれば半導体素子を積層してその内の所望の半導体素子を金属板とビアホールを通じて効果的に放熱することが可能であり、金属板は最上層の半導体素子に接続させない限り装置の厚み方向の寸法に影響することもないので、装置の薄型化、小型化も図ることができる。

金属板は、半導体素子の積層方向に立ち上がる支持部の両端に素子接続部とビアホール接続部とが互いに背反する向きに屈折して延びたＳ字形であってよい。
半導体装置は、半導体素子上にそれよりも小さい半導体素子をダイスボンドし、下層の半導体素子の上層側の露出部と配線基板のビアホールとを金属板で接続した構造であってよい。この場合、下層の半導体素子が金属板を通じて効果的に放熱されることになり、金属板は下層の半導体素子に接続されているため装置の厚み方向の寸法に影響することはない。

半導体装置は、半導体素子上にそれよりも大きい半導体素子をダイスボンドし、上層の半導体素子のオーバーハング部と配線基板のビアホールとを金属板で接続した構造であってもよい。この場合、上層の半導体素子が金属板を通じて効果的に放熱されることになり、金属板は上層の半導体素子のオーバーハング部に接続されているので、上層の半導体素子のボンディング性を向上させることができ、装置の厚み方向の寸法に影響することもない。

半導体装置は、半導体素子上にその周縁部を除いて別途の半導体素子をダイスボンドし、下層の半導体素子と上層の半導体素子の両対向面と配線基板のビアホールとを金属板で接続した構造であってもよい。この場合、下層および上層の両半導体素子が金属板を通じて効果的に放熱されることになり、金属板は両半導体素子間のスペーサとしての役目を果たし、装置の厚み方向の寸法を必要以上に大きくすることはない。

最下層の半導体素子がフリップチップ実装されていてよい。金属板に接続された半導体素子がパワーＩＣであってよい。
上記した半導体装置を製造する本発明の半導体装置の製造方法は、ビアホールを有した配線基板に実装された半導体素子上にダイスボンド材を介して別途の半導体素子を搭載し、上層の半導体素子の電極部と配線基板の電極とを金属細線で電気的に接続する工程と、所望の半導体素子と前記ビアホールとを前記配線基板上に立設する金属板で接続する工程と、前記配線基板の素子搭載面を前記半導体素子と金属板と共に樹脂封止する工程とを行うことを特徴とする。

本発明の半導体装置は、複数の半導体素子を積層した積層型でありながら放熱性に優れ、複数の半導体素子の各々を放熱用の金属板上に乗せていた従来構造に比べて小型化を実現できる。

以下、本発明の実施の形態を図面を参照しながら説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態における半導体装置の断面図である。

複数の回路パターン１ｂとビアホール１ａとが形成された配線基板１の一面に半導体素子２，３が搭載され、その素子搭載面が半導体素子２，３と共に封止樹脂５により封止され、前記回路パターン１ｂにビアホール１ａあるいは内層配線を通じて電気的に接続する実装用の外部電極６が配線基板１のもう一面に形成されている。以下、素子搭載面と同一方向を向いた面を上面、これに背反する面を下面と呼ぶ。

この半導体装置が、先に図５を用いて説明した従来のものと相違するのは、半導体素子２，３が積層して実装されている点、および、下層の半導体素子２とビアホール１ａとが配線基板１上に立設された金属板９で接続されている点である。

詳細には、配線基板１上にパワーＩＣである半導体素子２がＡｕバンプ１０と導電性接着剤１１とを介してフリップチップボンドされ、配線基板１と半導体素子２との間隙およびその周辺部がアンダーフィル材１２で封止されている。また半導体素子２上にそれよりも小さい半導体素子３がダイスボンド材１３を介して接合され、上層の半導体素子３の電極パッドと、配線基板１の回路パターン１ｂ上の電極パッドあるいはビアホール１ａとが金属細線８によって電気的に接続されている。そして半導体素子３によって覆われていない半導体素子２の上面周縁部とこの半導体素子２の周囲のビアホール１ａとがＳ字形の金属板９で接続されている。

Ｓ字形の金属板９は、加工し易く熱伝導率の高い銅などの金属を材料として成形されていて、半導体素子２，３の積層方向に立ち上がる支持部９ａの両端に素子接続部９ｂとビアホール接続部９ｃとが互いに背反する向きに垂直に屈折して延びている。なおＳ字形の金属板９は矩形の半導体素子２を囲むように四角筒状に形成されたものであってもよいし、半導体素子２の各辺に対応して１枚から４枚設置してもよい。

この構造によれば、下層の半導体素子２を金属板９，ビアホール１ａを通じて効果的に放熱できるため、半導体素子２，３を積層した構造であっても放熱性に優れたものとなり、半導体素子２にパワーＩＣを用いながら、フリップチップ実装という実装形態であることもあって、小型、薄型の積層型半導体装置を実現できる。金属板９は上記したＳ字形なので接続が容易であり、省スペースでもあり、下層の半導体素子２に接続されているので装置の厚み方向の寸法に影響することもない。

上記した半導体装置の製造方法を説明する。
図２（ａ）に示すように、半導体素子２の電極上に突起電極であるＡｕバンプ１０を形成し、その上に図２（ｂ）に示すような導電性接着剤１１を供給した後、Ａｕバンプ１０に対応した回路パターン１ｂを備えた配線基板１上にフリップチップボンディングする。そしてＡｕバンプ１０の接続部分を保護するために、半導体素子２と配線基板１との隙間にアンダーフィル材１２を注入して半導体素子２の周辺部まではみ出させ、硬化させる。

次に、図２（ｃ）に示すように、半導体素子２と配線基板１のビアホール１ａとをＳ字形の金属板９で接続する。その際には銀ペースト材などによって金属板９を固定する。
次に、図２（ｄ）に示すように、半導体素子２の上面にダイスボンド材１３を介して半導体素子３を搭載する。ダイスボンド材１３としてはペースト状のものやシートタイプのものを使用できる。そして、図２（ｅ）に示すように、上層の半導体素子３と配線基板１の回路パターン１ｂあるいはビアホール１ａとを金属細線８によってワイヤボンディングする。

次に、図２（ｆ）に示すように、半導体素子２，３およびその接続部分を保護するために、配線基板１の素子搭載面における半導体素子２、半導体素子３、金属細線８、金属板９の領域を封止樹脂５で封止する。最後に外部電極６を形成する。
（第２の実施形態）
図３は、本発明の第２の実施形態における半導体装置の断面図である。

この半導体装置が第１の実施形態の半導体装置と異なるのは、第１の実施形態では２段に積層した半導体素子２，３の内、下層の半導体素子２の放熱を図っていたのに対し、この第２の実施形態では上層の半導体素子３の放熱を図っている点である。

つまりここでは、配線基板１にフリップチップボンディングした半導体素子２上にそれよりも大きい半導体素子３をダイスボンドし、上層の半導体素子３のオーバーハング部３ａと配線基板１のビアホール１ａとをＳ字形の金属板９で接続している。

このようなオーバーハング構造では通常、オーバーハングした上層の半導体素子３の（ワイヤ）ボンディング性が著しく低下する。現状では上層の半導体素子３は、チップ厚み１００μｍの場合に１ｍｍのオーバーハング量が限界であり、それ以上にチップ厚みを小さくしたり、もしくはオーバーハング量を増やすのは難しい。しかし上記したＳ字形の金属板９によってオーバーハング部３ａを支持する構造では、上層の半導体素子３のボンディング性を損なうことなくワイヤボンディグ可能となる。金属板９が装置の厚み方向の寸法に影響することもない。

この半導体装置を製造する際には、予め金属板９の高さｘと配線基板１から半導体素子２の上面までの高さｙとを同一寸法に設定しておき、配線基板１に半導体素子２をフリップチップボンディングした後、金属板９をそのビアホール接続部９ｃにおいてビアホール１ａに接続させて立設し、半導体素子２の上面と金属板９の素子接続部９ｂとの上に半導体素子３をダイスボンディングし、半導体素子３を配線基板１に対してワイヤボンディグする。
（第３の実施形態）
図４（ａ）は本発明の第３の実施形態における半導体装置の断面図、図４（ｂ）は同半導体装置の上方からの透視図である。

この半導体装置が第１の実施形態の半導体装置と異なるのは、第１の実施形態では２段に積層した半導体素子２，３の内、下層の半導体素子２の放熱を図っていたのに対し、この第３の実施形態では半導体素子２，３，４を３段に積層し、その中層の半導体素子３と上層の半導体素子４の放熱を図っている点である。

つまりここでは、配線基板１にフリップチップボンディングした半導体素子２上に半導体素子３をダイスボンドし、半導体素子３の上に一回り小さいダイスボンド材１３を介して同等サイズの半導体素子４をダイスボンドし、半導体素子３，４を配線基板１に対してワイヤボンディングするとともに、半導体素子３と半導体素子４の両対向面に素子接続部９ｂが接触するようにＳ字形の金属板９を配して配線基板１のビアホール１ａと接続させている。

この構造をとることで、金属板９の素子接続部９ｂが両半導体素子３，４間のスペーサとしての役目を果たし、中層の半導体素子３にワイヤボンディングされた金属細線８の変形を防いでいる。金属板９の存在によって装置の厚み方向の寸法が大きくなることはない。

この半導体装置を製造する際には、配線基板１に半導体素子２をフリップチップボンディングし、その上に半導体素子３をダイスボンド材１３を介してダイスボンドし、この中層の半導体素子３の上面周縁部と配線基板１のビアホール１ａとをＳ字形の金属板９で接続するとともに、半導体素子３の上面周縁部の電極パッドと配線基板１の電極パッドとを金属細線８でワイヤボンディングする。

その後に、半導体素子３の中央部にダイスボンド材１３を配して半導体素子３と金属板９の素子接続部９ｂとの上に半導体素子４をダイスボンドし、この上層の半導体素子４の上面の電極パッドと配線基板１の電極パッドとをワイヤボンディングする。

なお、このように半導体素子３，４ともに金属細線８，金属板９に接続させるためには、図４（ｂ）にも示すように、半導体素子３，４はそれぞれ、隣り合わない１対の辺の近傍に電極パッドを配置し、もう１対の辺は金属板９の接続部位として空けておき、半導体素子３と半導体素子４とを互いに９０°ずらせて積層する必要がある。

以上説明したのは本発明の代表例であって、本発明はこれに限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形可能である。たとえば金属板９をコ字形に屈折させてもよいし、屈折させるのでなく厚みを変えて成形してもよい。

本発明の半導体装置及びその製造方法は、半導体素子を複数個搭載した積層型半導体装置に高い放熱性を持たせることができ、小型・軽量の携帯情報機器等に有用である。

本発明の第１の実施形態における半導体装置の断面図 図１の半導体装置の製造工程断面図 本発明の第２の実施形態における半導体装置の断面図 本発明の第３の実施形態における半導体装置の断面図 従来の半導体装置の断面図

符号の説明

１ 配線基板
1a ビアホール
２，３，４ 半導体素子
５ 封止樹脂
８ 金属細線
９ 金属板
13 ダイスボンド材

Claims (8)

1. ビアホールを有した配線基板上に複数の半導体素子を積層して実装し、前記配線基板の素子搭載面を前記半導体素子と共に樹脂封止した半導体装置において、所望の半導体素子と前記ビアホールとを前記配線基板上に立設する金属板で接続した半導体装置。
2. 金属板が、半導体素子の積層方向に立ち上がる支持部の両端に素子接続部とビアホール接続部とが互いに背反する向きに屈折して延びたＳ字形である請求項１記載の半導体装置。
3. 半導体素子上にそれよりも小さい半導体素子をダイスボンドし、下層の半導体素子の上層側の露出部と配線基板のビアホールとを金属板で接続した請求項１記載の半導体装置。
4. 半導体素子上にそれよりも大きい半導体素子をダイスボンドし、上層の半導体素子のオーバーハング部と配線基板のビアホールとを金属板で接続した請求項１記載の半導体装置。
5. 半導体素子上にその周縁部を除いて別途の半導体素子をダイスボンドし、下層の半導体素子と上層の半導体素子の両対向面と配線基板のビアホールとを金属板で接続した請求項１記載の半導体装置。
6. 最下層の半導体素子がフリップチップ実装されている請求項１記載の半導体装置。
7. 金属板に接続された半導体素子がパワーＩＣである請求項１記載の半導体装置。
8. 請求項１記載の半導体装置の製造方法であって、
   ビアホールを有した配線基板に実装された半導体素子上にダイスボンド材を介して別途の半導体素子を搭載し、上層の半導体素子の電極部と配線基板の電極とを金属細線で電気的に接続する工程と、
   所望の半導体素子と前記ビアホールとを前記配線基板上に立設する金属板で接続する工程と、
   前記配線基板の素子搭載面を前記半導体素子と金属板と共に樹脂封止する工程と
   を行う半導体装置の製造方法。

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