JP2006254531A - 開閉器子局 - Google Patents

Abstract

【課題】 開閉器への誤出力を防止する。
【解決手段】 ＣＰＵ１０１は、制御信号Ｃｔｒｌに含まれる多重情報（ビットデータ）に応じてバス１０２ａ〜１０２ｄの電圧レベルを変動させる。論理出力回路１０３は、バス１０２ａ〜１０２ｄの電圧レベルによって表されるパターンに応じてオン信号Ｓｏｎ（開閉器２をオンにする信号）またはオフ信号Ｓｏｆｆ（開閉器２をオフにする信号）を出力する。出力判定部１０４は、オン信号Ｓｏｎまたはオフ信号Ｓｏｆｆを開閉器２へ出力する。一方、ロジック監視部１０５は、バス１０２ａ〜１０２ｄの電圧レベルによって表されるパターンおよびその電圧レベルが維持されている時間，ＣＰＵ１０１の動作を監視しており、異常を検知すると異常検知信号Ｅｒｒｏｒを出力判定部１０４へ出力する。出力判定部１０４は、異常検知信号Ｅｒｒｏｒを入力すると、現在の出力を維持する（ロック状態になる）。
【選択図】 図２

Description

この発明は、配電線遠方監視制御システムにおける開閉器子局に関する。

従来の配電線遠方制御システム（遠制システム）の全体構成を図６に示す。このシステムでは、電柱に備え付けられた開閉器子局１０００を営業所に設けられた親局１００００によって制御することによって、電柱に備え付けられた開閉器２を開閉して配電経路を制御する。電柱には架空地線Ｌ１，配電線Ｌ２，および通信線Ｌ３が架設されている。親局１００００は、営業所にいる管理者等によって開閉器２の開閉の指示が入力されると、制御信号Ｃｔｒｌを送信する。制御信号Ｃｔｒｌには、開閉器２を開閉するための制御コマンドが書き込まれている。子局１０００は、ＣＰＵ１００１と、バス１００２ａ，１００２ｂと、開閉器制御部１００３とを含む。ＣＰＵ１００１は、通信線Ｌ３を介して親局１００００から送信された制御信号Ｃｔｒｌを受信し、制御信号Ｃｔｒｌに含まれる制御コマンドに応じた電圧レベル（ＨレベルまたはＬレベル）を示す電圧Ｑ，ＮＱをバス１００２ａ，１００２ｂに出力する。例えば、ＣＰＵ１００１は、制御コマンドが「１１０１」であるならば「Ｈ，Ｈ，Ｌ，Ｈ」の電圧をバス１００２ａに出力し、バス１００２ａに出力した電圧に対して反対の極性を示す「Ｌ，Ｌ，Ｈ，Ｌ」の電圧をバス１００２ｂに出力する。開閉器制御部１００３は、バス１００２ａに出力された電圧と１００２ｂに出力された電圧とが互いに反対の極性を示すタイミングを検知し、その検知したタイミングが所定のパターンを示すならば開閉器２をオンにするオン信号Ｓｏｎまたは開閉器２をオフにするオフ信号Ｓｏｆｆを出力する。例えば、開閉器制御部１００３は、バス１００２ａの電圧が「Ｈ」でありバス１００２ｂの電圧が「Ｌ」である場合は「１」であると判断し、バス１００２ａの電圧が「Ｌ」でありバス１００２ｂの電圧が「Ｈ」である場合は「０」と判断し、その判断の結果「１１０１」となるとオン信号Ｓｏｎを出力し「１００１」となるとオフ信号Ｓｏｆｆを出力する。開閉器２は、オン信号Ｓｏｎを入力するとオンになり、オフ信号Ｓｏｆｆを入力するとオフになる。

また、開閉器子局１０００のＣＰＵ１００１の動作に異常が発生した場合、一般的に、ＣＰＵ１００１からバス１００２ａ，１００２ｂへ出力される電圧が同極性を示す場合が多い。この場合、図６に示した開閉器子局１０００では、ＣＰＵ１００１の動作異常による開閉器２の誤動作を防ぐことができる。
特開平８−２０５３９２号公報 特開平９−２１５２２６号公報

しかしながら、架空地線Ｌ１に落ちた雷によって雷サージが電柱を介して大地に流れ込むと、電柱に備え付けられている開閉器子局１０００の中に電磁誘導によって電圧が発生する場合がある。この場合、電磁誘導によって発生した電圧によって開閉器子局１０００の中のバス１００２ａ，１００２ｂの電圧レベルが変動してしまってその変動が偶然所定のパターンと一致してしまい、偶然開閉器２が誤って開閉する可能性がある。

この発明の目的は、開閉器への誤出力を防止する開閉器子局を提供することである。

この発明による開閉器子局は、配電線遠方監視制御システムに用いられ、配電経路に設けられた開閉器を親局からの制御信号に応じて制御する。上記制御信号には、Ｎ個のビット値（Ｎは自然数）によって示された多重情報（開閉器を開閉するための制御コマンド）が含まれる。上記開閉器子局は、ＣＰＵと、論理出力回路と、信号監視部と、出力判定部とを備える。ＣＰＵは、上記Ｎ個のビット値の各々に対応するＮ個の電圧をパラレルに出力する。Ｎ個の電圧の各々は、その電圧に対応するビット値に応じた電圧レベルを示す。論理出力回路は、上記ＣＰＵによってパラレルに出力されたＮ個の電圧を入力し、そのＮ個の電圧の各々が示す電圧レベルによって表されたパターンと第１のパターンとが一致すると上記開閉器をオンにする第１の信号を出力し、そのＮ個の電圧の各々が示す電圧レベルによって表されたパターンと第２のパターンとが一致すると上記開閉器をオフにする第２の信号を出力する。信号監視部は、上記論理出力回路に入力されるＮ個の電圧の各々が示す電圧レベルによって表されたパターンが前上記第１および第２のパターンのうちどちらにも一致しなければ、異常状態であると判断する。出力判定部は、上記信号監視部によって異常状態であると判断されなければ上記論理出力回路からの信号を出力し、上記信号監視部によって異常状態であると判断されれば上記論理出力回路からの信号を出力せずに現在の出力を維持する（ロック状態になる）
制御信号に含まれる多重情報には第１のパターンおよび第２のパターンのうちいずれか一方が書き込まれている。しかし、雷等の外乱が侵入するとＣＰＵから出力される電圧レベルが変動してしまったり、ＣＰＵの動作に異常が発生して多重情報に応じたＮ個の電圧が正常に出力されなかったり、制御信号が正常に伝送されていなかったりすると、論理出力回路に入力されるＮ個の電圧の各々が示す電圧レベルによって表されたパターンが第１または第２のパターンを示さない（予期せぬパターンになる）おそれがある。上記開閉器子局では、信号監視部によってＣＰＵから出力されるＮ個の電圧によって表されるパターンが所定のパターンを示さないと判断される（多重情報の異常が検知される）と出力判定部がロック状態になる。これにより、開閉器への誤出力を防止することができる。

この発明のもう１つの開閉器子局は、配電線遠方監視制御システムに用いられ、配電経路に設けられた開閉器を親局からの制御信号に応じて制御する。上記制御信号には、Ｎ個のビット値（Ｎは自然数）によって示された多重情報が含まれる。上記開閉器子局は、ＣＰＵと、論理出力回路と、外乱監視部と、出力判定部とを備える。ＣＰＵは、上記Ｎ個のビット値の各々に対応するＮ個の電圧をパラレルに出力する。Ｎ個の電圧の各々は、その電圧に対応するビット値に応じた電圧レベルを示す。論理出力回路は、上記ＣＰＵによってパラレルに出力されたＮ個の電圧を入力し、そのＮ個の電圧の各々が示す電圧レベルによって表されたパターンと第１のパターンとが一致すると上記開閉器をオンにする第１の信号を出力し、そのＮ個の電圧の各々が示す電圧レベルによって表されたパターンと第２のパターンとが一致すると上記開閉器をオフにする第２の信号を出力する。外乱監視部は、上記論理出力回路に入力されるＮ個の電圧の各々が示す電圧レベルが所定の範囲内である時間を測定し、その測定した時間が所定の時間よりも短いときに、異常状態であると判断する。出力判定部は、上記記外乱監視部によって異常状態であると判断されなければ上記論理出力回路からの信号を出力し、上記外乱監視部によって異常状態であると判断されれば上記論理出力回路からの信号を出力せず現在の出力を維持する（ロック状態になる）。

一般的に、雷が引き起こす電磁誘導によって発生する電圧は、電圧レベルが正常電圧レベル許容範囲内（Ｈレベルと認識される電圧レベル）であってもその電圧レベルが維持されている時間は比較的短い。上記開閉器子局では、上記論理出力回路に入力されるＮ個の電圧の各々が示す電圧レベルが所定の範囲内である時間が所定の時間内でないと外乱監視部によって判断される（外乱の侵入が検知される）と出力判定部がロック状態になる。これにより、開閉器への誤出力を防止することができる。

この発明のさらにもう１つの開閉器子局は、配電線遠方監視制御システムに用いられ、配電経路に設けられた開閉器を親局からの制御信号に応じて制御する。上記制御信号には、Ｎ個のビット値（Ｎは自然数）によって示された多重情報が含まれる。上記開閉器子局は、ＣＰＵと、論理出力回路と、ＣＰＵ監視部と、出力判定部とを備える。ＣＰＵは、上記Ｎ個のビット値の各々に対応するＮ個の電圧をパラレルに出力する。Ｎ個の電圧の各々は、その電圧に対応するビット値に応じた電圧レベルを示す。論理出力回路は、上記ＣＰＵによってパラレルに出力されたＮ個の電圧を入力し、そのＮ個の電圧の各々が示す電圧レベルによって表されたパターンと第１のパターンとが一致すると上記開閉器をオンにする第１の信号を出力し、そのＮ個の電圧の各々が示す電圧レベルによって表されたパターンと第２のパターンとが一致すると上記開閉器をオフにする第２の信号を出力する。ＣＰＵ監視部は、上記ＣＰＵが正常に動作していなければ異常状態であると判断する。出力判定部は、上記ＣＰＵ監視部によって異常状態であると判断されなければ上記出力論理回路からの信号を出力し、上記ＣＰＵ監視部によって異常状態であると判断されれば上記論理出力回路からの信号を出力せず現在の出力を維持する（ロック状態になる）。上記ＣＰＵは、上記ＣＰＵ監視部によって自己が正常に動作していないと判断されると、初期状態に戻る。

開閉器子局の中に発生した電圧によってＣＰＵのプログラム実行に異常が生じてＣＰＵが停止したり永久ループしたりすると、ＣＰＵによって制御信号に含まれる多重情報に対応するＮ個の電圧が出力されないおそれがある。上記開閉器子局では、ＣＰＵ監視部によってＣＰＵが正常に動作していない（ＣＰＵの動作異常が検知される）と判断されると出力判定部がロック状態になる。これにより、開閉器への誤出力を防止することができる。

この発明のさらにもう１つの開閉器子局は、配電線遠方監視制御システムに用いられ、配電経路に設けられた開閉器を親局からの制御信号に応じて制御する。上記制御信号には、Ｎ個のビット値（Ｎは自然数）によって示された多重情報が含まれる。上記開閉器子局は、ＣＰＵと、論理出力回路と、信号監視部と、外乱監視部と、ＣＰＵ監視部と、正常異常判定部と、出力判定部とを備える。ＣＰＵは、上記Ｎ個のビット値の各々に対応するＮ個の電圧をパラレルに出力する。Ｎ個の電圧の各々は、その電圧に対応するビット値に応じた電圧レベルを示す論理出力回路は、上記ＣＰＵによってパラレルに出力されたＮ個の電圧を入力し、そのＮ個の電圧の各々が示す電圧レベルによって表されたパターンと第１のパターンとが一致すると上記開閉器をオンにする第１の信号を出力し、そのＮ個の電圧の各々が示す電圧レベルによって表されたパターンと第２のパターンとが一致すると上記開閉器をオフにする第２の信号を出力する。信号監視部は、上記論理出力回路に入力されるＮ個の電圧の各々が示す電圧レベルによって表されたパターンが上記第１および第２のパターンのうちどちらにも一致しなければ、第３の信号を出力する。外乱監視部は、前記論理出力回路に入力されるＮ個の電圧の各々が示す電圧レベルが所定の範囲内である時間を測定し、その測定した時間が所定の時間よりも短いときに、第４の信号を出力する。ＣＰＵ監視部は、前記ＣＰＵが正常に動作していなければ、第５の信号を出力する。正常異常判定部は、上記信号監視部による第３の信号の出力，上記外乱監視部による第４の信号の出力，および上記ＣＰＵ監視部による第５の信号の出力のうち少なくとも１つが行われると、異常状態であると判定する。出力判定部は、上記正常異常判定部によって異常状態である判断されなければ上記論理出力回路からの信号を出力し、上記正常異常判定部によって異常状態であると判断されれば上記論理出力回路からの信号を出力せず現在の出力を維持する（ロック状態になる）。また、上記ＣＰＵは、上記正常異常判定部によって異常状態であると判定されると、初期状態に戻る。

上記開閉器子局では、多重情報の異常，外乱の侵入，ＣＰＵの動作異常のうち少なくとも１つが検知されると、出力判定部がロック状態になる。これにより、開閉器への誤出力を防止することができる。

好ましくは、上記正常異常判定部は、第１，第２，第３，第４，第５，第６，第７の抵抗と、第１，第２，第３のスイッチと、差動増幅回路とを含む。第１，第２，第３，第４，第５の抵抗は、第１の電位を有する第１のノードと第２の電位を有する第２のノードとの間にラダー状に接続されている。第６，第７の抵抗は、上記第１のノードと上記第２のノードとの間にラダー状に接続されている。第１のスイッチは、一方が上記第１の抵抗と上記第２の抵抗との間に接続され、他方が上記第１のノードに接続されている。第２のスイッチは、一方が上記第２の抵抗と上記第３の抵抗との間に接続され、他方が上記第１のノードに接続されている。第３のスイッチは、一方が上記第３の抵抗と上記第４の抵抗との間に接続され、他方が上記第１のノードに接続されている。差動増幅回路は、２つの入力端子のうち一方が上記第４の抵抗と上記第５の抵抗との間に接続され、他方が上記第６の抵抗と上記第７の抵抗との間に接続されている。上記第６の抵抗は、上記第１〜第４の抵抗の抵抗値を合計した抵抗値を有する。上記第７の抵抗は、上記第１の抵抗が有する抵抗値と同一の抵抗値を有する。上記第１のスイッチは、上記信号監視部によって上記第３の信号が出力されるとオンになる。上記第２のスイッチは、上記外乱監視部によって上記第４の信号が出力されるとオンになる。上記第３のスイッチは、上記ＣＰＵ監視部によって上記第５の信号が出力されるとオンになる。

上記開閉器子局では、多重情報の異常，外乱の侵入，ＣＰＵの動作異常のうちどれも発生していない場合には第１，第２，第３のスイッチのうちいずれもオンにならない。よって、差動増幅回路の一方の入力端子には第６の抵抗の抵抗値に応じた電圧が入力され、他方の入力端子には第１〜第４の抵抗の抵抗値の合計（合計値＝第６の抵抗の抵抗値）に応じた電圧が入力される。したがって、差動増幅回路からは信号が出力されない（異常状態であると判定されない）。一方、多重情報の異常，外乱の侵入，ＣＰＵの動作異常のうちいずれかが発生している場合には第１，第２，第３のスイッチのうちいずれかがオンになる。よって、差動増幅回路の２つの入力端子の各々には互いに電圧値が異なる電圧が入力される。したがって、差動増幅回路からは信号が出力される（異常状態であると判定される）。

好ましくは、上記ＣＰＵは、上記出力判定部がロック状態であると判断すると、上記親局にロック通知信号を送信する。

好ましくは、上記ＣＰＵは、上記親局からロック解除信号を受信すると、上記出力判定部のロック状態を解除する。

以上のように、出力判定部がロック状態になることによって、開閉器への誤出力を防止することができる。

以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。

＜全体構成＞
この発明の実施形態による配電線遠方監視制御システム（遠制システム）の全体構成を図１に示す。このシステムでは、電柱に備え付けられた開閉器子局１を営業所に設けられた親局１０によって制御することによって、電柱に備え付けられた開閉器２を開閉して配電経路を制御する。電柱には架空地線Ｌ１，配電線Ｌ２，および通信線Ｌ３が架設されている。

親局１０は、営業所にいる管理者等によって種々の命令（制御コマンド）が入力され、開閉器子局１との間で種々の通信信号（制御信号Ｃｔｒｌ，ロック通知信号Ｒｏｃｋ，ロック解除信号Ｒｏｃｋ＿ｏｆｆ）をやりとりする。

開閉器子局１は、通信線Ｌ３を介して親局１０からの制御信号Ｃｔｒｌを受信すると、その制御信号Ｃｔｒｌに書き込まれた制御コマンドに応じて開閉器２をオンにするオン信号Ｓｏｎまたは開閉器２をオフにする信号Ｓｏｆｆを出力する。また、開閉器子局１は、内部への外乱（雷等）の侵入，制御信号Ｃｔｒｌの異常，ＣＰＵの動作異常を検出すると、開閉器２への出力を更新せずに異常検出前の出力を保持する状態（ロック状態）になるとともにロック状態になったことを親局１０に通知するロック通知信号Ｒｏｃｋを送信する。さらに、開閉器子局１は、親局１０からのロック解除信号Ｒｏｃｋ＿ｏｆｆを受信すると、ロック状態を解除する。

開閉器２は、開閉器子局１からのオン信号Ｓｏｎを入力するとオンになり、開閉器子局１からのオフ信号Ｓｏｆｆを入力するとオフになる。

＜開閉器子局２の内部構成＞
図１に示した開閉器子局１の内部構成を図２に示す。開閉器子局１は、ＣＰＵ１０１と、バス１０２ａ〜１０２ｄと、論理出力回路１０３と、出力判定部１０４と、ロジック監視部１０５とを備える。

ＣＰＵ１０１は、親局１０との種々の通信信号（制御信号Ｃｔｒｌ，ロック解除信号Ｒｏｃｋ＿ｏｆｆ，ロック通知信号Ｒｏｃｋ）のやりとり，ロジック監視部１０５との種々の信号（カウントリセット信号Ｃｌｅａｒ，異常検知信号Ｅｒｒｏｒ）のやりとり，出力判定部１０４の制御等を行う。

制御信号Ｃｔｒｌには、開閉器２を開閉するための制御コマンド（ビットデータ）が書き込まれた多重情報が含まれている。また、多重情報のビット数は、バスの本数に対応している。なお、ここでは、多重情報は４ビットデータが書き込まれているものとし。バスの本数は４本であるものとする。また、多重情報は、開閉器２を「オン」にする場合には「１１０１」が書き込まれており、開閉器２を「オフ」にする場合には「１００１」が書き込まれているものとする。

また、ＣＰＵ１０１は、受信した制御信号Ｃｔｒｌに含まれる多重情報をバス１０２ａ〜１０２ｄの各々に対して１ビットずつパラレルに出力する。例えば、ＣＰＵ１０１は、「１１０１」である場合には、バス１０２ａ，１０２ｂ，１０２ｄに電圧レベルがＨレベルである電圧を所定の期間（ここでは５００ｍｓ間）出力し続け（バス１０２ａ，１０２ｂ，１０２ｄをＨレベルにし）、バス１０２ｃに電圧を出力しない（バス１０２ｃをＬレベルにする）。つまり、ＣＰＵ１０１は、受信した４ビットの多重情報を解析することなく、その４ビットの多重情報を対応する４つのバス１０２ａ〜１０２ｂへ、そのまま出力する。

論理出力回路１０３は、バス１０２ａ〜１０２ｄの各々の電圧レベルによって表されるパターン（多重情報パターン）と所定のパターン（オンパターン，オフパターン）とを比較し、多重情報パターンがオンパターンと一致するとオン信号Ｓｏｎを出力し、多重情報パターンがオフパターンと一致するとオフ信号Ｓｏｆｆを出力する。論理出力回路１０３の内部構成の一例を図３に示す。論理出力回路１０３は、ＡＮＤ回路３０１ａ〜３０１ｅ，３０３ａ，３０３ｂと、ＮＯＲ回路３０２ａ〜３０２ｃとを含む。ＡＮＤ回路３０１ａ〜３０１ｅの各々は、２つの入力端子のうち一方が電源ノードＶＤＤに接続されており、他方がバス１０２ａ〜１０２ｄのうちいずれか１つに接続されている。ＮＯＲ回路３０２ａ〜３０２ｃの各々は、２つの入力端子のうち一方が接地ノードＧＮＤに接続されており、他方がバス１０２ａ〜１０２ｄのうちいずれか１つに接続されている。ＡＮＤ回路３０３ａは、ＡＮＤ回路３０１ａ，３０１ｂ，３０１ｃの出力端子およびＮＯＲ回路３０２ａの出力端子に接続されている。ＡＮＤ回路３０３ｂは、ＡＮＤ回路３０１ｄ，３０１ｅの出力端子およびＮＯＲ回路３０２ｂ，３０２ｃの出力端子に接続されている。図３に示した論理出力回路１０３では、バス１０２ａ，１０２ｂ，１０２ｄの電圧レベルが「Ｈ」でありバス１０２ｃの電圧レベルが「Ｌ」であるならば（多重情報パターンが「１１０１」であるならば）ＡＮＤ回路３０３ａからオン信号Ｓｏｎが出力され、バス１０２ａ，１０２ｃの電圧レベルが「Ｈ」でありバス１０２ｂ，１０２ｄの電圧レベル「Ｌ」であるならば（多重情報パターンが「１００１」であるならば）ＡＮＤ回路３０３ｂからオフ信号Ｓｏｆｆが出力される。

出力判定部１０４は、論理出力回路１０３から出力されたオン信号Ｓｏｎまたはオフ信号Ｓｏｆｆを開閉器２へ出力する。

ロジック監視部１０５は、ＣＰＵ１０１から出力された多重情報の異常，バス１０２ａ〜１０２ｄの電圧レベルの異常（外乱の侵入），およびＣＰＵ１０１の動作の異常を検知すると、異常検知信号Ｅｒｏｒｒを出力判定部１０４およびＣＰＵ１０１へ出力する。

また、出力判定部１０４は、ロジック監視部１０５からの異常検知信号Ｅｒｏｒｒを入力すると、論理出力回路１０３からの信号を出力せず異常発生直前まで出力していた信号を保持する。つまり、出力判定部１０４は、ＣＰＵ１０１によってロック状態が解除されない限り、論理出力回路１０３から新たな信号が入力されても、開閉器２へ出力している信号を更新しない。

また、ＣＰＵ１０１は、ロジック監視部１０５からの異常検出信号Ｅｒｏｒｒを入力すると、実行中のプログラムをリセットして初期状態に戻る。また、ＣＰＵ１０１は、出力判定部１０４がロック状態であるか否かを定期的に確認しており、出力判定部１０４がロック状態であると判断すると、ロック信号Ｒｏｃｋを親局１０に送信する。

＜開閉器の誤動作の原因＞
雷が電柱を伝って大地に流れ込むと電磁誘導によって開閉器子局１の中に電圧が発生することにより、バス１０２ａ〜１０２ｄの電位が変動してしまうおそれがある。

この場合、ＣＰＵ１０１によって多重情報「１１０１」がバス１０２ａ〜１０２ｄにパラレルに出力されても、バス１０２ａ〜１０２ｄの電圧レベルは多重情報に応じたものにならない（バス１０２ａ，１０２ｂ，１０２ｄの電圧レベルが「Ｈ」にならずバス１０２ｃの電圧レベルが「Ｌ」にならない）おそれがある。

一方、ＣＰＵ１０１によって多重情報がバス１０２ａ〜１０２ｄにパラレルに出力されていない場合でも、バス１０２ａ〜１０２ｄの電圧レベルが所定のパターンを示す（バス１０２ａ，１０２ｂ，１０２ｄの電圧レベルが「Ｈ」になりバス１０２ｃの電圧レベルが「Ｌ」になる）可能性がある。

また、開閉器子局１の中に発生した電圧によってＣＰＵ１０１のプログラム実行に異常が生じてＣＰＵ１０１が停止したり永久ループしたりすると、ＣＰＵ１０１が制御信号Ｃｔｒｌを受信しても、その制御信号Ｃｔｒｌに含まれる多重情報がバス１０２ａ〜１０２ｄにパラレルに出力されないおそれがある。

このように、バス１０２ａ〜１０２ｄの電圧レベルが誤って変動することで論理出力回路１０３から誤ったオン信号Ｓｏｎ（またはオフ信号Ｓｏｆｆ）が出力されたり、バス１０２ａ〜１０２ｄの電圧レベルが変化せずに論理出力回路１０３からオン信号Ｓｏｎ（またはオフ信号Ｓｏｆｆ）が出力されなかったりすることによって、開閉器２が誤動作する場合がある。

さらに、ＣＰＵ１０１が外乱の影響を受けると（詳しくは、ＣＰＵを構成する回路（例えば、モデム、ＣＰＵボード等）が外乱による影響を受けると）、そのＣＰＵ１０１を通過する多重情報に異常が生じる可能性がある。

＜ロジック監視部１０５の内部構成＞
図２に示したロジック監視部１０５の内部構成を図４に示す。ロジック監視部１０５は、信号監視部５０１と、外乱監視部５０２と、ＣＰＵ監視部５０３と、正常異常判定部５０４とを含む。

信号監視部５０１は、バス１０２ａ〜１０２ｄの電圧レベルによって表されたパターン（多重情報パターン）と所定のパターン（オンパターン，オフパターン）のいずれとも一致しない場合、多重情報異常検出信号Ｓ５０１を正常異常判定部５０４へ出力する。

本来、多重情報には「１１０１」および「１０１０」のうちいずれか一方が書き込まれている。しかし、外乱の侵入によってバス１０２ａ〜１０２ｄの電圧レベルが変動している場合や，ＣＰＵ１０１から多重情報が正常に出力されていない場合や，制御信号Ｃｔｒｌが正常に伝送されていない場合には、バス１０２ａ〜１０２ｄの電圧レベルが所定のパターンを表さないことがある。つまり、信号監視部５０１は、バス１０２ａ〜１０２ｄの電圧レベルが正常な多重情報に応じたものであるか否かおよび制御信号Ｃｔｒｌが正常に伝送されているか否かを判断する（外乱の侵入および制御信号Ｃｔｒｌの異常を検出する）。

信号監視部５０１の内部構成の一例を図５に示す。信号監視部５０１は、ＡＮＤ回路３０１ａ〜３０１ｅ，３０３ａ，３０３ｂと、ＮＯＲ回路３０２ａ〜３０２ｃと、Ｅｘ．ＮＯＲ回路５０１１とを含む。図５に示した信号監視部５０１では、多重情報が「１１０１」または「１００１」である場合には信号異常検出信号Ｓ５０１が出力されず、多重情報が「１１０１」，「１００１」以外である場合には信号異常検出信号Ｓ５０１が出力される。

外乱監視部５０２は、バス１０２ａ〜１０２ｄの電圧レベルを測定しさらにその電圧レベルがＨレベルであると認識される範囲内（正常電圧レベル許容範囲：ここでは＋５Ｖ±１０％）である時間を測定する。外乱監視部５０２は、その測定時間が所定の時間（正常出力時間Ｔｏｕｔ）よりも短い場合、外乱検出信号Ｓ５０２を正常異常判定部５０４へ出力する。一般的に、雷が引き起こす電磁誘導によって発生する電圧は、電圧レベルが正常電圧レベル許容範囲内であってもその電圧レベルが維持されている時間は比較的短い。よって、正常出力時間Ｔｏｕｔは、雷による電圧変動よりも長い時間（ここでは、４００ｍｓ）に設定される。また、ＣＰＵ１０１がＨレベルの電圧を出力し続ける時間は、正常出力時間Ｔｏｕｔよりも長く設定されている（ここでは、５００ｍｓに設定されている）。

ＣＰＵ監視部５０３は、時間をカウントしており、所定の時間（Ｔｗｄｔ）が経過するとＣＰＵ異常検出信号Ｓ５０３を正常異常判定部５０４へ出力する。一方、ＣＰＵ１０１は、正常に動作している場合、所定の時間Ｔｃｌｒ（Ｔｃｌｒ＜Ｔｗｄｔ）が経過するまでに正常異常判定部５０４からの異常検知信号Ｅｒｒｏｒを受け取らなければ、ＣＰＵ監視部５０３へカウントリセット信号Ｃｌｅａｒを出力する。ＣＰＵ監視部５０３は、ＣＰＵ１０１からのカウントリセット信号Ｃｌｅａｒを受け取ると、時間のカウントをリセットする。つまり、ＣＰＵ監視部５０３は、ＷＤＴ（ウォッチングドッグタイマ）のように動作する。

正常異常判定部５０４は、信号監視部５０１からの信号異常検出信号Ｓ５０１，外乱監視部５０２からの外乱検出信号Ｓ５０２，およびＣＰＵ監視部５０３からのＣＰＵ異常検出信号Ｓ５０３のうち少なくともいずれか１つを受け取ると、異常検知信号Ｅｒｒｏｒを出力判定部１０４およびＣＰＵ１０１へ出力する。

＜正常異常判定部１０４の内部構成＞
図４に示した正常異常判定部５０４は、スイッチＳＷ１〜ＳＷ３と、抵抗Ｒ１〜Ｒ７と、差動増幅回路ＡＭＰとを含む。

抵抗Ｒ１〜Ｒ５，Ｒ７の各々は、同じ抵抗値を有する。抵抗Ｒ６は、抵抗Ｒ１の抵抗値の４倍の抵抗値を有する。スイッチＳＷ１は、信号監視部５０１からの信号異常検出信号Ｓ５０１を受け取ると、オンになる。スイッチＳＷ２は、外乱監視部５０２からの外乱検出信号Ｓ５０２を受け取ると、オンになる。スイッチＳＷ３は、ＣＰＵ監視部５０３からのＣＰＵ異常検出信号Ｓ５０３を受け取ると、オンになる。抵抗Ｒ１〜Ｒ５は、電源ノードＶＤＤと接地ノードＧＮＤとの間にラダー状に接続されている。スイッチＳＷ１は、ノードＮ１と接地ノードＧＮＤとの間に接続されている。スイッチＳＷ２は、ノードＮ２と接地ノードＧＮＤとの間に接続されている。スイッチＳＷ３は、ノードＮ３と接地ノードＧＮＤとの間に接続されている。抵抗Ｒ６，Ｒ７は、電源ノードＶＤＤと接地ノードＧＮＤとの間にラダー状に接続されている。差動増幅回路ＡＭＰは、２つの入力端子がそれぞれノードＮ４，Ｎ５に接続されており、ノードＮ４の電位とノードＮ５の電位とが等しくない場合、異常検出信号Ｅｒｒｏｒを出力する。

＜動作＞
次に、図２に示した開閉器子局２による動作について説明する。

〔正常状態時〕
まず、外乱の侵入，制御信号Ｃｔｒｌ（多重情報）の異常，およびＣＰＵ１０１の動作異常を検知しない場合（正常状態時）における動作について説明する。

ＣＰＵ１０１は、通信線Ｌ３を伝送する制御信号Ｃｔｒｌを受信し、その制御信号Ｃｔｒｌに含まれる多重情報に応じてバス１０２ａ〜１０２ｄの各々の電圧レベルを変化させる。次に、論理出力回路１０３は、バス１０２ａ〜１０２ｄの電圧レベルが表すパターンに応じて、オン信号Ｓｏｎまたはオフ信号Ｓｏｆｆを出力判定部１０４へ出力する。

一方、ロジック監視部１０５において、信号監視部５０１は信号異常検出信号Ｓ５０１を出力せず、外乱監視部５０２は外乱検出信号Ｓ５０２を出力せず、ＣＰＵ監視部５０３はＣＰＵ異常検出信号Ｓ５０３を出力しないので、スイッチＳＷ１〜ＳＷ３はすべて「オフ」になる。よって、ノードＮ４の電位は、抵抗Ｒ１〜Ｒ４の抵抗値の合計に応じた電位になる。一方、ノードＮ５の電位は、抵抗Ｒ６の抵抗値に応じた電位であるので、ノードＮ４の電位とノードＮ５の電位とは等しくなる。したがって、差動増幅回路ＡＭＰは異常検出信号Ｅｒｒｏｒを出力しないので、出力判定部１０４は、論理出力回路１０３からのオン信号Ｓｏｎまたはオフ信号Ｓｏｆｆを開閉器２へ出力する。

〔異常状態時〕
次に、制御信号Ｃｔｒｌの異常，外乱の侵入，およびＣＰＵ１０１の動作異常のうち少なくともいずれか１つを検知した場合（異常状態時）における動作について説明する。

〈制御信号Ｃｔｒｌの異常〉
まず、ＣＰＵ１０１が雷等によって影響を受けて、そのＣＰＵ１０１を通過する多重情報に異常が生じた場合について説明する。

ロジック監視部１０５において、信号監視部５０１は、バス１０２ａ〜１０２ｄの電圧レベルによって表されるパターンが所定のパターンと一致しないと判断して、信号異常検出信号Ｓ５０１をスイッチＳＷ１へ出力する。また、外乱監視部５０２は外乱検出信号Ｓ５０２を出力せず、ＣＰＵ監視部５０３はＣＰＵ異常検出信号Ｓ５０３を出力しない。

次に、スイッチＳＷ１に信号異常検出信号Ｓ５０１が入力されてスイッチＳＷ１がオンになるので、ノードＮ４の電位は、抵抗Ｒ２〜Ｒ４の抵抗値に応じた電位になる。よって、ノードＮ４の電位とノードＮ５の電位とが等しくならないので、差動増幅回路ＡＭＰは、異常検知信号Ｅｒｒｏｒを出力判定部１０４およびＣＰＵ１０１へ出力する。したがって、出力判定部１０４は、開閉器２へ出力している信号の出力状態を保持する。

一方、ＣＰＵ１０１は、ロジック監視部１０５（差動増幅回路ＡＭＰ）からの異常検知信号Ｅｒｒｏｒを入力すると、初期状態になり、プログラムを最初から実行し直す。次に、ＣＰＵ１０１は、出力判定部１０４がロック状態であるか否かを判断する。この場合、ＣＰＵ１０１は、出力判定部１０４がロック状態であると判断するので、ロック通知信号Ｒｏｃｋを親局１０へ送信する。

親局１０は、開閉器子局１からのロック信号Ｒｏｃｋを受信すると、営業所に駐在する管理者に対して「開閉器子局１が制御不可（ロック状態）」である旨を通知する。

次に、親局１０は、管理者によって開閉器子局１のロック状態を解除するコマンドが入力されると、開閉器子局１の出力判定部１０４を解除するための制御コマンドが書き込まれたロック解除信号Ｒｏｃｋ＿ｏｆｆを開閉器子局１へ送信する。

次に、開閉器子局１のＣＰＵ１０１は、親局１０からのロック解除信号Ｒｏｃｋ＿ｏｆｆを受信すると、出力判定部１０４のロック状態を解除する。

〈外乱の侵入〉
次に、雷等によってバス１０２ａ〜１０２ｄの電圧レベルが変動しており、かつバス１０２ａ〜１０２ｄの電圧レベルによって示されるパターンが所定のパターンと一致する場合について説明する。

ロジック監視部１０５において、信号監視部５０１は、信号異常検出信号Ｓ５０１を出力しない。また、外乱監視部５０２は、バス１０２ａ〜１０２ｄの電圧レベルが正常電圧レベル許容範囲内である時間が正常電圧維持時間よりも短いと判断して、外乱検出信号Ｓ５０２をスイッチＳＷ２へ出力する。

次に、スイッチＳＷ２に外乱検出信号Ｓ５０２が入力されてスイッチＳＷ２がオンになるので、ノードＮ４の電位は、抵抗Ｒ３，Ｒ４の抵抗値に応じた電位になる。よって、ノードＮ４の電位とノードＮ５の電位とが等しくならないので、差動増幅回路ＡＭＰは、異常検知信号Ｅｒｒｏｒを出力判定部１０４およびＣＰＵ１０１へ出力する。

〈ＣＰＵ１０１の動作異常〉
次に、ＣＰＵ１０１のプログラム実行に異常が発生してＣＰＵ１０１が永久ループしている場合について説明する。この場合、ＣＰＵ１０１は制御信号Ｃｔｒｌに含まれる多重情報をバス１０２ａ〜１０２ｄへ出力することができない。また、ＣＰＵ１０１は、カウントリセット信号Ｃｌｅａｒをロジック監視部１０５へ出力することができない。

ロジック監視部１０５において、ＣＰＵ監視部５０３は、ＣＰＵ１０１からのカウントリセット信号Ｃｌｅａｒが入力されないので、ＣＰＵ異常検出信号Ｓ５０３をスイッチＳＷ３へ出力する。

次に、スイッチＳＷ３にＣＰＵ異常検出信号Ｓ５０３が入力されてスイッチＳＷ３がオンになるので、ノードＮ４の電位は、抵抗Ｒ４の抵抗値に応じた電位になる。よって、ノードＮ４の電位とノードＮ５の電位とが等しくならないので、差動増幅回路ＡＭＰは、異常検知信号Ｅｒｒｏｒを出力判定部１０４およびＣＰＵ１０１へ出力する。

このように、異常状態時になると、出力判定部１０４がロック状態になるので、論理出力回路１０３からの誤った信号が開閉器２へ出力されない。

＜効果＞
以上のように、本実施形態では、ＣＰＵ１０１は、開閉器２の開閉状態を指示する多重情報を解析することなく、多重情報をそのまま論理出力回路１０３に出力する。論理出力回路１０３において、多重情報はアナログ的に変換される。よって、ＣＰＵ１０１によって正常な多重情報が誤ってオン信号Ｓｏｎまたはオフ信号Ｓｏｆｆに変換されるのを防ぐことができる。

また、外乱によってバス１０２ａ〜１０２ｄの電圧レベルが変動したりＣＰＵ１０１がコントロール不能状態になったりしても、論理出力回路１０３からの誤った信号が開閉器２へ出力されない。このように、開閉器２への誤出力を防止することができる。よって、外乱発生時における開閉器子局制御の信頼度が向上する。

また、スイッチＳＷ１〜ＳＷ３が検知信号Ｓ５０１〜Ｓ５０３を受けて、一定期間オンになる。このように、スイッチＳＷ１〜ＳＷ３，差動増幅回路ＡＭＰのようなアナログ回路を用いて各監視部（信号監視部５０１，外乱監視部５０２，ＣＰＵ監視部５０３）による判定結果をさらに判定することにより、異常判定の信頼性が向上する。

なお、抵抗Ｒ１〜Ｒ５，Ｒ７の抵抗値は、すべて等しい必要はなく、抵抗Ｒ５の抵抗値と抵抗Ｒ７の抵抗値が等しければいい。また、抵抗Ｒ６の抵抗値は、抵抗Ｒ１〜Ｒ４の抵抗値を合計した抵抗値であればいい。

以上説明したように、本発明は、遠制システムにおける開閉器子局等ついて有用である。

この発明の実施形態による遠制システムの全体構成を示す図である。 図１に示した開閉器子局の内部構成を示す図である。 図２に示した論理出力回路の内部構成の一例を示す図である。 図２に示したロジック監視部の内部構成を示す図である。 図４に示した信号監視部の内部構成の一例を示す図である。 従来の遠制システムの全体構成を示す図である。

符号の説明

１，１０００ 開閉器子局
２ 開閉器
１０，１００００ 親局
Ｌ１ 架空地線
Ｌ２ 配電線
Ｌ３ 通信線
Ｃｔｒｌ 制御信号
Ｒｏｃｋ ロック通知信号
Ｒｏｃｋ＿ｏｆｆ ロック解除信号
Ｓｏｎ オン信号
Ｓｏｆｆ オフ信号
Ｅｒｏｒｒ 異常検知信号
Ｃｌｅａｒ カウントリセット信号
１０１，１００１ ＣＰＵ
１０２ａ〜１０２ｄ，１００２ａ，１００２ｂ バス
１０３ 論理出力回路
１０４ 出力判定部
１０５ ロジック監視部
３０１ａ〜３０１ｅ，３０３ａ，３０３ｂ ＡＮＤ回路
３０２ａ〜３０２ｃ ＮＯＲ回路
５０１ 信号監視部
５０２ 外乱監視部
５０３ ＣＰＵ監視部
５０４ 正常異常監視部
ＳＷ１〜ＳＷ３ スイッチ
Ｒ１〜Ｒ７ 抵抗
ＡＭＰ 差動増幅回路
ＶＤＤ 電源ノード
ＧＮＤ 接地ノード
５０１１ Ｅｘ．ＮＯＲ回路
１００３ 開閉器制御部

Claims (7)

1. 配電線遠方監視制御システムにおいて、配電経路に設けられた開閉器を親局からの制御信号に応じて制御する開閉器子局であって、
   前記制御信号には、
   Ｎ個のビット値（Ｎは自然数）によって示された多重情報が含まれ、
   前記開閉器子局は、
   前記Ｎ個のビット値の各々に対応し、かつ、当該対応するビット値に応じた電圧レベルを示すＮ個の電圧をパラレルに出力するＣＰＵと、
   前記ＣＰＵによってパラレルに出力されたＮ個の電圧を入力し、当該Ｎ個の電圧の各々が示す電圧レベルによって表されたパターンと第１のパターンとが一致すると前記開閉器をオンにする第１の信号を出力し、当該Ｎ個の電圧の各々が示す電圧レベルによって表されたパターンと第２のパターンとが一致すると前記開閉器をオフにする第２の信号を出力する論理出力回路と、
   前記論理出力回路に入力されるＮ個の電圧の各々が示す電圧レベルによって表されたパターンが前記第１および第２のパターンのうちどちらにも一致しなければ、異常状態であると判断する信号監視部と、
   前記信号監視部によって異常状態であると判断されなければ前記論理出力回路からの信号を出力し、前記信号監視部によって異常状態であると判断されれば前記論理出力回路からの信号を出力せずに現在の出力を維持する（ロック状態になる）出力判定部とを備える、
   ことを特徴とする開閉器子局。
2. 配電線遠方監視制御システムにおいて、配電経路に設けられた開閉器を親局からの制御信号に応じて制御する開閉器子局であって、
   前記制御信号には、
   Ｎ個のビット値（Ｎは自然数）によって示された多重情報が含まれ、
   前記開閉器子局は、
   前記Ｎ個のビット値の各々に対応し、かつ、当該対応するビット値に応じた電圧レベルを示すＮ個の電圧をパラレルに出力するＣＰＵと、
   前記ＣＰＵによってパラレルに出力されたＮ個の電圧を入力し、当該Ｎ個の電圧の各々が示す電圧レベルによって表されたパターンと第１のパターンとが一致すると前記開閉器をオンにする第１の信号を出力し、当該Ｎ個の電圧の各々が示す電圧レベルによって表されたパターンと第２のパターンとが一致すると前記開閉器をオフにする第２の信号を出力する論理出力回路と、
   前記論理出力回路に入力されるＮ個の電圧の各々が示す電圧レベルが所定の範囲内である時間を測定し、その測定した時間が所定の時間よりも短いときに、異常状態であると判断する外乱監視部と、
   前記外乱監視部によって異常状態であると判断されなければ前記論理出力回路からの信号を出力し、前記外乱監視部によって異常状態であると判断されれば前記論理出力回路からの信号を出力せず現在の出力を維持する（ロック状態になる）出力判定部とを備える、
   ことを特徴とする開閉器子局。
3. 配電線遠方監視制御システムにおいて、配電経路に設けられた開閉器を親局からの制御信号に応じて制御する開閉器子局であって、
   前記制御信号には、
   Ｎ個のビット値（Ｎは自然数）によって示された多重情報が含まれ、
   前記開閉器子局は、
   前記Ｎ個のビット値の各々に対応し、かつ、当該対応するビット値に応じた電圧レベルを示すＮ個の電圧をパラレルに出力するＣＰＵと、
   前記ＣＰＵによってパラレルに出力されたＮ個の電圧を入力し、当該Ｎ個の電圧の各々が示す電圧レベルによって表されたパターンと第１のパターンとが一致すると前記開閉器をオンにする第１の信号を出力し、当該Ｎ個の電圧の各々が示す電圧レベルによって表されたパターンと第２のパターンとが一致すると前記開閉器をオフにする第２の信号を出力する論理出力回路と、
   前記ＣＰＵが正常に動作していなければ異常状態であると判断するＣＰＵ監視部と、
   前記ＣＰＵ監視部によって異常状態であると判断されなければ前記出力論理回路からの信号を出力し、前記ＣＰＵ監視部によって異常状態であると判断されれば前記論理出力回路からの信号を出力せず現在の出力を維持する（ロック状態になる）出力判定部とを備え、
   前記ＣＰＵは、
   前記ＣＰＵ監視部によって自己が正常に動作していないと判断されると、初期状態に戻る、
   ことを特徴とする開閉器子局。
4. 配電線遠方監視制御システムにおいて、配電経路に設けられた開閉器を親局からの制御信号に応じて制御する開閉器子局であって、
   前記制御信号には、
   Ｎ個のビット値（Ｎは自然数）によって示された多重情報が含まれ、
   前記開閉器子局は、
   前記Ｎ個のビット値の各々に対応し、かつ、当該対応するビット値に応じた電圧レベルを示すＮ個の電圧をパラレルに出力するＣＰＵと、
   前記ＣＰＵによってパラレルに出力されたＮ個の電圧を入力し、当該Ｎ個の電圧の各々が示す電圧レベルによって表されたパターンと第１のパターンとが一致すると前記開閉器をオンにする第１の信号を出力し、当該Ｎ個の電圧の各々が示す電圧レベルによって表されたパターンと第２のパターンとが一致すると前記開閉器をオフにする第２の信号を出力する論理出力回路と、
   前記論理出力回路に入力されるＮ個の電圧の各々が示す電圧レベルによって表されたパターンが前記第１および第２のパターンのうちどちらにも一致しなければ、第３の信号を出力する信号監視部と、
   前記論理出力回路に入力されるＮ個の電圧の各々が示す電圧レベルが所定の範囲内である時間を測定し、その測定した時間が所定の時間よりも短いときに、第４の信号を出力する外乱監視部と、
   前記ＣＰＵが正常に動作していなければ、第５の信号を出力するＣＰＵ監視部と、
   前記信号監視部による第３の信号の出力，前記外乱監視部による第４の信号の出力，および前記ＣＰＵ監視部による第５の信号の出力のうち少なくとも１つが行われると、異常状態であると判定する正常異常判定部と、
   前記正常異常判定部によって異常状態である判断されなければ前記論理出力回路からの信号を出力し、前記正常異常判定部によって異常状態であると判断されれば前記論理出力回路からの信号を出力せず現在の出力を維持する（ロック状態になる）出力判定部とを備え、
   前記ＣＰＵは、
   前記正常異常判定部によって異常状態であると判定されると、初期状態に戻る、
   ことを特徴とする開閉器子局。
5. 請求項４において、
   前記正常異常判定部は、
   第１の電位を有する第１のノードと第２の電位を有する第２のノードとの間にラダー状に接続された第１，第２，第３，第４，および第５の抵抗と、
   前記第１のノードと前記第２のノードとの間にラダー状に接続された第６，第７の抵抗と 、
   一方が前記第１の抵抗と前記第２の抵抗との間に接続され、他方が前記第１のノードに接続された第１のスイッチと、
   一方が前記第２の抵抗と前記第３の抵抗との間に接続され、他方が前記第１のノードに接続された第２のスイッチと、
   一方が前記第３の抵抗と前記第４の抵抗との間に接続され、他方が前記第１のノードに接続された第３のスイッチと、
   ２つの入力端子のうち一方が前記第４の抵抗と前記第５の抵抗との間に接続され、他方が前記第６の抵抗と前記第７の抵抗との間に接続された差動増幅回路とを含み、
   前記第６の抵抗は、
   前記第１〜第４の抵抗の抵抗値を合計した抵抗値を有し、
   前記第７の抵抗は、
   前記第１の抵抗が有する抵抗値と同一の抵抗値を有し、
   前記第１のスイッチは、
   前記信号監視部によって前記第３の信号が出力されるとオンになり、
   前記第２のスイッチは、
   前記外乱監視部によって前記第４の信号が出力されるとオンになり、
   前記第３のスイッチは、
   前記ＣＰＵ監視部によって前記第５の信号が出力されるとオンになる、
   ことを特徴とする開閉器子局。
6. 請求項１〜請求項４のうちいずれか１つにおいて、
   前記ＣＰＵは、
   前記出力判定部がロック状態であると判断すると、前記親局にロック通知信号を送信する、
   ことを特徴とする開閉器子局。
7. 請求項１〜請求項４のうちいずれか１つにおいて、
   前記ＣＰＵは、
   前記親局からロック解除信号を受信すると、前記出力判定部のロック状態を解除する、
   ことを特徴とする開閉器子局。

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