JP2006229026A

JP2006229026A - Thin film transistor element and its manufacturing method

Info

Publication number: JP2006229026A
Application number: JP2005042008A
Authority: JP
Inventors: Hiroyuki Fukui; 啓之福井
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2005-02-18
Filing date: 2005-02-18
Publication date: 2006-08-31

Abstract

PROBLEM TO BE SOLVED: To provide a thin film transistor element which is capable of increasing an ON/OFF current ratio and of forming an ohmic contact at a source electrode, a drain electrode and a polysilicon layer properly, and to provide its manufacturing method. SOLUTION: The thin film transistor element A is equipped with a substrate 1, a first polysilicon layer 2 provided with a channel region 21, a source region 22A and a drain region 22B, a gate insulating film 6, a gate electrode 4, a source electrode 5A, a drain electrode 5B, and an interlayer insulating film 7. Two second polysilicon layers 3A and 3B are provided as connected to the source region 22A and the drain region 22B respectively, and the tips of the source electrode 5A and the drain electrode 5B facing the substrate 1 are brought into contact with the second polysilicon layers 3A and 3B and/or the source region 22A and the drain region 22B. COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、薄膜トランジスタ素子およびその製造方法に関する。 The present invention relates to a thin film transistor element and a method for manufacturing the same.

従来の薄膜トランジスタ素子としては、図１０に示すものがある。この薄膜トランジスタ素子Ｘは、たとえば液晶表示装置の画素スイッチングに用いられるものであり、基板９１と、チャネル領域９２、ソース領域９５、ドレイン領域９６からなるポリシリコン層と、ゲート電極９４と、ソース電極９８およびドレイン電極９９とを具備している。ゲート電極９４とチャネル領域９２とは、ゲート絶縁膜９３により絶縁されている。ゲート電極９４および上記ポリシリコン層は、層間絶縁膜９７により覆われている。 A conventional thin film transistor element is shown in FIG. The thin film transistor element X is used, for example, for pixel switching of a liquid crystal display device, and includes a substrate 91, a polysilicon layer including a channel region 92, a source region 95, and a drain region 96, a gate electrode 94, and a source electrode 98. And a drain electrode 99. The gate electrode 94 and the channel region 92 are insulated by a gate insulating film 93. The gate electrode 94 and the polysilicon layer are covered with an interlayer insulating film 97.

薄膜トランジスタ素子Ｘにおいては、ＯＦＦ状態に保持されていても、わずかなリーク電流（以下、ＯＦＦ電流）が存在する。ＯＦＦ電流が大きいと、液晶表示装置のコントラストの低下や画質の不均一化を招く。このため、ＯＦＦ電流をできる限り小さくすることが望ましい。一方、薄膜トランジスタ素子がＯＮ状態であるときに流れるＯＮ電流は、コントラストの向上などのために、大きいことが望ましい。すなわち、ＯＮ電流とＯＦＦ電流の比であるＯＮ／ＯＦＦ電流比が大きいほど画質の向上を図ることができる。 In the thin film transistor element X, there is a slight leakage current (hereinafter referred to as OFF current) even if the thin film transistor element X is held in the OFF state. When the OFF current is large, the contrast of the liquid crystal display device is lowered and the image quality is not uniform. For this reason, it is desirable to make the OFF current as small as possible. On the other hand, it is desirable that the ON current that flows when the thin film transistor element is in an ON state is large in order to improve contrast. That is, as the ON / OFF current ratio, which is the ratio between the ON current and the OFF current, is larger, the image quality can be improved.

また、ソース電極９８およびドレイン電極９９は、ソース領域９５の表層領域９５’およびドレイン領域９６の表層領域９６’にそれぞれ接触している。これらの接触部には、いわゆるオーミックコンタクトが形成されていることが必要とされる。オーミックコンタクトが適切に形成されていれば、低抵抗化および低インダクタンス化が可能であり、ソース電極９８およびドレイン電極９９と、ソース領域９５およびドレイン領域９６との電気導通性が向上するからである。 The source electrode 98 and the drain electrode 99 are in contact with the surface layer region 95 ′ of the source region 95 and the surface layer region 96 ′ of the drain region 96, respectively. These contact portions are required to have so-called ohmic contacts. This is because if the ohmic contact is appropriately formed, the resistance and inductance can be reduced, and the electrical conductivity between the source electrode 98 and the drain electrode 99 and the source region 95 and the drain region 96 is improved. .

しかしながら、薄膜トランジスタ素子Ｘにおいては、上記ＯＮ／ＯＦＦ電流比の増大と、上記オーミックコンタクトの適切な形成とをさらに図ることが困難であった。すなわち、まず、上記ＯＮ／ＯＦＦ電流比を大きくする手法としては、上記ポリシリコン層の薄膜化が有効であることが一般的に知られている。一方、上記オーミックコンタクトを適切に形成するためには、ソース電極９８およびドレイン電極９９の図中下面を、ソース領域９５、ドレイン領域９６、およびこれらの表層領域９５’，９６’内にとどめておく必要がある。ソース電極９８およびドレイン電極９９の図中下面の位置は、層間絶縁膜９７にコンタクトホール９７ａ，９７ｂを形成するためのエッチング処理において、そのエッチング深さを制御することにより決定される。このため、上記ポリシリコン層の厚みが厚いほど、上記エッチング深さの制御が容易となり、上記オーミックコンタクトの形成に好ましい。このように、ＯＮ／ＯＦＦ電流比の増大と、オーミックコンタクトの適切な形成とを図るためには、上記ポリシリコン層の厚み設定について、互いに相反する要求を満たす必要があった。 However, in the thin film transistor element X, it is difficult to further increase the ON / OFF current ratio and appropriately form the ohmic contact. That is, it is generally known that, as a method for increasing the ON / OFF current ratio, it is effective to reduce the thickness of the polysilicon layer. On the other hand, in order to appropriately form the ohmic contact, the lower surfaces of the source electrode 98 and the drain electrode 99 in the drawing are kept in the source region 95, the drain region 96, and the surface layer regions 95 ′ and 96 ′. There is a need. The positions of the lower surfaces of the source electrode 98 and the drain electrode 99 in the figure are determined by controlling the etching depth in the etching process for forming the contact holes 97a and 97b in the interlayer insulating film 97. For this reason, the thicker the polysilicon layer, the easier it is to control the etching depth, which is preferable for the formation of the ohmic contact. As described above, in order to increase the ON / OFF current ratio and appropriately form the ohmic contact, it is necessary to satisfy mutually conflicting requirements regarding the thickness setting of the polysilicon layer.

特開平１０−２７０７０５号公報JP-A-10-270705

本発明は、上記した事情のもとで考え出されたものであって、ＯＮ／ＯＦＦ電流比を大きくするとともに、ソース電極およびドレイン電極とポリシリコン層とのオーミックコンタクトを適切に形成することが可能な薄膜トランジスタ素子、およびその製造方法を提供することをその課題とする。 The present invention has been conceived under the circumstances described above, and it is possible to increase the ON / OFF current ratio and appropriately form an ohmic contact between the source and drain electrodes and the polysilicon layer. It is an object of the present invention to provide a possible thin film transistor element and a manufacturing method thereof.

上記課題を解決するため、本発明では、次の技術的手段を講じている。 In order to solve the above problems, the present invention takes the following technical means.

本発明の第１の側面によって提供される薄膜トランジスタ素子は、基板と、上記基板上に形成されており、かつチャネル領域とこれを挟むソース領域およびドレイン領域とを有する第１のポリシリコン層と、上記第１のポリシリコン層の少なくとも一部を覆うゲート絶縁膜と、上記ゲート絶縁膜を挟んで上記チャネル領域と対向するゲート電極と、上記ソース領域および上記ドレイン領域とそれぞれ導通するソース電極およびドレイン電極と、上記第１のポリシリコン層、上記ゲート絶縁膜、および上記ゲート電極を覆う層間絶縁膜と、を備える薄膜トランジスタ素子であって、上記ソース領域および上記ドレイン領域にそれぞれ繋がる２つの第２のポリシリコン層をさらに備えており、かつ、上記ソース電極および上記ドレイン電極の上記基板側の先端は、それぞれ上記２つの第２のポリシリコン層または上記ソース領域および上記ドレイン領域の少なくとも一方に接していることを特徴としている。 The thin film transistor element provided by the first aspect of the present invention includes a substrate, a first polysilicon layer formed on the substrate and having a channel region and a source region and a drain region sandwiching the channel region, A gate insulating film covering at least a part of the first polysilicon layer; a gate electrode facing the channel region with the gate insulating film interposed therebetween; and a source electrode and a drain electrically connected to the source region and the drain region, respectively A thin film transistor element comprising: an electrode; and the first polysilicon layer, the gate insulating film, and an interlayer insulating film covering the gate electrode, wherein the second second layers are connected to the source region and the drain region, respectively. A polysilicon layer, and the source electrode and the drain electrode The tip of the plate side are respectively characterized in that at least one the contact of the two second polysilicon layer or the source region and the drain region.

このような構成によれば、上記第１のポリシリコン層の薄膜化を図りつつ、上記第２のポリシリコン層を比較的厚みの大きいものとすることが可能である。上記第２のポリシリコン層が厚いほど、上記ゲート電極および上記ドレイン電極の上記基板側の先端と、上記第２のポリシリコン層または上記ソース領域および上記ドレイン領域とを容易に接触させることができる。これらにより、ＯＮ／ＯＦＦ電流比の増大を図りつつ、オーミックコンタクトを適切に形成することができる。 According to such a configuration, it is possible to make the second polysilicon layer relatively thick while reducing the thickness of the first polysilicon layer. The thicker the second polysilicon layer, the easier it is to contact the tip of the gate electrode and the drain electrode on the substrate side with the second polysilicon layer or the source region and the drain region. . As a result, the ohmic contact can be appropriately formed while increasing the ON / OFF current ratio.

本発明の好ましい実施の形態においては、上記各第２のポリシリコン層の少なくとも一部は、上記ゲート絶縁膜を覆っている。このような構成によれば、上記ソース電極および上記ドレイン電極と上記第２のポリシリコン層との接触面積を大きくすることができる。したがって、オーミックコンタクトの形成に有利である。 In a preferred embodiment of the present invention, at least a part of each of the second polysilicon layers covers the gate insulating film. According to such a configuration, the contact area between the source and drain electrodes and the second polysilicon layer can be increased. Therefore, it is advantageous for forming an ohmic contact.

本発明の第２の側面によって提供される薄膜トランジスタ素子の製造方法は、基板上に第１のポリシリコン層を形成する工程と、上記第１のポリシリコン層の少なくとも一部を覆うゲート絶縁膜を形成する工程と、上記ゲート絶縁膜のうち、上記第１のポリシリコン層においてソース領域およびドレイン領域の形成予定領域を覆う部分を取り除く工程と、上記第１のポリシリコン層および上記ゲート絶縁膜を覆うポリシリコンの薄膜を形成する工程と、上記ポリシリコンの薄膜の一部を除去することにより、上記ソース領域およびドレイン領域の形成予定領域にそれぞれ繋がる２つの第２のポリシリコン層を形成する工程と、ゲート電極を形成する工程と、上記第１のポリシリコン層にインプラテーションを施すことにより、上記ソース領域および上記ドレイン領域を形成する工程と、上記第１のポリシリコン層、上記ゲート絶縁膜、上記ゲート電極、および上記２つの第２のポリシリコン層を覆う層間絶縁膜を形成する工程と、上記層間絶縁膜の表面から少なくとも上記２つの第２のポリシリコン層に達する２つのコンタクトホールを形成する工程と、上記２つのコンタクトホールを貫通して上記２つの第２のポリシリコン層または上記ソース領域および上記ドレイン領域の少なくとも一方に接触するソース電極およびドレイン電極を形成する工程と、を有することを特徴としている。 According to a second aspect of the present invention, there is provided a method of manufacturing a thin film transistor device comprising: a step of forming a first polysilicon layer on a substrate; and a gate insulating film covering at least a part of the first polysilicon layer. Forming a step of removing a portion of the first polysilicon layer covering a region where a source region and a drain region are to be formed, and forming the first polysilicon layer and the gate insulating film. A step of forming a covering polysilicon thin film, and a step of forming two second polysilicon layers respectively connected to the source region and the drain region to be formed by removing a part of the polysilicon thin film. And forming a gate electrode, and implanting the first polysilicon layer to form the source region Forming the drain region; forming an interlayer insulating film covering the first polysilicon layer, the gate insulating film, the gate electrode, and the two second polysilicon layers; and the interlayer Forming two contact holes reaching the at least two second polysilicon layers from the surface of the insulating film; passing through the two contact holes; the two second polysilicon layers or the source regions; Forming a source electrode and a drain electrode in contact with at least one of the drain regions.

このような構成によれば、本発明の第１の側面により提供される薄膜トランジスタ素子を適切に製造することができる。特に、上記コンタクトホールの先端を上記第２のポリシリコン層または上記ソース領域およびドレイン領域内に位置させることが容易であり、オーミックコンタクトを適切に形成することができる。 According to such a configuration, the thin film transistor element provided by the first aspect of the present invention can be appropriately manufactured. In particular, the tip of the contact hole can be easily located in the second polysilicon layer or the source region and the drain region, and an ohmic contact can be appropriately formed.

本発明の好ましい実施の形態においては、上記ゲート電極の形成は、上記ポリシリコンの薄膜の一部を除去する処理により、上記２つのポリシリコン層の形成と一括してなされる。このような構成によれば、上記第２のポリシリコン層を形成するための専用の工程が不要であり、作業効率の向上に適している。 In a preferred embodiment of the present invention, the gate electrode is formed together with the formation of the two polysilicon layers by a process of removing a part of the polysilicon thin film. According to such a configuration, a dedicated process for forming the second polysilicon layer is not necessary, which is suitable for improving work efficiency.

本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。 Other features and advantages of the present invention will become more apparent from the detailed description given below with reference to the accompanying drawings.

以下、本発明の好ましい実施の形態につき、図面を参照して具体的に説明する。 Hereinafter, preferred embodiments of the present invention will be specifically described with reference to the drawings.

図１は、本発明に係る薄膜トランジスタ素子の一例を示している。この薄膜トランジスタ素子Ａは、基板１、第１のポリシリコン層２、２つの第２のポリシリコン層３Ａ，３Ｂ、ゲート電極４、ソース電極５Ａ，ドレイン電極５Ｂ、ゲート絶縁膜６、および層間絶縁膜７を具備して構成されている。薄膜トランジスタ素子Ａは、たとえば液晶表示装置（図示略）にマトリクス状に配置された複数の画素（図示略）について、それぞれの画素に対応する液晶層（図示略）の偏光状態を切り替えるいわゆる画素スイッチングのために用いられるものである。 FIG. 1 shows an example of a thin film transistor element according to the present invention. The thin film transistor element A includes a substrate 1, a first polysilicon layer 2, two second polysilicon layers 3A and 3B, a gate electrode 4, a source electrode 5A, a drain electrode 5B, a gate insulating film 6, and an interlayer insulating film. 7. The thin film transistor element A is, for example, a so-called pixel switching that switches a polarization state of a liquid crystal layer (not shown) corresponding to each pixel for a plurality of pixels (not shown) arranged in a matrix on a liquid crystal display device (not shown). It is used for this purpose.

基板１は、いわゆる絶縁基板であり、たとえば石英ガラスからなる。基板１の表面を平滑化するために、ＳｉＯ₂などの絶縁膜が形成される場合もある。 The substrate 1 is a so-called insulating substrate and is made of, for example, quartz glass. In order to smooth the surface of the substrate 1, an insulating film such as SiO ₂ may be formed.

第１のポリシリコン層２は、基板１上に形成されており、その厚さが３００Å程度とされている。第１のポリシリコン層２には、チャネル領域２１、ソース領域２２Ａ、およびドレイン領域２２Ｂが形成されている。これにより、第１のポリシリコン層２は、薄膜トランジスタ素子Ａのスイッチング機能を実現するいわゆる活性層となっている。チャネル領域２１は、第１のポリシリコン層２のほぼ中央に位置している。ソース領域２２Ａおよびドレイン領域２２Ｂは、チャネル領域２１を挟むように配置されている。ソース領域２２Ａおよびドレイン領域２２Ｂは、後述するインプラテーション処理により得られるｎ⁺型のポリシリコンからなる。 The first polysilicon layer 2 is formed on the substrate 1 and has a thickness of about 300 mm. In the first polysilicon layer 2, a channel region 21, a source region 22A, and a drain region 22B are formed. Thus, the first polysilicon layer 2 is a so-called active layer that realizes the switching function of the thin film transistor element A. The channel region 21 is located approximately at the center of the first polysilicon layer 2. The source region 22A and the drain region 22B are disposed so as to sandwich the channel region 21 therebetween. The source region 22A and the drain region 22B are made of n ⁺ type polysilicon obtained by an implantation process described later.

ゲート絶縁膜６は、たとえばＳｉＯ₂からなり、第１のポリシリコン層２を覆っている。ゲート絶縁膜６は、たとえば８００Å程度の厚さとされる。ゲート絶縁膜６には、ソース領域２２Ａおよびドレイン領域２２Ｂの図中上方に位置するホール６ａ，６ｂが形成されている。 The gate insulating film 6 is made of, for example, SiO _2, and covers the first polysilicon layer 2. The gate insulating film 6 has a thickness of about 800 mm, for example. In the gate insulating film 6, holes 6a and 6b located above the source region 22A and the drain region 22B in the figure are formed.

２つの第２のポリシリコン層３Ａ，３Ｂは、ゲート絶縁膜６のホール６ａ，６ｂを埋めるように形成されており、ソース領域２２Ａおよびドレイン領域２２Ｂにそれぞれ繋がっている。第２のポリシリコン層３Ａ，３Ｂは、それぞれ厚みが４０００Å程度、図中の幅が１０μｍ程度のサイズとされている。第２のポリシリコン層３Ａ，３Ｂには、それぞれ鍔部３Ａａ，３Ｂａが形成されている。これにより、第２のポリシリコン層３Ａ，３Ｂは、ゲート絶縁膜６の一部を覆っている。 The two second polysilicon layers 3A and 3B are formed so as to fill the holes 6a and 6b of the gate insulating film 6, and are connected to the source region 22A and the drain region 22B, respectively. Each of the second polysilicon layers 3A and 3B has a size of about 4000 mm in thickness and a width of about 10 μm in the drawing. In the second polysilicon layers 3A and 3B, flanges 3Aa and 3Ba are formed, respectively. Thereby, the second polysilicon layers 3 A and 3 B cover a part of the gate insulating film 6.

ゲート電極４は、チャネル領域２１に作用させる電界を発生させるためのものであり、ゲート絶縁膜６を介してチャネル領域２１の図中上方に設けられている。本実施形態においては、ゲート電極４は、第２のポリシリコン層３Ａ，３Ｂと同材質であるポリシリコンからなり、たとえば４０００Å程度の厚さとされる。ゲート電極４が高電位または低電位の状態とされることにより、薄膜トランジスタ素子ＡがＯＮ状態またはＯＦＦ状態とされ、上記画素に対するスイッチングがなされる。 The gate electrode 4 is for generating an electric field that acts on the channel region 21, and is provided above the channel region 21 in the figure via the gate insulating film 6. In the present embodiment, the gate electrode 4 is made of polysilicon which is the same material as the second polysilicon layers 3A and 3B, and has a thickness of about 4000 mm, for example. When the gate electrode 4 is in a high potential or low potential state, the thin film transistor element A is turned on or off, and the pixel is switched.

ソース電極５Ａおよびドレイン電極５Ｂは、金属製の電極であり、たとえばＡｌ−Ｓｉ−ＣｕまたはＡｌ−Ｓｉからなる。ソース電極５Ａは、画素電極（図示略）に導通しており、ドレイン電極５Ｂは、信号配線（図示略）に導通している。薄膜トランジスタ素子ＡがＯＮ状態とされると、ソース電極５Ａとドレイン電極５Ｂとの間に画素電圧による電流が流れる。ソース電極５Ａおよびドレイン電極５Ｂの先端は、２つの第２のポリシリコン層３Ａ、３Ｂ内にそれぞれ進入している。ソース電極５Ａおよびドレイン電極５Ｂそれぞれの図中下面と２つの第２のポリシリコン層３Ａ、３Ｂとの接触部には、それぞれオーミックコンタクトが形成されている。オーミックコンタクトとは、おもに半導体と金属との接触状態のうち、それぞれの仕事関数や電子親和力の違いから生じる接触障壁を小さくすることにより、電圧−電流特性が線形となっているものをいう。なお、本実施形態と異なり、ソース電極５Ａおよびドレイン電極５Ｂの先端が、第２のポリシリコン層３Ａ，３Ｂを貫通し、ソース領域２２Ａおよびドレイン領域２２Ｂ内に進入する構成としてもよい。 The source electrode 5A and the drain electrode 5B are metal electrodes, and are made of, for example, Al—Si—Cu or Al—Si. The source electrode 5A is electrically connected to the pixel electrode (not shown), and the drain electrode 5B is electrically connected to the signal wiring (not shown). When the thin film transistor element A is turned on, a current due to the pixel voltage flows between the source electrode 5A and the drain electrode 5B. The tips of the source electrode 5A and the drain electrode 5B enter the two second polysilicon layers 3A and 3B, respectively. Ohmic contacts are respectively formed at the contact portions between the lower surfaces of the source electrode 5A and the drain electrode 5B in the drawing and the two second polysilicon layers 3A and 3B. The ohmic contact is a contact state between a semiconductor and a metal, which has a linear voltage-current characteristic by reducing a contact barrier caused by a difference in work function and electron affinity. Unlike the present embodiment, the tips of the source electrode 5A and the drain electrode 5B may penetrate the second polysilicon layers 3A and 3B and enter the source region 22A and the drain region 22B.

層間絶縁膜７は、たとえばＳｉＯ₂またはＳｉＮからなり、基板１、第１のポリシリコン層２、第２のポリシリコン層３Ａ，３Ｂ、ゲート絶縁膜６、およびゲート電極４や、ソース電極５Ａおよびドレイン電極５Ｂそれぞれの図中下部を覆っている。層間絶縁膜７には、コンタクトホール７ａ，７ｂが形成されており、ソース電極５Ａおよびドレイン電極５Ｂがそれぞれ貫通している。層間絶縁膜７の表面には、ソース電極５Ａおよびドレイン電極５Ｂの図中上端がそれぞれ露出している。 Interlayer insulating film 7 is made of, for example, SiO ₂ or SiN, and includes substrate 1, first polysilicon layer 2, second polysilicon layers 3 A and 3 B, gate insulating film 6, gate electrode 4, source electrode 5 A and The drain electrode 5B covers the lower part in the figure. Contact holes 7a and 7b are formed in the interlayer insulating film 7, and the source electrode 5A and the drain electrode 5B penetrate each other. The upper ends of the source electrode 5A and the drain electrode 5B in the drawing are exposed on the surface of the interlayer insulating film 7, respectively.

次に、薄膜トランジスタ素子Ａの製造方法について、図面を参照しつつ以下に説明する。 Next, a manufacturing method of the thin film transistor element A will be described below with reference to the drawings.

まず、図２に示すように石英ガラス製の基板１を準備し、この基板１上に第１のポリシリコン層２を形成する。第１のポリシリコン層２の形成は、成膜ガスとしてＳｉＨ₄、キャリアガスとしてＮ₂またはＨｅを用いたＣＶＤ法により厚さ５００Å程度のポリシリコンの薄膜を形成し、このポリシリコンの薄膜に対してドライエッチングなどによるパターン形成を施すことにより行う。 First, as shown in FIG. 2, a quartz glass substrate 1 is prepared, and a first polysilicon layer 2 is formed on the substrate 1. The first polysilicon layer 2 is formed by forming a polysilicon thin film having a thickness of about 500 mm by CVD using SiH ₄ as a film forming gas and N ₂ or He as a carrier gas. On the other hand, pattern formation is performed by dry etching or the like.

次に、図３に示すように、第１のポリシリコン層２を覆うようにゲート絶縁膜６を形成する。これは、たとえば、第１のポリシリコン層２を９５０〜１０５０℃程度でいわゆるＯ₂ドライ酸化させることにより行う。これにより、第１のポリシリコン層２の厚さが３００Å程度に減じるとともに、８００Å程度の厚さのＳｉＯ₂からなるゲート絶縁膜６が形成される。 Next, as shown in FIG. 3, a gate insulating film 6 is formed so as to cover the first polysilicon layer 2. This is performed, for example, by so-called O ₂ dry oxidation of the first polysilicon layer 2 at about 950 to 1050 ° C. As a result, the thickness of the first polysilicon layer 2 is reduced to about 300 mm, and the gate insulating film 6 made of SiO _{2 having} a thickness of about 800 mm is formed.

ゲート絶縁膜６を形成した後は、図４に示すように、ゲート絶縁膜６にホール６ａ，６ｂを形成する。これらのホール６ａ，６ｂの形成は、たとえば、ＣＦ₄またはＣ₄Ｆ₈とＡｒなどを用いたドライエッチングによりなされる。 After forming the gate insulating film 6, holes 6a and 6b are formed in the gate insulating film 6, as shown in FIG. These holes 6a and 6b are formed by dry etching using, for example, CF ₄ or C ₄ F ₈ and Ar.

続いて、図５に示すように、ポリシリコンの薄膜３’を形成する。ポリシリコンの薄膜３’の形成は、第１のポリシリコン層２の形成と同様に、成膜ガスとしてＳｉＨ₄、キャリアガスとしてＮ₂またはＨｅを用いたＣＶＤ法によりなされる。この際、ゲート絶縁膜６の図中上面からポリシリコンの薄膜３’の図中上面までの厚さを４０００Å程度としておく。これにより、ポリシリコンの薄膜３’は、ゲート絶縁膜６を覆い、かつホール６ａ，６ｂを埋めるように形成される。 Subsequently, as shown in FIG. 5, a polysilicon thin film 3 'is formed. The polysilicon thin film 3 ′ is formed by a CVD method using SiH ₄ as a film forming gas and N ₂ or He as a carrier gas, similarly to the formation of the first polysilicon layer 2. At this time, the thickness from the upper surface of the gate insulating film 6 in the drawing to the upper surface of the polysilicon thin film 3 ′ in the drawing is set to about 4000 mm. Thus, the polysilicon thin film 3 ′ is formed so as to cover the gate insulating film 6 and fill the holes 6 a and 6 b.

次に、ポリシリコンの薄膜３’に対してパターン形成を施すことにより、図６に示すように、ゲート電極４および２つの第２のポリシリコン層３Ａ，３Ｂを形成する。このパターン形成は、ＳＦ₆を用いたドライエッチングなどによりなされる。図５に示すポリシリコンの薄膜３’のうち、チャネル領域２１の図中上方に位置する部分を残存させて、図６に示すゲート電極４とする。また、図５に示すポリシリコンの薄膜３’のうち、２つのホール６ａ，６ｂを埋めている部分およびこれらの図中上方にある部分を残存させて、図６に示す２つの第２のポリシリコン層３Ａ，３Ｂとする。第２のポリシリコン層３Ａ，３Ｂの図中上部の幅を、ホール６ａ，６ｂの幅よりも大とする。これにより、第２のポリシリコン層３Ａ，３Ｂには、ゲート絶縁膜６の一部を覆う鍔部３Ａａ，３Ｂａがそれぞれ形成されることとなる。ゲート電極４および２つの第２のポリシリコン層３Ａ，３Ｂを形成したのちは、たとえばヒ素を用いたインプラテーション処理を施すことにより、ソース領域２２Ａおよびドレイン領域２２Ｂを形成する。第１のポリシリコン層２のうちソース領域２２Ａおよびドレイン領域２２Ｂに挟まれた部分がチャネル領域２１となる。 Next, patterning is performed on the polysilicon thin film 3 'to form the gate electrode 4 and the two second polysilicon layers 3A and 3B as shown in FIG. This pattern is formed by dry etching using SF ₆ or the like. The portion of the polysilicon thin film 3 ′ shown in FIG. 5 located above the channel region 21 in the drawing is left to form the gate electrode 4 shown in FIG. Further, the portions of the polysilicon thin film 3 ′ shown in FIG. 5 in which the two holes 6a and 6b are filled and the upper portion in the figure are left, so that the two second poly films shown in FIG. The silicon layers 3A and 3B are used. The widths of the upper portions of the second polysilicon layers 3A and 3B in the drawing are made larger than the widths of the holes 6a and 6b. As a result, the collar portions 3Aa and 3Ba covering a part of the gate insulating film 6 are formed in the second polysilicon layers 3A and 3B, respectively. After forming the gate electrode 4 and the two second polysilicon layers 3A and 3B, the source region 22A and the drain region 22B are formed, for example, by performing an implantation process using arsenic. A portion of the first polysilicon layer 2 sandwiched between the source region 22A and the drain region 22B becomes a channel region 21.

続いて、図７に示すように、ＳｉＯ₂またはＳｉＮからなる層間絶縁膜７を形成する。層間絶縁膜７の形成は、たとえば４００℃程度の環境下においてプラズマＣＶＤ法を用いてなされる。 Subsequently, as shown in FIG. 7, an interlayer insulating film 7 made of SiO ₂ or SiN is formed. The interlayer insulating film 7 is formed using a plasma CVD method in an environment of about 400 ° C., for example.

層間絶縁膜７を形成した後は、図８に示すように、たとえばドライエッチングによりコンタクトホール７ａ，７ｂを形成する。本実施形態においては、上記ドライエッチングにおける処理時間などを適切に設定することにより、コンタクトホール７ａ，７ｂの図中底面がそれぞれ第２のポリシリコン層３Ａ，３Ｂ内に位置するものとしている。なお、コンタクトホール７ａ，７ｂの図中底面の位置としては、第２のポリシリコン層３Ａ，３Ｂの図中上面以下、基板１の図中上面より上としておく。すなわち、本実施形態と異なり、上記エッチング処理をさらに進めて、コンタクトホール７ａ，７ｂの図中底面を、第２のポリシリコン層３Ａ，３Ｂを通過させて、ソース領域２２Ａおよびドレイン領域２２Ｂ内に到達させてもよい。 After the interlayer insulating film 7 is formed, contact holes 7a and 7b are formed by dry etching, for example, as shown in FIG. In the present embodiment, the bottom surfaces of the contact holes 7a and 7b in the drawing are positioned in the second polysilicon layers 3A and 3B, respectively, by appropriately setting the processing time in the dry etching. The positions of the bottom surfaces of the contact holes 7a and 7b in the drawing are set to be lower than the upper surface in the drawing of the second polysilicon layers 3A and 3B and above the upper surface in the drawing of the substrate 1. That is, unlike the present embodiment, the etching process is further advanced, and the bottom surfaces of the contact holes 7a and 7b in the drawing are passed through the second polysilicon layers 3A and 3B to enter the source region 22A and the drain region 22B. May be reached.

次に、図９に示すように金属層５’を形成する。金属層５’の形成は、たとえばＡｌ−Ｓｉ−ＣｕまたはＡｌ−Ｓｉを用いたスパッタ法により行う。スパッタ法によれば、コンタクトホール７ａ，７ｂ内を埋めるように金属層５’を形成することができる。 Next, a metal layer 5 'is formed as shown in FIG. The metal layer 5 ′ is formed by sputtering using Al—Si—Cu or Al—Si, for example. According to the sputtering method, the metal layer 5 ′ can be formed so as to fill the contact holes 7 a and 7 b.

この後は、金属層５’に対してドライエッチングなどを施すことにより、図１に示すソース電極５Ａおよびドレイン電極５Ｂを形成する。ソース電極５Ａおよびドレイン電極５Ｂを形成した後は、全体を４００〜４５０℃程度に昇温することにより、ソース電極５Ａおよびドレイン電極５Ｂを第２のポリシリコン層３Ａ，３Ｂに対してそれぞれ沈降させる。これにより、ソース電極５Ａおよびドレイン電極５Ｂと第２のポリシリコン層３Ａ，３Ｂとの間にオーミックコンタクトを適切に形成することができる。以上の工程により、薄膜トランジスタ素子Ａが得られる。 Thereafter, the source electrode 5A and the drain electrode 5B shown in FIG. 1 are formed by performing dry etching or the like on the metal layer 5 '. After the formation of the source electrode 5A and the drain electrode 5B, the temperature of the whole is raised to about 400 to 450 ° C., thereby causing the source electrode 5A and the drain electrode 5B to settle with respect to the second polysilicon layers 3A and 3B, respectively. . Thereby, ohmic contacts can be appropriately formed between the source electrode 5A and the drain electrode 5B and the second polysilicon layers 3A and 3B. Through the above steps, the thin film transistor element A is obtained.

次に、薄膜トランジスタ素子Ａの作用について説明する。 Next, the operation of the thin film transistor element A will be described.

本実施形態によれば、図１に示すように、第１のポリシリコン層２の薄膜化を図る一方、ソース領域２２Ａまたはドレイン領域２２Ｂと第２のポリシリコン層３Ａ，３Ｂとを合わせた厚さを大きくすることが可能である。このため、まず、第１のポリシリコン層２のうち、チャネル領域２１をたとえば３００Å程度の薄膜とすることにより、ＯＮ／ＯＦＦ電流比の増大を図ることができる。一方、ソース電極５Ａおよびドレイン電極５Ｂの図中下面を第２のポリシリコン層３Ａ，３Ｂ内に位置させておくことが容易である。これにより、オーミックコンタクトを適切に形成することができる。このように、薄膜トランジスタ素子Ａは、ＯＮ／ＯＦＦ電流比の増大と、オーミックコンタクトの形成促進との両立を図るのに適している。 According to this embodiment, as shown in FIG. 1, the thickness of the first polysilicon layer 2 is reduced while the source region 22A or drain region 22B and the second polysilicon layers 3A and 3B are combined. It is possible to increase the thickness. For this reason, first, the channel region 21 of the first polysilicon layer 2 is formed as a thin film of about 300 mm, for example, so that the ON / OFF current ratio can be increased. On the other hand, it is easy to place the lower surfaces of the source electrode 5A and the drain electrode 5B in the figure in the second polysilicon layers 3A and 3B. Thereby, an ohmic contact can be formed appropriately. Thus, the thin film transistor element A is suitable for achieving both the increase in the ON / OFF current ratio and the promotion of the formation of the ohmic contact.

特に、本実施形態においては、第１のポリシリコン層２の厚さが３００Å程度であるのに対し、第２のポリシリコン層３Ａ，３Ｂの厚さが４０００Å程度と１０倍以上とされている。このため、コンタクトホール７ａ，７ｂを形成するためのエッチングにおいて、コンタクトホール７ａ，７ｂ底面の位置を制御することが容易である。これにより、ソース電極５Ａおよびドレイン電極５Ｂの図中下面を第２のポリシリコン層３Ａ，３Ｂ内に適切に位置させることが可能である。さらに、ソース電極５Ａおよびドレイン電極５Ｂの図中の幅が１０μｍ程度とされていることにより、ソース電極５Ａおよびドレイン電極５Ｂの図中下面と第２のポリシリコン層３Ａ，３Ｂとの接触面積が大きくなり、オーミックコンタクトの形成に好適である。 In particular, in the present embodiment, the thickness of the first polysilicon layer 2 is about 300 mm, whereas the thickness of the second polysilicon layers 3A and 3B is about 4000 mm, which is 10 times or more. . For this reason, it is easy to control the positions of the bottom surfaces of the contact holes 7a and 7b in the etching for forming the contact holes 7a and 7b. Thereby, the lower surfaces of the source electrode 5A and the drain electrode 5B in the drawing can be appropriately positioned in the second polysilicon layers 3A and 3B. Further, since the width of the source electrode 5A and the drain electrode 5B in the drawing is about 10 μm, the contact area between the lower surface of the source electrode 5A and the drain electrode 5B in the drawing and the second polysilicon layers 3A and 3B is reduced. It is large and suitable for forming ohmic contacts.

また、第２のポリシリコン層３Ａ，３Ｂは、鍔部３Ａａ，３Ｂａが形成されていることにより、ソース電極５Ａおよびドレイン電極５Ｂとの接触面積を大きくすることが可能である。このことは、オーミックコンタクトの形成に有利である。さらに、図８に示すコンタクトホール７ａ，７ｂの形成において、そのエッチング処理に位置ずれがあっても、コンタクトホール７ａ，７ｂの位置が第２のポリシリコン層３Ａ，３Ｂから外れてしまうことを防止することが可能である。したがって、薄膜トランジスタ素子Ａの歩留まり向上を図ることができる。 Further, the second polysilicon layers 3A and 3B can have a large contact area with the source electrode 5A and the drain electrode 5B by forming the flange portions 3Aa and 3Ba. This is advantageous for forming an ohmic contact. Further, in the formation of the contact holes 7a and 7b shown in FIG. 8, even if the etching process is misaligned, the positions of the contact holes 7a and 7b are prevented from being detached from the second polysilicon layers 3A and 3B. Is possible. Therefore, the yield of the thin film transistor element A can be improved.

薄膜トランジスタ素子Ａの製造においては、図５および図６に示すように、ポリシリコンの薄膜３’からゲート電極４と２つの第２のポリシリコン層３Ａ，３Ｂとを、一括して形成する。このため、第２のポリシリコン層３Ａ，３Ｂを形成するための専用の工程が不要であり、作業効率の低下を回避することができる。また、ゲート電極４と２つの第２のポリシリコン層３Ａ，３ｂとは、ドライエッチングなどを用いた同一の処理において形成可能である。このため、これらの相対的な位置あわせを特に行う必要が無く、製作精度の向上に好ましい。 In the manufacture of the thin film transistor element A, as shown in FIGS. 5 and 6, the gate electrode 4 and the two second polysilicon layers 3A and 3B are collectively formed from the polysilicon thin film 3 '. For this reason, a dedicated process for forming the second polysilicon layers 3A and 3B is unnecessary, and a reduction in work efficiency can be avoided. The gate electrode 4 and the two second polysilicon layers 3A and 3b can be formed in the same process using dry etching or the like. For this reason, it is not necessary to perform the relative alignment in particular, which is preferable for improving the manufacturing accuracy.

本発明に係る薄膜トランジスタ素子およびその製造方法は、上述した実施形態に限定されるものではない。本発明に係る薄膜トランジスタ素子の各部の具体的な構成は、種々に設計変更自在である。また、本発明に係る薄膜トランジスタ素子の製造方法に含まれる各処理は、種々に変更自在である。 The thin film transistor element and the manufacturing method thereof according to the present invention are not limited to the above-described embodiments. The specific configuration of each part of the thin film transistor element according to the present invention can be varied in design in various ways. Moreover, each process included in the manufacturing method of the thin film transistor element according to the present invention can be variously changed.

ゲート電極としては、上述した実施形態のように、第２のポリシリコン層と一括して形成することが作業効率の向上に好ましいが、本発明はこれに限定されず、たとえばＡｌ、Ｔａ、Ｗなどの金属を用いて形成してもよい。 As the gate electrode, it is preferable to form the second polysilicon layer together with the second polysilicon layer as in the above-described embodiment, but the present invention is not limited to this. For example, Al, Ta, W You may form using metals, such as.

ゲート絶縁膜は、第１のポリシリコン層の全体を覆うものに限定されず、第１のポリシリコン層とゲート電極とを確実に絶縁できる形状であればよい。また、その材質も上述した実施形態のものに限定されず、絶縁に適した材料を用いることができる。 The gate insulating film is not limited to the one covering the entire first polysilicon layer, and may be any shape that can reliably insulate the first polysilicon layer and the gate electrode. Further, the material is not limited to that of the above-described embodiment, and a material suitable for insulation can be used.

本発明に係る薄膜トランジスタ素子は、液晶表示装置のスイッチングに用いられるのに適しているが、これは一例でありこれに限定されるものではない。 The thin film transistor element according to the present invention is suitable for use in switching of a liquid crystal display device, but this is an example and the present invention is not limited to this.

本発明に係る薄膜トランジスタ素子の一例を示す要部断面図である。It is principal part sectional drawing which shows an example of the thin-film transistor element concerning this invention. 本発明に係る薄膜トランジスタ素子の製造方法一例を示す要部断面図である。It is principal part sectional drawing which shows an example of the manufacturing method of the thin-film transistor element concerning this invention. 本発明に係る薄膜トランジスタ素子の製造方法一例を示す要部断面図である。It is principal part sectional drawing which shows an example of the manufacturing method of the thin-film transistor element concerning this invention. 本発明に係る薄膜トランジスタ素子の製造方法一例を示す要部断面図である。It is principal part sectional drawing which shows an example of the manufacturing method of the thin-film transistor element concerning this invention. 本発明に係る薄膜トランジスタ素子の製造方法一例を示す要部断面図である。It is principal part sectional drawing which shows an example of the manufacturing method of the thin-film transistor element concerning this invention. 本発明に係る薄膜トランジスタ素子の製造方法一例を示す要部断面図である。It is principal part sectional drawing which shows an example of the manufacturing method of the thin-film transistor element concerning this invention. 本発明に係る薄膜トランジスタ素子の製造方法一例を示す要部断面図である。It is principal part sectional drawing which shows an example of the manufacturing method of the thin-film transistor element concerning this invention. 本発明に係る薄膜トランジスタ素子の製造方法一例を示す要部断面図である。It is principal part sectional drawing which shows an example of the manufacturing method of the thin-film transistor element concerning this invention. 本発明に係る薄膜トランジスタ素子の製造方法一例を示す要部断面図である。It is principal part sectional drawing which shows an example of the manufacturing method of the thin-film transistor element concerning this invention. 従来の薄膜トランジスタ素子の一例を示す要部断面図である。It is principal part sectional drawing which shows an example of the conventional thin-film transistor element.

Explanation of symbols

Ａ薄膜トランジスタ素子
１基板
２第１のポリシリコン層
３第２のポリシリコン層
３’ ポリシリコンの薄膜
４ゲート電極
５Ａソース電極
５Ｂドレイン電極
６ゲート絶縁膜
７層間絶縁膜
７ａ，７ｂコンタクトホール
２１チャネル領域
２２Ａソース領域
２２Ｂドレイン領域 A thin film transistor element 1 substrate 2 first polysilicon layer 3 second polysilicon layer 3 ′ polysilicon thin film 4 gate electrode 5A source electrode 5B drain electrode 6 gate insulating film 7 interlayer insulating films 7a and 7b contact hole 21 channel region 22A Source region 22B Drain region

Claims

A substrate,
A first polysilicon layer formed on the substrate and having a channel region and a source region and a drain region sandwiching the channel region;
A gate insulating film covering at least a part of the first polysilicon layer;
A gate electrode facing the channel region across the gate insulating film;
A source electrode and a drain electrode that are electrically connected to the source region and the drain region, respectively;
A thin film transistor element comprising: the first polysilicon layer; the gate insulating film; and an interlayer insulating film covering the gate electrode,
Two second polysilicon layers respectively connected to the source region and the drain region, and
The thin film transistor element according to claim 1, wherein tips of the source electrode and the drain electrode on the substrate side are in contact with at least one of the two second polysilicon layers or the source region and the drain region, respectively.

The thin film transistor element according to claim 1, wherein at least a part of each of the second polysilicon layers covers the gate insulating film.

Forming a first polysilicon layer on the substrate;
Forming a gate insulating film covering at least a part of the first polysilicon layer;
Removing a portion of the gate insulating film covering a region where the source region and the drain region are to be formed in the first polysilicon layer;
Forming a polysilicon thin film covering the first polysilicon layer and the gate insulating film;
Removing a part of the polysilicon thin film to form two second polysilicon layers respectively connected to the source region and the drain region to be formed;
Forming a gate electrode;
Forming the source region and the drain region by implanting the first polysilicon layer;
Forming an interlayer insulating film covering the first polysilicon layer, the gate insulating film, the gate electrode, and the two second polysilicon layers;
Forming two contact holes reaching the at least two second polysilicon layers from the surface of the interlayer insulating film;
Forming a source electrode and a drain electrode that pass through the two contact holes and are in contact with at least one of the two second polysilicon layers or the source region and the drain region. A method of manufacturing a thin film transistor element.

4. The method of manufacturing a thin film transistor according to claim 3, wherein the gate electrode is formed together with the formation of the two polysilicon layers by a process of removing a part of the polysilicon thin film.