JP2006218091A - 遊技機 - Google Patents

Abstract

【課題】 遊技機を遊技者に有利な特別遊技状態にする不正を防止することができる遊技機を提供する。
【解決手段】 ＡＣ２４Ｖの入力電源電圧をＤＣ１２Ｖの電源電圧に変換して制御基板に供給する電源回路１１１が設けられた電源基板１１０と、制御基板１２０を備え、制御基板１２０には、遊技機（パチンコ機１）の動作を制御するＣＰＵ１２３ａと、遊技の進行に基づいて発生する遊技情報を記憶するＲＡＭ１２３ｂと、ＲＡＭ１２３ｂに記憶されている遊技情報をクリアするＲＡＭクリア信号を出力するＲＡＭクリアスイッチ１２５と、電源基板１１０の電源回路１１１から供給されたＤＣ１２Ｖの電源電圧をＣＰＵ１２３ａ及びＲＡＭ１２３ｂ用の５Ｖ制御電源電圧に変換する電圧変換装置１２４が設けられている。
【選択図】 図２

Description

本発明は、遊技機に関し、特に不正を防止することができる遊技機に関する。

パチンコ機には、図４に示すように、遊技状態に応じてパチンコ機を動作させるための制御回路が実装されている制御基板（全体の遊技動作を制御する主制御回路が配設されている主制御基板１２０、遊技球の払い出し動作を制御する払出制御回路が配設されている払出制御基板１３０等）が配設されている。
主制御回路の主制御回路部１２３には、主制御回路の動作を制御するＣＰＵ１２３ａ、遊技の進行に基づいて発生する遊技情報等のデータを一時記憶するＲＡＭ１２３ｂ等が設けられている。払出制御回路の払出制御回路部１３３には、払出制御回路の動作を制御するＣＰＵ１３３ａ、遊技球の払い出し情報等のデータを一時記憶するＲＡＭ１３３ｂ等が設けられている。この主制御回路部１２３及び払出制御回路部１３３は、主にＤＣ５Ｖ等の制御電源により動作する。
また、主制御基板１２０には、ＤＣ３４Ｖを用いて動作するＤＣ３４Ｖ使用回路１２１と、ＤＣ１２Ｖを用いて動作するＤＣ１２Ｖ使用回路部１２２が設けられている。ＤＣ３４Ｖ使用回路１２１としては、例えば、大入賞口や始動入賞口の開閉装置を作動させるためのソレノイド駆動回路等が設けられている。ＤＣ１２Ｖ使用回路１２１としては、例えば、入賞した遊技球を検出するセンサ等が設けられている。
また、払出制御基板１３０には、ＤＣ３４Ｖを用いて動作するＤＣ３４Ｖ使用回路部１３１と、ＤＣ１２Ｖを用いて動作するＤＣ１２Ｖ使用回路１３２が設けられている。ＤＣ３４Ｖ使用回路部１３１としては、例えば、遊技球を払い出すための払い出しモータの駆動回路等が設けられている。ＤＣ１２Ｖ使用回路１３２としては、例えば、パチンコ機の下皿に所定の量のパチンコ球が貯留するとパチンコ球の払い出しを停止するためのスイッチのインターフェース回路等が設けられている。
このように、各制御基板は、種々の電圧の電源により動作する回路を有しているため、パチンコ機には、入力される外部電源（ＡＣ２４Ｖ電源が多用されている。）をＤＣ３４Ｖ、ＤＣ１２Ｖ、ＤＣ５Ｖ等の電圧の電源（以降、ＤＣという記載は省略し、３４Ｖ電源、１２Ｖ電源、５Ｖ制御電源と称呼する。）に変換する電源回路１１１を有する電源基板１１０が設けられている（特許文献１参照）。そして、電源基板１１０で変換された３４Ｖ電源、１２Ｖ電源、５Ｖ制御電源は、それぞれ電源配線を介して各制御基板に供給される。

また、電源基板１１０には、停電検出回路１１２が設けられている。停電検出回路１１２は、電源回路１１１の１２Ｖ電源の出力側に設けられている。停電検出回路１１２は、停電等により１２Ｖ電源の出力電圧が閾値Ｖｓ（Ｖ）まで下がったことを検出すると（併せて、図５参照）、停電予告検出信号を出力する。停電予告検出信号は、信号配線を介して各制御基板に出力される。なお、電源基板１１０から供給される５Ｖ制御電源は、停電検出回路１１２から停電予告検出信号が出力された時から所定期間は、各制御基板１２０，１３０に設けられているＣＰＵ１２３ａ，１３３ａが動作可能な４．７５Ｖ以上の電圧を出力することができるように構成されている。そこで、主制御基板１２０のＣＰＵ１２３ａ及び払出制御基板１３０のＣＰＵ１３３ａは、停電予告検出信号が入力されると、上記した所定期間の間に停電処理を行う。具体的には、電源復帰時にＣＰＵ１２３ａ，１３３ａが実行するＲＡＭ１２３ｂ，１３３ｂのサムチェックのサム値を算出して退避領域に記憶する。なお、ＲＡＭ１２３ｂ，１３３ｂは、ＲＡＭ１２３ｂ，１３３ｂに一時記憶されているデータが、停電後、設定期間の間は保持されるようにバックアップ電源（コンデンサ等）によってバックアップされている。これにより、電源復帰時に、サムチェックの結果がＯＫである場合（ＲＡＭ１２３ｂ，１３３ｂに記憶されているデータから算出したサム値が、ＲＡＭ１２３ｂ，１３３ｂの退避領域に記憶されているサム値と一致した場合）には、パチンコ機は、停電前の遊技状態を継続することが可能に構成されている。

また、電源基板１１０には、ＲＡＭクリアスイッチ１１３が設けられている。ＲＡＭクリアスイッチ１１３が操作されると、ＲＡＭクリア信号が、信号配線を介して各制御基板に出力される。主制御基板１２０のＣＰＵ１２３ａ及び払出制御基板１３０のＣＰＵ１３３ａは、ＲＡＭクリアスイッチ１１３が操作されている状態で、パチンコ機１に電源が投入されて５Ｖ電源が立ち上がり動作が開始されると、各ＲＡＭ１２３ｂ，１３３ｂをクリアする。これにより、遊技場のスタッフは、現在ＲＡＭに記憶されている遊技状態の情報を、パチンコ機１の電源投入時にクリアして初期化することができる。例えば、閉店時に高確率状態で終了したパチンコ機では、電源をオフにした際に、前記した停電処理により、主制御回路部１２３のＲＡＭ１２３ｂに大当たり状態を示す遊技情報が設定期間バックアップされて記憶されている。そして当該パチンコ機に翌日の開店時に電源が投入されると、高確率状態で開始されるが、遊技場のスタッフは、ＲＡＭクリアスイッチ１１３を操作してパチンコ機の電源を投入することによりこの状態を解消することができる。
特開２００１−６２０４６号公報

従来のパチンコ機では、電源基板１１０で変換された５Ｖ制御電源が、主制御基板１２０や払出制御基板１３０に電源配線を介して供給されていた。この５Ｖ制御電源の電源配線が何らかの原因により断線すると、図６に示すように、制御電源の電圧が、主制御基板１２０のＣＰＵ１２３ａや払出制御基板１３０のＣＰＵ１３３ａが停電処理を行う時間もなく、動作電圧以下となってしまう。この場合、停電処理によるサム値が算出されて記憶されていないため、各ＣＰＵ１２３ａ，１３３ａによる電源復帰時のＲＡＭ１２３ｂ，１３３ｂのサムチェックの結果がＮＧとなり（ＲＡＭ１２３ｂ，１３３ｂに記憶されているデータから算出したサム値と、ＲＡＭ１２３ｂ，１３３ｂの退避領域に記憶されているサム値が不一致となり）、各ＣＰＵ１２３ａ，１３３ａは各ＲＡＭ１２３ｂ，１３３ｂのデータをクリアし初期化する。

ところで、パチンコ機では、始動入賞口に遊技球が入賞することにより抽選が行われ、当該抽選の結果が当たりであれば、遊技者に有利な特別遊技状態（大当たり遊技状態）が開始される。この抽選は、主制御回路部１２３のＣＰＵ１２３ａが、始動入賞口に遊技球が入賞したタイミングで乱数カウンタの乱数（ＲＡＭ１２３ｂの所定の領域に設けられている。）を取得し、取得した乱数が予め設定された当たり値であるか否かを判別することにより行われている。乱数カウンタとしては、図７に示す「初期値更新型」の乱数カウンタが多用されている。この乱数カウンタは、例えば、“０”から“２９９”までの数値を繰り返しカウントする。そして、ＣＰＵ１２３ａが取得した乱数が“１２０”の場合に当たりであるとすれば、当たりの確率は１／３００となる。
この乱数カウンタは、ＲＡＭ１２３ｂが初期化されると、“０”からスタートする。そして、“２９９”をカウントするまで（１サイクル）の所定のタイミングで、次のサイクルの初期値を取得する。図７に示す例では、１サイクル目の所定のタイミングで２サイクル目の初期値“３０”が取得されている。そこで、１サイクル目で“２９９”までカウントしたら、２サイクル目は“３０”からスタートする。そして、“２９９”までカウントしたら、“０”に戻り“２９”までカウントして２サイクル目を終了する。また、２サイクル目の所定のタイミングで３サイクル目の初期値を取得し、３サイクル目は取得した初期値からスタートする。同様にして初期値を更新しながらカウントする。これによれば、乱数カウンタの値（乱数）が当たり値“１２０”となるタイミングが等間隔になることがなく、不正がされにくい。
しかしながら、「初期値更新型」の乱数カウンタを用いても、上記したように、ＲＡＭ１２３ｂが初期化された１サイクル目においては、１サイクルの間隔がわかっていれば、乱数が当たり値“１２０”となるタイミングを予測することができる。そこで、電源基板１１０から主制御基板１２０に供給されている５Ｖ制御電源の電源配線を、故意に短絡した後に復帰させたり、ＲＡＭクリア信号を出力する信号配線に不正にＲＡＭクリア信号を入力することにより、故意にＲＡＭ１２３ｂを初期化して、乱数が当たり値となるタイミングであたかも入賞口に遊技球が入賞したかのような信号を入力し、パチンコ機１を大当たり遊技状態にする不正が行われる虞があった。
本発明が解決しようとする課題は、遊技機を、遊技者に有利な特別遊技状態にする不正を防止することができる遊技機を提供することである。

上記課題を達成するため、請求項１に記載の発明が構成される。
請求項１に記載の発明によれば、入力電源電圧を所定の電源電圧に変換して制御基板に供給する電源回路が設けられた電源基板と、制御基板を備える遊技機が構成される。
制御基板には、遊技機の動作を制御する制御回路と、遊技の進行に基づいて発生する遊技情報を記憶する記憶回路と、記憶回路に記憶されている遊技情報をクリアするメモリクリア信号を出力するメモリクリアスイッチと、電源基板の電源回路から供給された電源電圧を制御回路及び記憶回路用の制御電源電圧に変換する電圧変換装置が設けられている。
入力電源電圧を所定の電源電圧に変換する電源回路としては、例えば、入力電源電圧のＡＣ２４ＶをＤＣ１２Ｖ等に変換するＡＣ／ＤＣコンバータが用いられる。
「制御回路」としては、典型的にはＣＰＵが用いられ、「記憶回路」としては、典型的には、メモリクリアスイッチが操作されることにより記憶されているデータをクリアすることができるＲＡＭが用いられる。なお、「制御回路」と「記憶回路」は、制御用ＩＣとして一体的に構成されている。
メモリクリアスイッチの操作によって、記憶回路に記憶されている遊技情報がクリアされるタイミングは、一般的には、メモリクリアスイッチが操作されている状態で、制御電源電圧が制御回路の動作電圧に立ち上がったタイミングが用いられる。
電源基板の電源回路から供給された電源電圧を制御電源電圧に変換する電圧変換装置としては、例えば、ＤＣ１２ＶをＤＣ５Ｖに変換する３端子レギュレータが用いられる。

請求項１に記載の遊技機を用いれば、制御電源は、制御基板の電圧変換装置で、所定の電圧の電源から変換され、制御基板のＣＰＵや記憶回路に供給される。したがって、制御電源を供給する電源配線を、電源基板と制御基板間に設ける必要がない。これにより、制御電源を供給する配線を短絡して、記憶回路を故意にクリアして初期化する不正を防止することができる。
また、メモリクリアスイッチは制御基板に設けられている。したがって、メモリクリア信号を出力する信号配線を、電源基板と制御基板間に設ける必要がない。これにより、メモリクリア信号を出力する信号配線に不正なメモリクリア信号を入力した状態で、電源基板から制御基板に供給する電源の配線を短絡して、記憶回路を故意にクリアして初期化する不正を防止することができる。
記憶回路が初期化されると、抽選結果が当たりとなるタイミングが予測可能となり、遊技機を故意に大当たり遊技状態にする不正が行われる虞があった。本発明の遊技機を用いれば、このように、遊技機を、遊技者に有利な特別遊技状態にする不正を防止することができる。

本発明によれば、遊技機を故意に遊技者に有利な特別遊技状態にする不正を防止することができる遊技機が提供されることとなった。

本発明の遊技機の一実施の形態を、図１〜図３を参照して説明する。本実施の形態は、本発明をパチンコ機として構成したものである。
本実施の形態のパチンコ機では、制御回路が配設されている制御基板（全体の遊技動作を制御する主制御回路が配設されている主制御基板、賞球動作を制御する払出制御回路が配設されている払出制御基板等）に、電源基板から出力されたＤＣ１２Ｖの電源が供給される。各制御基板には電圧変換装置が配置されており、電圧変換装置はＤＣ１２Ｖの電源をＤＣ５Ｖの制御電源に変換する。各電圧変換装置で変換されたＤＣ５Ｖの制御電源は、各制御基板に設けられている制御回路部に配設されているＣＰＵやＲＡＭで用いられる。また、主制御基板には、制御回路部に配設されているＲＡＭをクリアして初期化するＲＡＭクリアスイッチが設けられている。
図１は、パチンコ機を裏側から見た概略構成図である。図２には、電源基板と主制御基板と払出制御基板の配線を示すブロック図、図３には、電源基板から各制御基板に供給されるＤＣ１２Ｖが短絡した場合の制御電源の状態を示すタイミングチャート図を示す。

まず、図１を用いて、パチンコ機１の裏側の概略構成を説明する。パチンコ機１の裏側には、複数の制御基板が設けられている。図１に示すパチンコ機１では、ＡＣ２４Ｖの入力電源をＤＣ１２ＶおよびＤＣ３４Ｖの電源に変換するＡＣ／ＤＣコンバータが設けられた電源基板１１０、パチンコ機１全体の遊技動作を制御する主制御回路が配設されている主制御基板１２０、遊技球の払い出し動作を制御する払出制御回路が配設されている払出制御基板１３０、表示動作を制御する表示制御回路が配設されている表示制御基板１４０、主制御基板１２０から入力された主コマンド信号に基いて副コマンド信号を表示制御基板１４０に出力する副制御基板１５０が設けられている。

各制御基板では、主として制御基板の表面側に電気部品が実装され、各電気部品は制御基板の配線パターンで接続されている。各制御基板は、それぞれ、収容された制御基板を外部から視認可能な基板ボックスに収容されている。なお、各制御基板において、他の制御基板等と電源配線や信号配線で接続されるコネクタ部は、基板ボックスの外周部に設けられている。
各制御基板が収容された基板ボックスは、パチンコ機１の裏側に、各制御基板の表面側が見える向きに配設される。（実際には、図１に示すように、電源基板１１０が収容された基板ボックスは払出制御基板１３０が収容された基板ボックスに隠れた状態で配設されるため、払出制御基板１３０が収容された基板ボックスを取り外した場合に、電源基板１１０の表面側が見えるように配設される。また、副制御基板１５０が収容された基板ボックスは主制御基板１２０が収容された基板ボックスに隠れた状態で配設されるため、主制御基板１２０が収容された基板ボックスを取り外した場合に、副制御基板１５０の表面側が見えるように配設される。）
図１に示すパチンコ機１では、電源基板１１０が収容された基板ボックスがパチンコ機１の裏側の鉛直方向下部に配設されている。そして、電源基板１１０の左側に設けられているコネクタ部がパチンコ機１の裏側に露出するように、払出制御基板１３０が収容された基板ボックスが、電源基板１１０が収容された基板ボックスに重なった状態で配設されている。
また、電源基板１１０が収容された基板ボックスの鉛直方向上部には副制御基板１５０が収容された基板ボックスが配設されている。そして、副制御基板１５０の左側に設けられているコネクタ部がパチンコ機１の裏側に露出するように、主制御基板１２０が収容された基板ボックスが、副制御基板１５０が収容された基板ボックスに重なった状態で配設されている。
副制御基板１５０が収容された基板ボックスおよび主制御基板１２０が収容された基板ボックスの鉛直方向上部には、パチンコ機１の裏カバー２００が設けられおり、裏カバー２００内に、表示制御基板１４０が収容された基板ボックスや液晶表示器が配設されている。
本実施の形態の主制御基板１２０、払出制御基板１３０、表示制御基板１４０、副制御基板１５０は、本発明の「制御基板」に対応する。また、本実施の形態の「電源基板１１０」は、本発明の「電源基板」に対応する。また、本実施の形態のＤＣ１２Ｖの電源は、本発明の「入力電源電圧を所定の電源電圧に変換」した電源に対応する。

次に、図２に示すブロック図を用いて、電源基板１１０から各制御基板へＤＣ３４ＶやＤＣ１２Ｖの電源を供給する構成について説明する。なお、本実施の形態では、主制御基板１２０、払出制御基板１３０について説明し、表示制御基板１４０、副制御基板１５０については説明を省略する。
電源基板１１０では、パチンコ機１の外部から供給されたＡＣ２４Ｖ電源が、ＤＣ１２ＶおよびＤＣ３４Ｖ（以降「ＤＣ」を省略し、１２Ｖ電源、３４Ｖ電源と称する。）に変換される。
そして、電源基板１１０で変換された３４Ｖ電源は、電源基板１１０の出力端子１１、電源配線Ｌ１、払出制御基板１３０の入力端子３１、払出制御基板１３０の３４Ｖ電源の配線パターン、払出制御基板１３０の出力端子３５、電源配線Ｌ５、主制御基板１２０の入力端子２１を介して、主制御基板１２０及び払出制御基板１３０双方の制御回路に供給される。
また、電源基板１１０で変換された１２Ｖの電源は、電源基板１１０の出力端子１２、電源配線Ｌ２、払出制御基板１３０の入力端子３２、払出制御基板１３０の１２Ｖ電源の配線パターン、払出制御基板１３０の出力端子３６、電源配線Ｌ６、主制御基板１２０の入力端子２２を介して、主制御基板１２０及び払出制御基板１３０双方の制御回路に供給される。

払出制御基板１３０では、電圧変換装置１３４に、電源基板１１０から供給された１２Ｖ電源が供給される。電圧変換装置１３４では、供給された１２Ｖ電源が５Ｖの制御電源に変換される。電圧変換装置１３４で変換された５Ｖ制御電源は、ＣＰＵ１３３ａやＲＡＭ１３３ｂやバックアップ用コンデンサ１３３ｃ等を含む払出制御回路部１３３に供給される。
また、払出制御基板１３０では、１２Ｖ電源を用いる１２Ｖ使用回路部１３２に、電源基板１１０から供給された１２Ｖ電源が供給される。１２Ｖ使用回路部１３２としては、他の制御基板とコマンド信号の送受信を行うコマンド送受信回路、払出装置３００（併せて、図１参照）の遊技球の払出を確認するための球近接スイッチのインターフェース回路（特に図示していない。）、パチンコ機１の下皿に所定の量のパチンコ球が貯留するとパチンコ球の払い出しを停止するためのスイッチのインターフェース回路（特に図示していない。）等が設けられている。
また、払出制御基板１３０では、３４Ｖ電源を用いる３４Ｖ使用回路部１３１に、電源基板１１０から供給された３４Ｖ電源が供給される。３４Ｖ使用回路部１３１としては、払出装置３００の払出モータの駆動回路（特に図示していない。）等が設けられている。

主制御基板１２０では、電圧変換装置１２４に、払出制御基板１３０から供給された１２Ｖ電源が供給される。電圧変換装置１２４では、供給された１２Ｖ電源が５Ｖの制御電源に変換される。電圧変換装置１２４で変換された制御電源は、ＣＰＵ１２３ａやＲＡＭ１２３ｂやバックアップ用コンデンサ１２３ｃ等を含む主制御回路部１２３に供給される。
また、主制御基板１２０では、１２Ｖ使用回路部１２２に、払出制御基板１３０から供給された１２Ｖ電源が供給される。１２Ｖ使用回路部１２２としては、他の制御基板とコマンド信号の送受信を行うコマンド送受信回路、大入賞口や始動口にパチンコ球が入賞したことを検出する球近接スイッチ等（特に図示していない。）が設けられている。
また、主制御基板１２０では、３４Ｖ使用回路部１２１に、払出制御基板１３０から供給された３４Ｖ電源が供給される。３４Ｖ使用回路部１２１としては、大入賞口や始動口の開閉装置を作動させるためのソレノイド駆動回路等（特に図示していない。）が設けられている。
本実施の形態の「主制御回路部１２３のＣＰＵ１２３ａ」、「払出制御回路部１３３のＣＰＵ１３３ａ」は、本発明の「制御回路」に対応する。また、本実施の形態の「主制御回路部１２３のＲＡＭ１２３ｂ」、「払出制御回路部１３３のＲＡＭ１３３ｂ」は、本発明の「記憶回路」に対応する。

なお、電源基板１１０には、従来の技術と同様の停電検出回路１１２が設けられている。
停電検出回路１１２が出力する停電予告検出信号は、電源基板１１０の出力端子１３、信号配線Ｌ３、主制御基板１２０の入力端子２３を介して主制御基板１２０の主制御回路部１２３に出力可能に構成されている。また、停電予告検出信号は、電源基板１１０の出力端子１３、信号配線Ｌ３、払出制御基板１３０の入力端子３３を介して払出制御基板１３０の払出制御回路部１３３に出力可能に構成されている。
なお、主制御基板１２０に設けられている電圧変換装置１２４、及び払出制御基板１３０に設けられている電圧変換装置１３４は、電源基板１１０から供給される１２Ｖ電源の電圧値が停電等により徐々に下降した場合、及び１２Ｖ電源の電圧値が断線や短絡等により急に０Ｖとなった場合に、停電検出回路１１２から停電予告検出信号が出力された時から７ｍｓの間は、電圧変換装置１２４電圧変換装置１３４から出力される５Ｖ制御電源が、各ＣＰＵ１２３ａ，１３３ａが動作可能な４．７５Ｖ以上を出力することができるように構成されている。
主制御基板１２０のＣＰＵ１２３ａ及び払出制御基板１３０のＣＰＵ１３３ａは、停電予告検出信号が入力されると、上記した７ｍｓの間に停電処理を行う。具体的には、停電予告検出信号が入力された時点でＲＡＭ１２３ｂ，１３３ｂに記憶されているデータのサム値を算出して所定のエリア（退避領域）に記憶する。なお、ＲＡＭ１２３ｂ，１３３ｂに一時記憶されているデータは、停電後３時間以上は保持されるようにバックアップ用コンデンサ１２３ｃ，１３３ｃによりバックアップされている。そして、電源復帰時にサムチェックの結果がＯＫである場合（ＲＡＭ１２３ｂ，１３３ｂに記憶されているデータから算出したサム値が、ＲＡＭ１２３ｂ，１３３ｂの退避領域に記憶されているサム値と一致した場合）には、パチンコ機１は、停電前の遊技状態から遊技を開始することが可能に構成されている。一方、停電処理が行われなかった場合や、ＲＡＭのデータのバックアップ時間が経過した場合等では、電源復帰時にサムチェックの結果がＮＧとなり（ＲＡＭ１２３ｂ，１３３ｂに記憶されているデータから算出したサム値と、ＲＡＭ１２３ｂ，１３３ｂの退避領域に記憶されているサム値が不一致となり）、ＣＰＵ１２３ａ，１３３ａは、ＲＡＭ１２３ｂ，１３３ｂをクリアして初期化する。

また、主制御基板１２０には、ＲＡＭクリアスイッチ１２５が設けられている。ＲＡＭクリアスイッチ１２５は、主制御基板１２０が図１に示すようにパチンコ機１に配設されている状態で、パチンコ機１の裏側から操作可能な位置に配置されている。
ＲＡＭクリアスイッチ１２５が操作されると、ＲＡＭクリア信号（メモリクリア信号）が主制御回路部１２３に出力される。また、ＲＡＭクリア信号は、主制御基板１２０の出力端子２４、信号配線Ｌ４、払出制御基板１３０の入力端子３４を介して払出制御基板１３０の払出制御回路部１３３に出力される。主制御基板１２０のＣＰＵ１２３ａ及び払出制御基板１３０のＣＰＵ１３３ａは、ＲＡＭクリアスイッチ１２５が操作されている状態で、５Ｖ電源が立ち上がり動作が開始されると、各ＲＡＭ１２３ｂ，１３３ｂをクリアして初期化する。
本実施の形態の「ＲＡＭクリアスイッチ１２５」は、本発明の「メモリクリアスイッチ」に対応する。

本実施の形態のパチンコ機１では、各制御基板の電圧変換装置１２４、１３４で、電源基板１１０から供給された１２Ｖ電源を５Ｖ制御電源に変換している。これにより、５Ｖ制御電源の電源配線が電源基板１１０から各制御基板に引き回されていない。したがって、５Ｖ制御電源の電源配線を短絡させ、故意に、主制御回路部１２３のＲＡＭ１２３ｂを初期化することが困難である。
なお、１２Ｖ電源の電源配線Ｌ２が短絡された場合には、図３に示すように、短絡された時に停電検出回路１１２から停電予告検出信号が出力される。そして、前記したように、電圧変換装置１２４電圧変換装置１３４から出力される５Ｖ制御電源は、停電予告検出信号が出力された時から７ｍｓの間は、各ＣＰＵ１２３ａ，１３３ａが動作可能な４．７５Ｖ以上を出力することができるように構成されているので、主制御回路部１２３のＣＰＵ１２３ａは正常に停電処理を行うことができる。したがって、１２Ｖ電源の電源配線Ｌ２を短絡した後に復帰させても、サムチェックの結果がＯＫとなる。しかしながら、１２Ｖ電源の電源配線Ｌ２を短絡するとともに、ＲＡＭクリアスイッチ１２５が操作されている状態にする（不正なＲＡＭクリア信号を入力する）と、１２Ｖ電源が復帰して５Ｖ制御電源が復帰した際に、主制御回路部１２３のＲＡＭ１２３ｂが初期化される。本実施の形態のパチンコ機１では、ＲＡＭクリアスイッチ１２５が主制御基板１２０に設けられているので、主制御基板１２０の主制御回路部１２３に入力するためのＲＡＭクリア信号用の信号配線を基板間に配設する必要がない。これにより、ＲＡＭクリア信号用の信号配線に不正にＲＡＭクリア信号を入力し、あたかも電源立ち上がり時にＲＡＭクリアスイッチ１２５が操作されているように、故意に、主制御回路部１２３のＲＡＭ１２３ｂを初期化することが困難となる。
したがって、本実施の形態のパチンコ機１によれば、主制御基板１２０の主制御回路部１２３のＲＡＭを故意に初期化し、これにより抽選結果が当たりとなるタイミングを予測してパチンコ機１を大当たり状態にする不正を防止することができる。

本発明は、実施の形態で説明した構成に限定されず、種々の変更、追加、削除が可能である。
本実施の形態では、説明の便宜上、主制御回路部１２３や払出制御回路部１３３に設けられているＣＰＵとＲＡＭが別々に構成されているものとして説明したが、実際にはＣＰＵとＲＡＭは制御用ＩＣとして一体的に構成されている。
本実施の形態では、ＲＡＭクリアスイッチ１２５から出力されるＲＡＭクリア信号が信号配線Ｌ４を介して払出制御回路部１３３にも入力される場合について説明したが、ＲＡＭクリア信号は、主制御回路部１２３に入力されればよく、払出制御回路部１３３には入力されていなくてもよい。
本実施の形態では、本発明をパチンコ機１に適用した場合について説明したが、スロット等他の遊技機に適用することもできる。

また、本発明は、以下のように構成することもできる。
例えば、「（態様１） 入力電源電圧を所定の電源電圧に変換して主制御基板に供給する電源回路が設けられた電源基板と、主制御基板を備え、
前記主制御基板には、遊技機の全体の動作を制御する主制御回路と、
遊技の進行に基づいて発生する遊技情報を記憶する主記憶回路と、
前記主記憶回路に記憶されている遊技情報をクリアするメモリクリア信号を出力するメモリクリアスイッチと、
前記電源基板の電源回路から供給された電源電圧を前記主制御回路及び前記主記憶回路用の制御電源電圧に変換する電圧変換装置が設けられている、
ことを特徴とする遊技機。」として構成することができる。
態様１の遊技機では、制御電源は、主制御基板の電圧変換装置で、所定の電圧の電源から変換され、主制御基板のＣＰＵや主記憶回路に供給される。したがって、制御電源を供給する電源配線を、電源基板と主制御基板間に設ける必要がない。また、メモリクリアスイッチは主制御基板に設けられている。したがって、メモリクリア信号を出力する信号配線を、電源基板と主制御基板間に設ける必要がない。これにより、制御電源を供給する配線が故意に短絡されたり、メモリクリア信号を出力する信号配線に不正な信号が入力されたりすることにより、主記憶回路が故意にクリアされて初期化されるのを防止することができる。主記憶回路が初期化されると、抽選結果が当たりとなるタイミングを予測可能となり、遊技機を故意に大当たり遊技状態にする不正が行われる虞があった。本態様の遊技機を用いれば、このように、遊技機を、遊技者に有利な特別遊技状態にする不正を防止することができる。

また、「（態様２）態様１に記載の遊技機であって、
前記主制御基板は、前記メモリクリア出力信号を出力するメモリクリア信号出力端子を有し、
払出制御基板を備え、
前記払出制御基板には、遊技媒体の払い出しを制御する払出制御回路と、
遊技媒体の払出情報を記憶する払出記憶回路と、
前記電源基板の電源回路から供給された電源電圧を前記払出制御回路及び前記払出記憶回路用の制御電源電圧に変換する第２の電圧変換装置と、
前記主制御基板に設けられた前記メモリクリア信号出力端子に接続されるメモリクリア入力端子が設けられている、
ことを特徴とする遊技機。」として構成することができる。
メモリクリア信号は、メモリクリアスイッチから直接メモリクリア出力端子に出力してもよいし、メモリクリアスイッチから入力された信号に基づいて主制御回路からメモリクリア出力端子に出力してもよい。
態様２の遊技機では、メモリクリアスイッチが操作されることで出力されるメモリクリア信号を用いて、払出記憶回路に記憶されている遊技媒体の払出情報をクリアして初期化することができる。これによれば、遊技店の開店時等に、遊技媒体の払出情報を容易にクリアすることができる。

また、「（態様３）請求項１、態様１〜２のいずれかに記載の遊技機であって、
前記電源基板には、停電検出回路が設けられ、
前記停電検出回路は、前記電源基板の前記電源回路で変換された後の電源電圧に基づいて停電状態を検出して停電予告検出信号を出力し、
前記制御回路あるいは前記主制御回路あるいは前記主制御回路及び前記払出制御回路は、
前記停電予告検出信号が入力された際に、前記記憶回路に記憶されている情報を用いて停電処理を行い、
前記制御電源電圧が復帰した際に、前記停電処理に対応する停電復帰処理を行う、
ことを特徴とする遊技機。」として構成することができる。
「停電状態」とは、電源基板の電源回路で変換された後の電源電圧が、予め設定された閾値以下に低下した状態を意味する。
「停電処理」は、電源電圧が復帰した後に、停電状態となる前の遊技状態を継続することができるようにするための処理のステップであり、典型的には、記憶回路に記憶されている所定の領域のデータのサム値を退避領域に格納する処理を言う。
また、「停電復帰処理」は、「停電処理」に対応するサムチェックとして、例えば、記憶回路に記憶されている所定の領域のデータのサム値を算出し、「停電処理」で退避領域に格納したサム値と比較して、一致するか否かを判別する。そして、サムチェックの結果ＯＫであれば（記憶回路に記憶されている所定の領域のデータのサム値と「停電処理」で退避領域に格納したサム値が一致していれば）、制御回路は、現在記憶回路に記憶されているデータを用いて遊技動作を実行する。また、サムチェックの結果ＮＧであれば（記憶回路に記憶されている所定の領域のデータのサム値と「停電処理」で退避領域に格納したサム値が一致しなければ）、制御回路は、現在記憶回路に記憶されているデータをクリアして初期化する。
本態様の遊技機によれば、電源基板の電源回路で変換された後の電源電圧が停電状態となった場合に、電源電圧が復帰した後に、停電状態となる前の遊技状態から遊技を開始することができる。

パチンコ機１が遊技場に配置されている状態で、パチンコ機１を裏側から見た図である。 電源基板１１０と主制御基板１２０と払出制御基板１３０の配線を示すブロック図である。 電源基板１１０から各制御基板に供給されるＤＣ１２Ｖが短絡した場合の、５Ｖ制御電源の状態を示すタイミングチャート図を示す。 従来の電源基板１１０と主制御基板１２０と払出制御基板１３０の配線を示すブロック図である。 停電の場合の５Ｖ制御電源の状態を示すタイミングチャート図を示す。 従来の遊技機で、５Ｖ制御電源の電源配線が短絡された場合の状態を説明する図である。 初期値更新型乱数カウンタを説明する図である。

符号の説明

１ パチンコ機
１１０ 電源基板
１１１ 電源回路
１１２ 停電検出回路
１２０ 主制御基板
１２３ 主制御回路部
１２３ａ ＣＰＵ
１２３ｂ ＲＡＭ
１２３ｃ バックアップ用コンデンサ
１２４ 電圧変換装置
１２５ ＲＡＭクリアスイッチ
１３０ 払出制御基板
１３３ 払出制御回路部
１３４ 電圧変換装置
Ｌ１，Ｌ２，Ｌ５，Ｌ６ 電源配線
Ｌ３，Ｌ４ 信号配線
Ｖｓ 閾値

Claims (1)

1. 入力電源電圧を所定の電源電圧に変換して制御基板に供給する電源回路が設けられた電源基板と、制御基板を備え、
   前記制御基板には、遊技機の動作を制御する制御回路と、
   遊技の進行に基づいて発生する遊技情報を記憶する記憶回路と、
   前記記憶回路に記憶されている遊技情報をクリアするメモリクリア信号を出力するメモリクリアスイッチと、
   前記電源基板の電源回路から供給された電源電圧を前記制御回路及び前記記憶回路用の制御電源電圧に変換する電圧変換装置が設けられている、
   ことを特徴とする遊技機。

Images