JP2006211682A

JP2006211682A - 送信端のインタリービング方法およびデータ処理方法

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Publication number: JP2006211682A
Application number: JP2006018780A
Authority: JP
Inventors: Jeong-Sang Lee; 廷相李; Seigen Tei; 成鉉鄭; Jae-Min Ahn; 宰民安; Min-Joong Rim; 敏中任
Original assignee: Samsung Electronics Co Ltd; Alogics Co Ltd
Current assignee: Samsung Electronics Co Ltd; Alogics Co Ltd
Priority date: 2005-01-27
Filing date: 2006-01-27
Publication date: 2006-08-10
Also published as: CN100591062C; CN1812391A; KR100647987B1; KR20060086604A; US20060164973A1; US7797617B2

Abstract

【課題】本発明は直交周波数分割多重システムにおけるインタリービング方法が開示する。
【解決手段】本発明は、直交周波数分割多重システムにおける受信端に伝送中発生したエラーを減らすことのできるインタリービング方法を開示する。このため、本発明は伝達されたデータビットをインタリービングメモリに記録し、記録されたデータビットをシンボルインタリービング、トーンインタリービング、巡回シフト（ｃｙｃｌｉｃｓｈｉｆｔ）を同時に行うために一定の順に応じて読み出す。さらに、直交周波数分割多重システムにおけるロジックを単純化するために、インタリーバから伝達されたデータビットを高速フーリエ変換（ＦＦＴ）マッピングし、ＦＦＴマッピングを行ったデータビットを変調する。つまり、ＦＦＴマッピングを行った後、変調過程を行うことによりロジックを単純化できる。
【選択図】図２

Description

本発明はマルチバンドＯＦＤＭ（ＯｒｔｈｏｇｏｎａｌＦｒｅｑｕｅｎｃｙＤｉｖｉｓｉｏｎＭｕｌｔｉｐｌｅｘｉｎｇ）に関し、詳細にはデータ伝送効率を高めるためにインタリービングを行う方法に関する。

ＭＢＯＡ（Ｍｕｌｔｉ−ＢａｎｄＯＦＤＭＡｌｌｉａｎｃｅ）の標準では、周波数帯域を多数の５２８ＭＨｚバンドに分けて周波数ホッピングを用いてデータを送受信する。データは、多数の５２８ＭＨｚバンドのうち選択された１つのバンドを用いてＯＦＤＭ変調方法に基づいて伝送される。ＯＦＤＭ搬送波は１２８ポイントＦＦＴ（ＦａｓｔＦｏｕｒｉｅｒＴｒａｎｓｆｏｒｍ）／ＩＦＦＴ（ＩｎｖｅｒｓｅＦａｓｔＦｏｕｒｉｅｒＴｒａｎｓｆｏｒｍ）を用いて生成する。

現在、ＭＢＯＡの標準は他の標準に比べて高速のデータ伝送を実行することを目標としている。一般にＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）は５２８ＭＨｚのクロックで動作することが極めて困難であるため、５２８ＭＨｚの１／４である１３２ＭＨｚのクロックで動作し、内部で４つの並列動作を行うことによって５２８ＭＨｚのデータを処理する。従って、４つの並列動作に適したインタリービング方式が求められている。

以下、直交周波数分割多重（ＯＦＤＭ）システム（ＯＦＤＭ通信システム）が高速データの伝送のため４つの並列動作を行うためのインタリービング方法について説明する。インタリービングは、送信端から伝送したデータのエラーを受信端で効率よく訂正するため、データの位置を変更し伝送する方式である。つまり、送信されるデータの特定部分にてエラーが発生した場合、受信端は伝送エラーを訂正することができなくなる。係る問題を解決するために送信端は伝送されるデータの位置を変更して伝送する。データの特定部分にて集中的にエラーが発生しても受信端は変更されたデータの位置を元の位置に還元させることで、発生したエラーは特定部分に集中されることなく多数の部分に分散される。発生のエラーが多数の部分に分散されることによって、受信端は発生した部分のエラーを効率よく訂正できる。言い換えると、連続する５ビットで伝送エラーが発生した場合、受信端は連続する５ビットの伝送エラーは訂正できない。しかし、連続しない５ビットで伝送エラーが発生した場合、受信端は連続する５ビットに比べて効率よく伝送エラーを訂正することができる。

このようにＭＢＯＡは、データの伝送効率を増大させるためにインタリービングを行う。従来のＭＢＯＡと関連して提案されたインタリービング方法には、シンボルインタリービング方法とトーン（ｔｏｎｅ）インタリービング方法とがある。以下、シンボルインタリービング方法とトーンインタリービング方法とについて詳説する。表４は、伝送データを示している。

表５は、シンボルインタリービング方法に基づいて表４に記載されているデータをインタリービングするために読み出す順番を示している。特に表５は、データレートが５３．３Ｍｂｐｓ（３００ビット単位でメモリに格納、Ｎ_ＣＢＰＳ（ＣｏｄｅＢｉｔｓＰｅｒＯＦＤＭＳｙｍｂｏｌ）は１００ビット）である場合、モジュラ３演算によりインタリービングを行う過程を示している。

表６は、トーンインタリービング方法に基づいて表５に記載されているデータをインタリービングするために読み出す順番を示している。

前記した通りに、データの伝送中に発生したエラーを修正するためには、インタリービングを行う。しかし、前記したシンボルインタリービング方法とトーンインタリービング方方法のみを使用することによって、受信端は送信端から伝送されたデータの伝送エラーを完全に訂正することができない。従って、送信端は受信端で伝送エラーを完全に訂正できるインタリービング方法が求められる。また、インタリービングメモリにデータを記録する過程と記録されたデータを読み出す過程が必要であることから、データの伝送遅延が発生する問題点を抱えている。

本発明は前記した問題点を解決するために案出されたもので、本発明の目的は、直交周波数分割多重システムの受信端にて伝送中に発生するエラーを減らすことのできるインタリービング方法を提供することにある。
前記した問題点のための他の目的は、直交周波数分割多重システムにおいて最小限のメモリを用いてインタリービングを行うことのできる方法を提供することにある。
前記の問題点を解決するための本発明の目的は、直交周波数分割多重システムの構造を単純化できる方法を提供することにある。

本発明の目的を達成するために、周波数ホッピングにより複数の周波数帯域を用いてデータを送受信する直交周波数分割多重通信システムにおいて、送信端が、伝達されたデータビットをインタリービングメモリに記録するステップと、シンボルインタリービング、トーンインタリービング、巡回シフト（ｃｙｃｌｉｃｓｈｉｆｔ）を同時に行うために、格納されたデータビットを一定の順に応じて読み出すステップとを含むことを特徴とする送信端のインタリービング方法を提案する。
また、本発明の目的を達成するために、周波数ホッピングにより複数の周波数帯域を用いてデータを送受信する直交周波数分割多重通信システムにおいて、ＦＴＴマッパーが、インタリーバから伝達されたデータビットに対して高速フーリエ変換（ＦＦＴ）マッピングを行うステップと、変調部が、前記ＦＦＴマッピングを行ったデータビットを変調するステップとを含むことを特徴とするデータ処理方法を提案する。

本発明によると、１つの過程を介してシンボルインタリービング、トーンインタリービング、巡回シフトを行うことによってインタリーバメモリのサイズを減らすことができ、且つインタリービング過程を行うために所要される時間を節減できる。また、ＱＰＳＫ変調とＦＦＴマッピングとの順を替えることによりＯＦＤＭシステムを構成しているロジックを簡単に具現することができる。

以下、添付の図面に基づいて本発明の好適な実施形態を詳述する。
以下、本発明にて提案する技術的な思想について簡単に説明してから、各技術的な思想につき順次詳説する。なお、ここで説明する技術は、周波数ホッピングにより複数の周波数帯域を用いてデータを送受信するＯＦＤＭ通信システムを前提にしている。

第１に、２倍並列処理のＣＲＣ（ｃｙｃｌｉｃＲｅｄｕｎｄａｎｃｙｃｈｅｃｋ）過程、符号化過程およびパンチャリング過程と、４倍並列のＦＦＴ動作との間の速度を調節する方法を提案する。
第２に、送信端がシンボルインタリービング、トーンインタリービング以外に巡回シフト（ｃｙｃｌｉｃｓｈｉｆｔ）を行うことによって受信端で受信エラーを軽減できる方法を提案する。
第３に、ＦＦＴトーンマッピングを行ってからＱＰＳＫマッピングを行うことによってロジック具現を単純化できる方法を提案する。

＜２倍並列処理過程と４倍並列処理過程の間の速度を調節する方法＞
図１は、２倍並列処理過程と４倍並列処理過程との間の速度を調節する方法を提示した図である。同図に示された構成は、ＣＲＣ部１００、スクランブラー１０２、符号化部１０４、パンチャリング部１０６、インタリーバ１０８、ＩＦＦＴ部１１０を含んでいる。勿論図１は前記した構成以外に別の構成を含むことができ、説明の便宜のため必要な構成のみを示した。

ＣＲＣ部１００は、２倍並列処理過程を行うために２ビットを並列形態で受信する。ＣＲＣ部１００は、送信端から伝送されたデータに伝送中エラーが発生したかを判断するためにＣＲＣビットを付加する機能を有する。従って、受信端はＣＲＣビットをチェックすることによってデータに伝送中エラーが発生したか否かを判断することができる。

スクランブラー１０２は、スクランブリングコードを用いて、ＣＲＣ部１００から伝達されたデータに対するスクランブリング過程を行う。スクランブリング過程を行ったデータは符号化部１０４へ伝達される。図１によると、２ビットが符号化部１０４に入力されれば６ビットが出力されることが分かる。つまり、符号化部１０４の符号化率は１／３である。勿論、符号化部１０４の符号化率はユーザにより相違に設定されることができる。６つのビットが並列に受信されれば、パンチャリング部１０６は、パンチャリングを行う部分はパンチャリングする。即ち、パンチャリング部１０６は符号化部１０４から伝達された６ビットのうちパンチャリングを行う部分はパンチャリングし、パンチャリングを行わない部分はレジスタに一時格納処理してから６ビットが収集されると、収集されたビットをインタリーバ１０８に伝達する。

インタリーバ１０８は、伝達された６ビットを順次格納しておき、伝送率が５３．３Ｍｂｐｓあるいは８０Ｍｂｐｓであれば３００ビットの単位で格納し、伝送率が１０６．７Ｍｂｐｓあるいは１６０Ｍｂｐｓであれば６００ビットの単位で格納した後、格納されたデータを１０ビットずつＩＦＦＴ部１１０に伝達する。この場合、インタリーバ１０８のメモリに格納されているデータを読み出す動作とＩＦＦＴ部１１０の動作とが３２クロック周期として動作することにより、４倍並列ＦＦＴ（１２８ポイント）を支援できる。これに対してはロジック具現を単純化する方法において詳説する。

＜受信端にて受信エラーを減らす方法＞
本願発明は１回の読出し過程を介してシンボルインタリービング、トーンインタリービングおよび巡回シフトを行う方法を提案する。前記した通りに、従来の技術では、シンボルインタリービングとトーンインタリービングとを同時に行い、行った結果をメモリに格納する。従来のインタリービング方法はトーンインタリービングを行い、その格納されたデータに対して巡回シフトを付加的に行う。従って、従来のインタリービング方法では、メモリにデータを記録する過程や、読み出す過程を付加的に行うことによって遅延問題が発生してしまい、データを記録するためのメモリ容量がより多く必要となる。従って、本発明のような問題を解決するために１つの動作で３つのインタリービングを行うことのできる方法を提案する。

表７は、データ伝送率による変調方式と符号化率、ＯＦＤＭシンボル当りの符号化ビット数（Ｎ_ＣＢＰＳ）を示している。

以下、説明の便宜のためにデータ伝送率が５３．３Ｍｂｐｓである場合を説明する。前記したように、伝送率が５３．３Ｍｂｐｓである場合、インタリービング単位は３００ビットである。

図２は、本発明の一実施の形態に係るインタリーバメモリの構造を示している。同図に示すように、インタリーバは、制御部２００、逆多重化部（ＤＥＭＵＸ）２０２、１０個のバンク２１０ないし２２８を含んで構成されているメモリ、多重化部（ＭＵＸ）２０４を含んでいる。勿論、インタリーバは、図２に示している構成以外に他の構成を含むことができる。また、伝送率が５３．３Ｍｂｐｓである場合、各バンクに格納されているデータ量は３０ビットであり、伝送率に応じて格納されるデータ量は増加する。つまり、伝送率が１０６．７Ｍｂｐｓである場合、各バンクに格納されているデータ量は６０ビットである。

制御部２００は、インタリーバを構成している逆多重化部２０２、メモリを構成している各バンク２１０ないし２２８、多重化部２０４を制御するために制御命令を伝える。逆多重化部２０２は、制御部２００の制御命令に応じて伝達されたデータをバンク０（２１０）ないしバンク９（２２８）のうち１つのバンクに伝達する。前記のように、１つの時点で逆多重化部２０２に伝達されるデータは６ビットである。バンク０（２１０）ないしバンク９（２２８）は、制御命令に応じて格納されているデータを読み出し、多重化部２０４に伝達する。多重化部２０４はバンク０（２１０）ないしバンク９（２２８）から伝達されたデータを出力する。

図２に示すように、バンク０（２１０）ないしバンク９（２２８）は３つのグループに区分される。バンク０（２１０）ないしバンク２（２１４）は第１グループに、バンク３（２１６）ないしバンク５（２２０）は第２グループに、バンク６（２２２）ないしバンク９（２２８）は第３グループに属する。係るバンク０（２１０）ないしバンク９（２２８）を３つのグループに区分する理由は、グループによって格納されているデータを読み出す順番が相違しているからである。

以下、各バンクにデータを格納する順番について説明する。メモリに格納されている３００ビットは第０ビットないし第２９９ビットであると仮定する。
バンク０（２１０）は、第０ビットないし第２９ビットを格納しており、バンク１（２１２）は、第３０ビットないし第５９ビットを格納している。バンク２（２１４）は、第６０ビットないし第８９ビットを格納しており、バンク３（２１６）は、第９０ビットないし第１1９ビットを格納している。バンク４（２１８）は、第１２０ビットないし第１４９ビットを格納しており、バンク５（２２０）は、第１５０ビットないし第１７９ビットを格納している。バンク６（２２２）は、第１８０ビットないし第２０９ビットを格納しており、バンク７（２２４）は、第２１０ビットないし第２３９ビットを格納している。バンク８（２２６）は、第２４０ビットないし第２６９ビットを格納しており、バンク９（２２８）は、第２７０ビットないし第２９９ビットを格納している。表８は、バンク０（２１０）に格納されているデータを示している。

表８に記載されているように、バンク０（２１０）の横軸アドレスはｘ０ないしｘ５からなり、縦軸アドレスはｙ０ないしｙ４からなる。つまり、第０ビットのアドレスは（ｘ０、ｙ０）であり、第２９ビットのアドレスは（ｘ５、ｙ４）である。バンク１（２１２）ないしバンク９（２２８）も同一方法に基づき伝達されたデータを格納する。

以下、各バンクに格納されているデータを読み出す順番について説明する。表９〜表１８は、バンク０（２１０）ないしバンク９（２２８）に格納されているデータを示している。

表９は、バンク０（２１０）に格納されているデータを示している。

表１０は、バンク１（２１２）に格納されているデータを示している。

表１１は、バンク２（２１４）に格納されているデータを示している。

表１２は、バンク３（２１６）に格納されているデータを示している。

表１３は、バンク４（２１８）に格納されているデータを示している。

表１４は、バンク５（２２０）に格納されているデータを示している。

表１５は、バンク６（２２２）に格納されているデータを示している。

表１６は、バンク７（２２４）に格納されているデータを示している。

表１７は、バンク８（２２６）に格納されているデータを示している。

表１８は、バンク９（２２８）に格納されているデータを示している。

後記する表１９〜表２１に記載されているように、制御部２００は、１つの時点で各バンクに格納されている１つのデータ（ビット）を読み出すよう制御命令を伝達する。以下、制御部２００の制御命令について説明する。説明の便宜のため、制御部２００が制御命令を指示する時点を第１時点ないし第３０時点とする。

制御部２００は、第１時点ないし第１０時点にてアドレスｘ０およびアドレスｘ３に格納されているデータを読み出す。この場合、各時点で読み出すデータはバンク０（２１０）ないしバンク９（２２８）で同一のアドレスに位置する。即ち、第１時点において制御部２００はバンク０（２１０）ないしバンク９（２２８）のアドレス（ｘ０、ｙ０）に格納されているデータを読出し、第１０時点でアドレス（ｘ３、ｙ４）に格納されているデータを読み出す。

表１９は、第１時点ないし第１０時点でデータを読み出す例を示している。

制御部２００は、第１１時点ないし第２０時点にてアドレスｘ１およびアドレスｘ４に格納されているデータを読み出す。この場合、各時点で読み出すデータはバンク０（２１０）ないしバンク９（２２８）で相違したアドレスに位置する。これについて説明すると、第１１時点において制御部２００はバンク０（２１０）ないしバンク２（２１４）のアドレス（ｘ１、ｙ２）に格納されているデータを読み出し、バンク３（２１６）ないしバンク９（２２８）のアドレス（ｘ４、ｙ１）に格納されているデータを読み出す。また、第２０時点にて、制御部２００はバンク０（２１０）ないしバンク２（２１４）のアドレス（ｘ４、ｙ１）に格納されているデータを読み出し、バンク３（２１６）ないしバンク９（２２８）のアドレス（ｘ１、ｙ１）に格納されているデータを読み出す。

表２０は、第１１時点ないし第２０時点でデータを読み出す例を示している。

制御部２００は、第２１時点ないし第３０時点にてアドレスｘ２およびアドレスｘ５に格納されているデータを読み出す。この場合、各時点で読み出すデータはバンク０（２１０）ないしバンク９（２２８）で相違しているアドレスに位置する。これについて説明すると、第２１時点で制御部２００はバンク０（２１０）ないしバンク５（２２０）のアドレス（ｘ５、ｙ３）に格納されているデータを読み出し、バンク６（２２２）ないしバンク９（２２８）のアドレス（ｘ２、ｙ３）に格納されているデータを読み出す。また、第３０時点にて、制御部２００はバンク０（２１０）ないしバンク５（２２０）のアドレス（ｘ２、ｙ３）に格納されているデータを読み出し、バンク６（２２２）ないしバンク９（２２８）のアドレス（ｘ５、ｙ２）に格納されているデータを読み出す。

表２１は、第２１時点ないし第３０時点でデータを読み出す例を示している。

従って、制御部２００は、バンク０（２１０）ないしバンク９（２２８）を３つのグループに分けることで各グループを制御することができる。即ち、制御部２００は、第１グループないし第３グループにグルーピングし、第１グループはバンク０（２１０）ないしバンク２（２１４）を含み、第２グループはバンク３（２１６）ないしバンク５（２２０）を含み、第３グループはバンク６（２２２）ないしバンク９（２２８）を含む。これは図２に図示された通りである。

以上説明したように、周波数ホッピングにより複数の周波数帯域を用いてデータを送受信する直交周波数分割多重通信システムにおいて、送信端が、伝達されたデータビットをインタリービングメモリに記録するステップと、シンボルインタリービング、トーンインタリービング、巡回シフトを同時に行うために、格納されたデータビットを一定の順に応じて読み出すステップとを含んで実行するインタリービング方法によって、インタリーバメモリのサイズを減らすことができ、且つインタリービング過程を行うのに所要される時間を節減できる。

＜ロジック具現を単純化する方法＞
図３は、本発明の一実施の形態にかかるロジック具現を単純化するための構成を図示している。同図に示された構成は、パンチャリング部１０６、インタリーバ１０８、ＦＦＴマッパー３００、変調部３０２、ＩＦＦＴ部１１０を含む。

パンチャリング部１０６とインタリーバ１０８については、図１において説明したものと同一であるため詳説は省略する。
ＦＦＴマッパー３００は、インタリーバ１０８から伝達されるデータをレジスタに格納し、必要なデータを読み出す。一般に、ＩＦＦＴ部１１０に伝達されるデータは、１００ビットのペイロード（インタリーバから伝達されたデータ）と、１２ビットのガード（ｇｕａｒｄ）ビットと、６つのヌル（ｎｕｌｌ）とを含む１２８ビットから構成される。従って、１つのクロックにて４ビットずつ３２クロック周期に動作する。従って、ＦＦＴマッパー３００は、伝達されたデータをＩＦＦＴ部１１０にて要求する形態にマッピングする。ＦＦＴマッパー３００から読み出されたデータは変調部３０２に伝達される。表７によると、変調部３０２はＱＰＳＫ変調を行う。つまり、ＦＦＴマッパー３００から伝達された連続した２つのビットをＱＰＳＫのコンスタレーション（ｃｏｎｓｔｅｌｌａｔｉｏｎ）を用いて変調する。２つのビットのうち１番目のビットはコンスタレーションのＩｎ成分（Ｉ成分）、２番目のビットはコンスタレーションのＱｕａｄｒａｔｕｒｅ成分（Ｑ成分）を示す。変調部３０２で変調過程を行ったデータはＩＦＦＴ部１１０に伝達される。

図４は、図３に示されている各構成間で送受信されるデータを詳細に示した図であり、図５は、従来の各構成間で送受信されるデータを示した図である。前記した通りに、従来技術はＱＰＳＫ変調部５０２の後端にＦＦＴマッパー５０４が位置しているが、本発明によると、ＦＦＴマッパー３００の後端にＱＰＳＫ変調部３０２が位置している。

ＱＰＳＫ変調部５０２は、伝達された２ビットをコンスタレーションに基づいて変調過程を行う。一例として、（１，１）の２ビットが伝達されれば、ＱＰＳＫ変調部５０２はコンスタレーションを用いて（１／√２）＋ｉ（１／√２）に変調する。前記のように、（１／√２）は１つのビットのみで正確に表現できない。従って、（１／√２）を表したいビット数に応じてｎの個数が可変される。

従来に提案されている技術的な思想を図示している図面をみてみると、ＱＰＳＫ変調を先に行うので、ＱＰＳＫ変調部５０２とＦＦＴマッパー５０４間接続しているラインの個数がｎの個数によって可変する。しかし、本発明における技術的な思想を図示した図面をみてみると、ＦＦＴマッピングを先に行うことからＦＦＴマッパー３００とＱＰＳＫ変調部３０２間を接続するラインの個数が変わらないのである。

以上説明したように、周波数ホッピングにより複数の周波数帯域を用いてデータを送受信する直交周波数分割多重通信システムにおいて、ＦＴＴマッパーが、インタリーバから伝達されたデータビットに対して高速フーリエ変換マッピングを行うステップと、変調部が、前記ＦＦＴマッピングを行ったデータビットを変調するステップとを含んで実行するデータ処理方法によって、ＱＰＳＫ変調とＦＦＴマッピング順を替えることが可能となり、ＯＦＤＭシステムを構成しているロジックを簡単に具現することができる。

以上、図面に基づいて本発明の好適な実施形態を図示および説明してきたが、本発明の保護範囲は、前記の実施形態に限定するものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。

本発明の一実施の形態に係る２倍並列処理過程と４倍並列処理過程との間の速度を調節する方法を示すブロック図である。本発明の一実施の形態に係るインタリーバメモリの構造を示すブロック図である。本発明の一実施の形態に係る伝達されたデータに対してＦＦＴマッピングと変調過程を行うためのブロック図である。図３のブロック図を詳細に示すブロック図である。従来伝達されたデータの変調過程とＦＦＴマッピングを行うためのブロック図を詳細に示すブロック図である。

符号の説明

１００ＣＲＣ部
１０２スクランブラー
１０４符号化部
１０６パンチャリング部
１０８インタリーバ
１１０ＩＦＦＴ部
２００制御部
２０４多重化部
２１０〜２２８バンク
３００ＦＦＴマッパー
３０２変調部（ＱＰＳＫ変調部）
５００インタリーバ
５０２ＱＰＳＫ変調部
５０４ＦＦＴマッパー

Claims

周波数ホッピングにより複数の周波数帯域を用いてデータを送受信する直交周波数分割多重通信システムにおいて、送信端が、
伝達されたデータビットをインタリービングメモリに記録するステップと、
シンボルインタリービング、トーンインタリービング、巡回シフト（ｃｙｃｌｉｃｓｈｉｆｔ）を同時に行うために、格納されたデータビットを一定の順に応じて読み出すステップと
を含むことを特徴とする送信端のインタリービング方法。
前記インタリービングメモリを構成しているバンクは、少なくとも２つのグループを含んで構成され、前記グループ別に各バンクを制御することを特徴とする請求項１に記載の送信端のインタリービング方法。
前記インタリービングメモリを構成しているバンクは、第１グループと、第２グループと、第３グループとを含み、
前記第１グループは第０バンクないし第２バンクを、前記第２グループは第３バンクないし第５バンクを、前記第３グループは第６バンクないし第９バンクを含んで構成されることを特徴とする請求項２に記載の送信端のインタリービング方法。
前記送信端は、
前記伝達されたデータビットの伝送速度に応じて各バンクに格納する前記データビットのビット数を変化させることを特徴とする請求項１に記載の送信端のインタリービング方法。
前記送信端は、
前記伝送速度が５３．３Ｍｂｐｓあるいは８０Ｍｂｐｓであれば３００ビット単位で前記データビットを前記メモリに格納し、前記伝送速度が１０６．７Ｍｂｐｓあるいは１６０Ｍｂｐｓであれば６００ビット単位で前記データビットを前記メモリに格納することを特徴とする請求項４に記載の送信端のインタリービング方法。
前記送信端は、
前記３００ビット単位で前記データビットを前記メモリに格納する場合、前記各バンクに３０ビットずつ第０バンクから順次格納することを特徴とする請求項５に記載の送信端のインタリービング方法。
前記各バンクは、ｘ０ないしｘ５のＸ方向アドレスと、ｙ０ないしｙ４のＹ方向アドレスとを含んで構成された３０個のアドレスを有し、
前記送信端は、
前記伝達された３０ビットのデータビットをアドレス（ｘ０、ｙ０）、（ｘ０、ｙ１）、（ｘ０、ｙ２）、（ｘ０、ｙ３）、（ｘ０、ｙ３）、（ｘ１、ｙ０）、...（ｘ５、ｙ３）、（ｘ５、ｙ４）に順次格納することを特徴とする請求項６に記載の送信端のインタリービング方法。
前記送信端は、
第１時点ないし第３０時点を含んで構成された複数の時点において、前記第１時点ないし第１０時点においては、前記各バンクに格納されているデータビットを下記表に基づいて読み出すことを特徴とする請求項７に記載の送信端のインタリービング方法。
前記送信端は、
第１時点ないし第３０時点から構成された複数の時点において、前記第１１時点ないし第２０時点においては、前記各バンクに格納されているデータビットを下記表に基づいて読み出すことを特徴とする請求項７に記載の送信端のインタリービング方法。
前記送信端は、
第１時点ないし第３０時点から構成された複数の時点において、前記第２１時点ないし第３０時点においては、前記各バンクに格納されているデータビットを下記表に基づいて読み出すことを特徴とする請求項７に記載の送信端のインタリービング方法。
周波数ホッピングにより複数の周波数帯域を用いてデータを送受信する直交周波数分割多重通信システムにおいて、
ＦＴＴ（ＦａｓｔＦｏｕｒｉｅｒＴｒａｎｓｆｏｒｍ）マッパーが、インタリーバから伝達されたデータビットに対して高速フーリエ変換（ＦＦＴ）マッピングを行うステップと、
変調部が、前記ＦＦＴマッピングを行ったデータビットを変調するステップと
を含むことを特徴とするデータ処理方法。
前記変調部は、
前記データビットを変調するステップにおいて、
四位相偏移変調（ＱＰＳＫ）方式によりデータビットを変調することを特徴とする請求項１１に記載のデータ処理方法。
前記インタリーバは、前記ＦＦＴマッピングするために１つの時点に１０ビットのデータビットを伝達することを特徴とする請求項１１に記載のデータ処理方法。
前記データ処理方法は、
符合化部が、伝達された２ビットのデータビットを６ビットのデータビットに符号化するステップと、
パンチャリング部が、伝達された前記符号化されたデータビットをパンチャリング処理して６ビットずつインタリーバに伝達するステップと
を含むことを特徴とする請求項１１に記載のデータ処理方法。
前記インタリーバに格納されているデータを読み出す動作と、前記ＦＦＴマッピング動作とは、３２クロック周期に動作することを特徴とする請求項１１に記載のデータ処理方法。