JP2006203049A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2006203049A JP2006203049A JP2005014110A JP2005014110A JP2006203049A JP 2006203049 A JP2006203049 A JP 2006203049A JP 2005014110 A JP2005014110 A JP 2005014110A JP 2005014110 A JP2005014110 A JP 2005014110A JP 2006203049 A JP2006203049 A JP 2006203049A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- lead
- resin package
- main
- leads
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
【解決手段】 本発明の半導体装置は、樹脂パッケージと、前記樹脂パッケージ内部で、一体化され、チップ搭載部を構成する少なくとも2本の主リードと、前記チップ搭載部に搭載された半導体チップと、前記半導体チップの表面でそれぞれ電極に接続された第1および第2の表面リードとを含み、前記主リードの少なくとも1本が樹脂パッケージ内部で不連続部を構成する。この構成によれば、不連続部が熱歪を緩和し、チップ載置部の平坦性を阻むことなく、平坦で高精度のリードフレームを維持することができ、実装が容易となる上、信頼性の高いものとなる。
【選択図】 図1
Description
この構造によれば、オン抵抗の低減を図ることは可能となる。
この構成によれば、不連続部が熱歪を緩和し、チップ載置部の平坦性を阻むことなく、平坦で高精度のリードフレームを維持することができ、実装が容易となる上、信頼性の高いものとなる。また樹脂封止工程における熱によって歪を生じることもない。この不連続部としては、切断部、切り込み(歪除去部)等が適用可能である。また、リードフレーム自体は対称でないため、実装工程において誤接続を防ぐことができる。また、より低抵抗化が可能となり、チップの大型化に際しても有効にオン抵抗を低減することができる。
この構成により、より歪除去効果が高く、平坦性の高いチップ載置部を得ることができ、位置精度の良好な半導体装置を提供することが可能となる。
この構成により、実装時の変形を少なくすることができる。
この構成により、実装時の変形を少なくすることができる。
熱歪を効率よく吸収し位置精度の高い半導体装置を提供することができる。
この構成によれば、プリント基板への実装が容易で安定で信頼性の高い半導体装置を形成することができる。
この構成によれば、より接触抵抗を低減することができ、オン抵抗の低減を図ることができる。
この構成によれば、安定で信頼性の高い半導体装置を形成することができる。
この構成によれば、対称でないため、実装工程においてあるいはプリント基板への搭載時における誤接続を防ぐことができる。
この構成によれば、対称でないため、実装工程においてあるいはプリント基板への搭載時における誤接続を防ぐことができる。
この構成によれば、対称でないため、実装工程においてあるいはプリント基板への搭載時における誤接続を防ぐことができる。
この構成によれば、この半導体装置が実装されるプリント基板の配線は変更することなく、信頼性の向上を図ることができる。
この構成によれば、面実装に際し、実装面積を低減することができ、信頼性の向上を図ることができる。
この構成によれば、前記主リードおよび前記第1および第2の表面リードが、前記樹脂パッケージの底面と同一面上をまっすぐに伸長するように構成されているため、薄型化が可能であり、アウターリードすなわち、樹脂パッケージ外への導出部分を短くすることができ、実装面積の低減、およびオン抵抗の低減をはかることができる。またチップの大型化に際しても、樹脂封止後にリードを折り曲げる必要がなく、リードの成形工程において、樹脂の抜けが生じたりすることがないため、樹脂厚を薄くしても抜けやクラックが生じることなく、薄型で信頼性の高い半導体装置を提供することができる。
(実施の形態1)
図1(a)乃至(c)は、本発明の実施の形態1におけるMOSFET(半導体装置)を示す下面図、側面図、正面図である。この半導体装置は、MOSFETを構成する半導体チップ6をリードフレーム10に載置し、S字状すなわちガルウイングタイプのリードを用いて樹脂パッケージ1に封止した面実装型の半導体装置を構成するものである。主リードの少なくとも1本が樹脂パッケージ内部で切断され、不連続部Tを構成したことを特徴とする。ここで主リード2a、2b、2cは前記チップ搭載部2dの相対向する2辺のうちの1辺から3本、前記表面リード3、4は他の一辺側から導出されている。
また樹脂封止工程における熱によって歪を生じることもない。この不連続部としては、切断部、切り込み(歪除去部)等が適用可能である。また、リードフレーム自体は対称でないため、実装工程において誤接続を防ぐことができる。
まず、このリードフレームの製造方法について説明する。
この方法では、図2に示すように金属製の板状体(銅板)を打ち抜き加工により不連続部Tを含むように、形状加工し、電解めっきによりSn−2Biめっき層を形成する。ここでリードフレームは送り穴Hを有するサイドバー11で複数のユニットUが接続されている。
また樹脂封止工程における熱によって歪を生じることもない。この不連続部としては、切断部、切り込み(歪除去部)等が適用可能である。また、リードフレーム自体は対称でないため、実装工程において誤接続を防ぐことができる。
さらに、本実施の形態のリードフレームは、打ち抜き加工に代えて、フォトリソグラフィ工程を経て、高精度で信頼性の高いリードフレームを容易に形成することが可能となる。
次に本発明の実施の形態2について説明する。
本実施の形態の半導体装置では、図4(a)乃至(c)に示すように前記主リード2S、2cは前記チップ搭載部2dの相対向する2辺のうちの1辺から2本、前記表面リード3は他の一辺側から導出され、主リード2Sは表面リード3よりも幅広となるように形成された点で前記実施の形態1と異なるもので他は前記実施の形態1と同様に形成されている。またここでも主リードおよび表面リードは前記樹脂パッケージの中心線に対して非対称となるように構成されている。ここで図4(a)乃至(c)は本発明の半導体装置を示す下面図、側面図、正面図である。ここでは主リードの幅方向の中心近傍にスリットSを形成しているが、主リードの幅方向全体にわたってスリットを形成してもよい。
次に本発明の実施の形態3について説明する。
本実施の形態の半導体装置では、図5(a)乃至(c)に示すように、主リードの幅方向の中心近傍にスリットSを形成して歪吸収部を構成するようにしたもので、前記主リード2Sと、前記表面リード3Sは他の一辺側から導出され、表面リード3Sは主リード2と同様に幅広となるように形成された点で前記実施の形態2と異なるもので他は前記実施の形態2と同様に形成されている。ここでは主リードおよび表面リードは前記樹脂パッケージの中心線に対して対称となるように構成される。ここで図5(a)乃至(c)は本発明の半導体装置を示す下面図、側面図、正面図である。
次に本発明の実施の形態4について説明する。
本実施の形態の半導体装置では、図6(a)乃至(c)に示すように、前記主リードの少なくとも1本が樹脂パッケージ内部で歪除去のための不連続部としてのスリットSを有するように構成した(主リードはスリットによって分割されることのないように幅方向の一部に形成された点で実施の形態1と異なるのみで、他は同様に形成されている。すなわち主リード2a、2b、2cは前記チップ搭載部2dの相対向する2辺のうちの1辺から3本、前記表面リード3、4は他の一辺側から導出され、前記実施の形態1と同様に形成されている。ここでは主リードおよび表面リードは外観上では実施の形態1の半導体装置と同様に、樹脂パッケージの中心線に対して対称となるように構成される
また樹脂封止工程における熱によって歪を生じることもない。この不連続部としては、切断部、切り込み(歪除去部)等が適用可能である。また、リードフレーム自体は対称でないため、実装工程において誤接続を防ぐことができる。
次に本発明の実施の形態5について説明する。
本実施の形態の半導体装置では、図7(a)乃至(c)に示すように、実施の形態3の形態をガルウイングタイプに代えてフラットタイプにした場合にも有効である。ここでも歪除去部としての不連続部を溝Gによって形成している。
2 主リード
3 表面リード
4 表面リード
5 ボンディングワイヤ
6 半導体チップ
10 リードフレーム
11 サイドバー
S スリット
G 溝部
Claims (7)
- 樹脂パッケージと、
前記樹脂パッケージ内部で、一体化され、チップ搭載部を構成する少なくとも2本の主リードと、
前記チップ搭載部に搭載された半導体チップと、
前記半導体チップの表面でそれぞれ電極に接続された第1および第2の表面リードとを含み、
前記主リードの少なくとも1本が樹脂パッケージ内部で不連続部を構成する半導体装置。 - 請求項1に記載の半導体装置であって、
前記不連続部において前記主リードが切断されている半導体装置。 - 請求項1に記載の半導体装置であって、
前記不連続部がスリットである半導体装置。 - 請求項1に記載の半導体装置であって、
前記不連続部が溝部である半導体装置。 - 請求項1乃至4に記載の半導体装置であって、
前記不連続部が前記主リードの幅方向に形成された半導体装置。 - 請求項1乃至5のいずれかに記載の半導体装置であって、
前記主リードおよび前記第1および第2の表面リードは前記樹脂パッケージの外側でS字状に成形され、先端部で前記樹脂パッケージの底面と同一面上を伸長するように構成された半導体装置。 - 請求項1乃至5のいずれかに記載の半導体装置であって、
前記主リードおよび前記第1および第2の表面リードは前記樹脂パッケージの外側で前記樹脂パッケージの底面と同一面上をまっすぐに伸長するように構成された半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005014110A JP4583945B2 (ja) | 2005-01-21 | 2005-01-21 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005014110A JP4583945B2 (ja) | 2005-01-21 | 2005-01-21 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006203049A true JP2006203049A (ja) | 2006-08-03 |
JP4583945B2 JP4583945B2 (ja) | 2010-11-17 |
Family
ID=36960752
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005014110A Expired - Fee Related JP4583945B2 (ja) | 2005-01-21 | 2005-01-21 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4583945B2 (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04242965A (ja) * | 1990-11-03 | 1992-08-31 | Fuji Electric Co Ltd | 封止型半導体装置 |
JP2002151554A (ja) * | 2000-08-31 | 2002-05-24 | Nec Corp | 半導体装置 |
JP2004146577A (ja) * | 2002-10-24 | 2004-05-20 | Renesas Technology Corp | 半導体装置およびその製造方法 |
-
2005
- 2005-01-21 JP JP2005014110A patent/JP4583945B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04242965A (ja) * | 1990-11-03 | 1992-08-31 | Fuji Electric Co Ltd | 封止型半導体装置 |
JP2002151554A (ja) * | 2000-08-31 | 2002-05-24 | Nec Corp | 半導体装置 |
JP2004146577A (ja) * | 2002-10-24 | 2004-05-20 | Renesas Technology Corp | 半導体装置およびその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP4583945B2 (ja) | 2010-11-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7776658B2 (en) | Compact co-packaged semiconductor dies with elevation-adaptive interconnection plates | |
US7781872B2 (en) | Package with multiple dies | |
US8203848B2 (en) | Circuit device and method of manufacturing the same | |
US7972906B2 (en) | Semiconductor die package including exposed connections | |
US20130087900A1 (en) | Thermally Enhanced Low Parasitic Power Semiconductor Package | |
US6710439B2 (en) | Three-dimensional power semiconductor module and method of manufacturing the same | |
WO2007127552A2 (en) | Semiconductor die package including multiple dies and a common node structure | |
US7531895B2 (en) | Integrated circuit package and method of manufacture thereof | |
US20070176266A1 (en) | Semiconductor device | |
US20090020859A1 (en) | Quad flat package with exposed common electrode bars | |
JP2006203048A (ja) | 半導体装置 | |
JP2006202976A (ja) | 樹脂封止型半導体装置およびリードフレーム | |
US20090045491A1 (en) | Semiconductor package structure and leadframe thereof | |
US8283757B2 (en) | Quad flat package with exposed common electrode bars | |
JP2007150045A (ja) | 半導体装置 | |
JP4435050B2 (ja) | 半導体装置 | |
JP4849802B2 (ja) | 半導体装置 | |
JP2008294219A (ja) | 半導体装置及びその製造方法 | |
JP4583945B2 (ja) | 半導体装置 | |
JP2022143167A (ja) | 半導体装置 | |
JP4556732B2 (ja) | 半導体装置及びその製造方法 | |
US11081419B2 (en) | Semiconductor package and a method of manufacturing the same | |
JP4207791B2 (ja) | 半導体装置 | |
JP5181537B2 (ja) | モールドパッケージ | |
JP2005051109A (ja) | パワー半導体モジュール |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20071113 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20071120 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080117 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100316 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100330 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100531 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100706 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100716 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100803 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100901 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130910 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |