JP2006202987A - Manufacturing method of semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置およびその製造方法に関し、特に、ゲート・ソース間にエレクトレットコンデンサが接続される接合型電界効果トランジスタを備える、マイクロホン用の半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a semiconductor device for a microphone including a junction field effect transistor in which an electret capacitor is connected between a gate and a source and a manufacturing method thereof.
エレクトレットコンデンサマイクロホン(ECM)は、音声を電気信号に変換する音響電気変換装置である。ECMでは、高分子フィルム(テフロン膜等)をエレクトレット化して帯電を持続させ、コンデンサ用電圧を外部から供給することを不要とし、装置の小型化、薄型化を図っている。 An electret condenser microphone (ECM) is an acoustoelectric conversion device that converts sound into an electric signal. In ECM, a polymer film (Teflon film or the like) is electretized to maintain charging, and it is not necessary to supply a capacitor voltage from the outside, thereby reducing the size and thickness of the apparatus.
エレクトレットコンデンサは、増幅素子ならびにインピーダンス変換素子としての接合型電界効果トランジスタ(JFET:半導体のPN接合による空乏層、あるいは、金属と半導体の接触によるショットキーバリアを利用してドレイン電流を制御するトランジスタ)のゲート・ソース間に接続される。 An electret capacitor is a junction field effect transistor as an amplifying element and an impedance conversion element (JFET: a transistor that controls a drain current using a depletion layer formed by a PN junction of a semiconductor or a Schottky barrier formed by contact between a metal and a semiconductor) Connected between the gate and source.
図11は、マイクロホン用のJFETの一般的な構成を示す回路図である。 FIG. 11 is a circuit diagram showing a general configuration of a JFET for a microphone.
図示されるように、JFET500のゲート・ソース間には、電源オン時の過渡的なドレイン電流の早期安定化のために、ポリシリコン等で形成される抵抗素子502が接続される。
As shown in the figure, a
図12は、エレクトレットコンデンサマイクロホン(ECM)の等価回路を示す回路図である。 FIG. 12 is a circuit diagram showing an equivalent circuit of an electret condenser microphone (ECM).
図示されるように、ECMは、エレクトレットコンデンサ34(音響電気変換素子Mと
して機能する)と、JFET31と、JFETのソース・ゲート間に接続された抵抗素子33と、により構成される。そして、このECMには、電源38から電源電圧が与えられ、その電源電圧のオン/オフは、スイッチ37により切り換えられる。なお、抵抗35と容量36は、電源のオン/オフ時の急峻な電圧変化を抑制するための時定数回路を構成している。
As shown in the figure, the ECM includes an electret capacitor 34 (functioning as an acoustoelectric conversion element M), a
スイッチ37が閉じて電源が投入されると、JFET31に過渡的なドレイン電流(Id)が瞬時的に流れる。
When the
ここで、JFETのゲート・ソース間に接続されている抵抗33がない場合を想定する。この場合には、その過渡的なドレイン電流(電圧が揺れているために高周波成分を含む)は、エレクトレットコンデンサ(M)を介してJFET31のゲートに伝達される。
Here, it is assumed that there is no
抵抗33がない場合には、JFET31のゲートはフローティング(浮遊)状態となっていることから、過渡電流成分によるゲートの電位変動を積極的に吸収することができない。
In the absence of the
したがって、ドレイン電流(Id)が定常状態となってJFET31のゲート電位が安定するまでに、かなりの時間(例えば、5〜10秒)が必要となる。このため、マイク組立後の検査においても、測定までにドレイン電流が定常状態になるまでの時間が必要となり、検査工程の効率が低下する等の不都合が生じる。
Therefore, a considerable time (for example, 5 to 10 seconds) is required until the drain current (Id) becomes steady and the gate potential of the
その対策として、図12に示されるように、JFET31のゲート・ソース間に抵抗33を接続すると、過渡的なドレイン電流(Id)は、図中の太い実線の矢印で示されるような経路を介して吸収される、よって、ドレイン電流の過渡応答は、短期間に収束するようになる。
As a countermeasure, when a
具体的には、抵抗33が高抵抗の場合には、過渡応答期間は例えば、2秒ほどである。そして、抵抗33を低抵抗化することによって、その過渡応答期間を、0.1秒程度にまで短縮することが可能である。
Specifically, when the
図12に示されるような、ゲート・ソース間に抵抗を接続したJFETを備えるECMは、特許文献1に記載されている。
上記のとおり、JFETのゲート・ソース間に接続する抵抗の抵抗値を低くすることによって、電源オン時の過渡的なドレイン電流を吸収する(押し流す)効果が高まり、JFETのゲート電位の早期安定化を実現することができ、過渡特性の改善という点では有利となる。 As described above, by lowering the resistance value of the resistor connected between the gate and source of the JFET, the effect of absorbing (pushing) a transient drain current when the power is turned on is enhanced, and the gate potential of the JFET is quickly stabilized. This is advantageous in terms of improving the transient characteristics.
しかし、JFETのゲート・ソース間に接続される抵抗の抵抗値を下げると、今度は、ECMの通常動作時において、エレクトレットコンデンサの電位変化を伝える信号成分が、その抵抗を介してグランドに逃げる結果となり(つまり、その抵抗が減衰抵抗として機能してしまい)、その結果、ECMのノイズが増加する(S/N比の悪化を招く)という不都合が生じる。 However, if the resistance value of the resistor connected between the gate and source of the JFET is lowered, this time, the signal component that conveys the potential change of the electret capacitor escapes to the ground through the resistor during normal operation of the ECM. (That is, the resistor functions as a damping resistor), and as a result, the ECM noise is increased (deteriorating the S / N ratio).
すなわち、JFETのゲート・ソース間に接続される抵抗の抵抗値の低下は、過渡特性の改善には有効であるが、その一方、通常動作時におけるECM(に使用されるJFET)のノイズ増大という不利益をもたらすものであり、両者は相反する関係(すなわち、トレードオフの関係)にある。 In other words, a decrease in the resistance value of the resistor connected between the gate and source of the JFET is effective for improving the transient characteristics, but on the other hand, an increase in the noise of the ECM (the JFET used in the normal operation). It is disadvantageous and the two are in a conflicting relationship (ie, a trade-off relationship).
このことは、ECMの設計を困難化させる一因となる。 This contributes to the difficulty of ECM design.
本発明は、前記実情に鑑みてなされたものであり、マイクロホン等に使用されるJFETを備える半導体装置において、ドレイン電流の過渡特性の改善と、JFETのS/N比の改善の双方を、同時に実現することを目的とする。 The present invention has been made in view of the above circumstances, and in a semiconductor device including a JFET used for a microphone or the like, both improvement of the transient characteristics of the drain current and improvement of the S / N ratio of the JFET are performed simultaneously. It aims to be realized.
本発明の半導体装置は、接合型電界効果トランジスタ(JFET)と、このJFETのゲート・ソース間に接続された可変インピーダンス素子と、を有する。 The semiconductor device of the present invention includes a junction field effect transistor (JFET) and a variable impedance element connected between the gate and source of the JFET.
上記構成によれば、可変インピーダンスのインピーダンス値を、JFETの動作状況に応じて変化させることができ、従来では不可能だった過渡特性とノイズ特性を同時に改善可能な半導体装置が実現される。すなわち、可変インピーダンス素子を、電源投入当初は低インピーダンス化してドレイン電流の過渡特性を改善し、ドレイン電流が安定した後は、その可変インピーダンス素子を高インピーダンス化して、JFETのS/N比の改善を両立させることができる。 According to the above configuration, the impedance value of the variable impedance can be changed according to the operation state of the JFET, and a semiconductor device that can simultaneously improve the transient characteristics and noise characteristics, which has been impossible in the past, is realized. That is, the impedance of the variable impedance element is lowered at the beginning of power-on to improve the transient characteristics of the drain current. After the drain current is stabilized, the impedance of the variable impedance element is increased to improve the S / N ratio of the JFET. Can be made compatible.
また、本発明の半導体装置は、前記可変インピーダンス素子は、JFETであり、そのJFETのゲートが前記JFETのドレインに接続され、また、前記JFETが有する2つの信号端子のうちの一方の端子が前記JFETのゲートに接続され、他方の端子が前記JFETのソースに接続されるものを含む。 In the semiconductor device of the present invention, the variable impedance element is a JFET, the gate of the JFET is connected to the drain of the JFET, and one of the two signal terminals of the JFET is the terminal. Including one connected to the gate of the JFET and the other terminal connected to the source of the JFET.
この構成により、電源がオンした瞬間は、可変インピーダンス素子としてのJFETが低インピーダンス化していることから過渡的なドレイン電流を速やかに吸収することができるという効果が得られ、一方、JFETのドレイン電圧が安定化されると、これに伴い、JFETのゲートに電圧が印加され、チャネルが閉じ高インピーダンス化するので、JFETのノイズの抑制という効果が得られる。可変インピーダンス素子のインピーダンス制御が自動的になされるため、外部から制御信号を与える必要がなく、回路構成が簡素化され、したがって、ECM等の小型化や薄型化の妨げとならない。 With this configuration, the JFET as a variable impedance element has a low impedance at the moment when the power is turned on, so that an effect that a transient drain current can be quickly absorbed is obtained. When the voltage is stabilized, a voltage is applied to the gate of the JFET, and the channel is closed to increase the impedance, so that an effect of suppressing the noise of the JFET is obtained. Since the impedance control of the variable impedance element is automatically performed, it is not necessary to supply a control signal from the outside, and the circuit configuration is simplified. Therefore, the size and thickness of the ECM are not hindered.
また、本発明の半導体装置は、前記可変インピーダンス素子は、ディプリーション型のMOS型電界効果トランジスタ(MOSFET)であり、そのディプリーション型のMOSFETのゲートが前記JFETのドレインに接続され、また、前記ディプリーション型のMOSFETが有する2つの信号端子のうちの一方の端子が前記JFETのゲートに接続され、他方の端子が前記JFETのソースに接続されるものを含む。 In the semiconductor device of the present invention, the variable impedance element is a depletion type MOS field effect transistor (MOSFET), and the gate of the depletion type MOSFET is connected to the drain of the JFET. , One of two signal terminals of the depletion type MOSFET is connected to the gate of the JFET, and the other terminal is connected to the source of the JFET.
増幅素子ならびにインピーダンス変換素子としての(主たる)JFETと、可変インピーダンス素子としてのJFETを一つの半導体基板に集積すると、その構造上、双方のJFET間の厳密な電気的絶縁を確保しにくいという事情がある。ここで、可変インピーダンス素子としてのJFETを、ディプリーション型のMOSFET(絶縁ゲート型電界効果トランジスタの意味であり、絶縁膜として誘電体膜等の酸化膜以外の膜を使用するものも含まれる)に置換することによって、双方のFETのゲートの電気的絶縁を容易に確保することができる。また、MOSFETの場合、JFETと違ってゲート電流が全く流れないため、ゲート電圧の制御によって完全な高抵抗(インピーダンス無限大の抵抗)を実現することができるという利点がある。 When the (main) JFET as the amplifying element and the impedance conversion element and the JFET as the variable impedance element are integrated on one semiconductor substrate, it is difficult to ensure strict electrical insulation between the two JFETs due to its structure. is there. Here, a JFET as a variable impedance element is a depletion type MOSFET (which means an insulated gate field effect transistor, and includes an insulating film using a film other than an oxide film such as a dielectric film). By substituting for, electrical insulation of the gates of both FETs can be easily ensured. Also, in the case of MOSFET, unlike JFET, no gate current flows, and therefore there is an advantage that complete high resistance (resistance with infinite impedance) can be realized by controlling the gate voltage.
また、本発明の半導体装置は、前記可変インピーダンス素子は、インピーダンス調整のための制御電圧を、外部から印加することが可能なゲート端子を備える、JFETまたはディプリーション型のMOSFETであるものを含む。 In the semiconductor device of the invention, the variable impedance element may be a JFET or a depletion type MOSFET having a gate terminal to which a control voltage for impedance adjustment can be applied from the outside. .
可変インピーダンス素子としてのJFETまたはMOSFETに独立したゲート端子を設け、そのゲート電圧を、外部から自由に制御可能とするものである。これにより、インピーダンス値や、インピーダンス値を変化させるタイミング、あるいは、その変化の態様を自由に制御することが可能となり、より精度の高い設計を行うことができる。例えば、マイクロホンから特定の信号成分が入力されたときに、可変インピーダンス素子を低インピーダンス化してその成分を逃がし、マイクロホンによって集音されないようにする、といった応用的な使用も可能となる。 An independent gate terminal is provided in a JFET or MOSFET as a variable impedance element, and the gate voltage can be freely controlled from the outside. As a result, it is possible to freely control the impedance value, the timing of changing the impedance value, or the mode of the change, and a more accurate design can be performed. For example, when a specific signal component is input from a microphone, the variable impedance element can be reduced in impedance so that the component is released so that no sound is collected by the microphone.
また、本発明の半導体装置の他の態様では、前記JFETのゲート・ソース間には、容量素子が接続される。 In another aspect of the semiconductor device of the present invention, a capacitive element is connected between the gate and source of the JFET.
本発明は、主として、マイクロホン用の半導体装置を想定しているが、必ずしもこれに限定されるものではなく、ゲート・ソース間に容量素子(容量成分)のみが接続されるような構成の回路には適用することができ、この点を明確化したものである。 The present invention mainly assumes a semiconductor device for a microphone. However, the present invention is not necessarily limited to this, and a circuit having a configuration in which only a capacitive element (capacitance component) is connected between a gate and a source. Is applicable and clarifies this point.
また、本発明の半導体装置の他の態様では、マイクロホンに使用される半導体装置であり、前記JFETのゲート・ソース間に、音響電気変換素子として機能するエレクトレットコンデンサが接続されるものを含む。 Another aspect of the semiconductor device of the present invention includes a semiconductor device used for a microphone, in which an electret capacitor that functions as an acoustoelectric conversion element is connected between the gate and source of the JFET.
ECMは、携帯電話等の携帯端末用のマイクロホンとして広く使用されており、近年、その小型化、薄型化、高性能化ならびに低消費電力化が強く求められている。本発明を使用したECMは、これらの要求を満足させることができる。 The ECM is widely used as a microphone for a portable terminal such as a cellular phone. In recent years, there has been a strong demand for its miniaturization, thinning, high performance, and low power consumption. An ECM using the present invention can satisfy these requirements.
また、本発明のエレクトレットコンデンサマイクロホンは、前記半導体装置と、前記エレクトレットコンデンサとを同一の筐体内に収納して構成される。 The electret condenser microphone of the present invention is configured by housing the semiconductor device and the electret condenser in the same casing.
可変インピーダンス素子として、JFETやディプリーション型のMOSFETを使用し、本来のJFETと共に集積化すると、従来のように、半導体基板上にポリシリコンからなる高抵抗を形成する必要がなく、その分、半導体装置の薄型化が可能である。近年、携帯端末のさらなる小型軽量化に伴い、ECMの薄型化が厳しく求められている。本発明の半導体装置は、ECMの薄型化に貢献する。 If a JFET or depletion type MOSFET is used as the variable impedance element and integrated with the original JFET, it is not necessary to form a high resistance made of polysilicon on the semiconductor substrate as in the prior art. The semiconductor device can be thinned. In recent years, with further reduction in size and weight of portable terminals, there is a strict demand for thinner ECM. The semiconductor device of the present invention contributes to thinning of the ECM.
また、本発明の半導体装置の製造方法は、第1のトランジスタとしての、JFETと、第2のトランジスタとしての、可変インピーダンス素子として機能するJFETと、を集積した半導体装置の製造方法であって、前記第1のトランジスタのゲートとして機能する第1導電型の半導体基板(51,52)上に、第2導電型の半導体層(53)を形成する第1の工程と、前記第2導電型の半導体層(53)内に第1導電型を示す不純物を導入して、この第2導電型の半導体装置(53)を前記第1および第2の各トランジスタの形成領域に分離するための分離層(54a,54b,54c)を形成すると共に、同時に、前記第2のトランジスタのチャネル拡散層(55)を形成する第2の工程と、前記第2導電型の半導体層(53)の前記第1のトランジスタの形成領域に、選択的に第1導電型を示す不純物を導入し、前記JFETのゲートの一部として機能する第1導電型の拡散領域(57)を形成する第3の工程と、前記第2導電型の半導体層(53)の前記第1および第2のトランジスタの形成領域の各々に選択的に第2導電型を示す不純物を導入し、前記第1のトランジスタのソース層(59)およびドレイン層(60)を形成すると共に、同時に、前記可変インピーダンスとしての第2のトランジスタのゲート層(61aまたは61b)を形成する第4の工程と、電極層(63a,63b,63c,63d,63e,64)を形成する第5の工程と、を含む。 The method for manufacturing a semiconductor device of the present invention is a method for manufacturing a semiconductor device in which a JFET as a first transistor and a JFET as a second transistor functioning as a variable impedance element are integrated. A first step of forming a second conductive type semiconductor layer (53) on a first conductive type semiconductor substrate (51, 52) functioning as a gate of the first transistor; An isolation layer for introducing an impurity of the first conductivity type into the semiconductor layer (53) and isolating the second conductivity type semiconductor device (53) into the formation regions of the first and second transistors. (54a, 54b, 54c) and at the same time, a second step of forming a channel diffusion layer (55) of the second transistor, and the second step of forming the second conductivity type semiconductor layer (53). A third step of selectively introducing a first conductivity type impurity into the transistor formation region to form a first conductivity type diffusion region (57) functioning as a part of the gate of the JFET; An impurity having the second conductivity type is selectively introduced into each of the first and second transistor formation regions of the second conductivity type semiconductor layer (53), and the source layer (59 of the first transistor). ) And the drain layer (60) and at the same time, a fourth step of forming the gate layer (61a or 61b) of the second transistor as the variable impedance, and the electrode layers (63a, 63b, 63c, 63d) , 63e, 64).
この製造方法によって、主たるJFETと、可変インピーダンス素子としてのJFETとを、同一の半導体基板上に効率的に形成することができる。特に、第4の工程において、選択的な不純物導入によって、各JFETのソース層とドレイン層(59,60)および可変インピーダンス素子としてのJFETのゲート層(61a,61b)を同時に形成することができ、工程数の削減を図ることができる。また、このとき、可変インピーダンス素子としてのJFETのゲート長(L)およびゲート幅(W)を、適宜、制御することによって、可変インピーダンス素子の特性を精度良く調整し、所望の特性を実現することができる。 By this manufacturing method, the main JFET and the JFET as the variable impedance element can be efficiently formed on the same semiconductor substrate. In particular, in the fourth step, the source and drain layers (59, 60) of each JFET and the gate layer (61a, 61b) of the JFET as a variable impedance element can be simultaneously formed by selective impurity introduction. The number of processes can be reduced. Also, at this time, by appropriately controlling the gate length (L) and gate width (W) of the JFET as the variable impedance element, the characteristics of the variable impedance element can be adjusted with high accuracy to achieve the desired characteristics. Can do.
本発明によれば、可変インピーダンスのインピーダンス値を、JFETの動作状況に応じて変化させることができ、従来では不可能だった過渡特性とノイズ特性を同時に改善可能な半導体装置が実現される。 According to the present invention, it is possible to change the impedance value of the variable impedance in accordance with the operation state of the JFET, thereby realizing a semiconductor device that can simultaneously improve the transient characteristics and the noise characteristics that were impossible in the past.
すなわち、可変インピーダンス素子を、電源投入当初は低インピーダンス化してドレイン電流の過渡特性を改善し、ドレイン電流が安定した後は、その可変インピーダンス素子を高インピーダンス化して、JFETのS/N比の改善を実現することができる。 That is, the impedance of the variable impedance element is lowered at the beginning of power-on to improve the transient characteristics of the drain current. After the drain current is stabilized, the impedance of the variable impedance element is increased to improve the S / N ratio of the JFET. Can be realized.
また、可変インピーダンス素子をJFETやディプリーション型のMOSFETで構成し、そのJFETやディプリーション型のMOSFET(デプリーション型FET)のゲートを、主たるJFETのドレインに接続する回路構成を採用することによって、可変インピーダンス素子のインピーダンスの適切な制御を自動的に行うことが可能となる。 Also, by adopting a circuit configuration in which the variable impedance element is composed of a JFET or a depletion type MOSFET, and the gate of the JFET or depletion type MOSFET (depletion type FET) is connected to the drain of the main JFET. Thus, it is possible to automatically perform appropriate control of the impedance of the variable impedance element.
すなわち、電源がオンした瞬間は、可変インピーダンス素子としてのディプリーション型FETが低インピーダンス化していることから過渡的なドレイン電流を速やかに吸収することができるという効果が得られ、一方、JFETのドレイン電圧が安定化されると、これに伴い、ディプリーション型FETのゲートに電圧が印加され、チャネルが閉じ高インピーダンス化することから、JFETのノイズの抑制という効果が得られる。可変インピーダンスの自動調整が可能であることから、外部から制御信号を与える必要がなく、回路構成が簡素化され、したがって、ECM等の小型化や薄型化の妨げとならない。 That is, at the moment when the power is turned on, since the depletion type FET as the variable impedance element has a low impedance, an effect that the transient drain current can be quickly absorbed is obtained. When the drain voltage is stabilized, a voltage is applied to the gate of the depletion type FET, and the channel is closed to increase the impedance, so that an effect of suppressing noise of the JFET can be obtained. Since automatic adjustment of the variable impedance is possible, it is not necessary to supply a control signal from the outside, the circuit configuration is simplified, and therefore, the ECM or the like is not hindered in size reduction or thickness reduction.
また、ディプリーション型のMOSFETを可変インピーダンス素子として使用することによって、各FETのゲート間の電気的絶縁を容易に確保することができる。また、MOSFETの場合、JFETと違ってゲート電流が全く流れないため、ゲート電圧の制御によって完全な高抵抗(インピーダンス無限大の抵抗)を実現することができるという利点もある。 Further, by using a depletion type MOSFET as a variable impedance element, electrical insulation between the gates of each FET can be easily ensured. Also, in the case of MOSFET, unlike JFET, no gate current flows, so there is also an advantage that complete high resistance (resistance with infinite impedance) can be realized by controlling the gate voltage.
また、可変インピーダンス素子としてのJFETまたはディプリーション型のMOSFETに独立したゲート端子を設けることによって、インピーダンス値や、インピーダンス値を変化させるタイミング、あるいは、その変化の態様を自由に制御することが可能となり、より精度の高い設計を行うことができる。例えば、マイクロホンから特定の信号成分が入力されたときに、可変インピーダンス素子を低インピーダンス化してその成分を逃がし、マイクロホンによって集音されないようにする、といった応用的な使用も可能となる。 In addition, by providing an independent gate terminal to the JFET or depletion type MOSFET as a variable impedance element, it is possible to freely control the impedance value, the timing of changing the impedance value, or the mode of the change. Thus, a more accurate design can be performed. For example, when a specific signal component is input from a microphone, the variable impedance element can be reduced in impedance so that the component is released so that no sound is collected by the microphone.
また、本発明は、主として、マイクロホン用の半導体装置を想定しているが、必ずしもこれに限定されるものではなく、ゲート・ソース間に容量素子(容量成分)のみが接続されるような構成の回路に、広く適用することができる。 The present invention mainly assumes a semiconductor device for a microphone. However, the present invention is not necessarily limited to this, and only a capacitive element (capacitance component) is connected between a gate and a source. It can be widely applied to circuits.
また、ECMは、携帯電話等の携帯端末用のマイクロホンとして広く使用されており、近年、その小型化、薄型化、高性能化が強く求められている。本発明を使用したECMは、これらの要求を満足させることができる。 Further, the ECM is widely used as a microphone for a portable terminal such as a cellular phone, and in recent years, its miniaturization, thinning, and high performance are strongly demanded. An ECM using the present invention can satisfy these requirements.
また、可変インピーダンス素子として、JFETやディプリーション型のMOSFETを使用し、本来のJFETと共に集積化すると、従来のように、半導体基板上にポリシリコンからなる高抵抗を形成する必要がなく、その分、半導体装置の薄型化が可能である。 Further, when a JFET or a depletion type MOSFET is used as a variable impedance element and integrated with an original JFET, it is not necessary to form a high resistance made of polysilicon on a semiconductor substrate as in the prior art. Therefore, the semiconductor device can be thinned.
近年、携帯端末のさらなる小型軽量化に伴い、ECMの薄型化が厳しく求められている。本発明の半導体装置は、ECMの薄型化に貢献する。 In recent years, with further reduction in size and weight of portable terminals, there is a strict demand for thinner ECM. The semiconductor device of the present invention contributes to thinning of the ECM.
また、本発明の半導体装置の製造方法によって、主たるJFETと、可変インピーダンス素子としてのJFETとを、同一の半導体基板上に効率的に形成することができる。特に、選択的な不純物導入によって、各JFETのソース層とドレイン層および可変インピーダンス素子としてのJFETのゲート層を同時に形成することができ、工程数の削減を図ることができる。 Further, the main JFET and the JFET as the variable impedance element can be efficiently formed on the same semiconductor substrate by the method for manufacturing a semiconductor device of the present invention. In particular, by selectively introducing impurities, the source and drain layers of each JFET and the gate layer of the JFET as a variable impedance element can be formed simultaneously, and the number of processes can be reduced.
また、このとき、可変インピーダンス素子としてのJFETのゲート長(L)およびゲート幅(W)を、適宜、制御することによって、可変インピーダンス素子の特性を精度良く調整し、所望の特性を実現することができる。 Also, at this time, by appropriately controlling the gate length (L) and gate width (W) of the JFET as the variable impedance element, the characteristics of the variable impedance element can be adjusted with high accuracy to achieve the desired characteristics. Can do.
以下、本発明の実施の形態について図面を参照して説明する。
(実施の形態1)
Embodiments of the present invention will be described below with reference to the drawings.
(Embodiment 1)
図1は、本発明の半導体装置の基本的な回路構成を示す回路図である。 FIG. 1 is a circuit diagram showing a basic circuit configuration of a semiconductor device of the present invention.
本発明の半導体装置は、ECM(エレクトレットコンデンサマイクロホン)等のマイク用途に好適なものであり、図示されるように、JFET100と、このJFET100のゲート(G)とソース(S)の間に接続された可変インピーダンス素子200と、を備える。
The semiconductor device of the present invention is suitable for microphone use such as ECM (electret condenser microphone), and is connected between a
この可変インピーダンス素子200は、アクティブ素子(例えば、電界効果トランジスタ:FET)で構成される。そのアクティブ素子の特性を利用してインピーダンス値を適応的に変化させ、ドレイン電流の過渡特性の改善と、S/N比の改善の双方を実現する。
The
図12を用いて説明したように、JFETのゲート・ソース間の抵抗の抵抗値が小さい方が、ドレイン電流の過渡特性の改善に効果がある。したがって、可変インピーダンス素子200は、電源が投入されてJFET100がオンする時点では、低インピーダンスとなる。
As described with reference to FIG. 12, the smaller the resistance value of the gate-source resistance of the JFET, the more effective the drain current transient characteristics are. Therefore, the
また、ドレイン電流が安定化した後は、可変インピーダンス素子200は、高インピーダンスとなり、これによって、信号電流のリークが低減される。
In addition, after the drain current is stabilized, the
図2は、本発明の半導体装置の具体的な回路構成の一例を示す回路図である。 FIG. 2 is a circuit diagram showing an example of a specific circuit configuration of the semiconductor device of the present invention.
図2の半導体装置では、可変インピーダンス素子210は、PチャネルJFET、あるいは、ディプリーション型のPチャネルMOSFET(以下、これらを総称して、ディプリーション型FETという)で構成される。
In the semiconductor device of FIG. 2, the
信号増幅ならびにインピーダンス変換を行うJFET(以下、主たるJFETという)100は、NチャネルJFETである。 A JFET (hereinafter referred to as a main JFET) 100 that performs signal amplification and impedance conversion is an N-channel JFET.
ディプリーション型FET210のゲートは、主たるJFET100のドレインに接続されており、ドレインは、主たるJFET100のゲートに接続されており、また、ソースは、主たるJFET100のソースに接続されている。
The gate of the
半導体装置に電源が投入される前は、このディプリーション型FET210のチャネル抵抗は、低インピーダンス状態(チャネルが形成されている状態)となっている。したがって、電源投入直後に生じる、主たるJFET100の過渡的なドレイン電流は、速やかに吸収され、ドレイン電流の過渡特性が改善される。
Before the semiconductor device is powered on, the channel resistance of the
次に、半導体装置に電源が投入されると、主たるJFET100にドレイン電圧が印可され、ディプリーション型FET210のゲート(G)にも正電圧が印可される。この正電圧の印可によって、ディプリーション型FET210のチャネル抵抗は、低インピーダンスから高インピーダンス(チャネルが閉じた状態)へ移行する。この高インピーダンス化によって、正規の信号成分の放電(リーク)が減少するため、半導体装置の低ノイズ化を達成することができる。
Next, when power is supplied to the semiconductor device, a drain voltage is applied to the
このように、図2の回路構成によって、可変インピーダンスを自動的に調整することができる。したがって、外部から制御信号を与える必要がなく、回路構成が簡素化され、ECM等の小型化や薄型化の妨げとならない。 Thus, the variable impedance can be automatically adjusted by the circuit configuration of FIG. Therefore, it is not necessary to give a control signal from the outside, the circuit configuration is simplified, and it does not hinder the miniaturization and thinning of the ECM and the like.
なお、JFETは応答特性に優れるという特徴がある。一方、ディプリーション型のMOSFETを使用する場合には、可変インピーダンス素子としてのMOSFETのゲートと、主たるJFETのゲートとの間の電気的絶縁を容易に確保することができるという利点がある。また、MOSFETの場合、JFETと違ってゲート電流が全く流れないため、ゲート電圧の制御によって完全な高抵抗(インピーダンス無限大の抵抗)を実現することができる。 JFET is characterized by excellent response characteristics. On the other hand, when a depletion type MOSFET is used, there is an advantage that electrical insulation between the gate of the MOSFET as the variable impedance element and the gate of the main JFET can be easily secured. Also, in the case of MOSFET, unlike JFET, no gate current flows at all, so that complete high resistance (resistance with infinite impedance) can be realized by controlling the gate voltage.
図3は、本発明の半導体装置の具体的な回路構成の他の例を示す回路図である。 FIG. 3 is a circuit diagram showing another example of a specific circuit configuration of the semiconductor device of the present invention.
図3の回路構成では、可変インピーダンス素子として機能するFET(JFETまたはMOSFET)220のゲートを、独立の端子として取り出した構造となっている。 3 has a structure in which the gate of an FET (JFET or MOSFET) 220 functioning as a variable impedance element is taken out as an independent terminal.
独立したゲート端子を設けることによって、インピーダンス値や、インピーダンス値を変化させるタイミング、あるいは、その変化の態様を自由に制御することが可能となり、より精度の高い設計を行うことができる。 By providing an independent gate terminal, it becomes possible to freely control the impedance value, the timing of changing the impedance value, or the mode of the change, and a more accurate design can be performed.
例えば、マイクロホンから特定の信号成分が入力されたときに、可変インピーダンス素子を低インピーダンス化してその成分を逃がし、マイクロホンによって集音されないようにする、といった応用的な使用も可能となる。
(実施の形態2)
For example, when a specific signal component is input from a microphone, it is possible to use the variable impedance element with a low impedance so that the component is released so that sound is not collected by the microphone.
(Embodiment 2)
本実施の形態では、半導体装置の製造方法について説明する。本実施の形態における半導体装置は、異なる導電型の一対のJFETのNチャネルJFET(主たるFET)ならびにPチャネルJFET(可変インピーダンス素子としてのJFET)を集積した、相補型のJFET半導体装置(例えば、図2の回路構成をもつ)である。 In this embodiment, a method for manufacturing a semiconductor device will be described. The semiconductor device in the present embodiment is a complementary JFET semiconductor device (for example, a diagram) in which a pair of N-channel JFETs (main FETs) and P-channel JFETs (JFETs as variable impedance elements) of a pair of JFETs of different conductivity types are integrated. 2 circuit configuration).
図4〜図9は各々、本発明の半導体装置の主要な製造工程を説明するための、半導体デバイスの断面図である。
(第1の工程:図4)
4 to 9 are cross-sectional views of a semiconductor device for explaining main manufacturing steps of the semiconductor device of the present invention.
(First step: FIG. 4)
図4に示すように、P++導電型の半導体基板51上に、周知のCVD法を用いたエピタキシャル成長法によって、P型エピタキシャル層52を形成し(これによって、主たるJFETのゲートとして機能するP型の半導体基板が構成される)、続いて、このP型半導体基板上に、同様の手法により、N型チャネル層(N型エピタキシャル層)53を形成する。このN型チャネル層53は、イオン注入法を用いて形成しても良い。
(第2の工程:図5)
As shown in FIG. 4, a P-
(Second step: FIG. 5)
次に、ホウ素(B)のイオン注入(あるいは蒸着)と熱処理により、図5に示すように、N型チャネル層53を主たるJFETの形成領域(53a)とJFETの形成領域(53b)に分離するための分離層(54a,54b,54c)を形成すると共に、同時に、JFETのP型チャネル拡散層(可変インピーダンスチャネル層:参照符号55)を形成する。続いて、熱酸化によってN型チャネル層53の表面に酸化膜56を形成する。
(第3の工程:図6)
Next, as shown in FIG. 5, the N-
(Third step: FIG. 6)
次に、図6に示すように、酸化膜56の所定の領域を開口し、ホウ素(B)のイオン注入(あるいは蒸着)と熱処理によって、ゲート拡散層57を形成すると共に、酸化膜58を形成する。
(第4の工程:図7)
Next, as shown in FIG. 6, a predetermined region of the
(Fourth process: FIG. 7)
次に、図7に示すように、酸化膜58の所定の領域を開口し、リン(P)のイオン注入(あるいは蒸着)と熱処理により、主たるJFETのソース拡散層59とドレイン拡散層60、および、可変インピーダンス素子としてのJFETのゲート層 (61a,61b)を形成すると共に、酸化膜62を形成する。
(第5の工程:図8,図9)
Next, as shown in FIG. 7, a predetermined region of the
(5th process: FIG. 8, FIG. 9)
次に、図8に示すように、酸化膜62の所定の領域を開口し、電極63(63a〜63e)を形成する。ここで電極材料としてはアルミニュウム等が用いられる。また、P++導電型の基板51の裏面の全面に、アルミニュウム等の金属からなる、(主たるJFETの)ゲート電極64が形成される。各電極(63a〜63e、64)は、例えば、図2のように結線される。
Next, as shown in FIG. 8, a predetermined region of the
この方法により、主たるJFETと、可変インピーダンス素子としてのJFETとを備えた特性のすぐれた半導体装置を、同一の半導体基板上に効率的に形成することができる。 By this method, a semiconductor device having excellent characteristics including a main JFET and a JFET as a variable impedance element can be efficiently formed on the same semiconductor substrate.
加えて、ポリシリコンの高抵抗を用いる従来プロセスとは異なり、ポリシリコン蒸着、パターニングによる抵抗形成という工程が不要であり、容易に可変インピーダンス素子を形成できる。また、基板上にポリシリコンが積層されない分だけ、半導体装置の薄型化も達成できる。 In addition, unlike the conventional process using the high resistance of polysilicon, the steps of polysilicon deposition and resistance formation by patterning are not required, and a variable impedance element can be easily formed. Further, the thickness of the semiconductor device can be reduced as much as polysilicon is not stacked on the substrate.
また、上記の第4の工程において、選択的な不純物導入によって、主たるJFETの各ソース層/ドレイン層(59,60)および可変インピーダンス素子としてのJFETのゲート層(61a,61b)を同時に形成することができ、工程数の削減を図ることができる。 In the fourth step, the source / drain layers (59, 60) of the main JFET and the gate layers (61a, 61b) of the JFET as variable impedance elements are simultaneously formed by selective impurity introduction. It is possible to reduce the number of processes.
また、可変インピーダンス素子としてのJFETのゲート長(L)およびゲート幅(W)を、適宜、制御することによって、可変インピーダンス素子の特性を精度良く調整し、所望のインピーダンス特性を実現することができる。
(実施の形態3)
In addition, by appropriately controlling the gate length (L) and gate width (W) of the JFET as the variable impedance element, the characteristics of the variable impedance element can be adjusted with high accuracy and desired impedance characteristics can be realized. .
(Embodiment 3)
図10は、本発明の半導体装置を搭載したエレクトレットコンデンサマイクロホン(ECM)の実装構造を説明するための図である。 FIG. 10 is a view for explaining a mounting structure of an electret condenser microphone (ECM) on which the semiconductor device of the present invention is mounted.
図10において、エレクトレットコンデンサ300は、閉塞板(筐体の一部)302の裏面に形成されたエレクトレット膜304と、振動膜306と、振動リング308と、導電ワッシャ310と、ゲートリング312と、で構成される。
In FIG. 10, an
また、半導体装置400は、図2に示される、2つのJFET(100,210)からなる集積回路を備える。
The
参照符号320は、導電性材料からなる外側筐体の一部である。また、参照符号330は、コモン電極である。T1〜T3は、プリント配線導体である。
半導体装置400は、外部からの調整なしで、自動的に可変インピーダンス素子210のチャネルインピーダンスを制御することができ、構成が簡単であり、ECMの小型化に寄与している。
The
本発明の半導体装置を用いることにより、ECMの過渡特性の改善と低ノイズ化を同時に達成することができ、ECMの性能が向上する。 By using the semiconductor device of the present invention, it is possible to simultaneously improve the transient characteristics of the ECM and reduce the noise, thereby improving the performance of the ECM.
なお、本発明は、主として、マイクロホン用の半導体装置を想定しているが、必ずしもこれに限定されるものではなく、ゲート・ソース間に容量素子(容量成分)のみが接続されるような構成の回路に、広く適用することができる。 The present invention mainly assumes a semiconductor device for a microphone, but the present invention is not necessarily limited to this, and only a capacitive element (capacitance component) is connected between a gate and a source. It can be widely applied to circuits.
以上説明したように、本発明によれば、可変インピーダンスのインピーダンス値を、JFETの動作状況に応じて変化させることができ、従来では不可能だった過渡特性とノイズ特性を同時に改善可能な半導体装置が実現される。 As described above, according to the present invention, the impedance value of the variable impedance can be changed according to the operation state of the JFET, and the semiconductor device capable of simultaneously improving the transient characteristics and the noise characteristics that were impossible in the past. Is realized.
すなわち、可変インピーダンス素子を、電源投入当初は低インピーダンス化してドレイン電流の過渡特性を改善し、ドレイン電流が安定した後は、その可変インピーダンス素子を高インピーダンス化して、JFETのS/N比の改善を実現することができる。 That is, the impedance of the variable impedance element is lowered at the beginning of power-on to improve the transient characteristics of the drain current. After the drain current is stabilized, the impedance of the variable impedance element is increased to improve the S / N ratio of the JFET. Can be realized.
また、可変インピーダンス素子をJFETやディプリーション型のMOSFETで構成し、そのJFETやディプリーション型のMOSFET(デプリーション型FET)のゲートを、主たるJFETのドレインに接続する回路構成を採用することによって、可変インピーダンス素子のインピーダンスの適切な制御を自動的に行うことが可能となる。 Also, by adopting a circuit configuration in which the variable impedance element is composed of a JFET or a depletion type MOSFET, and the gate of the JFET or depletion type MOSFET (depletion type FET) is connected to the drain of the main JFET. Thus, it is possible to automatically perform appropriate control of the impedance of the variable impedance element.
すなわち、電源がオンした瞬間は、可変インピーダンス素子としてのディプリーション型FETが低インピーダンス化していることから過渡的なドレイン電流を速やかに吸収することができるという効果が得られ、一方、JFETのドレイン電圧が安定化されると、これに伴い、ディプリーション型FETに電圧が印加され、チャネルが閉じ高インピーダンス化することから、JFETのノイズの抑制という効果が得られる。可変インピーダンスの自動調整が可能であることから、外部から制御信号を与える必要がなく、回路構成が簡素化され、したがって、ECM等の小型化や薄型化の妨げとならない。 That is, at the moment when the power is turned on, since the depletion type FET as the variable impedance element has a low impedance, an effect that the transient drain current can be quickly absorbed is obtained. When the drain voltage is stabilized, a voltage is applied to the depletion type FET, and the channel is closed to increase the impedance, so that an effect of suppressing noise of the JFET can be obtained. Since automatic adjustment of the variable impedance is possible, it is not necessary to supply a control signal from the outside, the circuit configuration is simplified, and therefore, the ECM or the like is not hindered in size reduction or thickness reduction.
また、ディプリーション型のMOSFETを可変インピーダンス素子として使用することによって、各FETのゲート間の電気的絶縁を容易に確保することができる。また、MOSFETの場合、JFETと違ってゲート電流が全く流れないため、ゲート電圧の制御によって完全な高抵抗(インピーダンス無限大の抵抗)を実現することができるという利点もある。 Further, by using a depletion type MOSFET as a variable impedance element, electrical insulation between the gates of each FET can be easily ensured. Also, in the case of MOSFET, unlike JFET, no gate current flows, so there is also an advantage that complete high resistance (resistance with infinite impedance) can be realized by controlling the gate voltage.
また、可変インピーダンス素子としてのJFETまたはディプリーション型のMOSFETに独立したゲート端子を設けることによって、インピーダンス値や、インピーダンス値を変化させるタイミング、あるいは、その変化の態様を自由に制御することが可能となり、より精度の高い設計を行うことができる。例えば、マイクロホンから特定の信号成分が入力されたときに、可変インピーダンス素子を低インピーダンス化してその成分を逃がし、マイクロホンによって集音されないようにする、といった応用的な使用も可能となる。 In addition, by providing an independent gate terminal to the JFET or depletion type MOSFET as a variable impedance element, it is possible to freely control the impedance value, the timing of changing the impedance value, or the mode of the change. Thus, a more accurate design can be performed. For example, when a specific signal component is input from a microphone, the variable impedance element can be reduced in impedance so that the component is released so that no sound is collected by the microphone.
また、ECMは、携帯電話等の携帯端末用のマイクロホンとして広く使用されており、近年、その小型化、薄型化、高性能化が強く求められている。本発明を使用したECMは、これらの要求を満足させることができる。 Further, the ECM is widely used as a microphone for a portable terminal such as a cellular phone, and in recent years, its miniaturization, thinning, and high performance are strongly demanded. An ECM using the present invention can satisfy these requirements.
また、可変インピーダンス素子として、JFETやディプリーション型のMOSFETを使用し、本来のJFETと共に集積化すると、従来のように、半導体基板上にポリシリコンからなる高抵抗を形成する必要がなく、その分、半導体装置の薄型化が可能である。 Further, when a JFET or a depletion type MOSFET is used as a variable impedance element and integrated with an original JFET, it is not necessary to form a high resistance made of polysilicon on a semiconductor substrate as in the prior art. Therefore, the semiconductor device can be thinned.
近年、携帯端末のさらなる小型軽量化に伴い、ECMの薄型化が厳しく求められている。本発明の半導体装置は、ECMの薄型化に貢献する。 In recent years, with further reduction in size and weight of portable terminals, there is a strict demand for thinner ECM. The semiconductor device of the present invention contributes to thinning of the ECM.
また、本発明の半導体装置の製造方法によって、主たるJFETと、可変インピーダンス素子としてのディプリーション型FETとを、同一の半導体基板上に効率的に形成することができる。特に、選択的な不純物導入によって、主たるJFETと可変インピーダンス素子としてのディプリーション型FETの各層を同時に形成することができ、工程数の削減を図ることができる。 Further, the main JFET and the depletion type FET as the variable impedance element can be efficiently formed on the same semiconductor substrate by the semiconductor device manufacturing method of the present invention. In particular, by selectively introducing impurities, the main JFET and the depletion type FET as a variable impedance element can be simultaneously formed, and the number of processes can be reduced.
また、このとき、可変インピーダンス素子としてのディプリーション型FETのゲート長(L)およびゲート幅(W)を、適宜、制御することによって、可変インピーダンス素子の特性を精度良く調整し、所望の特性を実現することができる。 At this time, by appropriately controlling the gate length (L) and the gate width (W) of the depletion type FET as the variable impedance element, the characteristics of the variable impedance element can be adjusted with high accuracy to obtain desired characteristics. Can be realized.
本発明は、ゲート・ソース間に容量が接続されるJFETを備える半導体装置全般に使用することができ、特に、エレクトレットコンデンサマイクロホン等のマイク用半導体装置に有用である。 INDUSTRIAL APPLICABILITY The present invention can be used for all semiconductor devices including JFETs whose capacitance is connected between the gate and the source, and is particularly useful for microphone semiconductor devices such as electret condenser microphones.
51 P++導電型の基板
52 P型エピタキシャル層
53(53a,53b) N型チャネル層
54 チャネル分離層
55 JFETのP型チャネル層(可変インピーダンスチャネル層)
56 酸化膜
57 ゲート拡散層
58 酸化膜
59 主たるJFETのソース拡散層
60 主たるJFETのドレイン拡散層
61(61a,61b) 可変インピーダンス素子となるJFETのゲート層
62 酸化膜
63(63a〜63e) 半導体デバイスの表面に形成された電極
64 半導体デバイスの裏面に形成されたゲート電極
100 主たるJFET(例えば、Nチャネル型JFET)
200 可変インピーダンス素子
210,220 可変インピーダンス素子としてのFET(PチャネルJFETあるいはディプリーション型MOSFET)
230 インピーダンス制御端子としての独立したゲート端子
51 P ++ conductivity type substrate 52 P type epitaxial layer 53 (53a, 53b) N type channel layer 54
56
200
230 Independent gate terminal as impedance control terminal
Claims (8)
この接合型電界効果トランジスタのゲート・ソース間に接続された可変インピーダンス素子とを有する半導体装置。 A junction field effect transistor;
A semiconductor device having a variable impedance element connected between the gate and source of the junction field effect transistor.
前記可変インピーダンス素子は、接合型電界効果トランジスタであり、その接合型電界効果トランジスタのゲートが前記接合型電界効果トランジスタのドレインに接続され、また、前記接合型電界効果トランジスタが有する2つの信号端子のうちの一方の端子が前記接合型電界効果トランジスタのゲートに接続され、他方の端子が前記接合型電界効果トランジスタのソースに接続されている半導体装置。 The semiconductor device according to claim 1,
The variable impedance element is a junction field effect transistor, a gate of the junction field effect transistor is connected to a drain of the junction field effect transistor, and two signal terminals of the junction field effect transistor are provided. A semiconductor device in which one terminal is connected to a gate of the junction field effect transistor and the other terminal is connected to a source of the junction field effect transistor.
前記可変インピーダンス素子は、ディプリーション型のMOS型電界効果トランジスタであり、そのディプリーション型のMOS型電界効果トランジスタのゲートが前記接合型電界効果トランジスタのドレインに接続され、また、前記ディプリーション型のMOS型電界効果トランジスタが有する2つの信号端子のうちの一方の端子が前記接合型電界効果トランジスタのゲートに接続され、他方の端子が前記接合型電界効果トランジスタのソースに接続されている半導体装置。 The semiconductor device according to claim 1,
The variable impedance element is a depletion type MOS field effect transistor, a gate of the depletion type MOS field effect transistor is connected to a drain of the junction type field effect transistor, and the depletion type MOS field effect transistor One of the two signal terminals of the junction type MOS field effect transistor is connected to the gate of the junction field effect transistor, and the other terminal is connected to the source of the junction type field effect transistor. Semiconductor device.
前記可変インピーダンス素子は、インピーダンス調整のための制御電圧を、外部から印加することが可能なゲート端子を備えた接合型電界効果トランジスタまたは前記ディプリーション型のMOS型電界効果トランジスタである半導体装置。 The semiconductor device according to claim 1,
The said variable impedance element is a semiconductor device which is a junction field effect transistor provided with the gate terminal which can apply the control voltage for impedance adjustment from the outside, or the said depletion type MOS field effect transistor.
前記接合型電界効果トランジスタのゲート・ソース間には、容量素子が接続される半導体装置。 A semiconductor device according to any one of claims 1 to 4,
A semiconductor device in which a capacitive element is connected between the gate and source of the junction field effect transistor.
前記半導体装置はマイクロホンを構成し、前記接合型電界効果トランジスタのゲート・ソース間に、音響電気変換素子として機能するエレクトレットコンデンサが接続される半導体装置。 A semiconductor device according to any one of claims 1 to 4,
The semiconductor device constitutes a microphone, and an electret capacitor that functions as an acoustoelectric conversion element is connected between the gate and source of the junction field effect transistor.
前記第1のトランジスタのゲートとして機能する第1導電型の半導体基板(51,52)上に、第2導電型の半導体層(53)を形成する第1の工程と、
前記第2導電型の半導体層(53)内に第1導電型を示す不純物を導入して、この第2導電型の半導体層(53)を前記第1および第2の各トランジスタの形成領域に分離するための分離層(54a,54b,54c)を形成すると共に、同時に、前記第2のトランジスタのチャネル拡散層(55)を形成する第2の工程と、
前記第2導電型の半導体層(53)の前記第1のトランジスタの形成領域に、選択的に第1導電型を示す不純物を導入し、前記接合型電界効果トランジスタのゲートの一部として機能する第1導電型の拡散領域(57)を形成する第3の工程と、
前記第2導電型の半導体層(53)の前記第1および第2のトランジスタの形成領域の各々に選択的に第2導電型を示す不純物を導入し、前記第1のトランジスタのソース層(59)およびドレイン層(60)を形成すると共に、同時に、前記可変インピーダンスとしての第2のトランジスタのゲート層(61aまたは61b)を形成する第4の工程と、
電極層(63a,63b,63c,63d,63e,64)を形成する第5の工程と、
を含むことを特徴とする、半導体装置の製造方法。 A method for manufacturing a semiconductor device in which a junction field effect transistor as a first transistor and a junction field effect transistor functioning as a variable impedance element as a second transistor are integrated on the same substrate,
Forming a second conductive type semiconductor layer (53) on a first conductive type semiconductor substrate (51, 52) functioning as a gate of the first transistor;
Impurities having the first conductivity type are introduced into the second conductivity type semiconductor layer (53), and the second conductivity type semiconductor layer (53) is formed in the formation regions of the first and second transistors. Forming a separation layer (54a, 54b, 54c) for separation, and simultaneously forming a channel diffusion layer (55) of the second transistor;
An impurity exhibiting the first conductivity type is selectively introduced into the formation region of the first transistor in the second conductivity type semiconductor layer (53) to function as a part of the gate of the junction field effect transistor. A third step of forming a diffusion region (57) of the first conductivity type;
An impurity having the second conductivity type is selectively introduced into each of the first and second transistor formation regions of the second conductivity type semiconductor layer (53), and the source layer (59 of the first transistor). And a drain layer (60), and at the same time, a fourth step of forming the gate layer (61a or 61b) of the second transistor as the variable impedance;
A fifth step of forming electrode layers (63a, 63b, 63c, 63d, 63e, 64);
A method for manufacturing a semiconductor device, comprising:
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JP (1) | JP2006202987A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009009380A3 (en) * | 2007-07-06 | 2009-03-05 | Semisouth Lab Inc | Normally-off integrated jfet power switches in wide bandgap semiconductors and methods of making |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS587878A (en) * | 1981-07-06 | 1983-01-17 | Toshiba Corp | Manufacture of integrated circuit |
JPS61160963A (en) * | 1985-01-08 | 1986-07-21 | Sanyo Electric Co Ltd | Semiconductor device for condenser microphone |
JPH02181438A (en) * | 1989-01-05 | 1990-07-16 | Hamamatsu Photonics Kk | Semiconductor device for amplifying charge |
JPH05136360A (en) * | 1991-11-14 | 1993-06-01 | Hitachi Ltd | Electrostatic breakdown protective circuit and semiconductor integrated circuit |
JPH0786851A (en) * | 1993-09-10 | 1995-03-31 | Mitsubishi Electric Corp | High frequency integrated circuit |
JP2000260786A (en) * | 1999-03-09 | 2000-09-22 | Sanyo Electric Co Ltd | Semiconductor device |
JP2002176347A (en) * | 2000-12-08 | 2002-06-21 | Shindengen Electric Mfg Co Ltd | Overcurrent limiting semiconductor device |
WO2003069753A1 (en) * | 2002-02-12 | 2003-08-21 | Fultec Pty Ltd | A protection device |
-
2005
- 2005-01-20 JP JP2005013199A patent/JP2006202987A/en active Pending
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS587878A (en) * | 1981-07-06 | 1983-01-17 | Toshiba Corp | Manufacture of integrated circuit |
JPS61160963A (en) * | 1985-01-08 | 1986-07-21 | Sanyo Electric Co Ltd | Semiconductor device for condenser microphone |
JPH02181438A (en) * | 1989-01-05 | 1990-07-16 | Hamamatsu Photonics Kk | Semiconductor device for amplifying charge |
JPH05136360A (en) * | 1991-11-14 | 1993-06-01 | Hitachi Ltd | Electrostatic breakdown protective circuit and semiconductor integrated circuit |
JPH0786851A (en) * | 1993-09-10 | 1995-03-31 | Mitsubishi Electric Corp | High frequency integrated circuit |
JP2000260786A (en) * | 1999-03-09 | 2000-09-22 | Sanyo Electric Co Ltd | Semiconductor device |
JP2002176347A (en) * | 2000-12-08 | 2002-06-21 | Shindengen Electric Mfg Co Ltd | Overcurrent limiting semiconductor device |
WO2003069753A1 (en) * | 2002-02-12 | 2003-08-21 | Fultec Pty Ltd | A protection device |
JP2005518101A (en) * | 2002-02-12 | 2005-06-16 | ファルテック プロプライアタリ リミテッド | Protective device |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7820511B2 (en) | 2004-07-08 | 2010-10-26 | Semisouth Laboratories, Inc. | Normally-off integrated JFET power switches in wide bandgap semiconductors and methods of making |
US8017981B2 (en) | 2004-07-08 | 2011-09-13 | Semisouth Laboratories, Inc. | Normally-off integrated JFET power switches in wide bandgap semiconductors and methods of making |
US8502282B2 (en) | 2004-12-01 | 2013-08-06 | Power Integrations, Inc. | Normally-off integrated JFET power switches in wide bandgap semiconductors and methods of making |
WO2009009380A3 (en) * | 2007-07-06 | 2009-03-05 | Semisouth Lab Inc | Normally-off integrated jfet power switches in wide bandgap semiconductors and methods of making |
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Date | Code | Title | Description |
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