JP2006197097A - 固体撮像素子 - Google Patents
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Abstract
【課題】加算信号電圧の出力を中断させることなく、高解像度の全画素信号電圧を出力することができるとともに、アナログ伝送路を短縮して信号劣化を防ぎ、撮像装置の小型化と低コスト化を実現することができる固体撮像素子を提供すること。
【解決手段】入射される光に応じて信号電荷を出力する光電変換手段と、前記光電変換手段から出力される前記信号電荷から1画素ずつ信号電圧を出力する増幅手段と、前記増幅手段から出力される前記信号電圧を全画素信号電圧として記憶する一時記憶手段と、前記増幅手段から出力される前記信号電圧において同色の2以上の画素の信号電圧を加算して加算信号電圧を生成する加算手段を有し、前記全画素信号電圧を同一フレームの加算信号電圧出力後、次フレームの加算信号電圧出力前までの期間に出力する。
【選択図】図2
【解決手段】入射される光に応じて信号電荷を出力する光電変換手段と、前記光電変換手段から出力される前記信号電荷から1画素ずつ信号電圧を出力する増幅手段と、前記増幅手段から出力される前記信号電圧を全画素信号電圧として記憶する一時記憶手段と、前記増幅手段から出力される前記信号電圧において同色の2以上の画素の信号電圧を加算して加算信号電圧を生成する加算手段を有し、前記全画素信号電圧を同一フレームの加算信号電圧出力後、次フレームの加算信号電圧出力前までの期間に出力する。
【選択図】図2
Description
本発明は、複数の画素数の画素信号をを同時に出力することができる固体撮像素子に関する。
従来からデジタルカメラ、デジタルビデオカメラ等の撮像装置で用いられる固体撮像素子は、静止画用画像データを生成するために用いる全画素信号と、動画用画像データとしてビデオ画像に適した解像度の画像データを生成するために用いる画素数を減少させた加算画素信号を出力するように構成し、静止画像のための全画素信号と、動画像のための加算画素信号を各々1垂直同期期間(以下、1VD期間とする)単位で1つの画像を出力して、静止画像及び動画像を生成している(例えば、特許文献1参照)。
しかしながら、上記従来技術においては次のような問題があった。
即ち、上記従来の撮像装置に用いられている固体撮像素子は、1VD期間において全画素信号出力又は加算信号出力の何れかに一方の出力しかできないため、加算信号出力を中断することなく、全画素信号出力を行うことはできない。これを解決する手段として、加算信号出力による加算画素信号から静止画像生成する方法があるが、この方法では加算画素信号の持つ解像度に低下するため、静止画像としてユーザーが見る際には不鮮明な画像となる。
本発明は上記問題に鑑みてなされたもので、その目的とする処は、加算信号電圧の出力を中断させることなく、高解像度の全画素信号電圧を出力することができるとともに、アナログ伝送路を短縮して信号劣化を防ぎ、撮像装置の小型化と低コスト化を実現することができる固体撮像素子を提供することにある。
上記課題を解決し、デジタルビデオカメラ等の撮像装置に用いる固体撮像素子において、撮像装置の動画撮影時に加算信号出力を中断することなく、全画素に対応した解像度の静止画像を生成するのに必要な全画素信号を出力することを実現するために、本発明の固体撮像素子は、入射される光に応じて信号電荷を出力する光電変換手段と、前記光電変換手段から出力される前記信号電荷から1画素ずつ信号電圧を出力する増幅手段と、前記増幅手段から出力される前記信号電圧を全画素信号電圧として記憶する一時記憶手段と、前記増幅手段から出力される前記信号電圧において同色の2以上の画素の信号電圧を加算して加算信号電圧を生成する加算手段を有し、前記全画素信号電圧を同一フレームの加算信号電圧出力後、次フレームの加算信号電圧出力前までの期間に出力することを特徴とする。
又、別の実施形態として、本発明の固体撮像素子は、入射される光に応じて信号電荷を出力する光電変換手段と、前記光電変換手段から出力される前記信号電荷から1画素ずつ信号電圧を出力する増幅手段と、前記増幅手段から出力される前記信号電圧をデジタル化して画素信号に変換して出力するA/D変換手段と、前記A/D変換手段から出力される前記画素信号を全画素信号として記憶する一時記憶手段と、前記増幅手段から出力される前記画素信号において同色の2以上の画素の画素信号を加算して加算画素信号を生成する加算手段を有し、前記全画素信号を同一フレームの加算画素信号出力後、次フレームの加算画素信号出力前までの期間に出力することを特徴とする。
本発明によれば、一時記憶部と加算部を有し、全画素信号電圧を同一フレームの加算信号電圧出力後、次フレームの加算信号電圧出力前までの期間に出力するように制御することによって、加算信号電圧の出力を中断させることなく、高解像度の全画素信号電圧を出力することができる。
更に、A/D変換部を有することで、加算画素信号の出力を中断することなく、全画素信号の出力を行いつつ、且つ、光電変換から画素信号の出力までを1チップ化することによって、アナログ伝送路を短くして信号劣化を防ぎ、又、本固体撮像素子を用いる撮像装置の小型化及び低コスト化が実現できる。
又、全画素信号電圧の1フレーム分全てを同一フレームの加算信号電圧出力後、次フレームの加算信号電圧出力前までの期間に出力することができないとき、次フレームの加算信号電圧出力前までに全画素信号電圧の出力を中断して未出力の全画素信号電圧を一時記憶部に保持し、次フレームの加算信号電圧出力終了後に全画素信号電圧の残部分の出力を行うことによって、一時記憶部及び加算部の動作クロックを上げることなく、加算信号電圧と高解像度の全画素信号電圧を出力することができる。
更に、一時記憶部及び加算部の動作クロックを上げて、両方の1フレーム分のデータ処理期間の和が1VD期間以内に収まるようにすることによって、一時記憶部の容量が全画素信号電圧の1フレーム分でも、加算信号電圧と高解像度の全画素信号電圧を出力することができる。
又、一時記憶部に並列して第2の一時記憶部を有し、書込み許可部は1フレーム毎に交互に一時記憶部と第2の一時記憶部への書込みを切換え、一時記憶部と第2の一時記憶部が交互に全画素信号電圧を出力するように構成することによって、加算信号電圧の出力を中断することなく、全画素信号電圧を毎フレーム出力することができる。
更に、本固体撮像素子を用いたデジタルカメラ、デジタルビデオカメラにおいて、動画像の撮影を中断することなく、高画素の静止画像を撮影することができる。
又、本発明によれば、一時記憶部と加算部を有し、全画素信号を同一フレームの加算画素信号出力後、次フレームの加算画素信号出力前までの期間に出力するように制御することによって、加算画素信号の出力を中断させることなく、高解像度の全画素信号を出力することができる。
更に、A/D変換部を有し、一時記憶部と加算部にはデジタル信号で入力することで、アナログ伝送路を短くして信号劣化を防ぎ、又、光電変換から画素信号の出力までを1チップ化することによって、本固体撮像素子を用いる撮像装置の小型化及び低コスト化が実現できる。
更に、全画素信号の1フレーム分全てを同一フレームの加算画素信号出力後、次フレームの加算画素信号出力前までの期間に出力することができないとき、次フレームの加算画素信号出力前までに全画素信号の出力を中断して未出力の全画素信号を一時記憶部に保持し、次フレームの加算画素信号出力終了後に全画素信号の残部分の出力を行うことによって、一時記憶部及び加算部の動作クロックを上げることなく、加算画素信号と高解像度の全画素信号を出力することができる。
更に、一時記憶部及び加算部の動作クロックを上げて、両方の1フレーム分のデータ処理期間の和が1VD期間以内に収まるようにすることによって、一時記憶部の容量が全画素信号の1フレーム分でも、加算画素信号と高解像度の全画素信号を出力することができる。
更に、一時記憶部に並列して第2の一時記憶部を有し、書込み許可部は1フレーム毎に交互に一時記憶部と第2の一時記憶部への書込みを切換え、一時記憶部と第2の一時記憶部が交互に全画素信号を出力するように構成することによって、加算画素信号の出力を中断することなく、全画素信号を毎フレーム出力することができる。
更に、本固体撮像素子を用いたデジタルカメラ、デジタルビデオカメラにおいて、動画像の撮影を中断することなく、高画素の静止画像を撮影することができる。
又、本発明によれば、PLL回路によってクロック周波数を必要に応じて変化させることで、加算信号電圧の出力を中断させることなく、高解像度の全画素信号電圧を出力する機能を消費電力を必要最小限に抑えながら実現できる。
又、本発明によれば、PLL回路によってクロック周波数を必要に応じて変化させることで、加算画素信号の出力を中断させることなく、高解像度の全画素信号を出力する機能を消費電力を必要最小限に抑えながら実現できる。
以下に本発明の実施の形態を添付図面に基づいて説明する。
<実施の形態1>
図1は本発明に係る固体撮像素子を用いた撮像装置の全体概要を表すブロック図、図2は本実施の形態における固体撮像素子1の詳細を示すブロック図、図6は本実施の形態の動作の流れを表すフローチャート、図10は本実施の形態の特徴を表す各信号のタイミングチャートである。
図1は本発明に係る固体撮像素子を用いた撮像装置の全体概要を表すブロック図、図2は本実施の形態における固体撮像素子1の詳細を示すブロック図、図6は本実施の形態の動作の流れを表すフローチャート、図10は本実施の形態の特徴を表す各信号のタイミングチャートである。
図1に従って本発明に係る固体撮像素子を用いた撮像装置の全体概要を説明する。
撮像装置は、光を入射するレンズ2、CCD或はCMOSセンサのような光電変換機能を有する撮像素子であり、画素信号を出力する本発明の固体撮像素子1、固体撮像素子1のタイミングをコントロールするためのタイミングジェネレータ3、固体撮像素子1から出力された画素信号の現像処理を行う画像処理部4、画像処理部4にて画像処理する際にデータを一時的に記憶するメモリ5(本実施の形態では、RAMを示すがこれは一例であるため、アクセス速度が十分問題ないレベルの素子であればこの限りではない)、不図示のROMやフラッシュメモリに格納されている制御プログラムに従って本実施の形態の撮像装置全体を制御するCPU6、画像処理部4にて画像処理されたデータを所定のフォーマットに応じて圧縮処理して圧縮動画データ及び圧縮静止画データを生成するエンコード処理部7(画像フォーマットはJPEG、MPEG4等規格に準拠したフォーマットであるが特に限定はしない)、エンコード処理部7で圧縮された圧縮動画データ及び圧縮静止画データを本撮像装置内部に記録するかネットワーク上に通信するか否かを切り換える出力切換部8、外部端末12との制御信号の送受信や、圧縮動画データ、圧縮静止画データの送信を行う通信部9、本撮像装置内に動画像又は静止画像データを記憶するための記憶手段であるところの記憶部10(データ書き込み可能な不揮発性メモリー、メディア、ハードディスク等データ記憶できるもの全般を示し、取り替え可能なものでも可であり特に限定はしない)、ユーザーが本撮像装置を直接操作することが可能な入力部11から構成されている。そして、外部端末12は、本撮像装置を無線、公衆回線等を経由して遠隔操作を行い、又は画像データの表示、録画等を行う。
次に、図2に従って本実施の形態に係る固体撮像素子1の構成を説明する。
固体撮像素子1は、原色であるRGB(レッド・グリーン・ブルー)又は補色であるYMCG(イエロー・マゼンタ・シアン・グリーン)のフィルターを通して入射される光に応じて信号電荷を出力する光電変換部101、光電変換部101から入力される信号電荷から1画素ずつ信号電圧を出力するアンプ102、アンプ102の出力する信号電圧を全画素信号電圧として1.5フレーム分の記憶が可能な一時記憶部104、外部のCPU6の指示によって一時記憶部104への書込みの許可をする書込許可部103、アンプ102の出力する同色の2以上の画素の信号電圧を加算して加算信号電圧を生成する加算部106、加算部で生成された加算信号電圧を記憶するバッファ107、全画素信号電圧と加算信号電圧を所定の量子化ビットに対応してデジタル変換して外部の画像処理部4へ出力するA/D変換部108、全画素信号電圧と加算信号電圧を外部のCPU6の指示によって切り換えてA/D変換部108へ出力する信号切換部105から構成される。
図10のタイミングチャートは上から、静止画出力要求信号、動作の基準となる垂直同期(VD)信号、光電変換部101による信号電荷出力期間、アンプ102による信号電圧出力期間、バッファ部107の加算信号電圧出力期間、一時記憶部104の全画素信号電圧出力期間を順に示している。
以下、図6に示す本実施例のフローチャートに従って処理の流れを説明する。
先ず、本固体撮像素子を用いた撮像装置の動画撮影時の動作について述べる。
動画撮影時、静止画出力要求がない場合(ステップS11)、アンプ102から出力された信号電圧が加算部106へ出力される(ステップS14)。信号電圧は加算部106において、動画像の解像度に合わせて加算処理されて、1フレームずつ1VD期間毎に加算信号電圧として信号切換部105を介してA/D変換部108へ出力される(ステップS15)。
次に、この動作を繰返し実行中に、静止画出力要求信号を受けた時の動作について述べる。
静止画出力要求信号が有る場合(ステップS11)、外部のCPU6によって書き込み許可部103を制御することによって、アンプ102から出力される信号電圧を一時記憶部104と加算部106へ出力する(ステップS12)。
そして、加算部106において信号電圧が動画像の解像度に合わせて加算処理されて加算信号電圧が生成され、信号切換部105によって加算部106の加算信号電圧がA/D変換部108へ出力される(ステップS13)。この加算画素信号の出力処理終了後、続けて信号切換部105によって、一時記憶部104の全画素信号電圧がA/D変換部108へ出力される(ステップS17)。ステップS17の動作は次のVD期間で行われる次フレームの加算信号電圧出力の前までに行われ、全画素信号電圧の出力が次フレームの加算信号電圧出力の前までに終了しない場合はここで処理が中断され、一時記憶部104に未処理の画素信号が保持される。
この間、並行して次フレームの信号電圧がアンプ102から加算部106へ出力されており(ステップS14)、前述の全画素信号電圧の出力中断後、加算部106の次フレームの加算信号電圧がA/D変換部108へ出力される(ステップS15)。この加算信号電圧出力終了後、外部のCPU6が静止画未処理信号電圧有りと判定を行い(ステップS16)、信号切換部105を切り換えて、一時記憶部104の残りの全画素信号電圧がA/D変換部108へ出力される(ステップS17)。
A/D変換部108は、入力された加算信号電圧及び全画素信号電圧を逐次デジタル信号に変換してそれぞれ加算画素信号及び全画素信号として画像処理部4へ出力する。画像処理部4で現像処理された加算画素信号及び全画素信号は、エンコード処理部7において圧縮動画像データ及び圧縮静止画像データへ変換され、出力切換部8へ出力される。
外部端末12からの制御に従って外部端末12へ画像データを送信するとき、通信部9によって圧縮動画像データ及び圧縮静止画像データを外部端末12へ送信する。
本実施の形態において、一時記憶部104の記憶容量について、1.5フレーム分の信号電圧を記憶可能な容量としたが、例えば加算部106が2画素加算を行い、加算信号電圧と全画素信号電圧のデータ量の比が1:2である場合、加算部106の加算信号電圧のA/D変換部108への出力を1VD期間の3分の1以下の時間、一時記憶部104の全画素信号電圧のA/D変換部108への出力を1VD期間の3分の2以下の時間で実行可能な動作クロックを与える場合は、1フレーム分の全画素信号電圧を記憶可能な容量を持つように構成すれば良い。
又、このとき、一時記憶部104を並列に2個配置して1フレーム毎に2個の一時記憶部104を切り換えて全画素信号電圧を記憶して、交互に全画素信号電圧を出力する構成とすれば、全画素信号電圧を毎フレーム出力することも可能である。
<実施の形態2>
以下、本発明の実施の形態2を図1、図3、図7及び図11に基づいて説明する。
以下、本発明の実施の形態2を図1、図3、図7及び図11に基づいて説明する。
図1は前記実施の形態1にて説明してあるものと同一構成のブロック図、図3は本実施の形態に係る固体撮像素子1の詳細を示すブロック図、図7は本実施の形態の動作の流れを表すフローチャート、図11は本実施の形態の特徴を表す各信号のタイミングチャートである。
図1の各ブロックの役割と構成は前記実施の形態1記載の図1の機能ブロックと同一な構成であるため、前記実施の形態1を参照すること。
次に、図3に従って本実施の形態に係る固体撮像素子1の構成を説明する。
固体撮像素子1は、原色であるRGB(レッド・グリーン・ブルー)又は補色であるYMCG(イエロー・マゼンタ・シアン・グリーン)のフィルターを通して入射される光に応じて信号電荷を出力する光電変換部201、光電変換部201から入力される信号電荷から1画素ずつ信号電圧を出力するアンプ202、アンプ202の出力する信号電圧を所定の量子化ビットに対応してデジタル変換して画素信号を出力するA/D変換部208、全画素信号として1.5フレーム分の記憶が可能な一時記憶部204、外部のCPU6の指示によって一時記憶部204への書込みの許可をする書込許可部203、A/D変換部208の出力する同色の2以上の画素の画素信号を加算して加算画素信号を生成する加算部206、加算部で生成された加算画素信号を記憶するバッファ207、全画素信号と加算画素信号を外部のCPU6の指示によって切り換えて外部の画像処理部4へ出力する信号切換部205から構成されている。
図11のタイミングチャートは上から、静止画出力要求信号、動作の基準となる垂直同期(VD)信号、光電変換部201による信号電荷出力期間、アンプ202による信号電圧出力期間、バッファ部207の加算画素信号出力期間、一時記憶部204の全画素信号出力期間を順に示している。
以下、図7に示す本実施の形態のフローチャートに従って処理の流れを説明する。
先ず、本固体撮像素子を用いた撮像装置の動画撮影時の動作について述べる。動画撮影時、静止画出力要求がない場合(ステップS21)、A/D変換部208から出力された画素信号が加算部206へ出力される(ステップS24)。画素信号は加算部206において、動画像の解像度に合わせて加算処理されて、1フレームずつ1VD期間毎に加算画素信号として信号切換部205を介して外部の画像処理部4へ出力される(ステップS25)。
次に、この動作を繰返し実行中に、静止画出力要求信号を受けた時の動作について述べる。
静止画出力要求信号が有る場合(ステップS21)、外部のCPU6によって書き込み許可部203を制御することによって、A/D変換部208から出力される画素信号を一時記憶部204と加算部206へ出力する(ステップS22)。
そして、加算部206において画素信号が動画像の解像度に合わせて加算処理されて加算画素信号が生成され、信号切換部205によって加算部206の加算画素信号が画像処理部4へ出力される(ステップS23)。この加算画素信号の出力処理終了後、続けて信号切換部205によって、一時記憶部204の全画素信号が画像処理部4へ出力される(ステップS27)。
ステップS27の動作は次のVD期間で行われる次フレームの加算画素信号出力の前までに行われ、全画素信号の出力が次フレームの加算画素信号出力の前までに終了しない場合はここで処理が中断され、一時記憶部204に未処理の画素信号が保持される。この間、並行して次フレームの画素信号がA/D変換部208から加算部206へ出力されており(ステップS24)、前述の全画素信号の出力中断後、加算部206の次フレームの加算画素信号が画像処理部4へ出力される(ステップS25)。この加算画素信号出力終了後、外部のCPU6が静止画未処理画素信号有りと判定を行い(ステップS26)、信号切換部205を切り換えて、一時記憶部204の残りの全画素信号が画像処理部4へ出力される(ステップS27)。
画像処理部4で現像処理された加算画素信号及び全画素信号は、エンコード処理部7において圧縮動画像データ及び圧縮静止画像データへ変換され、出力切換部8へ出力される。
外部端末12からの制御に従って外部端末12へ画像データを送信するとき、通信部9によって圧縮動画像データ及び圧縮静止画像データを外部端末12へ送信する。
本実施の形態において、一時記憶部204の記憶容量について、1.5フレーム分の画素信号を記憶可能な容量としたが、例えば加算部206が2画素加算を行い、加算画素信号と全画素信号の画素数の比が1:2である場合、加算部206の加算画素信号の外部の画像処理部4への出力を1VD期間の3分の1以下の時間、一時記憶部204の全画素信号の外部の画像処理部4への出力を1VD期間の3分の2以下の時間で実行可能な動作クロックを与える場合は、1フレーム分の全画素信号を記憶可能な容量を持つように構成すれば良い。
又、このとき、一時記憶部204を並列に2個配置して1フレーム毎に2個の一時記憶部204を切り換えて全画素信号を記憶して、交互に全画素信号を出力する構成とすれば、全画素信号を毎フレーム出力することも可能である。
<実施の形態3>
以下、本発明の実施の形態を図1、図4、図8及び図12に基づいて説明する。
以下、本発明の実施の形態を図1、図4、図8及び図12に基づいて説明する。
図1は実施の形態1にて説明してあるものと同一構成のブロック図、図4は本実施の形態に係る固体撮像素子1の詳細を示すブロック図、図8は本実施の形態の動作の流れを表すフローチャート、図12は本実施の形態の特徴を表す各信号のタイミングチャートである。
図1の各ブロックの役割と構成は前記実施の形態1記載の図1の機能ブロックと同一な構成であるため、前記実施の形態1を参照すること。
次に、図4に従って本実施の形態に係る固体撮像素子1の構成を説明する。
固体撮像素子1は、原色であるRGB(レッド・グリーン・ブルー)又は補色であるYMCG(イエロー・マゼンタ・シアン・グリーン)のフィルターを通して入射される光に応じて信号電荷を出力する光電変換部301、光電変換部301から入力される信号電荷から1画素ずつ信号電圧を出力するアンプ302、アンプ302の出力する信号電圧を全画素信号電圧として1.5フレーム分の記憶が可能な一時記憶部304、外部のCPU6の指示によって一時記憶部304への書込みの許可をする書込許可部303、アンプ302の出力する同色の2以上の画素の信号電圧を加算して加算信号電圧を生成する加算部306、加算部で生成された加算信号電圧を記憶するバッファ307、全画素信号電圧と加算信号電圧を所定の量子化ビットに対応してデジタル変換して外部の画像処理部4へ出力するA/D変換部308、全画素信号電圧と加算信号電圧を外部のCPU6の指示によって切り換えてA/D変換部308へ出力する信号切換部305、外部から入力される駆動周波数のまま出力する通常モードと、逓倍して高速周波数を出力する高速モードを有し、一時記憶部304、加算部306、バッファ307、信号切換部305、A/D変換部308へクロック供給するPLL回路309から構成されている。
図12のタイミングチャートは上から、静止画出力要求信号、動作の基準となる垂直同期(VD)信号、光電変換部301による信号電荷出力期間、アンプ302による信号電圧出力期間、バッファ部307の加算信号電圧出力期間、一時記憶部304の全画素信号電圧出力期間を順に示している。
以下、図8に示す本実施の形態のフローチャートに従って処理の流れを説明する。
先ず、本固体撮像素子を用いた撮像装置の動画撮影時の動作について述べる。動画撮影時、静止画出力要求がない場合(ステップS31)、アンプ302から出力された信号電圧が加算部306へ出力される(ステップS34)。信号電圧は加算部306において、動画像の解像度に合わせて加算処理されて、1フレームずつ1VD期間毎に加算信号電圧として信号切換部305を介してA/D変換部308へ出力される(ステップS35)。
次に、この動作を繰返し実行中に、静止画出力要求信号を受けた時の動作について述べる。
静止画出力要求信号が有る場合(ステップS31)、外部のCPU6によって書き込み許可部303を制御することによって、アンプ302から出力される信号電圧を一時記憶部304と加算部306へ出力する(ステップS32)。
そして、加算部306において信号電圧が動画像の解像度に合わせて加算処理されて加算信号電圧が生成され、信号切換部305によって加算部306の加算信号電圧がA/D変換部308へ出力される。(ステップS33)。この加算画素信号の出力処理終了後、PLL回路309の設定を変更して高速モードにして(ステップS36)、続けて信号切換部305によって、一時記憶部304の全画素信号電圧がA/D変換部308へ出力される(ステップS37)。
ステップS37の動作は次のVD期間で行われる次フレームの加算信号電圧出力の前までに行われる。この間、並行して次フレームの信号電圧がアンプ302から加算部306へ出力されており(ステップS34)、前述の全画素信号電圧の出力後、高速な周波数で駆動されている加算部306によって次フレームの加算信号電圧がA/D変換部308へ出力される(ステップS35)。出力が終わるとPLL回路309の設定を変更して通常モードにする(ステップS38)。
A/D変換部308は、入力された加算信号電圧及び全画素信号電圧を逐次デジタル信号に変換してそれぞれ加算画素信号及び全画素信号として画像処理部4へ出力する。画像処理部4で現像処理された加算画素信号及び全画素信号は、エンコード処理部7において圧縮動画像データ及び圧縮静止画像データへ変換され、出力切換部8へ出力される。
外部端末12からの制御に従って外部端末12へ画像データを送信するとき、通信部9によって圧縮動画像データ及び圧縮静止画像データを外部端末12へ送信する。
本実施の形態において、一時記憶部304を並列に2個配置して1フレーム毎に2個の一時記憶部304を切り換えて全画素信号電圧を記憶して、交互に全画素信号電圧を出力する構成とすれば、全画素信号電圧を毎フレーム出力することも可能である。
<実施の形態4>
以下、本発明の実施の形態4を図1、図5、図9及び図13に基づいて説明する。
以下、本発明の実施の形態4を図1、図5、図9及び図13に基づいて説明する。
図1は前記実施の形態1にて説明してあるものと同一構成のブロック図、図5は本実施の形態における固体撮像素子1の詳細を示すブロック図、図9は本実施の形態の動作の流れを表すフローチャート、図13は本実施の形態の特徴を表す各信号のタイミングチャートである。
図1の各ブロックの役割と構成は前記実施の形態1記載の図1の機能ブロックと同一な構成であるため、前記実施の形態1を参照すること。
次に、図5に従って本実施の形態に係る固体撮像素子1の構成を説明する。
固体撮像素子1は、原色であるRGB(レッド・グリーン・ブルー)又は補色であるYMCG(イエロー・マゼンタ・シアン・グリーン)のフィルターを通して入射される光に応じて信号電荷を出力する光電変換部401、光電変換部401から入力される信号電荷から1画素ずつ信号電圧を出力するアンプ402、アンプ402の出力する信号電圧を所定の量子化ビットに対応してデジタル変換して画素信号を出力するA/D変換部408、全画素信号として1.5フレーム分の記憶が可能な一時記憶部404、外部のCPU6の指示によって一時記憶部404への書込みの許可をする書込許可部403、A/D変換部408の出力する同色の2以上の画素の画素信号を加算して加算画素信号を生成する加算部406、加算部で生成された加算画素信号を記憶するバッファ407、全画素信号と加算画素信号を外部のCPU6の指示によって切り換えて外部の画像処理部4へ出力する信号切換部405、外部から入力される駆動周波数のまま出力する通常モードと、逓倍して高速周波数を出力する高速モードを有し、一時記憶部404、加算部406、バッファ407、信号切換部405へクロック供給するPLL回路409から構成されている。
図13のタイミングチャートは上から、静止画出力要求信号、動作の基準となる垂直同期(VD)信号、光電変換部401による信号電荷出力期間、アンプ402による信号電圧出力期間、バッファ部407の加算画素信号出力期間、一時記憶部404の全画素信号出力期間を順に示している。
以下、図9に示す本実施の形態のフローチャートに従って処理の流れを説明する。
先ず、本固体撮像素子を用いた撮像装置の動画撮影時の動作について述べる。動画撮影時、静止画出力要求がない場合(ステップS41)、A/D変換部408から出力された画素信号が加算部406へ出力される(ステップS44)。画素信号は加算部406において、動画像の解像度に合わせて加算処理されて、1フレームずつ1VD期間毎に加算画素信号として信号切換部405を介して外部の画像処理部4へ出力される(ステップS45)。
次に、この動作を繰返し実行中に、静止画出力要求信号を受けたときの動作について述べる。
静止画出力要求信号が有る場合(ステップS41)、外部のCPU6によって書き込み許可部403を制御することによって、A/D変換部408から出力される画素信号を一時記憶部404と加算部406へ出力する(ステップS42)。
そして、加算部406において画素信号が動画像の解像度に合わせて加算処理されて加算画素信号が生成され、信号切換部405によって加算部406の加算画素信号が画像処理部4へ出力される(ステップS43)。この加算画素信号の出力処理終了後、PLL回路409の設定を変更して高速モードにして(ステップS46)、続けて信号切換部405によって、一時記憶部404の全画素信号が画像処理部4へ出力される(ステップS47)。
ステップS47の動作は次のVD期間で行われる次フレームの加算画素信号出力の前までに行われる。この間、並行して次フレームの画素信号がA/D変換部408から加算部406へ出力されており(ステップS44)、前述の全画素信号の出力後、高速な周波数で駆動されている加算部406によって次フレームの加算画素信号が画像処理部4へ出力される(ステップS45)。出力が終わるとPLL回路409の設定を変更して通常モードにする(ステップS48)。
画像処理部4で現像処理された加算画素信号及び全画素信号は、エンコード処理部7において圧縮動画像データ及び圧縮静止画像データへ変換され、出力切換部8へ出力される。
外部端末12からの制御に従って外部端末12へ画像データを送信するとき、通信部9によって圧縮動画像データ及び圧縮静止画像データを外部端末12へ送信する。
本実施の形態において、一時記憶部404を並列に2個配置して1フレーム毎に2個の一時記憶部404を切り換えて全画素信号を記憶して、交互に全画素信号を出力する構成とすれば、全画素信号を毎フレーム出力することも可能である。
1 固体撮像素子
2 レンズ
3 タイミングジェネレータ
4 画像処理部
5 メモリ
6 CPU
7 エンコード処理部
8 出力切換部
9 通信部
10 記憶部
11 入力部
12 外部端末
101 光電変換部
102 アンプ
103 書込許可部
104 一時記憶部
105 信号切換部
106 加算部
107 バッファ
108 A/D変換部
201 光電変換部
202 アンプ
203 書込許可部
204 一時記憶部
205 信号切換部
206 加算部
207 バッファ
208 A/D変換部
301 光電変換部
302 アンプ
303 書込許可部
304 一時記憶部
305 信号切換部
306 加算部
307 バッファ
308 A/D変換部
309 PLL回路
401 光電変換部
402 アンプ
403 書込許可部
404 一時記憶部
405 信号切換部
406 加算部
407 バッファ
408 A/D変換部
409 PLL回路
2 レンズ
3 タイミングジェネレータ
4 画像処理部
5 メモリ
6 CPU
7 エンコード処理部
8 出力切換部
9 通信部
10 記憶部
11 入力部
12 外部端末
101 光電変換部
102 アンプ
103 書込許可部
104 一時記憶部
105 信号切換部
106 加算部
107 バッファ
108 A/D変換部
201 光電変換部
202 アンプ
203 書込許可部
204 一時記憶部
205 信号切換部
206 加算部
207 バッファ
208 A/D変換部
301 光電変換部
302 アンプ
303 書込許可部
304 一時記憶部
305 信号切換部
306 加算部
307 バッファ
308 A/D変換部
309 PLL回路
401 光電変換部
402 アンプ
403 書込許可部
404 一時記憶部
405 信号切換部
406 加算部
407 バッファ
408 A/D変換部
409 PLL回路
Claims (17)
- 入射される光に応じて信号電荷を出力する光電変換手段と、前記光電変換手段から出力される前記信号電荷から1画素ずつ信号電圧を出力する増幅手段と、前記増幅手段から出力される前記信号電圧を全画素信号電圧として記憶する一時記憶手段と、前記増幅手段から出力される前記信号電圧において同色の2以上の画素の信号電圧を加算して加算信号電圧を生成する加算手段を有し、前記全画素信号電圧を同一フレームの加算信号電圧出力後、次フレームの加算信号電圧出力前までの期間に出力することを特徴とする固体撮像素子。
- 更に前記全画素信号電圧と前記加算信号電圧をそれぞれデジタル信号に変換して、それぞれ全画素信号、加算画素信号として出力するA/D変換手段を有することを特徴とする請求項1記載の固体撮像素子。
- 前記全画素信号は静止画用画像信号、前記加算画素信号は動画用画像信号であることを特徴とする請求項2記載の固体撮像素子。
- 更に前記一時記憶部への書込みを許可する書込み許可手段を有することを特徴とする請求項1〜3の何れかに記載の固体撮像素子。
- 前記全画素信号電圧の1フレーム分全てを同一フレームの加算信号電圧出力後、次フレームの加算信号電圧出力前までの期間に出力することができない時、次フレームの加算信号電圧出力前までに前記全画素信号電圧の出力を中断して未出力の全画素信号電圧を前記一時記憶手段に保持し、次フレームの加算信号電圧出力終了後に前記全画素信号電圧の残部分の出力を行うことを特徴とする請求項1〜4の何れかに記載の固体撮像素子。
- 1垂直同期期間×(加算信号電圧の1フレーム分のデータ量の和)/(全画素信号電圧の1フレーム分のデータ量と加算信号電圧の1フレーム分のデータ量の和)以下の期間で1フレーム分の前記加算信号電圧を出力し、前記一時記憶手段は、1垂直同期期間×(全画素信号電圧の1フレーム分のデータ量の和)/(全画素信号電圧の1フレーム分のデータ量と加算信号電圧の1フレーム分のデータ量の和)以下の期間で1フレーム分の前記全画素信号電圧の出力を行うことを特徴とする請求項1〜4の何れかに記載の固体撮像素子。
- 更に前記一時記憶手段に並列して第2の一時記憶手段を有し、前記書込み許可手段は1フレーム毎に交互に前記一時記憶手段と第2の一時記憶手段への書込みを切り換え、前記一時記憶手段と第2の一時記憶手段は、交互に全画素信号電圧を出力することを特徴とする請求項1〜6の何れかに記載の固体撮像素子。
- 前記固体撮像素子がデジタルカメラ、デジタルビデオカメラの一部を構成することを特徴とする請求項1〜7の何れかに記載の固体撮像素子。
- 入射される光に応じて信号電荷を出力する光電変換手段と、前記光電変換手段から出力される前記信号電荷から1画素ずつ信号電圧を出力する増幅手段と、前記増幅手段から出力される前記信号電圧をデジタル化して画素信号に変換して出力するA/D変換手段と、前記A/D変換手段から出力される前記画素信号を全画素信号として記憶する一時記憶手段と、前記増幅手段から出力される前記画素信号において同色の2以上の画素の画素信号を加算して加算画素信号を生成する加算手段を有し、前記全画素信号を同一フレームの加算画素信号出力後、次フレームの加算画素信号出力前までの期間に出力することを特徴とする固体撮像素子。
- 前記全画素信号は静止画用画像信号、前記加算画素信号は動画用画像信号であることを特徴とする請求項9記載の固体撮像素子。
- 更に前記一時記憶部への書込みを許可する書込み許可手段を有することを特徴とする請求項9又は10記載の固体撮像素子。
- 前記全画素信号の1フレーム分全てを同一フレームの加算画素信号出力後、次フレームの加算画素信号出力前までの期間に出力することがてできない時、次フレームの加算画素信号出力前までに前記全画素信号の出力を中断して未出力の全画素信号を前記一時記憶手段に保持し、次フレームの加算画素信号出力終了後に前記全画素信号の残部分の出力を行うことを特徴とする請求項9〜11の何れかに記載の固体撮像素子。
- 前記加算手段は、1垂直同期期間×(加算画素信号の1フレーム分のデータ量の和)/(全画素信号の1フレーム分のデータ量と加算画素信号の1フレーム分のデータ量の和)以下の期間で1フレーム分の前記加算画素信号を出力し、前記一時記憶手段は、1垂直同期期間×(全画素信号電圧の1フレーム分のデータ量の和)/(全画素信号電圧の1フレーム分のデータ量と加算信号電圧の1フレーム分のデータ量の和)以下の期間で1フレーム分の前記全画素信号の出力を行うことを特徴とする請求項9〜11の何れかに記載の固体撮像素子。
- 更に前記一時記憶手段に並列して第2の一時記憶手段を有し、前記書込み許可手段は1フレーム毎に交互に前記一時記憶手段と第2の一時記憶手段への書込みを切り換え、前記一時記憶手段と第2の一時記憶手段は、交互に全画素信号を出力することを特徴とする請求項9〜13の何れかに記載の固体撮像素子。
- 前記固体撮像素子がデジタルカメラ、デジタルビデオカメラの一部を構成することを特徴とする請求項9〜14の何れかに記載の固体撮像素子。
- 入射される光に応じて信号電荷を出力する光電変換手段と、前記光電変換手段から出力される前記信号電荷から1画素ずつ信号電圧を出力する増幅手段と、前記増幅手段から出力される前記信号電圧を全画素信号電圧として記憶する一時記憶手段と、前記増幅手段から出力される前記信号電圧において同色の2以上の画素の信号電圧を加算して加算信号電圧を生成する加算手段と、前記一時記憶手段と前記加算手段にクロック周波数を供給する周波数逓倍部を有し、前記全画素信号電圧の出力時においては前記周波数逓倍部は、出力しない時よりも高速な周波数を前記一時記憶手段と前記加算手段に供給し、前記全画素信号電圧と同一フレームの加算信号電圧出力後、次フレームの加算信号電圧出力前までの期間に前記全画素信号電圧を出力することを特徴とする固体撮像素子。
- 入射される光に応じて信号電荷を出力する光電変換手段と、前記光電変換手段から出力される前記信号電荷から1画素ずつ信号電圧を出力する増幅手段と、前記増幅手段から出力される前記信号電圧をデジタル化して画素信号に変換して出力するA/D変換手段と、前記A/D変換手段から出力される前記画素信号を全画素信号として記憶する一時記憶手段と、前記増幅手段から出力される前記画素信号において同色の2以上の画素の画素信号を加算して加算画素信号を生成する加算手段と、前記一時記憶手段と前記加算手段にクロック周波数を供給する周波数逓倍部を有し、前記全画素信号の出力時においては前記周波数逓倍部は、出力しない時よりも高速な周波数を前記一時記憶手段と前記加算手段に供給し、前記全画素信号と同一フレームの加算画素信号出力後、次フレームの加算画素信号出力前までの期間に前記全画素信号電圧を出力することを特徴とする固体撮像素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005005185A JP2006197097A (ja) | 2005-01-12 | 2005-01-12 | 固体撮像素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005005185A JP2006197097A (ja) | 2005-01-12 | 2005-01-12 | 固体撮像素子 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006197097A true JP2006197097A (ja) | 2006-07-27 |
Family
ID=36802828
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005005185A Withdrawn JP2006197097A (ja) | 2005-01-12 | 2005-01-12 | 固体撮像素子 |
Country Status (1)
Country | Link |
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JP (1) | JP2006197097A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2015146643A1 (ja) * | 2014-03-26 | 2015-10-01 | ソニー株式会社 | イメージセンサ、および電子装置 |
-
2005
- 2005-01-12 JP JP2005005185A patent/JP2006197097A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2015146643A1 (ja) * | 2014-03-26 | 2015-10-01 | ソニー株式会社 | イメージセンサ、および電子装置 |
US10306159B2 (en) | 2014-03-26 | 2019-05-28 | Sony Corporation | Continuous output of frames with constant frame rate |
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