JP2006195908A

JP2006195908A - 画像処理装置、画像処理方法及び画像処理プログラム

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Publication number: JP2006195908A
Application number: JP2005009397A
Authority: JP
Inventors: Toru Haneda; 透羽田
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 2005-01-17
Filing date: 2005-01-17
Publication date: 2006-07-27
Anticipated expiration: 2025-01-17
Also published as: JP4729928B2

Abstract

【課題】細線部分の消失や擦れの少ない縮小補完処理を高速に行うことが可能な画像処理装置、画像処理方法および画像処理プログラムを提供するものである。
【解決手段】画像処理装置１００は、原画像を縮小するものであり、ＰＵ１０２は、縮小画像における処理対象画素に相当する原画像の処理領域を導出し、縮小画像における処理対象画素の生成に参照される原画像の画素の制限数を設定し、分散型マトリクスに基づいて、原画像の処理領域の画素のうち、制限数の画素を選択して縮小画像を生成する。
【選択図】図１

Description

本発明は、原画像を縮小する画像処理装置、画像処理方法及び画像処理プログラムに関する。

従来の画像縮小処理においては、例えば「最近傍法（ＳＰＣ法：Selective Processing Conversion）」と称される方法や、非特許文献１に開示された「投影法」と称される方法に代表されるように、縮小画像における画素を原画像に写像し、その写像位置近傍の画素の画素値を参照して縮小画像における画素の画素値を算出する縮小補完方法が一般的であった。これに対し、画像縮小処理を行った際の細線部分の消失や擦れの少ない縮小補完処理を行うべく、特許文献１では、原画像における画素の参照方法を工夫する技術が開示されている。
画像電子学会誌、第１１巻２号、Ｐ７２−８３、「投影法に基づく高速画素密度変換方式」、１９８２年特開平６−６８２４７号公報

しかし、特許文献１に開示された縮小補完処理では、縮小画像における画素の画素値を算出する際に、原画像において注目した画素周辺のある程度の固定領域しか参照されないため、線の細さや縮小倍率などの条件によっては全く効果を発揮しないという課題があった。この場合、一般的な「投影法」に従って処理を行うことにより、原画像において参照される矩形領域を適度に拡大して細線部分の消失や擦れを良好に改善することが可能であるが、矩形領域を拡大することによって参照される画素数と参照後の画素値計算の回数が飛躍的に増加してしまい、処理速度の低下を起こすという課題があった。

また、特許文献１で開示されているような輪郭情報については、処理が複雑になり処理速度が低下するという課題があり、カラー画像処理において特に顕著であった。

これらの課題は、一般的に処理速度の低いＣＰＵが搭載される携帯電話、携帯情報端末（ＰＤＡ：Personal Digital Assistance）、ポケットコンピュータ等の小型の表示装置において、ソフトウェアにより補完縮小処理を行った場合に、より顕著なものとなる。

本発明は、前述したような従来の問題を解決するためになされたもので、細線部分の消失や擦れの少ない縮小補完処理を高速に行うことが可能な画像処理装置、画像処理方法および画像処理プログラムを提供するものである。

本発明の画像処理装置は、原画像を縮小するものであって、縮小画像の１画素に相当する原画像の処理領域を導出する処理領域導出手段と、前記縮小画像の１画素の生成に参照される原画像の画素の数を設定する参照画素数設定手段と、前記の画素処理領域導出手段により導出された原画像の処理領域の画素のうち、前記参照画素数設定手段により設定された数の画素を選択する画素選択手段と、前記画素選択手段により選択された原画像の処理領域の画素を参照して、前記縮小画像を生成する画像縮小手段とを有する。

この構成により、縮小画像の１画素に相当する原画像の処理領域の画素のうち、画像処理能力に応じた数の画素を適切に選択することにより、細線部分の消失や擦れの少ない縮小補完処理を高速に行うことが可能となる。

また、本発明の画像処理装置は、前記画素選択手段が、前記処理領域導出手段により導出された原画像の処理領域の画素から前記参照画素数設定手段により設定された数の画素を選択する際に、該画素が前記原画像の処理領域において分散されているように選択する。

この構成により、縮小画像の１画素の生成に参照される原画像の画素は、その原画像において分散されるため、細線部分の消失や擦れを可能な限り少なくすることが可能となる。

また、本発明の画像処理装置は、前記画素選択手段が、前記原画像の処理領域の各画素に対応する順位付けがなされた要素によって構成されるマトリクスに基づいて、前記処理領域導出手段により導出された原画像の処理領域の画素から前記参照画素数設定手段により設定された数の画素を選択する。

また、本発明の画像処理装置は、前記マトリクスが、ディザマトリクスである。

また、本発明の画像処理装置は、前記ディザマトリクスが、Ｂａｙｅｒ型である。

また、本発明の画像処理方法は、原画像を縮小するものであって、縮小画像の１画素に相当する原画像の処理領域を導出する処理領域導出ステップと、前記縮小画像の１画素の生成に参照される原画像の画素の数を設定する参照画素数設定ステップと、前記の画素処理領域導出ステップにおいて導出された原画像の処理領域の画素のうち、前記参照画素数設定ステップにおいて設定された数の画素を選択する画素選択ステップと、前記画素選択ステップにおいて選択された原画像の処理領域の画素を参照して、前記縮小画像を生成する画像縮小ステップとを有する。

また、本発明の画像処理方法は、前記画素選択ステップが、前記処理領域導出ステップにおいて導出された原画像の処理領域の画素から前記参照画素数設定ステップにおいて設定された数の画素を選択する際に、該画素が前記原画像の処理領域において分散されているように選択する。

また、本発明の画像処理方法は、前記画素選択ステップが、前記原画像の処理領域の各画素に対応する順位付けがなされた要素によって構成されるマトリクスに基づいて、前記処理領域導出ステップにおいて導出された原画像の処理領域の画素から前記参照画素数設定ステップにおいて設定された数の画素を選択する。

また、本発明の画像処理プログラムは、原画像を縮小する画像処理装置において実行されるものであって、縮小画像の１画素に相当する原画像の処理領域を導出する処理領域導出ステップと、前記縮小画像の１画素の生成に参照される原画像の画素の数を設定する参照画素数設定ステップと、前記の画素処理領域導出ステップにおいて導出された原画像の処理領域の画素のうち、前記参照画素数設定ステップにおいて設定された数の画素を選択する画素選択ステップと、前記画素選択ステップにおいて選択された原画像の処理領域の画素を参照して、前記縮小画像を生成する画像縮小ステップとを有する。

また、本発明の画像処理プログラムは、前記画素選択ステップが、前記処理領域導出ステップにおいて導出された原画像の処理領域の画素から前記参照画素数設定ステップにおいて設定された数の画素を選択する際に、該画素が前記原画像の処理領域において分散されているように選択する。

また、本発明の画像処理プログラムは、前記画素選択ステップが、前記原画像の処理領域の各画素に対応する順位付けがなされた要素によって構成されるマトリクスに基づいて、前記処理領域導出ステップにおいて導出された原画像の処理領域の画素から前記参照画素数設定ステップにおいて設定された数の画素を選択する。

本発明によれば、縮小画像の１画素に相当する原画像の処理領域の画素のうち、画像処理能力に応じた数の画素を適切に選択することにより、細線部分の消失や擦れの少ない縮小補完処理を高速に行うことが可能となる。

以下、本発明の実施の形態の画像処理装置について、図面を用いて説明する。図１は、画像処理装置の構成を示す図である。図１に示す画像処理装置１００は、例えば、ＰＤＡ等の原画像を縮小する処理を行う装置であり、ＣＰＵ１０２、ＲＯＭ１０４、小型メモリカード１０８、メモリ１１２、入出力インタフェース（Ｉ／Ｆ）部１２４、入力部１２６、表示部１２８及びバス１３０により構成される。これらのうち、ＲＯＭ１０４にはオペレーションシステム（ＯＳ）が記憶され、小型メモリカード１０８には原画像のデータ１１０が記憶されている。また、メモリ１１２には、制御プログラム１１６と、当該表示用プログラムの動作に制限を加える画像処理プログラム１１８とにより構成される表示用プログラム１１４が記憶されるとともに、一部の記憶領域がビデオメモリ１２０として用いられる。また、バス１３０には、ＣＰＵ１０２、ＲＯＭ１０４、小型メモリカード１０８、メモリ１１２及び入出力Ｉ／Ｆ部１２４が接続されている。

ＣＰＵ１０２は、起動時にＲＯＭ１０４に記憶されているＯＳ１０６を読み出して実行することにより、当該ＯＳ１０６による制御環境を実現する。そして、ＣＰＵ１０２は、利用者の入力部１２６の操作に応じた画像縮小の指示に応じて、メモリ１１２に記憶された表示用プログラム１１４内の制御プログラム１１６及び画像表示プログラム１１８を実行し、画像縮小処理を行う。

画像縮小処理において、ＣＰＵ１０２は、小型メモリカード１０８から原画像のデータ１０８を読み出す。次に、ＣＰＵ１０２は、読み出した原画像のデータについて、画像縮小処理を行って縮小画像のデータを生成し、メモリ１１２内のビデオメモリ１２０に記憶させる。更に、ＣＰＵ１０２は、所定のタイミングでビデオメモリ１１２に記憶された縮小画像のデータを読み出し、入出力Ｉ／Ｆ部１２４を介して表示部１２８へ出力する。表示部１２８は、入力した縮小画像のデータに基づいて、縮小画像を表示する。図２は、原画像と縮小画像との対応関係を示す図である。図２（ａ）に示す原画像のデータについてＣＰＵ１０２による画像縮小処理が行われ、図２（ｂ）に示す縮小画像のデータがビデオメモリ１２０に記憶される。更に、このビデオメモリ１２０に記憶された縮小画像のデータがＣＰＵ１０２によって読み出され、表示部１２８に図２（ｃ）に示す縮小画像のデータが出力され、この縮小画像のデータに基づく縮小画像が表示される。

以下、フローチャートを参照しつつ、画像処理装置１００の動作を説明する。図３は、縮小画像の１画素に相当する原画像の処理領域の画素のうち、画像縮小の際に参照される画素数の上限値（制限数）を利用者に設定させる際の画像処理装置１００の動作を示すフローチャートである。

ＣＰＵ１０２は、利用者が入力部１２６を操作して縮小倍率等を入力して画像縮小を指示すると、その操作指示の信号を、入出力Ｉ／Ｆ部１２４を介して入力部１２６から入力する。そして、ＣＰＵ１０２は、メモリ１１２に記憶された表示用プログラム１１４内の制御プログラム１１６を実行し、制限数設定画面の画像データを生成する。更に、ＣＰＵ１０２は、生成した制限数設定画面の画像データは、入出力Ｉ／Ｆ部１２４を介して表示部１２８へ出力する。表示部１２８は、入力した画像データに基づいて、制限数設定画面を表示する（Ｓ１０１）。

図４に制限数設定画面の一例を示す図である。この制限数設定画面は、縮小画像の１画素に相当する原画像の処理領域の画素のうち、画像縮小の際に参照される画素数の制限数を利用者に設定させるためのものである。ここで設定される制限数が小さいほど、画像縮小の際に参照される画素数が少なくなるため、画像縮小の処理速度が速くなる。

次に、ＣＰＵ１０２は、利用者によって制限数が入力されたか否かを判定する（Ｓ１０２）。表示部１２８に制限数設定画面が表示されている状態において、利用者が入力部１２６を操作して制限数を入力し、その制限数に応じた信号を、入出力Ｉ／Ｆ部１２４を介して入力部１２６から入力すると、ＣＰＵ１０２は、制限数が入力されたと判定し、次に、その入力された制限数が正しい値であるか否かを判定する（Ｓ１０３）。例えば、０やマイナスの数値が入力された場合には、ＣＰＵ１０２は、入力された制限数が正しい値でないと判定する。入力された制限数が正しい値である場合には、一連の処理が終了し、画像縮小処理に移行する。

図５及び図６は、画像縮小処理の際の画像処理装置１００の動作を示すフローチャートである。

ＣＰＵ１０２は、メモリ１１２に記憶された表示用プログラム１１４内の画像処理プログラム１１８を実行し、利用者によって設定された表示倍率や、表示部１２８の解像度等の各種設定に基づいて縮小倍率を算出する（Ｓ２０１）。次に、ＣＰＵ１０２は、縮小画像を構成する画素のうち、左上の１画素を処理対象画素に設定する（Ｓ２０２）。

更に、ＣＰＵ１０２は、小型メモリカード１０８から原画像データ１１０を読み出し、縮小倍率と、縮小画像における処理対象画素の位置とに基づいて、原画像の処理領域を導出する（Ｓ２０３）。ここで、導出される原画像の処理領域は、縮小画像における処理対象画素に相当するものであり、例えば、縮小倍率が１／４であり、縮小画像における処理対象画素の位置が左上の場合には、原画像の左上における縦４画素、横４画素の合計１６画素が原画像の処理領域となる。

次に、ＣＰＵ１０２は、分散型マトリクスを生成する（Ｓ２０４）。この分散型マトリクスは、いわゆるＢａｙｅｒ型のディザマトリクスであり、原画像の処理領域の各画素に１対１に対応する要素によって構成され、各要素は画像縮小の際に参照する順位を表す。また、分散型マトリクスは、各要素によって表される順位が分散されており、隣接する要素によって表される順位が連続しないような構造を有する。次に、ＣＰＵ１０２は、原画像の処理領域に生成した分散型マトリクスを対応付ける（Ｓ２０５）。これにより、原画像の処理領域の各画素は、画像縮小の際の参照についての順位付けがなされることになる。

次に、ＣＰＵ１０２は、分散型マトリクスにおける左上の要素を処理対象要素に設定する（Ｓ２０６）。更に、ＣＰＵ１０２は、処理対象要素の順位が設定された制限数以下であるか否かを判定する（Ｓ２０７）。例えば、処理対象要素の順位が３位であり、設定された制限数が４である場合には、ＣＰＵ１０２は、処理対象要素の順位が設定された制限数以下であると判定する。

処理対象要素の順位が設定された制限数以下である場合、ＣＰＵ１０２は、処理対象要素に対応する原画像の処理領域の画素を選択し（Ｓ２０８）、その選択した画素の画素値を累積加算する（Ｓ２０９）。ここで、画素値は、ＲＧＢ表示、モノクロ表示等の表示手法に応じた様々なものが定められ、原画像データ１１０に含まれている。

Ｓ２０９において画素値の累積加算を行った後、あるいは、Ｓ２０７において処理対象要素の順位が設定された制限数より大きいと判定した後、ＣＰＵ１０２は、分散型マトリクスにおいて処理対象要素を右下方向に移動する（Ｓ２１０）。更に、ＣＰＵ１０２は、分散型マトリクスを構成する全ての要素についてＳ２０７乃至Ｓ２０９の処理が終了したか否かを判定する（Ｓ２１１）。未処理の要素が存在する場合には、Ｓ２１０において設定された新たな処理対象要素についてＳ２０７以降の動作が繰り返される。

一方、分散型マトリクスを構成する全ての要素についてＳ２０７乃至Ｓ２０９の処理が終了した場合には、図６の動作に移行し、ＣＰＵ１０２は、Ｓ２０９において累積加算した画素値を制限数で除算することにより、縮小画像における処理対象画素の画素値を算出する（Ｓ２１２）。更に、ＣＰＵ１０２は、算出した縮小画像における処理対象画素の画素値をメモリ１１２内に構成されるビデオメモリ１２０の該当領域に書き込む（Ｓ２１３）。

次に、ＣＰＵ１０２は、縮小画像において処理対象画素を右下方向に移動する（Ｓ２１４）。更に、ＣＰＵ１０２は、原画像を構成する全ての画素についてＳ２０３乃至Ｓ２１３の処理が終了したか否かを判定する。未処理の画素が存在する場合には、Ｓ２１４において設定された新たな処理対象画素についてＳ２０３以降の動作が繰り返される。一方、原画像を構成する全ての画素についてＳ２０３乃至Ｓ２１３の処理が終了した場合には、一連の動作が終了する。

図７は、縮小画像における処理対象画素の画素値の算出手順を示す図である。同図は、縮小倍率が１／４、すなわち、原画像における縦４画素、横４画素の合計１６画素を１画素に縮小する場合であって、且つ、制限数が４の場合の例である。

図７（ａ）に示すＢａｙｅｒ型のディザマトリクスは、縮小倍率が１／４であることに対応して、縦４要素、横４要素の合計１６要素によって構成され、各要素によって表される順位が分散した構造となっている。そして、制限数が４であることに対応して、Ｂａｙｅｒ型のディザマトリクスの各要素のうち、図７（ｂ）に示すように、上位４つ（ｒ０乃至ｒ３）の要素が処理対象要素として選択される。

更に、縦４画素、横４画素の合計１６画素によって構成される原画像の各画素の画素値が図７（ｃ）に示すものである場合、これらの各画素の画素値のうち、図７（ｄ）に示すように、処理対象要素に対応する画素が選択され、これらの平均値が図７（ｅ）に示す縮小画像における処理対象画素の画素値として算出されることになる。

このように、画像処理装置１００では、縮小画像における処理対象画素に相当する原画像の処理領域の画素のうち、制限数に対応する数の画素を選択し、参照することによって縮小画像における処理対象画素の画素値を算出する。更に、その選択の際には、画像処理装置１００は、分散型マトリクスに基づいて、縮小画像における処理対象画素の画素値の算出に用いられる原画像の画素が、その原画像において分散されるように選択する。このため、画像処理能力に応じた数の画素を適切に選択して縮小補完処理の高速化が可能になるとともに、細線部分の消失や擦れを少なくすることができる。

以上、説明したように、本発明に係る画像処理装置、画像処理方法及び画像処理プログラムは、細線部分の消失や擦れの少ない縮小補完処理を高速に行うことが可能となるという効果を奏し、画像処理装置等として有用である。

画像処理装置の構成を示す図である。原画像と縮小画像との対応関係を示す図である。制限数設定時の画像処理装置の動作を示すフローチャートである。制限数設定画面の一例を示す図である。画像縮小時の画像処理装置の動作を示すフローチャートである。図５に続く画像縮小時の画像処理装置の動作を示すフローチャートである。縮小画像における処理対象画素の画素値の算出手順を示す図である。

符号の説明

１００画像処理装置
１０２ＣＰＵ
１０４ＲＯＭ
１０６ＯＳ
１０８小型メモリカード
１１０原画像データ
１１２メモリ
１１４表示用プログラム
１１６制御プログラム
１１８画像処理プログラム
１２０ビデオメモリ
１２４入出力Ｉ／Ｆ部
１２６入力部
１２８表示部
１３０バス

Claims

原画像を縮小する画像処理装置において、
縮小画像の１画素に相当する原画像の処理領域を導出する処理領域導出手段と、
前記縮小画像の１画素の生成に参照される原画像の画素の数を設定する参照画素数設定手段と、
前記の画素処理領域導出手段により導出された原画像の処理領域の画素のうち、前記参照画素数設定手段により設定された数の画素を選択する画素選択手段と、
前記画素選択手段により選択された原画像の処理領域の画素を参照して、前記縮小画像を生成する画像縮小手段とを有することを特徴とする画像処理装置。
前記画素選択手段は、前記処理領域導出手段により導出された原画像の処理領域の画素から前記参照画素数設定手段により設定された数の画素を選択する際に、該画素が前記原画像の処理領域において分散されているように選択することを特徴とする請求項１に記載の画像処理装置。
前記画素選択手段は、前記原画像の処理領域の各画素に対応する順位付けがなされた要素によって構成されるマトリクスに基づいて、前記処理領域導出手段により導出された原画像の処理領域の画素から前記参照画素数設定手段により設定された数の画素を選択することを特徴とする請求項２に記載の画像処理装置。
前記マトリクスは、ディザマトリクスであることを特徴とする請求項３に記載の画像処理装置。
前記ディザマトリクスは、Ｂａｙｅｒ型であることを特徴とする請求項４に記載の画像処理装置。
原画像を縮小する画像処理方法において、
縮小画像の１画素に相当する原画像の処理領域を導出する処理領域導出ステップと、
前記縮小画像の１画素の生成に参照される原画像の画素の数を設定する参照画素数設定ステップと、
前記の画素処理領域導出ステップにおいて導出された原画像の処理領域の画素のうち、前記参照画素数設定ステップにおいて設定された数の画素を選択する画素選択ステップと、
前記画素選択ステップにおいて選択された原画像の処理領域の画素を参照して、前記縮小画像を生成する画像縮小ステップとを有することを特徴とする画像処理方法。
前記画素選択ステップは、前記処理領域導出ステップにおいて導出された原画像の処理領域の画素から前記参照画素数設定ステップにおいて設定された数の画素を選択する際に、該画素が前記原画像の処理領域において分散されているように選択することを特徴とする請求項６に記載の画像処理方法。
前記画素選択ステップは、前記原画像の処理領域の各画素に対応する順位付けがなされた要素によって構成されるマトリクスに基づいて、前記処理領域導出ステップにおいて導出された原画像の処理領域の画素から前記参照画素数設定ステップにおいて設定された数の画素を選択することを特徴とする請求項７に記載の画像処理方法。
原画像を縮小する画像処理装置において実行される画像処理プログラムであって、
縮小画像の１画素に相当する原画像の処理領域を導出する処理領域導出ステップと、
前記縮小画像の１画素の生成に参照される原画像の画素の数を設定する参照画素数設定ステップと、
前記の画素処理領域導出ステップにおいて導出された原画像の処理領域の画素のうち、前記参照画素数設定ステップにおいて設定された数の画素を選択する画素選択ステップと、
前記画素選択ステップにおいて選択された原画像の処理領域の画素を参照して、前記縮小画像を生成する画像縮小ステップとを有することを特徴とする画像処理プログラム。
前記画素選択ステップは、前記処理領域導出ステップにおいて導出された原画像の処理領域の画素から前記参照画素数設定ステップにおいて設定された数の画素を選択する際に、該画素が前記原画像の処理領域において分散されているように選択することを特徴とする請求項９に記載の画像処理プログラム。
前記画素選択ステップは、前記原画像の処理領域の各画素に対応する順位付けがなされた要素によって構成されるマトリクスに基づいて、前記処理領域導出ステップにおいて導出された原画像の処理領域の画素から前記参照画素数設定ステップにおいて設定された数の画素を選択することを特徴とする請求項１０に記載の画像処理プログラム。