JP2006191211A

JP2006191211A - Clamp circuit

Info

Publication number: JP2006191211A
Application number: JP2004382161A
Authority: JP
Inventors: Tomohiro Nezuka; 智裕根塚
Original assignee: THine Electronics Inc
Current assignee: THine Electronics Inc
Priority date: 2004-12-28
Filing date: 2004-12-28
Publication date: 2006-07-20

Abstract

<P>PROBLEM TO BE SOLVED: To provide a clamp circuit for a video signal that generates a stable clamp level without being influenced by the gain of a programmable gain amplifier of the clamp circuit fixing an input signal at a designated reference level. <P>SOLUTION: A negative terminal of an amplifier 5 for clamping is connected to an output terminal of the programmable gain amplifier 1 of a video signal amplifying circuit 200 constituted by connecting the programmable gain amplifier 1 and a capacitor 2 in series, and a positive terminal is connected to a clamp voltage input terminal; and the amplifier 5 for clamping has one output terminal connected to one terminal of a 1st switch 4 and the other terminal connected to an input terminal of the programmable gain amplifier 1, and a control terminal of the 1st switch 4 is connected to a control signal input terminal. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、入力信号を特定の基準レベルに固定するクランプ回路に関し、詳しくは、プログラマブル・ゲイン・アンプのゲインの影響を受けることなく、安定したクランプレベルを発生するビデオ信号用等のクランプ回路に関する。 The present invention relates to a clamp circuit that fixes an input signal to a specific reference level, and more particularly, to a clamp circuit for a video signal or the like that generates a stable clamp level without being affected by the gain of a programmable gain amplifier. .

図１３は、従来のクランプ回路を示すブロック図である。プログラマブル・ゲイン・アンプ（ＰＧＡ）１の入力端子には、一方がビデオ信号の信号入力端子Ｉｎｐｕｔに接続されたキャパシタ２の他方と、一方がバッファアンプ３の出力端子に接続された第１スイッチ４の他方とが接続され、出力端子は、外部出力端子ＰＧＡＯｕｔｐｕｔに接続されている。さらに、第１スイッチ４の制御端子は、制御信号入力端子Ｔｓｗに接続され、バッファアンプ３の入力端子はクランプ電圧入力端子Ｃｌａｍｐに接続されている。 FIG. 13 is a block diagram showing a conventional clamp circuit. The input terminal of the programmable gain amplifier (PGA) 1 includes the other one of the capacitor 2 connected to the signal input terminal Input of the video signal and the first switch 4 connected to the output terminal of the buffer amplifier 3. The other output terminal is connected to the external output terminal PGA Output. Furthermore, the control terminal of the first switch 4 is connected to the control signal input terminal Tsw, and the input terminal of the buffer amplifier 3 is connected to the clamp voltage input terminal Clamp.

クランプ時において、第１スイッチ４は、制御信号入力端子Ｔｓｗに入力された制御信号によりオンし、バッファアンプ３の出力端子とＰＧＡ１の入力端子とを接続する。クランプ電圧入力端子Ｃｌａｍｐには、デジタルアナログ変換器（ＤＡＣ）で生成されたクランプ電圧Ｖ_{ＣＬＡＭＰ}が入力され（図示せず）、バッファアンプ３を介してＰＧＡ１の入力電圧レベルを設定する。信号入力端子Ｉｎｐｕｔのビデオ信号Ｖｉｎは、キャパシタ２を介して入力され、設定されたクランプレベルにクランプされる。この入力信号がＰＧＡ１で増幅されて、外部出力端子ＰＧＡＯｕｔｐｕｔに出力される。 At the time of clamping, the first switch 4 is turned on by a control signal input to the control signal input terminal Tsw, and connects the output terminal of the buffer amplifier 3 and the input terminal of PGA1. The clamp voltage V _CLAMP generated by the digital-analog converter (DAC) is input to the clamp voltage input terminal Clamp (not shown), and the input voltage level of the PGA 1 is set via the buffer amplifier 3. The video signal Vin at the signal input terminal Input is input via the capacitor 2 and is clamped at a set clamp level. This input signal is amplified by PGA 1 and output to the external output terminal PGA Output.

このとき、ＰＧＡ１が出力するクランプレベルは、ＰＧＡ１のゲインに依存して変化するため、ＰＧＡのゲインを変化させても、ＰＧＡの出力信号のクランプレベルを一定電圧に保つためには、ゲインの変化に応じてクランプ電圧レベルを変化させる必要があった。これをＤＡＣを用いてゲインに反比例したクランプ電圧を生成していたため回路が複雑になるなど、回路構成上の問題があった。 At this time, since the clamp level output by PGA1 changes depending on the gain of PGA1, even if the gain of PGA is changed, in order to keep the clamp level of the output signal of PGA at a constant voltage, the change in gain It was necessary to change the clamp voltage level according to the above. Since a clamp voltage inversely proportional to the gain is generated using a DAC, there is a problem in the circuit configuration such as a complicated circuit.

本発明はこのような問題を解決するためになされたものであり、プログラマブル・ゲイン・アンプのゲインの影響を受けることなく、容易にクランプレベルを設定でき、しかも、簡単な回路構成のクランプ回路を提供することを目的とする。 The present invention has been made to solve such problems, and can easily set the clamp level without being affected by the gain of the programmable gain amplifier, and further, a clamp circuit having a simple circuit configuration can be provided. The purpose is to provide.

請求項１に記載のクランプ回路は、一端に入力信号が印加され、この入力信号の交流成分を通過させるキャパシタと、前記キャパシタの他端の電圧を増幅して出力するプログラマブル・ゲイン・アンプと、クランプ電圧を取得するクランプ電圧取得手段と、反転入力端子に前記プログラマブル・ゲイン・アンプの出力電圧が入力され、非反転入力端子に前記クランプ電圧が入力され、前記プログラマブル・ゲイン・アンプの前記出力電圧と基準電圧との差に応じた電圧を増幅して出力するクランプ用オペアンプと、前記キャパシタの前記他端への前記クランプ用オペアンプの出力電圧の供給をオンオフするクランプスイッチと、を備え、前記クランプスイッチがオンのとき、前記クランプ用オペアンプの出力電圧が前記プログラマブル・ゲイン・アンプに負帰還されてこのプログラマブル・ゲイン・アンプの出力電圧が前記クランプ電圧にクランプするとともに、前記キャパシタにこのクランプ時の前記クランプ用オペアンプの出力電圧を保持させることを特徴とする。 The clamp circuit according to claim 1, an input signal is applied to one end, a capacitor that allows an AC component of the input signal to pass through, a programmable gain amplifier that amplifies and outputs the voltage at the other end of the capacitor, Clamp voltage acquisition means for acquiring a clamp voltage; an output voltage of the programmable gain amplifier is input to an inverting input terminal; the clamp voltage is input to a non-inverting input terminal; and the output voltage of the programmable gain amplifier A clamp operational amplifier that amplifies and outputs a voltage corresponding to a difference between the voltage and a reference voltage, and a clamp switch that turns on and off the supply of the output voltage of the clamp operational amplifier to the other end of the capacitor. When the switch is on, the output voltage of the operational amplifier for clamping is the programmable gain. Is negatively fed back to the amplifier with an output voltage of the programmable gain amplifier is clamped to the clamp voltage, and characterized in that to hold the output voltage of the clamping operational amplifier at the time of clamping to said capacitor.

請求項２に記載のクランプ回路は、前記クランプ用オペアンプの前記非反転入力端子と前記プログラマブル・ゲイン・アンプの出力端子との接続をオンオフする帰還スイッチと、前記クランプ用オペアンプの前記非反転入力端子と出力端子との接続をオンオフするオペアンプ帰還スイッチと、を備え、前記クランプスイッチがオフのとき、前記帰還スイッチがオフするとともに、オペアンプ帰還スイッチをオンすることにより、前記クランプ用オペアンプの出力電圧を前記クランプ電圧に保持することを特徴とする。 The clamp circuit according to claim 2, wherein a feedback switch that turns on and off connection between the non-inverting input terminal of the operational amplifier for clamping and an output terminal of the programmable gain amplifier, and the non-inverting input terminal of the operational amplifier for clamping And an operational amplifier feedback switch for turning on and off the connection between the output terminal and the output terminal, and when the clamp switch is off, the feedback switch is turned off, and the operational amplifier feedback switch is turned on, whereby the output voltage of the operational amplifier for clamping is The clamp voltage is held.

請求項３に記載のクランプ回路は、一端に前記入力信号が印加され、この入力信号の交流成分を通過させるキャパシタと、前記キャパシタの他端の電圧を増幅して出力するプログラマブル・ゲイン・アンプと、クランプ電圧を取得するクランプ電圧取得手段と、反転入力端子に前記プログラマブル・ゲイン・アンプの出力電圧が入力され、非反転入力端子に前記クランプ電圧が入力され、前記プログラマブル・ゲイン・アンプの前記出力電圧と前記基準電圧との差に応じた電圧を増幅して出力するクランプ用オペアンプと、前記キャパシタの前記他端への前記クランプ用オペアンプの出力電圧の供給をオンオフするクランプスイッチと、前記クランプ用オペアンプの出力電圧を保持するクランプレベル保持キャパシタと、を備え、前記クランプスイッチがオンのとき、前記クランプ用オペアンプの出力電圧が前記プログラマブル・ゲイン・アンプに負帰還されてこのプログラマブル・ゲイン・アンプの出力電圧が前記クランプ電圧にクランプするとともに、前記クランプレベル保持キャパシタにこのクランプ時の前記クランプ用オペアンプの出力電圧を保持させ、前記クランプスイッチがオフのとき、前記帰還スイッチをオフするとともに、前記クランプ用オペアンプの非反転入力端子に前記クランプレベル保持キャパシタを前記クランプ電圧取得手段に代わり接続し、前記クランプ用オペアンプの出力電圧を前記クランプレベル保持キャパシタが保持している電圧にすることを特徴とする。 The clamp circuit according to claim 3, wherein the input signal is applied to one end, a capacitor that passes an AC component of the input signal, and a programmable gain amplifier that amplifies and outputs the voltage at the other end of the capacitor; A clamp voltage acquisition means for acquiring a clamp voltage; an output voltage of the programmable gain amplifier is input to an inverting input terminal; the clamp voltage is input to a non-inverting input terminal; and the output of the programmable gain amplifier A clamp operational amplifier that amplifies and outputs a voltage according to the difference between the voltage and the reference voltage, a clamp switch that turns on and off the supply of the output voltage of the clamp operational amplifier to the other end of the capacitor, and the clamp A clamp level holding capacitor for holding an output voltage of an operational amplifier. When the switch is on, the output voltage of the operational amplifier for clamping is negatively fed back to the programmable gain amplifier so that the output voltage of the programmable gain amplifier is clamped to the clamp voltage, and the clamp level holding capacitor The output voltage of the clamp operational amplifier is held at the time of clamping, and when the clamp switch is off, the feedback switch is turned off, and the clamp level holding capacitor is obtained at the non-inverting input terminal of the clamp operational amplifier. The output voltage of the clamp operational amplifier is set to a voltage held by the clamp level holding capacitor.

請求項４に記載のクランプ回路は、一端に前記入力信号が印加され、この入力信号の交流成分を通過させるキャパシタと、前記キャパシタの他端の電圧を増幅して出力するプログラマブル・ゲイン・アンプと、クランプ電圧を、クランプ電圧導入スイッチを介して取得するクランプ電圧取得手段と、反転入力端子に前記プログラマブル・ゲイン・アンプの出力電圧が入力され、非反転入力端子に前記クランプ電圧が入力され、前記プログラマブル・ゲイン・アンプの前記出力電圧と前記基準電圧との差に応じた電圧を増幅して出力するクランプ用オペアンプと、前記クランプ用オペアンプの前記非反転入力端子と前記プログラマブル・ゲイン・アンプの出力端子との接続をオンオフする帰還スイッチと、前記クランプ用オペアンプの前記非反転入力端子と出力端子との接続をオンオフするオペアンプ帰還スイッチと、前記キャパシタの前記他端への前記クランプ用オペアンプの出力電圧の供給をオンオフするクランプスイッチと、前記クランプ用オペアンプの出力電圧を保持するクランプレベル保持キャパシタと、を備え、前記クランプレベル保持キャパシタの一端が、前記キャパシタの前記他端とクランプレベル保持スイッチを介して接続されるとともに、前記クランプ用オペアンプの前記非反転入力端子とクランプレベル取得スイッチを介して接続され、前記クランプレベル保持キャパシタの他端が、接地され、前記クランプレベルスイッチがオンのとき、前記クランプ用オペアンプの出力電圧が前記プログラマブル・ゲイン・アンプに負帰還されてこのプログラマブル・ゲイン・アンプの出力電圧が前記クランプ電圧にクランプするとともに、クランプレベル保持スイッチがオンして前記クランプレベル保持キャパシタにこのクランプ時の前記クランプ用オペアンプの出力電圧を充電させ、前記クランプスイッチがオフのとき、前記クランプ電圧導入スイッチ、前記クランプレベル保持スイッチ、及び帰還スイッチがオフされ、前記クランプレベル取得スイッチ及びオペアンプ帰還スイッチがオンし、前記クランプ用オペアンプの出力電圧を前記クランプレベル保持キャパシタが保持している電圧にすることを特徴とする。 The clamp circuit according to claim 4, wherein the input signal is applied to one end, a capacitor that allows an AC component of the input signal to pass therethrough, and a programmable gain amplifier that amplifies and outputs the voltage at the other end of the capacitor; A clamp voltage acquisition means for acquiring a clamp voltage via a clamp voltage introduction switch, an output voltage of the programmable gain amplifier is input to an inverting input terminal, and the clamp voltage is input to a non-inverting input terminal, A clamp operational amplifier that amplifies and outputs a voltage corresponding to the difference between the output voltage of the programmable gain amplifier and the reference voltage, the non-inverting input terminal of the clamp operational amplifier, and the output of the programmable gain amplifier A feedback switch for turning on and off the connection to the terminal, and the non-reactive of the operational amplifier for clamping. An operational amplifier feedback switch for turning on and off the connection between the input terminal and the output terminal, a clamp switch for turning on and off the supply of the output voltage of the clamping operational amplifier to the other end of the capacitor, and an output voltage of the operational amplifier for clamping A clamp level holding capacitor, and one end of the clamp level holding capacitor is connected to the other end of the capacitor via a clamp level holding switch, and the non-inverting input terminal of the clamp operational amplifier and the clamp level The other end of the clamp level holding capacitor is connected through an acquisition switch, and the other end of the clamp level holding capacitor is grounded. When the clamp level switch is on, the output voltage of the clamp operational amplifier is negatively fed back to the programmable gain amplifier. Programmable gay When the output voltage of the amplifier is clamped to the clamp voltage, the clamp level holding switch is turned on, and the clamp level holding capacitor is charged with the output voltage of the operational amplifier for clamping, and the clamp switch is turned off. The clamp voltage introduction switch, the clamp level holding switch, and the feedback switch are turned off, the clamp level acquisition switch and the operational amplifier feedback switch are turned on, and the output voltage of the clamping operational amplifier is held by the clamp level holding capacitor. It is characterized by having a voltage.

請求項５に記載のクランプ回路は、請求項１から４に記載のクランプ回路において、前記プログラマブル・ゲイン・アンプの出力を外部に取り出す信号出力端子と、前記プログラマブル・ゲイン・アンプの出力端子と前記信号出力端子との接続をオンオフする信号出力スイッチと、を備え、前記クランプスイッチがオンのとき、前記信号出力スイッチがオフされ、このクランプ回路に接続される後段の回路のクランプ電圧への影響を排除することを特徴とする。 The clamp circuit according to claim 5 is the clamp circuit according to claims 1 to 4, wherein a signal output terminal for taking out an output of the programmable gain amplifier, an output terminal of the programmable gain amplifier, and the A signal output switch for turning on and off the connection with the signal output terminal, and when the clamp switch is on, the signal output switch is turned off, and the influence on the clamp voltage of the subsequent circuit connected to the clamp circuit is reduced. It is characterized by eliminating.

請求項６に記載のクランプ回路は、請求項１から５に記載のクランプ回路において、前記クランプ用オペアンプの反転入力端子に印加される前記プログラマブル・ゲイン・アンプの出力電圧の高周波成分を除去するローパスフィルタを備えることを特徴とする。 A clamp circuit according to a sixth aspect of the present invention is the clamp circuit according to any one of the first to fifth aspects, wherein the high-frequency component of the output voltage of the programmable gain amplifier applied to the inverting input terminal of the operational amplifier for clamping is removed. A filter is provided.

請求項７に記載のクランプ回路は、請求項６に記載のクランプ回路において、前記ローパスフィルタは、前記プログラマブル・ゲイン・アンプの出力端子と前記クランプ用オペアンプの反転入力端子との間に接続される抵抗と、前記クランプ用オペアンプの寄生容量と、を含み構成されることを特徴とする。 The clamp circuit according to claim 7 is the clamp circuit according to claim 6, wherein the low-pass filter is connected between an output terminal of the programmable gain amplifier and an inverting input terminal of the operational amplifier for clamping. It is characterized by including a resistor and a parasitic capacitance of the clamping operational amplifier.

請求項８に記載のクランプ回路は、一端に入力信号が印加され、この入力信号の交流成分を通過させるキャパシタと、前記キャパシタの他端の電圧を増幅して出力するプログラマブル・ゲイン・アンプと、クランプ電圧を、クランプ電圧導入スイッチを介して取得するクランプ電圧取得手段と、反転入力端子に前記プログラマブル・ゲイン・アンプの出力電圧が入力され、非反転入力端子に前記クランプ電圧が入力され、前記プログラマブル・ゲイン・アンプの前記出力電圧と前記基準電圧との差に応じた電圧を増幅して出力するクランプ用オペアンプと、前記クランプ用オペアンプの前記非反転入力端子と前記プログラマブル・ゲイン・アンプの出力端子との接続をオンオフする帰還スイッチと、前記クランプ用オペアンプの前記非反転入力端子と出力端子との接続をオンオフするオペアンプ帰還スイッチと、前記キャパシタの前記他端への前記クランプ用オペアンプの出力電圧の供給をオンオフするクランプスイッチと、前記クランプ用オペアンプの出力電圧を保持するクランプレベル保持キャパシタと、前記プログラマブル・ゲイン・アンプの出力端子に接続された第１の抵抗および第２の抵抗と、を備え、前記プログラマブル・ゲイン・アンプの出力は、前記第１の抵抗を介して外部に取り出され、前記クランプ用オペアンプの反転入力端子には、前記プログラマブル・ゲイン・アンプの出力電圧が前記第２の抵抗を介して入力され、前記クランプレベル保持キャパシタの一端が、前記キャパシタの前記他端とクランプレベル保持スイッチを介して接続されるとともに、前記クランプ用オペアンプの前記非反転入力端子とクランプレベル取得スイッチを介して接続され、前記クランプレベル保持キャパシタの他端が、接地され、前記クランプスイッチがオンのとき、前記クランプ用オペアンプの出力電圧が前記プログラマブル・ゲイン・アンプに負帰還されてこのプログラマブル・ゲイン・アンプの出力電圧が前記クランプ電圧にクランプするとともに、クランプレベル保持スイッチがオンして前記クランプレベル保持キャパシタにこのクランプ時の前記クランプ用オペアンプの出力電圧を充電させ、前記クランプスイッチがオフのとき、前記クランプ電圧導入スイッチ、前記クランプレベル保持スイッチ、及び帰還スイッチがオフされ、前記クランプレベル取得スイッチ及びオペアンプ帰還スイッチがオンし、前記クランプ用オペアンプの出力電圧を前記クランプレベル保持キャパシタが保持している電圧にすることを特徴とする。 The clamp circuit according to claim 8, wherein an input signal is applied to one end, a capacitor that passes an AC component of the input signal, a programmable gain amplifier that amplifies and outputs a voltage at the other end of the capacitor, Clamp voltage acquisition means for acquiring a clamp voltage via a clamp voltage introduction switch, the output voltage of the programmable gain amplifier is input to an inverting input terminal, the clamp voltage is input to a non-inverting input terminal, and the programmable A clamp operational amplifier that amplifies and outputs a voltage corresponding to the difference between the output voltage of the gain amplifier and the reference voltage, the non-inverting input terminal of the clamp operational amplifier, and the output terminal of the programmable gain amplifier A feedback switch for turning on and off the connection with the non-inverting input of the operational amplifier for clamping. An operational amplifier feedback switch for turning on and off the connection between the terminal and the output terminal, a clamp switch for turning on and off the supply of the output voltage of the clamping operational amplifier to the other end of the capacitor, and a clamp for holding the output voltage of the operational amplifier for clamping A level holding capacitor, and a first resistor and a second resistor connected to the output terminal of the programmable gain amplifier, and the output of the programmable gain amplifier is connected via the first resistor. The output voltage of the programmable gain amplifier is input to the inverting input terminal of the operational amplifier for clamping via the second resistor, and one end of the clamp level holding capacitor is connected to the inverting input terminal of the capacitor. Connected to the other end via a clamp level holding switch The clamp operational amplifier is connected to the non-inverting input terminal via a clamp level acquisition switch, the other end of the clamp level holding capacitor is grounded, and when the clamp switch is on, the output voltage of the clamp operational amplifier is A negative feedback is provided to the programmable gain amplifier so that the output voltage of the programmable gain amplifier is clamped to the clamp voltage, and a clamp level holding switch is turned on and the clamp level holding capacitor is connected to the operational amplifier for clamping. When the clamp switch is off, the clamp voltage introduction switch, the clamp level holding switch, and the feedback switch are turned off, and the clamp level acquisition switch and the operational amplifier feedback switch are turned on. The output voltage of the clamp operational amplifier is a voltage held by the clamp level holding capacitor.

請求項９に記載のクランプ回路は、請求項８に記載のクランプ回路において、第１の可変抵抗と、第２の可変抵抗と、を含み、前記第１の抵抗、前記第２の抵抗、前記第１の可変抵抗、及び第２の可変抵抗は、ブリッジ接続されるとともに前記プログラマブル・ゲイン・アンプの出力接続点に対向する接続点が接地されることを特徴とする。 The clamp circuit according to claim 9 is the clamp circuit according to claim 8, and includes a first variable resistor and a second variable resistor, wherein the first resistor, the second resistor, The first variable resistor and the second variable resistor are bridge-connected, and a connection point opposite to an output connection point of the programmable gain amplifier is grounded.

請求項１０に記載のクランプ回路は、請求項１から４に記載のクランプ回路において、前記キャパシタの前記他端の電圧を増幅して外部に出力する出力用プログラマブル・ゲイン・アンプを備えることを特徴とする。 According to a tenth aspect of the present invention, there is provided the clamp circuit according to the first to fourth aspects, further comprising an output programmable gain amplifier that amplifies the voltage at the other end of the capacitor and outputs the amplified voltage to the outside. And

請求項１１に記載のクランプ回路は、請求項１から４に記載のクランプ回路において、前記プログラマブル・ゲイン・アンプの出力端子に接続されるオフセットキャンセル部を備えることを特徴とする。 A clamp circuit according to an eleventh aspect is the clamp circuit according to the first to fourth aspects, further comprising an offset cancel unit connected to an output terminal of the programmable gain amplifier.

本発明のクランプ回路によれば、プログラマブル・ゲイン・アンプのゲイン変化の影響を受けることなく、容易にクランプレベルを設定でき、しかも簡単な回路構成のクランプ回路を提供することができる。 According to the clamp circuit of the present invention, it is possible to easily set the clamp level without being affected by the gain change of the programmable gain amplifier, and to provide a clamp circuit having a simple circuit configuration.

〔実施例１〕
本発明によるクランプ回路の第１の実施の形態について、図１を用いて説明する。図１は、本発明による第１の実施例のクランプ回路構成を示す回路ブロック図である。本発明のクランプ回路２００は、ＰＧＡ１とキャパシタ２が直列接続されているＰＧＡ１の出力端子にクランプ用アンプ５の負端子が接続され、正端子がクランプ電圧入力端子Ｃｌａｍｐに接続され、クランプ用アンプ５の出力端子がクランプ用スイッチである第１スイッチ４の一方の端子に接続され、他方の端子はＰＧＡ１の入力端子に接続され、さらにクランプ用スイッチである第１スイッチ４の制御端子が制御信号入力端子Ｔｓｗに接続されて構成される。 [Example 1]
A first embodiment of a clamp circuit according to the present invention will be described with reference to FIG. FIG. 1 is a circuit block diagram showing a clamp circuit configuration of a first embodiment according to the present invention. In the clamp circuit 200 of the present invention, the negative terminal of the clamp amplifier 5 is connected to the output terminal of the PGA 1 in which the PGA 1 and the capacitor 2 are connected in series, the positive terminal is connected to the clamp voltage input terminal Clamp, and the clamp amplifier 5 Is connected to one terminal of the first switch 4 that is a clamp switch, the other terminal is connected to the input terminal of the PGA 1, and the control terminal of the first switch 4 that is a clamp switch is input to the control signal. It is configured to be connected to the terminal Tsw.

クランプ時において、第１スイッチ４は、制御信号入力端子Ｔｓｗに入力された制御信号によりオンし、クランプ用アンプ５の出力端子とＰＧＡ１の入力端子とを接続する。クランプ電圧入力端子Ｃｌａｍｐには、クランプ電圧Ｖ_{ＣＬＡＭＰ}が入力され、クランプ用アンプ５の正端子の電位を設定している。さらにクランプ用アンプ５の負端子には、ＰＧＡ１の出力電圧Ｖ_ＰＯＵＴが入力され、クランプ用アンプ５は、これら２つの電圧の差電圧を増幅して出力する。この増幅された差電圧は、ＰＧＡ１の入力電位に重畳される。ＰＧＡ１は、この入力電圧Ｖ_ＰＩＮをゲインＡ_ＰＧＡで増幅して、出力電圧Ｖ_ＰＯＵＴとして出力する。このＰＧＡ１の出力電圧Ｖ_ＰＯＵＴをクランプ用アンプにフィードバックすることにより、ＰＧＡ１の入力電圧Ｖ_ＰＩＮはＶ_{ＣＬＡＭＰ}／Ａ_ＰＧＡに漸近し、出力電圧はＶ_ＰＯＵＴ＝Ｖ_{ＣＬＡＭＰ}に漸近することとなり、ＰＧＡ１のゲインＡ_ＰＧＡが変化しても出力電圧はＶ_ＰＯＵＴ＝Ｖ_{ＣＬＡＭＰ}に保たれる。信号入力端子Ｉｎｐｕｔのビデオ信号Ｖｉｎは、キャパシタ２を介して入力され、設定されたクランプレベルＶ_{ＣＬＡＭＰ}にクランプされる。このクランプ電圧の入力信号がＰＧＡ１で増幅されて、外部出力端子ＰＧＡＯｕｔｐｕｔに出力される。たとえば、センタクランプの場合、概略、ビデオ信号Ｖｉｎが±０．３５Ｖに対し、クランプ電圧Ｖ_{ＣＬＡＭＰ}は、アナロググランドレベルに設定される。
〔実施例２〕 At the time of clamping, the first switch 4 is turned on by a control signal input to the control signal input terminal Tsw, and connects the output terminal of the clamp amplifier 5 and the input terminal of PGA1. The clamp voltage V _CLAMP is input to the clamp voltage input terminal Clamp, and the potential of the positive terminal of the clamp amplifier 5 is set. Further, the output voltage V _{POUT of PGA 1} is input to the negative terminal of the clamp amplifier 5, and the clamp amplifier 5 amplifies and outputs the difference voltage between these two voltages. This amplified difference voltage is superimposed on the input potential of PGA1. The _{PGA 1} amplifies the input voltage V _PIN with a gain A _PGA and outputs it as an output voltage V _POUT . By feeding back the output voltage V _POUT of the _{PGA 1} to the clamping amplifier, the input voltage V _PIN of the _{PGA 1} becomes asymptotic to V _CLAMP / A _PGA , and the output voltage becomes asymptotic to V _POUT = V _CLAMP , and the gain of _{PGA 1} Even if A _PGA changes, the output voltage is kept at V _POUT = V _CLAMP . The video signal Vin at the signal input terminal Input is input via the capacitor 2 and clamped to the set clamp level V _CLAMP . The clamp voltage input signal is amplified by PGA 1 and output to the external output terminal PGA Output. For example, in the case of the center clamp, the clamp voltage V _CLAMP is generally set to the analog ground level with respect to the video signal Vin of ± 0.35V.
[Example 2]

本発明によるクランプ回路の第２の実施の形態について、図２a、ｂを用いて説明する。図２ａは、本発明による第２の実施例のクランプ回路構成を示す回路ブロック図であり、クランプ時の動作状態を示す。同様に図２ｂは、非クランプ時の動作状態を示す。本発明による第２の実施例のクランプ回路２０１は、図１のクランプ回路２００の構成に加え、クランプ用アンプ５の出力端子と負端子とがオペアンプ帰還用スイッチである第２スイッチ６で接続され、負端子とプログラマブル・ゲイン・アンプ１の出力端子とが帰還スイッチである第３スイッチ７で接続され、クランプ用アンプ５の正端子とクランプ電圧入力端子Ｃｌａｍｐとは直接接続され、クランプ用スイッチである第１スイッチ４乃び帰還スイッチである第３スイッチ７の各制御端子がスイッチ制御部８の出力端子にそれぞれ接続され、スイッチ制御部８の入力端子が制御信号入力端子Ｔｓｗに接続されて構成される。 A second embodiment of the clamp circuit according to the present invention will be described with reference to FIGS. FIG. 2a is a circuit block diagram showing a clamp circuit configuration of a second embodiment according to the present invention, and shows an operation state at the time of clamping. Similarly, FIG. 2b shows the operating state during unclamping. In the clamp circuit 201 of the second embodiment according to the present invention, in addition to the configuration of the clamp circuit 200 of FIG. 1, the output terminal and the negative terminal of the clamp amplifier 5 are connected by a second switch 6 which is an operational amplifier feedback switch. The negative terminal and the output terminal of the programmable gain amplifier 1 are connected by a third switch 7 which is a feedback switch, and the positive terminal of the clamp amplifier 5 and the clamp voltage input terminal Clamp are directly connected by a clamp switch. Each control terminal of a first switch 4 and a third switch 7 which is a feedback switch is connected to an output terminal of the switch control unit 8, and an input terminal of the switch control unit 8 is connected to a control signal input terminal Tsw. Is done.

図２ａに示すクランプ時において、スイッチ制御部８は、制御信号入力端子Ｔｓｗに入力される制御信号Ｔに基づいてハイレベルのタイミング信号Ｔ１、Ｔ３を生成し、出力する。このタイミング信号Ｔ１及びＴ３により、第１スイッチ４及び第３スイッチ７がオンし、ローレベルのＴ２により、第２スイッチ６をオフする。これによりクランプ回路２０１は、図１のクランプ回路２００と同じ接続構成となり、ＰＧＡ１のゲインが変化しても出力電圧はＶ_ＰＯＵＴ＝Ｖ_{ＣＬＡＭＰ}に保たれ、外部出力端子ＰＧＡＯｕｔｐｕｔにＶ_ＰＯＵＴ＝Ｖ_{ＣＬＡＭＰ}が出力される。またこのフィードバック動作により、図１のクランプ回路２００と同様に、ＰＧＡ１の出力電圧からＰＧＡ１のオフセットの影響を排除できる。 At the time of clamping shown in FIG. 2a, the switch control unit 8 generates and outputs high-level timing signals T1 and T3 based on the control signal T input to the control signal input terminal Tsw. The first switch 4 and the third switch 7 are turned on by the timing signals T1 and T3, and the second switch 6 is turned off by the low level T2. Thus the clamp circuit 201 becomes the same connection structure as the clamp circuit 200 of FIG. 1, the output voltage also changes the gain of PGA1 is maintained at _{_{_{V POUT = V CLAMP, V POUT}}} = V CLAMP to the external output terminal PGA Output Is output. Further, by this feedback operation, the influence of the offset of PGA1 can be eliminated from the output voltage of PGA1, similarly to the clamp circuit 200 of FIG.

次に、図２ｂの非クランプ動作時において、スイッチ制御部８は、制御信号入力端子Ｔｓｗに入力される制御信号Ｔに基づいてローレベルのタイミング信号Ｔ１、Ｔ３を出力する。このタイミング信号Ｔ１及びＴ３により、第１スイッチ４及び第３スイッチ７がオフされ、ハイレベルのＴ２により、第２スイッチ６がオンする。これによりクランプ回路２０１のクランプ用アンプ５は、ＰＧＡ１から切り離され、非クランプ動作時におけるＰＧＡ１の出力電圧Ｖｏｕｔの変化の影響を受けることなくクランプ用アンプ５の出力電圧を安定に保つことができる。これにより、次のクランプ動作の開始時において、出力電圧と収束すべき電圧Ｖ_ＰＩＮとの差圧を小さく保つことができ、安定してクランプを行うことが容易となる。 Next, in the unclamping operation of FIG. 2b, the switch control unit 8 outputs the low-level timing signals T1 and T3 based on the control signal T input to the control signal input terminal Tsw. The first switch 4 and the third switch 7 are turned off by the timing signals T1 and T3, and the second switch 6 is turned on by the high level T2. As a result, the clamp amplifier 5 of the clamp circuit 201 is disconnected from the PGA 1, and the output voltage of the clamp amplifier 5 can be kept stable without being affected by the change in the output voltage Vout of the PGA 1 during the unclamping operation. As a result, at the start of the next clamping operation, the differential pressure between the output voltage and the voltage V _PIN to be converged can be kept small, and it becomes easy to clamp stably.

図３は、図２ａ、ｂで述べた各スイッチのタイミング信号の関係を示すタイミングチャートである。タイミング信号Ｔ２とＴ３は、同時に遷移もしくはノンオーバーラップの信号となっている。これにより、クランプ時と非クランプ時の切替時に、クランプ用アンプ５の出力とＰＧＡ１の出力とが第２スイッチ６及び第３スイッチ７を介して接続されることを防ぐ。タイミング信号Ｔ１とＴ３は、Ｔ１がハイの時にＴ３がローにならないように信号の遷移位置が同時もしくはずらしてある。これにより、フィードバックの切替の途中で第１スイッチ４がオンになりクランプが行われることを防ぐ。
〔実施例３〕 FIG. 3 is a timing chart showing the relationship between the timing signals of the switches described in FIGS. 2a and 2b. The timing signals T2 and T3 are simultaneously transitional or non-overlapping signals. This prevents the output of the clamping amplifier 5 and the output of the PGA 1 from being connected via the second switch 6 and the third switch 7 when switching between clamping and non-clamping. The timing positions of the timing signals T1 and T3 are the same or shifted so that T3 does not go low when T1 is high. This prevents the first switch 4 from being turned on during the feedback switching and clamping.
Example 3

本発明によるクランプ回路の第３の実施の形態について、図４a、ｂを用いて説明する。図４ａは、本発明による第３の実施例のクランプ回路構成を示す回路ブロック図であり、クランプ時を示す。同様に図４ｂは、非クランプ時を示す。本発明による第３の実施例のクランプ回路２０２は、図２のクランプ回路２０１の構成に加え、さらに、クランプ用アンプ５の正端子とＰＧＡ１の入力端子との間にクランプレベル保持スイッチである第５スイッチ１０及びクランプレベル取得スイッチである第６スイッチ１１が直列接続されて挿入され、クランプレベル保持スイッチである第５スイッチ１０及びクランプレベル取得スイッチである第６スイッチ１１の制御端子は、スイッチ制御部８へそれぞれ接続され、クランプレベル保持スイッチである第５スイッチ１０及びクランプレベル取得スイッチである第６スイッチ１１が直列接続されたノードとアース間にグランドレベル保持キャパシタ１２が接続され、さらにクランプ用アンプ５の正端子とクランプ電圧入力端子Ｃｌａｍｐとの間にクランプ電圧導入スイッチである第４スイッチ９が接続されて構成される。クランプ用アンプ５の正端子とクランプ電圧入力端子Ｃｌａｍｐとは直接接続され、また本実施例におけるクランプレベル保持キャパシタ１２の容量は、クランプ用アンプ５の寄生容量に比べて大きく設定され、例えば、概略１０ｐＦ程度である。 A third embodiment of the clamp circuit according to the present invention will be described with reference to FIGS. FIG. 4a is a circuit block diagram showing a clamp circuit configuration of a third embodiment according to the present invention, and shows a clamp state. Similarly, FIG. 4b shows the unclamped state. The clamp circuit 202 of the third embodiment according to the present invention is a clamp level holding switch between the positive terminal of the clamp amplifier 5 and the input terminal of the PGA 1 in addition to the configuration of the clamp circuit 201 of FIG. 5 switch 10 and 6th switch 11 which is a clamp level acquisition switch are connected in series, and the control terminal of 5th switch 10 which is a clamp level holding switch and 6th switch 11 which is a clamp level acquisition switch is switch control. The ground level holding capacitor 12 is connected between the node connected to the unit 8 and connected to the ground of the fifth switch 10 serving as the clamp level holding switch and the sixth switch 11 serving as the clamp level acquisition switch connected in series. The positive terminal of the amplifier 5 and the clamp voltage input terminal Clamp Constituted connected fourth switch 9 is clamped voltage introduction switch between. The positive terminal of the clamp amplifier 5 and the clamp voltage input terminal Clamp are directly connected, and the capacitance of the clamp level holding capacitor 12 in the present embodiment is set larger than the parasitic capacitance of the clamp amplifier 5, for example, roughly It is about 10 pF.

図４ａのクランプ時において、スイッチ制御部８は、制御信号入力端子Ｔｓｗに入力される制御信号Ｔに基づいてハイレベルのタイミング信号Ｔ１、Ｔ３、Ｔ４及びＴ５を生成し、出力する。このタイミング信号Ｔ１、Ｔ３、Ｔ４及びＴ５により、第１スイッチ４、第３スイッチ７、第４スイッチ９及び第５スイッチ１０がオンし、ローレベルのＴ２、Ｔ６により、第２スイッチ６及び第６スイッチ１１がオフする。これによりクランプ回路２０２は、図２ａのクランプ回路２０１と同じ接続構成となり、ＰＧＡ１のゲインが変化しても出力電圧はＶ_ＰＯＵＴ＝Ｖ_{ＣＬＡＭＰ}に保たれ、外部出力端子ＰＧＡＯｕｔｐｕｔにＶ_ＰＯＵＴ＝Ｖ_{ＣＬＡＭＰ}が出力される。このときクランプレベル保持キャパシタ１２のキャパシタは、ＰＧＡ１の入力電圧Ｖ_ＰＩＮの電圧を保持している。 At the time of clamping in FIG. 4a, the switch control unit 8 generates and outputs high-level timing signals T1, T3, T4, and T5 based on the control signal T input to the control signal input terminal Tsw. The first switch 4, the third switch 7, the fourth switch 9 and the fifth switch 10 are turned on by the timing signals T1, T3, T4 and T5, and the second switch 6 and the sixth switch 10 are turned on by the low levels T2 and T6. The switch 11 is turned off. As a result, the clamp circuit 202 has the same connection configuration as the clamp circuit 201 of FIG. 2A, and the output voltage is kept at V _POUT = V _CLAMP even if the gain of PGA 1 changes, and V _POUT = V _CLAMP Is output. At this time, the capacitor of the clamp level holding capacitor 12 holds the voltage of the input voltage V _PIN of PGA1.

次に、図４ｂに示す非クランプ動作時において、スイッチ制御部９は、制御信号入力端子Ｔｓｗに入力される制御信号Ｔに基づいてローレベルのタイミング信号Ｔ１、Ｔ３、Ｔ４及びＴ５を生成し、出力する。このタイミング信号Ｔ１、Ｔ３、Ｔ４及びＴ５により、第１スイッチ４、第３スイッチ７、第４スイッチ９及び第５スイッチ１０がオフし、ハイレベルのＴ２、Ｔ６により、第２スイッチ６及び第６スイッチ１１がオンする。これによりクランプ回路２０２のクランプ用アンプ５は、ＰＧＡ１から切り離され、入力信号増幅動作におけるＰＧＡ１の入力電圧Ｖ_ＰＩＮの影響を受けることなくクランプ用アンプ５の出力レベルを安定に保つことができる。このときクランプレベル保持キャパシタ１２が保持しているＰＧＡ１の入力電圧Ｖ_ＰＩＮが、Ｖ_ＭＥＭ＝Ｖ_{ＣＬＡＭＰ}／Ａ_ＰＧＡとしてクランプ用アンプ５の正極に印加され、クランプ用アンプ５の出力電圧は、クランプ時のクランプレベルを維持していることとなる。このため非クランプ時から次のクランプ時への移行に際し、ＰＧＡ１のゲインが１以外であっても、過渡応答特性が低下することは無い。またＰＧＡ１の出力は、Ｖ_ＰＯＵＴ＝Ａ_ＰＧＡ・Ｖ_ＰＩＮとなる。 Next, in the unclamping operation illustrated in FIG. 4b, the switch control unit 9 generates low-level timing signals T1, T3, T4, and T5 based on the control signal T input to the control signal input terminal Tsw, Output. The first switch 4, the third switch 7, the fourth switch 9 and the fifth switch 10 are turned off by the timing signals T1, T3, T4 and T5, and the second switch 6 and the sixth switch 6 are turned on by the high levels T2 and T6. The switch 11 is turned on. As a result, the clamp amplifier 5 of the clamp circuit 202 is disconnected from the PGA 1, and the output level of the clamp amplifier 5 can be kept stable without being affected by the input voltage V _PIN of the PGA 1 in the input signal amplification operation. At this time, the input voltage V _PIN of _{PGA 1} held by the clamp level holding capacitor 12 is applied to the positive electrode of the clamp amplifier 5 as V _MEM = V _CLAMP / A _PGA , and the output voltage of the clamp amplifier 5 is The clamp level is maintained. For this reason, at the time of transition from the non-clamping time to the next clamping time, even if the gain of the PGA 1 is other than 1, the transient response characteristic does not deteriorate. The output of PGA1 is V _POUT = A _PGA · V _PIN .

図５ａ、ｂは、図２の第２の実施例及び図４の第３の実施例における、クランプ時及び非クランプ時のＰＧＡ１の入出力電圧を示す入出力波形図である。図５ａに示すように、第２の実施例においては、ＰＧＡ１のゲインが１倍以外の場合に、非クランプ時のクランプ用アンプ５の出力電圧がクランプ時の出力電圧と異なる。このため、非クランプ時からクランプ時への遷移時に、クランプ用アンプ５の出力電圧とＰＧＡ１の入力電圧が変動する。一方図５ｂに示される第３の実施例においては、ＰＧＡ１のゲインが１倍以外でも、非クランプ時のクランプ用アンプ５の出力がクランプ時の出力と同じとなる。このため、非クランプ動作時からクランプ動作への遷移時、クランプ用アンプ５の出力電圧及びＰＧＡ１の入力電圧は安定している。 5a and 5b are input / output waveform diagrams showing input / output voltages of the PGA 1 during clamping and unclamping in the second embodiment of FIG. 2 and the third embodiment of FIG. As shown in FIG. 5a, in the second embodiment, when the gain of PGA1 is other than 1, the output voltage of the clamp amplifier 5 when not clamped is different from the output voltage when clamped. For this reason, the output voltage of the clamping amplifier 5 and the input voltage of the PGA 1 fluctuate at the time of transition from non-clamping to clamping. On the other hand, in the third embodiment shown in FIG. 5b, the output of the clamping amplifier 5 at the time of non-clamping is the same as the output at the time of clamping, even if the gain of PGA1 is other than 1. For this reason, the output voltage of the clamp amplifier 5 and the input voltage of the PGA 1 are stable during the transition from the unclamping operation to the clamping operation.

図６は、図４ａ、ｂで述べた各スイッチのタイミング信号の関係を示すタイミングチャートである。タイミング信号Ｔ２とＴ３は、同時に遷移もしくはノンオーバーラップの信号となっている。これにより、クランプ時と非クランプ時の切替時に、クランプ用アンプ５の出力とＰＧＡ１の出力とが第２スイッチ６及び第３スイッチ７を介して接続されることを防ぐ。タイミング信号Ｔ４とＴ６は、同時に遷移もしくはノンオーバーラップの信号となっている。これにより、クランプ時と非クランプ時の切替時に、クランプの基準レベルと記憶部１２の電圧レベルが第４のスイッチ９と第６のスイッチ１１とを介して接続されることを防ぐ。タイミング信号Ｔ１とＴ３は、Ｔ１がハイの時にＴ３がローにならないように信号の遷移位置が同時もしくはずらしてある。これにより、クランプ用アンプのフィードバックの切替の途中もしくはフィードバックが非クランプ時の状態の時に第１スイッチ４がオンになりクランプが行われることを防ぐ。タイミング信号Ｔ１とＴ５は、Ｔ５がハイの時にＴ１がローにならないように信号の遷移位置が同時もしくはずらしてある。これによりクランプ用アンプ５の出力をＰＧＡ１の入力に接続する途中、もしくは、クランプ用アンプ５の出力がＰＧＡ１の入力に接続されていない状態でＴ５がオンとならないようになっている。
〔実施例４〕 FIG. 6 is a timing chart showing the relationship between the timing signals of the switches described in FIGS. 4a and 4b. The timing signals T2 and T3 are simultaneously transitional or non-overlapping signals. This prevents the output of the clamping amplifier 5 and the output of the PGA 1 from being connected via the second switch 6 and the third switch 7 when switching between clamping and non-clamping. The timing signals T4 and T6 are simultaneously transitional or non-overlapping signals. This prevents the clamp reference level and the voltage level of the storage unit 12 from being connected via the fourth switch 9 and the sixth switch 11 when switching between clamping and non-clamping. The timing positions of the timing signals T1 and T3 are the same or shifted so that T3 does not go low when T1 is high. This prevents the first switch 4 from being turned on and being clamped when the feedback of the clamp amplifier is being switched or when the feedback is in an unclamped state. The timing positions of the timing signals T1 and T5 are the same or shifted so that T1 does not go low when T5 is high. This prevents T5 from being turned on while the output of the clamping amplifier 5 is being connected to the input of the PGA1, or when the output of the clamping amplifier 5 is not connected to the input of the PGA1.
Example 4

本発明によるクランプ回路の第４の実施の形態について、図７を用いて説明する。図７は、本発明による第４の実施例のクランプ回路構成を示す回路ブロック図であり、クランプ時を示す。本発明による第４の実施例のクランプ回路２０３は、図２のクランプ回路２０１の構成に加え、ＰＧＡ１の出力端子と低入力インピーダンス回路１４とが第７のスイッチ１３により接続され、第７スイッチ１３の制御端子がスイッチ制御部８に接続されて構成される。図４において、低入力インピーダンス回路１４は、例えばスイッチトキャパシタ回路を用いたアナログデジタル変換器であり、第７スイッチ１３として、スイッチトキャパシタ回路のスイッチを使った場合を示している。 A fourth embodiment of the clamp circuit according to the present invention will be described with reference to FIG. FIG. 7 is a circuit block diagram showing the clamp circuit configuration of the fourth embodiment according to the present invention, and shows the time of clamping. The clamp circuit 203 according to the fourth embodiment of the present invention has a configuration in which the output terminal of the PGA 1 and the low input impedance circuit 14 are connected by the seventh switch 13 in addition to the configuration of the clamp circuit 201 of FIG. The control terminals are connected to the switch control unit 8. In FIG. 4, the low input impedance circuit 14 is an analog-digital converter using a switched capacitor circuit, for example, and a case where a switch of a switched capacitor circuit is used as the seventh switch 13 is shown.

図７において、図４ａと同様にスイッチ制御部８は、制御信号入力端子Ｔｓｗに入力される制御信号Ｔに基づいてタイミング信号Ｔ１〜Ｔ６を生成し、出力する。このタイミング信号Ｔ１〜Ｔ６により、第１スイッチ４、第３スイッチ７、第４スイッチ８及び第５スイッチ１０がそれぞれオンし、第２スイッチ６及び第６スイッチ１１がオフする。これによりクランプ時のクランプ回路２０３は、図３ａのクランプ回路２０２と同じ接続構成となり、ＰＧＡ１のゲインの変化に依存することなく出力電圧はＶ_ＰＯＵＴ＝Ｖ_{ＣＬＡＭＰ}に保たれ出力される。図８は、制御信号Ｔとタイミング信号Ｔ７との関係を示すタイミングチャートである。クランプ時には第７スイッチ１３はスイッチ制御部８のタイミング信号Ｔ７によりオフになっているため、低入力インピーダンス回路１４のスイッチトキャパシタ回路によるＰＧＡ１の出力電位の引き込みは発生しない。このため次に続く非クランプ時において、ＰＧＡ１の出力信号を低入力インピーダンス回路１４へ供給できる。非クランプ時においては、制御信号Ｔ７は、スイッチトキャパシタ回路のスイッチとしての制御パルスとなる。
〔実施例５〕 7, the switch control unit 8 generates and outputs timing signals T1 to T6 based on the control signal T input to the control signal input terminal Tsw as in FIG. 4a. With the timing signals T1 to T6, the first switch 4, the third switch 7, the fourth switch 8, and the fifth switch 10 are turned on, and the second switch 6 and the sixth switch 11 are turned off. Accordingly, the clamp circuit 203 at the time of clamping has the same connection configuration as the clamp circuit 202 of FIG. 3A, and the output voltage is maintained at V _POUT = V _CLAMP without depending on the change in the gain of the _PGA 1 and output. FIG. 8 is a timing chart showing the relationship between the control signal T and the timing signal T7. Since the seventh switch 13 is turned off by the timing signal T7 of the switch control unit 8 at the time of clamping, the pull-in of the output potential of the PGA1 by the switched capacitor circuit of the low input impedance circuit 14 does not occur. Therefore, the output signal of PGA 1 can be supplied to the low input impedance circuit 14 at the next unclamping. At the time of unclamping, the control signal T7 becomes a control pulse as a switch of the switched capacitor circuit.
Example 5

本発明によるクランプ回路の第５の実施の形態について、図９を用いて説明する。図９は、本発明による第５の実施例のクランプ回路２０４の構成を示す回路ブロック図であり、クランプ時を示す。クランプ回路２０４は、実施例４のクランプ回路２０３の構成に加え、ＰＧＡ１の出力端子と低入力インピーダンス回路１４の入力端子とが分岐回路１５により接続され、且つクランプ用アンプの負端子が第３スイッチ７を介して分岐回路１５に接続されている。分岐回路１５は、ブリッジ接続された第１固定抵抗Ｒ１、第２可変抵抗Ｒ２、第３固定抵抗Ｒ３、及び第４可変抵抗Ｒ４から成り、ＰＧＡ１の出力端子が第１固定抵抗Ｒ１と第３固定抵抗Ｒ３との接続部に接続され、低入力インピーダンス回路１４の入力端子が第１固定抵抗Ｒ１と第２可変抵抗Ｒ２との接続部に接続され、第２可変抵抗Ｒ２と第４可変抵抗Ｒ４との接続部が接地され、クランプ用アンプ５の負端子が第３スイッチ７を介して第３固定抵抗Ｒ３と第４可変抵抗Ｒ４との接続部に接続されている。 A fifth embodiment of the clamp circuit according to the present invention will be described with reference to FIG. FIG. 9 is a circuit block diagram showing the configuration of the clamp circuit 204 of the fifth embodiment according to the present invention, and shows the time of clamping. In addition to the configuration of the clamp circuit 203 of the fourth embodiment, the clamp circuit 204 has the output terminal of the PGA 1 and the input terminal of the low input impedance circuit 14 connected by the branch circuit 15, and the negative terminal of the clamp amplifier is the third switch. 7 to the branch circuit 15. The branch circuit 15 includes a first fixed resistor R1, a second variable resistor R2, a third fixed resistor R3, and a fourth variable resistor R4 that are bridge-connected. An output terminal of the PGA1 is connected to the first fixed resistor R1 and the third fixed resistor R1. The input terminal of the low input impedance circuit 14 is connected to the connection part of the first fixed resistor R1 and the second variable resistor R2, and the second variable resistor R2 and the fourth variable resistor R4 are connected to the connection part of the resistor R3. And the negative terminal of the clamp amplifier 5 is connected to the connection portion of the third fixed resistor R3 and the fourth variable resistor R4 via the third switch 7.

図９において、図７と同様にスイッチ制御部８は、制御信号入力端子Ｔｓｗに入力される制御信号Ｔに基づいてタイミング信号Ｔ１〜Ｔ６を生成し、出力する。このタイミングＴ１〜Ｔ６により、第１スイッチ４、第３スイッチ７、第４スイッチ８及び第５スイッチ１０がそれぞれオンし、第２スイッチ６及び第６スイッチ１１がオフする。これによりクランプ回路２０４は、図７のクランプ回路２０３と同じ接続構成となり、ＰＧＡ１のゲインが変化しても出力電圧はＶ_ＰＯＵＴ＝Ｖ_{ＣＬＡＭＰ}に保たれる。このとき第１固定抵抗Ｒ１と第２可変抵抗Ｒ２との接続部は、低入力インピーダンス回路１４の入力端子と接続しているため、ＰＧＡ１の出力は低入力インピーダンス回路１４の回路動作の影響を受け変動する。しかしこの変動電圧は、第１固定抵抗Ｒ１と第３固定抵抗Ｒ３介して、又は第１固定抵抗Ｒ１と第３固定抵抗Ｒ３及び第２可変抵抗Ｒ２と第４可変抵抗Ｒ４とを介してクランプ用アンプ５の負端子に入力される。このため、クランプ用アンプ５における低入力インピーダンス回路１４の回路動作の影響を低減できる。
〔実施例６〕 9, the switch control unit 8 generates and outputs timing signals T1 to T6 based on the control signal T input to the control signal input terminal Tsw as in FIG. At the timings T1 to T6, the first switch 4, the third switch 7, the fourth switch 8, and the fifth switch 10 are turned on, and the second switch 6 and the sixth switch 11 are turned off. Accordingly, the clamp circuit 204 has the same connection configuration as the clamp circuit 203 in FIG. 7, and the output voltage is kept at V _POUT = V _CLAMP even if the gain of the PGA 1 changes. At this time, since the connection portion of the first fixed resistor R1 and the second variable resistor R2 is connected to the input terminal of the low input impedance circuit 14, the output of the PGA1 is affected by the circuit operation of the low input impedance circuit 14. fluctuate. However, this variable voltage is clamped via the first fixed resistor R1 and the third fixed resistor R3, or via the first fixed resistor R1, the third fixed resistor R3, the second variable resistor R2, and the fourth variable resistor R4. Input to the negative terminal of the amplifier 5. For this reason, the influence of the circuit operation of the low input impedance circuit 14 in the clamp amplifier 5 can be reduced.
Example 6

本発明によるクランプ回路の第６の実施の形態について、図１０を用いて説明する。図１０は、本発明による第６の実施例のクランプ回路２０５の構成を示す回路ブロック図であり、クランプ時を示す。このクランプ回路２０５は、実施例３のクランプ回路２０２の構成に加え、ＰＧＡ１の出力端子と低入力インピーダンス回路１４の入力端子とがローパスフィルター１６の一端と接続され、且つクランプ用アンプ５の負端子がスイッチを介してローパスフィルター１６の他端に接続されている。 A sixth embodiment of the clamp circuit according to the present invention will be described with reference to FIG. FIG. 10 is a circuit block diagram showing the configuration of the clamp circuit 205 of the sixth embodiment according to the present invention, and shows the time of clamping. In addition to the configuration of the clamp circuit 202 of the third embodiment, the clamp circuit 205 has an output terminal of the PGA 1 and an input terminal of the low input impedance circuit 14 connected to one end of the low-pass filter 16, and a negative terminal of the clamp amplifier 5. Is connected to the other end of the low-pass filter 16 via a switch.

図１０において、図９と同様にスイッチ制御部８は、クランプ時に制御信号入力端子Ｔｓｗに入力される制御信号Ｔに基づいてタイミング信号Ｔ１〜Ｔ６を生成し、出力する。これらのタイミング信号Ｔ１〜Ｔ６により、第１スイッチ４、第３スイッチ７、第４スイッチ８及び第５スイッチ１０がそれぞれオンし、第２スイッチ６及び第６スイッチ１１がオフする。これによりクランプ回路２０５は、図９のクランプ回路２０４と同じ接続構成となり、ＰＧＡ１のゲインが変化しても出力電圧はＶ_ＰＯＵＴ＝Ｖ_{ＣＬＡＭＰ}に保たれ出力される。このときＰＧＡ１の出力端子は、低入力インピーダンス回路１４の入力端子と接続しているため、ＰＧＡ１の出力は低入力インピーダンス回路１４の回路動作の影響を受け変動する。しかしローパスフィルター１６が、その変動の高周波成分を除去するため、クランプ用アンプ５の負端子の電位は、低入力インピーダンス回路１４の回路動作の急激な変化の影響が抑制される。したがって、クランプ用アンプ５は、安定した差動電圧を供給できる。
〔実施例７〕 10, the switch control unit 8 generates and outputs timing signals T1 to T6 based on the control signal T input to the control signal input terminal Tsw at the time of clamping, as in FIG. By these timing signals T1 to T6, the first switch 4, the third switch 7, the fourth switch 8, and the fifth switch 10 are turned on, and the second switch 6 and the sixth switch 11 are turned off. As a result, the clamp circuit 205 has the same connection configuration as the clamp circuit 204 of FIG. 9, and the output voltage is maintained at V _POUT = V _CLAMP and output even when the gain of the PGA 1 changes. At this time, since the output terminal of PGA1 is connected to the input terminal of low input impedance circuit 14, the output of PGA1 fluctuates due to the influence of the circuit operation of low input impedance circuit 14. However, since the low-pass filter 16 removes the high-frequency component of the fluctuation, the potential of the negative terminal of the clamping amplifier 5 is suppressed from the influence of a rapid change in the circuit operation of the low input impedance circuit 14. Therefore, the clamp amplifier 5 can supply a stable differential voltage.
Example 7

本発明によるクランプ回路の第７の実施の形態について、図１１を用いて説明する。図１１は、本発明による第７の実施例のクランプ回路２０６の構成を示す回路ブロック図である。なお各スイッチの状態は、クランプ時の状態を示している。クランプ回路２０６は、実施例１の構成に加え、ＰＧＡ１の出力端子と低入力インピーダンス回路１４の入力端子とが接続され、新たなプログラマブル・ゲイン・アンプ１７の入力端子がＰＧＡ１の入力端子に接続され、新たなＰＧＡ１７の出力端子が前記クランプ用アンプの負端子へ第３スイッチを介して接続される。 A seventh embodiment of the clamp circuit according to the present invention will be described with reference to FIG. FIG. 11 is a circuit block diagram showing a configuration of the clamp circuit 206 according to the seventh embodiment of the present invention. In addition, the state of each switch has shown the state at the time of clamping. In the clamp circuit 206, in addition to the configuration of the first embodiment, the output terminal of the PGA1 and the input terminal of the low input impedance circuit 14 are connected, and the input terminal of the new programmable gain amplifier 17 is connected to the input terminal of the PGA1. The output terminal of the new PGA 17 is connected to the negative terminal of the clamping amplifier via a third switch.

図１１において、図１０と同様にスイッチ制御部８は、制御信号入力端子Ｔｓｗに入力される制御信号Ｔに基づいてタイミング信号Ｔ１〜Ｔ６を生成し、出力する。これらのタイミング信号Ｔ１〜Ｔ６により、第１スイッチ４、第３スイッチ７、第４スイッチ８及び第５スイッチ１０がそれぞれオンし、第２スイッチ６及び第６スイッチ１１がオフする。これによりクランプ回路２０６は、図１０のクランプ回路２０５と同じ接続構成となり、ＰＧＡ１のゲインが変化しても出力電圧はＶ_ＰＯＵＴ＝Ｖ_{ＣＬＡＭＰ}に保たれ出力される。このときＰＧＡ１の出力端子は、低入力インピーダンス回路１４の入力端子と接続しているため、ＰＧＡ１の出力は低入力インピーダンス回路１４の回路動作の影響を受け変動する。しかしクランプ用アンプ５の負端子の電位は、低入力インピーダンス回路１４の回路動作の変化の影響を受けないため、安定した差動電圧を供給できる。
〔実施例８〕 11, the switch control unit 8 generates and outputs timing signals T1 to T6 based on the control signal T input to the control signal input terminal Tsw as in FIG. By these timing signals T1 to T6, the first switch 4, the third switch 7, the fourth switch 8, and the fifth switch 10 are turned on, and the second switch 6 and the sixth switch 11 are turned off. As a result, the clamp circuit 206 has the same connection configuration as the clamp circuit 205 of FIG. 10, and the output voltage is maintained at V _POUT = V _CLAMP and output even when the gain of the PGA 1 changes. At this time, since the output terminal of PGA1 is connected to the input terminal of low input impedance circuit 14, the output of PGA1 fluctuates due to the influence of the circuit operation of low input impedance circuit 14. However, since the potential at the negative terminal of the clamp amplifier 5 is not affected by the change in circuit operation of the low input impedance circuit 14, a stable differential voltage can be supplied.
Example 8

本発明によるクランプ回路の第８の実施の形態について、図１２を用いて説明する。図１２は、本発明による第８の実施例のクランプ回路２０７の構成を示す回路ブロック図であり、クランプ時を示す。このクランプ回路２０７は、実施例３のクランプ回路２０２の構成に加え、ＰＧＡ１の出力端子にアナログデジタル変換器１９とオフセットキャンセル部１８とが直列に接続されている。 An eighth embodiment of the clamp circuit according to the present invention will be described with reference to FIG. FIG. 12 is a circuit block diagram showing the configuration of the clamp circuit 207 of the eighth embodiment according to the present invention, and shows the time of clamping. In the clamp circuit 207, in addition to the configuration of the clamp circuit 202 of the third embodiment, the analog-digital converter 19 and the offset canceling unit 18 are connected in series to the output terminal of the PGA1.

図１２において、図４ａと同様にスイッチ制御部８は、制御信号入力端子Ｔｓｗに入力される制御信号Ｔに基づいてタイミング信号Ｔ１〜Ｔ６を生成し、出力する。このタイミング信号Ｔ１〜Ｔ６により、第１スイッチ４、第３スイッチ７、第４スイッチ８及び第５スイッチ１０がそれぞれオンし、第２スイッチ６及び第６スイッチ１１がオフする。これによりクランプ回路２０７は、図４ａのクランプ回路２０２と同じ接続構成となり、ＰＧＡ１のゲインの変化に依存することなく出力電圧はＶ_ＰＯＵＴ＝Ｖ_{ＣＬＡＭＰ}に保たれ出力される。このときＰＧＡ１の出力端子には、アナログデジタル変換器１９とオフセットキャンセル部１８とが直列に接続されている。これにより実施例１乃至３においてはキャンセルすることができなかったクランプ用アンプ５のオフセットの影響をキャンセルすることが可能となる。 In FIG. 12, as in FIG. 4a, the switch control unit 8 generates and outputs timing signals T1 to T6 based on the control signal T input to the control signal input terminal Tsw. With the timing signals T1 to T6, the first switch 4, the third switch 7, the fourth switch 8, and the fifth switch 10 are turned on, and the second switch 6 and the sixth switch 11 are turned off. As a result, the clamp circuit 207 has the same connection configuration as the clamp circuit 202 of FIG. 4A, and the output voltage is maintained at V _POUT = V _CLAMP and is output without depending on the change in the gain of the _PGA 1. At this time, the analog-digital converter 19 and the offset canceling unit 18 are connected in series to the output terminal of the PGA 1. As a result, it is possible to cancel the influence of the offset of the clamp amplifier 5 that could not be canceled in the first to third embodiments.

以上説明したとおり、本発明は、プログラマブル・ゲイン・アンプのゲイン及びオフセットの影響を受けることなく、またクランプ用アンプのオフセットの影響も受けることなく、低インピーダンス負荷に対しても安定したクランプレベルを設定できるビデオ信号用等のクランプ回路を提供できる。 As described above, the present invention is not affected by the gain and offset of the programmable gain amplifier, and is not affected by the offset of the clamp amplifier, and provides a stable clamp level even for a low impedance load. A clamp circuit for a video signal that can be set can be provided.

本発明のクランプ回路は、ビデオ信号のクランピングへの適用以外に、低インピーダンスの電子回路に対して、高精度のクランプレベルの入力信号を必要とする電子回路に適用できる。 The clamp circuit of the present invention can be applied to an electronic circuit that requires a high-accuracy clamp level input signal for a low-impedance electronic circuit, in addition to application to clamping of a video signal.

本発明による第１の実施例のクランプ回路構成を示す回路ブロック図。The circuit block diagram which shows the clamp circuit structure of the 1st Example by this invention. 本発明の第２の実施例のクランプ回路構成を示す回路ブロック図。The circuit block diagram which shows the clamp circuit structure of the 2nd Example of this invention. 各スイッチのタイミング信号の関係を示すタイミングチャート。The timing chart which shows the relationship of the timing signal of each switch. 本発明の第３の実施例のクランプ回路構成を示す回路ブロック図。The circuit block diagram which shows the clamp circuit structure of the 3rd Example of this invention. 第２の実施例及び第３の実施例における、クランプ時及び非クランプ時の入出力波形図。The input / output waveform diagram at the time of clamping and at the time of non-clamping in the second embodiment and the third embodiment. 各スイッチのタイミング信号の関係を示すタイミングチャート。The timing chart which shows the relationship of the timing signal of each switch. 本発明による第４の実施例のクランプ回路構成を示す回路ブロック図。The circuit block diagram which shows the clamp circuit structure of the 4th Example by this invention. 制御信号Ｔとタイミング信号Ｔ７との関係を示すタイミングチャート。4 is a timing chart showing the relationship between a control signal T and a timing signal T7. 本発明による第５の実施例のクランプ回路構成を示す回路ブロック図。The circuit block diagram which shows the clamp circuit structure of the 5th Example by this invention. 本発明による第６の実施例のクランプ回路構成を示す回路ブロック図。The circuit block diagram which shows the clamp circuit structure of the 6th Example by this invention. 本発明による第７の実施例のクランプ回路構成を示す回路ブロック図。The circuit block diagram which shows the clamp circuit structure of the 7th Example by this invention. 本発明による第８の実施例のクランプ回路構成を示す回路ブロック図。The circuit block diagram which shows the clamp circuit structure of the 8th Example by this invention. 従来のクランプ回路を示すブロック図。The block diagram which shows the conventional clamp circuit.

Explanation of symbols

１プログラマブル・ゲイン・アンプ
２キャパシタ
３バッファアンプ
４第１スイッチ
５クランプ用アンプ
６第２スイッチ
７第３スイッチ
８スイッチ制御部
９第４スイッチ
１０第５スイッチ
１１第６スイッチ
１２グランドレベル保持キャパシタ
１３第７スイッチ
１４低インピーダンス回路
１５分岐回路
１６ローパスフィルター
１７新たなプログラマブル・ゲイン・アンプ
１８オフセットキャンセル回路
１９アナログディジタル変換器
１００増幅回路
２００〜２０７クランプ回路
Ｉｎｐｕｔビデオ信号入力端子
ＰＧＡＯｕｔｐｕｔＰＧＡ出力端子
Ｔｓｗ制御信号入力端子
Ｃｌａｍｐクランプ電圧入力端子
Ｔ制御信号
Ｔ１〜Ｔ７タイミング信号
Ｖ_ＩＮビデオ信号
Ｖ_ＰＩＮＰＧＡ入力電圧
Ｖ_{ＣＬＡＭＰ} クランプ電圧
Ｖ_ＰＯＵＴＰＧＡ出力電圧
Ｖ_ＭＥＭ記憶部端子電圧
Ａ_ＰＧＡＰＧＡゲイン DESCRIPTION OF SYMBOLS 1 Programmable gain amplifier 2 Capacitor 3 Buffer amplifier 4 1st switch 5 Clamp amplifier 6 2nd switch 7 3rd switch 8 Switch control part 9 4th switch 10 5th switch 11 6th switch 12 Ground level holding capacitor 13 1st 7 switch 14 low impedance circuit 15 branch circuit 16 low pass filter 17 new programmable gain amplifier 18 offset cancel circuit 19 analog to digital converter 100 amplifier circuit 200 to 207 clamp circuit input video signal input terminal PGA output PGA output terminal Tsw control signal Input terminal Clamp Clamp voltage input terminal T Control signal T1 to T7 Timing signal _VIN Video signal V _PIN PGA input voltage V _CLAMP Clan Voltage V _POUT PGA output voltage V _MEM memory terminal voltage A _PGA PGA gain

Claims

An input signal is applied to one end, and a capacitor that passes the AC component of the input signal;
A programmable gain amplifier that amplifies and outputs the voltage at the other end of the capacitor;
A clamp voltage acquisition means for acquiring a clamp voltage;
The output voltage of the programmable gain amplifier is input to the inverting input terminal, the clamp voltage is input to the non-inverting input terminal, and a voltage corresponding to the difference between the output voltage of the programmable gain amplifier and a reference voltage is set. Clamp operational amplifier that amplifies and outputs,
A clamp switch for turning on and off the supply of the output voltage of the operational amplifier for clamping to the other end of the capacitor;
With
When the clamp switch is on, the output voltage of the operational amplifier for clamping is negatively fed back to the programmable gain amplifier so that the output voltage of the programmable gain amplifier is clamped to the clamp voltage, and the clamp is applied to the capacitor. A clamp circuit for holding the output voltage of the clamp operational amplifier at the time.

The clamp circuit according to claim 1,
A feedback switch that turns on and off the connection between the non-inverting input terminal of the operational amplifier for clamping and the output terminal of the programmable gain amplifier;
An operational amplifier feedback switch for turning on and off the connection between the non-inverting input terminal and the output terminal of the operational amplifier for clamping;
With
When the clamp switch is off, the feedback switch is turned off, and the operational amplifier feedback switch is turned on to hold the output voltage of the clamping operational amplifier at the clamp voltage.

The input signal is applied to one end, and a capacitor that passes the AC component of the input signal;
A programmable gain amplifier for amplifying and outputting the voltage at the other end of the capacitor; and a clamp voltage acquisition means for acquiring a clamp voltage;
An output voltage of the programmable gain amplifier is input to an inverting input terminal, the clamp voltage is input to a non-inverting input terminal, and a voltage corresponding to a difference between the output voltage of the programmable gain amplifier and the reference voltage A clamp operational amplifier that amplifies and outputs
A clamp switch for turning on and off the supply of the output voltage of the operational amplifier for clamping to the other end of the capacitor;
A clamp level holding capacitor for holding the output voltage of the operational amplifier for clamping;
With
When the clamp switch is on, the output voltage of the operational amplifier for clamping is negatively fed back to the programmable gain amplifier so that the output voltage of the programmable gain amplifier is clamped to the clamp voltage, and the clamp level holding capacitor To hold the output voltage of the clamping operational amplifier at the time of clamping,
When the clamp switch is off, the feedback switch is turned off, and the clamp level holding capacitor is connected to the non-inverting input terminal of the clamp operational amplifier instead of the clamp voltage acquisition means, and the output voltage of the clamp operational amplifier is A clamp circuit characterized in that the voltage held by the clamp level holding capacitor is used.

The input signal is applied to one end, and a capacitor that passes the AC component of the input signal;
A programmable gain amplifier that amplifies and outputs the voltage at the other end of the capacitor;
A clamp voltage acquisition means for acquiring a clamp voltage via a clamp voltage introduction switch;
An output voltage of the programmable gain amplifier is input to an inverting input terminal, the clamp voltage is input to a non-inverting input terminal, and a voltage corresponding to a difference between the output voltage of the programmable gain amplifier and the reference voltage A clamp operational amplifier that amplifies and outputs
A feedback switch that turns on and off the connection between the non-inverting input terminal of the operational amplifier for clamping and the output terminal of the programmable gain amplifier;
An operational amplifier feedback switch for turning on and off the connection between the non-inverting input terminal and the output terminal of the operational amplifier for clamping;
A clamp switch for turning on and off the supply of the output voltage of the operational amplifier for clamping to the other end of the capacitor;
A clamp level holding capacitor for holding the output voltage of the operational amplifier for clamping;
With
One end of the clamp level holding capacitor is connected to the other end of the capacitor via a clamp level holding switch, and is connected to the non-inverting input terminal of the clamp operational amplifier via a clamp level acquisition switch,
The other end of the clamp level holding capacitor is grounded,
When the clamp level switch is on, the output voltage of the operational amplifier for clamping is negatively fed back to the programmable gain amplifier so that the output voltage of the programmable gain amplifier is clamped to the clamp voltage, and the clamp level holding switch Is turned on and the clamp level holding capacitor is charged with the output voltage of the clamping operational amplifier at the time of clamping,
When the clamp switch is off, the clamp voltage introduction switch, the clamp level holding switch, and the feedback switch are turned off, the clamp level acquisition switch and the operational amplifier feedback switch are turned on, and the output voltage of the clamping operational amplifier is clamped. A clamp circuit characterized in that the voltage held by the level holding capacitor is used.

The clamp circuit according to claims 1 to 4,
A signal output terminal for extracting the output of the programmable gain amplifier to the outside;
A signal output switch for turning on and off the connection between the output terminal of the programmable gain amplifier and the signal output terminal;
With
When the clamp switch is on, the signal output switch is turned off to eliminate the influence on the clamp voltage of a subsequent circuit connected to the clamp circuit.

The clamp circuit according to claim 1,
A clamp circuit comprising a low-pass filter for removing a high-frequency component of an output voltage of the programmable gain amplifier applied to an inverting input terminal of the clamp operational amplifier.

The clamp circuit according to claim 6,
The low-pass filter includes a resistor connected between an output terminal of the programmable gain amplifier and an inverting input terminal of the clamping operational amplifier, and a parasitic capacitance of the clamping operational amplifier. Clamp circuit.

An input signal is applied to one end, and a capacitor that passes the AC component of the input signal;
A programmable gain amplifier that amplifies and outputs the voltage at the other end of the capacitor;
A clamp voltage acquisition means for acquiring a clamp voltage via a clamp voltage introduction switch;
An output voltage of the programmable gain amplifier is input to an inverting input terminal, the clamp voltage is input to a non-inverting input terminal, and a voltage corresponding to a difference between the output voltage of the programmable gain amplifier and the reference voltage A clamp operational amplifier that amplifies and outputs
A feedback switch that turns on and off the connection between the non-inverting input terminal of the operational amplifier for clamping and the output terminal of the programmable gain amplifier;
An operational amplifier feedback switch for turning on and off the connection between the non-inverting input terminal and the output terminal of the operational amplifier for clamping;
A clamp switch for turning on and off the supply of the output voltage of the operational amplifier for clamping to the other end of the capacitor;
A clamp level holding capacitor for holding the output voltage of the operational amplifier for clamping;
A first resistor and a second resistor connected to an output terminal of the programmable gain amplifier;
With
The output of the programmable gain amplifier is taken out through the first resistor,
An output voltage of the programmable gain amplifier is input to the inverting input terminal of the operational amplifier for clamping via the second resistor,
One end of the clamp level holding capacitor is connected to the other end of the capacitor via a clamp level holding switch, and is connected to the non-inverting input terminal of the clamp operational amplifier via a clamp level acquisition switch,
The other end of the clamp level holding capacitor is grounded,
When the clamp switch is on, the output voltage of the operational amplifier for clamping is negatively fed back to the programmable gain amplifier, and the output voltage of the programmable gain amplifier is clamped to the clamp voltage. Turn on and let the clamp level holding capacitor charge the output voltage of the operational amplifier for clamping at the time of this clamping,
When the clamp switch is off, the clamp voltage introduction switch, the clamp level holding switch, and the feedback switch are turned off, the clamp level acquisition switch and the operational amplifier feedback switch are turned on, and the output voltage of the clamping operational amplifier is clamped. A clamp circuit characterized in that the voltage held by the level holding capacitor is used.

The clamp circuit according to claim 8, wherein
A first variable resistor;
A second variable resistor;
Including
The first resistor, the second resistor, the first variable resistor, and the second variable resistor are bridge-connected and a connection point opposite to an output connection point of the programmable gain amplifier is grounded. A clamp circuit characterized by that.

The clamp circuit according to claims 1 to 4,
A clamp circuit comprising an output programmable gain amplifier that amplifies the voltage at the other end of the capacitor and outputs the amplified voltage to the outside.

The clamp circuit according to claims 1 to 4,
A clamp circuit comprising an offset cancel unit connected to an output terminal of the programmable gain amplifier.